DE112013001928T5 - Isolierschicht, Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung - Google Patents

Isolierschicht, Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung Download PDF

Info

Publication number
DE112013001928T5
DE112013001928T5 DE112013001928.0T DE112013001928T DE112013001928T5 DE 112013001928 T5 DE112013001928 T5 DE 112013001928T5 DE 112013001928 T DE112013001928 T DE 112013001928T DE 112013001928 T5 DE112013001928 T5 DE 112013001928T5
Authority
DE
Germany
Prior art keywords
layer
oxide semiconductor
insulating layer
semiconductor layer
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE112013001928.0T
Other languages
English (en)
Inventor
c/o Semiconductor Energy Labora Okazaki Kenichi
c/o Tomita Sasaki Toshinari
Shuhei Yokoyama
c/o Semiconductor Energy Labora Hamochi Takashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of DE112013001928T5 publication Critical patent/DE112013001928T5/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/385—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

In einer Halbleitervorrichtung, die einen Transistor mit einer Oxid-Halbleiterschicht und eine Schutzschicht über dem Transistor aufweist, wird eine Oxid-Isolierschicht mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung als eine Schutzschicht unter den folgenden Bedingungen gebildet: ein Substrat, das in einer auf ein Vakuumniveau evakuierten Behandlungskammer angeordnet ist, wird bei einer Temperatur größer als oder gleich 180°C und kleiner als oder gleich 260°C gehalten; ein Quellengas wird in die Behandlungskammer eingeführt, so dass der Druck in der Behandlungskammer größer als oder gleich 100 Pa und niedriger als oder gleich 250 Pa ist; und eine Hochfrequenzleistung größer als oder gleich 0,17 W/cm2 und kleiner als oder gleich 0,5 W/cm2 wird einer Elektrode, die in der Behandlungskammer vorgesehen ist, zugeführt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Isolierschicht und ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Feldeffekttransistor.
  • STAND DER TECHNIK
  • Transistoren, die für die meisten Flachbildschirme, die typischerweise eine Flüssigkristallanzeigevorrichtung und eine lichtemittierende Anzeigevorrichtung aufweisen, verwendet werden, werden unter Verwendung von Silizium-Halbleitern, wie beispielsweise amorphes Silizium, Einkristallsilizium und polykristallines Silizium, die über Glassubstraten vorgesehen sind, hergestellt. Darüber hinaus werden Transistoren, die unter Verwendung solcher Silizium-Halbleiter hergestellt werden, für integrierte Schaltungen (integrated circuits, ICs) und dergleichen verwendet.
  • In den letzten Jahren hat eine Technik, bei der statt eines Silizium-Halbleiters ein Halbleitereigenschaften aufweisendes Metalloxid für Transistoren verwendet wird, Beachtung gefunden. Es sei angemerkt, dass in dieser Beschreibung ein Halbleitereigenschaften aufweisendes Metalloxid als Oxidhalbleiter bezeichnet wird.
  • Beispielsweise ist ein Verfahren offenbart, bei dem ein Transistor unter Verwendung von Zinkoxid oder einem Oxid auf In-Ga-Zn-Basis als ein Oxidhalbleiter hergestellt und der Transistor als Schaltelement oder dergleichen eines Pixels einer Anzeigevorrichtung verwendet wird (siehe Patentdokumente 1 und 2).
  • [Quellennachweis]
  • [Patentdokument]
    • [Patentdokument 1] Japanische Patentoffenlegungsschrift Nr. 2007-123861
    • [Patentdokument 2] Japanische Patentoffenlegungsschrift Nr. 2007-096055
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • In einem Transistor, der einen Oxidhalbleiter verwendet, verursachen Sauerstoffleerstellen (Sauerstoffdefekte) in einer Oxid-Halbleiterschicht eine Verschlechterung der elektrischen Eigenschaften des Transistors. Beispielsweise verschiebt sich die Schwellenspannung eines Transistors, der eine Oxid-Halbleiterschicht mit Sauerstoffleerstellen verwendet, leicht in die negative Richtung und ein solcher Transistor ist in der Regel selbstleitend (normally-on). Dies liegt daran, dass aufgrund der Sauerstoffleerstellen in dem Oxidhalbleiter elektrische Ladungen erzeugt werden und sich der Widerstand verringert.
  • Zudem weist ein Transistor, der eine Oxid-Halbleiterschicht mit Sauerstoffleerstellen verwendet, das Problem auf, dass sich die elektrischen Eigenschaften, wie typischerweise die Schwellenspannung, über die Zeit ändern oder durch einen Gate-Vorspannungstemperatur-(BT)-Belastungstest unter Licht ändern.
  • Es ist somit eine Ausführungsform der vorliegenden Erfindung, die Menge der Sauerstoffleerstellen in einem Oxidhalbleiter, der in einer Halbleitervorrichtung verwendet wird, zu verringern. Es ist eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung, die elektrischen Eigenschaften einer Halbleitervorrichtung unter Verwendung eines Oxidhalbleiters zu verbessern.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine Oxid-Halbleiterschicht mit mehr Sauerstoff als Sauerstoff, der die stöchiometrische Zusammensetzung erfüllt (d. h. mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung enthält) durch ein Plasma-CVD-Verfahren gebildet.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird in einer Halbleitervorrichtung, die einen Transistor mit einer Oxid-Halbleiterschicht und eine Schutzschicht über dem Transistor aufweist, eine Oxid-Isolierschicht mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung als die Schutzschicht durch ein Plasma-CVD-Verfahren gebildet.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird in einer Halbleitervorrichtung, die einen Transistor mit einer Oxid-Halbleiterschicht und eine Schutzschicht über dem Transistor aufweist, eine Oxid-Isolierschicht mit einem Sauergehalt höher als die stöchiometrische Zusammensetzung als eine Schutzschicht unter den Bedingungen gebildet, das ein Substrat, das in einer auf ein Vakuumniveau evakuierten Behandlungskammer angeordnet ist, bei einer Temperatur höher als oder gleich 180°C und kleiner als oder gleich 260°C gehalten wird, ein Quellengas in die Behandlungskammer eingeführt wird, um einen Druck in der Behandlungskammer auf höher als oder gleich 100 Pa und niedriger als oder gleich 250 Pa einzustellen, und eine Hochfrequenzleistung höher als oder gleich 0,17 W/cm2 und kleiner als oder gleich 0,5 W/cm2 einer Elektrode, die in der Behandlungskammer vorgesehen ist, zugefügt wird.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird in einer Halbleitervorrichtung, die einen Transistor mit einer Oxid-Halbleiterschicht und eine Schutzschicht über dem Transistor aufweist, eine Oxid-Isolierschicht mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung als die Schutzschicht unter den Bedingungen gebildet, dass ein Substrat, das in einer auf ein Vakuumniveau evakuierten Behandlungskammer angeordnet ist, bei einer Temperatur höher als oder gleich 180°C und kleiner als oder gleich 260°C gehalten wird, ein Quellengas in die Behandlungskammer eingeführt wird, um einen Druck in der Behandlungskammer höher als oder gleich 100 Pa und niedriger als oder gleich 250 Pa einzustellen, und eine Hochfrequenzleistung höher als oder gleich 0,17 W/cm2 und kleiner als oder gleich 0,5 W/cm2 einer Elektrode, die in der Behandlungskammer vorgesehen ist, zugeführt wird, und anschließend eine Wärmebehandlung durchgeführt wird, so dass der in der Schutzschicht enthaltene Sauerstoff in die Oxid-Halbleiterschicht diffundiert.
  • In einer weiteren Ausführungsform der vorliegenden Erfindung umfasst ein Transistor eine Gate-Elektrode, eine Oxid-Halbleiterschicht, die sich mit einem Teil der Gate-Elektrode, wobei eine Gate-Isolierschicht dazwischen angeordnet ist, und einem Paar von Elektroden in Kontakt mit der Oxid-Halbleiterschicht überlappt, und eine Schutzschicht, die über der Oxid-Halbleiterschicht vorgesehen ist. Die Schutzschicht umfasst eine Oxid-Isolierschicht, in der die Spin-Dichte eines Signals bei g = 2,001, die durch Elektronenspin-Resonanz gemessen wird, kleiner als 1,5 × 1018 Spins/cm3 ist.
  • Es sollte beachtet werden, dass das Paar von Elektroden zwischen der Gate-Isolierschicht und der Oxid-Halbleiterschicht angeordnet ist. Alternativ ist das Paar von Elektroden zwischen der Oxid-Halbleiterschicht und der Schutzschicht angeordnet.
  • Ferner umfasst eine Ausführungsform der vorliegenden Erfindung eine Halbleitervorrichtung, die einen Transistor mit einer Oxid-Halbleiterschicht, ein Paar von Elektroden in Kontakt mit der Oxid-Halbleiterschicht, eine Gate-Isolierschicht über der Oxid-Halbleiterschicht, und eine Gate-Elektrode, die sich mit der Oxid-Halbleiterschicht überlappt, wobei die Gate-Isolierschicht dazwischen liegt, und eine Schutzschicht, die die Gate-Isolierschicht und die Gate-Elektrode bedeckt, aufweist. Die Schutzschicht umfasst eine Oxid-Isolierschicht, in der die Spin-Dichte eines Signals bei g = 2,001, die durch Elektronen-Spin-Resonanz gemessen wird, kleiner als 1,5 × 1018 Spins/cm3 ist.
  • In einem Transistor mit einem Oxid-Halbleiter wird eine Oxid-Isolierschicht mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung als eine Schutzschicht über dem Transistor gebildet und der Sauerstoff in der Schutzschicht diffundiert in die Oxid-Halbleiterschicht, so dass die Menge der Sauerstoffleerstellen in der Oxid-Halbleiterschicht verringert werden kann. Somit kann gemäß einer Ausführungsform der vorliegenden Erfindung eine Halbleitervorrichtung mit hervorragenden elektrischen Eigenschaften bereitgestellt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A bis 1C zeigen eine Draufsicht und Querschnittsansichten, die eine Ausführungsform eines Transistors darstellen.
  • 2A bis 2D zeigen Querschnittsansichten, die eine Ausführungsform eines Verfahrens zur Herstellung eines Transistors darstellen.
  • 3 zeigt eine Querschnittsansicht, die eine Ausführungsform eines Transistors darstellt.
  • 4A bis 4E zeigen Querschnittsansichten, die eine Ausführungsform eines Verfahrens zur Herstellung eines Transistors darstellen.
  • 5A bis 5C zeigen eine Draufsicht und Querschnittsansichten, die eine Ausführungsform eines Transistors darstellen.
  • 6A bis 6D zeigen Querschnittsansichten, die eine Ausführungsform eines Verfahrens zur Herstellung eines Transistors darstellen.
  • 7A und 7B zeigen eine Draufsicht und eine Querschnittsansicht, die eine Ausführungsform eines Transistors darstellen.
  • 8A und 8B zeigen eine Draufsicht und eine Querschnittsansicht, die eine Ausführungsform eines Transistors darstellen.
  • 9A bis 9C zeigen Querschnittsansichten, die jeweils eine Ausführungsform eines Transistors darstellen.
  • 10 zeigt eine Querschnittsansicht, die eine Ausführungsform eines Transistors darstellt.
  • 11A und 11B zeigen Querschnittsansichten, die jeweils eine Ausführungsform eines Transistors darstellen.
  • 12 zeigt eine Querschnittsansicht, die eine Ausführungsform eines Transistors darstellt.
  • 13 zeigt eine Querschnittsansicht, die eine Ausführungsform einer Halbleitervorrichtung darstellt.
  • 14A und 14B zeigen Schaltkreisdiagramme einer Ausführungsform einer Halbleitervorrichtung.
  • 15 zeigt ein Blockdiagramm, das eine Ausführungsform einer Halbleitervorrichtung darstellt.
  • 16 zeigt ein Blockdiagramm, das eine Ausführungsform einer Halbleitervorrichtung darstellt.
  • 17 zeigt ein Blockdiagramm, das eine Ausführungsform einer Halbleitervorrichtung darstellt.
  • 18 zeigt ein Diagramm, das die Ergebnisse der TDS-Analyse der hergestellten Proben darstellt.
  • 19A und 19B zeigen Diagramme, die die Anzahl der freigesetzten Sauerstoffmoleküle aus hergestellten Proben darstellen.
  • 20A und 20B zeigen Diagramme, die die Ergebnisse der TDS-Analyse der hergestellten Proben darstellen.
  • 21 zeigt ein Diagramm, das eine Beziehung zwischen der Leistung und der Anzahl der Spins pro Flächeneinheit der hergestellten Proben darstellt.
  • 22 zeigt ein Diagramm, das eine Beziehung zwischen der Durchflussrate von Silan und der Anzahl der Spins pro Flächeneinheit der hergestellten Proben darstellt.
  • 23 zeigt ein Diagramm, das die Ergebnisse der CPM-Messung der hergestellten Proben darstellt.
  • 24A und 24B zeigen Anfangseigenschaften der Strom-Spannung-Eigenschaften der hergestellten Proben.
  • 25A bis 25D zeigen Anfangseigenschaften der Strom-Spannung-Eigenschaften der hergestellten Proben.
  • 26 zeigt ein für eine C-V-Messung verwendetes MOS-Element.
  • 27A bis 27D zeigen Ergebnisse der C-V-Messung der hergestellten Proben.
  • 28A bis 28D zeigen Ergebnisse der ESR-Messung der hergestellten Proben.
  • 29 zeigt eine Beziehung zwischen der Defektdichte und dem Hysteresewert der hergestellten Proben.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Nachstehend werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beifügten Zeichnungen detailliert beschrieben. Die vorliegende Erfindung ist jedoch nicht auf die folgende Beschreibung beschränkt und ein Fachmann versteht ohne Weiteres, dass die Art und Details auf verschiedene Weise verändert werden können, ohne vom Schutzbereich und vom Erfindungsgedanken der vorliegenden Erfindung abzuweichen. Dementsprechend soll die vorliegende Erfindung nicht als durch die Beschreibung der Ausführungsformen beschränkt angesehen werden. Zusätzlich werden in den nachstehenden Ausführungsformen und Beispielen gleiche Teile oder Teile mit ähnlichen Funktionen in unterschiedlichen Zeichnungen mit gleichen Bezugszeichen oder gleichen Schraffurmustern bezeichnet, und ihre Beschreibung wird nicht wiederholt.
  • Es sei angemerkt, dass in jeder Zeichnung in dieser Beschreibung die Größe, die Schichtdicke oder der Bereich jede Struktur in einigen Fällen der Klarheit wegen übertrieben dargestellt sind. Somit sind die Ausführungsformen der vorliegenden Erfindung nicht auf das abgebildete Maß beschränkt.
  • Es sei angemerkt, dass Ausdrücke wie z. B. ”erster”, ”zweiter” und ”dritter” in dieser Beschreibung verwendet werden, um eine Verwechslung von Komponenten zu vermeiden, und die Ausdrücke die Komponenten nicht beschränken. Daher kann beispielsweise der Ausdruck ”erster” durch den Ausdruck ”zweiter”, ”dritter” oder dergleichen, soweit erforderlich, ersetzt werden.
  • Funktionen eines ”Source” und eines ”Drain” werden hin und wieder miteinander vertauscht, wenn beispielsweise die Stromflussrichtung im Schaltungsbetrieb geändert wird.
  • In dieser Beschreibung wird in dem Fall, bei dem der Ätzschritt nach einem Fotolithografieschritt durchgeführt wird, eine durch den Fotolithografieschritt gebildete Maske entfernt.
  • (Ausführungsform 1)
  • In dieser Ausführungsform werden eine Halbleitervorrichtung, die eine Ausführungsform der vorliegenden Erfindung bildet, und ein Verfahren zur Herstellung einer Halbleitervorrichtung mit Bezug auf die Zeichnungen beschrieben.
  • 1A bis 1C zeigen eine Draufsicht und Querschnittsansichten eines Transistors 10, der eine Halbleitervorrichtung aufweist. 1A zeigt eine Draufsicht des Transistors 10, 1B zeigte eine Querschnittsansicht entlang der strichpunktierten Linie A-B in 1A, und 1C zeigt eine Querschnittsansicht entlang der strichpunktierten Linie C-D in 1A. Es sollte beachtet werden, dass in 1A einige Komponenten des Transistors 10 (z. B. ein Substrat 11, eine Basis-Isolierschicht 13 und eine Gate-Isolierschicht 17), eine Schutzschicht 23 und dergleichen der Einfachheit halber nicht dargestellt sind.
  • Der in den 1B und 1C dargestellte Transistor 10 umfasst eine Gate-Elektrode 15 über der Basis-Isolierschicht 13, die Gate-Isolierschicht 17 über der Basis-Isolierschicht 13 und der Gate-Elektrode 15, eine Oxid-Halbleiterschicht 19, die sich mit der Gate-Elektrode 15 überlappt, wobei die Gate-Isolierschicht 17 dazwischen angeordnet ist, und ein Paar von Elektroden 21 in Kontakt mit der Oxid-Halbleiterschicht 19. Darüber hinaus sind die Schutzschicht 23, die die Gate-Isolierschicht 17 bedeckt, die Oxid-Halbleiterschicht 19 und das Paar von Elektroden 21 vorgesehen.
  • Die Schutzschicht 23, die über dem in dieser Ausführungsform gezeigten Transistor 10 vorgesehen ist, umfasst eine Oxid-Isolierschicht mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung. Vorzugsweise umfasst die Schutzschicht 23 eine größere Menge an Sauerstoff als Sauerstoffleerstellen in der Oxid-Halbleiterschicht 19. Eine solche Oxid-Isolierschicht mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung umfasst eine Oxid-Isolierschicht, von der ein Teil des Sauerstoffs durch Erhitzen freigesetzt wird. Wird somit die Oxid-Isolierschicht, aus der ein Teil des Sauerstoffs durch Erhitzen freigesetzt wird, als die Schutzschicht 23 vorgesehen, diffundiert Sauerstoff durch Durchführen einer Wärmebehandlung in die Oxid-Halbleiterschicht 19, so dass Sauerstoffleerstellen in der Oxid-Halbleiterschicht 19 gefüllt werden können. Folglich verringert sich die Menge an Sauerstoffleerstellen in der Oxid-Halbleiterschicht 19 und es kann verhindert werden, dass sich die Schwellenspannung in die negative Richtung verschiebt. Zudem ist eine Verschiebung der Schwellenspannung über die Zeit oder eine Verschiebung der Schwellenspannung aufgrund einer Gate-BT-Belastung unter Licht gering; somit kann der Transistor ausgezeichnete elektrische Eigenschaften aufweisen.
  • In dem Transistor 10 wird etwas Sauerstoff, der in der Schutzschicht enthalten ist, direkt an die Oxid-Halbleiterschicht 19 übertragen und ferner wird etwas Sauerstoff, in einem Gebiet, in dem Gate-Isolierschicht 17 in Kontakt mit der Schutzschicht 23 ist, durch die Gate-Isolierschicht 17 an die Oxid-Halbleiterschicht 19 übertragen.
  • Ferner ist im Falle der Schutzschicht 23 die Spin-Dichte eines Signals bei g = 2,001, die durch Elektronen-Spin-Resonanz gemessen wird, kleiner als 1,5 × 1018 Spins/cm3. Liegt die Spin-Dichte der Schutzschicht 23 innerhalb des oben angegebenen Bereichs, können Defekte an der Grenzfläche zwischen der Oxid-Halbleiterschicht 19 und der Schutzschicht 23 und Defekte in der Schutzschicht 23 verringert werden; Elektronenfallen in derartigen Gebieten können verhindert werden. Folglich bleibt als elektrische Eigenschaft des Transistors die steigende Spannung des Durchlassstroms im Wesentlichen gleich, selbst wenn sich die Drain-Spannung ändert. Mit anderen Worten kann ein Transistor mit hervorragenden elektrischen Eigenschaften bereitgestellt werden. Es sollte beachtet werden, dass die obige Spin-Dichte der Schutzschicht 23 ein Wert ist, der nach der Wärmebehandlung erhalten wird.
  • Als die Schutzschicht 23 kann eine Silizium-Oxid-Schicht, eine Silizium-Oxynitrid-Schicht oder dergleichen gebildet werden, um eine Dicke größer als oder gleich 30 nm und kleiner als oder gleich 500 nm, vorzugsweise größer als oder gleich 100 nm und kleiner als oder gleich 400 nm, aufzuweisen.
  • Weitere Einzelheiten des Transistors 10 sind im Nachfolgenden beschrieben.
  • Es gibt keine besondere Beschränkung hinsichtlich der Eigenschaft eines Materials und dergleichen des Substrats 11, solange das Material eine Wärmebeständigkeit aufweist, die hoch genug ist, um zumindest einer zu einem späteren Zeitpunkt durchgeführten Wärmebehandlung standzuhalten. Beispielsweise kann ein Glassubstrat, ein Keramiksubstrat, ein Quarzsubstrat, ein Saphirsubstrat oder dergleichen als das Substrat 11 verwendet werden. Alternativ kann ein Einkristallhalbleitersubstrat oder ein polykristallines Halbleitersubstrat aus Silizium, Siliziumkarbid oder dergleichen, ein Verbundhalbleitersubstrat aus Siliziumgermanium oder dergleichen, ein SOI-Substrat oder dergleichen verwendet werden. Ferner kann ein beliebiges dieser Substrate, das zudem mit einem Halbleiterelement versehen ist, als das Substrat 11 verwendet werden.
  • Als weitere Alternative kann ein flexibles Substrat als das Substrat 11 verwendet werden, und die Basis-Isolierschicht 13 und der Transistor 10 können direkt auf dem flexiblen Substrat angeordnet werden. Alternativ kann eine Trennschicht zwischen dem Substrat 11 und der Basis-Isolierschicht 13 vorgesehen sein. Die Trennschicht kann verwendet werden, wenn ein Teil oder die gesamte Halbleitervorrichtung, die über der Trennschicht gebildet ist, von dem Substrat 11 getrennt wird und auf ein anderes Substrat übertragen wird. In diesem Fall kann der Transistor 10 auch auf ein Substrat mit niedriger Wärmebeständigkeit oder ein flexibles Substrat übertragen werden.
  • Typische Beispiele für eine Basis-Isolierschicht 13 sind Schichten aus Siliziumoxid, Siliziumoxynitrid, Siliziumnitrid, Siliziumnitridoxid, Galliumoxid, Hafniumoxid, Yttriumoxid, Aluminiumoxid, Aluminiumoxynitrid und dergleichen. Wird Siliziumnitrid, Galliumoxid, Hafniumoxid, Yttriumoxid, Aluminiumoxid oder dergleichen als die Basis-Isolierschicht 13 verwendet, kann eine Diffusion von Verunreinigungen, wie beispielsweisen Alkalimetall, Wasser oder Wasserstoff von dem Substrat 11 auf die Oxid-Halbleiterschicht 19 unterdrückt werden.
  • Die Gate-Elektrode 15 kann unter Verwendung eines Metallelements, das aus Aluminium, Chrom, Kupfer, Tantal, Titan, Molybdän und Wolfram ausgewählt wird; einer Legierung, die eine dieser Metallelemente als Komponente enthält oder dergleichen ausgebildet werden. Ferner kann/können ein oder mehrere Metallelemente, die aus Mangan oder Zirkonium auswählbar sind, verwendet werden. Ferner kann die Gate-Elektrode 15 eine einschichtige Struktur oder eine Stapelschichtstruktur aus zwei oder mehr Schichten umfassen. Beispielsweise kann eine einschichtige Struktur aus einer Aluminiumschicht mit Silizium, eine zweischichtige Struktur, in der eine Titanschicht über einer Aluminiumschicht gestapelt wird, eine zweischichtige Struktur, in der eine Titanschicht über einer Titannitridschicht gestapelt wird, eine zweischichtige Struktur, in der eine Wolframschicht über einer Titannitridschicht gestapelt wird, eine zweischichtige Struktur, in der eine Wolframschicht über einer Tantalnitridschicht oder einer Wolframnitridschicht gestapelt wird, eine dreischichtige Struktur, in der eine Titanschicht, eine Aluminiumschicht und eine Titanschicht in dieser Reihenfolge gestapelt werden, und dergleichen bereitgestellt werden. Alternativ kann eine Schicht, eine Legierungsschicht oder eine Nitridschicht, die Aluminium und ein oder mehrere Elemente umfassen, die aus der Gruppe umfassend Titan, Tantal, Wolfram, Molybdän, Chrom, Neobdym und Scandium ausgewählt werden, verwendet werden.
  • Die Gate-Elektrode 15 kann auch unter Verwendung eines lichtdurchlässigen leitenden Materials, wie beispielsweise Indiumzinnoxid, Indiumoxid, das Wolframoxid enthält, Indiumzinkoxid, das Wolframoxid enthält, Indiumoxid, das Titanoxid enthält, Indiumzinnoxid, das Titanoxid enthält, Indiumzinkoxid oder Indiumzinnoxid, dem Siliziumoxid beigemischt ist, gebildet werden. Es ist auch möglich, eine Stapelschichtstruktur zu verwenden, die unter Verwendung des obengenannten lichtdurchlässigen leitenden Materials und des oben genannten Metallelements gebildet wird.
  • Ferner wird vorzugsweise zwischen der Gate-Elektrode und der Gate-Isolierschicht 17 eine Oxynitridhalbleiterschicht auf In-Ga-Zn-Basis, eine Oxynitridhalbleiterschicht auf In-Sn-Basis, eine Oxynitridhalbleiterschicht auf In-Ga-Basis, eine Oxynitridhalbleiterschicht auf In-Zn-Basis, eine Oxynitridhalbleiterschicht auf Sn-Basis, eine Oxynitridhalbleiterschicht auf In-Basis, eine Schicht aus Metallnitrid (wie z. B. InN oder ZnN) oder dergleichen bereitgestellt, vorgesehen. Diese Filme weisen jeweils eine Austrittsarbeit von höher als oder gleich 5 eV, vorzugsweise höher als oder gleich 5,5 eV, auf, welche höher ist als die Elektronenaffinität eines Oxidhalbleiters. Somit kann die Schwellenspannung eines Transistors, der den Oxidhalbleiter enthält, einen positiven Wert aufweisen und ein sogenanntes selbstsperrendes Schaltelement kann erhalten werden. Beispielsweise weisen im Fall einer Verwendung einer Oxynitrid-Halbleiterschicht auf In-Ga-Zn-Basis, die Oxynitridhalbleiterschicht auf In-Ga-Zn-Basis eine Stickstoffkonzentration auf, die zumindest höher als jene der Oxid-Halbleiterschicht 19 ist; insbesondere weist die Oxynitrid-Halbleiterschicht auf In-Ga-Zn-Basis vorzugsweise eine Stickstoffkonzentration höher als oder gleich 7 Atom% auf.
  • Als die Gate-Isolierschicht 17 kann eine einschichtige Struktur oder eine Stapelschichtstruktur verwendet werden, die eines oder mehr vor Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Aluminiumoxid, Hafniumoxid, Galliumoxid, ein Metalloxid auf Ga-Zn-Basis und dergleichen verwendet. In der Gate-Isolierschicht 17 kann eine Oxid-Isolierschicht, aus der Sauerstoff durch Erhitzen freigesetzt wird, in Kontakt mit der Oxid-Halbleiterschicht 19 verwendet werden. Indem eine Schicht, aus der Sauerstoff durch Erhitzen freigesetzt wird, als die Gate-Isolierschicht 17 verwendet wird, kann die Dichte des Grenzflächenzustands zwischen der Oxid-Halbleiterschicht 19 und der Gate-Isolierschicht 17 verringert werden. Folglich kann ein Transistor mit einer geringeren Verschlechterung in den elektrischen Eigenschaften erhalten werden. Wird ferner eine Isolierschicht, die Sauerstoff, Wasserstoff, Wasser und dergleichen abhält, auf der Gate-Elektrodenseite in der Gate-Isolierschicht 17 vorgesehen, kann verhindert werden, dass Sauerstoff von der Oxid-Halbleiterschicht 19 nach außen diffundiert, und es kann verhindert werden, dass Wasserstoff und Wasser in die Oxid-Halbleiterschicht 19 von außen eindringen. Als die Isolierschicht, die Sauerstoff, Wasserstoff, Wasser und dergleichen abhält, kann eine Aluminium-Oxid-Schicht, eine Aluminium-Oxynitrid-Schicht, eine Gallium-Oxid-Schicht, eine Gallium-Oxynitrid-Schicht, eine Yttrium-Oxid-Schicht, eine Yttrium-Oxynitrid-Schicht, eine Hafnium-Oxid-Schicht, eine Hafnium-Oxynitrid-Schicht oder dergleichen verwendet werden.
  • Die Gate-Isolierschicht 17 kann unter Verwendung eines Materials mit hohem k, wie beispielsweise Hafniumsilikat (HfSiOx), Hafniumsilikat, dem Stickstoff hinzugefügt ist (HfSixOyNz), Hafniumaluminat, dem Stickstoff beigefügt ist (HfAlxOyNz), Hafniumoxid oder Yttriumoxid, gebildet werden, so dass der Gateleckstrom des Transistors verringert werden kann.
  • Die Dicke der Gate-Isolierschicht 17 ist größer als oder gleich 5 nm und kleiner als oder gleich 400 nm, vorzugsweise größer als oder gleich 10 nm und kleiner als oder gleich 300 nm, noch bevorzugter größer als oder gleich 50 nm und kleiner als oder gleich 250 nm.
  • Die Oxid-Halbleiterschicht 19 umfasst vorzugsweise wenigstens Indium (In) oder Zink (Zn). Alternativ umfasst die Oxid-Halbleiterschicht 19 vorzugsweise sowohl In als auch Zn. Zur Verringerung von Schwankungen in den elektrischen Eigenschaften der Transistoren, die die Oxid-Halbleiterschicht enthalten, enthält die Oxid-Halbleiterschicht 19 zusätzlich zu In oder Zn vorzugsweise Stabilisatoren.
  • Als Stabilisator kann Gallium (Ga), Zinn (Sn), Hafnium (Hf), Aluminium (Al), Zirkon (Zr), und dergleichen verwendet werden. Als weiterer Stabilisator kann ein Lanthanoid wie z. B. Lanthan (La), Cer (Ce), Praseodym (Pr), Neodym (Nd), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Ytterbium (Yb) oder Lutetium (Lu) verwendet werden.
  • Als der Oxidhalbleiter kann beispielsweise ein Einkomponentenmetalloxid wie ein Indiumoxid, ein Zinnoxid oder ein Zinkoxid, ein Zweikomponentenmetalloxid wie ein Metalloxid auf In-Zn-Basis, ein Metalloxid auf Sn-Zn-Basis, ein Metalloxid auf Al-Zn-Basis, ein Metalloxid auf Zn-Mg-Basis, ein Metalloxid auf Sn-Mg-Basis, ein Metalloxid auf In-Mg-Basis, oder ein Metalloxid auf In-Ga-Basis; ein Dreikomponentenmetalloxid wie ein Metalloxid auf In-Ga-Zn-Basis (auch als IGZO bezeichnet), ein Metalloxid auf In-Al-Zn-Basis, ein Metalloxid auf In-Sn-Zn-Basis, ein Metalloxid auf Sn-Ga-Zn-Basis, ein Metalloxid auf Al-Ga-Zn-Basis, ein Metalloxid auf Sn-Al-Zn-Basis, ein Metalloxid auf In-Hf-Zn-Basis, ein Metalloxid auf In-La-Zn-Basis, ein Metalloxid auf In-Ce-Zn-Basis, ein Metalloxid auf In-Pr-Zn-Basis, ein Metalloxid auf In-Nd-Zn-Basis, ein Metalloxid auf In-Sm-Zn-Basis, ein Metalloxid auf In-Eu-Zn-Basis, ein Metalloxid auf In-Gd-Zn-Basis, ein Metalloxid auf In-Tb-Zn-Basis, ein Metalloxid auf In-Dy-Zn-Basis, ein Metalloxid auf In-Ho-Zn-Basis, ein Metalloxid auf In-Er-Zn-Basis, ein Metalloxid auf In-Tm-Zn-Basis, ein Metalloxid auf In-Yb-Zn-Basis, oder ein Metalloxid auf In-Lu-Zn-Basis; oder ein Vierkomponentenmetalloxid wie ein Metalloxid auf In-Sn-Ga-Zn-Basis, ein Metalloxid auf In-Hf-Ga-Zn-Basis, ein Metalloxid auf In-Al-Ga-Zn-Basis, ein Metalloxid auf In-Sn-Al-Zn-Basis, ein Metalloxid auf In-Sn-Hf-Zn-Basis oder ein Metalloxid auf In-Hf-Al-Zn-Basis verwendet werden.
  • Bei den zuvor aufgelisteten Metalloxiden ist ein Metalloxid auf In-Ga-Zn-Basis beispielsweise ein Oxid, dessen Hauptkomponenten In, Ga, und Zn umfassen, und es gibt keine bestimmte Beschränkung hinsichtlich des Verhältnisses von In:Ga:Zn. Das Oxid auf In-Ga-Zn-Basis kann ein anderes Metallelement wie In, Ga und Zn umfassen.
  • Wahlweise kann ein Material, das durch InMO3(ZnO)m (m > 0 ist erfüllt und m ist keine ganze Zahl) dargestellt ist, als ein Oxidhalbleiter verwendet werden. Es sollte beachtet werden, dass M ein oder mehrere Metallelemente darstellt, die aus der Gruppe umfassend Ga, Fe, Mn und C auswählbar sind. Alternativ kann als der Oxidhalbleiter ein Material verwendet werden, dass durch eine chemische Formel, In2SnO5(ZnO)n (n > 0, n ist eine natürliche Zahl), dargestellt ist.
  • Beispielsweise kann ein Metalloxid auf In-Ga-Zn-Basis mit einem Atomverhältnis von In:Ga:Zn = 1:1:1 (= 1/3:1/3:1/3), In:Ga:Zn = 2:2:1 (= 2/5:2/5:1/5), In:Ga:Zn = 3:1:1 (= 1/2:1/6:1/3) oder ein Oxid mit einem Atomverhältnis nahe den zuvor erwähnten Atomverhältnissen verwendet werden. Alternativ kann ein Metalloxid auf In-Sn-Zn-Basis mit einem Atomverhältnis von In:Sn:Zn = 1:1:1 (= 1/3:1/3:1/3), In:Sn:Zn = 2:1:3 (= 1/3:1/6:1/2), oder In:Sn:Zn = 2:1:5 (= 1/4:1/8:5/8) oder ein Oxid mit einem Atomverhältnis nahe den zuvor erwähnten Atomverhältnissen verwendet werden. Es sollte beachtet werden, dass sich ein Anteil eines jeden Atoms in dem Atomverhältnis des Metalloxids innerhalb eines Fehlerbereiches von ±20% ändert.
  • Es sei angemerkt, dass ohne Beschränkung auf die oben angegebenen Materialien ein Material mit einer geeigneten Zusammensetzung je nach erforderlichen Halbleitereigenschaften und elektrischen Eigenschaften (z. B. Feldeffektbeweglichkeit, Schwellenspannung und dergleichen) verwendet werden kann. Um die erforderlichen Halbleitereigenschaften und elektrischen Eigenschaften zu erhalten, ist es bevorzugt, dass die Ladungsträgerdichte, die Verunreinigungskonzentration, die Defektdichte, das Atomverhältnis eines Metallelements zu Sauerstoff, der zwischenatomare Abstand, die Dichte und dergleichen in geeigneter Weise eingestellt werden.
  • Beispielsweise können in dem Fall, in dem das Metalloxid auf In-Sn-Zn-Basis verwendet wird, eine hohe Mobilität auf relativ einfache Weise erhalten werden. Jedoch kann die Mobilität erhöht werden, indem die Defektdichte im Hauptteil, auch in dem Fall, bei dem das Metalloxid auf In-Ga-Zn-Basis verwendet wird, verringert wird.
  • Ferner ist die Energielücke eines Metalloxids, das die Oxid-Halbleiterschicht 19 bilden kann, größer als oder gleich 2 eV, vorzugsweise größer als oder gleich 2,5 eV, noch bevorzugter größer als oder gleich 3 eV. Auf diese Weise kann der Sperrstrom eines Transistors unter Verwendung eines Oxidhalbleiters mit einer breiten Bandlücke verringert werden.
  • Es sollte beachtet werden, dass die Oxid-Halbleiterschicht 19 eine amorphe Struktur, eine einkristalline Struktur oder eine polykristalline Struktur aufweisen kann.
  • Die Oxid-Halbleiterschicht 19 kann sich beispielsweise in einem nicht einkristallinen Zustand befinden. Der nicht einkristalline Zustand ist beispielsweise aus wenigstens einem Kristall mit einer Ausrichtung bezüglich der c-Achse (CAAC), einem Polykristall, einem Mikrokristall und einem amorphen Teil gebildet. Die Dichte der Defektzustände eines amorphen Teils ist höher als jene eines Mikrokristalls und CAACs. Die Dichte der Defektzustände eines Mikrokristalls ist höher als jene von CAAC. Es sollte beachtet werden, dass ein Oxidhalbleiter, der CAAC aufweist, als ein CAAC-OS (ein Oxidhalbleiter mit einem Kristall, der bezüglich der c-Achse ausgerichtet ist) bezeichnet wird. Bei dem CAAC-OS sind beispielsweise c-Achsen ausgerichtet und a-Achsen und/oder b-Achsen nicht makroskopisch ausgerichtet.
  • Beispielsweise kann die Oxid-Halbleiterschicht 19 ein Mikrokristall umfassen. Es sollte beachtet werden, dass ein Oxidhalbleiter, der Mikrokristall umfasst, als ein mikrokristalliner Halbleiter bezeichnet wird. Eine mikrokristalline Halbleiterschicht umfasst Mikrokristall (auch als Nanokristall bezeichnet) mit einer Größe beispielsweise größer als oder gleich 1 nm und kleiner als 10 nm).
  • Beispielsweise kann eine Oxid-Halbleiterschicht 19 einen amorphen Teil umfassen. Es sollte beachtet werden, dass ein Oxidhalbleiter, der einen amorphen Teil umfasst, als ein amorpher Oxidhalbleiter bezeichnet wird. Eine amorphe Oxid-Halbleiterschicht weist beispielsweise eine ungeordnete atomare Anordnung und keine kristalline Komponente auf. Alternativ ist eine amorphe Oxid-Halbleiterschicht beispielsweise völlig amorph und weist keinen kristallinen Teil auf.
  • Es sollte beachtet werden, dass die Oxid-Halbleiterschicht 19 eine gemischte Schicht umfassend einen von CAAC-OS, mikrokristallinen Oxidhalbleiter und amorphen Oxidhalbleiter aufweisen kann. Die gemischte Schicht umfasst beispielsweise ein Gebiet aus einem amorphen Oxidhalbleiter, ein Gebiet aus einem mikrokristallinen Oxidhalbeiter und ein Gebiet aus einem CAAC-OS. Ferner kann die gemischte Schicht eine Stapelschichtstruktur aufweisen, die beispielsweise ein Gebiet aus einem amorphen Oxidhalbleiter, ein Gebiet aus einem mikrokristallinen Oxidhalbleiter und ein Gebiet aus einem CAAC-OS umfasst.
  • Es sollte beachtet werden, dass sich die Oxid-Halbleiterschicht 19 beispielsweise in einem einkristallinen Zustand befinden kann. Eine Oxid-Halbleiterschicht umfasst vorzugsweise eine Vielzahl von Kristallbereichen. In jedem der Kristallbereiche ist eine c-Achse vorzugsweise in einer Richtung parallel zu einem Normalvektor eine Oberfläche, auf der die Oxid-Halbleiterschicht gebildet wird, oder einen Normalvektor eine Oberfläche der Oxid-Halbleiterschicht ausgerichtet. Es sollte beachtet werden, dass von den Kristallbereichen sich die Richtungen der a-Achse und der b-Achse eines Kristallbereichs von jenen eines anderen Kristallbereich unterscheiden können. Ein Beispiel einer derartigen Oxid-Halbleiterschicht ist eine CAAC-OS-Schicht.
  • Einzelheiten der CAAC-OS-Schicht werden nun beschrieben. Es sollte beachtet werden, dass in den meisten Fällen ein Kristallbereich in der CAAC-OS-Schicht in einen Würfel mit einer Seitenlänge von weniger als 100 nm passt. In einem Transmissionselektronenmikroskop-(TEM)-Bild wird eine Grenze zwischen Kristallbereichen der CAAC-OS-Schicht nicht eindeutig erfasst. Ferner wird mit dem TEM eine Korngrenze in der CAAC-OS-Schicht nicht eindeutig gefunden. Somit wird in der CAAC-OS-Schicht eine Verringerung der Elektronenmobilität aufgrund der Korngröße unterdrückt.
  • In jedem der in der CAAC-OS-Schicht enthaltenen Kristallbereiche ist beispielsweise eine c-Achse in einer Richtung parallel zu einem Normalvektor einer Oberfläche, auf der die CAAC-OS-Schicht gebildet wird, oder einem Normalvektor einer Oberfläche der CAAC-OS-Schicht ausgerichtet. Ferner sind in jedem der Kristallbereiche Metallatome in einer dreieckigen oder hexagonalen Konfiguration angeordnet, wenn diese in der Richtung senkrecht zu der a-b-Ebene beobachtet werden, und Metallatome sind in geschichteter Weise angeordnet oder Metallatome und Sauerstoffatome sind in geschichteter Weise angeordnet, wenn diese in der Richtung senkrecht zu der c-Achse beobachtet werden. Es sollte beachtet werden, dass von den Kristallbereichen sich die Richtungen der a-Achse und der b-Achse eines Kristallbereichs von jenen eines anderen Kristallbereichs unterscheiden können. In dieser Beschreibung umfasst ein Begriff ”senkrecht” einen Bereich von 80° bis 100°, vorzugsweise von 85° bis 95°. Zudem umfasst ein Begriff ”parallel” einen Bereich von –10° bis 10°, vorzugsweise von –5° bis 5°.
  • In der CAAC-OS-Schicht erfolgt die Verteilung der Kristallbereiche nicht unbedingt gleichmäßig. Beispielsweise ist beim Herstellungsprozess der CAAC-OS-Schicht, in dem Fall, bei dem das Kristallwachstum von einer Oberflächenseite der Oxid-Halbleiterschicht stattfindet, der Anteil der Kristallbereiche in der Nähe der Oberfläche der Oxid-Halbleiterschicht in einigen Fällen höher als der in der Nähe der Oberfläche, auf der die Oxid-Halbleiterschicht gebildet wird. Wird ferner der CAAC-OS-Schicht eine Verunreinigung zugesetzt, wird in einigen Fällen die Kristallinität des Kristallbereichs in einem Gebiet, das mit der Verunreinigung angereichert ist, verringert.
  • Da die c-Achsen der in der CAAC-OS-Schicht enthaltenen Kristallbereiche in der Richtung parallel zu einem Normalvektor einer Oberfläche, auf der die CAAC-OS-Schicht gebildet wird, oder einem Normalvektor einer Oberfläche der CAAC-OS-Schicht ausgerichtet sind, können sich die Richtungen der c-Achsen je nach Form der CAAC-OS-Schicht (die Querschnittsform der Oberfläche, auf der die CAAC-OS-Schicht gebildet wird, oder die Querschnittsform der Oberfläche der CAAC-OS-Schicht) voneinander unterscheiden. Es sollte beachtet werden, dass die Schichtabscheidung von der Bildung der Kristallbereiche durch eine Kristallinationsbehandlung, wie beispielsweise einer Wärmebehandlung, begleitet oder nachgefolgt wird. Somit werden die c-Achsen der Kristallbereiche in der Richtung parallel zu einem Normalvektor der Oberfläche, auf der die CAAC-OS-Schicht gebildet wird, oder einem Normalvektor der Oberfläche der CAAC-OS-Schicht ausgerichtet.
  • Bei einem Transistor, der die CAAC-OS-Schicht verwendet, sind Schwankungen der elektrischen Eigenschaften des Transistors in Folge Bestrahlung mit sichtbarem Licht oder ultraviolettem Licht gering. Folglich weist der Transistor eine hohe Zuverlässigkeit auf.
  • Alternativ kann die Halbleiterschicht 19 eine Stapelschichtstruktur aus einer Vielzahl von Oxid-Halbleiterschichten umfassen. Beispielsweise kann die Oxid-Halbleiterschicht 19 einen Stapel aus einer ersten Oxid-Halbleiterschicht und einer zweiten Oxid-Halbleiterschicht umfassen, die aus Metalloxiden mit unterschiedlichen Zusammensetzungen gebildet sind. Beispielsweise kann die erste Oxid-Halbleiterschicht unter Verwendung eines von einem Zweikomponentenmetalloxid, einem Dreikomponentenmetalloxid und einem Vierkomponentenmetalloxid gebildet werden und die zweite Oxid-Halbleiterschicht kann unter Verwendung eines dieser Oxide, das sich von dem Oxid der ersten Oxid-Halbleiterschicht unterscheidet, gebildet werden.
  • Ferner weisen die erste Oxid-Halbleiterschicht und die zweite Oxid-Halbleiterschicht die gleichen Bestandteile auf, wobei sich die Zusammensetzung der Bestandteile der ersten Oxid-Halbleiterschicht und der zweiten Oxid-Halbleiterschicht voneinander unterscheidet. Beispielsweise kann die erste Oxid-Halbleiterschicht ein Atomverhältnis von In:Ga:Zn = 1:1:1 aufweisen und die zweite Oxid-Halbleiterschicht kann ein Atomverhältnis von In:Ga:Zn = 3:1:2 aufweisen. Alternativ kann die erste Oxid-Halbleiterschicht ein Atomverhältnis von In:Ga:Zn = 1:3:2 aufweisen und die zweite Oxid-Halbleiterschicht kann ein Atomverhältnis von In:Ga:Zn = 2:1:3 aufweisen. Es sollte beachtet werden, dass sich ein Anteil jedes Atome in dem Atomverhältnis des Oxidhalbleiters innerhalb eines Fehlerbereiches von ±20% ändert.
  • In diesem Fall umfasst die erste Oxid-Halbleiterschicht oder die zweite Oxid-Halbleiterschicht, die näher an der Gate-Elektrode liegt (d. h., die sich auf einer Kanalseite befindet) In und Ga vorzugsweise mit einem Verhältnis von In > Ga. Die andere sich von der Gate-Elektrodenschicht weiter entfernt befindende Schicht (d. h., die sich auf einer Rückkanalseite befindet) umfasst In und Ga vorzugsweise mit einem Verhältnis von ≤ Ga.
  • In einem Oxidhalbleiter trägt das s-Orbital von Schwermetall zum Ladungsträgertransport bei, und wenn der In-Gehalt in dem Oxidhalbleiter erhöht wird, ist eine Zunahme der Überlappung der s-Orbitale wahrscheinlich. Somit weist ein Oxid mit einer Zusammensetzung von In > Ga eine größere Beweglichkeit als ein Oxid mit einer Zusammensetzung von In ≤ Ga auf. Ferner ist in Ga die Bildungsenergie einer Sauerstoffleerstelle größer und somit tritt eine Sauerstoffleerstelle weniger wahrscheinlich auf als in In; somit weist das Oxid mit einer Zusammensetzung von In ≤ Ga stabilere Eigenschaften als das Oxid mit einer Zusammensetzung von In > Ga auf.
  • Ein In und Ga umfassender Oxidhalbleiter mit einem Verhältnis von In > Ga wird auf einer Kanalseite verwendet und ein In und Ga enthaltender Oxidhalbleiter mit einem Verhältnis von In ≤ Ga wird auf einer Kanalrückseite verwendet, so dass die Feldeffektbeweglichkeit und die Zuverlässigkeit eines Transistors weiter verbessert werden können.
  • Ferner können für die erste Oxid-Halbleiterschicht und die zweite Oxid-Halbleiterschicht Oxidhalbleiter mit unterschiedlichen Kristallinitäten verwendet werden. Das heißt, die Oxid-Halbleiterschicht kann unter Verwendung einer von einer Einkristall-Oxid-Halbleiterschicht, einer polykristallinen Oxid-Halbleiterschicht, einer mikrokristallinen Oxid-Halbleiterschicht, einer amorphen Oxid-Halbleiterschicht und einer CAAC-OS-Schicht in geeigneter Weise gebildet werden. Wird ein amorpher Oxidhalbleiter für die erste Oxid-Halbleiterschicht und/oder die zweite Oxid-Halbleiterschicht verwendet, wird eine innere Verspannung oder eine äußere Verspannung der Oxid-Halbleiterschicht 19 abgebaut, Schwankungen in den Eigenschaften eines Transistors verringert und die Zuverlässigkeit des Transistors weiter verbessert.
  • Die Dicke der Oxid-Halbleiterschicht 19 ist größer als oder gleich 1 nm und kleiner als oder gleich 100 nm, vorzugsweise größer als oder gleich 1 nm und kleiner als oder gleich 50 nm, noch bevorzugter größer als oder gleich 1 nm und kleiner als oder gleich 30 nm, noch bevorzugter größer als oder gleich 3 nm und kleiner als oder gleich 20 nm.
  • Die Konzentration der Alkalimetalle oder der Erdalkalimetalle in der Oxid-Halbleiterschicht 19 beträgt vorzugsweise weniger als oder gleich 1 × 1018 Atome/cm3, noch bevorzugter weniger als oder gleich 2 × 1018 Atome/cm3. Dies liegt daran, dass sich ein Alkalimetall und ein Erdalkalimetall an einen Oxidhalbleiter bindet, um in einigen Fällen Ladungsträger zu erzeugen, wodurch sich der Sperrstrom des Transistors erhöht.
  • Die Oxid-Halbleiterschicht 19 kann Stickstoff mit einer Konzentration von weniger als oder gleich 5 × 1018 Atome/cm3 aufweisen.
  • Das Paar von Elektroden 21 wird derart ausgebildet, dass es eine einschichtige Struktur oder eine Stapelschichtstruktur aufweist, die als leitendes Material ein Metall wie beispielsweise Aluminium, Titan, Chrom, Nickel, Kupfer, Yttrium, Zirkon, Molybdän, Silber, Tantal und Wolfram, oder eine Legierung, die eines dieser Metalle als ihre Hauptkomponente enthält, aufweist. Beispielsweise können eine einschichtige Struktur mit einer Silizium enthaltenden Aluminiumschicht, eine zweischichtige Struktur, bei der eine Titanschicht über eine Aluminiumschicht gestapelt ist, eine zweischichtige Struktur, bei der eine Titanschicht über einer Wolframschicht gestapelt ist, eine zweischichtige Struktur, bei der eine Kupferschicht über einer Kupfermagnesiumaluminiumlegierungsschicht gebildet ist, eine dreischichtige Struktur, bei der eine Titanschicht oder eine Titannitridschicht, eine Aluminiumschicht oder eine Kupferschicht und eine Titanschicht oder eine Titannitridschicht in dieser Reihenfolge gestapelt sind, eine dreischichtige Struktur, in der eine Molybdänschicht oder eine Molybdännitridschicht, eine Aluminiumschicht oder eine Kupferschicht und eine Molybdänschicht oder eine Molybdännitridschicht in dieser Reihenfolge gestapelt sind, und dergleichen verwendet werden. Es sei angemerkt, dass ein durchsichtiges leitendes Material, das Indiumoxid, Zinnoxid oder Zinkoxid enthält, verwendet werden kann.
  • Obwohl in dieser Ausführungsform das Paar von Elektroden 21 zwischen der Oxid-Halbleiterschicht 19 und der Schutzschicht 23 angeordnet ist, kann das Paar von Elektroden 21 zwischen der Gate-Isolierschicht 17 und der Oxid-Halbleiterschicht 19 vorgesehen sein.
  • Im Nachfolgenden wird ein Verfahren zur Herstellung des in den 1A bis 1C dargestellten Transistors mit Bezugnahme auf die 2A bis 2D beschrieben.
  • Wie in der 2A gezeigt, sind die Basis-Isolierschicht 13 und die Gate-Elektrode 15 über dem Substrat 11 ausgebildet und ist die Gate-Isolierschicht 17 über der Gate-Elektrode 15 gebildet. Danach wird eine Oxid-Halbleiterschicht 18 über der Gate-Isolierschicht 17 gebildet.
  • Die Basis-Isolierschicht 13 wird durch ein Sputterverfahren, ein CVD-Verfahren oder dergleichen gebildet. Hier wird eine 100 nm dicke Silizium-Oxynitrid-Schicht durch ein CVD-Verfahren gebildet.
  • Ein Verfahren zum Ausbilden der Gate-Elektrode 15 wird nachstehend beschrieben. Zuerst wird eine leitende Schicht durch ein Sputterverfahren, ein CVD-Verfahren, ein Verdampfungsverfahren oder dergleichen gebildet. Eine Maske wird durch einen Fotolithografieschritt über der leitenden Schicht gebildet. Als nächstes wird ein Teil der leitenden Schicht unter Verwendung der Maske geätzt, um die Gate-Elektrode 15 auszubilden. Danach wird die Maske entfernt.
  • Es sei angemerkt, dass die Gate-Elektrode 15 anstatt des obengenannten Ausbildungsverfahrens durch ein elektrolytisches Plattierungsverfahren, ein Druckverfahren, ein Tintenstrahlverfahren oder dergleichen ausgebildet werden kann.
  • Eine 100 nm dicke Wolframschicht wird hier durch ein Sputterverfahren ausgebildet. Als nächstes wird eine Maske durch einen Fotolithografieschritt ausgebildet, und die Wolframschicht wird einem Trockenätzverfahren unter Verwendung der Maske unterzogen, um die Gate-Elektrode 15 auszubilden.
  • Die Gate-Isolierschicht 17 wird durch ein Sputterverfahren, ein CVD-Verfahren, ein Verdampfungsverfahren oder dergleichen ausgebildet.
  • Eine 50 nm dicke Siliziumnitridschicht wird hier durch ein CVD-Verfahren gebildet, und dann wird eine 200 nm dicke Silizium-Oxynitrid-Schicht durch ein CVD-Verfahren gebildet, wodurch die Gate-Isolierschicht 17 gebildet wird.
  • Die Oxid-Halbleiterschicht 18 wird durch ein Sputterverfahren, ein Beschichtungsverfahren, ein Pulslaserabscheidungsverfahren, ein Laserablationsverfahren oder dergleichen gebildet.
  • In dem Fall, in dem die Oxid-Halbleiterschicht 18 durch ein Sputterverfahren gebildet wird, kann eine Hochfrequenzleistungsversorgungsvorrichtung, eine Wechselstromleistungsversorgungsvorrichtung, eine Gleichstromleistungsversorgungsvorrichtung oder dergleichen entsprechend als Leistungsversorgungsvorrichtung zum Erzeugen von Plasma verwendet werden.
  • Als Sputtergas wird nach Bedarf ein Edelgas (typischerweise Argon), ein Sauerstoffgas oder eine Mischgasatmosphäre aus Edelgas und Sauerstoff verwendet. Im Falle der Verwendung des Mischgases aus Edelgas und Sauerstoff ist der Anteil an Sauerstoff vorzugsweise höher als der eines Edelgases.
  • Darüber hinaus kann ein Target entsprechend der Zusammensetzung der zu bildenden Oxid-Halbleiterschicht 18 entsprechend gewählt werden.
  • In dem Fall, in dem die Oxid-Halbleiterschicht 18 beispielsweise durch ein Sputterverfahren gebildet wird, wird eine Abscheidung bei einer Substrattemperatur höher als oder gleich 140°C und niedriger als oder gleich 750°C, vorzugsweise höher als oder gleich 150°C und niedriger als oder gleich 450°C, noch bevorzugter höher als oder gleich 200°C und niedriger als oder gleich 350°C zur Bildung der Oxid-Halbleiterschicht 18 durchgeführt, wodurch eine CAAC-OS-Schicht gebildet werden kann.
  • Die CAAC-OS-Schicht wird beispielsweise durch ein Sputterverfahren unter Verwendung eines Oxidhalbleitersputtertargets, der ein Polykristall ist, gebildet. Wenn Ionen mit dem Sputtertarget kollidieren, kann ein Kristallgebiet, das in dem Sputtertarget enthalten ist, entlang einer a-b-Ebene von dem Target abgetrennt werden; mit anderen Worten, kann ein gesputtertes Teilchen mit einer Ebene parallel zu einer a-b-Ebene (flache plättchenähnliche gesputterte Teilchen oder kugelähnliche gesputtertes Teilchen) von dem Sputtertarget abblättern. In diesem Fall erreicht das flache plättchenähnliche gesputterten Teilchen ein Substrat unter Beibehaltung seines Kristallzustands, wodurch die CAAC-OS-Schicht gebildet werden kann.
  • Zur Abscheidung der CAAC-OS-Schicht werden vorzugsweise die nachfolgenden Bedingungen verwendet.
  • Durch Verringern der Verunreinigungsmenge, die während der Abscheidung in die CAAC-OS-Schicht eindringt, kann verhindert werden, dass der Kristallzustand durch die Verunreinigungen zerstört wird. Beispielsweise kann die Konzentration an Verunreinigungen (beispielsweise Wasserstoff, Wasser, Kohlenstoffdioxid oder Stickstoff), die in der Abscheidungskammer vorherrschen, verringert werden. Ferner kann die Konzentration der Verunreinigungen in einem Abscheidungsgas verringert werden. Insbesondere wird ein Abscheidungsgas verwendet, dessen Taupunkt bei weniger als oder gleich –80°C, bevorzugt weniger als oder gleich –100°C liegt.
  • Durch Erhöhen der Erwärmungstemperatur des Substrats während der Abscheidung tritt mit hoher Wahrscheinlichkeit eine Wanderung eines gesputterten Teilchens auf, nachdem das gesputterte Teilchen die Substratoberfläche erreicht hat. Insbesondere ist die Erwärmungstemperatur des Substrats während der Abscheidung höher als oder gleich 100°C und niedriger als eine Entspannungstemperatur des Substrats, vorzugsweise höher als oder gleich 200°C und niedriger als oder gleich 500°C. Durch Erhöhen der Erwärmungstemperatur des Substrats während der Abscheidung tritt, wenn das flache plättchenähnliche gesputterte Teilchen das Substrat erreicht, eine Wanderung auf der Substratoberfläche auf, so dass sich eine flache Ebene des flachen plättchenähnlichen gesputterten Teilchens an die Oberfläche heftet.
  • Außerdem ist zu bevorzugen, dass der Sauerstoffgehalt im Abscheidungsgas erhöht und die Leistung optimiert wird, um Plasmaschäden bei der Abscheidung zu verringern. Der Sauerstoffgehalt im Abscheidungsgas beträgt 30 Vol.% oder mehr, vorzugsweise 100 Vol.%.
  • Als Beispiel für das Sputtertarget wird im Nachfolgenden ein Metalloxidtarget auf In-Ga-Zn-Basis beschrieben.
  • Das polykristalline Metalloxidtarget auf In-Ga-Zn-Basis wird durch Mischen von InOX-Pulver, GaOY-Pulver und ZnOZ-Pulver in einem vorbestimmten Molverhältnis, Ausüben von Druck und Durchführen einer Wärmebehandlung bei einer Temperatur von höher als oder gleich 1000°C und kleiner oder gleich 1500°C geschaffen. Es sei angemerkt, dass X, Y und Z jeweils eine vorgegebene positive Zahl sind. Hier beträgt das vorbestimmte Molverhältnis von InOX-Pulver zu GaOY-Pulver und ZnOZ-Pulver beispielsweise 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 oder 3:1:2. Die Pulverarten und das Molverhältnis, in dem die Pulver gemischt werden, können in Abhängigkeit vom erwünschten Sputtertarget entsprechend bestimmt werden.
  • Nachstehend wird, wie in 2B gezeigt, die Oxid-Halbleiterschicht 19, die einer Elementtrennung unterzogen wurde, über der Gate-Isolierschicht 17 derart ausgebildet, dass sie sich mit einem Teil der Gate-Elektrode 15 überlappt. Die Oxid-Halbleiterschicht 19, die einer Elementtrennung unterzogen wurde, kann durch Bilden einer Maske über der Oxid-Halbleiterschicht 18 mit Hilfe eines Fotolithografieschritts und durch Ätzen eines Teils der Oxid-Halbleiterschicht 18 unter Verwendung der Maske gebildet werden.
  • Durch Verwenden eines Druckverfahrens zur Ausbildung der Oxid-Halbleiterschicht 19 kann die Oxid-Halbleiterschicht 19, die einer Elementtrennung unterzogen wurde, direkt ausgebildet werden.
  • In diesem Fall wird die Oxid-Halbleiterschicht 18 mit einer Dicke von 35 nm durch ein Sputterverfahren ausgebildet, eine Maske wird über der Oxid-Halbleiterschicht 18 ausgebildet und ein Teil der Oxid-Halbleiterschicht 18 wird geätzt, so dass die Oxid-Halbleiterschicht 19 gebildet wird. Danach wird die Maske entfernt.
  • Als Nächstes wird, wie in 2C gezeigt, das Paar von Elektroden 21 ausgebildet.
  • Ein Verfahren zum Ausbilden des Paars von Elektroden 21 wird nachstehend beschrieben. Zunächst wird eine leitende Schicht durch ein Sputterverfahren, ein CVD-Verfahren, ein Verdampfungsverfahren oder dergleichen ausgebildet. Danach wird eine Maske durch einen Fotolithografieschritt über der leitenden Schicht ausgebildet. Als Nächstes wird die leitende Schicht unter Verwendung der Maske geätzt, um das Paar von Elektroden 21 zu bilden. Danach wird die Maske entfernt.
  • Hier werden eine 50 nm dicke Wolframschicht, eine 400 nm dicke Aluminiumschicht und eine 100 nm dicke Titanschicht durch ein Sputterverfahren in dieser Reihenfolge zur Bildung eines Stapels abgeschieden. Danach wird eine Maske durch einen Fotolithografieschritt über der Titanschicht gebildet und die Wolframschicht, die Aluminiumschicht und die Titanschicht werden einem Trockenätzen unter Verwendung der Maske unterzogen, um das Paar von Elektroden 21 auszubilden.
  • Nach dem Bilden des Paars von Elektroden 21 wird vorzugsweise eine Reinigungsbehandlung zur Entfernung eines Ätzrückstandes durchgeführt. Durch diese Reinigungsbehandlung kann das Auftreten eines Kurzschlusses in dem Paar von Elektroden 21 unterdrückt werden. Die Reinigungsbehandlung kann unter Verwendung einer Alkalilösung, wie beispielsweise einer Tetramethylammoniumhydroxid-(TMAH)-Lösung oder einer säurehaltigen Lösung, wie z. B. einer verdünnten Flusssäure, einer Oxalsäurelösung oder einer Phosphorsäurelösung, oder Wasser durchgeführt werden.
  • Als Nächstes wird, wie in der 2D gezeigt, die Schutzschicht 23 ausgebildet.
  • Nach dem Bilden des Paares von Elektroden 21 wird als die Schutzschicht 23 eine Silizium-Oxid-Schicht oder eine Silizium-Oxynitrid-Schicht über dem Substrat 11 unter den folgenden Bedingungen ausgebildet: das Substrat 11, das in einer auf Vakuumniveau evakuierten Behandlungskammer einer Plasma-CVD-Vorrichtung angeordnet ist, wird bei einer Temperatur höher als oder gleich 180°C und weniger als oder gleich 260°C, vorzugsweise höher als oder gleich 180°C und weniger als oder gleich 250°C, noch bevorzugter höher als oder gleich 180°C und weniger als oder gleich 230°C gehalten; der Druck in der Behandlungskammer wird mit Einbringen von Quellengasen in die Behandlungskammer auf höher als oder gleich 100 Pa und weniger als oder gleich 250 Pa, vorzugsweise höher als oder gleich 100 Pa und weniger als oder gleich 200 Pa eingestellt; und eine Hochfrequenzleistung, die einer Elektrode in der Behandlungskammer zugeführt wird, ist größer als oder gleich 0,17 W/cm2 und kleiner als oder gleich 0,5 W/cm2, vorzugsweise größer als oder gleich 0,25 W/cm2 und kleiner als oder gleich 0,40 W/cm2, noch bevorzugter größer als oder gleich 0,26 W/cm2 und kleiner als oder gleich 0,35 W/cm2.
  • Vorzugsweise wird als Quellengas für die Schutzschicht 23 ein Abscheidungsgas, das Silizium und ein Oxidationsgas enthält, verwendet. Typische Beispiele für das Silizium enthaltende Abscheidungsgas umfassen Silan, Disilan, Trisilan und Silanfluorid. Als Oxidationsgas können beispielsweise Sauerstoff, Ozon, Distickstoffmonoxid und Stickstoffdioxid verwendet werden.
  • Als Abscheidungsbedingung der Schutzschicht 23 wird die Hochfrequenzleistung mit der obigen Leistungsdichte der Behandlungskammer unter dem obigen Druck zugeführt, wodurch die Zerfallseffizienz des Quellengases im Plasma erhöht wird, Sauerstoffradikale vermehrt werden und die Oxidation des Abscheidungsgases, das Silizium enthält, gefördert wird; somit wird der Sauerstoffgehalt in der Schutzschicht 23 größer als derjenige in der stöchiometrischen Zusammensetzung. Jedoch ist in dem Fall, in dem die Substrattemperatur innerhalb des obigen Temperaturbereiches liegt, die Bindung zwischen Silizium und Sauerstoff gering und dementsprechend wird ein Teil des Sauerstoffs durch Erwärmung abgegeben. Dadurch ist es möglich, eine Oxid-Isolierschicht auszubilden, die mehr Sauerstoff enthält als die stöchiometrische Zusammensetzung. Mit anderen Worten kann eine Oxid-Isolierschicht ausgebildet werden, aus der ein Teil des enthaltenen Sauerstoffs durch Erwärmung abgegeben wird.
  • In dem Quellengas für die Schutzschicht 23 ist das Verhältnis des Abscheidungsgases, das Silizium enthält, zu dem Oxidationsgas erhöht und die Hochfrequenzleistung ist auf obige Leistungsdichte eingestellt. Somit kann sowohl die Abscheidungsrate als auch der Sauerstoffgehalt, der in der Schutzschicht enthalten ist, erhöht werden.
  • Hier wird als die Schutzschicht 23 eine 400 nm dicke Silizium-Oxynitrid-Schicht durch ein Plasma-CVD-Verfahren unter den folgenden Bedingungen ausgebildet: als Quellengas werden Silan mit einer Durchflussrate von 160 sccm und Distickstoffmonoxid mit einer Durchflussrate von 4000 sccm verwendet; der Druck in der Behandlungskammer beträgt 200 Pa; die Substrattemperatur beträgt 220°C; und eine Hochfrequenzleistung von 1500 W wird unter Verwendung einer 27,12 MHz Hochfrequenzleistungsquelle den parallelen Plattenelektroden zugeführt. Es wird angemerkt, dass die hier verwendete Plasma-CVD-Vorrichtung eine Plasma-CVD-Vorrichtung mit parallelen Platten ist, bei der die Elektrodenfläche 6000 cm2 beträgt und bei der die Leistung pro Flächeneinheit (Leistungsdichte), in die die zugeführte Leistung umgewandelt wird, 0,25 W/cm2 beträgt.
  • Als Nächstes wird eine Wärmebehandlung durchgeführt, bei der in der Schutzschicht 320 enthaltener Sauerstoff in die Oxid-Halbleiterschicht 19 diffundiert, um die Sauerstoffleerstellen in der Oxid-Halbleiterschicht 19 zu füllen. Somit kann die Menge an Sauerstoffleerstellen, die in der Oxid-Halbleiterschicht 19 enthalten sind, verringert werden. Zudem ist durch die Wärmebehandlung, die nach der Bildung der Schutzschicht 23 durchgeführt wird, die Spin-Dichte eines Signals bei g = 2,001 in der Schutzschicht 23, die durch Elektronen-Spin-Resonanz gemessen wird, niedriger als 1,5 × 1018 Spins/cm3, vorzugsweise niedriger als oder gleich 1,0 × 1018 Spins/cm3. Die Wärmebehandlung wird typischerweise bei einer Temperatur größer als oder gleich 150°C und kleiner als die Entspannungstemperatur des Substrats, vorzugsweise größer als oder gleich 250°C und kleiner als oder gleich 450°C, noch bevorzugter größer als oder gleich 300°C und kleiner als oder gleich 450°C durchgeführt.
  • Es ist zu beachten, dass wenn die Temperatur bei der Wärmebehandlung höher als die Temperatur bei der Abscheidung der Schutzschicht 23 ist, mehr Sauerstoff, der in der Schutzschicht 23 enthalten ist, in der Oxid-Halbleiterschicht 19 diffundieren kann, und somit können mehr Sauerstoffleerstellen in der Oxid-Halbleiterschicht 19 gefüllt werden. Die Temperatur bei der Wärmebehandlung ist höher als oder gleich 250°C und niedriger als die Entspannungstemperatur des Substrats, vorzugsweise höher als oder gleich 250°C und niedriger als oder gleich 450°C, noch bevorzugter höher als oder gleich 300°C und niedriger als oder gleich 450°C.
  • Ein Elektroofen, eine Vorrichtung zum schnellen thermischen Ausglühen (RTA) oder dergleichen kann für die Wärmebehandlung verwendet werden. Unter Verwendung einer RTA-Vorrichtung kann die Wärmebehandlung bei einer Temperatur durchgeführt werden, die höher als oder gleich der Entspannungstemperatur des Substrats ist, wenn die Erwärmungszeit kurz ist. Somit kann die Zeit der Sauerstoffdiffusion von der Schutzschicht 23 zu der Oxid-Halbleiterschicht 19 verkürzt werden.
  • Die Wärmebehandlung kann in einer Atmosphäre aus Stickstoff, Sauerstoff, ultratrockener Luft (Luft, in der der Wassergehalt 20 ppm oder weniger, bevorzugt 1 ppm oder weniger, noch bevorzugter 10 ppb oder weniger beträgt) oder einem Edelgas (Argon, Helium oder dergleichen) durchgeführt werden.
  • Die Wärmebehandlung wird hier in einer Atmosphäre aus Stickstoff und Sauerstoff bei 350°C für 1 Stunde durchgeführt, so dass Sauerstoff, der in der Schutzschicht 23 enthalten ist, in die Oxid-Halbleiterschicht 19 diffundiert. In dieser Ausführungsform ist die Diffusion des Sauerstoffs von der Schutzschicht 23 in die Oxid-Halbleiterschicht 19 eine Festphasendiffusion; somit kann Sauerstoff mit weniger Schäden der Oxid-Halbleiterschicht 19 zugeführt werden.
  • Mit den obigen Schritten kann ein Transistor mit hervorragenden elektrischen Eigenschaften, bei dem eine Verschiebung der Schwellenspannung in die negative Richtung unterdrückt wird, hergestellt werden. Zudem kann ein höchst zuverlässiger Transistor, in dem eine Veränderung der elektrischen Eigenschaften über die Zeit oder eine Veränderung der elektrischen Eigenschaften aufgrund eines Gate-BT-Belastungstests unter Licht gering sind, hergestellt werden.
  • Nachstehend wird ein Transistor mit Bezug auf die 3 und 4A bis 4E beschrieben, der eine Struktur aufweist, die sich von der in den 1A bis 10 unterscheidet. In dem hier beschriebenen Transistor sind Schichten, die in Kontakt mit der Oxid-Halbleiterschicht vorgesehen sind, dichte Schichten und weisen eine hohe Schichtdichte im Vergleich zu denen in Transistor 10 auf. Eine Struktur eines solchen Transistors wird mit Bezug auf die 3 beschreiben.
  • Ein in 3 dargestellter Transistor 30 umfasst eine Basis-Isolierschicht 13 über dem Substrat 11 und die Gate-Elektrode 15 über der Basis-Isolierschicht 13. Außerdem ist eine Gate-Isolierschicht 33 mit einer Isolierschicht 31 und einer Isolierschicht 32 über der Basis-Isolierschicht 13 und der Gate-Elektrode 15 vorgesehen. Es ist eine Oxid-Halbleiterschicht 20 vorgesehen, die sich mit der Gate-Elektrode 15 überlappt, wobei die Gate-Isolierschicht 33 dazwischen angeordnet ist, und es ist ein Paar von Elektroden 21 in Kontakt mit der Oxid-Halbleiterschicht 20 vorgesehen. Zudem ist eine Schutzschicht 37 mit einer Isolierschicht 34 und einer Isolierschicht 36 über der Gate-Isolierschicht 33, der Oxid-Halbleiterschicht 20 und dem Paar von Elektroden 21 ausgebildet.
  • In dem in dieser Ausführungsform gezeigten Transistor 30 wird die Oxid-Halbleiterschicht 20 einem in einer Oxidationsatmosphäre erzeugten Plasma ausgesetzt. Als Oxidationsatmosphäre kann eine Atmosphäre aus Sauerstoff, Ozon, Distickstoffmonoxid oder dergleichen verwendet werden. Als bevorzugtes Verfahren für die Plasmabehandlung wird eine Plasma-CVD-Vorrichtung mit paralleler Platte verwendet, Plasma wird unter einer Bedingung erzeugt, bei der eine Vorspannung auf eine obere Elektrode jedoch nicht auf eine untere Elektrode, auf der das Substrat 11 angeordnet wird, aufgebracht wird, und die Oxid-Halbleiterschicht wird dem Plasma ausgesetzt. Folglich kann Sauerstoff mit weniger Schäden der Oxid-Halbleiterschicht 20 zugeführt und die Menge an Sauerstoffleerstellen in der Oxid-Halbleiterschicht 20 verringert werden.
  • In dem Transistor 30 werden die Isolierschicht 32 und die Isolierschicht 34 in Kontakt mit der Oxid-Halbleiterschicht 20 ausgebildet. Die Isolierschicht 32 und die Isolierschicht 34 sind jeweils eine dichte Schicht und weisen eine hohe Schichtdichte auf. Somit kann in einem späteren Schritt zum Ausbilden der Isolierschicht 36 eine Beschädigung an der Oxid-Halbleiterschicht 20 verringert werden.
  • Für sowohl die Isolierschicht 32 als auch die Isolierschicht 34 kann eine Silizium-Oxid-Schicht, eine Silizium-Oxynitrid-Schicht oder dergleichen mit einer Dicke größer als oder gleich 5 nm und kleiner als oder gleich 400 nm, vorzugsweise größer als oder gleich 5 nm und kleiner als oder gleich 50 nm, noch bevorzugter größer als oder gleich 10 nm und kleiner als oder gleich 30 nm ausgebildet werden.
  • Ferner ist die Isolierschicht 36, die in der über dem Transistor 30 vorgesehenen Schutzschicht 37 enthalten ist, eine Oxid-Isolierschicht, die mehr Sauerstoff enthält als die stöchiometrische Zusammensetzung. Es ist vorzuziehen, dass die Isolierschicht 36 eine größere Menge an Sauerstoff als Sauerstoffleerstellen in der Oxid-Halbleiterschicht 20 enthält. Die Oxid-Isolierschicht mit einem Sauerstoffgehalt höher als die stöchiometrische Zusammensetzung ist eine Oxid-Isolierschicht, aus der ein Teil von Sauerstoff durch Erwärmung freigesetzt wird. Wird somit die Oxid-Isolierschicht, aus der ein Teil von Sauerstoff durch Erwärmung freigesetzt wird, als die Schutzschicht 37 verwendet, kann durch Wärmebehandlung Sauerstoff in die Oxid-Halbleiterschicht 20 diffundieren. Durch die Wärmebehandlung diffundiert Sauerstoff, der in der Isolierschicht 36 enthalten ist, in die Oxid-Halbleiterschicht 20 und somit können Sauerstoffleerstellen in der Oxid-Halbleiterschicht 20 gefüllt werden. Folglich wird die Menge an Sauerstoffleerstellen in der Oxid-Halbleiterschicht 20 verringert, und dementsprechend kann in dem Transistor eine Verschiebung der Schwellenspannung in die negative Richtung verhindert werden. Zudem kann der Transistor, bei dem eine Verschiebung der Schwellenspannung über die Zeit oder eine Verschiebung der Schwellenspannung aufgrund eines Gate-BT-Belastungstests unter Licht gering ist, hervorragende elektrische Eigenschaften aufweisen.
  • Es sollte beachtet werden, dass in dem Transistor 30 Sauerstoff, der in der Isolierschicht 36 enthalten ist, durch die Isolierschicht 31 und/oder die Isolierschicht 32 und/oder die Isolierschicht 34 in die Oxid-Halbleiterschicht 20 transportiert wird.
  • Nachstehend wird ein Verfahren zur Herstellung des in 3 gezeigten Transistors unter Bezugnahme auf die 4A bis 4E beschrieben.
  • Wie in der 4A gezeigt, sind die Basis-Isolierschicht 13 und die Gate-Elektrode 15 ähnlich wie in der Ausführungsform 1 über dem Substrat 11 ausgebildet. Dann werden die Isolierschichten 31 und 32, die als Gate-Isolierschicht 33 dienen, gebildet.
  • Als die Isolierschicht 31 wird eine Siliziumnitridschicht oder eine Siliziumnitridoxidschicht durch ein CVD-Verfahren bis zu einer Dicke von größer als oder gleich 5 nm und kleiner als oder gleich 400 nm ausgebildet. Danach wird als die Isolierschicht 32 eine Silizium-Oxid-Schicht oder eine Silizium-Oxynitrid-Schicht durch ein CVD-Verfahren bis zu einer Dicke größer als oder gleich 5 nm und kleiner als oder gleich 400 nm ausgebildet. Es sei angemerkt, dass die Dicken der Isolierschicht 31 und der Isolierschicht 32 derart ermittelt werden, dass die Summen der Dicken der zwei Isolierschichten im Bereich der Dicke der Gate-Isolierschicht 17 in dem Transistor 10 liegt, wie in den 1A bis 1C gezeigt.
  • Hier wird eine 50 nm dicke Siliziumnitridschicht als die Isolierschicht 31 durch ein Plasma-CVD-Verfahren unter den folgenden Bedingungen gebildet: Silan mit einer Durchflussmenge von 50 sccm und Distickstoffmonoxid mit einer Durchflussmenge von 5000 sccm werden als Quellengas verwendet; der Druck in der Behandlungskammer beträgt 60 Pa; die Substrattemperatur beträgt 350°C; und eine Hochfrequenzleistung von 1500 W wird parallel Plattenelektroden mit einer Hochfrequenzleistungsversorgung von 27,12 MHz zugeführt.
  • Als die Isolierschicht 32 wird eine 200 nm dicke Silizium-Oxynitrid-Schicht durch ein Plasma-CVD-Verfahren unter den folgenden Bedingungen ausgebildet: Silan mit einer Durchflussmenge von 20 sccm und Distickstoffmonoxid mit einer Durchflussmenge von 3000 sccm werden als Quellengas verwendet; der Druck in der Behandlungskammer beträgt 40 Pa; die Substrattemperatur beträgt 350°C; und eine Hochfrequenzleistung von 100 W wird parallelen Plattenelektroden mit einer Hochfrequenzleistungsversorgung von 27,12 MHz zugeführt. Mit den obigen Bedingungen kann eine dichte Silizium-Oxynitrid-Schicht mit einer höheren Schichtdichte als jene der Isolierschicht 31 ausgebildet werden.
  • Die Gate-Isolierschicht 33 wird mit einer großen Dicke ausgebildet und weist vorzugsweise eine Stapelschichtstruktur aus einer Siliziumnitridschicht, die einen Widerstand größer als oder gleich 5 × 1013 Ω·cm und kleiner als oder gleich 1 × 1015 Ω·cm umfasst, und einer Silizium-Oxynitrid-Schicht auf, wodurch in einem später ausgebildeten Transistor ein zwischen der Gate-Elektrode 15 und der Oxid-Halbleiterschicht 20 oder zwischen der Gate-Elektrode 15 und dem Paar von Elektroden 21 erzeugte elektrostatischer Durchbruch unterdrückt werden kann.
  • Als Nächstes wird, wie in der 4B gezeigt, die Oxid-Halbleiterschicht 19 ähnlich wie in der Ausführungsform 1 über der Gate-Isolierschicht 33 gebildet.
  • Dann wird, wie in 4C gezeigt, das Paar von Elektroden 21 gebildet. Dann wird die Oxid-Halbleiterschicht 19 einem in einer Oxidationsatmosphäre erzeugten Plasma ausgesetzt und Sauerstoff 22 wird auf die Oxid-Halbleiterschicht 19 aufgebracht, so dass die Oxid-Halbleiterschicht 20, wie in 4D gezeigt, gebildet wird. Als die Oxidationsatmosphäre kann eine Atmosphäre aus Sauerstoff, Ozon, Distickstoffmonoxid oder dergleichen verwendet werden. Als bevorzugtes Verfahren zur Plasmabehandlung wird ein Plasma unter einer Bedingung erzeugt, bei der keine Vorspannung auf eine untere Elektrode, auf die das Substrat 11 angeordnet ist, aufgebracht wird, und die Oxid-Halbleiterschicht 19 wird dem Plasma ausgesetzt. Folglich kann Sauerstoff ohne Verlust auf die Oxid-Halbleiterschicht 19 aufgebracht werden.
  • Hier wird die Oxid-Halbleiterschicht 19 einem Sauerstoffplasma ausgesetzt, das in der folgenden Weise erzeugt wird: Distickstoffmonoxid wird in die Behandlungskammer der Plasma-CVD-Vorrichtung eingebracht; und eine Hochfrequenzleistung von 150 W wird auf eine obere Elektrode, die in der Behandlungskammer angeordnet ist, mit einer Hochfrequenzleistungsversorgung von 27,12 MHz aufgebracht.
  • Dann wird die Isolierschicht 34 über der Oxid-Halbleiterschicht 20 und dem Paar von Elektroden 21 gebildet. Hier wird eine 10 nm dicke Silizium-Oxynitrid-Schicht durch ein Plasma-CVD-Verfahren unter den folgenden Bedingungen ausgebildet: Silan mit einer Durchflussmenge von 20 sccm und Distickstoffmonoxid mit einer Durchflussmenge von 3000 sccm werden als Quellengas verwendet; der Druck in der Behandlungskammer beträgt 200 Pa; die Substrattemperatur beträgt 350°C; und eine Hochfrequenzleistung von 100 W wird Parallelplattenelektroden mit einer Hochfrequenzleistungsversorgung von 27,12 MHz zugeführt. Unter diesen Bedingungen kann eine dichte Silizium-Oxynitrid-Schicht mit einer höheren Schichtdichte als jener der Isolierschicht 36, die in einem späteren Schritt gebildet wird, gebildet werden.
  • Danach kann Sauerstoff 35 der Isolierschicht 34 zugeführt werden. Als ein Verfahren zur Beimischung des Sauerstoffs 35 in die Isolierschicht 34 kann ein Ionenimplantationsverfahren, ein Ionendotierverfahren, eine Plasmabehandlung oder dergleichen verwendet werden. Folglich kann die Isolierschicht 34 eine Oxid-Isolierschicht sein, die einen höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung aufweist.
  • Als Nächstes wird die Isolierschicht 36 über der Isolierschicht 34, wie in 4E gezeigt, gebildet. Als die Isolierschicht 34 wird eine Silizium-Oxid-Schicht oder eine Silizium-Oxynitrid-Schicht in ähnlicher Weise ausgebildet wie die Schutzschicht 23, die über dem Transistor 10 gebildet wurde. Die Ausbildungsbedingungen sind wie folgt: Das Substrat 11 wird in einer auf ein Vakuumniveau evakuierte Behandlungskammer in einer Plasma-CVD-Vorrichtung angeordnet; das Substrat wird bei einer Temperatur höher als oder gleich 180°C und kleiner als oder gleich 260°C, vorzugsweise höher als oder gleich 180°C und kleiner als oder gleich 250°C, noch bevorzugter höher als oder gleich 180°C und kleiner als oder gleich 230°C gehalten; ein Quellengas wird in die Behandlungskammer eingeführt, um einen Druck in der Behandlungskammer auf höher als oder gleich 100 Pa oder kleiner als oder gleich 250 Pa, vorzugsweise höher als oder gleich 100 Pa und kleiner als oder gleich 200 Pa einzustellen; und eine Hochfrequenzleistung von höher als oder gleich 0,17 W/cm2 und kleiner als oder gleich 0,5 W/cm2, vorzugsweise größer als oder gleich 0,25 W/cm2 und kleiner als oder gleich 0,40 W/cm2, noch bevorzugter größer als oder gleich 0,26 W/cm2 und kleiner als oder gleich 0,35 W/cm2 einer Elektrode, die in der Behandlungskammer vorgesehen ist, zugeführt.
  • Dann wird in dem Fall des Transistors 10 die Wärmebehandlung durchgeführt, wobei in der Isolierschicht 36 enthaltener Sauerstoff in die Oxid-Halbleiterschicht 20 diffundieren kann, um die Sauerstoffleerstellen in der Oxid-Halbleiterschicht 20 zu füllen. Somit kann die Menge an Sauerstoffleerstellen, die in der Oxid-Halbleiterschicht 20 enthalten sind, verringert werden.
  • Mit Hilfe der zuvor erwähnten Schritte kann ein Transistor mit hervorragenden elektrischen Eigenschaften hergestellt werden, bei dem eine Verschiebung der Schwellenspannung in die negative Richtung unterdrückt werden kann. Darüber hinaus kann ein höchst zuverlässiger Transistor hergestellt werden, bei dem eine Veränderung der elektrischen Eigenschaften über die Zeit oder eine Veränderung der elektrischen Eigenschaften aufgrund eines Gate-BT-Belastungstests unter Licht gering sind.
  • Es sei angemerkt, dass in dieser Ausführungsform beschriebene Strukturen, Verfahren und dergleichen in entsprechender Weise in Verbindung mit jeglichen Strukturen, Verfahren und dergleichen, die in anderen Ausführungsformen und Beispielen beschrieben sind, verwendet werden können.
  • (Ausführungsform 2)
  • In dieser Ausführungsform wird mit Bezug auf die 5A bis 5C ein Transistor beschrieben, der eine andere Struktur als der Transistor der Ausführungsform 1 aufweist. Ein in dieser Ausführungsform gezeigter Transistor 100 ist, anders als der in Ausführungsform 1 gezeigte Transistor, ein Transistor mit oberem Gate.
  • 5A bis 5C zeigen eine Draufsicht und Querschnittsansichten des Transistors 100. 5A ist eine Draufsicht des Transistors 100, 5B ist eine Querschnittsansicht entlang der strichgepunkteten Linie A-B in 5A, und 5C ist eine Querschnittsansicht entlang der strichgepunkteten Linie C-D in 5A. Es sei bemerkt, dass in 5A einige Komponenten des Transistors 100 (beispielsweise ein Substrat 101, eine Basis-Isolierschicht 103 und eine Gate-Isolierschicht 109), eine Schutzschicht 113 und dergleichen der Einfachheit halber nicht dargestellt sind.
  • Der in den 5B und 5C dargestellte Transistor 100 umfasst eine Oxid-Halbleiterschicht 105 über der Basis-Isolierschicht 103, ein Paar von Elektroden 107 in Kontakt mit der Oxid-Halbleiterschicht 105, die Gate-Isolierschicht 109 in Kontakt mit der Basis-Isolierschicht 103, der Oxid-Halbleiterschicht 105 und dem Paar von Elektroden 107, und eine Gate-Elektrode 111, die sich mit der Oxid-Halbleiterschicht 105 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist. Darüber hinaus können die Schutzschicht 113, die die Gate-Isolierschicht 109 und die Gate-Elektrode 111 bedeckt, und eine Verdrahtung 115, die durch Öffnungen 110, die in der Gate-Isolierschicht 109 und der Schutzschicht 113 (siehe 5A) ausgebildet sind, in Kontakt mit dem Paar von Elektroden 107 ist, vorgesehen werden.
  • Die Schutzschicht 113, die über dem in dieser Ausführungsform gezeigten Transistor 100 vorgesehen ist, ist eine Oxid-Isolierschicht mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung. Es ist vorzuziehen, dass der Sauerstoffgehalt in der Schutzschicht 113 höher ist als die Menge an Sauerstoffleerstellen in der Oxid-Halbleiterschicht 105. Die Oxid-Isolierschicht mit einem Sauerstoffgehalt größer als die stöchiometrische Zusammensetzung ist eine Oxid-Isolierschicht, aus der ein Teil von Sauerstoff durch Erwärmung freigesetzt wird. Wird somit die Oxid-Isolierschicht, aus der ein Teil von Sauerstoff durch Erwärmung freigesetzt wurde, als die Schutzschicht 113 vorgesehen, kann durch Wärmebehandlung Sauerstoff in die Oxid-Halbleiterschicht 105 diffundieren. Mit dem Sauerstoff können Sauerstoffleerstellen in der Oxid-Halbleiterschicht 105 gefüllt werden. Folglich kann die Menge an Sauerstoffleerstellen in der Oxid-Halbleiterschicht 105 verringert werden und dementsprechend kann ein Transistor ausgebildet werden, in dem eine Verschiebung der Schwellenspannung in die negative Richtung unterdrückt wird. Darüber hinaus ist eine Verschiebung der Schwellenspannung über die Zeit oder eine Verschiebung der Schwellenspannung aufgrund eines Gate-BT-Belastungstests unter Licht gering; somit kann ein Transistor mit hervorragenden elektrischen Eigenschaften hergestellt werden.
  • Es sei angemerkt, dass in den Transistor 100 Sauerstoff, der in der Schutzschicht 113 enthalten ist, durch die Basis-Isolierschicht 103 und/oder die Gate-Isolierschicht 109 in die Oxid-Halbleiterschicht 105 übertragen wird.
  • Zudem ist in der Schutzschicht 113 die Spin-Dichte eines Signals bei g = 2,001, die durch Elektronen-Spin-Resonanz gemessen wird, kleiner als 1,5 × 1018 Spins/cm3, noch bevorzugter kleiner als oder gleich 1,0 × 1018 Spins/cm3. In diesem Fall weist ein Transistor hervorragende elektrische Eigenschaften auf.
  • Als die Schutzschicht 113 kann eine Silizium-Oxid-Schicht, eine Silizium-Oxynitrid-Schicht oder dergleichen mit einer Dicke größer als oder gleich 30 nm und kleiner als oder gleich 500 nm, vorzugsweise größer als oder gleich 100 nm und kleiner als oder gleich 400 nm ausgebildet werden.
  • Weitere Einzelheiten des Transistors 100 werden beschrieben.
  • Als das Substrat 101 kann ein Substrat, das als Beispiel des Substrats 11 in der Ausführungsform 1 angegeben wurde, entsprechend verwendet werden.
  • Die Basis-Isolierschicht 103 wird vorzugsweise unter Verwendung einer Oxid-Isolierschicht, von der ein Teil von Sauerstoff durch Erwärmung freigesetzt wurde, ausgebildet. Als solche Oxid-Isolierschicht, von der ein Teil von Sauerstoff durch Erwärmung freigesetzt wurde, wird vorzugsweise eine Oxid-Isolierschicht mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung verwendet. Durch die Oxid-Isolierschicht, von der ein Teil von Sauerstoff durch Erwärmung freigesetzt wurde, diffundiert Sauerstoff durch die Wärmebehandlung in die Oxid-Halbleiterschicht. Typische Beispiele der Basis-Isolierschicht 103 sind Schichten aus Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Galliumoxid, Hafniumoxid, Yttriumoxid, Aluminiumoxid, Aluminiumoxynitrid und dergleichen.
  • Die Dicke der Basis-Isolierschicht 103 ist größer als oder gleich 50 nm, vorzugsweise größer als oder gleich 200 nm und kleiner als oder gleich 3000 nm, noch bevorzugter größer als oder gleich 300 nm und kleiner als oder gleich 1000 nm. Durch das Verwenden der dicken Basis-Isolierschicht 103 kann der Sauerstoffgehalt, der aus der Basis-Isolierschicht 103 freigesetzt wird, erhöht werden und die Grenzflächenzustandsdichte an der Grenzfläche zwischen der Basis-Isolierschicht 103 und einer Oxid-Halbleiterschicht, die später gebildet wird, kann verringert werden.
  • Hier bedeutet ”Freisetzen eines Teils von Sauerstoff durch Erwärmung”, dass die Menge an freigesetztem Sauerstoff, der in Sauerstoffatome umgewandelt wurde, in der thermischen Desorptionsspektroskopie-(TDS)-Analyse größer oder gleich 1,0 × 1018 Atome/cm3, vorzugsweise größer als oder gleich 3,0 × 1020 Atome/cm3 ist.
  • In obiger Struktur kann die Isolierschicht, von der ein Teil von Sauerstoff durch Erwärmung freigesetzt wurde, Siliziumoxid mit Sauerstoffüberschuss (SiOX (X > 2)) sein. Bei dem Siliziumoxid mit Sauerstoffüberschuss (SiOX (X > 2)) ist die Anzahl der Sauerstoffatome pro Volumeneinheit mehr als doppelt so hoch als die Anzahl der Siliziumatome pro Volumeneinheit. Die Anzahl der Siliziumatome und die Anzahl der Sauerstoffatome pro Volumeneinheit werden anhand der Rutherford-Rückstreu-Spektrometrie gemessen.
  • Nachstehend wird hier bei der TDS-Analyse, das Messverfahren der Menge an desorbierten Sauerstoff bei der Sauerstoffatomumwandlung beschrieben.
  • Die Desorptionsmenge von Gas in der TDS-Analyse ist proportional zu einem Integralwert des Spektrums. Somit kann die Menge an desorbiertem Gas aus dem Verhältnis zwischen dem Integralwert eines Spektrums einer Isolierschicht und dem Referenzwert einer Standardprobe berechnet werden. Der Referenzwert einer Standardprobe bezieht sich auf das Verhältnis der Dichte eines bestimmten Atoms, das in einer Probe enthalten ist, zu dem Integralwert eines Spektrums.
  • Beispielsweise kann die Anzahl der freigesetzten Sauerstoffmoleküle (NO2) aus einer Isolierschicht gemäß der Formel 1 berechnet werden, indem die TDS-Analyse Ergebnisse eines Siliziumwafers, der Sauerstoff mit einer vorbestimmten Dichte enthält, der die Standardprobe bildet, und die TDS-Analyse Ergebnisse der Isolierschicht verwendet werden. Hier wird angenommen, dass alle Spektren mit einer Massenzahl von 32, die durch die TDS-Analyse erhalten wurden, von einem Sauerstoffmolekül stammen. CH3OH, das ein Gas mit einer Massenzahl von 32 ist, wird nicht in Betracht gezogen, da es mit hoher Wahrscheinlichkeit nicht vorkommt. Ferner wird ein Sauerstoffmolekül mit einem Sauerstoffatom mit einer Massenzahl von 17 oder 18, das ein Isotop eines Sauerstoffatoms ist, ebenfalls nicht in Betracht gezogen, da der Anteil eines solchen Moleküls in der natürlichen Welt gering ist. NO2 = NH2/SH2 × SO2 × α (Formel 1)
  • NH2 ist der Wert, der durch Umwandlung der von der Standardprobe desorbierten Menge an Wasserstoffmolekülen in Dichten erhalten wird. SH2 ist ein Integralwert eines Spektrums, wenn die Standardprobe einer TDS-Analyse unterworfen wird. Hier wird der Referenzwert der Standardprobe auf NH2/SH2 gesetzt. SO2 ist der Integralwert eines Spektrums, wenn die Isolierschicht einer TDS-Analyse unterzogen wird. α ist ein Koeffizient, der die Intensität des Spektrums bei der TDS-Analyse beeinträchtigt. Siehe die veröffentlichte japanische Patentanmeldung Nr. H6-275697 für weitere Einzelheiten zu der Formel 1. Es sei angemerkt, dass die Menge des aus der zuvor erwähnten Isolierschicht freigesetzten Sauerstoffs mit einer thermischen Desorptionsspektroskopievorrichtung, die von ESCO Ltd., EMD-WA1000S/W hergestellt wird, unter Verwendung eines Siliziumwafers mit 1 × 1016 Atomen/cm2 an Wasserstoffatomen als die Standardprobe gemessen wird.
  • Ferner wird bei der TDS-Analyse Sauerstoff teilweise als ein Sauerstoffatom erfasst. Das Verhältnis zwischen Sauerstoffmolekülen zu Sauerstoffatomen kann anhand der Ionisationsrate der Sauerstoffmoleküle berechnet werden. Es sei angemerkt, dass, da a die Ionisationsrate der Sauerstoffmoleküle enthält, die Anzahl der freigesetzten Sauerstoffatome auch durch Messung der Anzahl der freigesetzten Sauerstoffmoleküle abgeschätzt werden kann.
  • Es sei angemerkt, dass NO2 die Anzahl der freigesetzten Sauerstoffmoleküle ist. Für die Isolierschicht ist die freigesetzte Sauerstoffmenge, wenn sie in Sauerstoffatome umgewandelt wurde, doppelt so hoch wie die Anzahl der freigesetzten Sauerstoffmoleküle.
  • Indem Sauerstoff von der Basis-Isolierschicht 103 in die Oxid-Halbleiterschicht 105 eingebracht wird, kann eine Grenzflächenzustandsdichte zwischen der Basis-Isolierschicht 103 und der Oxid-Halbleiterschicht 105 verringert werden. Folglich kann verhindert werden, dass eine elektrische Ladung oder dergleichen, die durch Betreiben des Transistors oder dergleichen erzeugt werden kann, an der Grenzfläche zwischen der Basis-Isolierschicht 103 und der Oxid-Halbleiterschicht 105 eingeschlossen wird, und somit kann ein Transistor mit geringen Veränderungen in den elektrischen Eigenschaften gebildet werden.
  • Mit anderen Worten wird bei der Bildung von Sauerstoffleerstellen in der Oxid-Halbleiterschicht 105 die elektrische Ladung an der Grenzfläche zwischen der Basis-Isolierschicht 103 und der Oxid-Halbleiterschicht 105 eingeschlossen, wodurch die elektrische Ladung die elektrischen Eigenschaften des Transistors beeinflusst. Indem jedoch eine Isolierschicht, aus der Sauerstoff durch Erwärmung freigesetzt wurde, als die Basis-Isolierschicht 103 vorgesehen wird, kann die Grenzflächenzustandsdichte zwischen der Oxid-Halbleiterschicht 105 und der Basis-Isolierschicht 103 verringert werden und die Fangstlle der elektrischen Ladung an der Grenzfläche zwischen der Oxid-Halbleiterschicht 105 und der Basis-Isolierschicht 103 hat nur einen geringen Einfluss.
  • Die Oxid-Halbleiterschicht 105 kann auf ähnliche Weise wie die Oxid-Halbleiterschicht 19 in der Ausführungsform 1 gebildet werden.
  • Das Paar von Elektroden 107 kann in ähnlicher Weise wie das Paar von Elektroden 21 in der Ausführungsform 1 gebildet werden. Es sei angemerkt, dass die Länge des Paars von Elektroden 107 in der Kanalbreitenrichtung größer ist als die der Oxid-Halbleiterschicht 105, und in Querschnittsrichtung in der Kanallängenrichtung betrachtet, bedeckt das Paar der Elektroden 107 Endabschnitte der Oxid-Halbleiterschicht 105. Mit einer solchen Struktur wird ein Kontaktbereich zwischen dem Paar von Elektroden 107 und der Oxid-Halbleiterschicht 105 vergrößert. Somit kann der Kontaktwiderstand zwischen der Oxid-Halbleiterschicht 105 und dem Paar von Elektroden 107 verringert werden und der Durchlassstrom des Transistors erhöht werden.
  • Es sei angemerkt, dass trotz des Anordnens des Paares von Elektroden 107 zwischen der Oxid-Halbleiterschicht 105 und der Gate-Isolierschicht 109 in dieser Ausführungsform, das Paar von Elektroden 107 zwischen der Basis-Isolierschicht 103 und der Oxid-Halbleiterschicht 105 vorgesehen werden kann.
  • Die Gate-Isolierschicht 109 kann auf ähnliche Weise wie die Gate-Isolierschicht 17 in Ausführungsform 1 gebildet werden.
  • Die Gate-Elektrode 111 kann in ähnlicher Weise wie die Gate-Elektrode 15 in Ausführungsform 1 gebildet werden.
  • Die Verdrahtung 115 kann unter Verwendung eines Materials, das entsprechend für das Paar von Elektroden 107 verwendet werden kann, gebildet werden.
  • Nachstehend wird ein Verfahren zur Herstellung des in 5A bis 5C dargestellten Transistors unter Bezugnahme auf die 6A bis 6D beschrieben.
  • Wie in der 6A gezeigt, wird die Basis-Isolierschicht 103 über dem Substrat 101 gebildet. Dann wird die Oxid-Halbleiterschicht 105 über der Basis-Isolierschicht 103 gebildet.
  • Die Basis-Isolierschicht 103 wird durch ein Sputterverfahren, ein CVD-Verfahren oder dergleichen gebildet.
  • Wird die Oxid-Isolierschicht, von der ein Teil des Sauerstoffs durch Erwärmung freigesetzt wird, durch ein Sputterverfahren als die Basis-Isolierschicht 103 gebildet, ist der Sauerstoffanteil in einem Abscheidungsgas vorzugsweise groß und es kann Sauerstoff, ein Mischgas aus Sauerstoff und einem Edelgas oder dergleichen verwendet werden. Typischerweise liegt die Sauerstoffkonzentration in einem Abscheidungsgas vorzugsweise bei 6% bis 100%.
  • In dem Fall, bei dem eine Oxid-Isolierschicht durch ein CVD-Verfahren als die Basis-Isolierschicht 103 gebildet wird, wird hin und wieder Wasserstoff oder Wasser einem Quellengas der Oxid-Isolierschicht beigemischt. Somit wird nach der Bildung der Oxid-Isolierschicht durch ein CVD-Verfahren vorzugsweise eine Wärmebehandlung als Dehydrierung oder Dehydration durchgeführt.
  • Wird der durch ein CVD-Verfahren ausgebildeten Oxid-Isolierschicht Sauerstoff zugesetzt, kann die durch Erwärmung freigesetzte Sauerstoffmenge erhöht werden. Als Verfahren zur Beimischung von Sauerstoff in die Oxid-Isolierschicht kann ein Ionenimplantationsverfahren, ein Ionendotierverfahren, ein Plasmainversionsionenimplantationsverfahren, eine Plasmabehandlung oder dergleichen verwendet werden.
  • Die Oxid-Halbleiterschicht 105 kann durch ein Ausbildungsverfahren, das dem für die Oxid-Halbleiterschicht 19 in Ausführungsform 1 ähnlich ist, entsprechend gebildet werden.
  • Zur Verbesserung der Orientierung der Kristallbereiche in der CAAC-OS-Schicht wird vorzugsweise die Ebenheit der Oberfläche der Basis-Isolierschicht 103, die als eine Basis-Isolierschicht der Oxid-Halbleiterschicht dient, verbessert. Typischerweise ist die mittlere Oberflächenrauheit (Ra) der Basis-Isolierschicht 103 vorzugsweise 1 nm oder weniger, noch bevorzugter 0,3 nm oder weniger, noch bevorzugter 0,1 nm oder weniger. In dieser Beschreibung und dergleichen wird die mittlere Oberflächenrauheit (Ra) durch eine dreidimensionale Übertragung des arithmetischen Mittelrauwerts, der durch JIS B 0601: 2001 (ISO4287: 1997) definiert ist, für die Anwendung einer gekrümmten Oberfläche erhalten, und bildet einen Mittelwert des Absolutwerts der Abweichungen einer Referenzoberfläche zu einer speziellen Oberfläche. Als Planarisierungsbehandlung wird eine oder mehrere aus einer Gruppe umfassend eine chemisch-mechanische Polier-(CMP)-Behandlung, eine Trockenätzbehandlung, eine Plasmabehandlung (invertiertes Sputtern) und dergleichen ausgewählt. Bei der Plasmabehandlung wird die kleinste Unebenheit der Oberfläche durch Einbringen eines inerten Gases, wie beispielsweise ein Argongas, in eine Vakuumkammer und Anlegen eines elektrischen Feldes, so dass die zu behandelnde Oberfläche als eine Kathode dient, verringert.
  • Danach wird vorzugsweise eine Wärmebehandlung durchgeführt. Bei dieser Wärmebehandlung kann ein Teil des in der Basis-Isolierschicht 103 enthaltenen Sauerstoffs in die Nähe der Grenzfläche zwischen der Basis-Isolierschicht 103 und der Oxid-Halbleiterschicht 105 diffundieren. Folglich kann die Grenzflächenzustandsdichte in der Nähe der Grenzfläche zwischen der Basis-Isolierschicht 103 und der Oxid-Halbleiterschicht 105 verringert werden.
  • Die Temperatur der Wärmebehandlung ist typischerweise größer als oder gleich 150°C und kleiner als die Entspannungstemperatur des Substrats, vorzugsweise größer als oder gleich 250°C und kleiner als oder gleich 450°C, noch bevorzugter größer als oder gleich 300°C und kleiner als oder gleich 450°C.
  • Die Wärmebehandlung wird in einer Inertgasatmosphäre, die Stickstoff oder ein Edelgas wie Helium, Neon, Argon, Xenon oder Krypton enthält, durchgeführt. Alternativ kann die Wärmebehandlung zunächst in einer Inertgasatmosphäre und anschließend in einer Sauerstoffatmosphäre durchgeführt werden. Es ist vorzuziehen, dass obige Inertgasatmosphäre und obige Sauerstoffatmosphäre keinen Wasserstoff, Wasser oder dergleichen enthält. Die Behandlungszeit beträgt 3 Minuten bis 24 Stunden.
  • Es sei angemerkt, dass die Oxid-Halbleiterschicht 105 in folgender Weise ausgebildet werden kann: eine Oxid-Halbleiterschicht, die in einem späteren Schritt die Oxid-Halbleiterschicht 105 sein soll, wird über der Basis-Isolierschicht 103 ausgebildet; eine Wärmebehandlung wird darauf durchgeführt; und ein Bereich der Oxid-Halbleiterschicht wird geätzt. Durch die obigen Schritte kann der in der Basis-Isolierschicht 103 enthaltene Sauerstoff besser in die Nähe der Grenzfläche zwischen der Basis-Isolierschicht 103 und der Oxid-Halbleiterschicht 105 diffundieren.
  • Als Nächstes wird, wie in der 6B gezeigt, das Paar von Elektroden 107 gebildet. Das Paar von Elektroden 107 kann durch ein Ausbildungsverfahren, das den für das Paar von Elektroden 21 der Ausführungsform 1 ähnlich ist, entsprechend gebildet werden. Alternativ kann das Paar von Elektroden 107 durch ein Druckverfahren oder ein Tintenstrahlverfahren gebildet werden.
  • Es wird die Gate-Isolierschicht 109 gebildet und es wird die Gate-Elektrode 111 über der Gate-Isolierschicht 109, wie in der 6C gezeigt, gebildet.
  • Die Gate-Isolierschicht 109 kann durch ein Ausbildungsverfahren, das jenen für die Gate-Isolierschicht 17 in Ausführungsform 1 ähnlich ist, entsprechend gebildet werden.
  • In einer CAAC-OS-Schicht neigt der Sauerstoff dazu, sich entlang der Oberfläche, an der die CAAC-OS-Schicht gebildet wird, oder der Oberfläche der CAAC-OS-Schicht zu bewegen. Somit folgt eine Sauerstofffreisetzung von der Seitenfläche der Oxid-Halbleiterschicht 105, die einer Elementtrennung unterzogen wurde, und Sauerstoffleerstellen bilden sich tendenziell in der Seitenfläche. Werden jedoch eine Oxid-Isolierschicht, aus der ein Teil von Sauerstoff durch Erwärmung freigesetzt wird, und eine Metalloxidschicht (die über der Oxid-Isolierschicht anzuordnen ist) über der Oxid-Halbleiterschicht 105 als die Gate-Isolierschicht 109 ausgebildet, kann eine Sauerstofffreisetzung von der Seitenfläche der Oxid-Halbleiterschicht 105 unterdrückt werden. Folglich kann eine Zunahme der Leitfähigkeit der Seitenfläche der Oxid-Halbleiterschicht 105 verhindert werden.
  • Die Gate-Elektrode 111 kann durch ein Ausbildungsverfahren, das jenen für die Gate-Elektrode 15 in Ausführungsform 1 ähnlich ist, entsprechend gebildet werden.
  • Hier wird ein Beispiel eines Verfahrens zur Herstellung einer Gate-Elektrode, deren Breite auf eine Länge von weniger als oder gleich der Auflösungsgrenze einer Belichtungsvorrichtung verringert wird, beschrieben. Ein Verschlankungsprozess wird vorzugsweise auf einer Maske, die zur Bildung der Gate-Elektrode 111 verwendet wird, durchgeführt, so dass die Maske eine noch kleinere Struktur aufweist. Als Verschlankungsprozess kann beispielsweise eine Veraschung unter Verwendung eines Sauerstoffradikals oder dergleichen verwendet werden. Es kann jedoch ein anderer Verschlankungsprozess als die Veraschung verwendet werden, solange die durch ein Fotolithografieverfahren oder dergleichen gebildete Maske mit einer weiter miniaturisierten Struktur ausgebildet werden kann. Da die Kanallänge eines Transistors durch die Maske, die durch den Verschlankungsprozess gebildet wird, bestimmt wird, wird vorzugsweise ein Prozess mit hoher Steuerbarkeit eingesetzt. Als Ergebnis des Verschlankungsprozesses kann die Breite der durch ein Fotolithografieverfahren oder dergleichen gebildeten Maske auf eine Länge verkürzt werden, die kleiner als oder gleich der Auflösungsgrenze einer Belichtungsvorrichtung, vorzugsweise kleiner als oder gleich der Hälfte der Auflösungsgrenze einer Belichtungsvorrichtung und noch bevorzugter kleiner als oder gleich einem Drittel der Auflösungsgrenze einer Belichtungsvorrichtung ist. Beispielsweise kann die Breite der gebildeten Maske größer als oder gleich 20 nm und kleiner als oder gleich 2000 nm, bevorzugter größer als oder gleich 50 nm und kleiner als oder gleich 350 nm sein. Ferner wird, wenn eine leitende Schicht geätzt wird, während die einer Verschlankung unterworfenen Maske zurückgebildet wird, die Gate-Elektrode 111, deren Breite auf eine Länge von weniger als oder gleich der Auflösungsgrenze einer Belichtungsvorrichtung verringert wurde, gebildet.
  • Dann wird die Schutzschicht 113 über der Gate-Isolierschicht 109 und der Gate-Elektrode 111 gebildet und anschließend wird die Verdrahtung 115, die an dem Paar von Elektroden 107 angeschlossen ist, wie in der 6D gezeigt, gebildet.
  • Als die Schutzschicht 113 wird eine Silizium-Oxid-Schicht oder eine Silizium-Oxynitrid-Schicht in ähnlicher Weise wie die Schutzschicht 23 in Ausführungsform 1 ausgebildet. Insbesondere sind die Ausbildungsbedingungen wie folgt: Das Substrat 101 wird in eine auf ein Vakuumniveau evakuierte Behandlungskammer in einer Plasma-CVD-Vorrichtung angeordnet; das Substrat wird bei einer Temperatur größer als oder gleich 180°C und kleiner als oder gleich 260°C, vorzugsweise größer als oder gleich 180°C und kleiner als oder gleich 250°C, noch bevorzugter größer als oder gleich 180°C und kleiner als oder gleich 230°C gehalten; ein Quellengas wird in die Behandlungskammer eingebracht, um einen Druck in der Behandlungskammer auf größer als oder gleich 100 Pa und kleiner als oder gleich 250 Pa, vorzugsweise größer als oder gleich 100 Pa und kleiner als oder gleich 200 Pa einzustellen; und eine Hochfrequenzleistung größer als oder gleich 0,17 W/cm2 und kleiner als oder gleich 0,5 W/cm2, vorzugsweise größer als oder gleich 0,25 W/cm2 und kleiner als oder gleich 0,40 W/cm2, noch bevorzugter größer als oder gleich 0,26 W/cm2 und kleiner als oder gleich 0,35 W/cm2 wird einer in der Behandlungskammer vorgesehenen Elektrode zugeführt.
  • Als Bedingungen zum Ausbilden der Schutzschicht 113 wird die Hochfrequenzleistung mit der obigen Leistungsdichte unter dem obigen Druck zugeführt, wodurch eine Oxid-Isolierschicht mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung gebildet werden kann.
  • Danach wird wie bei der Ausführungsform 1 eine Wärmebehandlung durchgeführt, wodurch der in der Schutzschicht 113 enthaltene Sauerstoff in die Oxid-Halbleiterschicht 105 diffundieren kann, um die Sauerstoffleerstellen in der Oxid-Halbleiterschicht 105 zu füllen. Somit kann die Menge an Sauerstoffleerstellen in der Oxid-Halbleiterschicht 105 verringert werden. Darüber hinaus ist bei der Wärmebehandlung, die nach der Bildung der Schutzschicht 113 durchgeführt wird, die Spin-Dichte eines Signals bei g = 2,001 in der Schutzschicht 113, die durch Elektronen-Spin-Resonanz gemessen wird, vorzugsweise kleiner als 1,5 × 1018 Spins/cm3, noch bevorzugter kleiner als oder gleich 1,0 × 1018 Spins/cm3. Die Wärmebehandlung wird typischerweise bei einer Temperastur größer als oder gleich 150°C und kleiner als die Entspannungstemperatur des Substrats, vorzugsweise größer als oder gleich 250°C und kleiner als oder gleich 450°C, noch bevorzugter größer als oder gleich 300°C und kleiner als oder gleich 450°C durchgeführt.
  • Nach der Bildung einer leitenden Schicht durch ein Sputterverfahren, ein CVD-Verfahren, ein Verdampfungsverfahren oder dergleichen, wird eine Maske über der leitenden Schicht ausgebildet und die leitende Schicht geätzt, so dass die Verdrahtung gebildet wird. Die über der leitenden Schicht gebildete Maske kann durch ein Druckverfahren, ein Tintenstrahlverfahren oder ein Fotolithografieverfahren entsprechend gebildet werden. Danach wird die Maske entfernt. Alternativ kann die Verdrahtung 115 durch ein Dualdamaszenerverfahren gebildet werden.
  • Durch die obigen Schritte kann ein Transistor mit hervorragenden elektrischen Eigenschaften, in dem eine Verschiebung der Schwellenspannung in die negative Richtung unterdrückt wird, hergestellt werden. Darüber hinaus kann ein höchst zuverlässiger Transistor, bei dem eine Änderung der elektrischen Eigenschaften über die Zeit oder eine Änderung der elektrischen Eigenschaften aufgrund eines Gate-BT-Belastungstests unter Licht gering ist, hergestellt werden.
  • Es sei angemerkt, dass die bei dieser Ausführungsform beschriebene Strukturen, Verfahren und dergleichen angemessen in Kombination mit einer/einem der bei den anderen Ausführungsformen und Beispielen beschriebenen Strukturen, Verfahren und dergleichen verwendet werden können.
  • (Ausführungsform 3)
  • Bei dieser Ausführungsform wird ein Transistor mit einer anderen Struktur als in der Ausführungsform 1 und der Ausführungsform 2 unter Bezugnahme auf die 7A und 7B beschrieben. Ein in dieser Ausführungsform gezeigter Transistor 120 unterscheidet sich von dem in der Ausführungsform 2 gezeigten Transistor 100 dadurch, dass einer Oxid-Halbleiterschicht ein Dotierstoff zugesetzt wird.
  • 7A und 7B zeigen eine Draufsicht und eine Querschnittsansicht des Transistors 120. 7A ist eine Draufsicht des Transistors 120 und 7B entspricht einer Querschnittsansicht entlang der strichlierten Linie A-B in 7A. Es sei angemerkt, dass in 7A einige Komponenten des Transistors 120 (beispielsweise ein Substrat 101, eine Basis-Isolierschicht 103 und eine Gate-Isolierschicht 109), eine Schutzschicht 113 und dergleichen der Einfachheit halber nicht dargestellt sind.
  • Der in 7B dargestellte Transistor 120 umfasst eine Oxid-Halbleiterschicht 121 über der Basis-Isolierschicht 103, ein Paar von Elektroden 107 in Kontakt mit der Oxid-Halbleiterschicht 121, die Gate-Isolierschicht 109 in Kontakt mit der Basis-Isolierschicht 103, der Oxid-Halbleiterschicht 121 und dem Paar von Elektroden 107, und eine Gate-Elektrode 111, die mit der Oxid-Halbleiterschicht 121 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist. Darüber hinaus ist die Schutzschicht 113, die die Gate-Isolierschicht 109 und die Gate-Elektrode 111 bedeckt, vorgesehen. Ferner kann durch Öffnungen 110, die in der Gate-Isolierschicht 109 und der Schutzschicht 113 (siehe 7A) ausgebildet sind, eine Verdrahtung 115 vorgesehen sein, die in Kontakt mit dem Paar von Elektroden 107 ist.
  • In dem Transistor 120 dieser Ausführungsform umfasst die Oxid-Halbleiterschicht 121 ein erstes Gebiet 123, das sich mit der Gate-Elektrode 111 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist, ein Paar von zweiten Gebieten 125, denen ein Dotierstoff zugesetzt ist, und ein Paar von dritten Gebieten 127, das mit dem Paar von Elektroden 107 in Kontakt ist. Es sei angemerkt, dass dem ersten Gebiet 123 oder den dritten Gebieten 127 kein Dotierstoff zugesetzt wird. Ein Paar von zweiten Gebieten 125 ist vorgesehen, so dass das erste Gebiet 123 sandwichartig dazwischen angeordnet ist. Das Paar von dritten Gebieten 127 ist derart vorgesehen, dass das erste Gebiet 123 und die zweiten Gebiete 125 sandwichartig dazwischen angeordnet sind.
  • Das erste Gebiet 123 dient als ein Kanalgebiet in dem Transistor 120. Von einem Bereich in den dritten Gebieten 127, das in Kontakt mit dem Paar von Elektroden 107 ist, diffundiert ein Teil des enthaltenen Sauerstoffs in das Paar von Elektroden 107, so dass Sauerstoffleerstellen erzeugt werden, und somit wird ein solches Gebiet zu einem n-Typ-Gebiet. Somit dienen Teile der dritten Gebiete 127 als ein Sourcegebiet und ein Draingebiet. Die zweiten Gebiete weisen eine hohe Leitfähigkeit auf, da ein Dotierstoff zugesetzt wurde, und dienen somit als ein niederohmiges Gebiet, das dazu dient, den Widerstand zwischen dem Kanalgebiet und dem Source- oder Draingebiet zu verringern. Somit können der Durchlassstrom und die Feldeffektbeweglichkeit des Transistors 120 verglichen mit dem Transistor 100 der ersten Ausführungsform erhöht werden.
  • Als Dotierstoff, der dem zweiten Gebiet 125 beigemischt wird, kann wenigstens eines von Bor, Stickstoff, Phosphor, und Arsen verwendet werden. Alternativ kann wenigstens eines von Helium, Neon, Argon, Krypton und Xenon verwendet werden. Ebenfalls bevorzugt kann der Dotierstoff zumindest eine von Bor, Stickstoff, Phosphor und Arsen und wenigstens eines von Helium, Neon, Argon, Krypton und Xenon in einer angemessenen Kombination umfassen.
  • Die Dotierstoffkonzentration des Paares von zweiten Gebieten 125 ist größer als oder gleich 5 × 1018 Atome/cm3 und kleiner als oder gleich 1 × 1022 Atome/cm3, vorzugsweise größer als oder gleich 5 × 1018 Atome/cm3 und kleiner als 5 × 1019 Atome/cm3.
  • Durch Beimischen des Dotierstoffes kann die Ladungsträgerdichte oder Defekte in den zweiten Gebieten 125 erhöht werden. Somit kann verglichen mit dem ersten Gebiet 123 und den dritten Gebieten 127, die keinen Dotierstoff enthalten, eine hohe Leitfähigkeit auftreten. Es sei angemerkt, dass bei einer zu hohen Dotierstoffkonzentration der Dotierstoff den Ladungsträgertransport verhindert, wodurch sich die Leitfähigkeit der zweiten Gebiete 125 verringert.
  • Die Leitfähigkeit der zweiten Gebiete 125 ist vorzugsweise höher als oder gleich 0,1 S/cm und kleiner als oder gleich 1000 S/cm, vorzugsweise größer als oder gleich 10 S/cm und kleiner als oder gleich 1000 S/cm.
  • Nachstehend wird ein Verfahren, zur Herstellung des in dieser Ausführungsform gezeigten Transistors 120 unter Bezugnahme auf 6A bis 6D und 7A und 7B beschrieben.
  • In Ausführungsform 1 wird die Basis-Isolierschicht 103 über dem Substrat 101 gebildet, die Oxid-Halbleiterschicht 121 über der Basis-Isolierschicht 103, gebildet, und das Paar von Elektroden 107 über der Oxid-Halbleiterschicht 121 gebildet, wie durch die Schritte in 6A bis 6C gezeigt. Dann wird die Gate-Isolierschicht 109 über der Oxid-Halbleiterschicht 121 und dem Paar von Elektroden 107 ausgebildet. Im Anschluss daran wird die Gate-Elektrode 111 derart ausgebildet, dass sie sich mit einem Teil der Oxid-Halbleiterschicht 121 überlappt, wobei die Gate-Isolierschicht 109 dazwischen liegt.
  • Danach wird der Oxid-Halbleiterschicht 121 unter Verwendung des Paares von Elektroden 107 und der Gate-Elektrode 111 als Masken ein Dotierstoff zugesetzt. Als ein Verfahren für die Beimischung eines Dotierstoffes in die Oxid-Halbleiterschicht 121 kann ein Ionendotierverfahren oder ein Ionenimplantationsverfahren verwendet werden.
  • In der hierin beschriebenen Ausführungsform wird die Beimischung des Dotierstoffes in die Oxid-Halbleiterschicht 121 in einem Zustand durchgeführt, bei dem die Oxid-Halbleiterschicht 121 mit der Gate-Isolierschicht 109 und dergleichen bedeckt ist; alternativ wird die Beimischung des Dotierstoffes in einem Zustand durchgeführt, bei dem die Oxid-Halbleiterschicht 121 freiliegt.
  • Ferner kann anstelle von Injektionsverfahren, wie beispielsweise einem Ionendotierverfahren und einem Ionenimplantationsverfahren, die Beimischung des Dotierstoffes auch mit einem anderen Verfahren durchgeführt werden. Beispielsweise kann der Dotierstoff in folgender Weise hinzugefügt werden: in einer Gasatmosphäre, die das beizumischende Element enthält, wird Plasma erzeugt und eine Plasmabehandlung wird an der Oxid-Halbleiterschicht 121 durchgeführt. Es kann eine Trockenätzvorrichtung, eine Plasma-CVD-Vorrichtung oder dergleichen zur Erzeugung des Plasmas verwendet werden.
  • Es sei angemerkt, dass der Dotierstoff während der Erwärmung des Substrats 101 beigefügt werden kann.
  • Hier wird Phosphor mit Hilfe eines Ionenimplantationsverfahrens der Oxid-Halbleiterschicht 121 zugesetzt.
  • Danach wird eine Wärmebehandlung durchgeführt. Die Wärmebehandlung wird typischerweise bei einer Temperatur größer als oder gleich 150°C und kleiner als oder gleich 450°C, vorzugsweise größer als oder gleich 250°C und kleiner als oder gleich 325°C durchgeführt. Bei der Wärmebehandlung kann die Temperatur schrittweise von 250°C auf 325°C erhöht werden.
  • Durch diese Wärmebehandlung, kann die Leitfähigkeit des zweiten Gebiets 125 erhöht werden. Es sei angemerkt, dass durch die Wärmebehandlung das erste Gebiet 123, die zweiten Gebiete 125 und die dritten Gebiete 127 eine polykristalline Struktur, eine amorphe Struktur oder eine CAAC-OS Struktur annehmen.
  • Dann wird wie bei Ausführungsform 1 die Schutzschicht 113 gebildet und die Wärmebehandlung durchgeführt, so dass in der Schutzschicht 113 enthaltener Sauerstoff in die Oxid-Halbleiterschicht 121 diffundiert und Sauerstoffleerstellen in der Oxid-Halbleiterschicht 121 verringert werden. Danach wird die Verdrahtung 115 gebildet. Somit kann der in 7A und 7B dargestellte Transistor 120 fertiggestellt werden.
  • In dem Transistor 120 dieser Ausführungsform umfasst die Oxid-Halbleiterschicht 121 das erste Gebiet 123, das als ein Kanalgebiet dient, und die zweiten Gebiete 125, die als niederohmige Gebiete zwischen den dritten Gebieten 127, die als Sourcegebiet und Draingebiet dienen, ausgebildet sind. Somit kann, verglichen mit dem in Ausführungsform 2 beschriebenen Transistor 100, der Widerstand zwischen dem Kanalgebiet und dem Source- oder Draingebiet verringert werden, so dass der Durchlassstrom erhöht werden kann. Wird darüber hinaus die Schutzschicht 113 über dem Transistor 120 vorgesehen, kann der Transistor, in dem die Verschiebung der Schwellenspannung in die negative Richtung unterdrückt wird, hervorragende Eigenschaften aufweisen. Zudem kann ein höchst zuverlässiger Transistor, bei dem eine Änderung der elektrischen Eigenschaften über die Zeit oder eine Änderung der elektrischen Eigenschaften aufgrund eines Gate-BT-Belastungstests unter Licht gering ist, hergestellt werden.
  • Es sei angemerkt, dass in dem Transistor 120 der in der Schutzschicht 113 enthaltene Sauerstoff durch die Basis-Isolierschicht 103 und/oder die Gate-Isolierschicht 109 zur Oxid-Halbleiterschicht 121 übertragen wird.
  • Es sei angemerkt, dass die bei dieser Ausführungsform beschriebenen Strukturen, Verfahren und dergleichen angemessen in Kombination mit einer/einem der bei den anderen Ausführungsformen und Beispielen beschriebenen Strukturen, Verfahren und dergleichen verwendet werden können.
  • (Ausführungsform 4)
  • In dieser Ausführungsform wird ein Transistor mit einer anderen Struktur als die Transistoren in Ausführungsformen 1 bis 3 unter Bezugnahme auf 8A und 8B beschrieben. In einem in dieser Ausführungsform gezeigten Transistor 130 unterscheidet sich eine Struktur einer Oxid-Halbleiterschicht von jenen der Transistoren in den anderen Ausführungsformen. In der Oxid-Halbleiterschicht des Transistors 130 wird ein Relaxationsgebiet für ein elektrisches Feld zwischen einem Kanalgebiet und einem Source- oder Draingebiet vorgesehen.
  • 8A und 8B zeigen eine Draufsicht und eine Querschnittsansicht des Transistors 130. 8A ist eine Draufsicht des Transistors 130 und 8B entspricht einer Querschnittsansicht entlang der strichgepunkteten Linie A-B in 8A. Es sei angemerkt, dass in 8A einige Komponenten des Transistors 130 (z. B. ein Substrat 101, eine Basis-Isolierschicht 103 und eine Gate-Isolierschicht 109), eine Schutzschicht 113 und dergleichen der Einfachheit halber nicht dargestellt sind.
  • Der in 8B dargestellte Transistor 130 umfasst eine Basis-Isolierschicht 103 über dem Substrat 101, eine Oxid-Halbleiterschicht 131 über der Basis-Isolierschicht 103, ein Paar von Elektroden 139 in Kontakt mit der Oxid-Halbleiterschicht 131, die Gate-Isolierschicht 109 in Kontakt mit der Basis-Isolierschicht 103, die Oxid-Halbleiterschicht 131, und das Paar von Elektroden 139, und die Gate-Elektrode 111, die sich mit der Oxid-Halbleiterschicht 131 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist. Darüber hinaus ist die Schutzschicht 113 vorgesehen, um die Gate-Isolierschicht 109 und die Gate-Elektrode 111 zu bedecken. Zudem kann durch eine Verdrahtung 115 Öffnungen 110, die in der Gate-Isolierschicht 109 und der Schutzschicht 113 ausgebildet sind, eine Verdrahtung 115 vorgesehen werden, die mit dem Paar von Elektroden 139 in Kontakt steht.
  • In dem Transistor dieser Ausführungsform umfasst die Oxid-Halbleiterschicht 131 ein erstes Gebiet 133, das sich mit der Gate-Elektrode 111 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist, ein Paar von zweiten Gebieten 135, denen ein Dotierstoff zugesetzt ist, und ein Paar von dritten Gebieten 137, das in Kontakt mit dem Paar von Elektroden 139 steht und dem ein Dotierstoff zugesetzt ist. Es sei angemerkt, dass dem ersten Gebiet 133 kein Dotierstoff zugesetzt ist. Das Paar von zweiten Gebieten 135 ist derart vorgesehen, so dass das erste Gebiet 133 sandwichartig dazwischen angeordnet ist. Das Paar von dritten Gebieten 137 ist derart vorgesehen, dass das erste Gebiet 133 und die zweiten Gebiete 135 sandwichartig dazwischen angeordnet sind.
  • Als Dotierstoff, der den zweiten Gebieten 135 und den dritten Gebieten 137 zugesetzt wird, kann ein Dotierstoff ähnlich den, der den zweiten Gebieten 125 in der Ausführungsform 3 zugesetzt wurde, entsprechend verwendet werden.
  • Die Dotierstoffkonzentration und die Leitfähigkeit in den zweiten Gebieten 135 und den dritten Gebieten 137 kann gleich jenen in den zweiten Gebieten 125 in der dritten Ausführungsform sein. Es sei angemerkt, dass in dieser Ausführungsform die Dotierstoffkonzentration und die Leitfähigkeit der dritten Gebiete 137 höher ist als jene der zweiten Gebiete 135.
  • Das erste Gebiet 133 dient in dem Transistor 130 als Kanalgebiet. Die zweiten Gebiete 135 dienen als Relaxationsgebiete für ein elektrisches Feld. Aus einem Bereich in den dritten Gebieten 137, der in Kontakt mit dem Paar von Elektroden 139 ist, diffundiert ein Teil des enthaltenen Sauerstoffs je nach Material des Paares von Elektroden 139 in das Paar von Elektroden 139, so dass Sauerstoffleerstellen erzeugt werden und somit wird ein solches Gebiet zu einem n-Typ-Gebiet. Da die dritten Gebiete 137 den Dotierstoff enthalten und eine hohe Leitfähigkeit aufweisen, kann verglichen mit dem Transistor 120 in der Ausführungsform 2 ein Kontaktwiderstand zwischen den dritten Gebieten 137 und dem Paar von Elektroden 139 verringert werden. Somit können im Vergleich zu dem Transistor der Ausführungsform 2 der Durchlassstrom und die Feldeffektbeweglichkeit des Transistors 130 erhöht werden.
  • Um den dritten Gebieten 137 den Dotierstoff zusetzen zu können, wird das Paar von Elektroden 139 vorzugsweise dünn ausgebildet: die Dicke ist typischerweise größer als oder gleich 10 nm und kleiner als oder gleich 100 nm, vorzugsweise größer als oder gleich 20 nm und kleiner als oder gleich 50 nm.
  • Nachstehend wird ein Verfahren zur Herstellung des Transistors 130 dieser Ausführungsform unter Bezugnahme auf 6A bis 6D und 8A und 8B beschrieben.
  • Wie im Fall der Ausführungsform 2 werden anhand der in 6A bis 6C dargestellten Schritte die Basis-Isolierschicht 103 über dem Substrat 101 ausgebildet, die Oxid-Halbleiterschicht 131 über der Basis-Isolierschicht 103 ausgebildet und das Paar von Elektroden 139 über der Oxid-Halbleiterschicht 131 (siehe 8B) ausgebildet. Dann wird die Gate-Isolierschicht 109 über der Oxid-Halbleiterschicht 131 und dem Paar von Elektroden 139 ausgebildet, und die Gate-Elektrode 111 wird derart ausgebildet, dass sie sich mit einem Teil der Oxid-Halbleiterschicht 131 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist.
  • Dann wird der Dotierstoff unter Verwendung der Gate-Elektrode 111 als Maske der Oxid-Halbleiterschicht 131 zugesetzt. Der Dotierstoff kann durch ein Verfahren ähnlich dem, das in der Ausführungsform 2 beschrieben ist, entsprechend zugesetzt werden. Es sei angemerkt, dass in dieser Ausführungsform der Dotierstoff sowohl den dritten Gebieten 137 als auch den zweiten Gebieten 135 zugesetzt wird. Die Dotierstoffkonzentration in den dritten Gebieten 137 ist höher als jene in den zweiten Gebieten 135. Die Bedingungen des Beimengungsverfahrens werden entsprechend angepasst, so dass ein Peak des Dotierstoffkonzentrationsprofils in den dritten Gebieten 137 aufscheint. In diesem Fall überlappen sich die dritten Gebiete 137 mit dem Paar von Elektroden 139, aber die zweiten Gebiete 135 überlappen sich nicht mit dem Paar von Elektroden 139. Dementsprechend ist ein Peak des Dotierstoffkonzentrationsprofils der zweiten Gebiete 135 in der Basis-Isolierschicht 103 angeordnet; somit ist die Dotierstoffkonzentration in den zweiten Gebieten 135 niedriger als jene in den dritten Gebieten 137.
  • Danach wird eine Wärmebehandlung durchgeführt. Die Wärmebehandlung wird typischerweise bei einer Temperatur größer als oder gleich 150°C und kleiner als oder gleich 450°C, vorzugsweise höher als oder gleich 250°C und kleiner als oder gleich 325°C durchgeführt. Bei der Wärmebehandlung kann die Temperatur schrittweise von 250°C auf 325°C erhöht werden.
  • Durch die Wärmebehandlung wird die Leitfähigkeit der zweiten Gebiete 135 und der dritten Gebiete 137 erhöht. Es sei angemerkt, dass durch die Wärmebehandlung das erste Gebiet 133, die zweiten Gebiete 135 und die dritten Gebiete 137 eine polykristalline Struktur, eine amorphe Struktur oder eine CAAC-OS Struktur aufweisen.
  • Danach wird wie bei der Ausführungsform 2 die Schutzschicht 113 gebildet und eine Wärmebehandlung durchgeführt, so dass Sauerstoff, der in der Schutzschicht 113 enthalten ist, in die Oxid-Halbleiterschicht 131 diffundiert, wodurch Sauerstoffleerstellen verringert werden. Dann wird die Verdrahtung 115 gebildet, so dass der in 8A und 8B dargestellte Transistor 130 fertiggestellt werden kann.
  • In dem Transistor 130 dieser Ausführungsform umfasst die Oxid-Halbleiterschicht 131 das erste Gebiet 133, das als Kanalgebiet dient, und die zweiten Gebiete 135, die als ein Relaxationsgebiet für ein elektrisches Feld zwischen den dritten Gebieten 137, die als Sourcegebiet und Draingebiet fungieren, dienen. Somit kann im Vergleich zu dem Transistor der zweiten Ausführungsform eine Verschlechterung des Transistors verhindert werden. Darüber hinaus umfassen die dritten Gebiete 137, die mit dem Paar von Elektroden 139 in Kontakt sind, den Dotierstoff, wodurch der Kontaktwiderstand zwischen dem Paar von Elektroden 139 und den dritten Gebieten 137 weiter verringert werden kann. Dementsprechend kann der Durchlassstrom des Transistors erhöht werden. Wird ferner die Schutzschicht 113 über dem Transistor 130 ausgebildet, können hervorragende elektrische Eigenschaften des Transistors, in dem eine Verschiebung der Schwellenspannung in die negative Richtung unterdrückt wird, erhalten werden. Außerdem kann ein höchst zuverlässiger Transistor, bei dem eine Änderung der elektrischen Eigenschaften über die Zeit oder eine Änderung der elektrischen Eigenschaften aufgrund eines Gate-BT-Belastungstests unter Licht gering ist, hergestellt werden.
  • Es sei angemerkt, dass in dem Transistor 130 der in der Schutzschicht 113 enthaltene Sauerstoff durch die Basis-Isolierschicht 103 und/oder die Gate-Isolierschicht 109 in die Oxid-Halbleiterschicht 131 übertragen wird.
  • Es sei angemerkt, dass die bei dieser Ausführungsform beschriebenen Strukturen, Verfahren und dergleichen angemessen in Kombination mit einer/einem der bei den anderen Ausführungsformen und Beispielen beschriebenen Strukturen, Verfahren und dergleichen verwendet werden können.
  • (Ausführungsform 5)
  • Bei dieser Ausführungsform werden Transistorstrukturen, die auf die Ausführungsformen 2 bis 4 anwendbar sind, mit Bezug auf 9A bis 9C beschrieben.
  • Die in dieser Ausführungsform gezeigten Transistoren umfassen Seitenwand-Isolierschichten, die in Kontakt mit Seitenoberflächen der Gate-Elektrode 111 stehen. Hier erfolgt die Beschreibung unter Verwendung des in Ausführungsform 2 beschriebenen Transistors.
  • Ein in 9A gezeigter Transistor 140 umfasst eine Oxid-Halbleiterschicht 105 über der Basis-Isolierschicht 103, ein Paar von Elektroden 107 in Kontakt mit der Oxid-Halbleiterschicht 105, die Gate-Isolierschicht 109 in Kontakt mit der Basis-Isolierschicht 103, der Oxid-Halbleiterschicht 105 und dem Paar von Elektroden 107, und eine Gate-Elektrode 111, die sich mit der Oxid-Halbleiterschicht 105 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist. Ferner umfasst der Transistor Seitenwand-Isolierschichten 141, die in Kontakt mit den Seitenflächen der Gate-Elektrode 111 sind. Darüber hinaus ist eine Schutzschicht 113 vorgesehen, um die Gate-Isolierschicht 109, die Gate-Elektrode 111 und die Seitenwand-Isolierschichten 141 zu bedecken. Ferner kann eine Verdrahtung 115 vorgesehen werden, die über Öffnungen, die in der Gate-Isolierschicht 109 und der Schutzschicht 113 ausgebildet sind, mit dem Paar von Elektroden 107 in Kontakt ist.
  • Endabschnitte der Seitenwand-Isolierschichten 141 überlappen sich mit dem Paar von Elektroden 107. Die Seitenwand-Isolierschichten 141 sind vorgesehen, um einen Raum zwischen dem Paar von Elektroden 107 und der Gate-Elektrode 111 zu füllen, wodurch es möglich ist, die zwischen dem Paar von Elektroden 107 und der Gate-Elektrode 111 erzeugte Unebenheit zu verringern. Somit kann eine Abdeckung mit der Schutzschicht 113 verbessert werden.
  • Ein Unterschied zwischen einem Transistor 150, der in 9B dargestellt ist, und dem Transistor 140 liegt in der Form der Seitenwand-Isolierschichten 151, die mit den Seitenflächen der Gate-Elektrode 111 in Kontakt sind. Insbesondere überlappen sich Endabschnitte der Seitenwand-Isolierschichten 151 nicht mit dem Paar von Elektroden 107 und die Seitenwand-Isolierschichten 151 sind zwischen der Gate-Elektrode 111 und dem Paar von Elektroden 107 angeordnet.
  • Ein Unterschied zwischen einem Transistor 160, der in 9C dargestellt ist, und dem in 9B dargestellten Transistor 150 besteht darin, dass ein Dotierstoff der Oxid-Halbleiterschicht 161 zugesetzt wird.
  • Die Oxid-Halbleiterschicht 161 umfasst ein erstes Gebiet 163, das sich mit der Gate-Elektrode 111 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist, ein Paar von zweiten Gebieten 165, denen ein Dotierstoff zugesetzt ist und die sich mit den Seitenwand-Isolierschichten 151 überlappen, ein Paar von dritten Gebieten 167, denen ein Dotierstoff zugesetzt ist, und ein Paar von vierten Gebieten 169 in Kontakt mit dem Paar von Elektroden 107. Es sei angemerkt, dass dem ersten Gebiet 163 und den vierten Gebieten 169 kein Dotierstoff zugesetzt wird. Das Paar von zweiten Gebieten 165 ist derart ausgebildet, so dass das erste Gebiet 163 sandwichartig dazwischen angeordnet ist. Das Paar von dritten Gebieten 167 ist derart ausgebildet, so dass das erste Gebiet 163 und die zweiten Gebiete 165 sandwichartig dazwischen ausgebildet sind. Das Paar von vierten Gebieten 169 ist derart ausgebildet, so dass das erste Gebiet 163 bis die dritten Gebiete 167 sandwichartig dazwischen angeordnet sind.
  • Das erste Gebiet 163 dient in den Transistor 160 als Kanalgebiet.
  • Da die zweiten Gebiete 165 und die dritten Gebiete 167 den Dotierstoff enthalten und somit eine hohe Leitfähigkeit aufweisen, dienen sie als niederohmige Gebiete und ermöglichen eine Verringerung des Widerstandes zwischen dem Kanalgebiet und einem Source- oder Draingebiet. Ferner dienen die zweiten Gebiete 165 als Relaxationsgebiete für ein elektrisches Feld, da die zweiten Gebiete 165 eine niedrigere Dotierstoffkonzentration und eine niedrigere Leitfähigkeit als die dritten Gebiete 167 aufweisen. Somit kann eine Verschlechterung des Transistors 160 verhindert werden.
  • Als Dotierstoff, der den zweiten Gebieten 165 und den dritten Gebieten 167 zugesetzt wird, kann ein Dotierstoff ähnlich dem, der den zweiten Gebieten 125 in Ausführungsform 3 zugesetzt wurde, entsprechend verwendet werden.
  • Die Dotierstoffkonzentration und die Leitfähigkeit in den zweiten Gebieten 165 und den dritten Gebieten 167 kann gleich hoch sein wie die in den zweiten Gebieten 125 in Ausführungsform 3.
  • Es sei angemerkt, dass in dieser Ausführungsform die Dotierstoffkonzentration und die Leitfähigkeit der dritten Gebiete 167 höher ist als jene der zweiten Gebiete 165.
  • Aus einem Bereich in den vierten Gebieten 169, der in Kontakt mit dem Paar von Elektroden 107 ist, diffundiert ein Teil des enthaltenen Sauerstoffs in das Paar von Elektroden 107, so dass Sauerstoffleerstellen erzeugt werden und somit ein solches Gebiet zu einem n-Typ-Gebiet wird. Folglich dienen Teile der vierten Gebiete 169 als Sourcegebiet und Draingebiet.
  • In der Oxid-Halbleiterschicht 161 des Transistors 160 dieser Ausführungsform ist das erste Gebiete 163 zwischen den zweiten Gebieten 165 und den dritten Gebieten 167, die niederohmige Gebiete sind, ausgebildet. Mit einer solchen Struktur kann der Widerstand zwischen den Kanalgebieten und dem Source- oder Draingebiet verringert und der Durchlassstrom des Transistors erhöht werden.
  • Durch Ausbilden der Schutzschicht 113 über dem Transistor (in diesem Fall die Transistoren 140, 150 und 160) kann der Transistor hervorragende elektrische Eigenschaften aufweisen. Zudem kann der Transistor eine hohe Zuverlässigkeit aufweisen, wobei eine Änderung der elektrischen Eigenschaften über die Zeit oder eine Änderung der elektrischen Eigenschaften aufgrund eines Gate-BT-Belastungstests unter Licht gering ist.
  • Es sei angemerkt, dass in jedem der Transistoren 140, 150 und 160 der in der Schutzschicht 113 enthaltene Sauerstoff durch die Basis-Isolierschicht 103 und/oder die Gate-Isolierschicht 109 an die Oxid-Halbleiterschicht übertragen wird.
  • Es sei angemerkt, dass die bei dieser Ausführungsform beschriebenen Strukturen, Verfahren und dergleichen angemessen in Kombination mit einer/einem der bei den anderen Ausführungsformen und Beispielen beschriebenen Strukturen, Verfahren und dergleichen verwendet werden können.
  • (Ausführungsform 6)
  • In dieser Ausführungsform wird ein Transistor mit einer anderen Struktur als jene der Ausführungsformen 2 bis 5 unter Bezugnahme auf 10 beschrieben. In dem in dieser Ausführungsform gezeigten Transistor, der sich von den Transistoren der Ausführungsformen 2 bis 5 unterscheidet, überlappen sich ein Paar von Elektroden mit einer Gate-Elektrode, wobei eine Gate-Isolierschicht dazwischen angeordnet ist.
  • Ein in 10 dargestellter Transistor 170 umfasst eine Oxid-Halbleiterschicht 105 über der Basis-Isolierschicht 103, ein Paar von Elektroden 107 in Kontakt mit der Oxid-Halbleiterschicht 105, eine Gate-Isolierschicht 109 in Kontakt mit der Basis-Isolierschicht 103, der Oxid-Halbleiterschicht 105 und dem Paar von Elektroden 107, und eine Gate-Elektrode 171, die sich mit der Oxid-Halbleiterschicht 105 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist. Darüber hinaus ist eine Schutzschicht 113 vorgesehen, die die Gate-Isolierschicht 109 und die Gate-Elektrode 171 bedeckt. Außerdem kann eine Verdrahtung 115 vorgesehen sein, die mit dem Paar von Elektroden 107 über Öffnungen, die in der Gate-Isolierschicht 109 und der Schutzschicht 113 ausgebildet sind, in Kontakt steht.
  • In dem in dieser Ausführungsform gezeigten Transistor 170 überlappen das Paar von Elektroden 107 und die Gate-Elektrode 171 einander, wobei die Gate-Isolierschicht 109 dazwischen liegt. Somit dient in der Oxid-Halbleiterschicht 105 ein Gebiet, das der Gate-Elektrode 171 gegenüberliegt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist, als ein Kanalgebiet, und die Gebiete, die mit dem Paar von Elektroden 107 in Kontakt stehen, dienen als ein Sourcegebiet und ein Draingebiet. Mit anderen Worten stehen das Kanalgebiet und das Source- oder Draingebiet miteinander in Kontakt. Es gibt kein Gebiet, das als Widerstandskomponente zwischen dem Kanalgebiet und dem Source- oder Draingebiet vorgesehen ist. Somit ist der Durchlassstrom und die Feldeffektbeweglichkeit höher als bei den Transistoren in Ausführungsformen 2 bis 5.
  • Mit Hilfe einer Struktur, in der die Schutzschicht 113 über dem Transistor 70 angeordnet ist, kann ferner der Transistor, bei dem die Verschiebung der Schwellenspannung in die negative Richtung unterdrückt wird, hervorragende Eigenschaften aufweisen. Außerdem kann ein höchst zuverlässiger Transistor, bei dem eine Veränderung der elektrischen Eigenschaft über die Zeit oder eine Veränderung der elektrischen Eigenschaften aufgrund eines Gate-BT-Belastungstests unter Licht gering ist, ausgebildet werden.
  • Es sei angemerkt, dass in dem Transistor 170 der in der Schutzschicht 113 enthaltene Sauerstoff durch die Basis-Isolierschicht 103 und/oder die Gate-Isolierschicht 109 in die Oxid-Halbleiterschicht 105 übertragen wird.
  • Es sei angemerkt, dass die bei dieser Ausführungsform beschriebenen Strukturen, Verfahren und dergleichen angemessen in Kombination mit einer/einem der bei den anderen Ausführungsformen und Beispielen beschriebene Strukturen, Verfahren und dergleichen verwendet werden können.
  • (Ausführungsform 7)
  • In dieser Ausführungsform wird ein Transistor mit einer anderen Struktur als jene der Ausführungsformen 1 bis 6 unter Bezugnahme auf 11A und 11B beschrieben.
  • Ein in 11A dargestellter Transistor 210 umfasst eine Oxid-Halbleiterschicht 211 über der Basis-Isolierschicht 103, eine Gate-Isolierschicht 109 in Kontakt mit der Basis-Isolierschicht 103 und der Oxid-Halbleiterschicht 211, und eine Gate-Elektrode 111, die sich mit der Oxid-Halbleiterschicht 211 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist. Darüber hinaus ist eine Schutzschicht 217 vorgesehen, die die Gate-Isolierschicht 109 und die Gate-Elektrode 111 bedeckt und außerdem ist eine Verdrahtung 219 vorgesehen, die über Öffnungen, die in der Gate-Isolierschicht 109 und der Schutzschicht 217 ausgebildet sind, mit der Oxid-Halbleiterschicht 211 in Kontakt steht.
  • In dem Transistor 210 dieser Ausführungsform umfasst die Oxid-Halbleiterschicht 211 ein erstes Gebiet 213, das sich mit der Gate-Elektrode 111 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist, und ein Paar von zweiten Gebieten 215, denen ein Dotierstoff zugesetzt ist. Es sei angemerkt, dass dem ersten Gebiet 213 kein Dotierstoff zugesetzt wird. Ferner ist das Paar von zweiten Gebieten 215 derart ausgebildet, dass das erste Gebiet 213 sandwichartig dazwischen angeordnet ist.
  • Das erste Gebiet 213 dient in dem Transistor 210 als Kanalgebiet. Die zweiten Gebiete 215 dienen als ein Sourcegebiet und ein Draingebiet.
  • Ein Dotierstoff ähnlich dem, der den zweiten Gebieten 125 in Ausführungsform 3 zugesetzt wurde, wird entsprechend als Dotierstoff, der den zweiten Gebieten 215 zugesetzt wird, verwendet.
  • Die Dotierstoffkonzentration und die Leitfähigkeit der zweiten Gebiete 215 können gleich hoch sein wie jene in den zweiten Gebieten 125 in Ausführungsform 3.
  • Der in 11B dargestellte Transistor 220 umfasst die Oxid-Halbleiterschicht 211 über der Basis-Isolierschicht 103, ein Paar von Elektroden 225, das als eine Sourceelektrode und eine Drainelektrode in Kontakt mit der Oxid-Halbleiterschicht 211 dient, eine Gate-Isolierschicht 223, die zumindest mit einem Teil der Oxid-Halbleiterschicht 211 in Kontakt ist, und die Gate-Elektrode 111, die über der Gate-Isolierschicht 223 angeordnet ist und sich mit der Oxid-Halbleiterschicht 211 überlappt.
  • Ferner umfasst der Transistor Seitenwand-Isolierschichten 221 in Kontakt mit Seitenflächen der Gate-Elektrode 111. Außerdem ist eine Schutzschicht 217 über der Basis-Isolierschicht 103, der Gate-Elektrode 111, den Seitenwand-Isolierschichten 221 und dem Paar von Elektroden 225 vorgesehen. Darüber hinaus ist eine Verdrahtung 219 vorgesehen, die über Öffnungen, die in der Schutzschicht 217 ausgebildet sind, mit der Oxid-Halbleiterschicht 211 in Kontakt steht.
  • In dem Transistor der 11B umfasst die Oxid-Halbleiterschicht 211 das erste Gebiet 213, das sich mit der Gate-Elektrode 111 überlappt, wobei die Gate-Isolierschicht 223 dazwischen angeordnet ist, und ein Paar von zweiten Gebieten 215, denen ein Dotierstoff zugesetzt ist. Es sei angemerkt, dass dem Gebiet 213 kein Dotierstoff zugesetzt wird. Das Paar von zweiten Gebieten 215 ist derart ausgebildet, dass das erste Gebiet 213 sandwichartig dazwischen angeordnet ist.
  • Endabschnitte des Paares von Elektroden 225 in dem Transistor sind über den Seitenwand-Isolierschichten 221 angeordnet, und das Paar von Elektroden 225 bedeckt einen freigelegten Abschnitt des Paares der zweiten Gebiete 215 mit dem Dotierstoff in der Oxid-Halbleiterschicht 211 vollständig. Somit kann der Abstand zwischen dem Source und dem Drain in der Kanallängenrichtung (genauer gesagt der Abstand in der Oxid-Halbleiterschicht 211 zwischen einem Bereich, der mit einer Elektrode des Elektrodenpaares 225 in Kontakt ist, und einem Bereich, der mit der anderen der Elektroden in Kontakt ist) durch die Längen der Seitenwand-Isolierschichten 221 gesteuert werden. Das heißt, dass in einer kleinen Vorrichtung, in der das Ausbilden einer Struktur unter Verwendung einer Maske schwierig ist, Endabschnitte auf der Kanalseite des Paares von Elektroden 225, die mit der Oxid-Halbleiterschicht 211 in Kontakt sind, ohne eine Maske ausgebildet werden. Da keine Maske verwendet wird, können Schwankungen, die aufgrund des Prozesses in einer Vielzahl von Transistoren auftreten, verringert werden.
  • Die über jeden der Transistoren 210 und 220 in dieser Ausführungsform vorgesehene Schutzschicht 217 ist eine Oxid-Isolierschicht mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung, gleich wie die Schutzschicht 23 in Ausführungsform 1. Es ist ferner vorzuziehen, dass die Schutzschicht 217 mehr Sauerstoff als Sauerstoffleerstellen in der Oxid-Halbleiterschicht 211 aufweist. Die Oxid-Isolierschicht mit einem höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung ist eine Oxid-Isolierschicht, aus der ein Teil von Sauerstoff durch Erwärmen freigesetzt wird. Somit kann unter Verwendung der Oxid-Isolierschicht, aus der ein Teil an Sauerstoff durch Erwärmung freigesetzt wurde, als die Schutzschicht, Sauerstoff durch Wärmebehandlung in die Oxid-Halbleiterschicht diffundieren und Sauerstoffleerstellen in der Oxid-Halbleiterschicht 211 können gefüllt werden. Folglich kann die Anzahl der Sauerstoffleerstellen in der Oxid-Halbleiterschicht 211 verringert und eine Verschiebung der Schwellenspannung des Transistors in die negative Richtung kann unterdrückt werden. Außerdem kann ein höchst zuverlässiger Transistor ausgebildet werden, bei dem eine Veränderung der Schwellenspannung über die Zeit oder eine Veränderung der Schwellenspannung aufgrund eines Gate-BT-Belastungstests unter Licht gering ist.
  • Ferner kann der Transistor derartige hervorragende elektrische Eigenschaften aufweisen, dass die Spin-Dichte eines Signals bei g = 2,001 in der Schutzschicht 217, die durch Elektronenspin-Resonanz gemessen wird, niedriger als 1,5 × 1018 Spins/cm3, vorzugsweise niedriger als oder gleich 1,0 × 1018 Spins/cm3 ist.
  • Es sei angemerkt, dass in dem Transistor 220 der in der Schutzschicht 217 enthaltene Sauerstoff durch die Basis-Isolierschicht 103 und/oder die, Gate-Isolierschicht 223 und/oder den Seitenwand-Isolierschichten 221 in die Oxid-Halbleiterschicht 211 übertragen wird.
  • Es sei angemerkt, dass die bei dieser Ausführungsform beschriebenen Strukturen, Verfahren und dergleichen angemessen in Kombination mit einer/einem der bei den Ausführungsformen und Beispielen beschriebenen Strukturen, Verfahren und dergleichen verwendet werden können.
  • (Ausführungsform 8)
  • Bei dieser Ausführungsform wird ein Transistor mit einer anderen Struktur als die der Ausführungsformen 1 bis 7 unter Bezugnahme auf 12 beschrieben. Ein Transistor in dieser Ausführungsform umfasst eine Vielzahl von Gate-Elektroden, die einander gegenüberliegen, wobei eine Oxid-Halbleiterschicht dazwischen angeordnet ist. Es sei angemerkt, dass in dieser Ausführungsform die Beschreibung unter Verwendung des Transistors, der in Ausführungsform 6 gezeigt ist, erfolgt; jedoch kann diese Ausführungsform mit anderen Ausführungsformen entsprechend kombiniert werden.
  • Ein in 12 dargestellter Transistor 230 umfasst eine Gate-Elektrode 231 über einem Substrat 101 und eine Isolierschicht 233, die die Gate-Elektrode 231 bedeckt. Ferner umfasst der Transistor eine Oxid-Halbleiterschicht 105 über der Isolierschicht 233, ein Paar von Elektroden 107 in Kontakt mit der Oxid-Halbleiterschicht 105, eine Gate-Isolierschicht 109 in Kontakt mit der Isolierschicht 233, der Oxid-Halbleiterschicht 105 und dem Paar von Elektroden 107, und eine Gate-Elektrode 171, die sich mit der Oxid-Halbleiterschicht 105 überlappt, wobei die Gate-Isolierschicht 109 dazwischen angeordnet ist. Darüber hinaus ist eine Schutzschicht 113 vorgesehen, die die Gate-Isolierschicht 109 und die Gate-Elektrode 171 bedeckt. Zudem kann eine Verdrahtung ausgebildet werden, die über Öffnungen, die in der Gate-Isolierschicht 109 und der Schutzschicht 113 ausgebildet sind, mit dem Paar von Elektroden 107 in Kontakt steht.
  • Die Gate-Elektrode 231 kann in ähnlicher Weise ausgebildet werden wie die Gate-Elektrode 15 der Ausführungsform 1. Die Gate-Elektrode 231 weist vorzugsweise eine angeschrägte Seitenfläche auf, um die Abdeckung der Isolierschicht 233, die ausgebildet werden soll, zu verbessern. Der Winkel zwischen dem Substrat 101 und der Gate-Elektrode 231 ist größer als oder gleich 20° und kleiner als oder gleich 70°, vorzugsweise größer als oder gleich 30° und kleiner als oder gleich 60°.
  • Die Isolierschicht 233 kann in ähnlicher Weise ausgebildet werden wie jene der Basis-Isolierschicht 103 in Ausführungsform 2. Es sei angemerkt, dass die Isolierschicht 233 vorzugsweise eine flache Oberfläche aufweist, da die Oxid-Halbleiterschicht 105 in einem späteren Schritt über der Isolierschicht 233 ausgebildet wird. Somit wird eine Isolierschicht, die die Isolierschicht 233 bilden soll, über dem Substrat 101 und der Gate-Elektrode 231 ausgebildet, und die Isolierschicht wird einer Planarisierungsbehandlung unterzogen, so dass die Isolierschicht 233 mit einer geringen Oberflächenunebenheit ausgebildet wird.
  • In dem Transistor 230 in dieser Ausführungsform liegen sich die Gate-Elektrode 231 und die Gate-Elektrode 171 gegenüber, wobei die Oxid-Halbleiterschicht 105 dazwischen angeordnet ist. Durch Anlegen unterschiedlicher Potentiale an die Gate-Elektrode 231 und die Gate-Elektrode 171 wird vorzugsweise die Schwellenspannung des Transistors 230 gesteuert: die Schwellenspannung kann sich in die positive Richtung verschieben.
  • In dieser Ausführungsform ist die Schutzschicht 113 über dem Transistor 230 vorgesehen. Die Schutzschicht 113 ist eine Oxid-Isolierschicht mit einem höheren Gehalt als die stöchiometrische Zusammensetzung, gleich wie die Schutzschicht 23 in Ausführungsform 1. Es ist vorzuziehen, dass die Schutzschicht 113 mehr Sauerstoff als Sauerstoffleerstellen in der Oxid-Halbleiterschicht 105 umfasst. Folglich kann die Menge an Sauerstoffleerstellen in der Oxid-Halbleiterschicht 105 verringert werden, wodurch eine Verschiebung der Schwellenspannung in die negative Richtung unterdrückt wird. Außerdem wird ein höchst zuverlässiger Transistor ausgebildet, in dem eine Veränderung der Schwellenspannung über die Zeit oder eine Veränderung der Schwellenspannung aufgrund eines Gate-BT-Belastungstests unter Licht gering sind.
  • (Ausführungsform 9)
  • In dieser Ausführungsform wird ein Verfahren zur Herstellung eines Transistors mit einer herabgesetzten Wasserstoffkonzentration in der Oxid-Halbleiterschicht beschrieben. Ein solcher Transistor kann jeden der in Ausführungsformen 1 bis 8 beschriebenen Transistoren umfassen. Hier erfolgt die Beschreibung typischerweise unter Verwendung der Ausführungsformen 1 und 2; diese Ausführungsform kann jedoch mit jeder der anderen Ausführungsformen entsprechend kombiniert werden. Es sei angemerkt, dass wenigstens einer der Schritte, die in dieser Ausführungsform beschrieben sind, mit dem Herstellungsprozess des Transistors, der in einer der Ausführungsformen 1 und 2 beschrieben wird, kombiniert werden muss; es ist nicht notwendig, dabei alle Schritte zu kombinieren.
  • In sowohl der Oxid-Halbleiterschicht 19 in Ausführungsform 1 als auch der Oxid-Halbleiterschicht 105 in Ausführungsform 2 ist die Wasserstoffkonzentration niedriger als 5 × 1019 Atome/cm3, vorzugsweise niedriger als 5 × 1018 Atome/cm3, noch bevorzugter niedriger als oder gleich 1 × 1018 Atome/cm3, noch bevorzugter niedriger als oder gleich 5 × 1017 Atome/cm3, noch bevorzugter niedriger als oder gleich 1 × 1016 Atome/cm3.
  • Wasserstoff, der in jeder der Oxid-Halbleiterschichten 19 und 105 enthalten ist, reagiert mit Sauerstoff, der an ein Metallatom gebunden ist, um Wasser zu erzeugen, wodurch sich ein Defekt in einem Gitter bildet, aus dem Sauerstoff freigesetzt wird (oder einen Teil, aus dem Sauerstoff entfernt wird). Darüber hinaus erzeugt eine Bindung zwischen Wasserstoff und Sauerstoff die Bildung von Elektronen, die als Ladungsträger dienen. Somit werden in dem Schritt des Bildens der Oxid-Halbleiterschicht so viele Wasserstoff enthaltende Verunreinigungen wie möglich entfernt, wodurch die Wasserstoffkonzentration in der Oxid-Halbleiterschicht verringert werden kann. Wird ein stark gereinigter Oxidhalbleiter, aus dem so viel Wasserstoff wie möglich entfernt wird, als ein Kanalgebiet verwendet, kann eine Verschiebung der Schwellenspannung in die negative Richtung verringert werden und der Leckstrom zwischen einem Source und einem Drain des Transistors (typischerweise der Sperrstrom pro Kanalbreite) kann auf einige yA/μm bis einige zA/μm verringert werden. Folglich können die elektrischen Eigenschaften des Transistors verbessert werden.
  • Eines der Verfahren (ein erstes Verfahren) zur Verringerung der Wasserstoffkonzentration in der Oxid-Halbleiterschicht 19 ist wie folgt: vor der Bildung der Oxid-Halbleiterschicht 19 wird Wasserstoff oder Wasser, das in dem Substrat 11, der Basis-Isolierschicht 13, der Gate-Elektrode 15 und der Gate-Isolierschicht 17 enthalten ist, durch eine Wärmebehandlung oder eine Plasmabehandlung freigesetzt. Als Ergebnis dieses Verfahrens kann verhindert werden, dass Wasserstoff oder Wasser, das an dem Substrat 11, der Basis-Isolierschicht 13, der Gate-Elektrode 15 und der Gate-Isolierschicht 17 haftet oder darin enthalten ist, in die Oxid-Halbleiterschicht 19 diffundiert, indem in einem späteren Schritt eine Wärmebehandlung durchgeführt wird. Die Wärmebehandlung wird bei einer Temperatur größer als oder gleich 100°C und kleiner als die Entspannungstemperatur des Substrats in einer inerten Atmosphäre, einer Niederdruckatmosphäre oder einer Trockenluftatmosphäre durchgeführt. Ferner wird für die Plasmabehandlung ein Edelgas, Sauerstoff, Stickstoff oder Stickstoffoxid (beispielsweise Distickstoffoxid, Distickstoffmonoxid oder Stickstoffdioxid) verwendet. Es sei angemerkt, dass in den Ausführungsformen 2 bis 8 vor der Bildung der Oxid-Halbleiterschicht 105 Wasserstoff oder Wasser, das sowohl in dem Substrat 101 als auch in der Basis-Isolierschicht 103 enthalten ist, durch eine Wärmebehandlung oder eine Plasmabehandlung freigesetzt wird.
  • Ein weiteres Verfahren (ein zweites Verfahren) zur Verringerung der Wasserstoffkonzentration in den Oxid-Halbleiterschichten 19 und 105 ist wie folgt: vor der Bildung der Oxid-Halbleiterschicht mit einer Sputtervorrichtung wird ein Dummysubstrat in der Sputtervorrichtung angeordnet und eine Oxid-Halbleiterschicht über dem Dummysubstrat gebildet, so dass Wasserstoff, Wasser und dergleichen, das an der Targetoberfläche oder einem Abscheidungsschild anhaftet, entfernt wird. Folglich kann ein Eindringen von Wasserstoff, Wasser oder dergleichen in die Oxid-Halbleiterschicht verhindert werden.
  • Ein weiteres Verfahren (ein drittes Verfahren) zur Verringerung der Wasserstoffkonzentration in den Oxid-Halbleiterschichten 19 und 105 ist wie folgt: in dem Fall, in dem eine Oxid-Halbleiterschicht durch ein Sputterverfahren gebildet wird, wird beispielsweise eine Oxid-Halbleiterschicht bei einer Substrattemperatur, die größer als oder gleich 150°C und kleiner als oder gleich 750°C, vorzugsweise größer als oder gleich 150°C und kleiner als oder gleich 450°C, noch bevorzugter größer als oder gleich 200°C und kleiner als oder gleich 350°C abgeschieden. Als Ergebnis dieses Verfahrens kann das Eindringen von Wasserstoff, Wasser oder dergleichen in die Oxid-Halbleiterschicht verhindert werden.
  • Nachstehend wird eine Sputtervorrichtung, mit der die Oxid-Halbleiterschichten 19 und 105 mit einer geringen Wasserstoffkonzentration ausgebildet werden kann, detailliert beschrieben.
  • Die Leckrate einer Behandlungskammer, in der Oxid-Halbleiterschicht gebildet wird, ist vorzugsweise kleiner als oder gleich 1 × 10–10 Pa·m3/s. wobei das Eindringen von Wasserstoff, Wasser oder dergleichen in die durch ein Sputterverfahren zu bildende Schicht verringert werden kann.
  • Die Evakuierung der Behandlungskammer in der Sputtervorrichtung wird vorzugsweise mit einer Grobvakuumpumpe, wie beispielsweise einer Trockenpumpe, und einer Hochvakuumpumpe, wie beispielsweise einer Sputterionenpumpe, einer Turbomolekularpumpe oder einer Kryopumpe, in geeigneter Kombination durchgeführt. Die Turbomolekularpumpe weist eine hervorragende Leistungsfähigkeit bei der Evakuierung eines großen Moleküls auf, während sie eine geringe Leistungsfähigkeit bei der Evakuierung von Wasserstoff und Wasser aufweist. Ferner ist eine Kombination mit einer Sputterionenpumpe, die eine hohe Leistungsfähigkeit bei der Evakuierung von Wasserstoff aufweist, oder mit einer Kryopumpe, die eine hohe Leistungsfähigkeit bei der Evakuierung von Wasser aufweist, wirksam.
  • Ein an der inneren Wand der Behandlungskammer vorhandenes Adsorbat beeinflusst den Druck in der Behandlungskammer nicht, da es an der Innenwand adsorbiert wird, aber das Adsorbat führt zu einer Freisetzung eines Gases zum Zeitpunkt der Evakuierung der Behandlungskammer. Somit ist es wichtig, obwohl die Leckrate und die Evakuierungsrate keine Korrelation zueinander haben, dass das in der Behandlungskammer vorhandene Adsorbat so stark wie möglich desorbiert wird und die Evakuierung im Voraus unter Verwendung einer Pumpe mit hoher Evakuierungsfähigkeit durchgeführt wird. Es sei angemerkt, dass die Behandlungskammer einen Brennvorgang zur Förderung der Desorption des Adsorbats unterzogen wird. Beim Brennen bzw. Härten kann die Desorptionsrate des Adsorbats um ein Zehnfaches erhöht werden. Das Brennen sollte bei einer Temperatur von größer als oder gleich 100°C und kleiner als oder gleich 450°C durchgeführt werden. Zu diesem Zeitpunkt kann, wenn das Desorbat während der Zuführung eines inerten Gases entfernt wird, die Desorptionsrate von Wasser oder dergleichen, das nur schwer durch Evakuierung desorbierbar ist, weiter erhöht werden.
  • Wie zuvor beschrieben, wird bei dem Verfahren zur Bildung der Oxid-Halbleiterschicht das Eindringen von Verunreinigungen so gut wie möglich durch Steuerung des Drucks der Behandlungskammer, der Leckrate der Behandlungskammer und dergleichen verhindert, wodurch das Eindringen von Wasserstoff, Wasser oder dergleichen in die Oxid-Halbleiterschicht verringert werden kann.
  • Ein weiteres Verfahren (ein viertes Verfahren) zur Verringerung der Wasserstoffkonzentration in den Oxid-Halbleiterschichten 19 und 105 ist wie folgt: ein hochreines Gas, aus dem eine Verunreinigung, die Wasserstoff enthält, entfernt wird, wird (als) ein Quellengas verwendet. Als Ergebnis dieses Verfahrens kann das Eindringen von Wasserstoff, Wasser oder dergleichen in die Oxid-Halbleiterschicht verhindert werden.
  • Ein weiteres Verfahren (ein fünftes Verfahren) zur Verringerung der Wasserstoffkonzentration in den Oxid-Halbleiterschichten 19 und 105 ist wie folgt: eine Wärmebehandlung wird nach der Bildung der Oxid-Halbleiterschicht durchgeführt. Bei dieser Wärmebehandlung kann eine Dehydrierung oder Dehydration der Oxid-Halbleiterschicht durchgeführt werden.
  • Die Temperatur der Wärmebehandlung ist typischerweise größer als oder gleich 150°C und kleiner als die Entspannungstemperatur des Substrats, vorzugsweise größer als oder gleich 250°C und kleiner als oder gleich 450°C, noch bevorzugter größer als oder gleich 300°C und kleiner als oder gleich 450°C.
  • Die Wärmebehandlung wird in einer Inertgasatmosphäre, die Stickstoff oder ein Edelgas, wie beispielsweise Helium, Neon, Argon, Xenon oder Krypton enthält, durchgeführt. Alternativ kann die Wärmebehandlung zuerst in einer Inertgasatmosphäre durchgeführt werden und dann in einer Sauerstoffatmosphäre. Es ist vorzuziehen, dass obige Inertgasatmosphäre und obige Sauerstoffatmosphäre keinen Wasserstoff, Wasser oder dergleichen enthalten. Die Behandlungszeit beträgt 3 Minuten bis 24 Stunden.
  • Nach der Bildung der Oxid-Halbleiterschichten 19 und 105, die einer Elementtrennung unterzogen wurden, wie in 2B und 6A gezeigt, kann die Wärmebehandlung zur Dehydration oder Dehydrierung durchgeführt werden. Durch den obigen Schritt kann Wasserstoff, Wasser oder dergleichen, die in der Gate-Isolierschicht 17 oder der Basis-Isolierschicht 103 enthalten sind, bei der Behandlung zur Dehydration oder Dehydrierung effektiv freigesetzt werden.
  • Die Wärmebehandlung zur Dehydration oder Dehydrierung kann mehrmals durchgeführt werden und zudem als eine weitere Wärmebehandlung dienen.
  • Zumindest eines der ersten bis fünften Verfahren zur Verringerung der Wasserstoffkonzentration in der Oxid-Halbleiterschicht wird mit einem der Verfahren zur Herstellung eines Transistors, die in den Ausführungsformen 1 bis 8 beschrieben sind, kombiniert, wodurch es möglich ist, einen Transistor herzustellen, in dem eine stark gereinigte Oxid-Halbleiterschicht, aus der so viel Wasserstoff, Wasser oder dergleichen wie möglich entfernt wurde, als ein Kanalgebiet verwendet wird. Folglich kann eine Verschiebung der Schwellenspannung des Transistors in die negative Richtung verringert werden und der Leckstrom zwischen einem Source und Drain des Transistors (typischerweise der Sperrstrom pro Kanalbreite) kann auf einige yA/μm bis zu einigen zA/μm verringert werden. Somit können die elektrischen Eigenschaften des Transistors verbessert werden. Gemäß der Beschreibung dieser Ausführungsform kann ein Transistor mit hervorragenden elektrischen Eigenschaften hergestellt werden, indem eine Verschiebung der Schwellenspannung des Transistors in die negative Richtung verringert wird und die Menge an Leckstrom gering ist.
  • (Ausführungsform 10)
  • In dieser Ausführungsform wird eine Halbleitervorrichtung, die einen Transistor mit einem ersten Halbleitermaterial in einem unteren Abschnitt und einen Transistor mit einem zweiten Halbleitermaterial in einem oberen Abschnitt aufweist, wobei der Transistor mit dem ersten Halbleitermaterial ein Halbleitersubstrat umfasst, unter Bezugnahme auf die 13 beschrieben.
  • 13 zeigt ein Beispiel einer Querschnittsstruktur der Halbleitervorrichtung, die den Transistor mit dem ersten Halbleitermaterial in dem unteren Abschnitt und den Transistor mit dem zweiten Halbleitermaterial in dem oberen Abschnitt aufweist. Hier unterscheiden sich das erste Halbleitermaterial und das zweite Halbleitermaterial voneinander. Beispielsweise kann ein Halbleitermaterial mit Ausnahme eines Oxidhalbleiters als das erste Halbleitermaterial verwendet werden und ein Oxidhalbleiter kann als das zweite Halbleitermaterial verwendet werden. Das Halbleitermaterial mit Ausnahme des Oxidhalbleiters kann beispielsweise Silizium, Germanium, Siliziumgermanium, Siliziumkarbid, Galliumarsenid oder dergleichen umfassen und ist vorzugsweise ein Einkristallhalbleiter oder ein polykristalliner Halbleiter. Ein unter Verwendung eines Einkristallhalbleiters gebildeter Transistor kann auf einfache Weise bei hoher Geschwindigkeit bedient werden. Im Gegensatz dazu kann ein unter Verwendung eines Oxidhalbleiters gebildeter Transistor für eine Schaltung verwendet werden, die die Eigenschaft eines ausreichend niedrigen Sperrstroms pro Kanalbreite, der in etwa einige yA/μm bis zu einigen zA/μm beträgt, verwendet. Somit kann unter Verwendung der Halbleitervorrichtung, die in 13 dargestellt ist, eine Logikschaltung mit einem geringen Leistungsverbrauch gebildet werden. Alternativ kann ein organisches Halbleitermaterial oder dergleichen als das erste Halbleitermaterial verwendet werden.
  • Es kann entweder ein n-Kanaltansistor (NMOSFET) oder ein p-Kanaltansistor (PMOSFET) für jeden der Transistoren 704a, 704b und 704c verwendet werden. Hier werden für die Transistoren 704a und 704b p-Kanaltransistoren verwendet und für den Transistor 704c ein n-Kanaltransistor verwendet. In dem in 13 gezeigten Beispiel sind die Transistoren 704a und 704b auf einer Insel durch eine flache Grabenisolation (STI) 702 von anderen Elementen elektrisch isoliert. Andererseits ist der Transistor 704c auf einer anderen Insel durch die STI 702 von den Transistoren 704a und 704b elektrisch isoliert. Die Verwendung der STI 702 kann die Erzeugung eines Vogelschnabeleffekts in einem Elementtrennungsgebiet verringern, der in einem LOCOS-Elementtrennungsverfahren erzeugt wird, und kann die Größe des Elementtrennungsgebiets verringern. Andererseits muss in einer Halbleitervorrichtung, in der ein Transistor strukturell nicht miniaturisiert oder verkleinert werden muss, keine STI 702 gebildet werden und ein Elementtrennungshilfsmittel, wie beispielsweise eine LOCOS-Technik, kann verwendet werden.
  • Die Transistoren 704a, 704b und 704c in 13 umfassen jeweils ein Kanalgebiet, das in einem Substrat 701 vorgesehen ist, Verunreinigungsgebiete 705 (auch als ein Sourcegebiet und ein Draingebiet bezeichnet), die derart vorgesehen sind, dass das Kanalformungsgebiet dazwischen angeordnet ist, eine über dem Kanalgebiet ausgebildete Gate-Isolierschicht 706, und Gate-Elektroden 707 und 708, die über der Gate-Isolierschicht 706 vorgesehen sind, um mit dem Kanalgebiet zu überlappen. Die Gate-Elektrode kann eine Stapelschichtstruktur aus der Gate-Elektrode 707 mit einem ersten Material zur Erhöhung der Bearbeitungsgenauigkeit und der zweiten Gate-Elektrode 708 mit einem zweiten Material zur Verringerung des Widerstands als Verdrahtung aufweisen, ist jedoch nicht darauf beschränkt; das Material, die Anzahl der gestapelten Schichten, die Form oder dergleichen kann entsprechend der erforderlichen Spezifikationen angepasst werden. Es sei angemerkt, dass ein Transistor, dessen Sourceelektrode und Drainelektrode nicht in der Zeichnung dargestellt sind, der Einfachheit halber ebenfalls als ein Transistor bezeichnet werden kann.
  • Ferner sind Kontaktstecker 714a mit den Verunreinigungsgebieten 705, die in dem Substrat 701 vorgesehen sind, verbunden. Hier dienen die Kontaktstecker 714a auch als eine Sourceelektrode und eine Drainelektrode des Transistors 704a oder dergleichen. Darüber hinaus sind Verunreinigungsgebiete, die sich von den Verunreinigungsgebieten 705 unterscheiden, zwischen den Verunreinigungsgebieten 705 und dem Kanalgebiet vorgesehen. Die Verunreinigungsgebiete dienen als LDD-Gebiete oder Erweiterungsgebiete zur Steuerung der Verteilung eines elektrischen Feldes in der Nähe des Kanalgebiets, in Abhängigkeit von der darin eingebrachten Verunreinigungskonzentration. Seitenwand-Isolierschichten 710 sind an Seitenflächen der Gate-Elektroden 707 und 708 vorgesehen, wobei eine Isolierschicht 709 dazwischen angeordnet ist. Unter Verwendung der Isolierschicht 709 und der Seitenwand-Isolierschichten 710 können die LDD-Gebiete oder Erweiterungsgebiete ausgebildet werden.
  • Die Transistoren 704a, 704b und 704c werden mit einer Isolierschicht 711 bedeckt. Die Isolierschicht 711 dient als eine Schutzschicht und kann verhindern, dass Verunreinigungen von außen in das Kanalgebiet eindringen. Darüber hinaus kann, wenn die Isolierschicht 711 unter Verwendung eines Materials, wie beispielsweise Siliziumnitrid, durch ein CVD-Verfahren hergestellt wird, in dem Fall, bei dem ein einkristallines Silizium für das Kanalgebiet verwendet wird, eine Hydrierung des einkristallinen Siliziums durch Wärmebehandlung durchgeführt werden. Wird für die Isolierschicht 711 eine Isolierschicht verwendet, die Zugspannung oder Druckspannung aufweist, kann es im Halbleitermaterial in dem Kanalgebiet zu einer Verformung kommen. Indem ein Siliziummaterial in dem Kanalgebiet einer Zugspannung im Falle eines n-Kanaltransistors unterworfen wird oder indem ein Siliziummaterial in dem Kanalgebiet einer Druckspannung im Falle eines p-Kanaltransistors unterworfen wird, kann die Beweglichkeit des Transistors verbessert werden.
  • Hier weist der in 13 dargestellte Transistor 750 eine ähnliche Struktur wie der Transistor 170 der Ausführungsform 6 auf. Eine Basis-Isolierschicht des Transistors 750 weist eine zweischichtige Struktur mit einer Isolierschicht 725a und einer Isolierschicht 725b auf, und eine Gate-Elektrode 751 ist derart vorgesehen, dass sie einer Oxid-Halbleiterschicht des Transistors 750 gegenüberliegt, wobei die Basis-Isolierschicht dazwischen angeordnet ist. Die Isolierschicht 725a wird vorzugsweise unter Verwendung einer Isolierschicht gebildet, die Wasserstoff, Wasser und Sauerstoff abhalten kann, so dass verhindert werden kann, dass Sauerstoff von der Oxid-Halbleiterschicht nach außen diffundiert, und verhindert werden kann, dass Wasserstoff und Wasser von außen in die Oxid-Halbleiterschicht eindringen kann. Die Isolierschicht, die die Funktion aufweist, Wasserstoff, Wasser und Sauerstoff abzuhalten, wird typischerweise unter Verwendung einer Aluminiumoxidschicht gebildet. Für die Isolierschicht 725b kann in geeigneter Weise die Basis-Isolierschicht 103 der Ausführungsform 2 verwendet werden.
  • Obwohl der Transistor 170 der Ausführungsform 6 zur Beschreibung des Transistors 750 verwendet wird, kann jeder der Transistoren in den Ausführungsformen 1 bis 9 in geeigneter Weise verwendet werden.
  • Der Transistor 750, der das zweite Halbleitermaterial aufweist, ist mit einem Transistor, der das erste Halbleitermaterial in einer unteren Schicht aufweist, wie beispielsweise der Transistor 704a, in Abhängigkeit der benötigten Schaltkreiskonfiguration elektrisch verbunden. 13 zeigt einen beispielhaften Aufbau, bei dem ein Source oder ein Drain des Transistors 750 mit einem Source oder einem Drain des Transistors 704a elektrisch verbunden ist.
  • Das Source oder das Drain des Transistors 750 mit dem zweiten Halbleitermaterial ist mit Verdrahtung 734a, die über dem Transistor 750 gebildet ist, über einen Kontaktstecker 730b, der eine Gate-Isolierschicht 726 des Transistors 750 und Isolierschichten 727, 728 und 729 durchdringt, verbunden. Für die Gate-Isolierschicht 726 und die Isolierschicht 727 kann eine der Strukturen und Materialien, die in den Ausführungsformen 1 bis 9 beschrieben sind, in geeigneter Weise verwendet werden.
  • Die Verdrahtung 734a ist in einer Isolierschicht 731 eingebettet. Für die Verdrahtung 734a wird vorzugsweise ein niederohmiges leitendes Material, wie beispielsweise Kupfer oder Aluminium, verwendet. Unter Verwendung eines niederohmigen leitenden Materials kann eine RC-Verzögerung der Signale, die durch die Verdrahtung 734a übertragen werden, verringert werden. Wird für die Verdrahtung 734a Kupfer verwendet, wird eine Barriereschicht 733 ausgebildet, um zu verhindern, dass Kupfer in das Kanalgebiet diffundiert. Die Barriereschicht kann unter Verwendung eines Films aus Tantalnitrid, einer Stapelschicht aus Tantalnitrid und Tantal, einer Schicht Titannitrid, einer Stapelschicht aus Titannitrid und Titan, oder dergleichen gebildet werden, ist jedoch nicht auf Schichten aus diesen Materialien beschränkt, solange deren Funktion, eine Diffusion eines Verdrahtungsmaterials zu verhindern, und deren Adhäsion an das Verdrahtungsmaterial, an eine Basisschicht oder dergleichen gewährleistet wird. Die Barriereschicht 733 kann als eine Schicht gebildet werden, die von der Verdrahtung 734a getrennt ist, oder kann in einer solchen Weise gebildet werden, dass ein Barriereschichtmaterial in einem Verdrahtungsmaterial durch die Wärmebehandlung an den Innenwänden der Öffnungen, die in der Isolierschicht 731 vorgesehen sind, abgesondert wird.
  • Für die Isolierschicht 731 ist es möglich, einen Isolator, wie beispielsweise Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Borphosphorsilikatglas (BPSG), Phosphorsilikatglas (PSG), Siliziumoxid, dem Kohlenstoff zugesetzt ist (SiOC), Siliziumoxid, dem Fluor zugesetzt ist (SiOF), Tetraethylorthosilikat (TEOS), das Siliziumoxid umfasst, das aus Si(OC2H5)4 hergestellt wird, Hydrogensilseschioxan (HSQ), Methylsilseschioxan (MSQ), Organosilikatglas (OSG) oder ein Material auf organischer Polymerbasis zu verwenden. Insbesondere ist im Falle der fortschreitenden Miniaturisierung der Halbleitervorrichtung die parasitäre Kapazität zwischen den Verdrahtungen signifikant und eine Signalverzögerung erhöht. Somit ist die relative Dielektrizitätskonstante von Siliziumoxid (k = 4,0 bis 4,5) zu hoch und somit wird vorzugsweise ein Material mit k = 3,0 oder weniger verwendet. Da zudem die CMP-Behandlung durchgeführt wird, nachdem die Verdrahtung in der Isolierschicht eingebettet wurde, muss die Isolierschicht eine hohe mechanische Festigkeit aufweisen. Solange die mechanische Festigkeit gewährleistet werden kann, kann die Isolierschicht porös ausgebildet werden, um eine niedrigere Dielektrizitätskonstante aufzuweisen. Die Isolierschicht 731 wird durch ein Sputterverfahren, ein CVD-Verfahren, ein Beschichtungsverfahren, einschließlich eines Schleuderbeschichtungsverfahrens (auch als Spin-on-Glas (SOG) bezeichnet) oder dergleichen gebildet.
  • Es kann eine Isolierschicht 732 über der Isolierschicht 731 ausgebildet werden. Die Isolierschicht 732 dient als Ätzstoppschicht bei der Durchführung einer Planarisierungsbehandlung durch CMP oder dergleichen, nachdem das Verdrahtungsmaterial in der Isolierschicht 731 eingebettet wurde.
  • Über der Verdrahtung 734a wird eine Barriereschicht 735 ausgebildet und über der Barriereschicht 735 wird eine Schutzschicht 740 ausgebildet. Die Barriereschicht 735 wird vorgesehen, um eine Diffusion des Verdrahtungsmaterials, wie beispielsweise Kupfer, zu verhindern. Die Barriereschicht 735 kann nicht nur über einer Oberfläche der Verdrahtung 734a ausgebildet werden, sondern auch über den Isolierschichten 731 und 732. Die Barriereschicht 735 kann unter Verwendung eines Isoliermaterials, wie beispielsweise Siliziumnitrid, SiC oder SiBON, gebildet werden. Ist jedoch die Barriereschicht 735 dick, erhöht sich die Kapazität zwischen den Verdrahtungen; somit wird vorzugsweise ein Material mit Barriereeigenschaften und einer niedrigen Dielektrizitätskonstante ausgewählt.
  • Die Verdrahtung 734a wird mit einer Verdrahtung 723, die in einer niedrigeren Schicht als eine Barriereschicht 724 ausgebildet ist, über einen Kontaktstecker 730a verbunden. Der Kontaktstecker 730a ist über die Barriereschicht 724, die Isolierschichten 725A und 725b, die Gate-Isolierschicht 726, die Isolierschichten 727, 728 und 729 mit der Verdrahtung 723 verbunden, wobei sich der Stecker von dem Kontaktstecker 730b unterscheidet. Somit weist der Kontaktstecker 730a eine größere Höhe als der Kontaktstecker 730b auf. In dem Fall, in dem der Durchmesser des Kontaktsteckers 730a gleich dem des Kontaktsteckers 730b ist, ist ein Aspektverhältnis des Kontaktsteckers 730a größer als jenes des Kontaktsteckers 730b. Der Durchmesser des Kontaktsteckers 730a kann sich von dem des Kontaktsteckers 730b unterscheiden. Der Kontaktstecker 730a wird als zusammenhängender Stecker dargestellt, der unter Verwendung eines Materials gebildet wird; jedoch kann ein Kontaktstecker, der die Barriereschicht 724 und die Isolierschichten 725A und 725b durchdringt, und ein Kontaktstecker, der die Gate-Isolierschicht 726 und die Isolierschichten 727, 728 und 729 durchdringt, getrennt gebildet werden.
  • Ähnlich wie die Verdrahtung 734a und eine Verdrahtung 734b, wird die Verdrahtung 723 mit einer Barriereschicht 722 und der Barriereschicht 724 bedeckt und in die Isolierschicht 720 eingebettet. Wie in der 13 dargestellt, umfasst die Verdrahtung 723 einen oberen Verdrahtungsabschnitt und einen unteren Durchgangslochabschnitt. Der untere Durchgangslochabschnitt ist mit der Verdrahtung 718 in einer unteren Schicht verbunden. Die Verdrahtung 723, die diese Struktur aufweist, kann durch ein sogenanntes Dualdamaszenerverfahren oder dergleichen gebildet werden. Verdrahtungen in den oberen und unteren Schichten können unter Verwendung eines Kontaktsteckers anstatt des Dualdamaszenerverfahrens verbunden werden. Eine Isolierschicht, die als eine Ätzstoppschicht bei der Planarisierungsbehandlung, wie beispielsweise CMP, dient, kann über der Isolierschicht 720 ausgebildet werden.
  • Die Verdrahtung 718, die mit der Verdrahtung 723 elektrisch verbunden ist, kann mit einer ähnlichen Struktur wie jene der zuvor beschriebenen Verdrahtungsschicht über dem Transistor 750 gebildet werden. Der Transistor 704a, in dem das erste Halbleitermaterial wie beispielsweise Silizium für das Kanalgebiet verwendet wird, ist über einen Kontaktstecker 714a, der die Isolierschicht 711, eine Isolierschicht 712 und eine Isolierschicht 713 durchdringt, mit der Verdrahtung 718 verbunden. Eine Gate-Elektrode des Transistors 704c, in dem das erste Halbleitermaterial wie Silizium für das Kanalgebiet verwendet wird, ist über einen Kontaktstecker 714b, der die Isolierschicht 711, eine Isolierschicht 712 und eine Isolierschicht 713 durchdringt, mit der Verdrahtung 718 verbunden. Die Verdrahtung 718 ist mit den Barriereschichten 717 und 719 bedeckt und in einer Isolierschicht 715 in ähnlicher Weise wie die Verdrahtungen 734a und 734b eingebettet. Über der Isolierschicht 715 kann eine Isolierschicht 716, die als eine Ätzstoppschicht bei der Planarisierungsbehandlung wie CMP dient, vorgesehen sein.
  • Wie zuvor beschrieben, ist über eine Vielzahl von Kontaktsteckern und eine Vielzahl von Verdrahtungen der Transistor 704a, der das erste Halbleitermaterial aufweist und im unteren Abschnitt der Halbleitervorrichtung vorgesehen ist, mit dem Transistor 750, der das zweite Halbleitermaterial aufweist und in dem oberen Teil der Halbleitervorrichtung vorgesehen ist, elektrisch verbunden. Mittels der zuvor beschriebenen Struktur, in der der Transistor, der das erste Halbleitermaterial aufweist und bei hoher Geschwindigkeit bedienbar ist, mit dem Transistor, der das zweite Halbleitermaterial aufweist und einen erheblich niedrigen Sperrstrom umfasst, kombiniert wird, kann eine Halbleitervorrichtung mit einer Logikschaltung, die bei hoher Geschwindigkeit und geringem Leistungsverbrauch bedienbar ist, hergestellt werden.
  • Eine derartige Halbleitervorrichtung ist nicht auf die obige Struktur beschränkt und kann wie gewünscht abgeändert werden, sofern sie nicht vom Erfindungsgedanken der vorliegenden Erfindung abweicht. Beispielsweise können in obiger Beschreibung zwei Verdrahtungsschichten zwischen dem Transistor mit dem ersten Halbleitermaterial und dem Transistor mit dem zweiten Halbleitermaterial ausgebildet werden, es können jedoch auch eine Verdrahtungsschicht oder drei oder mehr Verdrahtungsschichten vorgesehen sein, oder die Transistoren können direkt ohne Verdrahtungen nur durch einen Kontaktstecker direkt verbunden sein. In diesem Fall kann beispielsweise auch eine Silizium-Durchkontaktierung (through-silicon via, TSV) verwendet werden. Darüber hinaus wird in obiger Beschreibung ein Material wie Kupfer in eine Isolierschicht eingebettet, um eine Verdrahtung zu bilden, jedoch kann auch eine Verdrahtung mit einer dreischichtigen Struktur aus einer Barriereschicht, einer Verdrahtungsmaterialschicht, einer Barriereschicht beispielsweise durch Strukturierung mit Hilfe eines Fotolithografieprozesses erhalten werden.
  • In dem Fall, bei dem eine Kupferverdrahtung als eine Lage zwischen den Transistoren 704a und 704b, die das erste Halbleitermaterial aufweisen, und dem Transistor 750, der das zweite Halbleitermaterial aufweist, gebildet wird, ist es insbesondere notwendig, den Einfluss der Wärmebehandlung, die in dem Herstellungsprozess des Transistors 750 mit der zweiten Halbleiterschicht durchgeführt wird, zu berücksichtigen. Mit anderen Worten ist es notwendig, darauf zu achten, dass die Temperatur der Wärmebehandlung, die in dem Prozess zur Herstellung des Transistors 750 mit der zweiten Halbleiterschicht durchgeführt wird, für die Eigenschaften des Verdrahtungsmaterials geeignet ist. Dies liegt daran, dass im Fall der Durchführung einer Wärmebehandlung bei hoher Temperatur an einer Komponente des Transistors 750, beispielsweise in dem Fall, bei dem die Kupferverdrahtung verwendet wird, eine Temperaturspannung erzeugt wird, die zu einem Problem wie Spannungsmigration führt.
  • (Ausführungsform 11)
  • Als Beispiele für die in einer der obigen Ausführungsformen beschriebenen Halbleitervorrichtung werden eine zentrale Recheneinheit, ein Mikroprozessor, ein Mikrocomputer, eine Speichervorrichtung, ein Bildsensor, eine elektrooptische Vorrichtung, eine lichtemittierende Anzeigevorrichtung und dergleichen verwendet. Die Halbleitervorrichtung kann für eine Vielzahl elektronischer Vorrichtungen verwendet werden. Beispiele für elektronische Vorrichtungen sind wie folgt: Anzeigevorrichtungen, Beleuchtungsvorrichtungen, Arbeitsplatzrechner, Textverarbeitungsvorrichtungen, Bildwiedergabegeräte, tragbare CD-Spieler, Radioempfänger, Tonbandgeräte, Stereokopfhörer, Stereoanlagen, Uhren, Schnurlostelefone, Sendeempfänger, tragbare drahtlose Geräte, Mobiltelefone, Smartphones, elektronische Bücher, Autotelefone, tragbare Spielgeräte, Rechenmaschinen, tragbare Informationsanschlussgeräte, E-Book-Reader, elektronische Übersetzer, Audioeingabegeräte, Kameras wie Videokameras oder Digitalkameras, Elektrorasierer, Hochfrequenz-Heizgeräte, elektrische Reiskocher, elektrische Waschmaschinen, elektrische Staubsauger, Warmwasserbereiter, elektrische Ventilatoren, Haartrockner, Klimaanlagen, Luftbefeuchter, Luftentfeuchter, Klimatechniksysteme, Geschirrspülmaschinen, Geschirrtrockenmaschinen, Kleidungstrockner, Futontrockner, elektrische Kühlschränke, elektrische Gefriergeräte, elektrische Kühl- und Gefrierschrankkombinationen, Tiefkühltruhen für die Haltung von DNA, Taschenlampen, Elektrowerkzeuge, Rauchmelder, medizinische Ausrüstungen, Orientierungslichter, Ampeln, Förderbänder, Aufzüge, Rolltreppen, Industrieroboter, Stromspeichersysteme, Elektrofahrzeuge, Hybridfahrzeuge, Plug-in-Hybridfahrzeuge, Kettenfahrzeuge, Mofas, Motorräder, elektrische Rollstühle, Golfwagen, Boote, Schiffe, U-Boote, Hubschrauber, Flugzeuge, Raketen, künstliche Satelliten, Raumsonden, Planetensonden und Weltraumfahrzeuge. In dieser Ausführungsform sind Beispiele für die Anwendung der in einem der obigen Ausführungsformen beschriebenen Halbleitervorrichtung auf tragbare Geräte wie beispielsweise Mobiltelefone, Smartphones oder E-Book-Reader mit Bezug auf 14A und 14B, 15, 16 und 17 beschrieben.
  • In tragbaren elektronischen Geräten, wie beispielsweise einem Mobiltelefon, einem Smartphone und einem E-Book-Reader wird ein SRAM oder ein DRAM zur temporären Bilddatenspeicherung verwendet. Dies liegt daran, dass die Ansprechgeschwindigkeit eines Flash-Speichers niedrig ist und somit ist ein Flash-Speicher für die Datenverarbeitung nicht geeignet. Hingegen weist ein SRAM oder ein DRAM, wenn dieser für die temporäre Bilddatenspeicherung verwendet wird, die folgenden Eigenschaften auf.
  • In einem gewöhnlichen SRAM, wie in 14A dargestellt, umfasst eine Speicherzelle sechs Transistoren, d. h. Transistoren 801 bis 806, die mit einem X-Decoder 807 und einem Y-Decoder 808 angetrieben werden. Die Transistoren 803 und 805 und die Transistoren 804 und 806 dienen jeweils als ein Inverter, mit dem eine Hochgeschwindigkeitsansteuerung durchgeführt werden kann. Jedoch weist ein SRAM den Nachteil eines großen Zellenbereichs auf, da eine Speicherzelle sechs Transistoren umfasst. Vorausgesetzt, dass die Mindestgröße einer Entwurfsregel F ist, beträgt die Fläche einer Speicherzelle in einem SRAM typischerweise 100 F2 bis 150 F2. Somit ist der Preis pro Bit eines SRAM im Vergleich zu den vielen anderen Speichervorrichtungen am höchsten.
  • Hingegen umfasst, wie in 14B gezeigt, eine Speicherzelle in einem DRAM einen Transistor 811 und einen Speicherkondensator 812 und wird durch einen X-Decoder 813 und einen Y-Decoder 814 angesteuert. Eine Zelle umfasst einen Transistor und einen Kondensator und weist eine geringe Fläche auf. Die Fläche einer Speicherzelle eines DRAM ist im Allgemeinen kleiner als oder gleich 10 F2. Es sei angemerkt, dass bei einem DRAM immer ein Auffrischen (refreshing) notwendig ist und selbst dann Leistung verbraucht wird, wenn kein Umschaltvorgang durchgeführt wird.
  • Jedoch kann bei der Verwendung des Transistors mit Sperrstrom, der in obiger Ausführungsform beschrieben wird, die elektrische Ladung in dem Speicherkondensator 812 für den Transistor 811 für lange Zeit gehalten werden und somit ist es nicht notwendig, ein regelmäßiges Refreshen durchzuführen. Somit kann die Fläche einer Speicherzelle und der Energieverbrauch verringert werden.
  • Nachstehend wird ein Blockschema einer tragbaren Vorrichtung in 15 beschrieben. Die in 15 dargestellte tragbare Vorrichtung umfasst eine HF-Schaltung 901, eine analoge Basisband-Schaltung 902, eine digitale Basisband-Schaltung 903, eine Batterie 904, eine Energieversorgungsschaltung 905, einen Anwendungsprozessor 906, einen Flash-Speicher 910, eine Anzeigesteuerung 911, eine Speicherschaltung 912, eine Anzeige 913, einen Berührungssensor 919, eine Audio-Schaltung 917, eine Tastatur 918 und dergleichen. Die Anzeige 913 umfasst einen Anzeigeabschnitt 914, einen Source-Treiber 915 und einen Gatetreiber 916. Der Anwendungsprozessor 906 umfasst eine zentrale Recheneinheit (CPU) 907, einen DSP 908, und eine Schnittstelle (IF) 909. Im Allgemeinen umfasst die Speicherschaltung 912 einen SRAM oder einen DRAM; durch Verwenden irgendeiner der Halbleitervorrichtungen, die in den zuvor erwähnten Ausführungsformen beschrieben werden, als die Speicherschaltung 912, kann das Schreiben und Lesen der Daten bei hoher Geschwindigkeit durchgeführt werden, können die Daten für lange Zeit aufbewahrt werden und kann der Leistungsverbrauch hinreichend verwendet werden. Ferner kann der Leistungsverbrauch der CPU 907 durch Verwenden der in einer der obigen Ausführungsformen beschriebenen Halbleitervorrichtung als eine Hauptspeichervorrichtung zum Speichern von Daten oder Befehlen oder als eine Pufferspeichervorrichtung zum Hochgeschwindigkeitslesen und -schreiben von Daten, wie beispielsweise ein Register oder einen Cache, der in der CPU 907 enthalten ist, verringert werden.
  • 16 zeigt ein Beispiel der Verwendung der in einem der obigen Ausführungsformen beschriebenen Halbleitervorrichtung in einer Speicherschaltung 950 für eine Anzeige. Die in 16 dargestellte Speicherschaltung 950 umfasst einen Speicher 952, einen Speicher 953, einen Schalter 954, einen Schalter 955 und eine Speichersteuerung 951. Ferner ist die Speicherschaltung mit einer Anzeigensteuerung 956 verbunden, die durch eine Signalleitung eingegebene Bilddaten (Eingangsbilddaten) und in den Speicher 952, 953 gespeicherte Daten (Speicherbilddaten) liest und steuert, und ist ebenfalls mit einer Anzeige 957 verbunden, die ein Bild auf der Grundlage eines Signals, das von der Anzeigensteuerung 956 eingegeben wird, anzeigt.
  • Zunächst werden Bilddaten (Eingangsbilddaten A) von einem Anwendungsprozessor (nicht gezeigt) gebildet. Die Eingangsbilddaten A werden durch den Schalter 954 in dem Speicher 952 aufbewahrt. Die Bilddaten (Speicherbilddaten A), die in dem Speicher 952 gehalten werden, werden über den Schalter 955 und der Anzeigensteuerung 956 an die Anzeige 957 übertragen und darauf angezeigt.
  • In dem Fall, bei dem die Eingangsbilddaten A nicht verändert werden, werden die Speicherbilddaten A im Allgemeinen durch die Anzeigensteuerung 956 mit einer Frequenz von 30 Hz bis 60 Hz über den Schalter 955 aus dem Speicher 952 ausgelesen.
  • Werden dann beispielsweise Daten, die auf dem Bildschirm angezeigt werden, durch einen Benutzer umgeschrieben (d. h., in dem Fall, in dem Eingangsbilddaten A verändert werden), werden neue Bilddaten (Eingangsbilddaten B) durch den Anwendungsprozessor gebildet. Die Eingangsbilddaten B werden über den Schalter 954 in dem Speicher 953 aufbewahrt. Die Speicherbilddaten A werden selbst während dieser Zeit periodisch über den Schalter 955 aus dem Speicher 952 ausgelesen. Nach der Vollendung der Speicherung der neuen Bilddaten (die Speicherbilddaten B) in dem Speicher 953 wird begonnen, aus dem nächsten Bildfeld der Anzeige 957 die Speicherbilddaten B auszulesen, diese über den Schalter 955 und die Anzeigesteuerung 956 an die Anzeige 957 zu übertragen und auf der Anzeige 957 darzustellen. Diese Leseoperation wird solange fortgesetzt, bis weitere neue Bilddaten in dem Speicher 952 vorhanden sind.
  • Durch abwechselndes Schreiben und Lesen von Bilddaten in und aus dem Speicher 952 und dem Speicher 953, wie zuvor beschrieben, werden Bilder auf der Anzeige 957 wiedergegeben. Es sei angemerkt, dass der Speicher 952 und der Speicher 953 nicht auf getrennte Speicher beschränkt sind und dass ein einzelner Speicher geteilt und verwendet werden kann. Durch Verwenden der in einer der obigen Ausführungsformen beschriebenen Halbleitervorrichtung für den Speicher 952 und 953 können Daten mit hoher Geschwindigkeit geschrieben und gelesen werden und für eine lange Zeit aufbewahrt werden, und zudem kann der Stromverbrauch hinreichend verringert werden.
  • Als Nächstes wird ein Blockschema eines E-Book-Readers in 17 beschrieben. Der in 17 dargestellte E-Book-Reader umfasst eine Batterie 1001, eine Leistungsversorgungsschaltung 1002, einen Mikroprozessor 1003, einen Flash-Speicher 10004, eine Audio-Schaltung 1005, eine Tastatur 1006, eine Speicherschaltung 1007, einen Berührungsbildschirm 1008, eine Anzeige 1009 und eine Anzeigesteuereinheit 1010.
  • Hier kann die in einer obigen Ausführungsformen beschriebene Halbleitervorrichtung für den Speicher 1007 in 17 verwendet werden. Die Speicherschaltung 1007 weist eine Funktion zum vorübergehenden Speichern der Inhalte eines Buches auf. Beispielsweise kann der Benutzer in einigen Fällen eine Markierungsfunktion verwenden. Wenn Benutzer einen E-Book-Reader lesen, möchten sie hin und wieder eine bestimmte Stelle markieren. Diese Kennzeichnung bezieht sich auf die Markierungsfunktion und Benutzer können Unterscheidungen zu anderen Stellen kennzeichnen, indem beispielsweise die Farbe eines dargestellten Buchstabens geändert wird, ein Wort unterstrichen wird, ein Buchstabe fett markiert oder die Schriftart eines Buchstabens verändert wird. Das heißt, es gibt eine Funktion zum Speichern und Aufbewahren von Informationen einer durch den Benutzer festgelegten Stelle. Zur Speicherung von Informationen für eine lange Zeit können die Informationen in den Flash-Speicher 1004 kopiert werden. Selbst in einem solchen Fall kann durch Verwendung der in einer der obigen Ausführungsformen beschriebenen Halbleitervorrichtung das Schreiben und Lesen von Daten mit hoher Geschwindigkeit durchgeführt werden, gespeicherte Daten für eine lange Zeit aufbewahrt und der Leistungsverbrauch hinreichend verringert werden.
  • Wie zuvor beschrieben, ist die in einer der obigen Ausführungsformen beschriebene Halbleitervorrichtung auf jeden der tragbaren Geräte, die in dieser Ausführungsform beschrieben sind, montierbar. Somit kann eine tragbare Vorrichtung erhalten werden, in der Schreiben und Lesen von Daten mit hoher Geschwindigkeit durchgeführt wird, Daten für eine lange Zeit aufbewahrt werden und der Leistungsverbrauch hinreichend reduziert wird.
  • Die in dieser Ausführungsform beschriebene Strukturen, Verfahren und dergleichen können angemessen in Kombination mit einer/einem der bei den anderen Ausführungsformen und Beispielen beschriebenen Strukturen, Verfahren und dergleichen verwendet werden.
  • [Beispiel 1]
  • In diesem Beispiel werden die Eigenschaften einer Silizium-Oxynitrid-Schicht beschrieben, die durch das Verfahren zur Bildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 gebildet wird. Insbesondere werden die Ergebnisse der thermischen Desorptionsspektroskopie (TDS) für die Beschreibung verwendet, die durchgeführt wird, um den Sauerstoffgehalt in der durch das obige Verfahren gebildeten Oxynitridsiliziumschicht zu analysieren.
  • Zunächst werden Proben, die hergestellt wurden, beschrieben. Jede der Proben weist eine Struktur auf, bei der eine 400 nm dicke Silizium-Oxynitrid-Schicht über einem Siliziumwafer gebildet wird, indem die Bedingungen zur Bildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 verwendet werden.
  • Die Bedingungen zur Bildung der Silizium-Oxynitrid-Schicht sind wie folgt: der Siliziumwafer wird in eine Behandlungskammer einer Plasma-CVD-Vorrichtung angeordnet; Silan und Distickstoffmonoxid werden als Quellengas bei jeweils 160 sccm und 4000 sccm in die Behandlungskammer eingebracht; der Druck in der Behandlungskammer wurde auf 200 Pa eingestellt; und eine Leistung von 1500 W wurde mit einer Hochfrequenzleistungsversorgung von 27,12 MHz zugeführt. Ferner betrug die Substrattemperatur, bei der die Silizium-Oxynitrid-Schicht gebildet wurde, 220°C. Die in diesem Beispiel verwendete Plasma-CVD-Vorrichtung umfasste eine Plasma-CVD-Vorrichtung mit einer Parallelplatte mit einer Elektrodenfläche von 6000 cm2 und die Leistung pro Flächeneinheit (die Leistungsdichte), in die die zugeführte Leistung umgewandelt wurde, betrug 0,25 W/cm2.
  • Die durch das obige Verfahren hergestellte Probe ist Probe A1.
  • Ferner wurde als Vergleichsbeispiel eine Probe A2, bei einer eine Silizium-Oxynitrid-Schicht über einem Siliziumwafer ausgebildet wird, unter Verwendung der Plasma-CVD-Vorrichtung, die für die Herstellung der Probe A1 verwendet wurde, hergestellt. Die Silizium-Oxynitrid-Schicht der Probe A2 wurde in folgender Weise hergestellt: Silan und Distickstoffmonoxid wurden bei jeweils 30 sccm und 4000 sccm in die Behandlungskammer eingebracht; der Druck der Behandlungskammer wurde auf 200 Pa eingestellt; und eine Leistung von 150 W wurde mit einer Hochfrequenzleistungsversorgung von 27,12 MHz zugeführt. Es sei angemerkt, dass die Leistung pro Flächeneinheit (die Leistungsdichte), in die die zugeführte Leistung umgewandelt wird, 0,025 W/cm2 betrug.
  • Danach wurden die Probe A1 und die Probe A2 einer TDS-Analyse unterzogen. 18 zeigt die Ergebnisse der TDS-Analyse. In 18 zeigt die horizontale Achse die Substrattemperatur der Probe A1 und der Probe A2 und die vertikale Achse zeigt die Peakintensität eines TDS-Spektrums.
  • In der TDS-Analyse ist ein Peak, der in einem Gebiet beobachtet wird, in dem die Substrattemperatur größer als oder gleich 300°C und kleiner als oder gleich 400°C ist, ein Peak, der aus der Abgabe von Sauerstoff (insbesondere ein Sauerstoffatom oder ein Sauerstoffmolekül), das in der analysierten Probe enthalten ist (hier Probe A1 und Probe A2) nach außen abgeleitet wird. Es sei angemerkt, dass die Gesamtmenge an Sauerstoff, die nach außen abgegeben wird, dem Integralwert eines Spektrums entspricht. In dem Fall, in dem die Silizium-Oxynitrid-Schicht einen höheren Sauerstoffgehalt aufweist als die stöchiometrische Zusammensetzung, wird angenommen, dass überschüssiger Sauerstoff leicht nach außen abgegeben wird. Somit kann anhand der Stärke der Peakintensität der Sauerstoffgehalt in der Silizium-Oxynitrid-Schicht bestimmt werden.
  • Wie in 18 gezeigt, ist ein Peak der Probe A1 höher als der Peak der Probe A2. Der Peak wird hier aus einer Abgabe von Sauerstoff nach außen abgeleitet. Somit zeigt sich, dass der Sauerstoffgehalt in der Silizium-Oxynitrid-Schicht in der Probe A1 größer ist als der Sauerstoffgehalt in der Silizium-Oxynitrid-Schicht der Probe A2.
  • Als Nächstes wird die Auswirkung einer Leistungszufuhr zur Bildung der Isolierschicht durch das Verfahren zur Ausbildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 beschrieben.
  • Die hergestellten Proben werden im Nachfolgenden beschrieben. Jede der Proben hat die gleiche Struktur wie Probe A1, jedoch betrug die Leistungszufuhr zur Ausbildung der Silizium-Oxynitrid-Schicht als die Isolierschicht 1000 W (0,17 W/cm2) oder 2000 W (0,33 W/cm2). Es sei angemerkt, dass die anderen Bedingungen zur Ausbildung der Silizium-Oxynitrid-Schicht gleich wie jene für Probe A1 waren.
  • Hierbei ist die Probe, die durch Zuführen einer Leistung von 1000 W (0,17 W/cm2) erhalten wird, Probe A3 und die Probe, die durch Zuführen einer Leistung von 2000 W (0,33 W/cm2) erhalten wird, Probe A4.
  • Die Probe A3 und die Probe A4 wurden der TDS-Analyse unterzogen. Der durch die TDS-Analyse bestimmte Sauerstoffgehalt wurde zuvor beschrieben. 19A zeigt den Sauerstoffgehalt in der Probe A1, der Probe A3, der Probe A4 und der Probe A2, die durch die TDS-Analyse bestimmt wurden.
  • Gemäß 19A, zeigt sich, dass je höher die zur Bildung der Silizium-Oxynitrid-Schicht zugeführte Leistung ist, desto größer ist der Sauerstoffgehalt, der in der Probe enthalten ist.
  • Als Nächstes wird die Auswirkung des Drucks beschrieben, der zur Bildung der Isolierschicht durch das Verfahren zur Bildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 eingestellt wird.
  • Die hergestellten Proben werden im Folgenden beschrieben. Jede der Proben wies die gleiche Struktur wie Probe A1 auf, jedoch betrug der Druck, der zur Ausbildung der Silizium-Oxynitrid-Schicht eingestellt wird, 120 Pa oder 250 Pa. Es sei angemerkt, dass die anderen Bedingungen zur Bildung der Silizium-Oxynitrid-Schicht gleich wie jene für die Probe A1 waren.
  • Hierbei ist die Probe, die mit einem auf 120 Pa eingestellten Druck erhalten wird, Probe A5 und die Probe, die mit dem auf 250 Pa eingestellten Druck erhalten wird, ist die Probe A6.
  • Die Probe A5 und die Probe A6 wurden der TDS-Analyse unterzogen. Der durch die TDS-Analyse ermittelte Sauerstoffgehalt wurde oben beschrieben. 19B zeigt den Sauerstoffgehalt, der in Probe A1, Probe A5 und Probe A6 enthalten ist, der anhand der TDS-Analyse ermittelt wurden.
  • Anhand 19B ist es ersichtlich, dass der in der Probe enthaltene Sauerstoffgehalt ansteigt, wenn der zur Bildung der Silizium-Oxynitrid-Schicht eingestellte Druck erhöht wird.
  • Wie zuvor beschrieben, zeigt sich, dass unter Verwendung des Verfahrens zur Bildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 zur Bildung einer Silizium-Oxynitrid-Schicht, die Silizium-Oxynitrid-Schicht einen höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung aufweisen kann. Ein Teil des in der Silizium-Oxynitrid-Schicht enthaltenen Sauerstoffs wird durch Erwärmung freigesetzt. Wird somit die Silizium-Oxynitrid-Schicht als eine Schutzschicht eines Transistors verwendet, kann der freigesetzte Sauerstoff in eine Oxid-Halbleiterschicht des Transistors diffundieren. Folglich kann ein Transistor mit hervorragenden elektrischen Eigenschaften gebildet werden.
  • [Beispiel 2]
  • In diesem Beispiel werden Ergebnisse der TDS-Analyse von Proben mit anderen Strukturen als jene des Beispiels 1 beschrieben. Die TDS-Analyse wurde zur Ermittlung der Eigenschaften einer Silizium-Oxynitrid-Schicht, die durch das Verfahren zur Ausbildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 gebildet wird, durchgeführt.
  • Die in diesem Beispiel hergestellten Proben weisen jeweils eine Stapelstruktur auf, in der eine 50 nm dicke Siliziumnitridschicht über einem Siliziumwafer gebildet wird und eine 200 nm dicke Silizium-Oxynitrid-Schicht über der Siliziumnitridschicht gebildet wird.
  • Die Siliziumnitridschicht wurde auf folgende Weise gebildet: der Siliziumwafer wurde in eine Behandlungskammer einer Plasma-CVD-Vorrichtung angeordnet; Silan und Stickstoff wurden jeweils mit 50 sccm und 5000 sccm in die Behandlungskammer eingebracht; der Druck in der Behandlungskammer wurde auf 60 Pa eingestellt; und eine Leistung von 150 W wurde mit einer Hochfrequenzleistungsquelle von 27,12 MHz zugeführt. Ferner betrug die Substrattemperatur, bei der die Siliziumnitridschicht gebildet wurde, 350°C. Es sei angemerkt, dass die in diesem Beispiel verwendete Plasma-CVD-Vorrichtung ähnlich der des Beispiels 1 ist und die Leistungsdichte, in die die zugeführte Leistung umgewandelt wird, betrug 0,25 W/cm2.
  • Danach wurde über der Siliziumnitridschicht eine Silizium-Oxynitrid-Schicht auf folgende Weise gebildet: Silan und Distickstoffmonoxid wurden mit jeweils 160 sccm und 4000 sccm in die Behandlungskammer eingebracht; der Druck in der Behandlungskammer wurde auf 200 Pa eingestellt; und eine Leistung von 1500 W (0,25 W/cm2) wurde mit einer Hochfrequenzleistungsquelle von 27,12 MHz zugeführt. Ferner betrug die Substrattemperatur, bei der die Silizium-Oxynitrid-Schicht gebildet wurde, 220°C. Eine in dieser Weise gebildete Probe entspricht der Probe B1.
  • Darüber hinaus wurde eine Probe B2 gebildet, in der über der Siliziumnitridschicht eine Silizium-Oxynitrid-Schicht unter anderen Bedingungen als zuvor beschrieben, gebildet wurde. Die Bedingungen zur Bildung einer Silizium-Oxynitrid-Schicht der Probe B2 sind wie folgt: Silan und Distickstoffmonoxid wurden jeweils mit 100 sccm und 3000 sccm der Behandlungskammer zugeführt; der Druck in der Behandlungskammer wurde auf 40 Pa eingestellt; und eine Leistung von 1500 W (0,25 W/cm2) wurde mit einer Hochfrequenzleistungsquelle von 27,12 MHz zugeführt. Zudem betrug die Substrattemperatur, bei der die Silizium-Oxynitrid-Schicht gebildet wurde, 350°C.
  • Danach wurde die Probe B1 und die Probe B2 einer TDS-Analyse unterzogen. 20A und 20B zeigen die Ergebnisse der TDS-Analyse. Die TDS-Analyse in diesem Beispiel wurde auf ähnliche Weise wie in Beispiel 1 durchgeführt. In sowohl 20A als auch 20B zeigt die horizontale Achse die Substrattemperatur der Probe B1 und der Probe B2 und die vertikale Achse zeigt die Peakintensität eines TDS-Spektrums.
  • 20A zeigt Spektren, die den Sauerstoffgehalt darstellen, der aus der Probe B1 und der Probe B2 nach außen abgegeben wurde. 20B zeigt Spektren, die den Feuchtigkeitsgehalt darstellen, der aus der Probe B1 und der Probe 62 nach außen abgegeben wurde. Wie in Beispiel 1 kann anhand des Ausmaßes der Peakintensitäten in 20A und 20B der Sauerstoffgehalt und der Feuchtigkeitsgehalt, die in den Silizium-Oxynitrid-Schichten der Probe B1 und der Probe B2 enthalten sind, ermittelt werden.
  • Gemäß 20A ist ein Peak der Probe B1 höher als der Peak der Probe B2. Der Peak wird hier aus der Abgabe von Sauerstoff nach außen abgeleitet. Somit zeigt sich, dass der Sauerstoffgehalt, der in der Silizium-Oxynitrid-Schicht der Probe B1 enthalten ist, größer ist als der Sauerstoffgehalt, der in der Silizium-Oxynitrid-Schicht der Probe B2 enthalten ist.
  • Aus den obigen Ergebnissen zeigt sich, dass unter Verwendung des Verfahrens zur Ausbildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 (die Substrattemperatur ist größer als oder gleich 180°C und kleiner als oder gleich 250°C) zur Bildung einer Silizium-Oxynitrid-Schicht, die Silizium-Oxynitrid-Schicht einen höheren Sauerstoffgehalt als die stöchiometrische Zusammensetzung aufweisen kann.
  • Gemäß 20B ist ein Peak der Probe B1 größer als der Peak der Probe B2. Der Peak wird hier aus der Abgabe von Feuchtigkeit nach außen abgeleitet. Es sei angemerkt, dass der Peak bei einer Substrattemperatur von in etwa 100°C aus der Freisetzung von adsorbierter Feuchtigkeit abgeleitet wird. Dieses Ergebnis zeigt, dass im Vergleich zur Probe B2, die Probe B1 eine dünne Schicht aufweist, so dass Feuchtigkeit darauf leicht adsorbiert. Mit anderen Worten ist der Feuchtigkeitsgehalt, der in der Silizium-Oxynitrid-Schicht der Probe B1 enthalten ist, größer als der in der Probe B2, wobei der Grund dafür wahrscheinlich darin liegt, dass die Durchflussrate von Silan bei der Bildung der Silizium-Oxynitrid-Schicht in der Probe B1 höher ist als jene von Silan bei der Bildung der Silizium-Oxynitrid-Schicht in der Probe B2, und dass die Substrattemperatur der Probe B1 niedriger ist als jene der Probe B2.
  • [Beispiel 3]
  • In diesem Beispiel wird die Menge der Defekte, die in einer Oxid-Halbleiterschicht zum Zeitpunkt der Bildung einer Silizium-Oxynitrid-Schicht über der Oxid-Halbleiterschicht erzeugt werden, beschrieben. Insbesondere werden die Ergebnisse der ESR-Messung und die Ergebnisse der konstanten Fotostrom-Methode (constant photocurrent method, CPM), die an Proben, in denen jeweils eine Silizium-Oxynitrid-Schicht über einer Oxid-Halbleiterschicht gebildet wird, durchgeführt wurden, für die Beschreibung verwendet.
  • Zunächst werden die Ergebnisse der ESR-Messung beschrieben. Die Proben, die hergestellt wurden, werden im Nachfolgenden beschrieben. Jede der hergestellten Proben wies eine Stapelstruktur auf, in der eine 100 nm dicke Oxid-Halbleiterschicht über einem Quarzsubstrat und eine 400 nm dicke Silizium-Oxynitrid-Schicht über der Oxid-Halbleiterschicht gebildet wurden.
  • Eine IGZO-Schicht, die eine CAAC-OS-Schicht ist, wurde über dem Quarzsubstrat ausgebildet. Die IGZO-Schicht wurde derart gebildet, dass ein Sputtertarget mit In:Ga:Zn = 1:1:1 (Atomverhältnis) verwendet wurde, Argon und Sauerstoff als Sputtergas in die Behandlungskammer einer Sputtervorrichtung mit einer Durchflussrate von jeweils 50 sccm eingeführt wurden und die Schichtbildung mit einem Gleichstrom von 5 kW zugeführt wurde, wobei der Druck in der Behandlungskammer auf 0,6 Pa eingestellt wurde. Es sei angemerkt, dass die IGZO-Schicht bei einer Substrattemperatur von 170°C gebildet wurde. Nach der Bildung der IGZO-Schicht wurde eine erste Wärmebehandlung in einer Stickstoffatmosphäre durchgeführt und anschließend wurde eine zweite Wärmebehandlung in einer Atmosphäre aus Stickstoff und Sauerstoff durchgeführt. Die Temperatur für sowohl die erste Wärmebehandlung als auch die zweite Wärmebehandlung betrug 350°C und die Behandlungszeit für sowohl die erste Wärmebehandlung als auch die zweite Wärmebehandlung betrug 1 Stunde.
  • Danach wurde die Silizium-Oxynitrid-Schicht in folgender Weise ausgebildet: das Quarzsubstrat, das über der IGZO-Schicht ausgebildet wurde, wurde in einer Behandlungskammer einer Plasma-CVD-Vorrichtung angeordnet; Silan und Distickstoffmonoxid wurden als Quellengas mit jeweils 160 sccm und 4000 sccm der Behandlungskammer zugeführt; der Druck der Behandlungskammer wurde auf 120 Pa eingestellt; und eine Leistung wurde mit einer Hochfrequenzleistung von 27,12 MHz zugeführt. Es sei angemerkt, dass die Plasma-CVD-Vorrichtung eine Plasma-CVD-Vorrichtung mit einer Parallelplatte mit einer Elektrodenfläche von 6000 cm2 umfasst. Hinsichtlich der zugeführten Leistung (der Leistungsdichte) gab es drei Bedingungen. Die Probe, die mit einer Leistung von 1000 W (0,17 W/cm2) gebildet wurde, ist Probe C1, die Probe die mit einer Leistung von 1500 W (0,25 W/cm2) gebildet wurde, ist Probe C2 und die Probe, die mit einer Leistung von 2000 W (0,33 W/cm2) gebildet wurde, ist Probe C3.
  • Anschließend wurde an Probe C1 bis Probe C3 eine ESR-Messung durchgeführt. Die Bedingungen für die ESR-Messung sind wie folgt. Die Messtemperatur lag bei Raumtemperatur (25°C), eine Hochfrequenzleistung (Mikrowellenleistung) von 9,2 GHz betrug 20 mW, und die Richtung des Magnetfeldes verlief parallel zu einer Oberfläche einer jeden der Silizium-Oxynitrid-Schichten in den Proben. Die untere Erfassungsgrenze der Anzahl von Spins pro Flächeneinheit eines Signals bei g = 1,93, aufgrund der Sauerstoffleerstellen in der IGZO-Schicht, betrug 1,0 × 1012 Spins/cm2.
  • Die Ergebnisse der ESR-Messung sind in der 21 gezeigt. Die 21 zeigt eine Beziehung zwischen der zugeführten Leistung zur Bildung der Silizium-Oxynitrid-Schicht und der Anzahl der Spins pro Flächeneinheit eines Signals bei g = 1,93 in der Oxid-Halbleiterschicht. Da die Anzahl der Spins pro Flächeneinheit gering ist, ist die Anzahl der Sauerstoffleerstellen in der Oxid-Halbleiterschicht gering.
  • Gemäß 21 ist die Anzahl der Spins pro Flächeneinheit in der Probe C2 und die in der Probe C3 kleiner als die in der Probe C1. Somit kann unter Verwendung des Verfahrens zur Bildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 zur Ausbildung einer Silizium-Oxynitrid-Schicht über der Oxid-Halbleiterschicht, die Anzahl der Sauerstoffleerstellen in der Oxid-Halbleiterschicht, die aufgrund der Bildung der Silizium-Oxynitrid-Schicht erzeugt werden, weiter verringert werden.
  • Darüber hinaus wurden Proben hergestellt. In jeder der Proben wurde ein Siliziumoxynitrid derart gebildet, dass die Leistung zur Bildung des Siliziumoxynitrids bei 1500 W (0,25 W/cm2) konstant war, die Durchflussrate von Silan 120 sccm oder 200 sccm betrug. Die Probe, die mit einer Silan-Durchflussrate von 120 sccm gebildet wurde, ist Probe C4, und die Probe, die mit einer Silan-Durchflussrate von 200 sccm gebildet wurde, ist Probe C5.
  • Eine ESR-Messung wurde unter ähnlichen Bedingungen wie zuvor an Probe C2 und Probe C4 bis Probe C5 durchgeführt. Die Ergebnisse sind in 22 gezeigt. 22 zeigt eine Beziehung zwischen der Durchflussrate von Silan, die zur Bildung der Silizium-Oxynitrid-Schicht zugeführt wurde, und der Anzahl der Spins pro Flächeneinheit eines Signals bei g = 1,93 in der Oxid-Halbleiterschicht.
  • Gemäß 22 verringert sich die Anzahl der Spins pro Flächeneinheit, wenn die Durchflussrate von Silan bei der Bildung der Silizium-Oxynitrid-Schicht erhöht wird. Somit kann durch Ausbildung der Silizium-Oxynitrid-Schicht über der Oxid-Halbleiterschicht mit einer hohen Durchflussrate von Silan, die Sauerstoffleerstellen in der Oxid-Halbleiterschicht, die aufgrund der Bildung der Silizium-Oxynitrid-Schicht erzeugt werden, weiter verringert werden.
  • Danach wurde an Probe C2, Probe C4 und Probe C5 eine Wärmebehandlung bei 300°C durchgeführt und anschließend wurde an diesen eine ESR-Messung durchgeführt. Aus den Ergebnissen der Messung zeigt sich, dass sowohl in Probe C2, Probe C4 als auch Probe C5 die Anzahl der Spins pro Flächeneinheit eines Signals bei g = 1,93, das durch Sauerstoffleerstellen in der IGZO-Schicht auftritt, niedriger war als eine untere Erfassungsgrenze (1,0 × 1012 Spins/cm2).
  • Dementsprechend wurde herausgefunden, dass die Sauerstoffleerstellen in der Oxid-Halbleiterschicht verringert werden können, wenn die Wärmebehandlung erst dann durchgeführt wird, nachdem die Silizium-Oxynitrid-Schicht über der Oxid-Halbleiterschicht unter Verwendung des Verfahrens zur Ausbildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 gebildet wurde.
  • Nachstehend werden die CPM-Messergebnisse beschrieben. Proben, die hergestellt wurden, werden im Nachfolgenden beschrieben.
  • Zunächst wurde eine Oxid-Halbleiterschicht über einem Substrat, das ein Glassubstrat war, gebildet.
  • Als Oxid-Halbleiterschicht wurde eine IGZO-Schicht, die eine CAAC-OS-Schicht war, durch ein Sputterverfahren gebildet, eine Maske wurde über der IGZO-Schicht durch einen Fotolithografieschritt gebildet und ein Teil der IGZO-Schicht wurde unter Verwendung der Maske geätzt. Dann wurde die geätzte IGZO-Schicht einer Wärmebehandlung zur Ausbildung der Oxid-Halbleiterschicht unterzogen. Es sei angemerkt, dass in diesem Beispiel eine 100 nm dicke IGZO-Schicht gebildet wurde.
  • Die IGZO-Schicht wurde derart gebildet, dass ein Sputtertarget mit In:Ga:Zn = 1:1:1 (Atomverhältnis) verwendet wurde, Argon und Sauerstoff als Sputtergas der Behandlungskammer einer Sputtervorrichtung mit einer Durchflussrate von jeweils 50 sccm zugeführt wurde und die Schichtbildung mit einem Gleichstrom von 5 kW durchgeführt wurde, wobei der Druck in der Behandlungskammer auf 0,7 Pa eingestellt wurde. Es sei angemerkt, dass die IGZO-Schicht bei einer Substrattemperatur von 170°C gebildet wurde.
  • Die an der geätzten IGZO-Schicht durchgeführte Wärmebehandlung umfasst eine erste Wärmebehandlung in einer Stickstoffatmosphäre und eine zweite Wärmebehandlung in einer Atmosphäre aus Stickstoff und Sauerstoff, die nach der ersten Wärmebehandlung durchgeführt wird. Die Temperatur sowohl der ersten Wärmebehandlung als auch der zweiten Wärmebehandlung betrug 450°C und die Behandlungszeit für sowohl die erste Wärmebehandlung als auch die zweite Wärmebehandlung betrug 1 Stunde.
  • Danach wurde ein Paar von Elektroden ausgebildet, die mit der Oxid-Halbleiterschicht in Kontakt stehen.
  • Eine leitende Schicht wurde über der Oxid-Halbleiterschicht gebildet, eine Maske wurde über der leitenden Schicht mit einem Fotolithografieschritt gebildet und ein Teil der leitenden Schicht wurde unter Verwendung der Maske geätzt, um so das Paar von Elektroden zu bilden. Es sei angemerkt, dass die leitende Schicht eine derartige Struktur aufwies, das eine 400 nm dicke Aluminiumschicht über einer 100 nm dicken Titanschicht und eine 100 nm dicke Titanschicht über der Aluminiumschicht gebildet wurden.
  • Danach wurde eine Wärmebehandlung durchgeführt. Die Wärmebehandlung wurde bei einer Temperatur von 300°C in einer Atmosphäre aus Sauerstoff und Stickstoff für 1 Stunde durchgeführt.
  • Danach wurde eine Isolierschicht über der Oxid-Halbleiterschicht und dem Paar von Elektroden gebildet.
  • Als die Isolierschicht wurde eine Silizium-Oxynitrid-Schicht mit dem Verfahren zur Bildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 gebildet. Insbesondere wurde eine 400 nm dicke Silizium-Oxynitrid-Schicht in folgender Weise gebildet: Silan und Distickstoffmonoxid wurden jeweils mit 160 sccm und 4000 sccm der Behandlungskammer einer Plasma-CVD-Vorrichtung zugeführt; der Druck der Behandlungskammer wurde auf 200 Pa eingestellt; und eine Leistung von 1500 W (0,25 W/cm2) wurde mit einer Hochfrequenzleistung von 27,12 MHz zugeführt. Ferner betrug die Substrattemperatur, bei der die Isolierschicht gebildet wurde, 220°C.
  • Nach der Bildung der Isolierschicht wurde die Struktur, die mit den bis jetzt beschriebenen Schritten erhalten wurde, einer Wärmebehandlung unterzogen. Die Wärmebehandlung wurde bei 300°C in einer Atmosphäre aus Sauerstoff und Stickstoff für 1 Stunde durchgeführt.
  • Die Probe, die durch die obigen Schritte erhalten wurde, wird als Probe C6 bezeichnet.
  • Hier werden die Schritte zur Herstellung einer Probe, die ein Vergleichsbeispiel darstellt, beschrieben. Die Probe eines Vergleichsbeispiels (im Nachfolgenden als Probe C7 bezeichnet) ist ein Transistor, in dem eine Isolierschicht in folgender Weise gebildet wird, wobei die anderen Schritte gleich wie jene sind, die in der Probe C6 verwendet wurden. Für die Isolierschicht der Probe C7 wurde eine 400 nm dicke Silizium-Oxynitrid-Schicht unter den Bedingungen gebildet, dass Silan und Distickstoffmonoxid jeweils mit 30 sccm und 4000 sccm einer Behandlungskammer einer Plasma-CVD-Vorrichtung zugeführt wurden; der Druck der Behandlungskammer auf 200 Pa eingestellt wurde, und eine Leistung von 150 W (0,025 W/cm2) mit einer Hochfrequenzleistung von 27,12 MHz zugeführt wurde. Zudem betrug die Substrattemperatur, bei der die Isolierschicht gebildet wurde, 220°C.
  • Danach wurde eine CPM-Messung an der Probe C6 und der Probe C7 durchgeführt. Die CPM-Messung wird derart durchgeführt, dass die Menge an Licht, mit der eine Oberfläche einer Probe bestrahlt wird, derart reguliert wird, dass ein Wert eines Fotostroms in dem Zustand, bei dem eine Spannung zwischen einem in der Probe enthaltenen Paar von Elektroden angelegt wird, konstant gehalten wird, und dann wird ein Absorptionskoeffizient aus der Bestrahlungslichtmenge berechnet. Weist die Probe einen Defekt auf, ist der Absorptionskoeffizient der Energie, die einem Niveau entspricht, bei dem der Defekt existiert (berechnet aus der Wellenlänge), in der CPM-Messung erhöht. Die Erhöhung des Absorptionskoeffizienten wird mit einer Konstanten multipliziert, wodurch die Defektdichte der Probe ermittelt werden kann.
  • Ein in 23 gezeigter Absorptionskoeffizient wurde erhalten, indem ein Absorptionskoeffizient aufgrund des Bandendes eines Absorptionskoeffizienten, der durch CPM-Messung der Probe C6 und der Probe C7 erhalten wurde, entfernt wurde. Das heißt, ein Absorptionskoeffizient aufgrund von Defekten ist in 23 gezeigt. In 23 zeigt die horizontale Achse den Absorptionskoeffizienten und die vertikale Achse zeigt die Photonenenergie. Auf der vertikalen Achse der 23 ist das untere Ende des Leistungsbandes der Oxid-Halbleiterschicht auf 0 eV eingestellt und das obere Ende des Valenzbandes auf 3,15 eV eingestellt. Jede Kurve in der 23 stellt eine Beziehung zwischen dem Absorptionskoeffizienten und der Photonenenergie dar, die dem Grad der Defekte entspricht. Die durch eine durchgezogene Linie dargestellte Kurve entspricht dem Defektwert der Probe C6 und die durch eine strichlierte Linie dargestellte Kurve entspricht dem Defektwert der Probe C7. Der Absorptionskoeffizient aufgrund der Defekte der Probe C6 ist 1,00 × 10–2/cm und der Absorptionskoeffizient aufgrund der Defekte der Probe C7 ist 6,52 × 10–2/cm.
  • Gemäß 23 ist der Grad der Defekte der Probe C6 niedriger als jener der Probe C7.
  • Die obigen Ergebnisse zeigen, dass Sauerstoffleerstellen in der Oxid-Halbleiterschicht, die aufgrund der Bildung der Silizium-Oxynitrid-Schicht erzeugt werden, weiter verringert werden können, wenn die Durchflussrate von Silan, die zur Ausbildung der Silizium-Oxynitrid-Schicht über der Oxid-Halbleiterschicht zugeführt wird, erhöht wird und auch die zugeführte Leistung erhöht wird.
  • Gemäß dem zuvor beschriebenen, kann anhand des Verfahrens zur Bildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 zur Ausbildung einer Silizium-Oxynitrid-Schicht als eine Schutzschicht über einem Transistor mit einer Oxid-Halbleiterschicht, ein Transistor mit hervorragenden elektrischen Eigenschaften gebildet werden.
  • [Beispiel 4]
  • In diesem Beispiel werden elektrische Eigenschaften einer Halbleitervorrichtung, die eine Ausführungsform der vorliegenden Erfindung bildet, beschrieben. Insbesondere werden die Messergebnisse der Strom-Spannung-Eigenschaften eines Transistors, der eine Ausführungsform der vorliegenden Erfindung bildet, beschrieben.
  • Zunächst werden die Schritte zur Bildung eines Transistors beschrieben. In diesem Beispiel werden die Schritte unter Bezugnahme auf 4A bis 4E beschrieben.
  • Als erstes wurde ein Glassubstrat als das Substrat 11 verwendet, und eine Gate-Elektrode 15 wurde über dem Substrat 11 ausgebildet.
  • Eine 100 nm dicke Wolframschicht wurde durch ein Sputterverfahren ausgebildet. Eine Maske wurde durch einen Fotolithografieschritt über der Wolframschicht ausgebildet, und ein Teil der Wolframschicht wurde unter Verwendung der Maske geätzt, so dass die Gate-Elektrode 15 ausgebildet wurde.
  • Als Nächstes wurde die Gate-Isolierschicht 33 mit der Isolierschicht 31 und der Isolierschicht 32 über der Gate-Elektrode 15 ausgebildet.
  • Für die Isolierschicht 31 wurde eine 50 nm dicke Siliziumnitridschicht gebildet und für die Isolierschicht 32 wurde eine 200 nm dicke Silizium-Oxynitrid-Schicht gebildet. Die Siliziumnitridschicht wurde in folgender Weise ausgebildet: Silan und Stickstoff wurden mit jeweils 50 sccm und 5000 sccm einer Behandlungskammer einer Plasma-CVD-Vorrichtung zugeführt; der Druck der Behandlungskammer wurde auf 60 Pa eingestellt; und eine Leistung von 150 W wurde unter Verwendung einer Hochfrequenzleistungsquelle von 27,12 MHz zugeführt. Die Silizium-Oxynitrid-Schicht wurde in folgender Weise gebildet: Silan und Distickstoffmonoxid wurden mit jeweils 20 sccm und 3000 sccm der Behandlungskammer der Plasma-CVD-Vorrichtung zugeführt; der Druck der Behandlungskammer wurde auf 40 Pa eingestellt; und eine Leistung von 100 W wurde mit einer Hochfrequenzleistungsquelle von 27,12 MHz zugeführt. Es sei angemerkt, dass sowohl die Siliziumnitridschicht als auch die Silizium-Oxynitrid-Schicht bei einer Substrattemperatur von 350°C gebildet wurden.
  • Für die Struktur, die mit Hilfe der bis jetzt beschriebenen Schritte erhalten wurde, kann auf 4A Bezug genommen werden. Es sei angemerkt, dass, obwohl die Basis-Isolierschicht 13 in 4A dargestellt ist, in diesem Beispiel keine Basis-Isolierschicht 13 gebildet wurde.
  • Als Nächstes wurde die Oxid-Halbleiterschicht 19 gebildet, die sich mit der Gate-Elektrode 15 überlappte, wobei die Gate-Isolierschicht 33 dazwischen angeordnet wurde.
  • Hier wurde für die Oxid-Halbleiterschicht 19 eine IGZO-Schicht, die eine CAAC-OS-Schicht ist, durch ein Sputterverfahren gebildet.
  • Die IGZO-Schicht wurde derart gebildet, dass ein Sputtertarget, bei dem In:Ga:Zn = 1:1:1 (Atomverhältnis) gilt, verwendet wurde, Agon (50 sccm) und Sauerstoff (50 sccm) wurden als Sputtergas der Behandlungskammer einer Sputtervorrichtung zugeführt, der Druck in der Behandlungskammer wurde auf 0,6 Pa reguliert und eine Gleichstromleistung von 5 kW wurde zugeführt. Es sei angemerkt, dass die IGZO-Schicht bei einer Substrattemperatur von 170°C ausgebildet wurde.
  • Danach wurde eine Maske mit Hilfe eines Fotolithografieschritts über der IGZO-Schicht gebildet und ein Teil der IGZO-Schicht unter Verwendung der Maske geätzt. Danach wurde die geätzte IGZO-Schicht einer Wärmebehandlung unterzogen, so dass die Oxid-Halbleiterschicht 19 ausgebildet wurde. Es sei angemerkt, dass die IGZO-Schicht, die in diesem Beispiel gebildet wurde, eine Dicke von 35 nm aufweist.
  • Als die an der geätzten IGZO-Schicht durchgeführte Wärmebehandlung wurde eine erste Wärmebehandlung in einer Stickstoffatmosphäre durchgeführt und eine zweite Wärmebehandlung in einer Atmosphäre aus Stickstoff und Sauerstoff nach der ersten Wärmebehandlung durchgeführt. Die Temperatur von sowohl der ersten Wärmebehandlung als auch der zweiten Wärmebehandlung betrug 250°C und die Behandlungszeit für sowohl die erste Wärmebehandlung als auch die zweite Wärmebehandlung betrug 1 Stunde.
  • Die Struktur, die durch die Schritte bis hierhin erhalten wurde, ist in 4B dargestellt.
  • Als Nächstes wurde ein Paar von Elektroden 21 in Kontakt mit der Oxid-Halbleiterschicht 19 ausgebildet.
  • Es wurde eine leitende Schicht über der Gate-Isolierschicht 17 und der Oxid-Halbleiterschicht 19 ausgebildet. Eine Maske wurde über der leitenden Schicht mit Hilfe eines Fotolithografieschritts ausgebildet und ein Teil der leitenden Schicht wurde unter Verwendung der Maske geätzt, so dass das Paar von Elektroden 21 gebildet wurde. Es sei angemerkt, dass für die leitende Schicht eine 400 nm dicke Aluminiumschicht über einer 50 nm dicken Wolframschicht und eine 100 nm dicke Titanschicht über der Aluminiumschicht gebildet wurde. Danach wurde die Maske entfernt.
  • Für die Struktur, die durch die Schritte bis hierhin erhalten wurde, kann auf 4C Bezug genommen werden. Es sei angemerkt, dass in diesem Beispiel keine Behandlung mit Plasma, das in einer Sauerstoffatmosphäre, wie in 4C gezeigt, erzeugt wird, durchgeführt wurde.
  • Danach wurde eine Wärmebehandlung an einem Objekt durchgeführt, das durch die Schritte bis hierhin erhalten wurde. Die Wärmebehandlung wurde bei 300°C in einer Atmosphäre aus Sauerstoff und Stickstoff für 1 Stunde durchgeführt.
  • Danach wurde die Isolierschicht 34 über der Gate-Isolierschicht 17, der Oxid-Halbleiterschicht 19 und dem Paar von Elektroden 21 gebildet. Dann wurde die Isolierschicht 34 einer Sauerstoff-Plasma-Behandlung ausgesetzt, so dass Sauerstoff 35 der Isolierschicht 34 beigemengt wurde.
  • In diesem Beispiel wurde für die Isolierschicht 34 eine 30 nm dicke Silizium-Oxynitrid-Schicht in folgender Weise ausgebildet: Silan und Distickstoffmonoxid wurden mit jeweils 20 sccm und 3000 sccm einer Behandlungskammer einer Plasma-CVD-Vorrichtung zugeführt; der Druck in der Behandlungskammer wurde auf 200 Pa geregelt; und eine Leistung von 100 W wurde mit einer Hochfrequenzleistungsquelle von 27,12 MHz zugeführt. Die Substrattemperatur, bei der die Isolierschicht 34 gebildet wurde, betrug 350°C.
  • Ferner wurde Sauerstoffplasma unter solchen Bedingungen erzeugt, dass Sauerstoff mit 250 sccm der Behandlungskammer der Plasmabehandlungsvorrichtung zugeführt wurde, der Druck in der Behandlungskammer auf 15 Pa geregelt wurde, die Vorspannung auf 0 W gesetzt und eine Leistung von 4500 W einer Sourceelektrode zugeführt wurde. Die Isolierschicht 34 wurde für 600 Sekunden dem Sauerstoffplasma ausgesetzt.
  • Für die Struktur, die durch die Schritte bis hierhin erhalten wurde, kann auf die 4D Bezug genommen werden.
  • Als Nächstes wurde die Isolierschicht 36 über der Isolierschicht 34, die mit dem Sauerstoff 35 angereichert wurde, gebildet.
  • Für die Isolierschicht 36 wurde eine Silizium-Oxynitrid-Schicht durch das Verfahren zur Ausbildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 gebildet. Insbesondere wurde eine 370 nm dicke Silizium-Oxynitrid-Schicht in folgender Weise gebildet: Silan und Distickstoffmonoxid wurden mit jeweils 160 sccm und 4000 sccm einer Behandlungskammer einer Plasma-CVD-Vorrichtung zugeführt; der Druck in der Behandlungskammer wurde auf 200 Pa geregelt; und eine Leistung von 1500 W (0,25 W/cm2) wurde mit einer Hochfrequenzleistungsquelle von 27,12 MHz zugeführt. Die Substrattemperatur, bei der die Isolierschicht 36 gebildet wurde, betrug 220°C.
  • Nach dem Ausbilden der Isolierschicht 36 wurde die Struktur, die durch die Schritte bis hierhin erhalten wurde, einer Wärmebehandlung ausgesetzt. Die Wärmebehandlung wurde bei 350°C in einer Atmosphäre aus Sauerstoff und Stickstoff für 1 Stunde durchgeführt.
  • Durch die obigen Schritte wurde ein Transistor, der eine Ausführungsform der vorliegenden Erfindung bildet, ausgebildet. Es sei angemerkt, dass der durch die obigen Schritte gebildete Transistor als Probe D1 bezeichnet wird.
  • Die Schritte des Bildens eines Transistors als Vergleichsbeispiel werden nun beschrieben. Der Transistor, der ein Vergleichsbeispiel bildet (im Nachfolgenden als Probe D2 bezeichnet), ist ein Transistor, bei dem die Isolierschicht 36 durch einen im Nachfolgenden beschriebenen Schritt gebildet wird, wobei die anderen Schritte gleich sind wie jene, die bei der Bildung der Probe D1 verwendet wurden. Für die Isolierschicht 36 in Probe D2 wurde eine 370 nm dicke Silizium-Oxynitrid-Schicht in folgender Weise ausgebildet: Silan und Distickstoffmonoxid wurden jeweils mit 30 sccm und 4000 sccm einer Behandlungskammer einer Plasma-CVD-Vorrichtung zugeführt; der Druck in der Behandlungskammer wurde auf 200 Pa eingestellt; und eine Leistung von 150 W (0,025 W/cm2) wurde mit einer Hochfrequenzleistungsquelle von 27,12 MHz zugeführt. Die Substrattemperatur, bei der die Isolierschicht 36 gebildet wurde, betrug 350°C.
  • Als Nächstes wurden die anfänglichen Eigenschaften der Strom-Spannung-Eigenschaften von Probe D1 und Probe D2 gemessen. 24A und 24B zeigen die Ergebnisse davon. 24A zeigt Anfangseigenschaften der Strom-Spannung-Eigenschaften von Probe D1 und 24B zeigt Anfangseigenschaften der Strom-Spannung-Eigenschaften von Probe D2. In sowohl der 24A als auch 24B zeigt die horizontale Achse die Gate-Spannung (Vg), die linke vertikale Achse zeigt den Drain-Strom (Id), der zwischen dem Paar von Elektroden 21 fließt, und die rechte vertikale Achse zeigt die Feldeffektbeweglichkeit (μFE). Ferner zeigt die dicke durchgezogene Linie die Anfangseigenschaften der Strom-Spannung-Eigenschaften bei einer Drain-Spannung (Vd) von 10 V, die dicke gestrichelte Linie zeigt die Anfangseigenschaften der Strom-Spannung-Eigenschaften bei einer Drain-Spannung von 1 V und die dünne durchgezogene Linie zeigt die Feldeffektbeweglichkeit bezogen auf die Gate-Spannung bei einer Drain-Spannung von 10 V. Es sei angemerkt, dass die Feldeffektbeweglichkeit durch Betreiben jeder Probe in einem Sättigungsbereich erhalten wurde.
  • Gemäß 24B verschiebt sich die Schwellenspannung von Probe D2 stark in die negative Richtung und somit zeigt Probe D2 selbstleitende Eigenschaften. Andererseits beträgt gemäß 24A die Schwellenspannung von Probe D1 in etwa 0 V (Vg); somit werden die in Probe D2 vorherrschenden selbstsperrenden Eigenschaften überwunden.
  • Ferner unterscheidet sich im Fall von Probe D2 die steigende Spannung des Durchlassstroms, wenn die Drain-Spannung 1 V ist, von der wenn die Drain-Spannung 10 V ist. Andererseits ist im Fall von Probe D1 die steigende Spannung des Durchlassstroms, wenn die Drain-Spannung 1 V beträgt, im Wesentlichen gleich wie jene, wenn die Drain-Spannung 10 V beträgt.
  • Wie zuvor beschrieben, kann bestätigt werden, dass Probe D1, die durch das Verfahren zur Ausbildung der in Ausführungsform 1 beschriebenen Schutzschicht 23 gebildet wurde, hervorragende Eigenschaften aufweist. Somit kann gemäß einer Ausführungsform der vorliegenden Erfindung ein Transistor mit hervorragenden elektrischen Eigenschaften gebildet werden.
  • [Beispiel 5]
  • In diesem Beispiel wird eine Beziehung zwischen den elektrischen Eigenschaften einer Halbleitervorrichtung, die eine Ausführungsform der vorliegenden Erfindung bildet, und der Defektdichte einer Isolierschicht, die eine Ausführungsform der vorliegenden Erfindung bildet, beschrieben. Insbesondere bezieht sich die Beschreibung auf Messergebnisse von Anfangseigenschaften der Strom-Spannung-Eigenschaften eines Transistors, der eine Ausführungsform der vorliegenden Erfindung bildet, auf die Höhe der Hysterese, die durch eine C-V-Messung eines Elements mit einer ähnlichen Struktur wie jener des Transistors erhalten wurde, und auf die Defektdichte einer Silizium-Oxynitrid-Schicht, die eine Isolierschicht einer Ausführungsform der vorliegenden Erfindung ist.
  • Zunächst werden Schritte zur Ausbildung des Transistors beschrieben. In diesem Beispiel werden die Schritte unter Bezugnahme auf die 2A bis 2D beschrieben.
  • Zuerst wurde ein Glassubstrat als das Substrat 11 verwendet und die Gate-Elektrode 15 wurde über dem Substrat 11 ausgebildet.
  • Eine 100 nm dicke Wolframschicht wurde durch ein Sputterverfahren ausgebildet, eine Maske wurde über der Wolframschicht mit Hilfe eines Fotolithografieschritts ausgebildet und ein Teil der Wolframschicht wurde unter Verwendung der Maske geätzt, so dass die Gate-Elektrode 15 ausgebildet wurde.
  • Danach wurde die Gate-Isolierschicht 17 über der Gate-Elektrode 15 ausgebildet.
  • Für die Gate-Isolierschicht 17 wurde eine Stapelstruktur mit einer 50 nm dicken Siliziumnitridschicht und einer 200 nm dicken Silizium-Oxynitrid-Schicht gebildet. De Siliziumnitridschicht wurde in der folgenden Weise ausgebildet: Silan und Stickstoff wurden jeweils mit 50 sccm und 5000 sccm einer Behandlungskammer einer Plasma-CVD-Vorrichtung zugeführt; der Druck in der Behandlungskammer wurde auf 60 Pa eingestellt; und eine Leistung von 150 W wurde mit einer Hochfrequenzleistungsquelle von 27,12 MHz zugeführt.
  • Für die Silizium-Oxynitrid-Schicht wurde eine 10 nm dicke Silizium-Oxynitrid-Schicht durch ein Plasma-CVD-Verfahren unter Verwendung einer Mikrowelle gebildet. Es sei angemerkt, dass die Bedingungen des Plasma-CVD-Verfahrens unter Verwendung einer Mikrowelle wie folgt sind. Zur Stabilisierung des Plasmas, das in einer Behandlungskammer einer Mikrowellenplasma-CVD-Vorrichtung erzeugt wird, wurden zunächst Silan, Distickstoffmonoxid und Argon mit jeweils 10 sccm, 300 sccm und 2500 sccm der Behandlungskammer zugeführt, der Druck in der Behandlungskammer wurde auf 20 Pa eingestellt, die Substrattemperatur wurde bei 325°C gehalten und eine Leistung von 5 kW wurde mit einer Mikrowellenleistungsquelle von 2,45 GHz zugeführt. Nach der Stabilisierung des erzeugten Plasmas wurden die Durchflussraten von Silan, Distickstoffmonoxid und Argon, die in die Behandlungskammer eingebracht wurden, auf jeweils 30 sccm, 1500 sccm und 2500 sccm erhöht, so dass die Silizium-Oxynitrid-Schicht gebildet wurde.
  • Danach wurde die Oxid-Halbleiterschicht 19 ausgebildet, die sich mit der Gate-Elektrode 15 überlappte, wobei die Gate-Isolierschicht 17 dazwischen lag.
  • Über der Gate-Isolierschicht 17 wurde eine IGZO-Schicht, die eine CAAC-OS-Schicht ist, durch ein Sputterverfahren ausgebildet.
  • Die IGZO-Schicht wurde derart gebildet, dass ein Sputtertarget, bei dem In:Ga:Zn = 1:1:1 (Atomverhältnis) gilt, verwendet wurde, Argon und Sauerstoff wurden als Sputtergas einer Behandlungskammer einer Sputtervorrichtung mit einer Durchflussrate von jeweils 50 sccm zugeführt und eine Schichtbildung wurde mit einem Gleichstrom von 5 kW durchgeführt, wobei der Druck in der Behandlungskammer auf 0,6 Pa eingestellt wurde. Es sei angemerkt, dass die IGZO-Schicht bei einer Substrattemperatur von 170°C ausgebildet wurde.
  • Für die Struktur, die durch die Schritte bis hierhin erhalten wurde, kann auf die 2A Bezug genommen werden. Es sei angemerkt, dass, obwohl die Basis-Isolierschicht 13 in 2A dargestellt wird, in diesem Beispiel keine Basis-Isolierschicht 13 ausgebildet wurde.
  • Danach wurde eine Maske über der IGZO-Schicht durch einen Fotolithografieschritt ausgebildet und ein Teil der IGZO-Schicht wurde unter Verwendung der Maske geätzt. Danach wurde die geätzte IGZO-Schicht einer Wärmebehandlung unterzogen, so dass die Oxid-Halbleiterschicht 19 gebildet wurde. Es sei angemerkt, dass in diesem Beispiel eine 35 nm dicke IGZO-Schicht gebildet wurde.
  • Die an der geätzten IGZO-Schicht durchgeführte Wärmebehandlung umfasst eine erste Wärmebehandlung, die in einer Stickstoffatmosphäre durchgeführt wird, und eine zweite Wärmebehandlung, die in einer Atmosphäre aus Stickstoff und Sauerstoff nach der ersten Wärmebehandlung durchgeführt wird. Die Temperatur von sowohl der ersten Wärmebehandlung als auch der zweiten Wärmebehandlung betrug 450°C und die Behandlungszeit für sowohl die erste Wärmebehandlung als auch die zweite Wärmebehandlung betrug 1 Stunde.
  • Für die Struktur, die durch die Schritte bis hier erhalten wurde, kann auf die 2B Bezug genommen werden.
  • Danach wurde das Paar von Elektroden 21 in Kontakt mit der Oxid-Halbleiterschicht 19 ausgebildet.
  • Eine leitende Schicht wurde über der Gate-Isolierschicht 17 und der Oxid-Halbleiterschicht 19 ausgebildet, eine Maske wurde über der leitenden Schicht durch einen Fotolithografieschritt ausgebildet, und ein Teil der leitenden Schicht wurde unter Verwendung der Maske geätzt, so dass das Paar von Elektroden 21 gebildet wurde. Es sei angemerkt, dass die leitende Schicht eine Stapelstruktur aufwies, in der eine 400 nm dicke Aluminiumschicht über der 100 nm dicken Titanschicht und eine 100 nm dicke Titanschicht über der Aluminiumschicht gebildet wurde.
  • Für die Struktur, die durch die Schritte bis hierhin erhalten wurde, kann auf 2C Bezug genommen werden.
  • Danach wurde eine Wärmebehandlung an einem Objekt, das durch die Schritte bis hier erhalten wurde, durchgeführt. Die Wärmebehandlung wurde bei 300°C in einer Atmosphäre aus Sauerstoff und Stickstoff für 1 Stunde durchgeführt.
  • Danach wurde die Schutzschicht 23 über der Gate-Isolierschicht 17, der Oxid-Halbleiterschicht 19 und dem Paar von Elektroden 21 ausgebildet.
  • In diesem Beispiel wurde für die Schutzschicht 23 eine 370 nm dicke Silizium-Oxynitrid-Schicht in folgender Weise ausgebildet: Silan und Distickstoffmonoxid wurden mit jeweils 200 sccm und 3000 sccm einer Behandlungskammer einer Plasma-CVD-Vorrichtung zugeführt; der Druck in der Behandlungskammer wurde auf 200 Pa eingestellt; und eine Leistung von 1500 W wurde mit einer Hochfrequenzleistungsquelle von 27,12 MHz zugeführt. Die Substrattemperatur, mit der die Schutzschicht 23 gebildet wurde, betrug 220°C.
  • Für die Struktur, die durch die Schritte bis hierhin erhalten wurde, kann auf 2D Bezug genommen werden.
  • Nach der Bildung der Schutzschicht 23 wurde die Struktur, die durch die Schritte bis hierhin erhalten wurde, einer Wärmebehandlung unterzogen. Die Wärmebehandlung wurde mit 300°C in einer Atmosphäre aus Stickstoff und Sauerstoff für 1 Stunde durchgeführt.
  • Danach wurde eine Planarisierungsschicht (nicht dargestellt) über der Schutzschicht 23 ausgebildet. Hier wurde die Schutzschicht 23 mit einer Zusammensetzung beschichtet und es wurde eine Belichtung und Entwicklung durchgeführt, so dass eine Planarisierungsschicht mit einer Öffnung, durch die das Paar von Elektroden teilweise freigelegt wurde, ausgebildet wurde. Es sei angemerkt, dass für die Planarisierungsschicht ein 1,5 μm dickes Acrylharz ausgebildet wurde. Danach wurde eine Wärmebehandlung durchgeführt. Die Wärmebehandlung wurde bei einer Temperatur von 250°C in einer Stickstoffatmosphäre für 1 Stunde durchgeführt.
  • Als Nächstes wurde eine leitende Schicht, die mit einem Teil des Paares der Elektroden verbunden ist, ausgebildet (nicht dargestellt). Hier wurde eine 100 nm dicke ITO-Schicht, die Siliziumoxid enthält, als die leitende Schicht durch ein Sputterverfahren ausgebildet. Danach wurde eine Wärmebehandlung durchgeführt. Die Wärmebehandlung wurde bei einer Temperatur von 250°C in einer Stickstoffatmosphäre für 1 Stunde durchgeführt.
  • Durch die zuvor beschriebenen Schritte wurde der Transistor gebildet. Es sei angemerkt, dass der Transistor, der durch die obigen Schritte gebildet wurde, als Probe E1 bezeichnet wird.
  • Es wurden weitere Transistoren gebildet. In jedem der Transistoren wurde die Schutzschicht 23 unter Verwendung von Silan, dessen Durchflussrate sich von jener der Probe E1 unterschied, ausgebildet.
  • Ein Transistor, in dem die Schutzschicht 23 unter Verwendung von Silan mit einer Durchflussrate von 160 sccm gebildet wurde, wird als Probe E2 bezeichnet.
  • Ein Transistor, in dem eine Schutzschicht 23 unter Verwendung von Silan mit einer Durchflussrate von 120 sccm gebildet wurde, wird als Probe E3 bezeichnet.
  • Ein weiterer Transistor wurde ausgebildet. In dem Transistor wurde die Schutzschicht 23 unter solchen Bedingungen gebildet, dass sich die Durchflussrate von Silan und die zugeführte Leistung von jenen in der Probe E1 unterschieden.
  • Ein Transistor, in dem Schutzschicht 23 unter Verwendung von Silan mit einer Durchflussrate von 30 sccm und einer Leistung 150 W gebildet wurde, wird als Probe E4 bezeichnet.
  • Es sei angemerkt, dass in jeder Probe E2 bis Probe E4 die Basis-Isolierschicht 13, die in 2A dargestellt ist, ausgebildet wurde. Ferner wurde die Gate-Isolierschicht 17 als einzelne Schicht aus einer Siliziumoxynitridschicht, ohne eine Siliziumnitridschicht, ausgebildet.
  • Dann wurden die Anfangseigenschaften der Strom-Spannung-Eigenschaften von Probe E1 bis Probe E4 gemessen. 25A bis 25D zeigen die Ergebnisse davon. 25A zeigt die Anfangseigenschaften der Strom-Spannung-Eigenschaften von Probe E1, 25B zeigt die Anfangseigenschaften der Strom-Spannung-Eigenschaften von Probe E2, 25C zeigt die Anfangseigenschaften der Strom-Spannung-Eigenschaften von Probe E3 und 25D zeigt die Anfangseigenschaften der Strom-Spannung-Eigenschaften von Probe E4. In jeder 25A bis 25D zeigt die horizontale Achse die Gate-Spannung (Vg), die linke vertikale Achse zeigt den Drain-Strom (Id), der zwischen dem Paar von Elektroden 21 fließt, und die rechte vertikale Achse zeigt die Feldeffektbeweglichkeit (μFE). Ferner zeigt die durchgezogene Linie die Anfangseigenschaften der Strom-Spannung-Eigenschaften bei einer Drain-Spannung (Vd) von 1 V oder 10 V, und die gestrichelte Linie zeigt die Feldeffektmobilität, bezogen auf die Gate-Spannung, bei einer Drain-Spannung von 10 V. Es sei angemerkt, dass die Feldeffektbeweglichkeit durch Betreiben jeder Probe in einem Sättigungsbereich erhalten wurde.
  • Als die Anfangseigenschaften der Strom-Spannung-Eigenschaften, die in 25B und 25C gezeigt sind, unterscheidet sich die steigende Spannung des Durchlassstroms, wenn die Drain-Spannung 1 V ist, von der steigenden Spannung des Durchlassstroms, wenn die Drain-Spannung 10 V ist. Als die Anfangseigenschaften der Strom-Spannung-Eigenschaften, die in 25D gezeigt sind, verschiebt sich die Schwellenspannung in die negative Richtung und verändert sich. Andererseits ist als Anfangseigenschaften der Strom-Spannung-Eigenschaften, die in 25A gezeigt sind, die steigende Spannung des Durchlassstroms, wenn die Drain-Spannung 1 V beträgt, im Wesentlichen gleich hoch wie die, wenn die Drain-Spannung 10 V beträgt. Darüber hinaus beträgt die Schwellenspannung in etwa 0 V (Vg) und verändert sich nicht.
  • Als Nächstes werden die Schichteigenschaften der Schutzschichten 23, die unter den Bedingungen von Probe E1 bis Probe E4 gebildet wurden, beschrieben. In diesem Beispiel wurden Metalloxidhalbleiter(MOS)-Elemente gebildet und eine Kapazität-Spannung-(C-V)-Messung wurde daran durchgeführt. Die Ergebnisse sind in 27A bis 27D gezeigt.
  • Zunächst werden Schritte zur Herstellung von MOS-Elementen zur C-V-Messung beschrieben. In diesem Beispiel werden die Schritte unter Bezugnahme auf 26 beschrieben.
  • Wie in 26 gezeigt, wurde eine erste Elektrode 963 über einem Substrat 961 gebildet. Ein Glassubstrat wurde als das Substrat 961 verwendet. Die erste Elektrode 963 wurde unter den gleichen Bedingungen wie die Gate-Elektrode 15, die in jeder Proben E1 bis E4 gebildet wurde, ausgebildet.
  • Eine Isolierschicht 965 wurde über dem Substrat 961 und der ersten Elektrode 963 ausgebildet. Die Isolierschicht 965 wurde unter den gleichen Bedingungen wie die Gate-Isolierschicht 17, die in jeder Probe E1 bis E4 ausgebildet wurde, ausgebildet.
  • Eine Oxid-Halbleiterschicht 967 wurde über der Isolierschicht 965 ausgebildet. Die Oxid-Halbleiterschicht 967 wurde unter den gleichen Bedingungen wie die Oxid-Halbleiterschicht 19, die in jeder Probe E1 bis Probe E4 gebildet wurde, ausgebildet.
  • Eine zweite Elektrode 969 wurde über der Oxid-Halbleiterschicht 967 ausgebildet. Die zweite Elektrode 969 wurde unter den gleichen Bedingungen wie das Paar von Elektroden 21, die in jeder Proben E1 bis E4 ausgebildet wurde, ausgebildet.
  • Eine Isolierschicht 971 wurde über der Isolierschicht 965, der Oxid-Halbleiterschicht 967 und der zweiten Elektrode 969 ausgebildet. Die Isolierschicht 971 wurde unter den gleichen Bedingungen wie die Schutzschichten 23, die in jeder Proben E1 bis E4 ausgebildet wurde, ausgebildet.
  • Durch die obigen Schritte wurden die MOS-Elemente zur C-V-Messung ausgebildet. Es sei angemerkt, dass das MOS-Element, das unter den gleichen Bedingungen wie Probe E1 ausgebildet wurde, als Probe E5 bezeichnet wird, das MOS-Element, das unter den gleichen Bedingungen wie Probe E2 ausgebildet wurde, als Probe E6 bezeichnet wird, das MOS-Element, das unter den gleichen Bedingungen wie Probe E3 ausgebildet wurde, als Probe E7 bezeichnet wird und das MOS-Element, das unter den gleichen Bedingungen wie Probe E4 gebildet wurde, als Probe E8 bezeichnet wird.
  • 27A bis 27D zeigen jeweils die C-V-Messergebnisse von Probe E5 bis Probe E8. Zudem zeigt Tabelle 1 den Hysteresewert (ΔVfb) einer jeden Probe. Der Hysteresewert ist ein Absolutwert eines Unterschiedes zwischen einer Flachbandspannung Vfb1, wenn die Spannung V der ersten Elektrode 963 von –10 V bis 10 V abgetastet wurde, und einer Flachbandspannung Vfb2, wenn die Spannung V der ersten Elektrode 963 von 10 V bis –10 V abgetastet wurde. [Tabelle 1]
    Probe E1 Probe E2 Probe E3 Probe E4
    ΔVfb (V) 1,17 2,86 6,93 0,2
  • Gemäß 27A bis 27C und Tabelle 1 nimmt bei Zunahme des Hysteresewertes (ΔVfb) der Unterschied zwischen der steigenden Spannung des Durchlassstroms zwischen dem Fall einer Drain-Spannung von 1 V und dem Fall von 10 V zu, wie in 25A bis 25C gezeigt. Somit steht als Anfangseigenschaften der Strom-Spannung-Eigenschaften des Transistors die steigende Spannung des Durchlassstroms in Zusammenhang mit dem Hysteresewert (ΔVfb).
  • Ferner werden Defektdichten der Schutzschichten 23, die in Probe E1 bis Probe E4 gebildet wurden, anhand deren ESR-Messergebnisse beschrieben.
  • Nachstehend werden Proben, die hergestellt wurden, beschrieben. Zuerst wurde eine 400 nm dicke Silizium-Oxynitrid-Schicht über einem Quarzsubstrat unter den gleichen Bedingungen wie die Schutzschicht 23 in jeder Probe E1 bis E4 ausgebildet. Danach wurde eine Wärmebehandlung bei 300°C in einer Atmosphäre aus Stickstoff und Sauerstoff für 1 Stunde durchgeführt.
  • Die Probe, in der die Silizium-Oxynitrid-Schicht unter den gleichen Bedingungen wie die Schutzschicht 23 in Probe E1 hergestellt wurde, wird als Probe E9 bezeichnet. Die Probe, in der die Silizium-Oxynitrid-Schicht unter den gleichen Bedingungen wie die Schutzschicht 23 in Probe E2 hergestellt wurde, wird als Probe E10 bezeichnet. Die Probe, in der die Silizium-Oxynitrid-Schicht unter den gleichen Bedingungen wie die Schutzschicht 23 in Probe E3 hergestellt wurde, wird als Probe E11 bezeichnet. Die Probe, in der die Silizium-Oxynitrid-Schicht unter den gleichen Bedingungen wie die Schutzschicht 23 in Probe E4 hergestellt wurde, wird als Probe E12 bezeichnet.
  • Als Nächstes wurden Probe E9 bis Probe E12 einer ESR-Messung unterzogen. Die ESR-Messung wurde unter den folgenden Bedingungen durchgeführt. Die Messtemperatur betrug Raumtemperatur (25°C), eine Hochfrequenzleistung (Leistung der Mikrowellen = von 9,2 GHz betrug 20 mW und die Richtung eines Magnetfelds war parallel zu einer Oberfläche einer jeden der Siliziumoxynitridschichten in Probe E9 bis Probe E12. Die untere Erfassungsgrenze der Spin-Dichte eines Signals bei g = 2,001, die aufgrund der freien Bindung von Silizium in der Silizium-Oxynitrid-Schicht auftritt, ist 1,0 × 1015 Spins/cm2.
  • 28A bis 28D zeigen die ESR-Messergebnisse. Insbesondere zeigen 28A bis 28D jeweils Kurven erster Ableitung der Siliziumoxynitridschichten von Probe E9 bis Probe E12. Gemäß 27A bis 27D und 28A bis 28D wird bei abnehmendem ΔVfb die Signalintensität bei einem g-Faktor von 2,001 klein. Ist somit die Isolierschicht 971 eine Schicht mit weniger Defekten, kann der Hysteresewert bei der C-V-Messung verringert und hervorragende Eigenschaften des Transistors erhalten werden: die steigende Spannung des Durchlassstroms, wenn die Drain-Spannung 1 V beträgt, ist im Wesentlichen gleich hoch wie die steigende Spannung des Durchlassstroms, wenn die Drain-Spannung 10 V beträgt.
  • Als Nächstes werden MOS-Elemente, die ähnliche Strukturen wie jene von Probe E5 bis Probe E8 aufweisen, gebildet. Bei dem der MOS-Elemente wurde jedoch die Isolierschicht 971 unter anderen Bedingungen als Probe E5 bis Probe E8 gebildet. Darüber hinaus wurden Proben für die ESR-Messung, die eine ähnliche Struktur wie jene von Probe E9 bis Probe E12 aufweisen, ausgebildet. Jedoch wurde in jeder dieser Proben die Silizium-Oxynitrid-Schicht unter anderen Bedingungen als für Probe E9 bis Probe E12 ausgebildet.
  • Danach wurde eine C-V-Messung an jedem MOS-Element durchgeführt. Ferner wurde eine ESR-Messung an jeder Probe zur ESR-Messung durchgeführt.
  • 29 zeigt eine Beziehung zwischen den Spin-Dichten von Signalen bei g = 2,001 und dem Hysteresewert. Die Spin-Dichten wurden hier aus Probe E5 bis Probe E8 und den MOS-Elementen mit der Isolierschicht 971, die unter anderen Bedingungen als Probe E5 bis Probe E8 ausgebildet wurde, erhalten. Der Hysteresewert wurde aus Probe E9 bis Probe E12 und den Proben zur ESR-Messung, die die Siliziumoxynitridschicht, die unter anderen Bedingungen als Probe E9 bis Probe E12 gebildet wurden, enthalten, erhalten.
  • Gemäß 25A bis 25D und 27A bis 27D beträgt der bevorzugte Hysteresewert (ΔVfb) 2,0 V oder weniger, wobei in diesem Fall die steigende Spannung des Durchlassstroms, wenn die Drain-Spannung 1 V beträgt, im Wesentlichen gleich hoch ist, wie in dem Fall, bei dem Drain-Spannung 10 V beträgt. Zudem ist gemäß 29 die Spin-Dichte eines Signals bei g = 2,001, die den zuvor erwähnten Hysteresewert erfüllt, kleiner als 1,5 × 1018 Spins/cm3, noch bevorzugter kleinerer als oder gleich 1,0 × 1018 Spins/cm3.
  • Dementsprechend wird eine Oxid-Isolierschicht, in der die Spin-Dichte eines Signals bei g = 2,001, die durch Elektronenspin-Resonanz gemessen wird, kleiner als 1,5 × 1018 Spins/cm3, vorzugsweise kleiner als oder gleich 1,0 × 1018 Spins/cm3 ist, als eine Schutzschicht über einem Transistor ausgebildet, wodurch ein Transistor mit hervorragenden elektrischen Eigenschaften hergestellt werden kann.
  • BEZUGSZEICHENLISTE
    • 10: Transistor 11: Substrat, 13: Basis-Isolierschicht, 15: Gate-Elektrode, 17: Gate-Isolierschicht, 18: Oxid-Halbleiterschicht, 19: Oxid-Halbleiterschicht, 20: Oxid-Halbleiterschicht, 21: Elektrode, 22: Sauerstoff, 23: Schutzschicht, 30: Transistor 31: Isolierschicht, 32: Isolierschicht, 33: Gate-Isolierschicht, 34: Isolierschicht, 35: Sauerstoff, 36: Isolierschicht, 37: Schutzschicht, 100: Transistor 101: Substrat, 103: Basis-Isolierschicht, 105: Oxid-Halbleiterschicht, 107: Elektrode, 109: Gate-Isolierschicht, 110: Öffnung, 111: Gate-Elektrode, 113: Schutzschicht, 115: Verdrahtung, 120: Transistor, 121: Oxid-Halbleiterschicht, 123: Gebiet, 125: Gebiet, 127: Gebiet, 130: Transistor, 131: Oxid-Halbleiterschicht, 133: Gebiet, 135: Gebiet, 137: Gebiet, 139: Elektrode, 140: Transistor, 141: Seitenwand-Isolierschicht, 150: Transistor, 151: Seitenwand-Isolierschicht, 160: Transistor, 161: Oxid-Halbleiterschicht, 163: Gebiet, 165: Gebiet, 167: Gebiet, 169: Gebiet, 170: Transistor, 171: Gate-Elektrode, 191: Substrat, 210: Transistor, 211: Oxid-Halbleiterschicht, 213: Gebiet, 215: Gebiet, 17: Schutzschicht, 219: Verdrahtung, 220: Transistor, 221: Seitenwand-Isolierschicht, 223: Gate-Isolierschicht, 225: Elektrode, 230: Transistor, 231: Gate-Elektrode, 233: Isolierschicht, 701: Substrat, 702: STI, 704a: Transistor, 704b: Transistor, 704c; Transistor 705: Verunreinigungsgebiet, 706: Gate-Isolierschicht, 707: Gate-Elektrode, 708: Gate-Elektrode, 709: Isolierschicht, 710: Seitenwand-Isolierschicht, 711: Isolierschicht, 712: Isolierschicht, 713: Isolierschicht, 714a: Kontaktstecker, 714b: Kontaktstecker, 715: Isolierschicht, 716: Isolierschicht, 717: Barriereschicht, 718: Verdrahtung, 719: Barriereschicht, 720: Isolierschicht, 721: Isolierschicht, 722: Barriereschicht, 723: Verdrahtung, 724: Barriereschicht, 725a: Isolierschicht, 725b: Isolierschicht, 726: Gate-Isolierschicht, 727: Isolierschicht, 728: Isolierschicht, 729: Isolierschicht, 730a: Kontaktstecker, 730b: Kontaktstecker, 731: Isolierschicht, 732: Isolierschicht, 733: Barriereschicht, 734a: Verdrahtung, 734b: Verdrahtung, 735: Barriereschicht, 740: Schutzschicht, 750: Transistor, 751: Gate-Elektrode, 801: Transistor, 803: Transistor, 804: Transistor, 805: Transistor, 806: Transistor, 807: X-Decoder, 808: Y-Decoder, 811: Transistor, 812: Speicherkondensator, 813: X-Decoder, 814: Y-Decoder, 901: HF-Schaltung, 902: analoge Basisband-Schaltung, 903: digitale Basisband-Schaltung, 904: Batterie, 905: Stromversorgungskreis 906: Anwendungsprozessor, 907: CPU, 908: DSP, 910: Flash-Speicher, 911: Anzeigesteuerung, 912: Speicherschaltung, 913: Anzeige, 914: Anzeigebereich, 915: Source-Treiber, 916: Gate-Treiber, 917: Audio-Schaltung, 918: Tastatur, 919: Berührungssensor, 950: Speicherschaltung, 951: Speichersteuerung, 952: Speicher, 953: Speicher, 954: Schalter, 955: Schalter, 956: Anzeigesteuerung, 957: Anzeige, 961: Substrat, 963: Elektrode, 965: Isolierschicht, 967: Oxid-Halbleiterschicht, 969: Elektrode, 971: Isolierschicht 1001: Batterie, 1002: Stromversorgungsschaltung, 1003: Mikroprozessor, 1004: Flash-Speicher, 1005: Audio-Schaltung, 1006: Tastatur, 1007: Speicherschaltung, 1008: Bildschirm-Tastfeld, 1009: Anzeige, 1010: Anzeigesteuerung
  • Diese Anmeldung beruht auf der am 6. April 2012 beim japanischen Patentamt eingereichten japanischen Patentanmeldung mit der Seriennummer 2012-087432 und der am 12. Juli 2012 beim japanischen Patentamt eingereichten japanischen Patentanmeldung mit der Seriennummer 2012-156492 , deren gesamte Inhalte hiermit durch Bezugnahme aufgenommen sind.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend den Schritt des Haltens eines in einer Behandlungskammer angeordneten Substrats bei einer ersten Temperatur, Einführen eines Quellengases in die Behandlungskammer, und Zuführen einer Hochfrequenzleistung an eine Elektrode in der Behandlungskammer, so dass eine Isolierschicht über dem Substrat gebildet wird, wobei die erste Temperatur größer als oder gleich 180°C und kleiner als oder gleich 260°C ist, wobei ein Druck in der Behandlungskammer bei Zufuhr des Quellengases größer als oder gleich 100 Pa und niedriger als oder gleich 250 Pa ist, und wobei die Hochfrequenzleistung größer als oder gleich 0,17 W/cm2 und kleiner als oder gleich 0,5 W/cm2 ist.
  2. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 1, wobei die Isolierschicht eine Silizium-Oxid-Schicht oder eine Silizium-Oxynitrid-Schicht umfasst, und wobei das Quellengas ein Abscheidungsgas umfasst, das Silizium und ein Oxidationsgas enthält.
  3. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 1, wobei die Isolierschicht eine Silizium-Oxynitrid-Schicht umfasst, und wobei das Quellengas Silan und Distickstoffmonoxid umfasst.
  4. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 1, wobei das Substrat umfasst: eine Gate-Elektrode; eine Gate-Isolierschicht, die benachbart zu der Gate-Elektrode angeordnet ist; eine Oxid-Halbleiterschicht, die sich mit einem Teil der Gate-Elektrode überlappt, wobei die Gate-Isolierschicht dazwischen liegt; und ein Paar von Elektroden in Kontakt mit der Oxid-Halbleiterschicht, wobei die Isolierschicht als eine Schutzschicht über der Oxid-Halbleiterschicht und dem Paar von Elektroden gebildet ist.
  5. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 4, wobei die Gate-Isolierschicht über der Gate-Elektrode angeordnet ist, und wobei das Paar von Elektroden über der Oxid-Halbleiterschicht angeordnet ist.
  6. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 4, wobei das Paar von Elektroden über der Oxid-Halbleiterschicht angeordnet ist, und wobei die Gate-Isolierschicht über der Oxid-Halbleiterschicht und dem Paar von Elektroden angeordnet ist.
  7. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 4, ferner umfassend den Schritt des Durchführens einer Wärmebehandlung bei einer zweiten Temperatur, die größer als oder gleich der ersten Temperatur ist, nach der Bildung der Isolierschicht.
  8. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 7, wobei die zweite Temperatur größer als oder gleich 250°C und niedriger als eine untere Entspannungstemperatur des Substrats ist
  9. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 4, wobei die Oxid-Halbleiterschicht Indium, Gallium und Zink umfasst.
  10. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 4, wobei die Oxid-Halbleiterschicht einen Kristallbereich aufweist, der bezüglich der c-Achse ausgerichtet ist.
  11. Halbleitervorrichtung, umfassend: eine Gate-Elektrode über einer isolierenden Oberfläche; eine Gate-Isolierschicht über der Gate-Elektrode; eine Oxid-Halbleiterschicht, die sich mit einem Teil der Gate-Elektrode überlappt, wobei die Gate-Isolierschicht dazwischen liegt; ein Paar von Elektroden in Kontakt mit der Oxid-Halbleiterschicht; und eine Schutzschicht über der Oxid-Halbleiterschicht und dem Paar von Elektroden, wobei die Schutzschicht eine Oxid-Isolierschicht umfasst, in der eine Spin-Dichte eines Signals bei g = 2,001, die durch Elektronenspin-Resonanz gemessen wird, kleiner als 1,5 × 1018 Spins/cm3 ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die Schutzschicht eine Silizium-Oxid-Schicht oder eine Silizium-Oxynitrid-Schicht umfasst.
  13. Halbleitervorrichtung nach Anspruch 11, wobei die Oxid-Halbleiterschicht Indium, Gallium und Zink umfasst.
  14. Halbleitervorrichtung nach Anspruch 11, wobei die Oxid-Halbleiterschicht einen Kristallabschnitt aufweist, der bezüglich der c-Achse ausgerichtet ist.
  15. Halbleitervorrichtung, umfassend: eine Oxid-Halbleiterschicht über einer isolierenden Oberfläche; ein Paar von Elektroden in Kontakt mit der Oxid-Halbleiterschicht; eine Gate-Isolierschicht über der Oxid-Halbleiterschicht; eine Gate-Elektrode, die sich mit der Oxid-Halbleiterschicht überlappt, wobei die Gate-Isolierschicht dazwischen liegt; und eine Schutzschicht über der Gate-Isolierschicht und der Gate-Elektrode, wobei die Schutzschicht eine Oxid-Isolierschicht ist, in der eine Spin-Dichte eines Signals bei g = 2,001, die durch Elektronenspin-Resonanz gemessen wird, kleiner als 1,5 × 1018 Spins/cm3 ist.
  16. Halbleitervorrichtung nach Anspruch 15, wobei die Schutzschicht eine Silizium-Oxid-Schicht oder eine Silizium-Oxynitrid-Schicht umfasst.
  17. Halbleitervorrichtung nach Anspruch 15, wobei das Paar von Elektroden zwischen der Gate-Isolierschicht und der Oxid-Halbleiterschicht angeordnet ist.
  18. Halbleitervorrichtung nach Anspruch 15, wobei das Paar von Elektroden zwischen der Oxid-Halbleiterschicht und der Schutzschicht angeordnet ist.
  19. Halbleitervorrichtung nach Anspruch 15, wobei die Oxid-Halbleiterschicht Indium, Gallium und Zink umfasst.
  20. Halbleitervorrichtung nach Anspruch 15, wobei die Oxid-Halbleiterschicht einen Kristallabschnitt aufweist, der bezüglich der c-Achse ausgerichtet ist.
DE112013001928.0T 2012-04-06 2013-03-18 Isolierschicht, Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung Ceased DE112013001928T5 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2012-087432 2012-04-06
JP2012087432 2012-04-06
JP2012156492 2012-07-12
JP2012-156492 2012-07-12
PCT/JP2013/058888 WO2013150927A1 (en) 2012-04-06 2013-03-18 Insulating film, method for manufacturing semiconductor device, and semiconductor device

Publications (1)

Publication Number Publication Date
DE112013001928T5 true DE112013001928T5 (de) 2015-01-08

Family

ID=49291583

Family Applications (4)

Application Number Title Priority Date Filing Date
DE112013007798.1T Active DE112013007798B3 (de) 2012-04-06 2013-03-18 Halbleitervorrichtung
DE112013001928.0T Ceased DE112013001928T5 (de) 2012-04-06 2013-03-18 Isolierschicht, Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
DE112013007568.7T Active DE112013007568B3 (de) 2012-04-06 2013-03-18 Isolierschicht und Halbleitervorrichtung
DE112013007518.0T Active DE112013007518B3 (de) 2012-04-06 2013-03-18 Schutzschicht, Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE112013007798.1T Active DE112013007798B3 (de) 2012-04-06 2013-03-18 Halbleitervorrichtung

Family Applications After (2)

Application Number Title Priority Date Filing Date
DE112013007568.7T Active DE112013007568B3 (de) 2012-04-06 2013-03-18 Isolierschicht und Halbleitervorrichtung
DE112013007518.0T Active DE112013007518B3 (de) 2012-04-06 2013-03-18 Schutzschicht, Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung

Country Status (8)

Country Link
US (7) US8901556B2 (de)
JP (6) JP6106477B2 (de)
KR (5) KR102403163B1 (de)
CN (3) CN106935656B (de)
DE (4) DE112013007798B3 (de)
SG (4) SG10201610556WA (de)
TW (2) TWI645471B (de)
WO (1) WO2013150927A1 (de)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008051048A1 (de) * 2008-10-09 2010-04-15 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterkörper
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
CN104205310B (zh) * 2012-04-06 2017-03-01 夏普株式会社 半导体装置及其制造方法
JP6128906B2 (ja) 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8995607B2 (en) 2012-05-31 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014042004A (ja) 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
SG11201505225TA (en) * 2012-08-03 2015-08-28 Semiconductor Energy Lab Oxide semiconductor stacked film and semiconductor device
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6300489B2 (ja) 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101976133B1 (ko) * 2012-11-20 2019-05-08 삼성디스플레이 주식회사 표시 장치
KR20140081412A (ko) * 2012-12-21 2014-07-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9012261B2 (en) * 2013-03-13 2015-04-21 Intermolecular, Inc. High productivity combinatorial screening for stable metal oxide TFTs
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9299855B2 (en) 2013-08-09 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dual gate insulating layers
US9443987B2 (en) 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI688102B (zh) 2013-10-10 2020-03-11 日商半導體能源研究所股份有限公司 半導體裝置
JP6180908B2 (ja) * 2013-12-06 2017-08-16 富士フイルム株式会社 金属酸化物半導体膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
WO2015097586A1 (en) 2013-12-25 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9337030B2 (en) * 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
KR20150146409A (ko) 2014-06-20 2015-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기
US20160005871A1 (en) * 2014-07-04 2016-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
KR102334986B1 (ko) 2014-12-09 2021-12-06 엘지디스플레이 주식회사 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법
US10439068B2 (en) 2015-02-12 2019-10-08 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9818880B2 (en) * 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
WO2016139560A1 (en) 2015-03-03 2016-09-09 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device including the oxide semiconductor film, and display device including the semiconductor device
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TWI695513B (zh) 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
TWI629791B (zh) * 2015-04-13 2018-07-11 友達光電股份有限公司 主動元件結構及其製作方法
JP6887243B2 (ja) * 2015-12-11 2021-06-16 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、電子機器及び半導ウエハ
KR101872421B1 (ko) * 2016-04-12 2018-06-28 충북대학교 산학협력단 산화물 반도체 기반의 트랜지스터 및 그 제조 방법
KR20190032414A (ko) * 2016-07-26 2019-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102614533B1 (ko) * 2016-08-23 2023-12-15 삼성디스플레이 주식회사 박막 트랜지스터 표시판
CN106756877B (zh) * 2016-12-13 2019-02-19 武汉华星光电技术有限公司 C轴结晶igzo薄膜及其制备方法
US9935195B1 (en) 2017-01-12 2018-04-03 International Business Machines Corporation Reduced resistance source and drain extensions in vertical field effect transistors
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10629494B2 (en) * 2017-06-26 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11411120B2 (en) * 2017-09-05 2022-08-09 Ulvac, Inc. Method for manufacturing semiconductor device using plasma CVD process
KR102428557B1 (ko) * 2017-11-20 2022-08-02 엘지디스플레이 주식회사 가시광 흡수율이 향상된 산화물 반도체 포토 트랜지스터 및 그 제조 방법
US10147614B1 (en) 2018-01-08 2018-12-04 United Microelectronics Corp. Oxide semiconductor transistor and method of manufacturing the same
KR20200022226A (ko) * 2018-08-22 2020-03-03 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 및 그 제조 방법
JP7439101B2 (ja) * 2019-01-09 2024-02-27 アプライド マテリアルズ インコーポレイテッド 膜の有効酸化物厚さを変更するための水素化及び窒化処理
WO2020184900A1 (ko) 2019-03-08 2020-09-17 주식회사 엘지화학 리튬 이차전지용 음극, 이의 제조방법 및 이를 포함하는 리튬 이차전지
KR102172590B1 (ko) * 2019-06-10 2020-11-02 세메스 주식회사 기판 처리 장치
TWI726348B (zh) 2019-07-03 2021-05-01 友達光電股份有限公司 半導體基板
CN111312826B (zh) * 2020-03-04 2024-01-19 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制作方法、显示模组及电子装置
US11670720B2 (en) * 2020-11-25 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
JP2022097012A (ja) * 2020-12-18 2022-06-30 日新電機株式会社 薄膜トランジスタの製造方法
CN116254505B (zh) * 2023-05-16 2023-10-10 中国科学院宁波材料技术与工程研究所 金属掺杂的宽温域润滑多层复合薄膜及其制备方法与应用

Family Cites Families (165)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH02186641A (ja) * 1989-01-12 1990-07-20 Nec Corp 薄膜電界効果型トランジスタ素子の製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
DE4435819C2 (de) 1993-10-08 1997-06-05 Smc Corp Tragvorrichtung für Gegenstände
JP4258476B2 (ja) 1994-06-15 2009-04-30 セイコーエプソン株式会社 薄膜半導体装置の製造方法
US5834827A (en) 1994-06-15 1998-11-10 Seiko Epson Corporation Thin film semiconductor device, fabrication method thereof, electronic device and its fabrication method
JP2005167280A (ja) 1994-06-15 2005-06-23 Seiko Epson Corp 半導体装置、アクティブマトリクス基板、及び電子機器
CN1052116C (zh) 1994-06-15 2000-05-03 精工爱普生株式会社 薄膜半导体器件的制造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6146928A (en) * 1996-06-06 2000-11-14 Seiko Epson Corporation Method for manufacturing thin film transistor, liquid crystal display and electronic device both produced by the method
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
DE69903862T2 (de) 1999-05-11 2003-07-03 Disa Ind As Herlev Verfahren zum steuern der bewegung der pressplatten einer formanlage und formanlage
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001250956A (ja) 2000-03-08 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置
US20020020840A1 (en) * 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
CN1245972C (zh) 2004-01-08 2006-03-22 中山大学 柚皮素及其盐用于制备止咳化痰药物
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (de) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Halbleitervorrichtung mit halbleitender Oxidschicht und Herstellungsverfahren dafür
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2007335780A (ja) * 2006-06-19 2007-12-27 Mitsubishi Electric Corp Ｔｆｔ基板及びその製造方法、これを用いた表示装置、並びに層間絶縁膜の評価方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5015534B2 (ja) * 2006-09-22 2012-08-29 財団法人高知県産業振興センター 絶縁膜の成膜方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8197749B2 (en) 2007-01-16 2012-06-12 The University Of Utah Research Foundation Methods for cleaning luer connectors
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8258511B2 (en) 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
KR101681483B1 (ko) * 2008-09-12 2016-12-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010050419A1 (en) 2008-10-31 2010-05-06 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and display device
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102228220B1 (ko) 2009-07-03 2021-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8492212B2 (en) 2009-07-09 2013-07-23 Sharp Kabushiki Kaisha Thin-film transistor producing method
SG177332A1 (en) * 2009-07-10 2012-02-28 Semiconductor Energy Lab Method for manufacturing semiconductor device
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
JP5458102B2 (ja) * 2009-09-04 2014-04-02 株式会社東芝 薄膜トランジスタの製造方法
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101623961B1 (ko) * 2009-12-02 2016-05-26 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
CN104658598B (zh) 2009-12-11 2017-08-11 株式会社半导体能源研究所 半导体器件、逻辑电路和cpu
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5602450B2 (ja) * 2010-02-12 2014-10-08 三菱電機株式会社 薄膜トランジスタ、その製造方法、及び表示装置
KR101969291B1 (ko) 2010-02-26 2019-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011108374A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP5567886B2 (ja) * 2010-04-09 2014-08-06 株式会社半導体エネルギー研究所 半導体装置
WO2011135987A1 (en) 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011145634A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145633A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145632A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
CN102939659B (zh) 2010-06-11 2016-08-17 株式会社半导体能源研究所 半导体器件及半导体器件的制造方法
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8792284B2 (en) 2010-08-06 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
JP2012038891A (ja) 2010-08-06 2012-02-23 Canon Inc ボトムゲート型薄膜トランジスタ
US8685787B2 (en) 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8728860B2 (en) 2010-09-03 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8871565B2 (en) * 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5710918B2 (ja) * 2010-09-13 2015-04-30 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
WO2012060253A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105336791B (zh) 2010-12-03 2018-10-26 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6023461B2 (ja) 2011-05-13 2016-11-09 株式会社半導体エネルギー研究所 発光素子、発光装置
JP2012053467A (ja) * 2011-09-14 2012-03-15 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2013149953A (ja) 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9099560B2 (en) * 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6128906B2 (ja) 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
JP2014042004A (ja) 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Also Published As

Publication number Publication date
SG10201911825SA (en) 2020-01-30
US20150072535A1 (en) 2015-03-12
JP7354391B2 (ja) 2023-10-02
JP2014033181A (ja) 2014-02-20
CN104185898B (zh) 2017-03-15
TWI645471B (zh) 2018-12-21
SG10201610556WA (en) 2017-01-27
KR20230116067A (ko) 2023-08-03
TWI588898B (zh) 2017-06-21
JP6401322B2 (ja) 2018-10-10
US20230006064A1 (en) 2023-01-05
US20160197194A1 (en) 2016-07-07
CN107123682A (zh) 2017-09-01
US9570626B2 (en) 2017-02-14
KR102403163B1 (ko) 2022-05-30
TW201730963A (zh) 2017-09-01
US10741694B2 (en) 2020-08-11
KR20200074278A (ko) 2020-06-24
CN106935656A (zh) 2017-07-07
CN104185898A (zh) 2014-12-03
DE112013007798B3 (de) 2023-08-03
KR102086697B1 (ko) 2020-03-09
TW201405665A (zh) 2014-02-01
KR20200027055A (ko) 2020-03-11
JP2017130675A (ja) 2017-07-27
US20130264563A1 (en) 2013-10-10
US9318317B2 (en) 2016-04-19
JP2023164639A (ja) 2023-11-10
WO2013150927A1 (en) 2013-10-10
US10096719B2 (en) 2018-10-09
KR102125824B1 (ko) 2020-06-23
US8901556B2 (en) 2014-12-02
JP2019012837A (ja) 2019-01-24
US20200365739A1 (en) 2020-11-19
US20170125601A1 (en) 2017-05-04
DE112013007568B3 (de) 2020-06-04
CN106935656B (zh) 2020-11-13
JP2022185151A (ja) 2022-12-13
SG11201504441PA (en) 2015-07-30
DE112013007518B3 (de) 2020-12-17
JP6106477B2 (ja) 2017-03-29
SG10201908851XA (en) 2019-11-28
JP2021073718A (ja) 2021-05-13
KR20150005541A (ko) 2015-01-14
US20190019894A1 (en) 2019-01-17
US11437523B2 (en) 2022-09-06
KR20220075447A (ko) 2022-06-08

Similar Documents

Publication Publication Date Title
DE112013007798B3 (de) Halbleitervorrichtung
KR102439046B1 (ko) 반도체 장치
DE102014208859B4 (de) Halbleitervorrichtung
DE112011104002B4 (de) Oxidhalbleiterschicht
DE112011106082B3 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102012224361B4 (de) Pegelverschieberschaltung und integrierte Halbleiterschaltung
DE112013006219T5 (de) Halbleitervorrichtung und deren Herstellungsverfahren
DE112012004307B4 (de) Halbleitervorrichtung
DE112014002485T5 (de) Halbleitervorrichtung
DE112015002423T5 (de) Herstellungsverfahren einer Halbleitervorrichtung
DE112013005029T5 (de) Mikrocontroller und Herstellungsverfahren dafür
DE112012002113T5 (de) Programmierbarer Logikbaustein
DE112012002760T5 (de) Programmierbarer Logikbaustein
DE102013217808A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE112012002077B4 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R130 Divisional application to

Ref document number: 112013007518

Country of ref document: DE

Ref document number: 112013007568

Country of ref document: DE

R130 Divisional application to

Ref document number: 112013007518

Country of ref document: DE

Ref document number: 112013007568

Country of ref document: DE

R012 Request for examination validly filed
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final