KR102439046B1 - 반도체 장치 - Google Patents

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요시노리 이에다
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타카시 하모치
켄이치 오카자키
미츠히로 이치조
토시야 엔도
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Abstract

산화물 반도체를 이용한 트랜지스터에 있어서, 수소가 산화물 반도체막으로 확산하는 것을 억제할 수 있는 절연막을 제공한다. 또, 실리콘 반도체를 이용한 트랜지스터와, 산화물 반도체를 이용한 트랜지스터를 이용하여 양호한 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제로 한다.
실리콘 반도체를 이용한 트랜지스터 및 산화물 반도체를 이용한 트랜지스터사이에 다른 기능을 가지는 두개의 질화 절연막을 형성한다. 구체적으로는, 실리콘 반도체를 이용한 트랜지스터 위에 수소를 포함하는 제 1 질화 절연막을 형성하고, 제 1 질화 절연막과 산화물 반도체를 이용한 트랜지스터의 사이에, 제 1 질화 절연막보다 수소 함유량이 낮고, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막을 형성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서 등에서 개시하는 발명은, 트랜지스터를 가지는 반도체 장치에 관한 것이다. 또, 상기 반도체 장치에 포함되는 질화 절연막에 관한 것이다.
근년, 중앙 연산 처리 장치(CPU라고도 함) 등의 반도체 장치에 있어서, 동작의 고속화에 관한 기술 개발이 활발하게 이루어지고 있다. CPU는 논리 회로를 가지는 반도체 집적 회로를 포함하고, 반도체 집적 회로는 반도체 웨이퍼에 형성된 트랜지스터, 메모리 및 접속 단자인 전극 등으로 구성되어 있다.
동작의 고속화에 관한 기술 개발로서, CPU의 동작 속도 및 집적도를 향상시키기 위해서 트랜지스터 등의 반도체 소자의 미세화가 이루어지고 있다.
트랜지스터 등의 반도체 소자의 미세화에 의해, CPU의 집적도는 향상되고, 동작 속도도 향상되지만, 그 반면, 트랜지스터의 리크 전류가 증가된다. 그 결과, CPU의 소비 전력이 증가되고 있다.
또, 트랜지스터에 적용할 수 있는 반도체막은 널리 알려져 있는 실리콘 반도체뿐만 아니라, 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고 기재함)을 이용하여 제작할 수 있다.
예를 들면, 채널 형성 영역에 산화물 반도체로서, 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 이용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또, 단결정 실리콘 반도체를 이용한 트랜지스터의 상부에, 산화물 반도체를 이용한 트랜지스터를 형성함으로써, 소비 전력을 저감하고, 고도로 집적화한 반도체 장치를 제작하는 기술이 개시되어 있다(특허문헌 3 참조).
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보 일본국 특개 2011-109079호 공보
산화물 반도체를 이용한 트랜지스터에서, 트랜지스터를 구성하는 절연막 등으로부터 방출된 원소가 채널 형성 영역을 구성하는 산화물 반도체막에 불순물로서 확산됨으로써, 트랜지스터의 전기 특성(대표적으로는 문턱 전압) 변동이 발생하여, 반도체 장치의 신뢰성이 저하되는 경우가 있다.
예를 들면, 트랜지스터를 구성하는 절연막에 수소(물 등의 수소 화합물을 포함)가 포함되어 있는 경우, 이들이 산화물 반도체막으로 확산됨으로써, 트랜지스터의 전기 특성 변동이 발생하여, 반도체 장치의 신뢰성이 저하된다.
산화물 반도체막에 침입한 수소가 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 탈리한 격자(또는 산소가 탈리한 부분)에 결손이 형성된다. 또, 수소의 일부가 산소와 반응함으로써, 캐리어인 전자가 생성된다. 따라서, 수소가 침입한 산화물 반도체막을 가지는 트랜지스터는 노멀리온(normally-on) 특성이 되기 쉽다.
또한, 산화물 반도체를 이용한 트랜지스터는 n채널형 트랜지스터이기 때문에, 본 명세서에서, 게이트 전압이 0V인 경우, 드레인 전류가 흐르고 있지 않다고 볼 수 있는 트랜지스터를 노멀리오프(normally-off) 특성을 가지는 트랜지스터라고 정의한다.
그러므로, 본 발명의 일양태는, 수소가 산화물 반도체막으로 확산하는 것을 억제할 수 있는 질화 절연막을 제공하는 것을 과제의 하나로 한다.
그런데, 실리콘 반도체 영역을 이용한 트랜지스터는, 양호한 전기 특성을 실현하기 위해서 채널 형성 영역을 포함하는 실리콘 반도체 영역을 수소화 처리하는 것이 알려져 있다. 또한, 본 명세서 등에서, 실리콘 반도체는 실리콘, 탄화 실리콘, 실리콘 게르마늄 등, 실리콘을 포함하는 반도체 재료 전반을 말한다.
수소화 처리는, 수소 분위기하에서의 열처리나, 이온 주입법 또는 이온 도핑법 등으로 이루어지지만, 처리 시간, 안정성 및 비용면 등에 과제가 있다. 따라서, 수소화 처리를 용이하게 행할 수 있으면, 안정성 및 비용면 등에서 매우 의미있는 것이다.
예를 들면, 논리 회로나 반도체 집적 회로 등을 가지는 반도체 장치가 단결정 실리콘을 이용한 트랜지스터의 위에, 산화물 반도체를 이용한 트랜지스터를 형성한 반도체 장치여도, 단결정 실리콘을 이용한 트랜지스터의 전기 특성을 양호하게 하기 위해서, 수소화 처리는 필요하다.
그러므로, 본 발명의 일양태는, 실리콘 반도체를 이용한 트랜지스터와, 산화물 반도체를 이용한 트랜지스터를 이용하고, 양호한 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또, 본 발명의 일양태는, 실리콘 반도체를 이용한 트랜지스터와, 산화물 반도체를 이용한 트랜지스터를 이용하고, 양호한 신뢰성을 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또, 본 발명의 일양태는, 상기 과제중 적어도 하나를 해결하는 것을 과제로 한다.
상기 과제에 비추어 보아, 본 발명의 일양태는, 실리콘 반도체를 이용한 트랜지스터와, 산화물 반도체를 이용한 트랜지스터를 포함하는 복수의 트랜지스터를 가지는 반도체 장치이며, 반도체 장치에서의 집적도를 높이기 위해서, 실리콘 반도체를 이용한 트랜지스터 위에 산화물 반도체를 이용한 트랜지스터를 적층하여 형성하고, 실리콘 반도체를 이용한 트랜지스터 및 산화물 반도체를 이용한 트랜지스터의 사이에 다른 기능을 가지는 두개의 질화 절연막을 형성한다. 구체적으로는, 실리콘 반도체를 이용한 트랜지스터 위에 수소를 포함하는 제 1 질화 절연막을 형성하고, 상기 제 1 질화 절연막과 산화물 반도체를 이용한 트랜지스터와의 사이에, 상기 제 1 질화 절연막보다 수소 함유량이 낮고, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막을 형성하는 경우도 있다. 또한, 제 1 질화 절연막보다 수소 함유량이 낮고, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막을, 제 1 질화 절연막에 적층하여 형성해도 좋다.
본 발명의 일양태는, 복수의 트랜지스터가 적층된 반도체 장치이며, 실리콘 반도체 영역에 채널 형성 영역이 형성된 제 1 트랜지스터와, 제 1 트랜지스터 위에 형성되고, 산화물 반도체막에 채널 형성 영역이 형성된 제 2 트랜지스터와, 제 1 트랜지스터 및 제 2 트랜지스터 사이에 형성된 제 1 질화 절연막과, 제 1 질화 절연막 및 제 2 트랜지스터 사이에 형성된 제 2 질화 절연막을 가지고, 제 1 질화 절연막은 수소를 포함하고 있고, 제 2 질화 절연막은 제 1 질화 절연막보다 수소 함유량이 낮으며, 수소에 대한 배리어막인 것을 특징으로 하는 반도체 장치이다. 또한, 제 2 질화 절연막은 제 1 질화 절연막에 적층하여 형성되어도 좋다.
본 발명의 일양태는, 상기에서, 제 1 질화 절연막은 승온 탈리 가스 분광법에 의해서 측정되는 수소 분자의 방출량이 5.0×1023분자/cm3 이상이며, 제 2 질화 절연막은 분광 타원법(spectroscopic ellipsometry)으로 측정되고, 파장 633nm의 빛에 대한 굴절률이 1.95 이상이며, 또 20℃ 이상 25℃ 이하에서 0.5중량%의 불산에 대한 에칭 속도가 2.0nm/분 이하이다. 또한, 제 2 질화 절연막은 X선 반사율법에 의해 측정되는 막 밀도가 2.75g/cm3 이상이다.
일반적으로, 형성한 막이 치밀할수록 굴절률은 높아지고, 형성한 막이 치밀할수록 에칭 속도는 늦어진다. 이러한 점에서, 제 2 질화 절연막을 상기 범위의 굴절률, 및 상기 범위의 에칭 속도를 가지는 질화 절연막으로 형성함으로써, 제 2 질화 절연막을 치밀한 것으로 할 수 있고, 수소에 대한 배리어성을 발휘할 수 있다. 또, 형성한 막이 치밀할수록 막 밀도가 높아지는 것으로부터, 제 2 질화 절연막이 수소에 대한 배리어성을 충분히 발휘하기 위해서는, 상기 범위의 막 밀도를 가지는 질화 절연막으로 제 2 질화 절연막을 형성하는 것이 바람직하다.
또, 승온 탈리 가스 분광법에 의해 측정되는 수소 분자의 방출량이 5.0×1023 분자/cm3 이상인 제 1 질화 절연막은 가열됨으로써 수소가 탈리한다.
또, 가열되는 것에 의해 수소가 탈리하는 제 1 질화 절연막은 러더퍼드 후방 산란 분석에 의해 측정되는 수소 농도가 20원자% 이상 25원자% 이하이다. 수소에 대한 배리어성을 가지는 제 2 질화 절연막은 러더퍼드 후방 산란 분석에 의해 측정되는 수소 농도가 10원자% 이상 15원자% 이하이다. 이와 같이, 질화 절연막에 포함되는 수소 농도가 낮을수록, 수소를 방출하기 어려워 수소에 대한 배리어성을 발휘할 수 있다. 예를 들면, 제 1 질화 절연막 및 제 2 질화 절연막은 질화 실리콘막으로 형성할 수 있다.
상기에서, 제 1 트랜지스터 및 제 2 트랜지스터는 톱게이트 구조이다.
또, 본 발명의 일양태는, 제 2 트랜지스터 위에 제 2 질화 절연막과 같은 구성의 제 3 질화 절연막을 형성한 반도체 장치이다.
제 1 질화 절연막은 가열됨으로써 수소가 방출되기 때문에, 제 1 질화 절연막을 형성함으로써, 반도체 장치의 제작 공정에서 가열 처리 등에 의해 방출된 수소를 제 1 트랜지스터의 실리콘 반도체 영역으로 이동시키고, 제 1 트랜지스터의 실리콘 반도체 영역을 수소화 처리할 수 있다.
제 2 질화 절연막은 산화물 반도체막으로 확산하는 수소를 투과시키기 어려운 절연막으로 형성되어 있고, 수소에 대하여 배리어성을 가진다고 할 수 있다. 또, 제 2 질화 절연막은 수소가 산화물 반도체막으로 확산하는 것을 억제하는 절연막, 또는 산화물 반도체막으로 확산하는 수소로부터 산화물 반도체막을 보호하는 절연막이라고도 할 수 있다.
또, 본 발명의 일양태는, 상기에서, 제 1 질화 절연막과 제 2 질화 절연막과의 사이에 형성되며, 또 제 1 질화 절연막 및 제 2 질화 절연막에 접하여 형성된 산화 절연막을 가지는 반도체 장치이다. 상기 산화 절연막은 산화 실리콘막 또는 산화 질화 실리콘막으로 할 수 있다.
제 2 질화 절연막은 제 1 질화 절연막보다 수소 농도가 낮고, 치밀한 질화 절연막에 의해서 형성되어 있다. 그러므로, 제 2 질화 절연막은 수소에 대한 배리어막으로서 기능한다. 수소를 포함하는 질화 절연막에 의해서 형성되어 있는 제 1 질화 절연막을 제 2 질화 절연막에 접하여 형성하는 경우, 제 2 질화 절연막의 형성 방법에 의해서는, 제 1 질화 절연막에 포함되어 있는 수소가 제 2 질화 절연막에 혼입하고, 제 2 질화 절연막의 수소 농도가 증대될 가능성이 있다. 따라서, 상기한 바와 같이, 제 1 질화 절연막과 제 2 질화 절연막 사이에 산화 절연막을 형성함으로써, 제 2 질화 절연막을 형성할 때에, 제 1 질화 절연막에 포함되어 있는 수소가 제 2 질화 절연막으로 혼입하는 것을 억제할 수 있으며, 제 2 질화 절연막을 수소에 대한 배리어막으로서 충분히 기능시킬 수 있다.
또, 본 발명의 일양태는, 제 2 질화 절연막에 적용할 수 있는 질화 절연막이며, 특히 제 2 질화 절연막에 적용할 수 있는 질화 실리콘막이다.
본 발명의 일양태에 의해, 수소가 산화물 반도체막으로 확산하는 것을 억제할 수 있는 절연막을 제공할 수 있다.
본 발명의 일양태에 의해, 실리콘 반도체를 이용한 트랜지스터에서 안전하고 용이하게 수소화 처리를 행할 수 있다.
본 발명의 일양태에 의해, 실리콘 반도체를 이용한 트랜지스터와, 산화물 반도체를 이용한 트랜지스터를 이용하여, 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
본 발명의 일양태에 의해, 실리콘 반도체를 이용한 트랜지스터와, 산화물 반도체를 이용한 트랜지스터를 이용하여, 양호한 신뢰성을 가지는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일양태인 반도체 장치를 도시하는 단면도, 및 그 회로도이다.
도 2는 본 발명의 일양태인 반도체 장치를 도시하는 상면도이다.
도 3은 본 발명의 일양태인 반도체 장치의 제작 방법을 도시하는 단면도이다.
도 4는 본 발명의 일양태인 반도체 장치의 제작 방법을 도시하는 단면도이다.
도 5는 본 발명의 일양태인 반도체 장치의 제작 방법을 도시하는 단면도이다.
도 6은 본 발명의 일양태인 반도체 장치를 도시하는 단면도이다.
도 7은 본 발명의 일양태인 반도체 장치를 도시하는 단면도이다.
도 8은 본 발명의 일양태인 반도체 장치의 제작 방법을 도시하는 단면도이다.
도 9는 본 발명의 일양태인 반도체 장치의 제작 방법을 도시하는 단면도이다.
도 10은 본 발명의 일양태인 반도체 장치를 도시하는 단면도이다.
도 11은 본 발명의 일양태인 반도체 장치를 도시하는 단면도, 및 그 회로도이다.
도 12는 본 발명의 일양태인 반도체 장치를 도시하는 상면도이다.
도 13은 본 발명의 일양태인 반도체 장치를 도시하는 단면도이다.
도 14는 본 발명의 일양태인 반도체 장치를 도시하는 단면도, 및 그 회로도이다.
도 15는 본 발명의 일양태인 반도체 장치를 도시하는 단면도이다.
도 16은 본 발명의 일양태인 반도체 장치를 도시하는 회로도이다.
도 17은 본 발명의 일양태인 반도체 장치를 도시하는 사시도이다.
도 18은 본 발명의 일양태인 반도체 장치에 적용할 수 있는 트랜지스터의 단면도이다.
도 19는 본 발명의 일양태인 반도체 장치를 도시하는 블록도이다.
도 20은 전자 기기를 설명하는 도면이다.
도 21은 시료의 구조를 도시하는 도면이다.
도 22는 승온 탈리 가스 분석의 결과를 나타내는 도면이다.
도 23은 굴절률 및 막 밀도의 측정 결과를 나타내는 도면이다.
도 24는 에칭 속도의 측정 결과를 나타내는 도면이다.
도 25는 굴절률 및 막 밀도의 측정 결과를 나타내는 도면이다.
도 26은 에칭 속도의 측정 결과를 나타내는 도면이다.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 세부사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 또, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일의 부호를 다른 도면 간에서 공통하여 이용하고, 그 반복된 설명은 생략한다. 또, 같은 기능을 가지는 부분을 가리키는 경우에는, 해치패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되는 것은 아니다.
본 명세서 등에서, 제 1, 제 2 등으로 붙여진 서수사는 편의상 이용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또, 본 명세서 등에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
또, 본 발명에서의 「소스」 및 「드레인」의 기능은, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바꾸는 경우가 있다. 따라서, 본 명세서에서는, 「소스」 및 「드레인」의 용어는, 바꾸어 사용할 수 있는 것으로 한다.
또, 전압이란 2점간에서의 전위차를 말하고, 전위라는 것은 어느 한점의 정전장 중에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)를 말한다. 단, 일반적으로, 어느 한점에서의 전위와 기준이 되는 전위(예를 들면 접지 전위)와의 전위차를, 간단히 전위 또는 전압이라고 하며, 전위와 전압이 동의어로서 이용되는 경우가 많다. 따라서, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압이라고 바꾸어 읽어도 좋고, 전압을 전위라고 바꾸어 읽어도 좋다.
본 명세서에서, 포토리소그래피 처리를 행한 후에 에칭 처리를 행하는 경우는, 포토리소그래피 처리로 형성한 마스크는 제거하는 것으로 한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일양태인 반도체 장치에 대하여, 도면을 이용하여 설명한다.
<반도체 장치의 구성>
도 1(A)에, 본 발명의 일양태인 반도체 장치의 단면도를 도시한다. 도 1(A)에 도시하는 반도체 장치는, 복수의 트랜지스터를 가지는 반도체 장치이며, 집적화도를 높이기 위해 복수의 트랜지스터의 일부가 종방향으로 적층되어 있다.
구체적으로는, 하부에, 제 1 반도체 재료를 이용한 n채널형 트랜지스터인 트랜지스터(101)와, p채널형 트랜지스터인 트랜지스터(103)가 전기적으로 접속된 CMOS(상보형 금속 산화물반도체：Complementary Metal Oxide Semiconductor) 회로(105)를 가지고, CMOS 회로(105) 위에 용량 소자(107)와, 제 2 반도체 재료를 이용한 n채널형 트랜지스터인 트랜지스터(109)를 가지고, 트랜지스터(101) 및 트랜지스터(103) 위에, 수소를 포함하고, 가열에 의해 수소를 방출하는 제 1 질화 절연막(111)을 가지고, 제 1 질화 절연막(111)과 트랜지스터(109)의 사이에, 제 1 질화 절연막(111)보다 낮은 수소 함유량을 가지고, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막(113)을 가진다.
도 1(B)에 도 1(A)에 도시한 반도체 장치에 상당하는 회로도를 도시한다. 도 1(B)에 도시한 회로도의 접속 관계는 이하와 같다. 트랜지스터(101)와 트랜지스터(103)가 전기적으로 접속된 CMOS 회로(105)에 용량 소자(107)가 전기적으로 접속되어 있고, CMOS 회로(105)와 용량 소자(107)에 산화물 반도체를 이용한 트랜지스터(109)가 전기적으로 접속되어 있다. 또한, 트랜지스터(109)에 다른 트랜지스터가 전기적으로 접속되어 있어도 좋다.
제 1 반도체 재료로서, 실리콘 반도체 등의 산화물 반도체 이외의 반도체 재료를 이용하고, 제 2 반도체 재료로서 산화물 반도체를 이용한다. 즉, 트랜지스터(101) 및 트랜지스터(103)는 실리콘 반도체를 이용한 트랜지스터이며, 트랜지스터(109)는 산화물 반도체를 이용한 트랜지스터이다.
트랜지스터(101) 및 트랜지스터(103)는 실리콘 반도체를 이용하고 있고, 단결정 기판이나 다결정 기판 등을 이용함으로써 고속으로 동작하는 트랜지스터를 용이하게 제작할 수 있다.
한편으로, 산화물 반도체를 이용한 트랜지스터는, 채널 형성 영역이 형성되는 산화물 반도체막으로부터, 수소 등의 불순물을 충분히 제거하고, 고순도화하는 것에 의해 리크 전류(오프 리크 전류 또는 오프 전류라고도 함)가 저감된 트랜지스터를 용이하게 제작할 수 있다. 이에 따라, 반도체 장치의 소비 전력을 저감할 수 있다.
제 1 질화 절연막(111)은 수소를 포함하고, 가열에 의해 수소를 방출하는 질화 절연막으로 형성되어 있다. 구체적으로는, 승온 탈리 가스 분광법(Thermal Desorption Spectroscopy, 이하, TDS법이라고 기재함)으로 측정되는 수소 분자의 방출량이 5.0×1023분자/cm3 이상인 질화 절연막으로 형성되어 있다. 또, 러더퍼드 후방 산란 분석에 의해 측정되는 수소 농도가 20원자% 이상 25원자% 이하인 질화 절연막으로 형성되어 있다. 상기 질화 절연막으로서는, 예를 들면, 질화 실리콘막 또는 질화 산화 실리콘막 등이 있다.
실리콘 반도체를 이용하는 트랜지스터(101) 및 트랜지스터(103)는, 양호한 전기 특성을 실현하기 위해서, 트랜지스터의 제작 공정에 있어서 수소화 처리를 행하고, 적어도, 채널 형성 영역이 형성되는 실리콘 반도체 영역에 포함되는 결함(댕글링 본드)을 수복시키는(수소 종단시키는) 것이 바람직하다. 그러므로, 트랜지스터(101) 및 트랜지스터(103) 위에 제 1 질화 절연막(111)을 형성하고, 제 1 질화 절연막(111)에서 방출되는 수소에 의해, 수소화 처리를 행할 수 있다. 이와 같이 함으로써, 종래의 방법과는 달리, 안전하고 용이하게 수소화 처리를 행할 수 있다. 예를 들면, 제 1 질화 절연막(111)을 형성한 후의 반도체 장치의 제작 공정으로 행하는 가열 처리에 의해 수소화 처리를 행할 수 있고, 반도체 장치의 제작에 걸리는 시간을 단축할 수 있고, 반도체 장치의 생산성을 향상시킬 수 있다.
제 2 질화 절연막(113)은 제 1 질화 절연막(111)보다 수소 함유량이 낮고, 수소에 대한 배리어막으로서 기능하는 절연막이다. 또, 제 2 질화 절연막(113)은 적어도 제 1 질화 절연막(111)에서 방출되는 수소가 트랜지스터(109)의 산화물 반도체막(상세하게는 채널 형성 영역)으로 확산되는 것을 억제하는 절연막, 또는 트랜지스터(109)의 산화물 반도체막으로 확산되는 수소로부터 채널 형성 영역을 보호하는 절연막이다.
상기로부터, 제 2 질화 절연막(113)은 수소 함유량이 낮고, 치밀한 질화 절연막을 적용할 수 있다. 구체적으로는, 분광 타원법으로 측정되어, 파장 633nm의 빛에 대한 굴절률이 1.95 이상이며, 또 20℃ 이상 25℃ 이하에서 0.5중량%의 불산에 대한 에칭 속도가 2.0nm/분 이하인 질화 절연막을 적용할 수 있다. 또는, 분광 타원법으로 측정되어, 파장 633nm의 빛에 대한 굴절률이 1.95 이상이며, 또 X선 반사율법에 의해 측정되는 막 밀도가 2.75g/cm3 이상인 질화 절연막이 적용할 수 있다. 그리고 제 2 질화 절연막(113)은 러더퍼드 후방 산란 분석에 의해 측정되는 수소 농도가 10원자% 이상 15원자% 이하인 것이 바람직하다.
일반적으로, 형성한 막이 치밀할수록 굴절률은 높아지고, 형성한 막이 치밀할수록 에칭 속도는 늦어진다. 이러한 점에서, 제 2 질화 절연막(113)을 상기 범위의 굴절률, 및 상기 범위의 에칭 속도를 가지는 질화 절연막으로 형성함으로써, 제 2 질화 절연막(113)을 치밀한 것으로 할 수 있고, 수소에 대한 배리어성을 발휘할 수 있다. 또, 형성한 막이 치밀할수록 막 밀도가 높아짐으로써, 제 2 질화 절연막(113)이 수소에 대한 배리어성을 충분히 발휘하기 위해서는, 상기 범위의 막 밀도를 가지는 질화 절연막에서 제 2 질화 절연막(113)을 형성하는 것이 바람직하다. 이와 같이, 질화 절연막에 포함되는 수소 농도가 낮을수록, 수소를 방출하기 어려워, 수소에 대한 배리어성이 발휘된다. 또, 상기 질화 절연막으로서, 예를 들면 질화 실리콘막 또는 질화 산화 실리콘막 등이 있다.
제 2 질화 절연막(113)이 형성되어 있음으로써, 제 1 질화 절연막(111)을 포함하여, 트랜지스터(109)보다 하부에 존재하는 수소가 트랜지스터(109)의 산화물 반도체막(적어도 채널 형성 영역)으로 불순물로서 확산되는 것을 억제할 수 있기 때문에, 트랜지스터(109)의 전기 특성의 변동을 억제할 수 있다. 따라서, 트랜지스터(109)의 전기 특성을 양호하게 할 수 있고, 반도체 장치의 신뢰성을 향상시킬 수 있다.
이어서, 본 발명의 일양태인 반도체 장치의 세부사항에 대하여 더 기재한다.
도 1(A)에 도시하는 반도체 장치에 있어서, 트랜지스터(101) 및 트랜지스터(103)의 채널 형성 영역은 반도체 재료를 포함하는 기판(115) 중(벌크 중), 또는 반도체 재료를 포함하는 기판(115) 위에 형성할 수 있다. 또한, 본 실시형태에서는 기판(115)으로서, p형의 도전형을 가지는 단결정 실리콘 기판을 이용하고, 트랜지스터(101) 및 트랜지스터(103)의 채널 형성 영역이 기판(115) 중에 형성되는 형태에 대하여 설명한다.
트랜지스터(101)는 기판(115)에 형성된 채널 형성 영역(117)과, 채널 형성 영역(117)을 끼우도록 형성된 불순물 영역(119) 및 불순물 영역(119)과 전기적으로 접속된 고농도 불순물 영역(121)(이들을 모아서 간단히 불순물 영역이라 함)과, 채널 형성 영역(117) 위에 형성된 게이트 절연막(123)과, 게이트 절연막(123) 위에 형성된 게이트 전극(125)과, 게이트 전극(125)의 측면에 형성된 사이드월(129)과, 채널 형성 영역(117)의 한쪽에 형성된 고농도 불순물 영역(121)에 접하여 형성된 소스 전극 또는 드레인 전극(이하, 전극(131)라고 기재함)을 가진다.
불순물 영역(119)은 LDD(Lightly Doped Drain)영역이나 확장 영역으로서 기능한다. 고농도 불순물 영역(121)은 트랜지스터(101)의 소스 영역 또는 드레인 영역으로서 기능한다.
트랜지스터(103)는 기판(115)에 n형의 도전형을 부여하는 불순물 원소를 첨가하여 형성된 n웰(133)에 형성된다. 트랜지스터(103)는 n웰(133)에 형성된 채널 형성 영역(135)과, 채널 형성 영역(135)을 끼우도록 형성된 불순물 영역(137) 및 불순물 영역(137)과 전기적으로 접속된 고농도 불순물 영역(139)(이들을 모아서 간단히 불순물 영역이라 함)과, 채널 형성 영역(135) 위에 형성된 게이트 절연막(141)과, 게이트 절연막(141) 위에 형성된 게이트 전극(143)과, 게이트 전극(143)의 측면에 형성된 사이드월(145)과, 채널 형성 영역(135)의 한쪽에 형성된 불순물 영역(137)과 전기적으로 접속되고, 고농도 불순물 영역(139)에 접하여 형성된 소스 전극 또는 드레인 전극(이하, 전극(147)라고 기재함)을 가진다.
불순물 영역(137)은 LDD 영역이나 확장 영역으로서 기능한다. 고농도 불순물 영역(139)은 트랜지스터(103)의 소스 영역 또는 드레인 영역으로서 기능한다.
또, 도 1(A)에 도시하는 반도체 장치에는, 트랜지스터(101)의 채널 형성 영역(117)의 다른 한쪽에 형성된 고농도 불순물 영역(121)과, 트랜지스터(103)의 채널 형성 영역(135)의 다른 한쪽에 형성된 고농도 불순물 영역(139)에 접하여 전극(149)이 형성되어 있다. 전극(149)은 트랜지스터(101)의 소스 전극 또는 드레인 전극으로서 기능하고, 트랜지스터(103)의 소스 전극 또는 드레인 전극으로서 기능한다. 또, 전극(149)에 의해, 트랜지스터(101) 및 트랜지스터(103)는 전기적으로 접속되어, CMOS 회로(105)가 형성된다.
기판(115) 위에는 트랜지스터(101) 및 트랜지스터(103)를 각각 둘러싸도록 소자 분리 절연막(151)이 형성되어 있다. 그리고 트랜지스터(101) 및 트랜지스터(103) 및 소자 분리 절연막(151)을 덮도록 절연막(153)이 형성되어 있고, 절연막(153) 위에 제 1 질화 절연막(111)이 형성되어 있다.
제 1 질화 절연막(111) 위에는 층간 절연막(155)이 형성되어 있다. 또한, 전극(131), 전극(147), 및 전극(149)은 절연막(153), 제 1 질화 절연막(111), 및 층간 절연막(155)을 관통하여 형성되어 있고, 각각 배선으로서 기능한다.
층간 절연막(155) 위에 층간 절연막(157)이 형성되어 있고, 층간 절연막(157) 위에 전극(159)이 형성되어 있다. 전극(159)은 배선으로서도 기능한다. 전극(159)은 절연막(153), 제 1 질화 절연막(111), 층간 절연막(155), 및 층간 절연막(157)에 형성된 개구를 통하여 트랜지스터(101) 및 트랜지스터(103)(CMOS 회로(105))의 게이트 배선(도시하지 않음)과 전기적으로 접속되어 있다. 게이트 배선은 게이트 절연막(123), 및 게이트 절연막(141) 위에 형성되어 있고, 트랜지스터(101)의 게이트 전극(125) 및 트랜지스터(103)의 게이트 전극(143)은 상기 게이트 배선이 분기하여 구성되어 있다. 따라서, CMOS 회로(105) 및 용량 소자(107)는 전기적으로 접속되고, 용량 소자(107) 및 트랜지스터(109)는 전기적으로 접속되어 있다.
전극(159) 및 층간 절연막(157) 위에 층간 절연막(161)이 형성되어 있다. 전극(163)은 층간 절연막(161)에 형성된 개구를 통하여 전극(159)과 접하여 형성되어 있다. 또, 층간 절연막(161) 위에는, 전극(165) 및 전극(167)이 형성되어 있다. 전극(165)은 층간 절연막(161)의 트랜지스터(109)의 산화물 반도체막(173)과 중첩하는 영역에 형성되어 있다. 전극(167)은 트랜지스터(109)의 드레인 전극(177)과 중첩하는 영역에 형성되어 있다. 또한, 전극(163), 전극(165) 및 전극(167)은 배선으로서도 기능한다.
전극(163), 전극(165) 및 전극(167)의 사이에는 절연막(169)이 형성되어 있고, 전극(163), 전극(165) 및 전극(167) 및 절연막(169)은 평탄화되어 있다.
전극(163), 전극(165) 및 전극(167) 및 절연막(169) 위에는 제 2 질화 절연막(113)이 형성되어 있고, 제 2 질화 절연막(113) 위에는 절연막(171)이 형성되어 있다.
절연막(171) 위에는, 용량 소자(107) 및 트랜지스터(109)가 형성되어 있다.
트랜지스터(109)는 적어도, 절연막(171) 위에 형성된 산화물 반도체막(173)과, 산화물 반도체막(173)에 접하여 형성된 소스 전극(175) 및 드레인 전극(177)과, 산화물 반도체막(173), 소스 전극(175) 및 드레인 전극(177) 위에 형성된 게이트 절연막(179)과, 산화물 반도체막(173)과 중첩하여 게이트 절연막(179) 위에 형성된 게이트 전극(181)을 가진다.
소스 전극(175)은 제 2 질화 절연막(113) 및 절연막(171)에 형성된 개구에 형성된 접속 전극(172)을 통하여 전극(163)과 접하고 있다. 따라서, 소스 전극(175)은 트랜지스터(101)의 게이트 전극(125) 및 트랜지스터(103)의 게이트 전극(143)과 전기적으로 접속되어 있다.
드레인 전극(177)은 제 2 질화 절연막(113) 및 절연막(171)에 형성된 개구에 형성된 접속 전극(172)을 통하여 전극(167)과 접하고 있다.
전극(183)은 게이트 절연막(179)의 소스 전극(175)과 중첩하는 영역에 형성되어 있다. 용량 소자(107)는 소스 전극(175)을 한쪽의 전극으로 하고, 게이트 절연막(179)을 유전체로 하고, 전극(183)을 다른 한쪽의 전극으로 함으로써 구성되어 있다. 또한, 전극(183)은 배선으로서도 기능한다.
용량 소자(107)의 한쪽의 전극으로서 트랜지스터(109)의 소스 전극(175)을 이용함으로써, 반도체 장치의 집적도를 높일 수 있다.
게이트 절연막(179), 게이트 전극(181), 및 전극(183) 위에 절연막(185)이 형성되어 있다.
트랜지스터(109)에 있어서 산화물 반도체막(173)은 비정질 산화물 반도체, 단결정 산화물 반도체, 또는 다결정 산화물 반도체로 구성되어 있다.
또, 산화물 반도체막(173)은 수소 등의 불순물이 충분히 제거되어 고순도화되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(173)에 있어서, 이차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 얻어진 수소 농도를, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 한다. 산화물 반도체막(173)에 수소가 포함되어 있으면, 상기 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 탈리한 격자(또는 산소가 탈리한 부분)에는 결손이 형성된다. 또, 수소의 일부가 산소와 결합함으로써, 캐리어를 생성하는 경우가 있고, 트랜지스터(109)의 오프 전류가 증대되는 경우가 있다.
그리고 산화물 반도체막(173)에서, 이차 이온 질량 분석법으로 얻어진 알칼리 금속 또는 알칼리토류 금속의 농도를, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리토류 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터(109)의 오프 전류를 증대시키는 경우가 있다. 또, 산화물 반도체막(173)의 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
이러한 바와 같이, 산화물 반도체막(173)의 불순물을 가능한 한 저감시키고, 산화물 반도체막(173)을 고순도화시킴으로써, 트랜지스터(109)의 리크 전류를 매우 저감할 수 있다. 또, 트랜지스터(109)의 문턱 전압의 변동(마이너스 시프트)을 저감할 수 있다. 따라서, 양호한 전기 특성을 가지는 반도체 장치를 제작할 수 있다. 또, 신뢰성을 향상시킨 반도체 장치를 제작할 수 있다.
또한, 채널 형성 영역이 고순도화된 산화물 반도체막에 형성되는 트랜지스터의 오프 전류가 낮은 것은, 다양한 실험에 의해 증명할 수 있다. 예를 들면, 채널폭이 1×106μm이고 채널 길이 L이 10μm의 소자이어도, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1V부터 10V의 범위에서 오프 전류가, 반도체 매개 변수 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우, 트랜지스터의 채널폭으로 나눈 수치에 상당하는 오프 전류는 100zA/μm 이하인 것을 알 수 있다. 또, 용량 소자와 트랜지스터를 접속하여, 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하를 상기 트랜지스터로 제어하는 회로를 이용하고, 오프 전류의 측정을 행했다. 상기 측정에서는 상기 트랜지스터를 이용하여, 용량 소자의 단위 시간 당 전하량의 추이로부터 상기 트랜지스터의 오프 전류를 측정했다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 간의 전압이 3V인 경우에, 수십 yA/μm이라는 더 낮은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서, 채널 형성 영역이 고순도화된 산화물 반도체막에 형성되는 트랜지스터는, 오프 전류가 현저하게 작다.
산화물 반도체에 포함되는 산소 결손은 캐리어를 생성하는 경우가 있으며, 트랜지스터의 전기 특성 및 신뢰성을 저하시킬 우려가 있다. 그러므로, 산화물 반도체막(173)에서 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다. 예를 들면, 산화물 반도체막(173)에 있어서, 자기장 방향을 막면에 대하여 평행하게 인가한 전자 스핀 공명법에 의한 g값＝1.93의 스핀 밀도(산화물 반도체막(173)에 포함되는 산소 결손 밀도에 상당함)는 측정기의 검출 하한 이하까지 저감되어 있는 것이 바람직하다. 산소 결손을 가능한 한 저감함으로써, 트랜지스터(109)의 문턱 전압의 변동(마이너스 시프트)을 저감할 수 있고, 반도체 장치의 전기 특성 및 신뢰성을 향상시킬 수 있다.
또, 본 발명의 일양태인 반도체 장치의 일부의 상면도를 도 2에 도시한다. 도 1(A)에 도시한 단면도는, 도 2에 도시한 상면도의 1점 쇄선 XY간의 단면도이다. 도 2에 도시한 상면도에 있어서, 도면의 명료화를 위한 구성 요소의 일부(CMOS 회로(105), 제 1 질화 절연막(111), 제 2 질화 절연막(113), 그 외 게이트 절연막이나 층간 절연막 등)을 도시하지 않는다.
<반도체 장치의 제작 방법>
이어서, 본 발명의 일양태인 반도체 장치 및 제작 방법에 대하여 도면을 이용하여 설명한다. 이하에서는, 우선 하부의 CMOS 회로를 구성하는 트랜지스터의 제작 방법에 대하여 설명하고, 그 후, 상부의 산화물 반도체를 이용한 트랜지스터의 제작 방법에 대하여 설명한다.
반도체 장치에 이용하는 기판(115)은 실리콘 반도체를 포함하는 기판이다.
우선, 반도체 재료를 포함하는 기판(115)을 준비한다. 기판(115)은 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI(Silicon on Insulator) 기판 등을 이용할 수 있고, 트랜지스터(101) 및 트랜지스터(103)의 채널 형성 영역은 반도체 기판 중(벌크 중), 또는 반도체 기판 위에 형성할 수 있다.
본 실시형태에 나타내는 반도체 장치는 기판(115)에 단결정 실리콘 기판을 이용하여, 상기 단결정 실리콘 기판에 트랜지스터(101) 및 트랜지스터(103)를 형성한 구성이다. 즉, 본 실시형태에 있어서, 제 1 반도체 재료로서 이용하는 실리콘 반도체는 단결정 실리콘이며, 트랜지스터(101) 및 트랜지스터(103)의 채널 형성 영역은 단결정 실리콘으로 구성되어 있다. 또한, 본 실시형태에서는, 기판(115)으로서 p형의 도전형을 가지는 단결정 실리콘 기판을 이용하는 예를 나타낸다.
기판(115)의 트랜지스터(103)를 형성하는 영역에, n형의 도전형을 부여하는 불순물 원소를 첨가하여, n웰(133)을 형성한다. 트랜지스터(103)의 채널 형성 영역(135)은 n웰(133)에 형성된다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 이용할 수 있다.
또한, n채널형 트랜지스터인 트랜지스터(101)의 형성 영역에, p형의 도전형을 부여하는 불순물 원소를 첨가하지 않았지만, p형의 도전형을 부여하는 불순물 원소를 첨가함으로써, p웰을 형성해도 좋다. p형의 도전형을 부여하는 불순물 원소로서는, 보론(B)이나 알루미늄(Al)이나 갈륨(Ga) 등을 이용할 수 있다.
한편, n형의 도전형을 가지는 단결정 실리콘 기판을 이용하는 경우에는, p형의 도전형을 부여하는 불순물 원소를 첨가하여 p웰을 형성해도 좋고, 트랜지스터(101)의 채널 형성 영역(135)을 p웰에 형성할 수 있다.
n웰(133) 또는 p웰은 상기한 불순물 원소를 이온 도핑법, 또는 이온 주입법 등으로 첨가하여 형성할 수 있다.
기판(115) 위에 소자 분리 절연막(151)을 형성한다. 소자 분리 절연막(151)은 공지한 방법으로 형성할 수 있다. 예를 들면, 기판(115) 위에 보호막을 형성하고, 상기 보호막을 마스크로서 에칭 처리를 행하며, 상기 보호막에 덮여있지 않은 영역(노출되어 있는 영역)의 기판(115)의 일부를 제거하여, 오목부를 형성한다. 상기 에칭 처리에는, 드라이 에칭을 이용하는 것이 적합하지만, 웨트 에칭을 이용해도 좋다. 에칭 가스나 에칭액에 대하여는 피에칭 재료에 따라서 적절히 선택할 수 있다. 그리고 기판(115)을 덮도록 절연막을 형성하고, 오목부 이외의 영역에 형성된 절연막을 선택적으로 제거함으로써, 소자 분리 절연막(151)을 형성할 수 있다. 상기 절연막은 산화 실리콘막이나 질화 실리콘막, 질화 산화 실리콘막 등을 이용하여 형성된다. 상기 절연막의 제거 방법으로서는, CMP(Chemical Mechanical Polishing) 등의 연마 처리나 에칭 처리 등이 있지만 어떠한 방법을 이용해도 좋다. 또한, 상기 보호막은 오목부를 형성한 후, 또는 소자 분리 절연막(151)을 형성한 후에 제거한다. 또, CMP 등의 연마 처리나 에칭 처리를 행한 후는 세정 처리를 행하고, 피처리 표면에 붙어있는 수분을 제거하는 가열 처리를 행한다.
또한, 반도체 장치의 제작 공정에서, 소자 분리 절연막(151)을 형성한 후의 제작 공정에 있어서도 CMP 등의 연마 처리나 에칭 처리를 행한 후는, 상기 세정 처리 및 상기 가열 처리를 행한다.
또한, 소자 분리 절연막(151)은 LOCOS(Local Oxidation of Silicon) 등의 소자 분리 수단을 이용하여 형성할 수도 있다.
이어서, 소자 분리 절연막(151)을 형성한 기판(115) 위에, 나중에 게이트 절연막(123) 및 게이트 절연막(141)으로 가공되는 절연막을 형성하고, 상기 절연막 위에 도전 재료를 포함하는 막(도전막)을 형성하고, 상기 도전막을 가공하여, 게이트 전극(125) 및 게이트 전극(143)을 형성한다. 게이트 절연막(123) 및 게이트 절연막(141)으로 가공되는 절연막은 CVD법 또는 스퍼터링법 등을 이용하여 얻어지는 산화 실리콘막, 산화 하프늄막, 산화 알루미늄막, 산화 탄탈막, 질화 실리콘막, 또는 질화 산화 실리콘막 등을 포함하는 막의 단층 구조 또는 적층 구조로 형성한다. 이외에, 고밀도 플라즈마 처리나 열산화 처리에 의해, 기판(115)의 표면을 산화, 질화시킴으로써, 게이트 절연막(123) 및 게이트 절연막(141)으로 가공되는 절연막을 형성해도 좋다. 고밀도 플라즈마 처리는 예를 들면, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 수소 등의 혼합 가스를 이용하여 행할 수 있다. 또, 상기 절연막의 두께는 특별히 한정되지 않지만, 예를 들면, 1nm 이상 100nm 이하로 할 수 있다.
게이트 전극(125) 및 게이트 전극(143)으로 가공되는 도전막은, 특별히 한정하지 않고, 각종 도전 재료를 이용할 수 있고, 예를 들면, 알루미늄이나 구리, 티탄, 탄탈, 텅스텐 등의 금속 재료를 이용할 수 있다. 또, 도전 재료를 포함하는 다결정 실리콘 등의 반도체 재료를 이용하여, 도전 재료를 포함하는 막을 형성해도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀코팅법 등의 각종 성막 방법을 이용할 수 있다. 또한, 본 실시형태에서는, 금속 재료를 이용하여 도전막을 형성한다. 절연막 및 도전막은 드라이 에칭 또는 웨트 에칭으로 가공할 수 있다. 또한, 상기 도전막의 두께는 특별히 한정되지 않고, 형성하는 시간이나 원하는 저항률 등을 고려하여 정할 수 있다.
이어서, 트랜지스터(101)를 형성하는 영역에 보호막을 형성하고, 트랜지스터(103)를 형성하는 영역에, 게이트 전극(143)을 마스크로서 이용하고, p형을 부여하는 불순물 원소를 첨가하여, 불순물 영역을 형성한다. 또, 트랜지스터(103)를 형성하는 영역에 보호막을 형성하고, 트랜지스터(101)를 형성하는 영역에, 게이트 전극(125)을 마스크로서 이용하고, n형을 부여하는 불순물 원소를 첨가하여 불순물 영역을 형성한다. 또한, 상기 불순물 영역의 형성에 의해, 기판(115)에서, 게이트 전극(125)의 하부의 영역은 트랜지스터(101)의 채널 형성 영역(117)이 된다(도 3(A) 참조). 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 반도체 소자의 미세화의 정도에 맞추어 그 농도를 높게 하는 것이 바람직하다. 또, 게이트 전극(125) 및 게이트 전극(143)을 덮는 절연막을 형성하고, 상기 절연막을 통과시켜서 불순물 원소를 첨가하여도 좋다.
이어서, 사이드월(129) 및 사이드월(145)을 형성한다. 사이드월(129) 및 사이드월(145)은 게이트 전극(125) 및 게이트 전극(143)을 덮는 절연막을 형성한 후에, 상기 절연막에 이방성이 높은 에칭 처리를 적용함으로써, 자기 정합적으로 형성할 수 있다. 또한, 사이드월(129) 및 사이드월(145)을 형성함과 동시에 게이트 절연막(123) 및 게이트 절연막(141)이 형성된다.
이어서, 게이트 전극(125) 및 게이트 전극(143), 불순물 영역, 및 사이드월(129) 및 사이드월(145) 등을 덮도록, 절연막(153)을 형성한다. 그리고 절연막(153)의 트랜지스터(103)가 형성되는 영역 위에 보호막을 형성하고, 게이트 전극(125) 및 사이드월(129)을 마스크로서 이용하고, n형을 부여하는 불순물 원소를 불순물 영역에 첨가하여, 불순물 영역(119) 및 고농도 불순물 영역(121)을 형성한다. 또, 절연막(153)의 트랜지스터(101)가 형성되는 영역 위에 보호막을 형성하고, 게이트 전극(143) 및 사이드월(145)을 마스크로서 이용하고, p형을 부여하는 불순물 원소를 첨가하여, 불순물 영역(137) 및 고농도 불순물 영역(139)을 형성한다. 또한, 절연막(153)을 형성하기 전에 불순물 원소를 첨가하고, 그 후, 절연막(153)을 형성해도 좋다.
또한, 본 발명의 일양태인 반도체 장치는 도 1에 도시한 반도체 장치에 한정되지 않는다. 예를 들면, 트랜지스터(101), 트랜지스터(103)로서 규화물을 가지는 트랜지스터나, 사이드월을 가지지 않는 트랜지스터를 이용해도 좋다. 규화물을 가지는 구조이면, 소스 영역 및 드레인 영역이 더 저저항화되고, 반도체 장치의 고속화가 가능하다. 또, 저전압으로 동작할 수 있기 때문에, 반도체 장치의 소비 전력을 저감할 수 있다. 규화물을 형성할 수 있는 금속 재료로서는, 예를 들면, 티탄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
이어서, 상기 절연막(153) 위에 제 1 질화 절연막(111)을 형성한다. 제 1 질화 절연막(111)의 두께는 적어도 트랜지스터(101)의 채널 형성 영역(117) 및 트랜지스터(103)의 채널 형성 영역(135)을 충분히 수소화 처리할 수 있는 만큼의 수소를 포함할 수 있는 두께로 하는 것이 바람직하다. 예를 들면, 50nm 이상 1000nm 이하, 바람직하게는 100nm 이상 500nm 이하이다. 또한, 여기까지의 공정으로 얻어진 구성을 도 3(A)에 도시한다.
여기에서, 제 1 질화 절연막(111)의 형성 방법에 대하여 설명한다. 제 1 질화 절연막(111)은 수소를 포함하고, 가열에 의해 수소를 방출하는 질화 절연막으로 형성되어 있다. 제 1 질화 절연막(111)으로서 적용할 수 있는 질화 실리콘막 또는 질화 산화 실리콘막은, 이하의 조건을 이용하여 형성할 수 있다. 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 보유하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 40Pa 이상 600Pa 이하로 하고, 바람직하게는 100Pa 이상 500Pa 이하로 하고, 처리실 내에 형성된 전극에 고주파 전력을 공급한다. 또, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체, 및 질소를 이용한다. 또, 원료 가스로서 암모니아를 이용해도 좋다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 다이실란, 트라이실란, 불화 실란 등이 있다. 제 1 질화 절연막(111)은 형성하는 질화 절연막에 수소가 포함되도록 구성 원소에 수소를 가지는 암모니아를 원료 가스로서 이용하는 것이 바람직하다. 예를 들면, 플라즈마 CVD 장치를 이용하여 제 1 질화 절연막(111)을 형성할 때, 진공 배기된 처리실 내에 공급하는 질소의 실리콘을 포함하는 퇴적성 기체에 대한 유량은 20배 이상 1000배 이하로 하고, 바람직하게는 150배 이상 750배 이하로 한다. 그리고 암모니아를 원료 가스로서 이용할 때는, 실리콘을 포함하는 퇴적성 기체에 대하여 1배 이상 100배 이하로 하고, 바람직하게는 1배 이상 50배 이하로 한다.
제 1 질화 절연막(111)을 형성한 후에, 가열 처리를 행하고, 적어도, 트랜지스터(101)의 채널 형성 영역(117) 및 트랜지스터(103)의 채널 형성 영역(135)에 포함되는 결함을 수복(수소 종단)시킨다. 상기 가열 처리에 따라서, 게이트 절연막(123) 및 게이트 절연막(141)에 포함되는 결함이나, 게이트 절연막(123)과 실리콘과의 계면에 포함되는 결함 등도 수복할 수 있다. 즉, 본 발명의 일양태인 반도체 장치는 제 1 질화 절연막(111) 및 가열 처리에 의해 수소화 처리할 수 있다.
상기 가열 처리에 있어서, 가열 처리 장치는 전기로에 한하지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 따라서, 피처리물을 가열하는 장치여도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자파)의 복사에 의해, 피처리물을 가열하는 장치다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 또, 상기 가열 처리에 있어서, 처리 시간이나 처리 분위기는 적절히 선택할 수 있다. 또한, 상기 가열 처리를 행하는 타이밍은 제 1 질화 절연막(111)을 형성한 후라면, 어느 타이밍이어도 좋고, 적절히 선택할 수 있다. 또, 예를 들면, 상기 가열 처리는 층간 절연막이나 트랜지스터(109)를 형성할 때에 행하는 가열 처리와 같이 다른 가열 처리와 겸하게 할 수 있다.
이어서, 제 1 질화 절연막(111) 위에 층간 절연막(155)을 형성하고, 전극(131), 전극(147) 및 전극(149)을 형성한다(도 3(B) 참조). 전극(131), 전극(147) 및 전극(149)은 절연막(153), 제 1 질화 절연막(111), 및 층간 절연막(155)을 가공하고, 고농도 불순물 영역(121) 및 고농도 불순물 영역(139)에 달하는 개구를 형성하고, 상기 개구에 도전막을 형성하고, 상기 도전막을 에칭 처리 등으로 가공하는 것에 의해 형성할 수 있다. 또한, 상기 개구를 형성하기 전에 그 표면을, CMP 등의 연마 처리나 에칭 처리 등에 의해 평탄화해 두는 것이 바람직하다.
층간 절연막(155)은 무기 절연막 또는 유기 절연막을 형성하고, 이것을 가공하는 것으로 형성할 수 있다. 무기 절연막으로서는, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막 등을 이용할 수 있고, 유기 절연막은 아크릴 수지, 폴리이미드, 벤조사이클로부텐계 수지, 폴리아미드, 에폭시 수지, 또는 실록산계 수지 등을 이용할 수 있다. 또한, 층간 절연막(155)은 이들의 절연막을 복수 적층시킨 구조여도 좋다. 무기 절연막 또는 유기 절연막의 형성 방법은 특별히 한정되지 않고, 이용하는 재료에 대하여 적절히 선택한다. 예를 들면, CVD법이나 스퍼터링법, 스핀코팅, 딥핑, 스프레이 도포, 액적 토출법(잉크젯법), 스크린 인쇄, 오프셋 인쇄 등을 적용할 수 있다.
반도체 장치에 포함되는 트랜지스터 등의 반도체 소자의 미세화를 진행하는 경우, 배선간의 기생 용량이 현저하게 되어 신호 지연이 증대되기 때문에, 산화 실리콘의 비유전율(k＝4.0∼4.5)은 높고, k가 3.0 이하의 재료를 이용하여 층간 절연막(155)을 형성하는 것이 바람직하다. 또, 층간 절연막(155)은 평탄화 등을 행하기 위해 기계적 강도가 요구된다. 이 기계적 강도가 확보 가능한 한에서, 층간 절연막(155)을 다공질(포러스)화 시켜서 저유전율화 시킬 수 있다.
전극(131), 전극(147) 및 전극(149)은 다마신 구조와 같이 전극의 일부가 층간 절연막(155), 제 1 질화 절연막(111) 및 절연막(153)에 매립된 구조로 하는 것이 바람직하다. 전극(131), 전극(147) 및 전극(149)은 특별히 한정없이, 각종 도전 재료를 이용할 수 있다. 예를 들면, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료를 이용할 수 있다.
또한, 전극(131), 전극(147) 및 전극(149)을 형성할 때에는, 그 표면이 평탄해지도록 가공하는 것이 바람직하다. 예를 들면, 개구를 포함하는 영역에 티탄막이나 질화 티탄막을 얇게 형성한 후에, 개구에 매립하도록 텅스텐막을 형성하는 경우에는, 그 후의 CMP에 의해, 불필요한 텅스텐막, 티탄막, 질화 티탄막 등을 제거함과 동시에, 그 표면의 평탄성을 향상시킬 수 있다.
이어서, 층간 절연막(155), 전극(131), 전극(147) 및 전극(149) 위에 층간 절연막(157)을 형성하고, 게이트 전극(125) 및 게이트 전극(143)에 달하는 개구를 층간 절연막(157)에 형성하고(도시하지 않음), 상기 개구에 전극(159)을 형성한다. 그리고 층간 절연막(157) 및 전극(159) 위에 층간 절연막(161)을 형성한다(도 3(C) 참조).
층간 절연막(157) 및 층간 절연막(161)은 층간 절연막(155)에 적용할 수 있는 재료를 이용하고, 층간 절연막(155)과 마찬가지로 형성할 수 있다. 전극(159)은 전극(131) 등에 적용할 수 있는 재료를 이용하여, 전극(131) 등과 마찬가지로 형성할 수 있다.
이어서, 전극(159)에 달하는 개구를 층간 절연막(161)에 형성하고, 상기 개구에 전극(163)을 형성한다. 전극(163)을 형성함과 동시에 전극(165) 및 전극(167)을 형성할 수 있다. 그리고 전극(163), 전극(165) 및 전극(167) 사이를 메우도록 절연막(169)을 형성한다. 그리고 전극(163), 전극(165) 및 전극(167), 및 절연막(169) 위에 제 2 질화 절연막(113)을 형성한다(도 4(A) 참조).
전극(163), 전극(165) 및 전극(167)은 전극(131) 등에 적용할 수 있는 재료를 이용하여, 전극(131) 등과 마찬가지로 형성할 수 있다. 절연막(169)은 층간 절연막(155)에 적용할 수 있는 재료를 이용하여 층간 절연막(155)과 마찬가지로 형성하고, CMP 등의 연마 처리나 에칭 처리를 전극(163), 전극(165) 및 전극(167)의 표면이 노출할 때까지 행함으로써 형성할 수 있다.
여기에서, 본 발명의 일양태인 제 2 질화 절연막의 형성 방법에 대하여 설명한다. 제 2 질화 절연막(113)은 수소 함유량이 낮고, 치밀한 질화 절연막으로 형성되어 있다. 제 2 질화 절연막(113)으로서 적용할 수 있는 질화 실리콘막 또는 질화 산화 실리콘막은, 이하의 조건을 이용하여 형성할 수 있다. 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 보유하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 20Pa 이상 200Pa 이하로 하고, 바람직하게는 30Pa 이상 100Pa 이하로 하고, 처리실 내에 형성된 전극에 고주파 전력을 공급한다. 또, 제 2 질화 절연막(113)의 원료 가스로서는, 적어도, 실리콘을 포함하는 퇴적성 기체 및 질소를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 다이실란, 트라이실란, 불화 실란 등이 있다. 제 2 질화 절연막(113)은 형성하는 질화 절연막에 수소가 가능한 한 포함되지 않도록 구성 원소에 수소를 가지는 암모니아를 원료 가스로서 이용하지 않거나, 또는 소량을 이용한다. 예를 들면, 플라즈마 CVD 장치를 이용하여 제 2 질화 절연막(113)을 형성할 때, 진공 배기된 처리실 내에 공급하는 질소의 실리콘을 포함하는 퇴적성 기체에 대한 유량비는 10배 이상 100배 이하, 바람직하게는 15배 이상 40배 이하로 한다. 그리고 암모니아의 실리콘을 포함하는 퇴적성 기체에 대한 유량비는, 0.1배 이상 1배 미만, 바람직하게는 0.2배 이상 0.75배 이하로 한다.
원료 가스로서 암모니아를 이용함으로써, 실리콘을 포함하는 퇴적성 기체 및 질소의 분해를 촉진할 수 있다. 이것은, 암모니아가 플라즈마 에너지나 열 에너지에 의해서 해리(解離)하고, 해리함으로써 발생되는 에너지가 실리콘을 포함하는 퇴적성 기체 분자의 결합 및 질소 분자의 결합의 분해에 기여하기 때문이다. 이와 같이 함으로써, 수소를 투과시키기 어렵고, 수소에 대한 배리어막으로서 기능하는 질화 실리콘막을 형성할 수 있다.
제 2 질화 절연막(113)의 두께는 트랜지스터(109)보다 하방으로부터 트랜지스터(109)의 산화물 반도체막(173)으로 확산해오는 수소에 대하여 충분한 배리어성을 발휘할 수 있는 두께로 하는 것이 바람직하다. 예를 들면, 5nm 이상 100nm 이하, 바람직하게는 15nm 이상 50nm 이하이다.
또, 실란, 질소 및 암모니아를 원료 가스로 한 질화 실리콘막을 제 2 질화 절연막(113)으로 하는 경우, 제 2 질화 절연막(113)의 두께를 두껍게 함으로써 ESD 내성을 향상시킬 수 있다. 예를 들면, 제 2 질화 절연막(113)의 두께를 300nm 이상 400nm 이하로 형성함으로써 절연 내압을 300V 이상으로 시킬 수 있다. ESD 내성을 향상시킴으로써, 반도체 장치의 수율을 향상시킬 수 있다.
반도체 장치에 있어서, 전극(163), 전극(165) 및 전극(167)에 텅스텐을 이용한 경우, 후에 형성하는 절연막(171)에 포함되어 있는 산소가 전극(163), 전극(165) 및 전극(167)으로 확산되고, 후에 형성하는 산화물 반도체막(173)의 산소 결손을 충분히 저감할 수 없는 가능성이 있다. 제 2 질화 절연막(113)은 수소에 대한 배리어막으로서 기능하므로 수소를 투과시키기 어렵다. 또, 제 2 질화 절연막(113)은 수소보다 원자 반직경이 큰 원소인 산소에 대해서도 투과시키기 어렵다. 그러므로, 제 2 질화 절연막(113)은 절연막(171)에 포함되어 있는 산소가 전극(163), 전극(165) 및 전극(167)으로 확산되는 것을 억제할 수 있고, 산화물 반도체막(173)의 산소 결손을 충분히 저감할 수 있다.
전극(165)은 전압을 인가할 수 있는 구성으로 함으로써, 백게이트 전극으로서도 기능시킬 수 있다. 예를 들면, 전위를 GND(또는 고정 전위)로 함으로써, 후에 형성하는 트랜지스터(109)의 전기적 특성을 제어할 수 있다. 또한, 전극(165)은 정전기에 대한 정전 차폐(遮蔽) 기능도 가진다. 단, 전극(165)을 이용하여 트랜지스터(109)의 문턱값을 제어하고, 노멀리 오프 특성의 트랜지스터로 할 필요가 없는 경우에는, 전극(165)을 형성하지 않아도 좋다. 또, 어느 특정한 회로의 일부에 트랜지스터(109)를 이용하는 경우에 전극(165)을 형성하면 지장이 생길 우려가 있는 경우에는, 그 회로에는 형성하지 않아도 좋다.
이어서, 제 2 질화 절연막(113) 위에 절연막(171) 및 접속 전극(172)을 형성한다. 그리고 절연막(171) 및 접속 전극(172) 위에 산화물 반도체막(174)을 형성한다(도 4(B) 참조).
또, 절연막(171)은 트랜지스터(109)의 하지 절연막으로서도 기능함과 동시에, 후에 형성하는 산화물 반도체막(173)에 포함되는 산소 결손을 저감시키기 위해, 산소를 포함하는 절연막을 형성하는 것이 바람직하다. 예를 들면, 절연막(171)으로서, 산화 실리콘막, 산화 갈륨막, 산화 하프늄막, 산화 이트륨막, 또는 산화 알루미늄막 등의 산화 절연막, 산화 질화 실리콘막, 또는 산화 질화 알루미늄막 등의 산화 질화 절연막, 또는, 질화 산화 실리콘막 등의 질화 산화 절연막으로부터 선택된 하나의 절연막, 또는, 복수가 적층된 절연막을 이용하고, CVD법 또는 스퍼터링법 등에 의해 형성한다.
접속 전극(172)은 전극(131)에 적용할 수 있는 재료를 이용하여, 전극(131)과 마찬가지로 형성할 수 있다. 또한, 형성한 층간 절연막에 CMP 등의 연마 처리나 에칭 처리를 행하여 절연막(171)을 형성할 때, 접속 전극(172)의 표면이 노출될 때까지 연마 처리나 에칭 처리를 행한다.
특히, 절연막(171)은 화학 양론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 가지는 것이 더 바람직하다. 절연막(171)에 있어서, 적어도, 후에 형성되는 산화물 반도체막(173)과 접하는 영역에 산소 과잉 영역을 포함함으로써, 산화물 반도체막(174)(또는 산화물 반도체막(173))으로 산소를 공급하는 것이 가능해지고, 절연막(171)에 포함되는 산소를 산화물 반도체막(174)으로 이동시켜서, 산소 결손을 보충하는 것이 가능해지기 때문이다. 절연막(171)에 산소 과잉 영역을 형성하기 위해서는, 예를 들면, CVD법 또는 스퍼터링법을 이용하고, 산소 분위기하에서 산화 절연막을 형성함으로써 절연막(171)을 형성하면 좋다. 또는, 절연막(171)을 형성한 후에 산소를 도입하여, 산소 과잉 영역을 형성해도 좋다.
또한, 절연막(171)은 화학 양론적 조성을 충족하는 산소보다 많은 산소를 포함하는 산화 절연막이어도 좋다. 예를 들면, TDS법으로 측정되는 산소 분자의 방출량이, 1.0×1018분자/cm3 이상인 산화 절연막을 이용함으로써, 산화물 반도체막(174)에 포함되는 산소 결손의 적어도 일부를 보충할 수 있다.
산화물 반도체막(174)은 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또, 상기 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서, 이들에 더하여 갈륨(Ga), 주석(Sn), 하프늄(Hf), 지르코늄(Zr), 티탄(Ti), 스칸듐(Sc), 이트륨(Y), 란타노이드(예를 들면, 세륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd))로부터 선택된 일종, 또는 복수종이 포함되어 있는 것이 바람직하다.
예를 들면, 산화물 반도체으로서, 산화 인듐, 산화 주석, 산화 아연, 두종류의 금속을 포함하는 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 세종류의 금속을 포함하는 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기재함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 네종류의 금속을 포함하는 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
여기에서, In-Ga-Zn계 산화물이라는 것은, In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 묻지 않는다. 또, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또, 산화물 반도체로서, InMO3(ZnO)m(m>0, m은 정수가 아님)으로 표기되는 재료를 이용해도 좋다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소, 혹은 상기한 스태빌라이저로서의 원소를 나타낸다. 또, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, n은 정수)으로 표기되는 재료를 이용해도 좋다.
예를 들면, In：Ga：Zn＝1：1：1, In：Ga：Zn＝3：1：2, 또는 In：Ga：Zn＝2：1：3의 원자수비인 In-Ga-Zn계 산화물이나 이 원자수비의 근방의 산화물을 타겟으로서 이용하는 것도 좋다.
산화물 반도체막(174)은 스퍼터링법, 도포법, 펠스 레이저 증착법, 레이저 박리법 등을 이용하여 형성할 수 있다. 또, 산화물 반도체막(174)으로서 인쇄법을 이용함으로써, 소자 분리된 산화물 반도체막을 직접 형성할 수 있다. 스퍼터링법으로 산화물 반도체막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치 또는 DC 전원 장치 등을 적절히 이용할 수 있다. 스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소 가스, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다.
이어서, 산화물 반도체막(174) 위에 마스크를 형성하고, 상기 마스크를 이용하여 에칭 처리함으로써 산화물 반도체막(173)을 형성한다(도 5(A) 참조). 상기 에칭 처리는 드라이 에칭, 웨트 에칭 중 어느 것을 이용해도 좋다. 또는, 드라이 에칭 및 웨트 에칭의 양쪽을 조합하여 이용할 수도 있다. 원하는 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다.
산화물 반도체막(173)의 두께는 1nm 이상 100nm 이하, 더 바람직하게는 1nm 이상 30nm 이하, 더 바람직하게는 1nm 이상 50nm 이하, 더 바람직하게는 3nm 이상 20nm 이하로 하는 것이 바람직하다.
산화물 반도체막(173)을 형성하기 전(즉, 산화물 반도체막(174)을 형성한 후), 또는, 산화물 반도체막(173)을 형성한 후 중 적어도 한쪽으로 가열 처리하고, 산화물 반도체막(173)(또는 산화물 반도체막(174))의 탈수소화 또는 탈수화하는 것이 바람직하다. 상기 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
상기 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 불활성 가스 분위기에서 가열한 후, 산소 분위기에서 가열해도 좋다. 또한, 처리 시간은 3분∼24시간으로 한다.
상기 가열 처리에 이용하는 가열 장치는 제 1 질화 절연막(111)을 형성한 후의 가열 처리에 적용할 수 있는 가열 장치를 이용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한하여, 기판의 변형점 이상의 온도에서 열처리를 행할 수 있다. 따라서 가열 처리 시간을 단축할 수 있다.
상기 가열 처리는 산화물 반도체막(173)(또는 산화물 반도체막(174))의 탈수소화 또는 탈수화뿐만 아니라, 절연막(171)에 포함되어 있는 산소를 산화물 반도체막(173)(또는 산화물 반도체막(174))으로 이동시켜서, 산화물 반도체막(173)(또는 산화물 반도체막(174))의 산소 결손을 저감할 수 있다.
산화물 반도체막(173)의 산소 결손을 저감시키는 방법으로서, 산화물 반도체막(173)을 형성하기 전(즉, 산화물 반도체막(174)을 형성한 후), 또는, 산화물 반도체막(173)을 형성한 후 중 적어도 한쪽에 있어서, 산화 분위기에서 발생시킨 플라즈마에 노출해도 좋다. 산화 분위기로서는, 산소, 오존, 일산화 이질소, 이산화질소 등의 분위기가 있다. 또한, 플라즈마 처리에 있어서, 기판(115)측에 바이어스를 인가하지 않는 상태로 발생한 플라즈마에 산화물 반도체막(173)을 노출하는 것이 바람직하다. 그 결과, 산화물 반도체막(173)에 손상을 주지 않고, 또 산소를 공급하는 것이 가능해지며, 산화물 반도체막(173)에 포함되는 산소 결손을 저감할 수 있다. 또, 에칭 처리에 의해 산화물 반도체막(173)의 표면에 잔존하는 불순물, 예를 들면, 불소, 염소 등의 할로겐 등을 제거할 수 있다. 또, 후에 형성하는 게이트 절연막(179)이 산화물 반도체막(173) 위에 형성되어 있는 상태로 상기 플라즈마에 노출해도 좋다.
예를 들면, 플라즈마 CVD 장치의 반응실에 일산화 이질소를 도입하고, 반응실에 형성되는 상부 전극에 27.12MHz의 고주파 전원을 이용하여 2.5×10- 2Ｗ/cm2의 고주파 전력을 공급하여 발생시킨 산소 플라즈마에 산화물 반도체막(173)을 노출한다.
이어서, 적어도, 산화물 반도체막(173) 및 접속 전극(172)에 접하여 도전막을 형성하고, 상기 도전막 위에 마스크를 형성하고, 상기 마스크를 이용하여 에칭 처리를 함으로써, 소스 전극(175) 및 드레인 전극(177)을 형성한다. 그리고 적어도, 산화물 반도체막(173), 소스 전극(175) 및 드레인 전극(177)에 접하여 게이트 절연막(179)을 형성한다(도 5(B) 참조).
소스 전극(175) 및 드레인 전극(177)으로서, 알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 혹은 텅스텐으로 이루어지는 단체(單體) 금속, 또는 이들을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 이용한다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 이층 구조, 텅스텐막 위에 티탄막을 적층하는 이층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 이층 구조, 티탄막 또는 질화 티탄막과, 그 티탄막 또는 질화 티탄막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 그 위에 티탄막 또는 질화 티탄막을 더 형성하는 삼층 구조, 몰리브덴막 또는 질화 몰리브덴막과, 그 몰리브덴막 또는 질화 몰리브덴막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브덴막 또는 질화 몰리브덴막을 더 형성하는 삼층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료를 이용해도 좋다. 또, 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 규화물 등의 규화물막을 이용해도 좋다. 상기 도전막은 스퍼터링법, CVD법, 증착법, 전해 도금법, 인쇄법 또는 잉크젯법 등을 이용하여 형성할 수 있다. 또한, 상기 도전막의 두께는 특별히 한정되지 않고, 형성하는 시간이나 원하는 저항률 등을 고려하여 결정할 수 있다.
소스 전극(175) 및 드레인 전극(177)의 간격은 트랜지스터(109)의 채널 길이 L이 된다. 트랜지스터(109)의 채널 길이 L을 50nm 미만, 예를 들면 30nm 정도로 하는 경우에는, 전자빔을 이용하여 레지스트를 노광하고, 현상한 마스크를 도전막의 에칭 마스크로서 이용하는 것이 바람직하다. 전자빔은 가속 전압이 높을수록 미세 패턴을 얻을 수 있다. 또, 전자빔은 멀티빔으로서 기판 1장당 처리 시간을 단축할 수 있다. 전자빔의 조사가 가능한 전자빔 묘화 장치에 있어서, 예를 들면, 가속 전압은 5kV∼50kV인 것이 바람직하다. 또, 전류 강도는, 5×10-12∼1×10-11A인 것이 바람직하다. 또, 최소빔 직경은, 2nm 이하인 것이 바람직하다. 또, 제작 가능한 패턴의 최소선 폭이 8nm 이하인 것이 바람직하다. 상기 조건에 의해, 예를 들면 패턴의 폭을 30nm 이하, 바람직하게는 20nm 이하 더 바람직하게는 8nm 이하로 할 수 있다.
게이트 절연막(179)은 산화 실리콘막, 산화 갈륨막, 산화 갈륨아연막, Ga2O3(Gd2O3)막, 산화 아연막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 이용하여, 단층 구조 또는 적층 구조로서 형성할 수 있다. 또, 다른 재료로서 절연성을 가지는 In-Ga-Zn계 산화물막을 이용해도 형성할 수 있다. 예를 들면, 절연성을 가지는 In-Ga-Zn계 산화물막은, In：Ga：Zn＝1：3：2［원자수비］의 산화물 타겟을 가지고, 기판 온도를 실온으로 하고, 스퍼터링 가스에 아르곤, 또는 아르곤과 산소의 혼합 가스를 이용하여 형성하면 좋다. 또, 게이트 절연막(179)은 절연막(171)과 마찬가지로 화학 양론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 더 바람직하다. 또한, 게이트 절연막(179)은 절연막(171)과 마찬가지로 화학 양론적 조성을 충족시키는 산소보다 많은 산소를 포함하는 산화 절연막을 이용하여 형성해도 좋다. 또, 게이트 절연막(179)은 제 2 질화 절연막(113)에 적용할 수 있는 질화 절연막을 이용하여 형성해도 좋다. 또, 게이트 절연막(179)을 산화 갈륨막으로 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 형성할 수 있다.
또, 게이트 절연막(179)으로서, 하프늄실리케이트(HfSiOx)막, 질소가 첨가된 하프늄실리케이트(HfSixOyNz)막, 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz)막, 산화 하프늄막, 산화 이트륨막 등의 high-k 재료의 절연막을 이용함으로써 트랜지스터(109)의 게이트 리크를 저감할 수 있다.
게이트 절연막(179)은 스퍼터링법, CVD법 또는 증착법 등으로 형성할 수 있다. 게이트 절연막(179)의 두께는 5nm 이상 400nm 이하, 더 바람직하게는 10nm 이상 300nm 이하, 더 바람직하게는 50nm 이상 250nm 이하로 하면 좋다.
게이트 절연막(179)을 형성한 후, 가열 처리를 행해도 좋다. 상기 가열 처리는 산화물 반도체막(173)을 탈수소화 또는 탈수화하기 위해서 행하는 가열 처리와 마찬가지로 행할 수 있다. 상기 가열 처리에 의해, 게이트 절연막(179)에 포함되어 있는 산소를 산화물 반도체막(173)에 이동시켜서, 산화물 반도체막(173)에 포함되어 있는 산소 결손을 저감시킬 수 있다.
또한, 소스 전극(175) 및 드레인 전극(177)을 형성한 후, 에칭 잔사를 제거하기 위해서, 세정 처리를 하는것이 바람직하다. 이 세정 처리를 행함으로써, 소스 전극(175)과 드레인 전극(177)과의 단락을 억제할 수 있다. 상기 세정 처리는 TMAH(Tetramethylammonium Hydroxide) 용액 등의 알칼리성의 용액, 불산, 옥살산 등의 산성의 용액, 또는 물을 이용하여 행할 수 있다.
이어서, 게이트 절연막(179)의 산화물 반도체막(173)과 중첩하는 영역에 게이트 전극(181)을 형성하고, 게이트 절연막(179)의 소스 전극(175)과 중첩하는 영역에 전극(183)을 형성한다. 게이트 전극(181) 및 전극(183)은 게이트 절연막(179) 위에 도전막을 형성하고, 상기 도전막 위에 마스크를 형성하고, 상기 마스크를 이용하여 에칭 처리함으로써 게이트 전극(181) 및 전극(183)을 형성할 수 있다(도 1(A) 참조).
게이트 전극(181) 및 전극(183)은 소스 전극(175) 및 드레인 전극(177)에 적용할 수 있는 도전 재료를 이용하여, 마찬가지로 형성할 수 있다.
또, 노멀리오프의 스위칭 소자를 실현하기 위해서, 5eV(전자볼트) 이상, 바람직하게는 5.5eV(전자볼트) 이상의 일함수를 가지는 재료로 형성되는 막을 게이트 전극(181)과 게이트 절연막(179)과의 사이에 형성하고, 트랜지스터의 문턱 전압을 플러스로 하는것이 바람직하다. 구체적으로는, In-N 결합을 가지고, 또, 고유 저항이 1×10-1∼1×10- 4Ω·cm, 바람직하게는 고유 저항이 5×10-2∼1×10- 4Ω·cm를 가지는 재료로 형성되는 막을 게이트 전극(181)과 게이트 절연막(179)과의 사이에 형성한다. 그 재료의 일례로서는, 질소를 포함하는 In-Ga-Zn계 산화물막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN 등) 등이 있다.
본 발명의 일양태인 반도체 장치에 있어서, 게이트 절연막(179), 게이트 전극(181) 및 전극(183) 위에 절연막(185)을 형성해도 좋다. 트랜지스터(109)가 반도체 장치의 최상부에 형성되는 경우는, 절연막(185)을 제 2 질화 절연막(113)에 적용할 수 있는 질화 절연막을 이용하여 형성하는 것이 바람직하다. 이와 같이 함으로써, 대기에 포함되는 수소(물 등의 수소 화합물을 포함)가 반도체 장치의 내부에 침입하는 것을 억제할 수 있고, 반도체 장치의 전기 특성을 양호하게 할 수 있다. 또, 반도체 장치의 신뢰성을 향상시킬 수 있다.
절연막(185)을 형성한 후, 가열 처리를 행해도 좋다. 상기 가열 처리는 산화물 반도체막(173)을 탈수소화 또는 탈수화하기 위해서 행하는 가열 처리와 마찬가지로 행할 수 있다. 상기 가열 처리에 따라서, 산화물 반도체막(173)에 포함되어 있는 산소 결손을 저감시킬 수 있다.
이상의 공정으로 본 발명의 일양태인 반도체 장치를 제작할 수 있다. 반도체 장치의 트랜지스터(109)는 전극(165)을 백게이트 전극으로서 기능시킬 수 있는 것으로부터, 트랜지스터(109)는 듀얼 게이트 구조의 트랜지스터라고 할 수 있다. 또한, 제 2 질화 절연막(113) 및 절연막(171)이 백게이트 전극에 대한 게이트 절연막이 된다.
또, 전극(165)을 형성하지 않으면, 트랜지스터(109)를 톱게이트 구조의 트랜지스터로 할 수 있다. 따라서, 공정수를 변경하지 않고, 레이아웃을 변경함으로써 동일 기판 위에 듀얼 게이트 구조의 트랜지스터와 톱게이트 구조의 트랜지스터를 모두 제작할 수 있다.
또, 본 발명의 일양태인 반도체 장치에 포함되는 트랜지스터(109)는 트랜지스터(101) 및 트랜지스터(103)와 같이 사이드월을 형성하는 구성이어도 좋다. 또한, 산화물 반도체막(173)에 있어서, 채널 형성 영역보다 도전율이 높은 영역이 형성되어 있는 구성이어도 좋다. 예를 들면, 산화물 반도체막(173)과, 소스 전극(175) 및 드레인 전극(177)이 접하는 영역에, 불순물을 첨가하여 도전율이 높은 영역을 형성해도 좋다. 상기 불순물로서는, 붕소, 질소, 불소, 알루미늄, 인, 비소, 인듐, 주석, 안티몬, 헬륨, 네온, 아르곤, 크립톤 및 크세논 등이 있다. 또한, 상기 도전율이 높은 영역은 LDD로서 기능하는 영역을 형성해도 좋다.
또, 본 실시형태로 설명한 반도체 장치에 포함되는 트랜지스터(109)는 소스 전극(175) 및 드레인 전극(177)이 산화물 반도체막(173)의 상면과 접하는 구성이지만, 소스 전극(175) 및 드레인 전극(177)이 산화물 반도체막(173)의 하면과 접하는 구성이어도 좋다.
또, 본 발명의 일양태인 반도체 장치에 포함되는 트랜지스터의 위치 관계(평면 레이아웃)는 적절히 결정할 수 있다. 예를 들면, 트랜지스터(101)와 트랜지스터(103)의 채널 형성 영역이, 트랜지스터(109)의 채널 형성 영역과 직교하도록 각 트랜지스터를 배치할 수 있다.
본 발명의 일양태인 반도체 장치를 구성하는 층간 절연막은 전부 평탄화하는 구성이 아니어도 좋다. 즉, 층간 절연막에 CMP 등의 연마 처리나 에칭 처리를 행할지 아닐지는 적절히 선택할 수 있다.
또한, 본 발명의 일양태인 반도체 장치에 포함되는 트랜지스터는, 핀형 구조의 트랜지스터로 해도 좋다. 핀형 구조라는 것은 반도체 기판의 일부를 판 형상의 돌기 형상으로 가공하고, 돌기 형상의 긴 길이 방향을 교차하도록 게이트 전극을 형성한 구조이다. 상기 게이트 전극은 게이트 절연막을 통하여 돌기 구조의 상면 및 측면을 덮는다. 본 발명의 일양태인 반도체 장치에 포함되는 트랜지스터를 핀형 구조의 트랜지스터로 함으로써, 채널폭 Ｗ을 축소하여 트랜지스터의 집적화를 도모할 수 있다. 또, 온전류를 크게 할 수 있다. 또한, 제어 효율을 향상시킬 수 있기 때문에, 트랜지스터의 오프 전류 및 문턱 전압의 변동을 저감할 수 있다.
본 발명의 일양태인 반도체 장치는 트랜지스터(101) 및 트랜지스터(103)가 전극(159) 및 전극(163)을 통하여, 트랜지스터(109)와 전기적으로 접속되는 구성이지만, 트랜지스터(101)의 게이트 전극(125) 및 트랜지스터(103)의 게이트 전극(143)과, 트랜지스터(109)의 소스 전극(175)이 직접 접하는 구성이어도 좋다. 그 때, 층간 절연막을 적절히 삭제할 수 있다.
본 발명의 일양태인 반도체 장치는 트랜지스터(109)의 위에 트랜지스터 등의 반도체 소자를 더 형성해도 좋다. 이 경우에는, 적절히 층간 절연막을 형성하고, 회로의 접속 관계에 대응시켜서 상기 층간 절연막에 개구를 형성하고, 상기 개구에 전극을 형성하고, 상기 반도체 소자와, 트랜지스터(101), 트랜지스터(103), 또는 트랜지스터(109)과 전기적으로 접속시키면 좋다.
또, 본 발명의 일양태인 반도체 장치는 도 1(B)에 도시한 회로도에 상당하는 반도체 장치에 한정되지 않고, 적어도 실리콘 반도체를 이용한 트랜지스터와, 산화물 반도체를 이용한 트랜지스터를 가지는 회로에 상당하며, 반도체 장치의 적층 구조로서, 실리콘 반도체를 이용한 트랜지스터와, 산화물 반도체를 이용한 트랜지스터와의 사이에 제 1 질화 절연막 및 제 2 질화 절연막을 가지는 반도체 장치라면 좋다.
이상으로부터, 본 발명의 일양태인 반도체 장치는 실리콘 반도체를 이용한 트랜지스터 위에 수소를 포함하고, 가열에 의해 수소를 방출하는 제 1 질화 절연막과, 제 1 질화 절연막과 산화물 반도체를 이용한 트랜지스터와의 사이에, 제 1 질화 절연막보다 수소 함유량이 낮고, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막이 형성된 반도체 장치이다. 그리고 제 1 질화 절연막을 형성함으로써, 반도체 장치의 제작 공정에서의 가열 처리에 따라서, 안전하고 간이하게 실리콘 반도체를 수소화 처리할 수 있다. 또, 제 2 질화 절연막을 형성함으로써, 반도체 장치의 제작 공정에서의 가열 처리에 의해 방출되는 수소가, 산화물 반도체로 확산하는 것을 억제할 수 있다. 따라서, 본 발명의 일양태에 의해, 양호한 전기 특성을 가지는 반도체 장치를 제작할 수 있고, 양호한 신뢰성을 가지는 반도체 장치를 제작할 수 있다.
<반도체 장치의 변형예 1>
실시형태 1에 나타내는 반도체 장치의 변형예에 대하여, 도 6을 이용하여 설명한다. 산소가 확산되기 어려운 도전막을 이용하여 전극(163), 전극(165), 및 전극(167)을 형성하거나, 또는 산소에 대하여 배리어성을 가지는 산화물막(루테늄 산화물 등)을 적층하여 전극(163), 전극(165), 및 전극(167)을 구성함으로써, 제 2 질화 절연막(113)을, 층간 절연막(161)과, 전극(163), 전극(165), 및 전극(167)과의 사이에 형성할 수 있다(도 6 참조).
<반도체 장치의 변형예 2>
실시형태 1에 나타내는 반도체 장치의 변형예에 대하여, 도 7를 이용하여 설명한다. 도 7에 나타내는 반도체 장치는 제 1 질화 절연막(111)이 제 2 질화 절연막(113)과 접하는 점이 도 1에 도시하는 반도체 장치와 다르다.
구체적으로는, 하부에, 제 1 반도체 재료를 이용한 n채널형 트랜지스터인 트랜지스터(101)와 p채널형 트랜지스터인 트랜지스터(103)가 전기적으로 접속된 CMOS 회로(105)를 가지고, CMOS 회로(105) 위에 용량 소자(107)와, 제 2 반도체 재료를 이용한 n채널형 트랜지스터인 트랜지스터(109)를 가지고, 트랜지스터(101) 및 트랜지스터(103)와, 트랜지스터(109) 사이에 수소를 포함하고, 가열에 의해서 수소를 방출하는 제 1 질화 절연막(111)을 가지고, 제 1 질화 절연막(111)에 적층되어, 제 1 질화 절연막(111)보다 낮은 수소 함유량을 가지고, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막(113)을 가진다.
기판(115) 위에는 트랜지스터(101) 및 트랜지스터(103)를 각각 둘러싸도록 소자 분리 절연막(151)이 형성되어 있다. 그리고 트랜지스터(101) 및 트랜지스터(103) 및 소자 분리 절연막(151)을 덮도록 절연막(153)이 형성되어 있다.
절연막(153) 위에는 층간 절연막(155)이 형성되어 있다.
전극(163), 전극(165) 및 전극(167) 및 절연막(169) 위에는, 제 1 질화 절연막(111)이 형성되어 있다. 제 1 질화 절연막(111)에 접하여 제 2 질화 절연막(113)이 형성되어 있고, 제 2 질화 절연막(113) 위에는 절연막(171)이 형성되어 있다.
소스 전극(175)은 제 1 질화 절연막(111), 제 2 질화 절연막(113) 및 절연막(171)에 형성된 개구에 형성된 접속 전극(172)을 통하여 전극(163)과 접하고 있다. 소스 전극(175)은 트랜지스터(101)의 게이트 전극(125) 및 트랜지스터(103)의 게이트 전극(143)과 전기적으로 접속되어 있다.
드레인 전극(177)은 제 1 질화 절연막(111), 제 2 질화 절연막(113) 및 절연막(171)에 형성된 개구에 형성된 접속 전극(172)을 통하여 전극(167)과 접하고 있다.
다른 구성은, 실시형태 1과 같다.
<반도체 장치의 변형예 2의 제작 방법>
이어서, 상기 반도체 장치의 변형예의 제작 방법에 대하여, 도 4 내지 도 6, 도 8, 및 도 9를 이용하여 설명한다.
실시형태 1과 같은 공정를 이용하여, 도 8(A)에 도시하는 바와 같이, 트랜지스터(101) 및 트랜지스터(103)를 제작한다. 이어서, 트랜지스터(101) 및 트랜지스터(103) 위에 절연막(153)을 형성한다.
이어서, 절연막(153) 위에 층간 절연막(155)을 형성한다. 이어서, 전극(131), 전극(147) 및 전극(149)을 형성한다(도 8(B) 참조)
이어서, 층간 절연막(155), 전극(131), 전극(147) 및 전극(149) 위에 층간 절연막(157)을 형성하고, 게이트 전극(125) 및 게이트 전극(143)에 달하는 개구를 층간 절연막(157)에 형성하고(도시하지 않음), 상기 개구에 전극(159)을 형성한다. 그리고 층간 절연막(157) 및 전극(159) 위에 층간 절연막(161)을 형성한다(도 8(C) 참조).
이어서, 전극(159)에 달하는 개구를 층간 절연막(161)에 형성하고, 상기 개구에 전극(163)을 형성한다. 전극(163)을 형성함과 동시에 전극(165) 및 전극(167)을 형성할 수 있다. 그리고 전극(163), 전극(165) 및 전극(167) 사이를 메우도록 절연막(169)을 형성한다. 그리고 전극(163), 전극(165) 및 전극(167), 및 절연막(169) 위에 제 1 질화 절연막(111)을 형성하고, 제 1 질화 절연막(111) 위에 제 2 질화 절연막(113)을 형성한다(도 9 참조).
제 1 질화 절연막(111)의 두께는 적어도 트랜지스터(101)의 채널 형성 영역(117) 및 트랜지스터(103)의 채널 형성 영역(135)을 충분히 수소화 처리할 수 있는 만큼의 수소를 포함할 수 있는 두께로 하는 것이 바람직하다. 예를 들면, 50nm 이상 1000nm 이하, 바람직하게는 100nm 이상 500nm 이하이다.
제 1 질화 절연막(111)은 실시형태 1에 나타내는 질화 절연막(111)과 같은 형성 방법을 적절히 이용할 수 있다.
제 2 질화 절연막(113)의 두께는 트랜지스터(109)보다 하방으로부터 트랜지스터(109)의 산화물 반도체막(173)으로 확산해오는 수소에 대하여 충분한 배리어성을 발휘할 수 있는 두께로 하는 것이 바람직하다. 예를 들면, 5nm 이상 100nm 이하, 바람직하게는 15nm 이상 50nm 이하이다.
또, 제 2 질화 절연막(113)은 실시형태 1에 나타내는 질화 절연막(113)의 제작 방법을 적절히 이용할 수 있다.
이 후, 실시형태 1와 마찬가지로, 도 4(B) 내지 도 6의 공정을 거쳐서, 절연막(171), 접속 전극(172), 트랜지스터(109), 용량 소자(107), 절연막(185)을 제작할 수 있다.
<반도체 장치의 변형예 3>
또, 본 발명의 일양태인 반도체 장치는 반도체 장치의 변형예 2의 구성에서, 제 1 질화 절연막(111)과 제 2 질화 절연막(113)의 사이에, 제 1 질화 절연막(111) 및 제 2 질화 절연막(113)에 접하여 산화 절연막이 형성된 구성이어도 좋다. 상기 산화 절연막은 산화 실리콘막 또는 산화 질화 실리콘막으로 할 수 있다.
본 발명의 일양태인 반도체 장치에 있어서, 제 2 질화 절연막(113)은 제 1 질화 절연막(111)보다 수소 농도가 낮고, 치밀한 질화 절연막에 의해 형성되어 있다. 따라서, 제 2 질화 절연막(113)은 수소에 대한 배리어막으로서 기능한다. 수소를 포함하는 질화 절연막에 의해 형성되어 있는 제 1 질화 절연막(111)을 제 2 질화 절연막(113)에 접하여 형성하는 경우, 제 2 질화 절연막(113)의 형성 방법에 따라서는, 제 1 질화 절연막(111)에 포함되어 있는 수소가 제 2 질화 절연막(113)에 혼입되고, 제 2 질화 절연막(113)의 수소 농도가 증대될 가능성이 있다. 그러므로, 상기한 바와 같이, 제 1 질화 절연막(111)과 제 2 질화 절연막(113)의 사이에 산화 절연막을 형성함으로써, 제 2 질화 절연막(113)을 형성할 때에, 제 1 질화 절연막(111)에 포함되어 있는 수소가 제 2 질화 절연막(113)에 혼입되는 것을 억제할 수 있으며, 제 2 질화 절연막(113)을 수소에 대한 배리어막으로서 충분히 기능시킬 수 있다.
<반도체 장치의 변형예 4>
반도체 장치의 변형예 2, 변형예 3의 구조는 도 7에 도시한 구성에 한정되지 않는다. 예를 들면, 산소가 확산되기 어려운 도전막을 이용하여 전극(163), 전극(165), 및 전극(167)을 형성하거나 또는 산소에 대하여 배리어성을 가지는 산화물막(루테늄 산화물 등)를 적층하여 전극(163), 전극(165), 및 전극(167)을 구성함으로써, 제 1 질화 절연막(111) 및 제 2 질화 절연막(113)을, 층간 절연막(161)과, 전극(163), 전극(165), 및 전극(167)의 사이에 형성할 수 있다(도 10(A) 참조). 또는, 제 1 질화 절연막(111)과 제 2 질화 절연막(113)의 사이에 전극(163), 전극(165), 및 전극(167)이 형성된 구성이어도 좋다(도 10(B) 참조). 이와 같은 구조로 함으로써, 전극(163, 165, 167)의 산화를 막을 수 있기 때문에, 전극(163, 165, 167)의 저항값의 상승을 막을 수 있다.
또한, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태 및 실시예에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 발명의 일양태인 반도체 장치의 다른 예로서, 논리 회로인 NOR형 회로의 단면도의 일례를 도 11(A)에 도시한다. 도 11(B)은 도 11(A)에 대응하는 NOR형 회로의 회로도이며, 도 11(C)은 NAND형 회로의 회로도이다.
도 11(A)은 NOR형 회로의 일부의 단면도이며, 구체적으로는 p채널형 트랜지스터인 트랜지스터(202)와, n채널형 트랜지스터인 트랜지스터(203)의 단면도이다. 또, 도 12에 상기 NOR형 회로의 일부의 상면도를 도시한다. 도 11(A)에 도시하는 단면도는 도 12에 도시한 상면도의 1점 쇄선 XY간의 단면에 상당한다. 도 12에 도시한 상면도에서, 도면의 명료화를 위한 구성 요소의 일부(트랜지스터(202), 제 1 질화 절연막(211), 제 2 질화 절연막(213), 그 외 게이트 절연막이나 층간 절연막 등)은 도시하지 않았다.
본 실시형태의 반도체 장치는 실시형태 1에서 설명한 반도체 장치와 일부 구성이 다른 반도체 장치이며, 실시형태 1에서 설명한 반도체 장치의 제작 방법을 적절히 이용함으로써 제작할 수 있다.
즉, 본 실시형태의 반도체 장치는 복수의 트랜지스터를 가지는 반도체 장치이며, 집적화도를 높이기 위해서 복수의 트랜지스터의 일부가 종방향으로 적층되어 있다. 그리고 도 11(A) 및 도 11(B)에 도시하는 NOR형 회로도에 상당하는 반도체 장치는 p채널형 트랜지스터인 트랜지스터(201) 및 p채널형 트랜지스터인 트랜지스터(202) 위에, 수소를 포함하고, 가열에 의해 수소를 방출하는 제 1 질화 절연막(211)을 가지고, 제 1 질화 절연막(211)과, 트랜지스터(203) 및 트랜지스터(204) 사이에, 제 1 질화 절연막(211)보다 낮은 수소 함유량을 가지고, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막(213)을 가진다.
도 11(A)에 도시하는 반도체 장치는 기판(200)에 단결정 실리콘 기판을 이용하고, 상기 단결정 실리콘 기판에 트랜지스터(202)를 형성하고, 트랜지스터(202) 위에 산화물 반도체를 이용한 트랜지스터(203)를 적층한 구성이다. 도시하진 않았지만, 트랜지스터(202)가 형성되는 기판(200)에 트랜지스터(201)를 형성할 수 있다. 또, 도시하지는 않았지만, 산화물 반도체를 이용한 트랜지스터(204)도 트랜지스터(202) 위에 형성할 수 있다.
트랜지스터(202) 위에 형성되어 있는 제 1 질화 절연막(211)은 실시형태 1에서 설명한 반도체 장치의 제 1 질화 절연막(111)과 같은 구성이다. 따라서, 본 실시형태에서 설명한 반도체 장치에 있어서도, 적어도, 트랜지스터(201) 및 트랜지스터(202)의 채널 형성 영역이 형성되는 단결정 실리콘 기판에 포함되는 결함(댕글링 본드)을 가열 처리에 의해 수복시킬 수 있다.
제 1 질화 절연막(211)과 트랜지스터(203)의 사이에 형성되어 있는 제 2 질화 절연막(213)은 실시형태 1에서 설명한 반도체 장치의 제 2 질화 절연막(113)과 같은 구성이다. 따라서, 본 실시형태에서 설명하는 반도체 장치에 있어서도, 제 1 질화 절연막(211)을 포함하고, 트랜지스터(203)보다 하부에 존재하는 수소가 트랜지스터(203)의 산화물 반도체막(적어도 채널 형성 영역)에 불순물로서 확산하는 것을 억제할 수 있다.
도 11(A)에 있어서, 트랜지스터(202)는 실시형태 1에서 설명한 반도체 장치의 트랜지스터(103)와 같은 구조이다. 또, 트랜지스터(203)는 실시형태 1에서 설명한 반도체 장치의 트랜지스터(109)와 같은 구조이다. 그러므로, 트랜지스터(202) 및 트랜지스터(203)의 세부 사항은 실시형태 1을 참작할 수 있다. 또, 여기에서는, 실시형태 1에서 설명한 반도체 장치와 구조가 다른 부분에 대하여 설명한다. 또한, 트랜지스터(201), 트랜지스터(204)도 실시형태 1에서 설명한 반도체 장치의 트랜지스터(103) 및 트랜지스터(109)와 같은 구조이다.
트랜지스터(202)의 전극(225)은 전극(231), 전극(234) 및 접속 전극(239)을 통하여 트랜지스터(203)의 소스 전극(245a)과 전기적으로 접속한다. 전극(231)은 층간 절연막(230)에 형성된 개구에 형성되고, 전극(234)은 층간 절연막(233)에 형성된 개구에 형성되어 있다. 또한, 트랜지스터(203)의 드레인 전극(245b)은 접속 전극(239)을 통하여 전극(236)과 전기적으로 접속하고 있다.
전극(232)은 층간 절연막(230)에 형성된 개구(도시하지 않음)에 형성되고, 전극(235)은 층간 절연막(233)에 형성된 개구에 형성된다.
트랜지스터(203)의 게이트 전극(205)은 전극(235)을 통하여 전극(232)과 전기적으로 접속하고 있으며, 이들을 통하여 트랜지스터(202)의 게이트 전극과 전기적으로 접속하고 있다. 또, 트랜지스터(203)의 게이트 전극(205)은 전극(280)과 전기적으로 접속하고, 전극(280)은 전극(242)과 전기적으로 접속하고 있다. 또한, 전극(280)은 제 1 배리어 금속막(286)과, 제 2 배리어 금속막(287)과, 제 1 배리어 금속막(286)과 제 2 배리어 금속막(287)으로 둘러싸인 저저항 도전막(288)으로 구성된다.
전극(280)은 하기한 방법으로 형성할 수 있다. 우선, 층간 절연막(285)을 형성하고, 전극(242)에 달하는 개구를 층간 절연막(285)에 형성하고, 제 1 배리어 금속막(286)을 형성하고, 그 위에 저저항 도전막(288)을 형성한다. 그리고 평탄화하기 위해서 연마 처리를 행하고, 적어도, 저저항 도전막(288)의 표면을 노출시킨다. 노출된 저저항 도전막(288)을 보호하기 위해, 제 2 배리어 금속막(287)을 형성한다.
저저항 도전막(288)으로서는 구리 또는 구리 합금막을 이용할 수 있다. 제 1 배리어 금속막(286), 및 제 2 배리어 금속막(287)은 저저항 도전막(288)에 포함되는 구리의 확산을 억제하는 도전 재료를 이용하면 좋고, 예를 들면 질화 탄탈막, 질화 몰리브덴막, 질화 텅스텐막 등을 이용하여 형성한다.
또, 층간 절연막(233) 위에 형성되고, 전극(234), 전극(235) 및 전극(236)과 동일 공정으로 형성할 수 있는 전극(237)은 전압을 인가할 수 있는 구성으로 함으로써, 트랜지스터(203)의 백게이트 전극으로서도 기능시킬 수 있다.
트랜지스터(203)의 산화물 반도체막(273)의 산소 결손을 저감하기 위해서, 층간 절연막(238)으로서 산소를 포함하는 절연막을 이용하는 경우, 제 2 질화 절연막(213)은 수소에 더해진 산소에 대해서도 투과시키기 어려우므로, 층간 절연막(238)에 포함되어 있는 산소가 층간 절연막(238)보다 하방(예를 들면 전극(234), 전극(235), 전극(236) 및 전극(237))으로 확산하는 것을 억제할 수 있고, 산화물 반도체막(273)의 산소 결손을 충분히 저감할 수 있다. 따라서, 양호한 전기 특성, 및 양호한 신뢰성을 가지는 트랜지스터(203)를 얻을 수 있다. 또한, 양호한 전기 특성, 및 양호한 신뢰성을 가지는 반도체 장치를 얻을 수 있다.
도 11(A)에 도시하는 반도체 장치는 실리콘 반도체 영역에 채널 형성 영역이 형성된, 고속으로 동작하는 트랜지스터와, 산화물 반도체막에 채널 형성 영역이 형성된, 오프 전류가 매우 작은 트랜지스터를 이용하고 있는 것으로부터, 고속으로 동작시킬 수 있고, 소비 전력을 충분히 저감할 수 있다.
또, 도 11 및 도 12에 도시하는 반도체 장치는 실시형태 1에서 설명한 반도체 장치와 마찬가지로, 도 11 및 도 12에 도시한 구성에 한정되지 않는다. 예를 들면, 산소가 확산되기 어려운 도전막을 이용하여 전극(234), 전극(235), 전극(236) 및 전극(237)을 형성하거나, 또는 산소에 대하여 배리어성을 가지는 산화물막(루테늄 산화물 등)을 적층하여 전극(234), 전극(235), 전극(236) 및 전극(237)을 구성함으로써, 제 2 질화 절연막(213)을 층간 절연막(233)과, 전극(234), 전극(235), 전극(236) 및 전극(237)의 사이에 형성할 수 있다(도 13 참조).
도 11(C)에 도시하는 NAND형 회로에서는, p채널형 트랜지스터인 트랜지스터(251) 및 p채널형 트랜지스터인 트랜지스터(254)는 도 1(A)에 도시하는 트랜지스터(103)와 같은 구조를 가지고, 실리콘 반도체 영역에 채널 형성 영역이 형성된 트랜지스터이다. 그리고 n채널형 트랜지스터인 트랜지스터(252) 및 n채널형 트랜지스터인 트랜지스터(253)는 도 1(A)에 도시하는 트랜지스터(109)와 같은 구조를 가지고, 산화물 반도체막에 채널 형성 영역이 형성된 트랜지스터를 이용한다. 또, 트랜지스터(103) 및 트랜지스터(109)의 세부 사항은 실시형태 1을 참작할 수 있다. 또한, 도 11(C)에 도시하는 NAND형 회로는 도 11(B)에 도시하는 NOR형 회로와 접속 관계가 다를 뿐이므로, 상기 NAND형 회로의 단면 구조, 또는 상기 NAND형 회로에서의 트랜지스터의 적층 구조는 상기를 참작할 수 있다.
<반도체 장치의 변형예 1>
본 실시형태에 나타내는 반도체 장치의 변형예를 도 14에 도시한다. 도 14(A)에 도시하는 NOR형 회로도에 상당하는 반도체 장치는 p채널형 트랜지스터인 트랜지스터(201) 및 p채널형 트랜지스터인 트랜지스터(202)와, 트랜지스터(203) 및 트랜지스터(204)의 사이에, 수소를 포함하고, 가열에 의해 수소를 방출하는 제 1 질화 절연막(211)을 가지고, 제 1 질화 절연막(211)에 적층되어, 제 1 질화 절연막(211)보다 낮은 수소 함유량을 가지고, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막(213)을 가진다.
또, 도 14에 도시하는 반도체 장치에 있어서, 산소가 확산되기 어려운 도전막을 이용하여 전극(234), 전극(235), 전극(236) 및 전극(237)을 형성하거나, 또는 산소에 대하여 배리어성을 가지는 도전막을 적층하여 전극(234), 전극(235), 전극(236) 및 전극(237)을 구성함으로써, 제 2 질화 절연막(213)을 층간 절연막(233)과, 전극(234), 전극(235), 전극(236) 및 전극(237)의 사이에 형성할 수 있다(도 15(A) 참조). 또, 제 1 질화 절연막(211)과 제 2 질화 절연막(213)의 사이에, 전극(234), 전극(235), 및 전극(236)이 형성된 구성이어도 좋다(도 15(B) 참조).
<반도체 장치의 변형예 2>
또, 본 실시형태에서는, NOR형 회로와 NAND형 회로의 예를 나타내지만, 특별히 한정되지 않고, 실리콘 반도체를 이용한 트랜지스터 및 산화물 반도체를 이용한 트랜지스터를 사용하여 AND형 회로나 OR형 회로 등을 형성할 수 있다. 예를 들면, 실리콘 반도체를 이용한 트랜지스터 및 산화물 반도체를 이용한 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 데이터의 보유가 가능하고, 또, 쓰기 횟수에도 제한이 없는 반도체 장치(기억 장치)를 제작할 수도 있다.
도 16에 상기 반도체 장치(메모리 소자 또는 메모리 셀이라고도 함)의 회로도를 도시한다.
도 16에 있어서, 제 1 배선(1st Line)과 n채널형 트랜지스터인 트랜지스터(301)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(301)의 드레인 전극은 전기적으로 접속되어 있다. 트랜지스터(301)는 실시형태 1에서 설명한 트랜지스터(101) 또는 트랜지스터(103)를 적용할 수 있다.
또, 제 3 배선(3rd Line)과 트랜지스터(303)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(303)의 게이트 전극은 전기적으로 접속되어 있다. 그리고 트랜지스터(301)의 게이트 전극과 트랜지스터(303)의 소스 전극 또는 드레인 전극의 한쪽은 용량 소자(305)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line)과 용량 소자(305)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
트랜지스터(303)는 실시형태 1에서 설명한 트랜지스터(109)를 적용할 수 있다. 또한, 용량 소자(305)는 실시형태 1에서 설명한 용량 소자(107)를 적용할 수 있다.
도 16에 도시하는 회로 구성을 가지는 반도체 장치에서는, 트랜지스터(301)의 게이트 전극의 전위가 보유 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 쓰기, 보유, 읽기가 가능해진다.
정보의 쓰기 및 보유에 대하여 설명한다. 우선, 제 4 배선의 전위를, 트랜지스터(303)가 온 상태가 되는 전위로 하고, 트랜지스터(303)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 트랜지스터(301)의 게이트 전극, 및 용량 소자(305)에 부여된다. 즉, 트랜지스터(301)의 게이트 전극에는, 소정의 전하가 부여된다(쓰기). 여기에서는, 서로 다른 두개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(303)가 오프 상태가 되는 전위로 하고, 트랜지스터(303)를 오프 상태로 하는 것에 의해, 트랜지스터(301)의 게이트 전극에 부여된 전하가 보유된다(보유).
트랜지스터(303)의 오프 전류는 매우 작기 때문에, 트랜지스터(301)의 게이트 전극의 전하는 장시간에 걸쳐서 보유된다.
이어서 정보의 읽기에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 부여한 상태에서, 제 5 배선에 적절한 전위(읽기 전위)를 부여하면, 트랜지스터(301)의 게이트 전극에 보유된 전하량에 따라서, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(301)를 n채널형으로 하면, 트랜지스터(301)의 게이트 전극에 High 레벨 전하가 부여되어 있는 경우의 겉보기 문턱값 Vth ＿H는 트랜지스터(301)의 게이트 전극에 Low 레벨 전하가 부여되고 있는 경우의 겉보기 문턱값 Vth ＿L보다 낮아지기 때문이다. 여기에서, 겉보기 문턱 전압이란, 트랜지스터(301)를「온 상태」로 하기 위해서 필요한 제 5 배선의 전위인 것으로 한다. 따라서, 제 5 배선의 전위를 Vth ＿H와 Vth ＿L 간의 전위 V0로 하는 것에 의해, 트랜지스터(301)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들면, 쓰기에서 High 레벨 전하가 부여된 경우에는, 제 5 배선의 전위가 V0(>Vth ＿H)가 되면, 트랜지스터(301)는 「온 상태」가 된다. Low 레벨 전하가 부여된 경우에는, 제 5 배선의 전위가 V0(<Vth ＿L)가 되어도, 트랜지스터(301)는 「오프 상태」 그대로이다. 따라서, 제 2 배선의 전위를 봄으로써, 보유되고 있는 정보를 읽어낼 수 있다.
또한, 메모리셀을 어레이 형상으로 배치하여 이용하는 경우, 원하는 메모리셀의 정보만을 읽어내게 하는 것이 필요해진다. 이와 같이 정보를 읽어내지 않는 경우에는, 게이트 전극의 상태에 관계없이 트랜지스터(301)가 「오프 상태」가 되는 전위, 즉, Vth ＿ H 보다 작은 전위를 제 5 배선에 부여하면 좋다. 또는, 게이트 전극의 상태에 관계없이 트랜지스터(301)가 「온 상태」가 되는 전위, 즉, Vth ＿L보다 큰 전위를 제 5 배선에 부여하면 좋다.
도 17에 도 16에 도시한 반도체 장치와는 다른 반도체 장치의 일형태의 예를 도시한다.
도 17은 상기 반도체 장치의 사시도이다. 도 17에 도시하는 반도체 장치는 상부에 기억 회로로서 메모리셀을 복수 포함하거나, 메모리셀 어레이(메모리셀 어레이(401(1)) 내지 메모리셀 어레이(401(n)) n은 2 이상의 정수)를 복수층 가지고, 하부에 메모리셀 어레이(401(1)) 내지 메모리셀 어레이(401(n))를 동작시키기 위해서 필요한 논리 회로(403)를 가진다.
도 17에서는, 논리 회로(403), 메모리셀 어레이(401(1)) 및 메모리셀 어레이(401(2))을 도시하고 있고, 메모리셀 어레이(401(1)) 또는 메모리셀 어레이(401(2))에 포함되는 복수의 메모리셀 중, 메모리셀(405a)과, 메모리셀(405b)을 대표로 나타낸다. 메모리셀(405a) 및 메모리셀(405b)로서는, 예를 들면, 본 실시형태에서 설명한 도 16의 회로 구성과 같은 구성으로 할 수도 있다.
또한, 메모리셀(405a) 및 메모리셀(405b)에 포함되는 트랜지스터는, 산화물 반도체막에 채널 형성 영역이 형성된 트랜지스터를 이용한다. 산화물 반도체막에 채널 형성 영역이 형성된 트랜지스터의 구성에 대하여는, 실시형태 1에서의 설명과 마찬가지이다.
또, 논리 회로(403)는 산화물 반도체 이외의 반도체 재료에 채널 형성 영역이 형성된 트랜지스터를 가진다. 예를 들면, 실시형태 1에서 설명한 실리콘 반도체를 이용한 트랜지스터(트랜지스터(101) 또는 트랜지스터(103))를 이용할 수 있다.
메모리셀 어레이(401(1)) 내지 메모리셀 어레이(401(n)) 및 논리 회로(403)는 층간 절연막을 사이에 두고 적층되어, 층간 절연막을 관통하는 전극(배선을 포함)에 의해 적절히 전기적으로 접속되어 있다.
본 실시형태에 나타내는 반도체 장치에서는, 산화물 반도체막에 채널 형성 영역이 형성된 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기간에 걸쳐 기억 내용을 보유하는 것이 가능하다. 즉, 리프레쉬 동작이 불필요해지거나, 또는, 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기간에 걸쳐서 기억 내용을 보유하는 것이 가능하다.
또, 본 실시형태에 나타내는 반도체 장치에서는, 정보의 쓰기에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제가 되고 있는 고쳐쓰기 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된. 또한, 트랜지스터의 온 상태, 오프 상태에 따라, 정보의 쓰기가 행해지기 때문에, 고속의 동작도 용이하게 실현할 수 있다.
이상으로부터, 본 실시형태에 나타내는 반도체 장치는 실리콘 반도체막에 채널 형성 영역을 가지고, 고속으로 동작하는 트랜지스터와, 산화물 반도체막에 채널 형성 영역을 가지는 오프 전류가 매우 작은 트랜지스터를 이용하고 있으므로, 고속으로 동작시킬 수 있고, 소비 전력을 충분히 저감할 수 있다. 또, 수소를 포함하고, 가열에 의해 수소를 방출하는 제 1 질화 절연막을 가지고, 제 1 질화 절연막보다 낮은 수소 함유량을 가지고, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막을 가지는 것으로부터, 양호한 전기 특성, 및 양호한 신뢰성을 가지는 반도체 장치를 얻을 수 있다.
또한, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태 및 실시예에 도시하는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치에 적용할 수 있고, 산화물 반도체를 이용한 트랜지스터에 있어서, 산화물 반도체막에 적용 가능한 일양태에 대하여 설명한다.
산화물 반도체를 이용한 트랜지스터에서, 산화물 반도체막은 비정질 산화물 반도체, 단결정 산화물 반도체, 및 다결정 산화물 반도체 외에, 결정 부분을 가지는 산화물 반도체(CAxis Aligned Crystalline Oxide Semiconductor：CAAC-OS)로 구성되어 있는 것이 바람직하다.
CAAC-OS은 복수의 결정부를 가지는 산화물 반도체막 중 하나이며, 대부분의 결정부는 한변이 100nm 미만의 입방체 내에 들어맞는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어맞는 크기의 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 행한다.
CAAC-OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)으로 관찰하면, 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)를 확인할 수 없다. 그러므로, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서, 금속 원자가 층형상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다. 본 명세서에 있어서, 「평행」이라는 것은, 두개의 직선이 -10° 이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 포함된다. 또, 「수직」이라는 것은, 두개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 포함된다.
한편, CAAC-OS막을, 시료면과 대략 수직인 방향에서 TEM으로 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부간에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석으로는, 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되어 있으므로, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직한 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석으로는, 2θ가 56°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이라면, 2θ을 56°근방에 고정하고, 시료면의 법선 벡터를 축 (φ축 )으로서 시료를 회전시키면서 분석(φ스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 대하여, CAAC-OS막의 경우는, 2θ을 56°근방에 고정하여 φ스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 다른 결정부 간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상기한 단면 TEM 관찰로 확인된 층 형상으로 배열한 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상기한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우도 있다. 또, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석으로는, 2θ가 31°근방의 피크 외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는 CAAC-OS막 중의 일부에 c축 배향성을 가지지 않는 결정이 포함되는 것도 나타내고 있다. CAAC-OS막은 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS의 형성 방법으로서는, 세가지를 들 수 있다.
제 1 방법은, 성막 온도를 100℃ 이상 450℃ 이하로 하여 산화물 반도체막을 성막함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향에 구비된 결정부를 형성하는 방법이다.
제 2 방법은, 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향에 구비한 결정부를 형성하는 방법이다.
제 3 방법은, 첫번째 층의 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행하고, 또한 두번째 층의 산화물 반도체막의 성막을 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향에 구비한 결정부를 형성하는 방법이다.
산화물 반도체를 이용한 트랜지스터에서, 산화물 반도체막에 CAAC-OS을 적용한 트랜지스터는 가시광이나 적외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 산화물 반도체막에 CAAC-OS를 적용한 트랜지스터는 양호한 신뢰성을 가진다.
또, CAAC-OS막은, 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여, 스퍼터링법에 의해 성막하는 것이 바람직하다. 상기 스퍼터링용 타겟에 이온이 충돌하면, 스퍼터링용 타겟에 포함되는 결정 영역이 a-b면으로부터 벽개하고, a-b면에 평행한 면을 가지는 평판 형상 또는 펠릿 형상의 스퍼터링 입자로서 박리하는 경우가 있다. 이 경우, 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 결정 상태를 유지한 채 피성막면에 도달함으로써, CAAC-OS막을 성막할 수 있다.
또, CAAC-OS막을 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 좋다. 또, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
또, 성막시의 피성막면의 가열 온도(예를 들면 기판 가열 온도)를 높임으로써, 피성막면에 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 피성막면의 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로서 성막한다. 성막시의 피성막면의 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 피성막면에 도달한 경우, 상기 피성막면 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 피성막면에 부착된다.
또, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 성막시의 플라즈마 손상을 경감하면 바람직하다. 성막 가스 중의 산소 비율은 30체적% 이상, 바람직하게는 100체적%로 한다.
스퍼터링용 타겟의 일례로서, In-Ga-Zn-O 화합물 타겟에 대하여 이하에 나타낸다.
InOX분말, GaOY분말 및 ZnOZ분말을 소정의 mol비로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정인 In-Ga-Zn계 금속 산화물 타겟으로 한다. 또한, 상기 가압 처리는 냉각하면서 행해도 좋고, 가열하면서 행해도 좋다. 또한, X, Y 및 Z는 임의의 정수이다. 여기에서, 소정의 mol비는 예를 들면, InOX분말, GaOY분말 및 ZnOZ분말이, 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3 또는 3：1：2 이다. 또한, 분말의 종류, 및 그 혼합하는 mol비는 제작하는 스퍼터링용 타겟에 따라 적절히 변경하면 좋다.
또, 산화물 반도체를 이용한 트랜지스터에서, 산화물 반도체막에 단결정 산화물 반도체를 적용하는 경우, CAAC-OS을 형성하고, 상기 CAAC-OS에 레이저 조사 처리하는 것에 의해 가열하고, 단결정 산화물 반도체를 형성해도 좋다. 또한, 레이저 조사 처리로서는, 연속 발진 혹은 펄스 발진의 기체 레이저 또는 고체 레이저를 이용할 수 있다. 기체 레이저로서는, 엑시머 레이저, YAG 레이저, YVO4 레이저, YLF레이저, YAlO3 레이저, 글라스 레이저, 루비 레이저, Ti：사파이어 레이저 등을 이용할 수 있다. 고체 레이저로서는, Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm가 도핑된 YAG, YVO4, YLF, YAlO3 등의 결정을 사용한 레이저를 이용할 수 있다.
또, 산화물 반도체를 이용한 트랜지스터에 있어서, 산화물 반도체막은 복수의 산화물 반도체막이 적층된 구조여도 좋다. 일례로서는, 산화물 반도체막을 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 적층 구조로 하고, 제 1 산화물 반도체막 및 제 2 산화물 반도체막에 다른 조성의 금속 산화물을 이용해도 좋다. 예를 들면, 산화물 반도체막을, 제 1 산화물 반도체막 및 제 2 산화물 반도체막에 포함되는 금속 원소의 원자수비가 다른 적층 구조로 할 수 있다. 또는, 산화물 반도체막을 제 1 산화물 반도체막 및 제 2 산화물 반도체막에 포함되는 금속 원소가 다른 적층 구조로 할 수 있다. 또한, 제 1 산화물 반도체막 및 제 2 산화물 반도체막으로서는, 두종류의 금속을 포함하는 산화물, 세종류의 금속을 포함하는 산화물, 또는 네종류의 금속을 포함하는 산화물을 적절히 이용할 수 있다.
또, 제 1 산화물 반도체막과 제 2 산화물 반도체막의 구성 원소를 동일하게 하고, 양자의 조성을 다르게 해도 좋다. 예를 들면, 제 1 산화물 반도체막의 원자수비를 In：Ga：Zn＝1：1：1로 하고, 제 2 산화물 반도체막의 원자수비를 In：Ga：Zn＝3：1：2로 해도 좋다. 또, 제 1 산화물 반도체막의 원자수비를 In：Ga：Zn＝1：3：2로 하고, 제 2 산화물 반도체막의 원자수비를 In：Ga：Zn＝2：1：3으로 해도 좋다. 또한, 각 산화물 반도체막의 원자수비는 오차로서 상기한 원자수비의 플러스마이너스 20%의 변동을 포함한다.
이 때, 제 1 산화물 반도체막과 제 2 산화물 반도체막 중, 게이트 전극에 가까운 측(채널측)의 산화물 반도체막의 In과 Ga의 함유율을 In>Ga로 하면 좋다. 또 게이트 전극으로부터 먼 측(백채널측)의 산화물 반도체막의 In와 Ga의 함유율을 In≤Ga로 하면 좋다.
또, 산화물 반도체를 이용한 트랜지스터에서의 산화물 반도체막을 3층 구조로 하고, 제 1 산화물 반도체막 내지 제 3 산화물 반도체막의 구성 원소를 동일하게 하고, 또 각각의 조성을 다르게 해도 좋다. 예를 들면, 제 1 산화물 반도체막의 원자수비를 In：Ga：Zn＝1：3：2로 하고, 제 2 산화물 반도체막의 원자수비를 In：Ga：Zn＝3：1：2로 하고, 제 3 산화물 반도체막의 원자수비를 In：Ga：Zn＝1：1：1로 해도 좋다.
Ga 및 Zn보다 In의 원자수비가 작은 산화물 반도체막, 대표적으로는 원자수비가 In：Ga：Zn＝1：3：2인 제 1 산화물 반도체막은, Ga 및 Zn보다 In의 원자수비가 큰 산화물 반도체막, 대표적으로는 제 2 산화물 반도체막, 및 Ga, Zn, 및 In의 원자수비가 같은 산화물 반도체막, 대표적으로는 제 3 산화물 반도체막과 비교하여, 산소 결손이 발생하기 어렵기 때문에, 캐리어 밀도가 증가하는 것을 억제할 수 있다. 또, 원자수비가 In：Ga：Zn＝1：3：2인 제 1 산화물 반도체막이 비정질 구조이면, 제 2 산화물 반도체막이 CAAC-OS막이 되기 쉽다.
또, 제 1 산화물 반도체막 내지 제 3 산화물 반도체막의 구성 원소는 동일하기 때문에, 제 1 산화물 반도체막은 제 2 산화물 반도체막과의 계면에서의 결함 준위(트랩 준위)가 적다. 따라서, 산화물 반도체막을 상기 구조로 함으로써, 트랜지스터의 경시 변화나 광 BT 스트레스 시험에 의한 문턱 전압의 변동량을 저감할 수 있다.
산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고 있고, In의 함유율을 많게 하는 것에 의해, 보다 많은 s궤도가 겹쳐지기 때문에, In>Ga의 조성이 되는 산화물은 In≤Ga의 조성이 되는 산화물과 비교하여 높은 캐리어 이동도를 구비한다. 또, Ga는 In와 비교하여 산소 결손의 형성 에너지가 큰 산소 결손이 발생하기 어렵기 때문에, In≤Ga의 조성이 되는 산화물은 In>Ga의 조성이 되는 산화물과 비교하여 안정된 특성을 가진다.
복수의 산화물 반도체막을 적층한 트랜지스터의 경우, 채널측에 In>Ga의 조성이 되는 산화물 반도체막을 적용하고, 백채널측에 In≤Ga의 조성이 되는 산화물 반도체막을 적용함으로써, 트랜지스터의 전계 효과 이동도 및 신뢰성을 더 높일 수 있다.
또, 제 1 산화물 반도체막 내지 제 3 산화물 반도체막에, 결정성이 다른 산화물 반도체를 적용해도 좋다. 즉, 단결정 산화물 반도체, 다결정 산화물 반도체, 비정질 산화물 반도체, 및 CAAC-OS을 적절히 조합한 구성으로 해도 좋다. 또, 제 1 산화물 반도체막 내지 제 3 산화물 반도체막의 어느 하나에 비정질 산화물 반도체를 적용하면, 산화물 반도체막의 내부 응력이나 외부로부터의 응력을 완화하고, 트랜지스터의 특성 편차가 저감되며, 또, 트랜지스터의 신뢰성을 더 높일 수 있다.
또한, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태 및 실시예에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일양태인 반도체 장치에 포함되는 산화물 반도체를 이용한 트랜지스터에 적용 가능한 일양태에 대하여 설명한다.
도 18에, 앞의 실시형태에서 설명한 산화물 반도체를 이용한 트랜지스터와는 구조가 일부 다른 트랜지스터(110)를 나타낸다. 또한, 도 18은 산화물 반도체를 이용한 트랜지스터(110) 만을 나타내고, 실리콘 반도체를 이용한 트랜지스터, 및 용량 소자 등은 생략하고 있으며, 본 실시형태에서 설명하는 트랜지스터(110)에는 도 1(A)에 도시한 반도체 장치를 설명할 때에 이용한 부호를 붙인다.
트랜지스터(110)는 하지 절연막으로서도 기능하는 절연막(171)과, 산화물 반도체막(173)과, 산화물 반도체막(173)에 접하는 소스 전극(175) 및 드레인 전극(177)과, 산화 절연막(178) 및 질화 절연막(180)이 적층된 게이트 절연막(179)과, 게이트 절연막(179) 위에 형성된 게이트 전극(181)과, 절연막(171), 소스 전극(175), 드레인 전극(177), 게이트 절연막(179) 및 게이트 전극(181)을 덮는 절연막(184) 및 절연막(185)을 가진다.
트랜지스터(110)는 트랜지스터(109)와 비교하여 이하의 구조가 다르다. 소스 전극(175) 및 드레인 전극(177)의 단부에 단차를 가지고 있다. 게이트 절연막(179)은 산화물 반도체막(173)과 접하는 측에 산화 절연막(178)이 형성되고, 산화 절연막(178) 위에 질화 절연막(180)이 적층되어 있다. 또, 게이트 절연막(179)은 에칭 처리에 의해 소스 전극(175) 및 드레인 전극(177)의 일부가 노출하도록 가공되어 있다. 또, 절연막(184) 및 절연막(185)이 적층하여 형성되어 있다.
트랜지스터(110)는 트랜지스터(109)와 비교하여 구조가 일부 다를 뿐이므로, 트랜지스터(110)는 트랜지스터(109)의 제작 방법을 적절히 이용하여 제작할 수 있다. 예를 들면, 가열 처리의 타이밍 등은 트랜지스터(109)의 제작 방법과 같게 할 수 있다.
트랜지스터(110)에 있어서, 절연막(171) 및 산화물 반도체막(173)은 트랜지스터(109)와 마찬가지로 형성할 수 있다.
트랜지스터(110)에서, 소스 전극(175) 및 드레인 전극(177)은 트랜지스터(109)의 소스 전극(175) 및 드레인 전극(177)에 적용할 수 있는 도전막을 이용하여 형성하고, 상기 도전막 위에 형성한 마스크를 이용하여, 원하는 채널 길이 L이 얻어지도록 상기 도전막을 가공하여 도전막을 형성하고, 그 후, 애싱 등에 의해 상기 마스크를 축소하고, 축소한 마스크를 이용하여 가공하는 것에 의해, 상기 도전막의 단부에 단차를 가지는 형상이 된다. 이와 같이 함으로써, 소스 전극(175) 및 드레인 전극(177)의 단부에서의 절연막의 피복성을 높일 수 있다.
트랜지스터(110)에서, 게이트 절연막(179)은 산화 절연막(178)과 질화 절연막(180)이 적층되어 있고, 산화물 반도체막(173)에 접하는 산화 절연막(178)은 화학 양론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하며, 예를 들면, 화학 양론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 산화 실리콘막 또는 산화 질화 실리콘막으로 할 수 있다. 또, 질화 절연막(180)은 제 2 질화 절연막(113)에 적용 가능한 질화 절연막을 이용하여 형성하는 것이 바람직하다.
산화 절연막(178)으로서 적용할 수 있는 산화 실리콘막 또는 산화 질화 실리콘막은 이하의 형성 조건을 이용하여 형성할 수 있다. 상기 형성 조건은, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 250℃ 이하, 더 바람직하게는 180℃ 이상 230℃ 이하에 보유하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 형성된 전극에 0.17Ｗ/cm2 이상 0.5Ｗ/cm2 이하, 더 바람직하게는 0.25Ｗ/cm2 이상 0.35Ｗ/cm2 이하의 고주파 전력을 공급하는 것이다. 또한, 원료 가스에는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용한다.
질화 절연막(180)은 제 2 질화 절연막(113)과 마찬가지로 형성할 수 있기 때문에, 앞의 실시형태를 참조할 수 있다.
상기의 형성 방법을 이용하여 형성한 산화 절연막 및 질화 절연막 위에 게이트 전극(181)으로 가공되는 도전막을 형성하고, 상기 도전막 위에 마스크를 형성하고, 상기 마스크를 이용하여 상기 산화 절연막, 질화 절연막 및 상기 도전막을 드라이 에칭 등으로 함께 가공하는 것에 의해, 트랜지스터(110)의 게이트 절연막(179) 및 게이트 전극(181)을 형성할 수 있다.
또, 게이트 절연막(179)의 질화 절연막(180)을 질화 실리콘막을 이용하여 형성함으로써, 이하의 효과를 얻을 수 있다. 질화 실리콘막은 산화 실리콘막과 비교하여 비유전율이 높고, 동등한 정전 용량을 얻는데 필요한 막 두께가 크기 때문에, 게이트 절연막을 물리적으로 후막화(厚膜化)할 수 있다. 따라서, 트랜지스터(110)의 절연 내압의 저하를 억제하고, 또 절연 내압을 향상시켜서 반도체 장치의 ESD 내성을 향상시킬 수 있다. 이에 따라, 트랜지스터(110)의 수율을 향상시킬 수 있으므로, 반도체 장치의 수율을 향상시킬 수 있다.
절연막(184)은 산화 절연막(178)과 마찬가지로 형성할 수 있고, 특히 화학 양론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 산화 절연막이 바람직하며, 예를 들면, 화학 양론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 산화 실리콘막 또는 산화 질화 실리콘막으로 할 수 있다.
트랜지스터(110)에서, 산화 절연막(178) 및 절연막(184)이 화학 양론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 포함함으로써, 트랜지스터(110)의 제작 공정 중의 가열 처리에 따라서, 산화물 반도체막(173) 중의 산소 결손을 저감할 수 있다. 예를 들면, 본 실시형태에서 설명하는 트랜지스터(110)를 제작하는 경우는, 절연막(185)을 형성한 후에 가열 처리를 행하는 것이 바람직하다. 산소 결손을 저감하는 것에 의해, 트랜지스터(110)의 전기 특성 및 신뢰성을 향상시킬 수 있다. 이러한 점에서, 반도체 장치의 전기 특성 및 신뢰성을 향상시킬 수 있다.
절연막(185)은 제 2 질화 절연막(113)과 마찬가지로 형성할 수 있기 때문에, 앞의 실시형태를 참조할 수 있다. 절연막(185)에 적용할 수 있는 질화 실리콘막은 수소를 투과시키기 어려우므로, 외부로부터 수소가 침입해오는 것을 억제할 수 있으며, 트랜지스터(110)의 전기 특성 및 신뢰성을 향상시킬 수 있다. 이러한 점에서, 반도체 장치의 전기 특성 및 신뢰성을 향상시킬 수 있다.
또한, 본 실시형태에서 설명한 트랜지스터(110)는 실시형태 1 및 그 변형예에서 설명한 반도체 장치에 포함되어 있는 트랜지스터뿐만 아니라, 실시형태 2 및 그 변형예에서 설명한 반도체 장치에 포함되어 있는 산화물 반도체를 이용한 트랜지스터와 치환할 수 있다. 또, 트랜지스터(110)는 실리콘 반도체를 이용한 트랜지스터의 위에 형성되고, 배선으로서도 기능하는 전극과 전기적으로 접속시키는 경우에는, 트랜지스터(110)의 소스 전극(175) 및 드레인 전극(177)의 형상을 적절히 변경할 수 있다.
또한, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태 및 실시예에서 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
[0280]
(실시형태 5)
본 실시형태에서는, 본 발명의 일양태인 반도체 장치의 일례로서, 앞의 실시형태에서 설명한 반도체 장치를 적어도 일부에 이용한 CPU(Central Processing Unit)에 대하여 설명한다.
도 19(A)는 CPU의 구체적인 구성을 도시하는 블록도이다. 도 19(A)에 도시하는 CPU는, 기판(1190) 위에, ALU(1191)(ALU：Arithmetic logic unit：연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 고쳐 쓰기 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 가지고 있다. 기판(1190)은 반도체 기판, SOI기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도칩에 형성되어도 좋다. 물론, 도 19(A)에 도시하는 CPU는 이 구성을 간략화하여 나타낸 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고, 디코더된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코더된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행중에, 외부의 입출력 장치나, 주변 회로로부터 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하여, CPU의 상태에 따라서 레지스터(1196)의 읽기나 쓰기를 행한다.
또, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1를 바탕으로, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있고, 내부 클록 신호 CLK2를 상기 각종 회로에 공급한다.
도 19(A)에 도시하는 CPU에서는, 레지스터(1196)에 메모리셀이 형성되어 있다. 레지스터(1196)의 메모리셀에는 앞의 실시형태에서 설명한 메모리셀을 이용할 수 있다.
도 19(A)에 도시하는 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라서, 레지스터(1196)의 보유 동작의 선택을 행한다. 즉, 레지스터(1196)가 가지는 메모리셀에서, 플립플랍에 의한 데이터의 보유를 행할지, 용량 소자에 의한 데이터의 보유를 행할지를 선택한다. 플립플랍에 의한 데이터의 보유가 선택되어 있는 경우, 레지스터(1196) 내의 메모리셀로의 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 보유가 선택되어 있는 경우, 용량 소자로의 데이터의 고쳐쓰기가 행해지고, 레지스터(1196) 내의 메모리셀로의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 19(B) 또는 도 19(C)에 도시하는바와 같이, 메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 부여되고 있는 노드 간에, 스위칭 소자를 형성하는 것에 의해 행할 수 있다. 이하에 도 19(B) 및 도 19(C)의 회로의 설명을 행한다.
도 19(B) 및 도 19(C)에서는, 메모리셀로의 전원 전위의 공급을 제어하는 스위칭 소자에, 앞의 실시형태에서 설명한 반도체 장치에 포함되는 산화물 반도체를 이용한 트랜지스터를 적용한 구성의 일례를 도시한다.
도 19(B)에 도시하는 기억 장치는 스위칭 소자(1141)와, 메모리셀(1142)을 복수 가지는 메모리셀군(1143)을 가지고 있다. 구체적으로, 각 메모리셀(1142)에는 앞의 실시형태에서 설명한 메모리셀을 이용할 수 있다. 메모리셀군(1143)이 가지는 각 메모리셀(1142)에는, 스위칭 소자(1141)를 통하여, High 레벨의 전원 전위 VDD가 공급되어 있다. 또한, 메모리셀군(1143)이 가지는 각 메모리셀(1142)에는 신호 IN의 전위와 Low 레벨의 전원 전위 VSS의 전위가 부여되어 있다.
도 19(B)에서는, 스위칭 소자(1141)로서, 앞의 실시형태에서 설명한 반도체 장치에 포함되는 산화물 반도체를 이용한 트랜지스터를 적용할 수 있고, 상기 트랜지스터는 그 게이트 전극에 부여되는 신호 SigA에 의해 스위칭이 제어된다.
또한, 도 19(B)에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 가지는 구성을 도시하고 있지만, 특별히 한정되지 않고, 트랜지스터를 복수 가지고 있어도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또, 도 19(B)에서는, 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 가지는 각 메모리셀(1142)로의 High 레벨의 전원 전위 VDD의 공급이 제어되고 있지만, 스위칭 소자(1141)에 의해 Low 레벨의 전원 전위 VSS의 공급이 제어되어 있어도 좋다.
또, 도 19(C)에는, 메모리셀군(1143)이 가지는 각 메모리셀(1142)에 스위칭 소자(1141)를 통하여, Low 레벨의 전원 전위 VSS가 공급되어 있는 기억 장치의 일례를 도시한다. 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 가지는 각 메모리셀(1142)로의, Low 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
[0294]
메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 부여되어 있는 노드 간에, 스위칭 소자를 형성하고, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에서도 데이터를 보유하는 것이 가능하며, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들면, 퍼스널 컴퓨터의 유저가 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안에도, CPU의 동작을 정지할 수 있고, 따라서 소비 전력을 저감할 수 있다.
여기에서는, CPU를 예로 들어 설명하지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다
또한, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태 및 실시예에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치를 탑재한 전자 기기의 예에 대하여 도 20를 이용하여 설명한다. 앞의 실시형태에서 설명한 반도체 장치는 스위칭 특성이 좋은 산화물 반도체를 이용한 트랜지스터를 가지므로, 각 전자 기기의 소비 전력을 저감할 수 있다. 또, 산화물 반도체의 특성을 이용한 새로운 반도체 장치(예를 들면, 메모리 소자 또는 메모리셀 등의 기억 장치 등)가 제공되기 때문에, 새로운 구성의 전자 기기를 제공하는 것이 가능하다. 또한, 앞의 실시형태에서 설명한 반도체 장치는 단체, 또는 집적화되어 회로 기판 등에 실장되고, 각 전자 기기의 내부에 탑재된다.
앞의 실시형태에서 설명한 반도체 장치가 조립되어 집적화된 집적 회로는, 앞의 실시형태에서 설명한 반도체 장치의 구성 이외에, 저항, 캐패시터, 코일 등의 각종 회로 소자를 조립하여 구성되는 경우가 많다. 집적 회로의 예로서는, 연산 회로, 변환 회로, 증폭 회로, 메모리 회로, 이들의 조합에 관한 회로 등을 고도로 집적화한 것이 있다.
또, 상기 반도체 장치를 텔레비전 또는 모니터 등의 표시 장치의 스위칭 소자 등에 이용하는 것도 가능하다. 이 경우, 동일한 기판 위에, 구동 회로를 함께 형성하는 것이 적합하다. 물론, 표시장치의 구동 회로에 대해서만 상기 반도체 장치를 이용할 수도 있다.
구체적으로, 전자 기기로서는, 텔레비전 또는 모니터 등의 표시장치, 조명장치, 데스크탑형 또는 노트형의 퍼스널 컴퓨터, 워드프로세서, 블루레이 디스크 및 DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화면 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 헤드셋, 트랜시버, 휴대 무선기, 휴대 전화, 자동차 전화, 휴대형 게임기, 전자 계산기, 휴대 정보 단말기, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자렌지 등의 고주파 가열 장치, 전기밥솥, 전기 세탁기, 전기 청소기, 에어컨 등의 공조 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석 장치 등의 의료 기기 등이 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘레베이터, 에스컬레이터, 산업용 로보트, 전력 저장 시스템 등의 산업기기도 들 수 있다. 또, 석유를 이용한 엔진이나, 비수계 이차 전지로부터의 전력을 이용하여 전동기에 의해 추진하는 이동체 등도, 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서, 예를 들면, 전기 자동차(EV), 내열기관과 전동기를 모두 가진 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들의 타이어 차륜을 무한 궤도로 바꾼 장궤 차량, 전동 어시스트 자전거를 포함하는 원동기 부착 자전거, 자동이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공위성, 우주 탐사기나 혹성 탐사기, 우주선을 들 수 있다. 이들의 전자 기기의 구체예를 도 20에 도시한다.
도 20(A)에 있어서, 텔레비전 장치(8000)는 케이스(8001)에 표시부(8002)가 조립되어 있고, 표시부(8002)에 의해 영상을 표시하고, 스피커부(8003)로부터 음성을 출력하는 것이 가능하다.
표시부(8002)는 액정 표시 장치, 유기 EL 소자 등의 발광 소자를 각 화소에 구비한 발광 장치, 전기 이동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel) 등의 반도체 표시 장치를 이용할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등을 구비하고 있어도 좋다. 텔레비전 장치(8000)는 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속하는 것에 의해, 일방향(송신자에서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보 통신을 행할 수도 있다.
또, 텔레비전 장치(8000)는 정보 통신을 행하기 위한 CPU나, 메모리를 구비하고 있어도 좋다. 텔레비전 장치(8000)는 앞의 실시형태에서 설명한 메모리나 CPU를 이용할 수 있다.
도 20(A)에 있어서, 실내기(8200) 및 실외기(8204)를 가지는 에어컨은 앞의 실시형태의 CPU를 이용한 전자 기기의 일례이다. 구체적으로, 실내기(8200)는 케이스(8201), 송풍구(8202), CPU(8203) 등을 가진다. 도 20(A)에서, CPU(8203)가 실내기(8200)에 형성되어 있는 경우를 예시하고 있지만, CPU(8203)는 실외기(8204)에 형성되어 있어도 좋다. 또는, 실내기(8200)와 실외기(8204)의 양쪽에, CPU(8203)가 형성되어 있어도 좋다. 앞의 실시형태에서 설명한 CPU를 에어컨의 CPU에 이용하는 것에 의해 전력 절약화가 도모된다.
도 20(A)에서 전기 냉동 냉장고(8300)는 앞의 실시형태에서 설명한 CPU를 구비하는 전자 기기의 일례이다. 구체적으로 전기 냉동 냉장고(8300)는 케이스(8301), 냉장실용 문(8302), 냉동실용 문(8303), CPU(8304) 등을 가진다. 도 20(A)에서는 CPU(8304)가 케이스(8301)의 내부에 형성되어 있다. 앞의 실시형태에서 설명한 CPU를 전기 냉동 냉장고(8300)의 CPU(8304)에 이용하는 것에 의해 전력 절약화가 도모된다.
도 20(B)에서, 전자 기기의 일례인 전기 자동차의 예를 도시한다. 전기 자동차(9700)에는 이차 전지(9701)가 탑재되어 있다. 이차 전지(9701)의 전력은, 제어 회로(9702)에 의해 출력이 조정되어, 구동 장치(9703)에 공급된다. 제어 회로(9702)는 ROM, RAM, CPU(도시하지 않음) 등을 가지는 처리 장치(9704)에 의해 제어된다. 앞의 실시형태에서 설명한 CPU를 전기 자동차(9700)의 CPU에 이용하는 것에 의해 전력 절약화가 도모된다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단체, 또는 전동기와 내열 기관을 조합하여 구성된다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막이나 내리막 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 기초하여, 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 의해, 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기를 탑재하고 있는 경우는 도시하진 않았지만, 직류를 교류로 변환하는 인버터도 내장된다.
또한, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태 및 실시예에 도시하는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
[실시예 1]
본 실시예에서는, 본 발명의 일양태인 반도체 장치에 포함되고, 수소를 포함하는 제 1 질화 절연막에 적용할 수 있는 질화 절연막을 평가한 결과에 대하여 설명한다. 여기에서는, 제 1 질화 절연막에 적용할 수 있는 질화 절연막으로서, 수소를 포함하고, 수소를 방출하는 질화 절연막인 것을 설명한다.
우선, 평가한 시료의 제작 방법을 설명한다. 본 실시예에서 제작한 시료의 구조를 구조 1이라고 한다. 구조 1은, 실리콘 웨이퍼(991) 위에 질화 실리콘막(993)이 형성되어 있다(도 21(A) 참조).
질화 실리콘막(993)은 조건 1∼조건 4의 네조건을 이용하여 플라즈마 CVD법에 의해 형성했다. 각각의 조건으로 형성한 시료를 시료 A1∼시료 A4라고 했다. 또한, 시료 A1∼시료 A4 모두 질화 실리콘막(993)의 두께를 50nm로 했다.
조건 1은 실리콘 웨이퍼(991)를 보유하는 온도를 350℃로 하고, 유량 10sccm의 실란과, 유량 5000sccm의 질소를 원료 가스로 하며, 처리실 내의 압력을 260Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 27.12MHz, 100Ｗ(전력 밀도로서는 1.8Ｗ/cm2)로 했다. 또한, 실란의 유량에 대한 질소의 유량비는 500배이다.
조건 2는 실리콘 웨이퍼(991)를 보유하는 온도를 350℃로 하고, 유량 20sccm의 실란과, 유량 500sccm의 질소를 원료 가스로 하고, 처리실 내의 압력을 40Pa로 하며, 평행 평판 전극에 공급하는 고주파 전력을 27.12MHz, 900Ｗ(전력 밀도로서는 1.8Ｗ/cm2)로 했다. 또한, 실란의 유량에 대한 질소의 유량비는 25배이다.
조건 3은 조건 2에서, 원료 가스로서 암모니아를 이용한 조건이다. 실리콘 웨이퍼(991)를 보유하는 온도를 350℃로 하고, 유량 20sccm의 실란과, 유량 500sccm의 질소와, 유량 10sccm의 암모니아를 원료 가스로 하고, 처리실 내의 압력을 40Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 27.12MHz, 900Ｗ(전력 밀도로서는 1.93Ｗ/cm2)로 했다. 또한, 실란의 유량에 대한 질소의 유량비는 25배이며, 실란의 유량에 대한 암모니아의 유량비는 0.5배이다.
조건 4는 조건 3에 있어서, 암모니아의 유량을 변경한 조건이다. 조건 4의 암모니아의 유량은 15sccm로 하고, 다른 조건은 조건 3과 같게 했다. 또한, 실란의 유량에 대한 질소의 유량비는 25배이며, 실란의 유량에 대한 암모니아의 유량비는 0.75배이다.
시료 A1∼시료 A4에 대하여 TDS 분석을 행했다.
여기에서, TDS 분석에 의한 수소 분자의 방출량의 측정 방법에 대하여, 이하에 설명한다.
TDS 분석에 의한 기체의 방출량은 스펙트럼의 적분값에 비례한다. 따라서, 절연막의 스펙트럼의 적분값과, 표준 시료의 기준값에 대한 비에 의해, 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값이라는 것은, 소정의 원자를 포함하는 시료의 스펙트럼의 적분값에 대한 원자 밀도의 비율이다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막의 수소 분자의 방출량(NH2)은 수학식 1로 구할 수 있다. 여기에서, TDS 분석으로 얻어지는 질량수 2로 검출되는 스펙트럼의 전부가 수소 분자 유래라고 가정한다. 또, 질량수가 1 이외의 수소 원자의 동위체는, 자연계의 존재 비율이 극미량이기 때문에 고려하지 않는다.
Figure 112021136377374-pat00001
NH2는 수소 분자의 방출량이다. NH2(s)는 표준 시료로부터 방출된 수소 분자를 밀도로 환산한 값이다. SH2(s)는 표준 시료를 TDS 분석했을 때의 스펙트럼의 적분값이다. 여기에서, 표준 시료의 기준값을 NH2(s)/SH2(s)로 한다. SH2는 절연막을 TDS 분석했을 때의 스펙트럼의 적분값이다. α는 TDS 분석에서의 스펙트럼 강도에 영향을 주는 계수이다. 수학식 1의 세부사항에 관해서는, 일본국 특개 평6-275697공보를 참조할 수 있다.
또한, 본 실시예에서는, 시료 A1∼시료 A4에서의 수소의 방출량을 전자과학주식회사(ESCO Ltd.)제의 승온 탈리 분석 장치 EMD-ＷA1000S/Ｗ를 이용하여 표준 시료로서 1×1016atoms/cm2의 수소 원자를 포함하는 실리콘 웨이퍼를 이용하여 측정했다.
구조 1의 시료 A1∼시료 A4에 대한 TDS 분석 결과를 도 22(A)에 도시한다. 도 22(A)는 횡축이 기판 온도를 나타내고, 종축이 수소 분자의 방출량에 대응하는 TDS 강도를 나타낸 그래프이다. 또한, 본 TDS 분석에서의 수소 분자의 검출 하한은 1.0×1021분자/cm3이다.
시료 A1∼시료 A4의 전부에서, 기판 온도 300℃ 이상 600℃ 이하의 범위에서 수소 분자의 방출을 나타내는 피크가 확인되었지만, 시료에 따라서 TDS 강도에 차이가 있었다. 즉, 시료에 의해 수소의 방출량에 차이가 있었다.
시료 A1의 수소 분자의 방출량은 6.6×1023분자/cm3이며, 시료 A2의 수소 분자의 방출량은 1.1×1023분자/cm3이고, 시료 A3의 수소 분자의 방출량은 7.4×1022분자/cm3이며, 시료 A4의 수소 분자의 방출량은 8.4×1022분자/cm3이었다.
도 22(A)로부터, 수소 분자의 TDS 강도는 시료 A1 이, 시료 A2∼시료 A4보다 높다고 확인할 수 있었다. 즉, 시료 A1은 시료 A2∼시료 A4보다 질화 실리콘막(993)에 포함되는 수소의 양이 많다고 확인할 수 있었다. 이로부터, 시료 A1의 조건인 조건 1과 같이, 실란에 대하여 질소의 유량을 크게 함으로써, 막 중에 수소를 포함하고, 가열에 의해 수소를 방출할 수 있는 질화 절연막을 형성할 수 있는 것이 확인되었다.
이상으로부터, 조건 1에 의해 형성되는 질화 실리콘막은, 본 발명의 일양태인 반도체 장치에 포함되는 제 1 질화 절연막에 적합하다고 확인할 수 있었다.
[실시예 2]
본 실시예에서는, 본 발명의 일양태인 반도체 장치에 포함되고, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막에 적용할 수 있는 질화 절연막을 평가한 결과에 대하여 설명한다. 여기에서는, 제 2 질화 절연막에 적용할 수 있는 질화 절연막으로서, 수소를 투과시키기 어렵고, 수소에 대한 배리어성을 가지는 막인 것을 설명한다.
제작한 시료에 대하여 설명한다. 본 실시예에서 제작한 시료의 구조는 실시예 1에서 설명한 구조 1과는 일부 다르며, 상기 구조를 구조 2로 한다. 구조 2는 실리콘 웨이퍼(991) 위에 질화 실리콘막(995)이 형성되어 있고, 질화 실리콘막(995) 위에 질화 실리콘막(993)이 형성되어 있다(도 21(B) 참조).
질화 실리콘막(995)은 제 1 질화 절연막에 적용할 수 있는 형성 조건을 이용하여 플라즈마 CVD법에 의해 형성했다. 구체적으로는, 실시예 1에서 설명한 조건 1을 이용하여 질화 실리콘막(995)을 형성했다. 질화 실리콘막(993)은 제 2 질화 절연막에 적용할 수 있는 형성 조건을 이용하여 플라즈마 CVD법으로 형성했다.
질화 실리콘막(993)은 조건 5∼조건 8의 네 조건을 이용하여 형성했다. 각각의 조건에서 형성한 시료를 시료 B1∼시료 B4로 했다. 또한, 시료 B1∼시료 B4 모두 질화 실리콘막(993) 및 질화 실리콘막(995) 각각의 두께를 50nm로 했다.
조건 5는, 실시예 1에서 설명한 조건 2와 같은 조건으로 했다. 실란의 유량에 대한 질소의 유량비는 25배이다.
조건 6은 실시예 1에서 설명한 조건 3과 같은 조건으로 했다. 또한, 실란의 유량에 대한 질소의 유량비는 25배이며, 실란의 유량에 대한 암모니아의 유량비는 0.50배이다.
조건 7은 실시예 1에서 설명한 조건 4와 같은 조건으로 했다. 즉, 조건 3에서, 암모니아의 유량을 변화시킨 조건으로 했다. 또한, 실란의 유량에 대한 질소의 유량비는 25배이며, 실란의 유량에 대한 암모니아의 유량비는 0.75배이다.
조건 8은 실시예 1에서 설명한 조건 4에서 암모니아의 유량을 변화시킨 조건으로 했다. 구체적으로는, 조건 4에서 암모니아의 유량을 20sccm로 했다. 또한, 실란의 유량에 대한 질소의 유량비는 25배이며, 실란의 유량에 대한 암모니아의 유량비는 1.0배이다.
시료 B1∼시료 B4에 대하여, 실시예 1과 마찬가지로 TDS 분석을 행했다.
구조 2에 대하여, 질화 실리콘막(995)은 조건 1로 형성한 수소를 방출하는 질화 실리콘막인 것으로부터, 시료 B1∼시료 B4에서의 수소의 방출에 대응하는 TDS 강도를 비교함으로써, 질화 실리콘막(993)이 수소에 대한 배리어막으로서 기능할지 아닐지 평가할 수 있다.
시료 B1∼시료 B4에 대한 TDS 분석 결과를 도 22(B)에 도시한다.
도 22(B)로부터, 시료 B4의 TDS 강도는 시료 B1∼시료 B3의 TDS 강도에 비해 높은 것이 확인되었다. 또, TDS 강도는 질화 실리콘막(993)의 원료 가스로서 이용한 암모니아 유량이 많아짐에 따라, 높아지는 것이 확인되었다.
또, 시료 B1∼시료 B3에서, 수소를 방출하는 질화 실리콘막(995)이 형성되어 있음에도 불구하고, 도 22(B)에 도시한 TDS 강도는 실시예 1에서 설명한 시료 A2∼시료 A4의 TDS 강도와 비교하여 대부분 같은 것으로 확인할 수 있었다. 즉, 시료 B1∼시료 B3의 질화 실리콘막(993)은 수소를 투과시키기 어려운 질화 실리콘막인 것이 확인할 수 있었다. 따라서, 실시형태 1에서 설명한바와 같이, 원료 가스로서 질소의 유량을 실란의 유량에 대하여 10배 이상 100배 이하 (바람직하게는 15배 이상 40배 이하)로 하고, 암모니아의 유량을 실란의 유량에 대하여 0.1배 이상 1배 미만(바람직하게는 0.2배 이상 0.75배 이하)로 하여 질화 실리콘막을 형성함으로써, 수소를 투과시키기 어렵고, 수소에 대한 배리어성을 가지는 질화 실리콘막을 형성할 수 있는 것이 확인되었다.
이상으로부터, 본 발명의 일양태의 형성 방법을 이용하여 형성한 질화 실리콘막은, 본 발명의 일양태인 반도체 장치에 포함되고, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막에 적용할 수 있다.
[실시예 3]
실시예 2로부터, 조건 5, 조건 6 및 조건 7로 형성한 질화 실리콘막(993)은 수소를 투과시키기 어렵고, 수소에 대한 배리어성을 가지는 질화 실리콘막인 것을 확인할 수 있었다. 이에 기초하여, 본 실시예에서는, 이와같은 질화 실리콘막에 대하여, 굴절률, 막 밀도, 에칭 속도, 및 막 중의 수소 농도를 평가한 결과를 설명한다.
우선, 제작한 시료의 구조는 실시예 1에서 설명한 구조 1로 했다(도 21(A) 참조). 질화 실리콘막(993)은 실시예 2에서 설명한 조건 5∼조건 8의 조건을 이용하여, 플라즈마 CVD법에 의해 형성했다. 본 실시예에서 제작한 시료는, 조건 5∼조건 8에 대응하여 시료 C1∼시료 C4로 한다. 또한, 시료 C1∼시료 C4의 전부에서 질화 실리콘막(993)의 두께는 50nm로 했다.
시료 C1∼시료 C4의 질화 실리콘막(993)에서, 굴절률은 분광 타원법을 이용하여, 파장 633nm의 빛에 대한 굴절률을 구했다. 막 밀도는 X선 반사율법으로 구했다. 에칭 속도는, 20℃ 이상 25℃ 이하에서 0.5중량%의 불산에 대한 에칭 속도를 구했다.
시료 C1∼시료 C4에 대하여 상기 각종 측정을 행했다. 시료 C1∼시료 C4에서, 측정한 질화 실리콘막(993)의 굴절률을 도 23(A)에 도시한다. 측정한 질화 실리콘막(993)의 막 밀도를 도 23(B)에 도시한다. 측정한 질화 실리콘막(993)의 에칭 속도를 도 24에 도시한다.
도 23(A)은 질화 실리콘막(993)을 형성했을 때에 공급한 실란과 암모니아의 유량비에 대한, 각 시료의 굴절률을 나타낸 그래프이다. 도 23(B)은 질화 실리콘막(993)을 형성했을 때에 공급한 실란과 암모니아의 유량비에 대한 각 시료의 막 밀도를 나타낸 그래프이다. 도 24는 질화 실리콘막(993)을 형성했을 때에 공급한 실란과 암모니아의 유량비에 대한, 에칭 속도를 나타낸 그래프이다. 또한, 도 23 및 도 24 모두, 시료 C1은 암모니아를 공급하고 있지 않다.
수소를 투과시키기 어려운 질화 실리콘막(시료 C1∼시료 C3)에서, 굴절률은 1.95 이상인 것이 확인되었다(도 23(A) 참조). 또, 막 밀도는 2.75g/cm3 이상인 것이 확인되었다(도 23(B) 참조). 또, 에칭 속도는 대략 2.0nm/분 미만인 것이 확인되었다(도 24 참조).
이어서, 구조 1의 시료에서, 질화 실리콘막(993)의 형성 조건을 바꾸어 제작한 시료에 대하여 평가한 결과를 설명한다. 평가한 항목은, 굴절률, 막 밀도, 에칭 속도, 및 질화 실리콘막(993)에 포함되어 있는 수소 농도를 평가한 결과를 설명한다.
여기에서의 질화 실리콘막(993)의 형성 조건은 조건 9∼조건 12의 네 조건이다. 조건 9∼조건 12에 대응하여 제작한 시료를 시료 D1∼시료 D4로 한다.
조건 9는 실리콘 웨이퍼(991)를 보유하는 온도를 350℃로 하고, 유량 200sccm의 실란과, 유량 5000sccm의 질소를 원료 가스로 하고, 처리실 내의 압력을 100Pa로 하며, 평행 평판 전극에 공급하는 고주파 전력을 27.12MHz, 2000Ｗ(전력 밀도로서는 3.0×10- 1Ｗ/cm2)로 했다. 또한, 실란의 유량에 대한 질소의 유량비는 25배이다.
조건 10은 실리콘 웨이퍼(991)를 보유하는 온도를 350℃로 하고, 유량 200ccm의 실란과, 유량 2000sccm의 질소, 유량 100sccm의 암모니아를 원료 가스로 하고, 처리실 내의 압력을 100Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 27.12MHz, 2000Ｗ(전력 밀도로서는 3.0×10- 1Ｗ/cm2)로 했다. 또한, 실란의 유량에 대한 질소의 유량비는 10배이며, 실란의 유량에 대한 암모니아의 유량비는 0.5배이다.
조건 11은 조건 10에서 암모니아의 유량을 500sccm로 한 조건이다. 또한, 실란의 유량에 대한 질소의 유량비는 10배이며, 실란의 유량에 대한 암모니아의 유량비는 2.5배이다.
조건 12는 조건 10에서 암모니아의 유량을 2000sccm로 한 조건이다. 또한, 실란의 유량에 대한 질소의 유량비는 10배이며, 실란의 유량에 대한 암모니아의 유량비는 10배이다.
시료 D1∼시료 D4에 대하여 각종 측정을 행했다. 또한, 시료 D1∼시료 D4의 질화 실리콘막(993)에서, 분광 타원법 측정을 이용하여 파장 633nm의 빛에 대한 굴절률을 구했다. 막 밀도는 X선 반사율법으로 구했다. 에칭 속도는 20℃ 이상 25℃ 이하에서 0.5중량%의 불산에 대한 에칭 속도를 구했다.
시료 D1∼시료 D4에서, 굴절률의 결과를 도 25(A)에 도시한다. 막 밀도의 결과를 도 25(B)에 도시한다. 에칭 속도의 결과를 도 26에 도시한다.
시료 D1 및 시료 D2에서, 굴절률은 1.95 이상인 것을 확인할 수 있었다(도 25(A) 참조). 또, 막 밀도는 2.75g/cm3 이상인 것을 확인할 수 있었다(도 25(B) 참조). 또, 에칭 속도는 2.0nm/분 미만인 것을 확인할 수 있었다(도 26 참조).
이어서, 조건 9, 조건 10 및 조건 12를 이용하여, 질화 실리콘막(993)이 300nm 형성된 구조 1의 시료를 제작했다. 제작한 시료는 조건 9의 시료는 시료 E1, 조건 10의 시료는 시료 E2, 조건 12의 시료는 시료 E3으로 했다.
시료 E1∼시료 E3에 대하여, 러더퍼드 후방 산란 분석을 행하고, 각각의 시료의 질화 실리콘막(993)에 포함되어 있는 수소 농도를 측정했다. 그 결과를 표 1에 나타낸다.
Figure 112021136377374-pat00002
표 1에서, 수소를 투과시키기 어려운 질화 실리콘막이 형성된 시료 E1, 시료 E2는 모두 질화 실리콘막에 포함되어 있는 수소 농도가 15원자% 이하인 것이 확인되었다. 또, 원료 가스로서, 실란에 대한 암모니아의 유량이 많기(구체적으로는 실란의 유량에 대한 암모니아의 유량비는 10배) 때문에, 수소를 방출하는 질화 실리콘막이 형성된 시료 E3은 질화 실리콘막에 포함되어 있는 수소 농도가 20원자% 이상인 것이 확인되었다.
이상으로부터, 본 발명의 일양태인 반도체 장치에 포함되는 제 1 질화 절연막에 적합한 질화 실리콘막은, 러더퍼드 후방 산란 분석으로 측정되는 수소 농도가 10원자% 이상 15원자% 이하인 것을 확인할 수 있었다. 또, 본 발명의 일양태인 반도체 장치에 포함되어, 수소에 대한 배리어막으로서 기능하는 제 2 질화 절연막에 적합한 질화 실리콘막은, 러더퍼드 후방 산란 분석으로 측정되는 수소 농도가 20원자% 이상 25원자% 이하인 것을 확인할 수 있었다.
101 : 트랜지스터 103 : 트랜지스터
105 : CMOS 회로 107 : 용량 소자
109 : 트랜지스터 110 : 트랜지스터
111 : 질화 절연막 113 : 질화 절연막
115 : 기판 117 : 채널 형성 영역
119 : 불순물 영역 121 : 고농도 불순물 영역
123 : 게이트 절연막 125 : 게이트 전극
129 : 사이드월 131 : 전극
133 : n웰 135 : 채널 형성 영역
137 : 불순물 영역 139 : 고농도 불순물 영역
141 : 게이트 절연막 143 : 게이트 전극
145 : 사이드월 147 : 전극
149 : 전극 151 : 소자 분리 절연막
153 : 절연막 155 : 층간 절연막
157 : 층간 절연막 159 : 전극
161 : 층간 절연막 163 : 전극
165 : 전극 167 : 전극
169 : 절연막 171 : 절연막
172 : 접속 전극 173 : 산화물 반도체막
174 : 산화물 반도체막 175 : 소스 전극
177 : 드레인 전극 178 : 산화 절연막
179 : 게이트 절연막 180 : 질화 절연막
181 : 게이트 전극 183 : 전극
184 : 절연막 185 : 절연막
200 : 기판 201 : 트랜지스터
202 : 트랜지스터 203 : 트랜지스터
204 : 트랜지스터 205 : 게이트 전극
211 : 질화 절연막 213 : 질화 절연막
225 : 전극 230 : 층간 절연막
231 : 전극 232 : 전극
233 : 층간 절연막 234 : 전극
235 : 전극 236 : 전극
237 : 전극 238 : 층간 절연막
239 : 접속 전극 242 : 전극
245a : 소스 전극 245b : 드레인 전극
251 : 트랜지스터 252 : 트랜지스터
253 : 트랜지스터 254 : 트랜지스터
273 : 산화물 반도체막 280 : 전극
285 : 층간 절연막 286 : 배리어 금속막
287 : 배리어 금속막 288 : 저저항 도전막
301 : 트랜지스터 303 : 트랜지스터
305 : 용량 소자 401 : 메모리셀 어레이
403 : 논리 회로 405a : 메모리셀
405b : 메모리셀 991 : 실리콘 웨이퍼
993 : 질화 실리콘막 995 : 질화 실리콘막
1141 : 스위칭 소자 1142 : 메모리셀
1143 : 메모리셀군 1189 : ROM 인터페이스
1190 : 기판 1191 : ALU
1192 : ALU 컨트롤러 1193 : 인스트럭션 디코더
1194 : 인터럽트 컨트롤러 1195 : 타이밍 컨트롤러
1196 : 레지스터 1197 : 레지스터 컨트롤러
1198 : 버스 인터페이스 1199 : ROM
3401 : 메모리셀 어레이 8000 : 텔레비전 장치
8001 : 케이스 8002 : 표시부
8003 : 스피커부 8200 : 실내기
8201 : 케이스 8202 : 송풍구
8203 : CPU 8204 : 실외기
8300 : 전기 냉동 냉장고 8301 : 케이스
8302 : 냉장실용 문 8303 : 냉동실용 문
8304 : CPU 9700 : 전기 자동차
9701 : 이차 전지 9702 : 제어 회로
9703 : 구동 장치 9704 : 처리 장치

Claims (10)

  1. 반도체 장치로서,
    제 1 채널 형성 영역에 실리콘 반도체를 포함하는 제 1 트랜지스터;
    상기 제 1 트랜지스터 위의 제 1 질화 절연층;
    상기 제 1 트랜지스터 위의 제 1 층간 절연층;
    상기 제 1 층간 절연층 위의 제 1 전극;
    상기 제 1 전극 위의 제 2 층간 절연층;
    각각 상기 제 2 층간 절연층 위의 제 2 전극, 제 3 전극, 및 제 4 전극;
    상기 제 2 전극, 상기 제 3 전극, 및 상기 제 4 전극 위의 제 2 질화 절연층;
    상기 제 2 질화 절연층 위의 제 2 채널 형성 영역에 산화물 반도체층을 포함하는 제 2 트랜지스터; 및
    상기 제 2 트랜지스터 위의 제 3 질화 절연층을 포함하고,
    상기 제 2 전극은 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속되고,
    상기 제 3 전극은 상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 한쪽과 전기적으로 접속되고,
    상기 제 4 전극은 상기 제 2 채널 형성 영역과 중첩되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 질화 절연층의 수소 농도는 20원자% 이상 25원자% 이하인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 질화 절연층의 수소 농도는 10원자% 이상 15원자% 이하인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 3 질화 절연층의 수소 농도가 10원자% 이상 15원자% 이하인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 톱게이트 구조를 가지는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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