KR20220051549A - 수직형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 신뢰성을 향상시킬 수 있는 수직형 반도체장치 및 그 제조 방법에 관한 것으로서, 본 기술에 따른 수직형 반도체 장치 제조 방법은 기판 상부에 상기 기판에 대해 평행하되 제1표면을 갖는 수평형 리세스 및 상기 수평형 리세스로부터 연장되며 상기 기판에 대해 수직하는 제2표면을 갖는 수직형 슬릿을 포함하는 갭필타겟구조물을 형성하는 단계; 전세정-처리된 제1표면을 형성하기 위해 상기 제1표면으로부터 자연산화물을 제거하는 단계; 상기 전세정-처리된 제1표면 상에 인시츄로 제1반도체물질을 형성하는 단계; 및 상기 제1반도체물질 상에 제2반도체물질을 형성하는 단계를 포함할 수 있다.

Description

수직형 반도체 장치 및 그 제조 방법{VERTICAL SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 수직형 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치 등의 전자 장치 제조에서는 3차원 구조(Three dimensional structure) 또는 고종횡비 구조(high aspect ratio structure)를 위한 갭필(gapfill)이 필요하다. 고종횡비 구조의 갭필은, 예를 들면, 수직형 반도체장치의 제조에서 수행되고 있다.
본 발명의 실시예들은 신뢰성을 향상시킬 수 있는 수직형 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 수직형 반도체 장치 제조 방법은 기판 상부에 상기 기판에 대해 평행하되 제1표면을 갖는 수평형 리세스 및 상기 수평형 리세스로부터 연장되며 상기 기판에 대해 수직하는 제2표면을 갖는 수직형 슬릿을 포함하는 갭필타겟구조물을 형성하는 단계; 전세정-처리된 제1표면을 형성하기 위해 상기 제1표면으로부터 자연산화물을 제거하는 단계; 상기 전세정-처리된 제1표면 상에 인시츄로 제1반도체물질을 형성하는 단계; 및 상기 제1반도체물질 상에 제2반도체물질을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 반도체 장치 제조 방법은 반도체 기판 상부에 소스희생층 및 소스층을 포함하는 하부 레벨 스택을 형성하는 단계; 상기 하부 레벨 스택 상에 절연층들 및 희생층들을 포함하는 교번 스택을 형성하는 단계; 상기 교번 스택 및 하부 레벨 스택을 관통하는 채널층을 포함하는 수직 채널 구조물을 형성하는 단계; 상기 교번 스택을 관통하되 상기 소스희생층을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿의 측벽 상에 실링층을 형성하는 단계; 상기 소스희생층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스를 형성하는 단계; 상기 수평형 리세스로부터 상기 채널층의 일부분을 노출시키는 단계; 상기 채널층의 노출면을 할로겐 가스의 전세정 공정에 노출시키는 단계; 및 상기 전세정 공정 이후에 인시츄로 상기 채널층의 노출면 상에 선택적으로 폴리실리콘층을 성장시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 반도체 장치는 반도체 기판 상부의 절연층들과 게이트전극들이 교번하여 적층된 교번 스택; 상기 반도체 기판과 상기 교번 스택 사이의 소스채널콘택층; 상기 교번스택 및 소스채널콘택층을 관통하는 수직 채널층; 및 상기 수직 채널층과 교번 스택 사이의 메모리층을 포함하되, 상기 소스채널콘택층은, 상기 수직채널층에 접촉하는 에피택셜 폴리실리콘층; 및 상기 에피택셜 폴리실리콘층 상의 비정질 실리콘층을 포함할 수 있다.
본 기술은 할로겐 가스를 이용한 세정 공정에 의해 채널층 표면의 자연산화물을 제거하므로, 높은 전류 및 균일한 전류를 확보할 수 있다.
본 기술은 소스채널콘택층으로서 폴리실리콘층을 선택적으로 성장시키므로, 채널층과 소스채널콘택층 사이의 경계면에 인이 축적되는 것을 방지할 수 있다.
도 1 및 도 2는 일 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다.
도 3 내지 도 17은 일 실시예에 따른 수직형 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 18 내지 도 21은 다른 실시예에 따른 수직형 반도체 장치를 제조하는 방법을 설명하기 위한 도면이다.
도 22a는 비교예에 따른 수직형 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 22b는 도 22a의 비교예에 따른 SIMS 분석 결과이다.
도 23은 실시예들에 따른 SIMS 분석 결과이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1 및 도 2는 일 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 A-A'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 수직형 반도체 장치(100)는 반도체 기판(101), 반도체 기판(101) 상에 형성된 하부 레벨 스택(110) 및 하부 레벨 스택(110) 상의 교번 스택(120)을 포함할 수 있다. 하부 레벨 스택(110)은 소스층들(111, 112) 및 소스채널콘택층(110S)을 포함할 수 있다.
교번 스택(120)은 절연층들(121) 및 게이트전극들(122)이 교번하여 적층될 수 있다. 절연층들(121) 중 최하위 절연층은 나머지 절연층들보다 더 두꺼울 수 있다. 절연층들(121)은 실리콘산화물을 포함할 수 있고, 게이트전극들(122)은 금속-베이스 물질을 포함할 수 있다. 게이트전극들(122)은 텅스텐 또는 티타늄질화물과 텅스텐의 스택을 포함할 수 있다.
수직형 반도체 장치(100)는 교번 스택(120)을 관통하는 수직 채널 구조물(130)을 더 포함할 수 있다. 수직 채널 구조물(130)은 메모리층(131), 채널층(132) 및 코어절연층(133)을 포함할 수 있다. 코어절연층(133)은 채널층(132)의 내부 공간을 채울 수 있고, 메모리층(131)은 채널층(132)의 외벽을 서라운딩할 수 있다. 수직 채널 구조물(130)의 하부(Lower portion)는 하부 레벨 스택(110)을 관통하여 반도체 기판(101)에 랜딩될 수 있다. 수직 채널 구조물(130)의 상부(upper portion)는 교번 스택(120)을 관통할 수 있다.
수직형 반도체 장치(100)는 교번 스택(120)을 관통하는 슬릿(119)을 더 포함할 수 있다. 슬릿(119)은 수직 채널 구조물(130)로부터 이격될 수 있다. 슬릿(119)의 측벽에 실링층(117)이 형성될 수 있다. 슬릿(119)은 트렌치 형상일 수 있다. 실링층(117)은 게이트전극들(122)의 일측 끝단을 커버링할 수 있다. 실링층(117)은 실리콘산화물, 실리콘질화물, 카본 함유 실리콘산화물 또는 이들의 조합을 포함할 수 있다.
하부 레벨 스택(110)에 대해 자세히 살펴보면 다음과 같다.
하부 레벨 스택(110)은 소스층들(111, 112) 및 소스층들(111, 112) 사이의 소스채널콘택층(110S)을 포함할 수 있다. 소스층들(111, 112)은 하부 소스층(111)과 상부 소스층(112)을 포함할 수 있다. 하부 레벨 스택(110)은 수평형 리세스(118)를 더 포함할 수 있고, 수평형 리세스(118)는 하부 소스층(111)과 상부 소스층(112) 사이에 정의될 수 있다. 소스채널콘택층(110S)은 하부 소스층(111)과 상부 소스층(112) 사이에 형성될 수 있다. 소스채널콘택층(110S)은 수평형 리세스(118)를 채울 수 있다. 하부 소스층(111) 및 상부 소스층(112)은 동일 물질일 수 있고, 폴리실리콘과 같은 반도체물질을 포함할 수 있다. 소스채널콘택층(110S)은 실리콘과 같은 반도체물질을 포함할 수 있다.
소스채널콘택층(110S)은 제1실리콘층(113)과 제2실리콘층(114)을 포함할 수 있다. 제1실리콘층(113)은 수평형 리세스(118)의 표면을 커버링할 수 있다. 제1실리콘층(113)은 수직 채널 구조물(130)의 채널층(132)에 직접 접촉될 수 있다. 제1실리콘층(113)의 일부분은 슬릿(119)의 저부를 커버링하도록 연장되어 실링층(117)에 접촉될 수 있다. 제2실리콘층(114)은 제1실리콘층(113) 상에서 수평형 리세스(118)를 채울 수 있고, 슬릿(119)을 채우도록 연장될 수 있다.
제1실리콘층(113)과 제2실리콘층(114)은 서로 다른 결정상을 갖는 실리콘층일 수 있다. 제1실리콘층(113)은 결정질 실리콘층일 수 있고, 제2실리콘층(114)은 비정질 실리콘층일 수 있다. 제1실리콘층(113)은 에피택셜 폴리실리콘층일 수 있고, 제2실리콘층(114)은 비정질 실리콘층일 수 있다. 제1실리콘층(113)은 에피택셜 폴리실리콘층일 수 있고, 제2실리콘층(114)은 증착형 비정질 실리콘층일 수 있다. 에피택셜 폴리실리콘층은 에피택셜 성장에 의해 형성될 수 있고, 증착형 비정질 실리콘층은 증착법에 의해 증착될 수 있다. 제1실리콘층(113) 및 제2실리콘층(114)은 도펀트를 포함할 수 있다. 도펀트는 인을 포함할 수 있다. 제1실리콘층(113)은 인-도프드 에피택셜 폴리실리콘층을 포함할 수 있고, 제2실리콘층(114)은 인-도프드 비정질 실리콘층을 포함할 수 있다.
소스채널콘택층(110S)은 제1실리콘층(113)과 제2실리콘층(114) 사이의 계면층(115)을 더 포함할 수 있다. 계면층(115)은 실리콘산화물일 수 있다. 계면층(115)은 제1실리콘층(113)의 산화물일 수 있다. 계면층(115)은 제1실리콘층(113) 및 제2실리콘층(114)보다 얇을 수 있다. 계면층(115)은 제1실리콘층(113)의 표면 거칠기를 개선하는 역할을 할 수 있고, 이에 따라 제2실리콘층(114)의 심(seam) 또는 보이드(void)를 방지할 수 있다. 계면층(115)은 제1실리콘층(113)과 제2실리콘층(114)간의 전기적인 접촉을 위해 극히 얇을 수 있다.
상술한 바에 따르면, 채널층(132)과 제1실리콘층(113)의 접촉면은 산화물-프리(oxide-free) 표면을 포함할 수 있고, 제1실리콘층(113)과 제2실리콘층(114)의 접촉면은 산화된 표면(oxidized surface)을 포함할 수 있다. 산화된 표면은 계면층(115)을 포함할 수 있다. 산화물-프리 표면은 산화물이 존재하지 않는 표면을 지칭하는 것으로서, 채널층(132)의 표면은 전세정-처리된 표면을 갖고, 전세정-처리된 표면 상에 제1실리콘층(113)이 선택적으로 성장될 수 있다.
도 3 내지 도 17은 일 실시예에 따른 수직형 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 이하, 도 3 내지 도 17은 도 1의 A-A'선에 따른 단면도일 수 있다.
도 3에 도시된 바와 같이, 반도체 기판(11) 상에 하부 소스층(12), 상부 소스층(16), 라이너층들(13, 15) 및 소스희생층(14)을 포함하는 스택구조물이 형성될 수 있다. 하부 소스층(12)과 상부 소스층(16) 사이에 소스희생층(14)이 형성될 수 있고, 소스희생층(14)과 하부/상부 소스층들(12, 16) 사이에 라이너층들(13, 15)이 형성될 수 있다. 하부 소스층(12), 소스희생층(14) 및 상부 소스층(16)은 동일 물질일 수 있고, 라이너층들(13, 15)은 하부 소스층(12), 소스희생층(14) 및 상부 소스층(16)과 다른 물질일 수 있다. 하부 소스층(14), 소스희생층(14) 및 상부 소스층(16)은 라이너층들(13, 15)에 대해 식각선택비를 가질 수 있다. 하부 소스층(12), 소스희생층(14) 및 상부 소스층(16)은 반도체물질을 포함할 수 있고, 라이너층들(13, 15)은 절연 물질을 포함할 수 있다. 하부 소스층(12), 소스희생층(14) 및 상부 소스층(16)은 폴리실리콘을 포함할 수 있고, 라이너층들(13, 15)은 실리콘산화물을 포함할 수 있다. 라이너층들(13, 15)은 하부 소스층(12), 소스희생층(14) 및 상부 소스층(16)보다 얇을 수 있다.
다음으로, 상부 소스층(16) 상에 절연층들(17)과 희생층들(18)을 포함하는 상부 레벨 스택이 형성될 수 있다. 상부 레벨 스택은 절연층들(17)과 희생층들(18)이 교번하여 적층될 수 있다. 절연층들(17)과 희생층들(18)은 수회 번갈아 교대로 적층될 수 있다. 절연층들(17)과 희생층들(18)은 서로 다른 물질일 수 있다. 절연층들(17)은 희생층들(18)에 대해 식각선택비를 가질 수 있다. 절연층들(17)은 실리콘산화물을 포함할 수 있고, 희생층들(18)은 실리콘질화물을 포함할 수 있다. 절연층들(17)과 희생층들(18)은 동일 두께일 수 있다. 절연층들(17)과 희생층들(18)은 라이너층들(13, 15)보다 두꺼울 수 있고, 절연층들(17)과 희생층들(18)은 하부 소스층(12) 및 상부 소스층(16)보다 얇을 수 있다. 절연층들(17) 중에서 최하위 절연층(17)은 나머지 절연층들(17)보다 두꺼울 수 있다.
절연층들(17)과 희생층들(18)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성될 수 있다.
도 4에 도시된 바와 같이, 수직형 오프닝(19)이 형성될 수 있다. 수직형 오프닝(19)을 형성하기 위해, 절연층들(17), 희생층들(18), 상부 소스층(16), 라이너층들(13, 15), 소스희생층(14) 및 하부 소스층(12)을 식각할 수 있다.
수직형 오프닝(19)은 반도체 기판(11)의 표면에 대해 수직하게 형성될 수 있다. 수직형 오프닝(19)은 절연층들(17)과 희생층들(18)을 관통하는 형상일 수 있고, 상부 소스층(16), 라이너층들(13, 15), 소스희생층(14) 및 하부 소스층(12)을 관통하도록 연장될 수 있다. 도시하지 않았으나, 평면상으로 볼 때, 수직형 오프닝(19)은 복수개가 형성될 수 있고, 홀 어레이(Hole array) 구조일 수 있다. 수직형 오프닝(19) 형성 시, 반도체 기판(101)의 표면이 리세스될 수 있다. 다른 실시예에서, 수직형 오프닝(19)은 '수직형 리세스, 수직홀 또는 채널홀'이라고 지칭할 수 있다.
도 5에 도시된 바와 같이, 수직형 오프닝(19) 내에 수직 채널 구조물(20)이 형성될 수 있다. 수직 채널 구조물(20)은 수직형 오프닝(19)을 채울 수 있다. 수직 채널 구조물(20)은 '필라 구조물(Pillar structure)'이라고 지칭할 수 있다.
수직 채널 구조물(20)은, 메모리층(21), 채널층(22) 및 코어절연층(23)을 포함할 수 있다. 메모리층(21)은 블록킹층, 전하트랩층 및 터널절연층을 포함하는 스택구조일 수 있다. 블록킹층과 터널절연층은 산화물을 포함할 수 있고, 전하트랩층은 질화물을 포함할 수 있다. 메모리층(21)은 ONO(Oxide-Nitride-Oxide) 구조일 수 있다. 채널층(22)은 불순물을 첨가하지 않은 언도프드 폴리실리콘층을 포함할 수 있다. 채널층(22)은 내부공간(inner space)을 갖는 실린더 형상(Cylinder shape)일 수 있다. 채널층(22)의 외벽을 메모리층(21)이 서라운딩할 수 있다. 채널층(22)의 내부 공간은 코어절연층(23)으로 완전히 채워질 수 있다. 코어절연층(23)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다.
도 6에 도시된 바와 같이, 슬릿(24)이 형성될 수 있다. 슬릿(24)은 절연층들(17)과 희생층들(18)을 식각하여 형성할 수 있고, 슬릿(24)은 상부 소스층(16)의 일부까지 하향 연장될 수 있다. 슬릿(24)의 저면은 상부 소스층(16)을 관통하지 않을 수 있다. 슬릿(24)은 트렌치라고 지칭될 수도 있다. 탑뷰로 볼 때, 슬릿(24)은 어느 한 방향으로 연장되는 라인 형상일 수 있다. 슬릿(24)은 반도체 기판(11)의 표면에 대해 수직하게 형성될 수 있다. 슬릿(24)은 수직형 슬릿이라고 지칭할 수 있다.
도 7에 도시된 바와 같이, 슬릿(24)을 통해 희생층들(18)을 게이트전극들(25)로 치환할 수 있다. 예를 들어, 희생층들(18)을 제거한 후에, 희생층들(18)이 제거된 공간에 게이트전극들(25)을 채울 수 있다. 게이트전극들(25)은 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다.
도 8에 도시된 바와 같이, 슬릿(24)의 측벽 상에 실링층(26)이 형성될 수 있다. 실링층(26)은 적어도 하나의 실링 물질을 포함할 수 있다. 실링층(26)은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 실링층(26)은 질화물-산화물-질화물의 스택, 즉 NON 구조를 포함할 수 있다. 후속하여, 실링층(26)은 슬릿(24)의 양측벽에 스페이서로 잔류하도록 식각될 수 있다.
다음으로, 실링층(26)을 배리어로 이용하여 상부 소스층(16), 라이너층(15) 및 소스희생층(14)을 식각할 수 있다. 라이너층(13) 및 하부 소스층(12)은 식각되지 않고 잔류할 수 있다.
도 9에 도시된 바와 같이, 슬릿(24)을 통해 소스희생층(14)을 선택적으로 제거할 수 있다. 이에 따라, 수평형 리세스(27)가 형성될 수 있다. 수평형 리세스(27)는 슬릿(24)으로부터 연장될 수 있다. 수평형 리세스(27)는 소스희생층(14)을 딥아웃 공정에 의해 제거하므로써, 라이너층들(13, 15) 사이에 형성될 수 있다. 수평형 리세스(27)는 반도체 기판(11)의 표면에 대해 평행할 수 있다. 소스희생층(14)을 제거할 때, 라이너층들(13, 15)은 식각선택비를 가져 제거되지 않고 잔류할 수 있다. 수평형 리세스(27)는 하부 소스층(12)과 상부 소스층(16) 사이에 형성될 수 있다. 소스희생층(14)을 제거할 때, 하부 소스층(12) 및 상부 소스층(16)은 제거되지 않을 수 있다. 소스희생층(14)의 제거를 위해 습식식각이 적용될 수 있다. 소스희생층(14)이 폴리실리콘층을 포함하므로, 습식식각은 폴리실리콘층을 식각할 수 있는 케미컬을 포함할 수 있다.
수평형 리세스(27)는 수직 채널 구조물(20)의 하부 측벽을 노출시킬 수 있다. 수직 채널 구조물(20)의 외벽(Outer wall)은 메모리층(21)의 일부분일 수 있다. 탑뷰로 볼 때, 수평형 리세스(27)는 수직 채널 구조물(20)의 하부 측벽을 에워싸는 형상일 수 있다.
도 10에 도시된 바와 같이, 라이너층들(13, 15)을 제거할 수 있다. 이에 따라, 수평형 리세스(27)의 체적이 증가할 수 있다. 체적이 확장된 수평형 리세스는 도면부호 '28'과 같이 형성될 수 있다. 이하, 수평형 리세스(28)라고 약칭하기로 한다.
라이너층들(13, 15)을 제거한 이후에, 수직 채널 구조물(20)의 메모리층(21)의 일부분이 제거될 수 있다.
상술한 바와 같은 일련의 공정들에 의해, 수평형 리세스(28)는 채널층(22)의 하부 외벽을 노출시킬 수 있다. 메모리층(21)의 일부분은 수평형 리세스(28)에 의해 커팅될 수 있다. 이에 따라, 채널층(22)과 하부/상부 소스층(12, 16) 사이에 언더컷(28E)이 형성될 수 있다.
수평형 리세스(28)는 반도체 기판(11)에 대해 평행하되 제1표면을 가질 수 있고, 슬릿(24)은 수평형 리세스(28)로부터 연장되며 반도체 기판(11)에 대해 수직하는 제2표면을 가질 수 있다. 즉, 반도체 기판(11) 상부에 제1표면을 갖는 수평형 리세스(28) 및 제2표면을 갖는 슬릿(24)을 포함하는 갭필타겟구조물이 형성될 수 있다. 제1표면은 채널층(22), 하부 소스층(12) 및 상부 소스층(16)에 의해 제공될 수 있고, 제2표면은 실링층(26)에 의해 제공될 수 있다. 제1표면은 실리콘층의 표면일 수 있고, 제2표면은 절연 물질의 표면일 수 있다.
후속하여, 도 11 내지 도 17에 도시된 일련의 공정들에 의해, 수평형 리세스(28) 및 슬릿(24)을 반도체 물질들로 갭필할 수 있다.
도 11에 도시된 바와 같이, 전처리 공정(29)이 수행될 수 있다. 전처리 공정(29)은 소스 콘택층을 형성하기 위해 반도체 기판(11)을 퍼니스 챔버에 로드시키기 이전에 수행될 수 있다.
전처리 공정(29)은 채널층(22)의 노출된 표면 상에 잔류하는 자연산화물(native oxide)을 제거하거나 또는 자연산화물을 얇게 형성하기 위한 공정을 포함할 수 있다. 전처리 공정(29)은 플루오린 베이스 케미컬(Fluorine-base chemical)을 이용하여 수행될 수 있다. 자연산화물을 제거하거나 또는 최대한 얇은 상태로 만든 후에, 후속 퍼니스 챔버에 로드되어야 한다. 전처리 공정(29) 이후에, 퍼니스로의 기판 로딩까지 걸리는 시간은 2시간 이내일 수 있다.
도 12에 도시된 바와 같이, 소스 콘택층을 증착하기 위해, 전처리 공정(29)이 수행된 반도체 기판(11)을 퍼니스 챔버로 로딩시킨다.
다음으로, 퍼니스 챔버 내에서 인-시츄로(in-situ) 에칭 가스를 적용한 전세정 공정(pre-cleaning process, 30)을 수행할 수 있다. 전세정 공정(30)에 의해 기판 이동 및 기판 로딩 중 불가피하게 형성되는 채널층(22) 표면의 자연산화물을 제거할 수 있다. 전세정 공정(30)을 위한 에칭 가스는 Cl, HBr 등의 할로겐 가스를 포함할 수 있다. 에칭 가스를 이용한 자연 산화물의 제거는 자연 산화물에 존재하는 얇은 틈을 타고 에칭 가스가 침투하여 채널층(22)을 에칭한 후 자연 산화물을 리프트-오프시키는(lift off) 방법으로 진행될 수 있다. 따라서, 앞서 전처리 공정(29) 이후 퍼니스 챔버로의 기판 로드까지 걸리는 시간이 길어지면, 자연 산화물 내의 얇은 틈이 없어져 인-시츄 에칭 효율이 급감하게 된다. 전세정 공정(30)에 의해 하부 소스층(12) 및 상부 소스층(16)의 노출된 표면에 존재하는 자연 산화물도 제거될 수 있다. 채널층(22)은 전세정-처리된 표면을 포함할 수 있고, 전세정-처리된 표면은 산화물-프리(oxide-free)일 수 있다. 하부 소스층(12) 및 상부 소스층(16)의 노출된 표면또한 산화물-프리의 전세정-처리된 표면을 포함할 수 있다.
도 13에 도시된 바와 같이, 소스 콘택층(31, 32)이 형성될 수 있다. 소스 콘택층(31, 32)은 전세정 공정(30) 이후에, 퍼니스 챔버 내에서 인시츄로 증착될 수 있다. 소스 콘택층(31, 32)은 제1반도체물질의 증착 공정에 의해 형성될 수 있다. 제1반도체물질은 폴리실리콘층(31)을 포함할 수 있다. 소스 콘택층(31, 32) 형성시, 제1표면, 즉 하부 소스층(12), 채널층(22) 및 상부 소스층(16)의 노출면 상에서는 폴리실리콘층(31)이 선택적으로 에피택셜 성장하게 된다. 실리콘 산화물 또는 실리콘 질화물 등의 비정질의 물질들, 즉 제2표면 상에서는 희생 비정질 실리콘층(32)이 성장하게 된다. 폴리실리콘층(31)은 에피택셜 성장된 폴리실리콘층일 수 있다.
위와 같이, 폴리실리콘층(31)의 증착 공정은 전세정-처리된 채널층(22)의 노출면 상에 선택적으로 폴리실리콘층(31)을 에피택셜 성장시키면서 동시에 실링층(26)의 표면 상에 선택적으로 희생 비정질 실리콘층(32)을 형성할 수 있다.
폴리실리콘층(31)과 희생 비정질실리콘층(32)의 증착 공정은, 클로린 함유 실리콘소스물질과 클로린-비함유 실리콘소스물질의 혼합비율을 조절하여 폴리실리콘층(31)과 희생 비정질실리콘층(32)의 증착 비율을 조절할 수 있다. 클로린 함유 실리콘소스물질은 디클로로 실란(SiH2Cl2, DCS)을 포함할 수 있고, 클로린-비함유 실리콘소스물질은 모노 실란(SiH4)을 포함할 수 있다. 폴리실리콘층(31)과 희생 비정질실리콘층(32)의 증착 공정은, 클로린 함유 실리콘소스물질보다 클로린-비함유 실리콘소스물질의 비율을 크게 하여 수행할 수 있다.
디클로로실란(DCS)과 모노실란(SiH4)의 혼합 비율 및 압력은 폴리실리콘층(31)의 성장속도를 희생 비정질 실리콘층(32)의 성장속도와 동등한 수준으로 상향시킬 수 있다. 예를 들어, 공정온도는 450℃~490℃로 하고, 모노실란과 디크롤로실란의 혼합비율은 7:1~9:1로 하며, 압력은 1Torr 미만으로 설정할 수 있다.
디클로로실란(DCS)의 비율이 높아지면, 폴리실리콘층(31)의 형성 속도가 희생 비정질 실리콘층(32)의 형성 속도보다 빨라지는 장점이 있으나, 웨이퍼 내 균일성이 나빠질 수 있다.
모노실란(SiH4)의 비율이 높아지면 웨이퍼 내 균일성은 좋아지나, 희생 비정질 실리콘층(32)의 형성 속도가 빨라져 슬릿(24)의 내부가 막히는 현상이 나타나게 된다. 슬릿(24)의 내부가 막히게 되면, 폴리실리콘층(31)이 형성되기 어렵다.
압력은 웨이퍼 내 증착 균일성을 확보하기 위하여 1Torr 미만으로 진행하여야 한다.
예를 들어, 모노실란(SiH4) : 디클로로실란(DCS)의 비율이 3:1 의 경우 폴리실리콘층(31) : 희생 비정질 실리콘층(32)의 증착 비율은 약 1.5 : 1 를 보일 수 있다. 이 경우, 균일도는 5~9%(0.5Torr ~ 4.5Torr) 수준이다.
모노실란(SiH4) : 디클로로실란(DCS)의 비율이 8:1 의 경우 폴리실리콘층(31) : 희생 비정질 실리콘층(32)의 증착 비율은 약 1.1 : 1 을 보이며, 균일도는 2~4% (0.5Torr ~ 4.5Torr) 수준이다.
압력 변화 0.5~4.5Torr 사이에서는 가스 비율에 따른 폴리실리콘층(31) 및 희생 비정질 실리콘층(32)의 증착 비율은 유지될 수 있다.
모노실란(SiH4)과 디클로로실란(DCS)의 비율에 따라 폴리실리콘층(31)과 희생 비정질실리콘층(32)의 증착 비율을 조절하는 원리는 다음과 같다. 디클로로실란(DCS)으로부터 발생하는 Cl2 가스가 희생 비정질 실리콘층(32)의 형성을 억제(또는 증착과 동시에 식각)하는 역할을 할 수 있다. Cl2 가스의 양이 증가함에 따라 희생비정질 실리콘층(32)의 증착율이 감소하게 되나, 폴리실리콘층(31)의 증착을 억제하지 않을 수 있다. 결국, 디클로로실란(DCS)의 비율에 따라 폴리실리콘층(31)과 희생 비정질실리콘층(32)의 두께 차이를 조절할 수 있다.
한편, 디클로로실란(DCS)의 비율이 증가하면 두께 산포가 열화되므로, 모노실란(SiH4) : 디클로로실란(DCS)의 비율을 8:1로 하여 두께 산포를 개선할 수 있다. 아울러, 모노실란(SiH4) : 디클로로실란(DCS)의 비율을 8:1로 하여 폴리실리콘층(31)과 희생 비정질실리콘층(32)의 증착 비율을 최적화할 수 있다.
상술한 바와 같이, 모노실란(SiH4)과 디클로로실란(DCS)의 혼합가스를 이용하여 수평형 리세스(28)의 표면에 폴리실리콘층(31)을 증착하되, 모노실란(SiH4)과 디클로로실란(DCS)의 혼합비율을 최적화하여 실링층(26) 상에 희생 비정질 실리콘층(32)이 증착되도록 한다.
할로겐 가스를 이용한 전세정 공정(30)에 의해 자연 산화물이 제거된 채널층(22), 하부 소스층(12) 및 상부 소스층(16)의 표면에는 끊어진 실리콘 격자가 존재할 수 있다. 이에 따라, 결정 방향대로 성장하는 에너지가 낮아 채널층(22), 하부 소스층(12) 및 상부 소스층(16)의 표면에서는 폴리실리콘층(31)이 에피택셜 성장하게 된다.
폴리실리콘층(31)은 희생 비정질실리콘층(32)보다 얇을 수 있다. 희생 비정질실리콘층(32)은 슬릿(24)의 내부를 완전히 채우지 않을 수 있다. 폴리실리콘층(31)과 희생 비정질실리콘층(32)은 동일 두께일 수도 있다.
다른 실시예에서, 폴리실리콘층(31) 및 희생 비정질실리콘층(32)의 증착 공정은 모노 실란(SiH4)을 단독으로 이용하여 증착될 수 있다.
도 14에 도시된 바와 같이, 희생 비정질 실리콘층(32)을 선택적으로 제거할 수 있다. 희생 비정질 실리콘층(32)은 HBr 가스를 이용하여 제거할 수 있다. 희생 비정질 실리콘층(32)은 슬릿(24)으로부터 완전히 제거될 수 있다. HBr 가스를 이용한 식각 공정 동안에, 희생 비정질 실리콘층(32)은 폴리실리콘층(31)보다 약 10배 이상 빠른 식각률을 가질 수 있다.
예를 들어, 희생 비정질 실리콘층(32)을 약 400Å으로 성장시키고, 폴리실리콘층(31)을 약 250Å 성장시키는 경우, HBr 가스를 이용하여 희생 비정질 실리콘층(32)을 400Å 식각하는 동안에 폴리실리콘층(31)은 약 40Å 식각될 수 있다. 결국, 희생 비정질 실리콘층(32)을 모두 제거한 이후에, 폴리실리콘층(31)은 210Å 두께로 잔류할 수 있다.
위와 같이, 희생 비정질 실리콘층(32)을 모두 제거한 후에 폴리실리콘층(31)이 잔류할 수 있다. 폴리실리콘층(31)은 수평형 리세스(28) 내에 잔류할 수 있다.
도 15에 도시된 바와 같이, 계면층(33)이 형성될 수 있다. 계면층(33)은 폴리실리콘층(31)의 표면을 산화시켜 형성할 수 있다. 계면층(33)은 실리콘산화물을 포함할 수 있다. 계면층(33)은 폴리실리콘층(31)보다 얇을 수 있다. 계면층(33)은 폴리실리콘층(31)의 표면 거칠기를 개선하는 역할을 할 수 있다.
도 16에 도시된 바와 같이, 계면층(33) 상에 슬릿(24)을 채우는 제2반도체물질이 형성될 수 있다. 제2반도체물질은 비정질 실리콘층(34)을 포함할 수 있다. 비정질 실리콘층(34)은 증착법에 의해 형성될 수 있다. 계면층(33)이 형성된 이후에, 비정질 실리콘층(34)이 형성됨에 따라 비정질실리콘층(34) 증착시 심(seam) 또는 보이드(void)를 방지할 수 있다. 계면층(33)은 폴리실리콘층(31)과 비정질실리콘층(34)간의 전기적인 접촉을 위해 극히 얇을 수 있다. 폴리실리콘층(31) 및 비정질 실리콘층(34)은 도펀트를 포함할 수 있다. 도펀트는 인(phosphorous)을 포함할 수 있다. 폴리실리콘층(31)은 인-도프드 에피택셜 폴리실리콘층을 포함할 수 있고, 비정질 실리콘층(34)은 인-도프드 비정질 실리콘층을 포함할 수 있다.
상술한 바와 같은 일련의 공정에 의해, 수평형 리세스(28)는 보이드 프리(void-free)일 수 있고, 폴리실리콘층(31), 계면층(33) 및 비정질 실리콘층(34)으로 채워질 수 있다. 슬릿(24)은 비정질 실리콘층(34)으로 채워질 수 있다. 폴리실리콘층(31)의 일부분은 슬릿(24)의 저부를 커버링하도록 연장되어 실링층(26)의 바닥면에 접촉될 수 있다. 비정질 실리콘층(34)은 수평형 리세스(28)를 채울 수 있고, 슬릿(24)을 채우도록 연장될 수 있다. 폴리실리콘층(31)과 비정질 실리콘층(34)의 접촉면은 계면층(33)을 포함할 수 있고, 계면층(33)은 산화물을 포함할 수 있다.
도 17에 도시된 바와 같이, 비정질 실리콘층(34)을 일정 깊이 리세스시킨 이후에, 금속-베이스 물질(35)을 채울 수 있다. 금속-베이스 물질(35)은 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다.
도 18 내지 도 21은 다른 실시예에 따른 수직형 반도체 장치를 제조하는 방법을 설명하기 위한 도면이다. 도 18 내지 도 21에서, 도 3 내지 도 17에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
먼저, 도 3 내지 도 12에 도시된 일련의 공정들에 의해, 수평형 리세스(28)를 형성할 수 있다. 이후, 전처리 공정(29) 및 전세정 공정(30)이 수행될 수 있다.
다음으로, 도 18에 도시된 바와 같이, 소스 콘택층이 형성될 수 있다. 소스 콘택층은 세정 공정(30) 이후에, 퍼니스 챔버 내에서 인시츄로 증착될 수 있다. 소스 콘택층은 폴리실리콘층(31')을 포함할 수 있다. 소스 콘택층 형성시, 하부 소스층(12), 채널층(22) 및 상부 소스층(16)의 노출면 상에서는 폴리실리콘층(31')이 에피택셜 성장하게 된다. 하지만, 실리콘 산화물 또는 실리콘 질화물 등의 비정질의 물질들 상에서는 희생 비정질 실리콘층(32')이 성장하게 된다. 폴리실리콘층(31')은 수평형 리세스(28)를 완전히 채울 수 있다. 희생 비정질실리콘층(32')은 수평형 리세스(28) 내에 형성되지 않을 수 있다. 희생 비정질실리콘층(32')은 실링층(26) 상에 선택적으로 형성될 수 있다.
이와 같이, 수평형 리세스(28)를 폴리실리콘층(31')으로 완전히 채우면, 공정이 단순하다.
폴리실리콘층(31') 및 희생 비정질실리콘층(32')의 증착 공정은, 도 13 및 그에 따른 설명을 참조하기로 한다. 예를 들어, 폴리실리콘층(31')과 희생 비정질실리콘층(32')의 증착 공정은, 클로린 함유 실리콘소스물질과 클로린-비함유 실리콘소스물질의 혼합가스를 이용하여 수행될 수 있다. 클로린 함유 실리콘소스물질은 디클로로 실란(SiH2Cl2, DCS)을 포함할 수 있고, 클로린-비함유 실리콘소스물질은 모노 실란(SiH4)을 포함할 수 있다. 폴리실리콘층(31')과 희생 비정질실리콘층(32')의 증착 공정은, 클로린 함유 실리콘소스물질보다 클로린-비함유 실리콘소스물질의 비율을 크게 하여 수행할 수 있다.
디클로로실란(DCS)과 모노실란(SiH4)의 혼합 비율 및 압력은 폴리실리콘층(31')의 성장속도를 희생 비정질 실리콘층(32')의 성장속도와 동등한 수준으로 상향시킬 수 있다. 예를 들어, 공정온도는 450℃~490℃로 하고, 모노실란과 디크롤로실란의 혼합비율은 7:1~9:1로 하며, 압력은 1Torr 미만으로 설정할 수 있다.
상술한 바와 같이, 모노실란(SiH4)과 디클로로실란(DCS)의 혼합가스를 이용하여 수평형 리세스(28)의 표면에 폴리실리콘층(31')을 증착하되, 모노실란(SiH4)과 디클로로실란(DCS)의 혼합비율을 최적화하여 실링층(26) 상에 희생 비정질 실리콘층(32')이 증착되도록 한다.
다른 실시예에서, 폴리실리콘층(31') 및 희생 비정질실리콘층(32')의 증착 공정은 모노 실란(SiH4)을 단독으로 이용하여 증착될 수 있다.
도 19에 도시된 바와 같이, 희생 비정질 실리콘층(32')을 선택적으로 제거할 수 있다. 희생 비정질 실리콘층(32')은 HBr 가스를 이용하여 제거할 수 있다.
희생 비정질 실리콘층(32')을 제거한 후에, 수평형 리세스(28) 내에는 폴리실리콘층(31')이 잔류할 수 있다. 폴리실리콘층(31')은 수평형 리세스(28)를 채울 수 있다.
도 20에 도시된 바와 같이, 폴리실리콘층(31') 상에 슬릿(24)을 채우는 비정질 실리콘층(34')이 형성될 수 있다. 비정질 실리콘층(34')은 증착법에 의해 형성될 수 있다. 폴리실리콘층(31') 및 비정질 실리콘층(34')은 도펀트를 포함할 수 있다. 도펀트는 인을 포함할 수 있다. 폴리실리콘층(31')은 인-도프드 에피택셜 폴리실리콘층을 포함할 수 있고, 비정질 실리콘층(34')은 인-도프드 비정질 실리콘층을 포함할 수 있다.
폴리실리콘층(31')과 비정질실리콘층(34') 사이에 에어갭(AG)이 형성될 수 있다. 다른 실시예에서, 에어갭(AG)은 비정질실리콘층(34')으로 채워질 수도 있다.
도 21에 도시된 바와 같이, 비정질 실리콘층(34')을 일정 깊이 리세스시킨 이후에, 금속-베이스 물질(35)을 채울 수 있다. 금속-베이스 물질(35)은 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다.
상술한 실시예들에 따르면, 할로겐 가스를 이용한 전세정 공정(30)에 의해 자연산화물을 제거하므로, 폴리실리콘층(31, 31')으로부터 확산되는 인(Ph)을 쉽게 조절 할 수 있다. 이에 따라, NAND 동작, 특히 GIDL(Gate Induced Drain Leakage) 전류를 활용한 소거(Erase) 동작을 원활하게 할 수 있다.
또한, 할로겐 가스를 이용한 전세정 공정(30)에 의해 자연산화물을 제거하므로, 채널층(22)과 폴리실리콘층(31, 31') 사이의 전류 방해 요소가 없어지기 때문에 높은 전류 및 균일한 전류를 확보할 수 있다.
또한, 선택적으로 폴리실리콘층(31, 31') 및 희생 비정질실리콘층(32, 32')을 형성하므로, 후속 식각 공정 진행 시 폴리실리콘층(31, 31') 이외의 부분에 대하여 상대적으로 높은 식각 비율을 가질 수 있다. 이에 따라 후속 식각 공정에서의 식각 마진 확보가 용이하다.
식각 마진 확보가 용이하기 때문에 식각 공정에 의한 폴리실리콘층(31, 31')의 식각 불량 발생률이 줄어들게 된다. 예컨대, 폴리실리콘층(31) 및 희생 비정질실리콘층(32)의 조합을 이용하면, 불량률이 더욱 감소할 수 있다.
도 22a는 비교예에 따른 수직형 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 비교예는 도 12의 세정 공정(30)을 생략한 경우이다.
도 22a를 참조하면, 소스 콘택층으로서 폴리실리콘층을 증착할 수 있다. 그러나, 채널층(22)의 표면에 자연 산화물(NO)이 존재함에 따라 폴리실리콘층이 증착되는 것이 아니라 비정질실리콘층(32")이 우선적으로 증착될 수 있다. 비정질실리콘층(32")은 수평형 리세스(28)를 채울 수 있다.
도 22b는 도 22a의 비교예에 따른 SIMS(Secondary Ion Mass Spectrometry) 분석 결과로서, 자연산화물(NO)에 의해 채널층(22)과 비정질실리콘층(32") 사이의 경계면에 인(P)이 축적(pile-up)되는 문제가 발생한다.
도 23은 실시예들에 따른 SIMS 분석 결과로서, 채널층(22)과 폴리실리콘층(31, 31') 사이의 경계면에 인(P)이 축적되지 않는다(no pile-up).
다른 실시예로서, 선택적 폴리실리콘층 증착 공정은, 소스채널콘택층 뿐만 아니라 드레인콘택층에 적용할 수 있다.
다른 실시예로서, 선택적 폴리실리콘층 증착 공정은, 일반적인 에피택시 공정대비 저온 공정(450~490℃)이므로 저온 에피택시 공정에서 적용할 수 있다.
다른 실시예로서, 선택적 폴리실리콘층 증착 공정은, 폴리실리콘층과 비정질실리콘층의 비율을 조절 가능하므로, 빛의 투과율 차이를 필요로 하는 비정질실리콘층/폴리실리콘층의 하드마스크 공정에도 적용 가능하다. 비정질 실리콘층의 투과율 대비 폴리실리콘층의 투과율이 높은 점을 활용하여, 부분적인 비정질 및 결정질 형성으로 영역 구분이 되도록 하드 마스크를 형성할 수 있다. 예를 들어, 도 4의 수직형 오프닝(19)을 형성하기 위해 하드마스크층이 사용될 수 있고, 이 때, 하드마스크층은 도 13의 선택적 폴리실리콘층 증착 공정을 이용하여 형성할 수 있다. 즉, 하드마스크층은 폴리실리콘층과 비정질실리콘층의 스택을 포함할 수 있고, 폴리실리콘층과 비정질실리콘층의 스택은 모노실란과 디클로로실란의 혼합가스를 이용하여 증착할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 반도체 기판 110 : 하부 레벨 스택
111 : 하부 소스층 112 : 상부 소스층
110S : 소스채널콘택층 113 : 제1실리콘층
114 : 제2실리콘층 115 : 계면층
117 : 실링층 118 : 수평형 리세스
119 : 슬릿 120 : 교번 스택
121 : 절연층 122 : 게이트전극
130 : 수직 채널 구조물 131 : 메모리층
132 : 채널층 133 : 코어절연층

Claims (34)

  1. 반도체 기판 상부에 상기 반도체 기판에 대해 평행하되 제1표면을 갖는 수평형 리세스 및 상기 수평형 리세스로부터 연장되며 상기 반도체 기판에 대해 수직하는 제2표면을 갖는 수직형 슬릿을 포함하는 갭필타겟구조물을 형성하는 단계;
    전세정-처리된 제1표면을 형성하기 위해 상기 제1표면으로부터 자연산화물을 제거하는 단계;
    상기 전세정-처리된 제1표면 상에 인시츄로 제1반도체물질을 형성하는 단계; 및
    상기 제1반도체물질 상에 제2반도체물질을 형성하는 단계
    를 포함하는 수직형 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1표면은 실리콘층의 표면을 포함하고, 상기 제2표면은 절연 물질의 표면을 포함하는 수직형 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 제1반도체물질을 형성하는 단계는,
    상기 전세정-처리된 제1표면 상에 선택적으로 폴리실리콘층을 성장시키면서 동시에 상기 제2표면 상에 선택적으로 희생 비정질 실리콘층을 형성하는 증착 공정을 수행하는 단계; 및
    상기 희생 비정질 실리콘층을 선택적으로 제거하는 단계
    를 포함하는 수직형 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 증착 공정은,
    클로린 함유 실리콘소스물질과 클로린-비함유 실리콘소스물질의 혼합물을 이용하는 수직형 반도체 장치 제조 방법.
  5. 제4항에 있어서,
    상기 클로린 함유 실리콘소스물질은 디클로로실란을 포함하고, 상기 클로린-비함유 실리콘소스물질은 모노실란을 포함하는 수직형 반도체 장치 제조 방법.
  6. 제4항에 있어서,
    상기 증착 공정은, 상기 클로린-함유 실리콘소스물질보다 상기 클로린-비함유 실리콘소스물질의 비율을 크게 하여 수행되는 수직형 반도체 장치 제조 방법.
  7. 제4항에 있어서,
    상기 증착 공정은, 상기 폴리실리콘층과 희생 비정질실리콘층의 증착비율을 1.1:1~1.3:1로 조절하는 수직형 반도체 장치 제조 방법.
  8. 제6항에 있어서,
    상기 증착 공정은, 상기 클로린 함유 실리콘소스물질과 클로린-비함유 실리콘소스물질의 혼합비율을 1:7~1:9로 조절하여 수행하는 수직형 반도체 장치 제조 방법.
  9. 제1항에 있어서,
    상기 제1표면으로부터 자연산화물을 제거하는 단계는 플루오린 베이스 케미컬을 이용하여 수행되는 수직형 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 제1반도체물질은 폴리실리콘을 포함하고, 상기 제2반도체물질은 비정질 실리콘을 포함하는 수직형 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 제1반도체물질 및 제2반도체물질은 상기 수평형 리세스를 채우되, 상기 제2반도체물질은 상기 수직형 슬릿을 채우도록 연장되는 수직형 반도체 장치 제조 방법.
  12. 제1항에 있어서,
    상기 제1반도체물질은 상기 수평형 리세스를 채우고, 상기 제2반도체물질은 상기 수직형 슬릿을 채우는 수직형 반도체 장치 제조 방법.
  13. 제1항에 있어서,
    상기 갭필타겟구조물을 형성하는 단계는;
    상기 반도체 기판 상부에 소스희생층, 소스층 및 상기 소스층 상에서 교번하는 절연층들 및 희생층들을 포함하는 스택구조물을 형성하는 단계;
    상기 스택구조물을 관통하는 수직형 채널층을 형성하는 단계;
    상기 슬릿을 형성하기 위해 상기 스택구조물을 식각하는 단계;
    상기 슬릿의 제2표면을 제공하기 위해 상기 슬릿의 측벽 상에 실링층을 형성하는 단계;
    상기 수평형 리세스를 형성하기 위해, 상기 소스희생층을 선택적으로 제거하는 단계; 및
    상기 수평형 리세스의 제1표면을 제공하기 위해 상기 수평형 리세스로부터 상기 수직형 채널층의 일부분을 노출시키는 단계
    를 포함하는 수직형 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 수평형 리세스의 제1표면은 상기 소스층의 노출면을 더 포함하는 수직형 반도체 장치 제조 방법.
  15. 제13항에 있어서,
    상기 수직형 채널층 및 소스층은 폴리실리콘을 포함하는 수직형 반도체 장치 제조 방법.
  16. 제3항에 있어서,
    상기 증착 공정은, 모노실란(SiH4)을 단독으로 이용하여 수행하는 수직형 반도체 장치 제조 방법.
  17. 반도체 기판 상부에 소스희생층 및 소스층을 포함하는 하부 레벨 스택을 형성하는 단계;
    상기 하부 레벨 스택 상에 절연층들 및 희생층들을 포함하는 교번 스택을 형성하는 단계;
    상기 교번 스택 및 하부 레벨 스택을 관통하는 채널층을 포함하는 수직 채널 구조물을 형성하는 단계;
    상기 교번 스택을 관통하되 상기 소스희생층을 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿의 측벽 상에 실링층을 형성하는 단계;
    상기 소스희생층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스를 형성하는 단계;
    상기 수평형 리세스로부터 상기 채널층의 일부분을 노출시키는 단계;
    상기 채널층의 노출면을 할로겐 가스의 전세정 공정에 노출시키는 단계; 및
    상기 전세정 공정 이후에 인시츄로 상기 채널층의 노출면 상에 선택적으로 폴리실리콘층을 성장시키는 단계
    를 포함하는 수직형 반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 전세정 공정에 노출시키는 단계 이전에,
    상기 채널층의 노출면 상의 자연산화물을 제거하기 위해 전처리 공정에 노출시키는 단계를 더 포함하는 수직형 반도체 장치 제조 방법.
  19. 제17항에 있어서,
    상기 폴리실리콘층은,
    상기 채널층의 노출면 상에 선택적으로 에피택셜 성장되는 수직형 반도체 장치 제조 방법.
  20. 제17항에 있어서,
    상기 폴리실리콘층은,
    상기 채널층의 노출면 상에 선택적으로 에피택셜 성장된 폴리실리콘층을 포함하는 수직형 반도체 장치 제조 방법.
  21. 제17항에 있어서,
    상기 폴리실리콘층을 성장시키는 단계는,
    상기 전세정-처리된 채널층의 노출면 상에 선택적으로 상기 폴리실리콘층을 에피택셜 성장시키면서 동시에 상기 실링층의 표면 상에 선택적으로 희생 비정질 실리콘층을 형성하는 증착 공정을 수행하는 단계; 및
    상기 희생 비정질 실리콘층을 선택적으로 제거하는 단계
    를 포함하는 수직형 반도체 장치 제조 방법.
  22. 제21항에 있어서,
    상기 증착 공정은,
    클로린 함유 실리콘소스물질과 클로린-비함유 실리콘소스물질의 혼합물을 이용하는 수직형 반도체 장치 제조 방법.
  23. 제22항에 있어서,
    상기 클로린 함유 실리콘소스물질은 디클로로실란을 포함하고, 상기 클로린-비함유 실리콘소스물질은 모노실란을 포함하는 수직형 반도체 장치 제조 방법.
  24. 제22항에 있어서,
    상기 증착 공정은, 상기 클로린-함유 실리콘소스물질보다 상기 클로린-비함유 실리콘소스물질의 비율을 크게 하여 수행되는 수직형 반도체 장치 제조 방법.
  25. 제24항에 있어서,
    상기 증착 공정은, 상기 폴리실리콘층과 희생 비정질실리콘층의 증착비율을 1.1:1~1.3:1로 조절하는 수직형 반도체 장치 제조 방법.
  26. 제24항에 있어서,
    상기 증착 공정은, 상기 클로린 함유 실리콘소스물질과 클로린-비함유 실리콘소스물질의 혼합비율을 1:7~1:9로 조절하여 수행하는 수직형 반도체 장치 제조 방법.
  27. 반도체 기판 상부의 절연층들과 게이트전극들이 교번하여 적층된 교번 스택;
    상기 반도체 기판과 상기 교번 스택 사이의 소스채널콘택층;
    상기 교번스택 및 소스채널콘택층을 관통하는 수직 채널층; 및
    상기 수직 채널층과 교번 스택 사이의 메모리층을 포함하되,
    상기 소스채널콘택층은,
    상기 수직채널층에 접촉하는 에피택셜 폴리실리콘층; 및
    상기 에피택셜 폴리실리콘층 상의 비정질 실리콘층
    을 포함하는 수직형 반도체 장치.
  28. 제27항에 있어서,
    상기 수직채널층과 에피택셜 폴리실리콘층의 접촉면은 산화물-프리(oxide-free) 표면을 포함하고, 상기 상기 에피택셜 폴리실리콘층과 비정질 실리콘층의 접촉면은 산화된 표면(oxidized surface)을 포함하는 수직형 반도체 장치.
  29. 제27항에 있어서,
    상기 소스채널콘택층은,
    상기 에피택셜 폴리실리콘층과 비정질 실리콘층 사이의 실리콘산화물층을 더 포함하는 수직형 반도체 장치.
  30. 제27항에 있어서,
    상기 소스채널콘택층은,
    상기 반도체 기판과 상기 교번 스택 사이에 수평형 리세스를 제공하도록 위치하는 하부 소스폴리실리콘층 및 상부 소스폴리실리콘층을 더 포함하되,
    상기 에피택셜 폴리실리콘층은 상기 하부 소스폴리실리콘층 및 상부 소스폴리실리콘층에 접촉하도록 연장되는 수직형 반도체 장치.
  31. 제30항에 있어서,
    상기 에피택셜 폴리실리콘층과 비정질실리콘층의 스택은 상기 하부 소스폴리실리콘층 및 상부 소스폴리실리콘층 사이의 수평형 리세스를 채우는 수직형 반도체 장치.
  32. 제30항에 있어서,
    상기 에피택셜 폴리실리콘층은 상기 하부 소스폴리실리콘층 및 상부 소스폴리실리콘층 사이의 수평형 리세스를 채우고, 상기 비정질실리콘층은 상기 에피택셜 폴리실리콘층으로부터 수직하게 위치하는 수직형 반도체 장치.
  33. 제32항에 있어서,
    상기 에피택셜 폴리실리콘층과 상기 비정질실리콘층 사이의 에어갭을 더 포함하는 수직형 반도체 장치.
  34. 제27항에 있어서,
    상기 수직 채널층으로부터 수평하게 이격되어 상기 교번 스택을 관통하는 슬릿을 더 포함하되, 상기 소스채널콘택층의 일부분은 상기 슬릿 내에 위치하도록 연장되는 수직형 반도체 장치.
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