KR101819744B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR101819744B1 KR101819744B1 KR1020110038996A KR20110038996A KR101819744B1 KR 101819744 B1 KR101819744 B1 KR 101819744B1 KR 1020110038996 A KR1020110038996 A KR 1020110038996A KR 20110038996 A KR20110038996 A KR 20110038996A KR 101819744 B1 KR101819744 B1 KR 101819744B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- polysilicon film
- forming
- polysilicon
- gas
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 153
- 229920005591 polysilicon Polymers 0.000 claims abstract description 153
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000002955 isolation Methods 0.000 claims abstract description 22
- 239000007789 gas Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 29
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 9
- 238000004140 cleaning Methods 0.000 claims description 8
- 238000011534 incubation Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 5
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 3
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 239000007864 aqueous solution Substances 0.000 claims description 3
- 239000011259 mixed solution Substances 0.000 claims description 3
- 238000003860 storage Methods 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 239000011800 void material Substances 0.000 description 9
- 239000007943 implant Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명에 따른 반도체 소자의 제조방법은 소자 분리막에 의해 구분된 반도체 기판의 활성 영역들 상부에 터널 절연막 및 플로팅 게이트용 도전막이 적층된 구조물을 제공하는 단계, 상기 소자 분리막 및 상기 플로팅 게이트용 도전막의 표면을 따라 유전체막을 형성하는 단계, 상기 유전체막의 표면을 따라 상기 유전체막의 상부에 제1 폴리 실리콘막을 Si2H6 가스로 형성하는 단계, 및 상기 플로팅 게이트용 도전막들 사이의 공간을 채우는 제2 폴리 실리콘막을 상기 제1 폴리 실리콘막 상부에 SiH4 가스로 형성하는 단계를 포함한다.
Description
본 발명은 오목부를 채우는 폴리 실리콘막을 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화를 위해 반도체 소자의 디자인 룰이 감소하고 있으며, 셀들 간 간격이 좁아지고 있다. 이에 따라, 반도체 소자를 제조하는 과정에서 폴리 실리콘막으로 매립될 오목부의 종횡비가 증가하고 있다. 이러한 오목부의 종횡비 증가로 인하여, 오목부를 폴리 실리콘막으로 매립하기가 어려워져 반도체 소자의 불량을 유발하는 보이드(void)의 발생률이 높아지고 있다. 이하, 낸드 플래시 메모리 소자를 예로 들어 보이드 발생으로 유발되는 문제에 대해 보다 구체적으로 설명한다.
낸드 플래시 메모리 소자의 메모리 셀은 적층형 게이트를 포함한다. 적층형 게이트는 반도체 기판의 활성 영역의 상부에 적층된 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 포함한다. 반도체 기판의 활성 영역은 반도체 기판을 식각하여 형성한 트렌치 내부를 매립하는 소자 분리막에 의해 구분되는 영역이다. 메모리 셀 어레이의 활성 영역들은 종 방향을 따라 형성되며, 서로 나란하게 형성된다. 플로팅 게이트는 소자 분리막을 사이에 두고 횡 방향을 따라 분리되며, 활성 영역들 각각의 상부에서 종 방향을 따라 분리되도록 패터닝된다. 이에 따라, 서로 인접한 플로팅 게이트 사이에 오목부가 정의된다. 유전체막은 오목부를 채우지 않을 정도의 두께로 플로팅 게이트와 소자 분리막의 표면을 따라 형성되며, 컨트롤 게이트는 오목부를 채우도록 유전체막의 상부에 형성된다. 컨트롤 게이트는 오목부를 채우는 폴리 실리콘막을 포함한다. 이러한 컨트롤 게이트는 종 방향을 따라 분리되도록 패터닝되며, 횡 방향을 따라 일렬로 배열된 메모리 셀들에 접속되도록 횡 방향을 따르는 라인 타입으로 패터닝된다.
플로팅 게이트간 간격이 좁아지면서 오목부의 종횡비가 높아짐에 따라 컨트롤 게이트의 형성을 위해 오목부를 폴리 실리콘막으로 채우는 과정에서 컨트롤 게이트용 폴리 실리콘막 내부에 보이드가 발생할 수 있다. 이렇게 유발된 보이드는 컨트롤 게이트 내에서 이동하여 유전체막의 측벽에 흡착되어 유전체막의 신뢰성을 열화시킨다. 그리고 컨트롤 게이트용 폴리 실리콘막 내부의 보이드는 컨트롤 게이트용 폴리 실리콘막의 디플리션(Depletion) 특성을 떨어뜨린다. 컨트롤 게이트용 폴리 실리콘막의 디플리션 특성이 떨어지면, 셀의 신뢰성 특성인 APC(Abnormal Program Cell)특성이 열화되어 낸드 플래시 메모리 소자의 분포특성이 열화된다. 또한 컨트롤 게이트용 폴리 실리콘막 내부의 보이드는 컨트롤 게이트용 폴리 실리콘막의 패터닝 시 그 하부에 배치된 소자 분리막의 손실을 유발하여 활성 영역 가장자리의 손상을 유발한다. 이와 같이 폴리 실리콘막 내부에 보이드가 발생하면, 소자의 동작에 악영향을 주므로 이를 개선하기 위한 방안이 요구된다.
본 발명은 오목부를 채우는 폴리 실리콘막 내의 보이드 발생을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 소자 분리막에 의해 구분된 반도체 기판의 활성 영역들 상부에 터널 절연막 및 플로팅 게이트용 도전막이 적층된 구조물을 제공하는 단계, 상기 소자 분리막 및 상기 플로팅 게이트용 도전막의 표면을 따라 유전체막을 형성하는 단계, 상기 유전체막의 표면을 따라 상기 유전체막의 상부에 제1 폴리 실리콘막을 Si2H6 가스로 형성하는 단계, 및 상기 플로팅 게이트용 도전막들 사이의 공간을 채우는 제2 폴리 실리콘막을 상기 제1 폴리 실리콘막 상부에 SiH4 가스로 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 제조방법은 하부 구조가 형성된 반도체 기판의 상부에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 상기 하부 구조를 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀의 표면을 따라 제1 폴리 실리콘막을 Si2H6 가스로 형성하는 단계, 및 상기 콘택홀을 채우는 제2 폴리 실리콘막을 상기 제1 폴리 실리콘막 상부에 SiH4 가스로 형성하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조방법은 다수의 층간 절연막 및 다수의 도전막이 교대로 적층된 적층 구조를 반도체 기판의 상부에 형성하는 단계, 상기 적층 구조를 관통하는 수직홀을 형성하는 단계, 상기 수직홀의 측벽 상에 블로킹 절연막, 전하 저장막, 및 터널 절연막을 적층하여 적층막을 형성하는 단계, 상기 적층막이 형성된 상기 수직홀의 표면을 따라 제1 폴리 실리콘막을 Si2H6 가스로 형성하는 단계, 및 상기 수직홀을 채우는 제2 폴리 실리콘막을 상기 제1 폴리 실리콘막 상부에 SiH4 가스로 형성하는 단계를 포함한다.
상기 제2 폴리 실리콘막을 형성하는 단계는 상기 SiH4 가스와 함께 상기 제2 폴리 실리콘막의 그레인 사이즈를 제어하는 불순물 가스를 더 주입하여 실시하는 것이 보다 바람직하다.
상기 그레인 사이즈를 제어하는 불순물 가스는 질소, 산소 및 탄소 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 폴리 실리콘막은 도프트 폴리 실리콘막일 수 있다.
상기 제2 폴리 실리콘막은 도프트 폴리 실리콘막일 수 있다.
상기 제2 폴리 실리콘막을 형성하기 전, 상기 제1 폴리 실리콘막의 표면을 따라 자연 산화막을 형성하는 단계를 더 포함할 수 있다.
상기 자연 산화막을 형성하는 단계는 암모니아(NH4OH) 수용액, 과산화수소(H2O2), 및 DI(Dionized water, H2O)의 혼합액을 통한 세정 공정으로 실시할 수 있다.
본 발명은 오목부(홀 또는 특정 패턴들 사이의 공간)를 채우는 폴리 실리콘막을 이종의 물질로 형성된 제1 및 제2 폴리 실리콘막의 적층 구조로 형성함으로써 보이드(void)의 발생을 개선할 수 있으며, 보이드의 이동을 개선할 수 있다. 특히, 하부층인 제1 폴리 실리콘막을 제2 폴리 실리콘막에 비해 짧은 시간 내에 실리콘 시드(seed)를 형성할 수 있는 가스를 이용하여 증착함으로써 제1 폴리 실리콘막의 시드(seed)를 균일하게 형성할 수 있으며, 제1 폴리 실리콘막의 시드(seed) 경계에 보이드(void)가 발생하는 현상을 억제할 수 있다. 이에 따라, 오목부의 가장자리에 보이드가 흡착되는 현상을 개선할 수 있다.
또한, 본 발명은 제2 폴리 실리콘막을 제1 폴리 실리콘막과 다른 가스를 이용하여 형성함으로써, 제1 및 제2 폴리 실리콘막에 계면이 형성되도록 하고, 그 계면을 통해 제2 폴리 실리콘막 형성 후 발생된 보이드가 이동하여 오목부의 표면에 흡착되는 현상을 억제할 수 있다.
따라서, 본 발명은 보이드의 발생 및 보이드의 이동으로 인해 유발되는 반도체 소자의 특성 열화를 개선할 수 있다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 이하, 낸드 플래시 메모리 소자의 적층형 게이트 형성방법을 예로 들어 설명한다.
도 1a를 참조하면, 소자 분리막(109)에 의해 구분된 반도체 기판(101)의 활성 영역들(A) 상부에 터널 절연막(103) 및 플로팅 게이트용 도전막(105)이 적층된 구조물을 제공한다. 이러한 구조물 형성방법의 일례를 구체적으로 설명하면 이하와 같다.
반도체 기판(101)은 교대로 배치된 소자 분리 영역 및 활성 영역(A)을 포함한다. 이러한 반도체 기판(101)의 상부에 터널 절연막(103) 및 플로팅 게이트용 도전막(105)을 증착한다. 터널 절연막(103)은 산화 공정 또는 산화막 증착 공정을 통해 형성된 SiO2막일 수 있다. 플로팅 게이트용 도전막(105)은 폴리 실리콘막을 증착하여 형성할 수 있다.
이어서, 소자 분리 영역 상부의 플로팅 게이트용 도전막(105) 및 터널 절연막(103)을 제거하여 반도체 기판(101)의 소자 분리 영역을 노출시킨 후, 이를 식각하여 반도체 기판(101)의 소자 분리 영역에 트렌치(107)를 형성한다. 이 후, 트렌치(107) 내부를 절연물로 채우고 식각 공정으로 절연물의 높이를 제어하여 소자 분리막(109)을 형성한다. 소자 분리막(109)의 높이는 터널 절연막(103)보다 높고 플로팅 게이트용 도전막(105) 보다 낮게 형성되는 것이 바람직하다.
이어서, 활성 영역(A) 상부에 잔여하는 플로팅 게이트용 도전막(105) 및 소자 분리막(109)의 표면을 따라 유전체막(111)을 형성한다. 유전체막(111)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화막이 적층된 ONO 구조로 형성되거나, 컨트롤 게이트와 플로팅 게이트 간 커플링 비를 개선하기 위해 유전 상수가 큰 Al2O3막, ZrO2막 및 HfO3막 중 적어도 한 층의 고유전율막으로 구성될 수 있다.
유전체막(111)은 소자 분리막(109) 및 소자 분리막(109)보다 돌출된 플로팅 게이트용 도전막(105)의 표면을 따라 형성되며, 플로팅 게이트용 도전막들(105) 사이의 공간을 채우지 않을 정도의 두께로 형성되는 것이 바람직하다. 이로써 유전체막(111)이 형성된 전체 구조물의 표면에는 오목부(110)가 정의된다.
도 1b를 참조하면, 오목부(110)가 채워지지 않도록 유전체막(111)의 표면을 따라 컨트롤 게이트용 제1 폴리 실리콘막(113a)을 형성한다.
제1 폴리 실리콘막(113a)은 후속에서 형성될 제2 폴리 실리콘막에 비해 실리콘 시드(seed)가 형성될 때까지 걸리는 시간인 인큐베이션 타임(incubation time)을 단축시킬 수 있는 가스를 이용하여 증착하는 것이 바람직하다. 인큐베이션 타임이 짧을수록 실리콘 시드가 균일하게 형성되어 실리콘 시드 계면에 보이드(void)가 발생하는 것을 억제할 수 있기 때문이다. 보이드 발생을 억제할 수 있을 정도로 인큐베이션 타임을 줄이기 위해 제1 폴리 실리콘막(113a)을 DS(Di-Silane, Si2H6 )가스를 이용하여 증착하는 것이 바람직하다.
한편, 플로팅 게이트용 도전막(105) 패터닝시 플로팅 게이트용 도전막(105)의 측벽은 통상 반도체 기판(101)의 표면에 대해 수직에 가깝게 형성하기가 어렵다. 이에 따라 오목부(110)의 측벽 또한 반도체 기판(101)의 표면에 대해 수직에 가깝게 형성하기가 어렵고, 통상 바닥면에 대해 경사진 측벽을 가진 네가티브 프로파일(negative profile)로 형성되기 쉽다. 따라서, DS(Di-Silane, Si2H6)가스를 이용하여 증착된 제1 폴리 실리콘막(113a)으로 오목부(110)을 모두 채우더라도 오목부(110) 측벽 상에 형성된 제1 폴리 실리콘막(113a)이 이루는 경계에 보이드가 발생할 수 있다. 이를 방지하기 위해 본 발명의 제1 폴리 실리콘막(113a)은 오목부(110)가 채워지지 않도록 유전체막(111)의 표면을 따라 형성되는 것이 바람직하다.
또한, 컨트롤 게이트의 전기적 특성 개선을 위해 DS가스와 함께 인(phosphorous)과 같은 도펀트를 주입하여 제1 폴리 실리콘막(113a)을 도프트 폴리 실리콘막으로 형성하는 것이 바람직하다.
도 1c를 참조하면, 오목부(110)가 채워지도록 제1 폴리 실리콘막(113a) 상부에 제2 폴리 실리콘막(113b)을 형성한다.
제2 폴리 실리콘막(113b)은 제1 및 제2 폴리 실리콘막(113a, 113b)의 계면의 발생할 수 있도록 제1 폴리 실리콘막(113a)과 다른 증착 가스를 이용하여 형성하는 것이 바람직하다. 예를 들어, 제2 폴리 실리콘막(113b)은 MS(Mono-Silane, SiH4)가스를 이용하여 증착할 수 있다. 한편, 제2 폴리 실리콘막(113b)의 그레인 사이즈를 줄이기 위해 MS가스와 함께 질소, 산소 및 탄소 중 적어도 어느 하나의 가스를 더 주입하는 것이 바람직하다. 제2 폴리 실리콘막(113b)의 그레인 사이즈가 줄어들면, 제2 폴리 실리콘막(113b)내 그레인 경계에 발생하는 보이드를 줄일 수 있다. 한편, 제2 폴리 실리콘막(113b) 내에 미세한 보이드가 발생하더라도 제1 및 제2 폴리 실리콘막(113a, 113b)의 계면을 통해 보이드가 유전체막(111) 쪽으로 이동하는 현상을 개선할 수 있다. 그 결과 보이드가 유전체막(111)의 측벽에 흡착되는 현상을 개선할 수 있다.
상술한 바와 같이 제1 및 제2 폴리 실리콘막(113a, 113b)을 포함하는 컨트롤 게이트용 폴리 실리콘막(113) 내에 보이드가 발생하는 현상을 억제함으로써, 보이드 발생으로 인한 컨트롤 게이트용 폴리 실리콘막(113)의 디플리션(depletion) 특성을 개선할 수 있다. 그리고, 이종의 제1 및 제2 폴리 실리콘막(113a, 113b)의 계면을 통해 유전체막(111)의 측벽에 보이드가 흡착되는 현상을 개선함으로써 유전체막(111)의 신뢰성을 개선할 수 있다. 또한 본 발명은 유전체막(111)의 측벽에 보이드가 흡착되어 컨트롤 게이트와 플로팅 게이트간 커플링비가 감소하는 문제를 개선하여 낸드 플래시 메모리 소자의 동작시 컨트롤 게이트에 인가되는 바이어스를 감소시킬 수 있다. 그리고, 컨트롤 게이트용 폴리 실리콘막(113) 내 보이드 발생으로 인한 APC(Abnormal Program Cell) 열화, 분포 특성 열화 및 리텐션(retention) 특성 열화를 개선할 수 있다.
한편, 컨트롤 게이트의 전기적 특성 개선을 위해 MS가스와 함께 인(phosphorous)과 같은 도펀트를 주입하여 제2 폴리 실리콘막(113b)을 도프트 폴리 실리콘막으로 형성하는 것이 바람직하다.
그리고, 제1 폴리 실리콘막(113a) 증착 후, 시간 지연 없이 제2 폴리 실리콘막(113b)을 증착할 수 있으나, 제1 폴리 실리콘막(113a)과 제2 폴리 실리콘막(113b)의 계면에 자연 산화막(native oxide)이 발생할 수 있도록 제1 폴리 실리콘막(113a) 증착 후 소정 시간 지연 후 제2 폴리 실리콘막(113b)을 증착할 수 있다.
한편, 자연 산화막 형성을 위해 제1 폴리 실리콘막(113a) 증착 후, SC-1(standard clean 1) 세정액을 이용하여 세정 공정을 실시할 수 있다. SC-1 세정액은 암모니아(NH4OH) 수용액, 과산화수소(H2O2), 및 DI(Dionized water, H2O)의 혼합액이다.
이 후, 컨트롤 게이트용 폴리 실리콘막(113)의 상부에 서로 이격된 다수의 게이트 하드 마스크 패턴들(미도시)을 형성한다. 게이트 하드 마스크 패턴들(미도시) 각각은 워드 라인이 형성되는 영역을 정의하기 위해 활성 영역(A)에 교차되는 방향을 따라 연장된 라인 타입으로 형성된다. 그리고 나서, 게이트 하드 마스크 패턴들을 식각 마스크로 컨트롤 게이트용 폴리 실리콘막(113), 유전체막(111) 및 플로팅 게이트용 도전막(105)을 식각한다. 그 결과, 컨트롤 게이트용 폴리 실리콘막(113), 유전체막(111), 및 플로팅 게이트용 도전막(105)은 활성 영역(A)을 따라 서로 이격되도록 패터닝된다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다. 이하, DRAM(dynamic random access memory) 소자의 랜딩플러그 형성방법을 예로 들어 설명한다.
도 2를 참조하면, 소자 분리막(203), 소스/드레인 영역(201a), 게이트 절연막(205), 게이트 전극(207), 및 스페이서(211)를 포함하는 하부 구조가 구비된 반도체 기판(201)을 제공한다. 이하, 상술한 하부 구조의 형성방법의 일례를 보다 구체적으로 설명한다.
먼저, 반도체 기판(201)의 소자 분리 영역에 소자 분리막(203)을 형성한다. 이 후, 반도체 기판(201) 상부에 게이트 절연막(205), 게이트 전극용 도전막(207), 및 게이트 하드 마스크 패턴들(209)을 형성한다. 이 후, 게이트 하드 마스크 패턴들(209) 사이에서 노출된 게이트 전극용 도전막(207) 및 게이트 절연막(205)을 제거하여 게이트 패턴을 패터닝한다. 이어서, 게이트 패턴의 측벽에 스페이서(211)를 형성한다. 스페이서(211)는 질화막으로 형성될 수 있다. 이 후, 게이트 패턴을 마스크로 반도체 기판(201)에 불순물을 주입하여 소스/드레인 영역(201a)을 형성한다.
상술한 바와 같은 공정으로 하부 구조를 형성한 후, 전체 구조 상부에 산화물등의 절연물로 게이트 패턴들 사이를 채우는 층간 절연막(213)을 형성한다. 이 후, 층간 절연막(213)의 일부 영역을 식각하여 하부 구조 중 소스/드레인 영역(201a)을 노출시키는 오목부인 콘택홀(214)을 형성한다.
이 후, 콘택홀(214)이 채워지지 않도록 콘택홀(214)의 표면을 따라 랜딩 플러그용 제1 폴리 실리콘막(215a)을 형성한다. 제1 폴리 실리콘막(215a)은 도 1b에서와 같이 보이드 발생을 억제할 수 있을 정도로 인큐베이션 타임을 줄이기 위해 DS(Di-Silane, Si2H6 )가스를 이용하여 증착하는 것이 바람직하며, 콘택홀(214)의 프로파일에 의해 제1 폴리 실리콘막(215a) 내에 보이드가 발생하는 것을 억제하기 위해, 제1 폴리 실리콘막(215a)은 콘택홀(214) 내부를 채우지 않을 정도의 두께로 형성되는 것이 바람직하다. 또한, 랜딩 플러그의 전기적 특성 개선을 위해 DS가스와 함께 인(phosphorous)과 같은 도펀트를 주입하여 제1 폴리 실리콘막(215a)을 도프트 폴리 실리콘막으로 형성하는 것이 바람직하다.
이 후, 콘택홀(214)이 채워지도록 제1 폴리 실리콘막(215a) 상부에 제2 폴리 실리콘막(215b)을 형성한다. 제2 폴리 실리콘막(215b)은 도 1c에서 상술한 바와 같이 제1 및 제2 폴리 실리콘막(215a, 215b)의 계면의 발생할 수 있도록 제1 폴리 실리콘막(215a)과 다른 증착 가스를 이용하여 형성하는 것이 바람직하다. 예를 들어, 제2 폴리 실리콘막(215b)은 MS(Mono-Silane, SiH4)가스를 이용하여 증착할 수 있다. 한편, 제2 폴리 실리콘막(215b)의 그레인 사이즈를 줄이기 위해 MS가스와 함께 질소, 산소 및 탄소 중 적어도 어느 하나의 가스를 더 주입하는 것이 바람직하다. 그리고, 랜딩 플러그(215)의 전기적 특성 개선을 위해 MS가스와 함께 인(phosphorous)과 같은 도펀트를 주입하여 제2 폴리 실리콘막(215b)을 도프트 폴리 실리콘막으로 형성하는 것이 바람직하다. 또한, 제1 폴리 실리콘막(215a) 증착 후, 시간 지연 없이 제2 폴리 실리콘막(215b)을 증착할 수 있으나, 제1 폴리 실리콘막(215a)과 제2 폴리 실리콘막(215b)의 계면에 자연 산화막(native oxide)이 발생할 수 있도록 제1 폴리 실리콘막(215a) 증착 후 소정 시간 지연 후 제2 폴리 실리콘막(215b)을 증착할 수 있다. 한편, 자연 산화막 형성을 위해 제1 폴리 실리콘막(215a) 증착 후, SC-1(standard clean 1) 세정액을 이용하여 세정 공정을 실시할 수 있다.
이 후, 제1 및 제2 폴리 실리콘막(215a, 215b)을 평탄화하여 랜딩 플러그(215)를 형성한다.
상술한 바와 같이 랜딩 플러그(215)의 형성시에도 도 1a 내지 도 1c에서와 같이 이종의 제1 및 제2 폴리 실리콘막(215a, 215b)을 형성하고, 제1 폴리 실리콘막(215a)을 인큐베이션 타임이 짧은 가스를 이용하여 형성함으로써 랜딩 플러그(215) 내에 보이드가 발생하는 현상을 개선할 수 있다. 그리고 제2 폴리 실리콘막(215b) 형성 시 미세한 보이드가 발생하더라도 제1 및 제2 폴리 실리콘막(215a, 215b)의 계면을 통해 제2 폴리 실리콘막(215b) 내부로부터 콘택홀(214)의 표면쪽으로 보이드가 이동하는 현상이 차단되어 콘택홀(214)의 표면에 보이드가 흡착되는 현상을 개선할 수 있다.
도 3은 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다. 이하, 3차원 반도체 소자의 수직 채널막 형성방법을 예로 들어 설명한다.
도 3을 참조하면, 3차원 구조의 경우, 반도체 소자의 고집적화를 위해 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST) 사이에 직렬로 연결된 다수의 메모리 셀들(MC)을 포함하는 메모리 스트링(ST)의 하부 선택 트랜지스터(LST), 다수의 메모리 셀들(MC), 및 상부 선택 트랜지스터(UST)를 반도체 기판(301)의 상부에 수직으로 적층하여 형성한다. 참고로 본 발명에서는 메모리 스트링(ST)이 네 개의 적층된 메모리 셀들(MC)로 구성된 경우를 예시적으로 도시하였으나, 메모리 스트링(ST)을 구성하며 적층된 메모리 셀들(MC)의 수는 임의로 형성될 수 있다.
하부 선택 트랜지스터(LST), 다수의 메모리 셀들(MC), 및 상부 선택 트랜지스터(UST)는 수직 채널막(333)을 포함한다. 수직 채널막(333)은 반도체 기판(301) 상부에 교대로 적층된 다수의 층간 절연막(303, 307, 311a, 311b, 311c, 313, 317) 및 다수의 도전막(305, 309a, 309b, 309c, 309d, 315) 포함하는 적층 구조(ML)를 형성한 후, 식각 공정으로 적층 구조(ML)를 관통하는 수직홀(321)을 형성하고, 수직홀(321)의 측벽 상에 블로킹 절연막, 전하 저장막, 및 터널 절연막이 적층된 적층막(323)을 형성하고, 적층막(323)이 형성된 수직홀(321) 내부를 제1 및 제2 폴리 실리콘막(333a, 333b)으로 채워서 형성할 수 있다. 블로킹 절연막 및 터널 절연막은 산화막으로 형성할 수 있고, 전하 저장막은 질화막으로 형성할 수 있다. 상기에서 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST)에 포함된 적층막(323)은 게이트 절연막으로서 이용된다.
한편, 제1 폴리 실리콘막(333a)은 도 1b에서와 같이 보이드 발생을 억제할 수 있을 정도로 인큐베이션 타임을 줄이기 위해 DS(Di-Silane, Si2H6 )가스를 이용하여 증착하는 것이 바람직하다. 그리고, 제1 폴리 실리콘막(333a)은 수직홀(321)의 프로파일에 의해 제1 폴리 실리콘막(333a) 내에 보이드가 발생하는 것을 억제하기 위해 수직홀(321)을 채우지 않도록 수직홀(321)의 표면을 따라 형성하는 것이 바람직하다. 그리고 제2 폴리 실리콘막(333b)은 수직홀(321)을 채우도록 형성된다. 제2 폴리 실리콘막(333b)은 도 1c에서 상술한 바와 같이 제1 및 제2 폴리 실리콘막들(333a, 333b) 간 계면이 발생할 수 있도록 제1 폴리 실리콘막(333a)과 다른 증착 가스를 이용하여 형성하는 것이 바람직하다. 예를 들어, 제2 폴리 실리콘막(333b)은 MS(Mono-Silane, SiH4)가스를 이용하여 증착할 수 있다. 한편, 제2 폴리 실리콘막(333b)의 그레인 사이즈를 줄이기 위해 MS가스와 함께 질소, 산소 및 탄소 중 적어도 어느 하나의 가스를 더 주입하는 것이 바람직하다.
상술한 바와 같이 수직 채널막(333)의 형성시에도 도 1a 내지 도 1c에서 상술한 바와 같이 이종의 제1 및 제2 폴리 실리콘막(333a, 333b)을 형성하고, 제1 폴리 실리콘막(333a)을 인큐베이션 타임이 짧은 가스를 이용하여 형성함으로써 수직 채널막(333) 내에 보이드가 발생하는 현상을 개선할 수 있다. 그리고 제2 폴리 실리콘막(333b) 형성 시 미세한 보이드가 발생하더라도 제1 및 제2 폴리 실리콘막(333a, 333b)의 계면을 통해 제2 폴리 실리콘막(333b) 내부로부터 수직홀(321)의 표면쪽으로 보이드가 이동하는 현상이 차단되어 수직홀(321)의 표면에 보이드가 보이드가 흡착되는 현상을 개선할 수 있다.
상술한 바와 같이 본 발명은 낸드 플래시 메모리 소자의 적층형 게이트를 형성하는 방법에 한정되지 않고, DRAM의 랜딩 플러그, 3차원 메모리 소자의 수직 채널막 형성 공정 등과 같이 오목부를 폴리 실리콘막으로 채우는 공정이 적용되는 공지의 어떠한 기술에도 적용될 수 있다.
101, 201, 301: 반도체 기판 103:터널 절연막
105: 플로팅 게이트용 도전막 109, 203: 소자 분리막
A: 활성 영역 111: 유전체막
110: 오목부 201a: 하부 구조
214: 콘택홀 ML: 적층 구조
321: 수직홀 323: 적층막
113a, 215a, 333a: 제1 폴리 실리콘막
113b, 215b, 333b: 제2 폴리 실리콘막
105: 플로팅 게이트용 도전막 109, 203: 소자 분리막
A: 활성 영역 111: 유전체막
110: 오목부 201a: 하부 구조
214: 콘택홀 ML: 적층 구조
321: 수직홀 323: 적층막
113a, 215a, 333a: 제1 폴리 실리콘막
113b, 215b, 333b: 제2 폴리 실리콘막
Claims (9)
- 소자 분리막에 의해 구분된 반도체 기판의 활성 영역들 상부에 터널 절연막 및 플로팅 게이트용 도전막이 적층된 구조물을 제공하는 단계;
상기 소자 분리막 및 상기 플로팅 게이트용 도전막의 표면을 따라 유전체막을 형성하는 단계;
상기 유전체막의 표면을 따라 상기 유전체막의 상부에 제1 폴리 실리콘막을 Si2H6 가스로 형성하는 단계; 및
상기 플로팅 게이트용 도전막들 사이의 공간을 채우는 제2 폴리 실리콘막을 상기 제1 폴리 실리콘막 상부에 SiH4 가스로 형성하는 단계를 포함하고,
상기 제2 폴리 실리콘막을 형성하기 전, 상기 제1 폴리 실리콘막의 표면을 따라 자연 산화막을 형성하는 단계를 더 포함하고,
상기 제1 폴리 실리콘막을 형성하는 단계는 상기 제2 폴리 실리콘막을 형성하는 단계에 비해 짧은 인큐베이션 기간을 갖는 반도체 소자의 제조방법. - 하부 구조가 형성된 반도체 기판의 상부에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 상기 하부 구조를 노출시키는 콘택홀을 형성하는 단계;
상기 콘택홀의 표면을 따라 제1 폴리 실리콘막을 Si2H6 가스로 형성하는 단계; 및
상기 콘택홀을 채우는 제2 폴리 실리콘막을 상기 제1 폴리 실리콘막 상부에 SiH4 가스로 형성하는 단계를 포함하는 반도체 소자의 제조방법. - 다수의 층간 절연막 및 다수의 도전막이 교대로 적층된 적층 구조를 반도체 기판의 상부에 형성하는 단계;
상기 적층 구조를 관통하는 수직홀을 형성하는 단계;
상기 수직홀의 측벽 상에 블로킹 절연막, 전하 저장막, 및 터널 절연막을 적층하여 적층막을 형성하는 단계;
상기 적층막이 형성된 상기 수직홀의 표면을 따라 제1 폴리 실리콘막을 Si2H6 가스로 형성하는 단계; 및
상기 수직홀을 채우는 제2 폴리 실리콘막을 상기 제1 폴리 실리콘막 상부에 SiH4 가스로 형성하는 단계를 포함하는 반도체 소자의 제조방법. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제2 폴리 실리콘막을 형성하는 단계는
상기 SiH4 가스와 함께 상기 제2 폴리 실리콘막의 그레인 사이즈를 제어하는 불순물 가스를 더 주입하여 실시하는 반도체 소자의 제조방법. - 제 4 항에 있어서,
상기 그레인 사이즈를 제어하는 불순물 가스는 질소, 산소 및 탄소 중 적어도 어느 하나를 포함하는 반도체 소자의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 제1 폴리 실리콘막은 도프트 폴리 실리콘막인 반도체 소자의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 제2 폴리 실리콘막은 도프트 폴리 실리콘막인 반도체 소자의 제조방법. - 제 2 항에 있어서,
상기 제2 폴리 실리콘막을 형성하기 전, 상기 제1 폴리 실리콘막의 표면을 따라 자연 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법. - 제 1 항 또는 제 8 항에 있어서,
상기 자연 산화막을 형성하는 단계는
암모니아(NH4OH) 수용액, 과산화수소(H2O2), 및 DI(Dionized water, H2O)의 혼합액을 통한 세정 공정으로 실시하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110038996A KR101819744B1 (ko) | 2011-04-26 | 2011-04-26 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110038996A KR101819744B1 (ko) | 2011-04-26 | 2011-04-26 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120121176A KR20120121176A (ko) | 2012-11-05 |
| KR101819744B1 true KR101819744B1 (ko) | 2018-01-18 |
Family
ID=47507669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110038996A KR101819744B1 (ko) | 2011-04-26 | 2011-04-26 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101819744B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11152212B2 (en) | 2019-03-08 | 2021-10-19 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102599049B1 (ko) * | 2018-11-06 | 2023-11-06 | 삼성전자주식회사 | 이미지 센서 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040061167A1 (en) | 2002-10-01 | 2004-04-01 | Bhaskar Mantha | Method of improving erase efficiency and a non-volatile memory cell made thereby |
| JP2006013534A (ja) * | 1997-07-08 | 2006-01-12 | Sony Corp | 半導体不揮発性記憶装置の製造方法 |
| JP2006086486A (ja) | 2004-09-15 | 2006-03-30 | Hynix Semiconductor Inc | 不揮発性メモリ素子のゲート電極形成方法 |
-
2011
- 2011-04-26 KR KR1020110038996A patent/KR101819744B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013534A (ja) * | 1997-07-08 | 2006-01-12 | Sony Corp | 半導体不揮発性記憶装置の製造方法 |
| US20040061167A1 (en) | 2002-10-01 | 2004-04-01 | Bhaskar Mantha | Method of improving erase efficiency and a non-volatile memory cell made thereby |
| JP2006086486A (ja) | 2004-09-15 | 2006-03-30 | Hynix Semiconductor Inc | 不揮発性メモリ素子のゲート電極形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11152212B2 (en) | 2019-03-08 | 2021-10-19 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120121176A (ko) | 2012-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101323526B1 (ko) | 반도체 디바이스 및 그 형성 방법 | |
| KR101609254B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR102552461B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101868799B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US8399323B2 (en) | Method for fabricating vertical channel type nonvolatile memory device | |
| KR20080068544A (ko) | 수직 방향의 채널을 갖는 액세스 소자, 이를 포함하는반도체 장치 및 액세스 소자의 형성 방법 | |
| KR20160116882A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| US8486808B2 (en) | Manufacturing method of semiconductor device having vertical transistor | |
| KR20120078917A (ko) | 반도체 소자 및 그 형성 방법 | |
| US8324054B2 (en) | Semiconductor device and method for forming the same | |
| US7514330B2 (en) | Semiconductor device having an under stepped gate for preventing gate failure and method of manufacturing the same | |
| CN111799270A (zh) | 半导体器件 | |
| KR101038355B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR101819744B1 (ko) | 반도체 소자의 제조방법 | |
| US20060108692A1 (en) | Bit line structure and method for the production thereof | |
| KR20130050160A (ko) | 반도체 소자의 제조 방법 | |
| KR20090121475A (ko) | 수직형 반도체 소자 및 그의 제조방법 | |
| KR20080061476A (ko) | 비휘발성 메모리 소자의 제조방법 | |
| CN114597214A (zh) | 三维闪存器件及其制备方法 | |
| US20120126304A1 (en) | Floating gate type semiconductor memory device and method of manufacturing the same | |
| CN210296297U (zh) | 存储器及半导体器件 | |
| US20050077559A1 (en) | Trench capacitor and a method for manufacturing the same | |
| KR101061264B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US11737273B2 (en) | Three-dimensional semiconductor memory devices | |
| JP2008235598A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |