JP6983975B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指し、トランジスタ、半導体回路、演算装置、記憶装置、撮像装置、電気光学
装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装
置の一態様である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術
が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置と
も表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半
導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化
物半導体が注目されている。

例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用い
てトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

本発明の一態様は、酸化物半導体を用いた半導体装置に良好な電気特性を付与すること
を課題の一とする。

また、本発明の一態様は、酸化物半導体を用いた半導体装置の電気特性の変動を抑制し
、信頼性の高い半導体装置を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、下地絶縁層上に島状の半導体層と、半導体層上に一対の電極と、電
極の下面に接するバリア層と、半導体層上にゲート電極と、半導体層とゲート電極との間
に、ゲート絶縁層と、を有する半導体装置である。また半導体層は酸化物半導体を含み、
下地絶縁層は酸化シリコンまたは酸化窒化シリコンを含み、電極は、Ａｌ、Ｃｒ、Ｃｕ、
Ｔａ、Ｔｉ、ＭｏまたはＷを含み、バリア層は、酸化物半導体が含有する金属元素を一以
上含む酸化物を含む。さらに電極及びバリア層は、上面から見て半導体層よりも外側に延
在する。

また、上記電極とバリア層とは、上面形状が概略一致することが好ましい。

また、下地絶縁層上であって、少なくともバリア層または半導体層と重畳しない領域に
は、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化
ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウ
ム、または酸化窒化ハフニウムを含む絶縁層が設けられていることが好ましい。

また、半導体層は、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ
、Ｃｅ、ＮｄまたはＨｆ）を含むことが好ましい。

または、半導体層及びバリア層は、それぞれＩｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ
、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を含み、バリア層におけるＩｎの含有
割合が、半導体層におけるＩｎの含有割合よりも高いことが好ましい。

また、上記バリア層は、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、
Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を含み、バリア層における元素Ｍの含有割合が、Ｉｎの含
有割合以下であるとよい。またこのとき、上記バリア層における元素Ｍの含有割合とＺｎ
の含有割合との和が、Ｉｎの含有割合以下であるとよい。

また、上記バリア層は、厚さが３ｎｍ以上１００ｎｍ以下であることが好ましい。

また、上記半導体層は、複数の結晶部を有し、半導体層が有する当該結晶部は、ｃ軸が
下地絶縁層の上面または半導体層の上面に対し垂直に配向し、且つ隣接する２つの当該結
晶部間には粒界を有さないことが好ましい。

上記バリア層は、複数の結晶部を有し、バリア層が有する当該結晶部は、ｃ軸が下地絶
縁層の上面、または半導体層の上面、またはバリア層の上面に対し垂直に配向し、且つ、
隣接する２つの当該結晶部間には粒界を有さないことが好ましい。

また、上記下地絶縁層よりも下に、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素にチャネルが形成されるトランジスタを有していても
よい。このとき、トランジスタと下地絶縁層との間に、窒化シリコン、窒化酸化シリコン
、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イ
ットリウム、酸化窒化イットリウム、酸化ハフニウム、または酸化窒化ハフニウムを含む
第１の絶縁層を有することが好ましい。またこのとき、下地絶縁層とトランジスタとの間
に接続配線を有し、下地絶縁層の接続配線と重なる領域に開口部を有し、開口部の側面、
及び当該開口部と重なる接続配線の上面に接して、バリア層が設けられていることが好ま
しい。

なお、本明細書等において特に説明の無い限り、ある化合物に含有する特定元素の割合
は、原子数比で表すこととする。また、原子数比の値は誤差としてプラスマイナス２０％
の変動を含む。

なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少な
くとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン
、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪
郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置するこ
ともあり、この場合も「上面形状が概略一致」という。

本発明によれば、良好な電気特性を有する半導体装置を提供できる。または、電気特性
の変動が抑制され、信頼性の高い半導体装置を提供できる。

実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の断面図および回路図。 実施の形態に係る、半導体装置の回路図。 実施の形態に係る、半導体装置のブロック図。 実施の形態に係る、記憶装置を説明する回路図。 実施の形態に係る、電子機器。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。

なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではない。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
）を含む。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の例として、トランジスタの構成例と
、その作製方法例について、図面を参照して説明する。

酸化物半導体を用いてトランジスタを作製する際、酸化物半導体のキャリアの供給源の
一つとして、酸素欠損が挙げられる。トランジスタのチャネル形成領域を含む酸化物半導
体に酸素欠損が多く存在すると、チャネル形成領域中にキャリアである電子を生じさせて
しまい、トランジスタのしきい値電圧のばらつき、リーク電流の増大、及びストレス印加
によるしきい値電圧の変動など、電気特性の不良を引き起こす要因となる。

そのため、酸化物半導体を用いた半導体装置において安定した電気特性を得るためには
、該酸化物半導体の酸素欠損を低減する措置を講じることが求められる。

そこで本発明の一態様の半導体装置では、酸化物半導体層の下側に設けられた下地絶縁
層からチャネル形成領域へ酸素を供給することで、チャネル形成領域に形成されうる酸素
欠損を補填する。

ここで、トランジスタを構成する電極が下地絶縁層と接する場合、または酸素を透過す
る層を挟んで下地絶縁層上に設けられる場合、下地絶縁層から放出される酸素の一部が該
電極に拡散し、その結果チャネル形成領域に供給されうる酸素の量が低減してしまう。

そのため本発明の一態様の半導体装置では、トランジスタを構成する電極と下地絶縁層
との間に、酸素の透過を抑制するバリア層を設け、電極に下地絶縁層から放出される酸素
が拡散しない構成とする。その結果、下地絶縁層からチャネル形成領域に十分な量の酸素
を供給でき、良好な電気特性を有し、且つ電気特性の変動が抑制された、信頼性の高い半
導体装置を実現できる。

より具体的には、例えば以下の構成とすることができる。

［構成例］
図１（Ａ）に、本構成例で例示するトランジスタ１００の上面概略図を示す。また、図
１（Ｂ）、（Ｃ）はそれぞれ、図１（Ａ）中に示す切断線Ａ−Ｂ、Ｃ−Ｄにおける断面概
略図である。なお、図１（Ａ）では、明瞭化のため一部の構成要素を明示していない。

トランジスタ１００は、基板１０１上に設けられ、島状の半導体層１０２と、半導体層
１０２の一部と重なる一対の電極１０３と、電極１０３の下面に接して設けられるバリア
層１１０と、半導体層１０２と重なるゲート電極１０５と、半導体層１０２とゲート電極
１０５との間にゲート絶縁層１０４と、を有する。

また、基板１０１の上面を覆って下地絶縁層１０６が設けられている。下地絶縁層１０
６は、半導体層１０２の下面に接して設けられている。

また、トランジスタ１００を覆って絶縁層１０７が設けられている。具体的には、ゲー
ト絶縁層１０４、一対の電極１０３、及びゲート電極１０５上に絶縁層１０７が設けられ
ている。

半導体層１０２は、酸化物半導体を含む。また半導体層１０２は、少なくともインジウ
ム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含
むことが好ましい。より好ましくは、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、
Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。

バリア層１１０は、少なくとも半導体層１０２に含まれる酸化物半導体が含有する金属
元素を一種以上含む酸化物を含む。例えば、ＩｎもしくはＺｎを含む。または、ＩｎとＺ
ｎの双方を含むことが好ましい。より好ましくは、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、
Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化
物を含む。

バリア層１１０がＩｎ−Ｍ−Ｚｎ系酸化物を含む場合、バリア層１１０における元素Ｍ
の含有割合が、Ｉｎの含有割合以下である酸化物を含むことが好ましい。具体的には、バ
リア層１１０に含有される金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ：ｙ：ｚとしたとき
、ｘ＝ｙまたはｘ＞ｙを満たす酸化物を含むことが好ましい。

または、バリア層１１０における元素Ｍの含有割合とＺｎの含有割合との和が、Ｉｎの
含有割合以下である酸化物を含むことが好ましい。具体的には、ｘ＝（ｙ＋ｚ）またはｘ
＞（ｙ＋ｚ）を満たす酸化物を含むことが好ましい。Ｉｎの含有割合が高い材料をバリア
層１１０として用いることで、バリア層１１０を介して電気的に接続する半導体層１０２
と電極１０３との間の寄生抵抗を低減することができる。

例えば、バリア層１１０としてＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、その原子数比
をＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：２：１、４：２：３、３：１：２、８：４：３、
または３：１：１等とすることができる。なお、原子数比はそれぞれ、誤差として上記の
原子数比のプラスマイナス２０％の変動を含む。

また、半導体層１０２とバリア層１１０の双方がＩｎ−Ｍ−Ｚｎ系酸化物を含む場合、
バリア層１１０におけるＩｎの含有割合が、半導体層１０２におけるＩｎの含有割合より
も高くなるように、双方の材料を選択することが好ましい。バリア層１１０に半導体層１
０２よりもＩｎの含有割合が高い材料を用いることで、上述した寄生抵抗をより効果的に
低減できる。

バリア層１１０の厚さは、１ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎ
ｍ以下とすることが好ましい。バリア層１１０の厚さが厚いほど、後述する酸素に対する
バリア性を向上させることができるが、これが厚すぎる（例えば２００ｎｍより厚い）と
成膜に要する時間が長くなり生産性が低下してしまう。バリア層１１０の厚さはその材料
や成膜方法、または密度等の物性値に応じて設定すればよいが、１ｎｍ以上、好ましくは
３ｎｍ以上であれば、十分に酸素に対するバリア性を確保することができる。

一対の電極１０３のうち、一方がトランジスタ１００のソース電極として、他方がドレ
イン電極として機能する。

一対の電極１０３としては、少なくともバリア層１１０と接する部分において、酸素と
結合しやすい導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、
Ｍｏ、Ｗなどが挙げられる。または、これらの導電材料の窒化物を用いてもよい。なお、
融点の比較的高いＷやＴｉを用いると、トランジスタ１００の作製工程における温度の上
限を高めることができるため好ましい。なお、酸素と結合しやすい導電材料には、酸素が
拡散しやすい材料も含まれる。

このような導電材料と酸化物とを接触させると、酸化物中の酸素の一部が導電材料側に
拡散する。さらにこれらを接触させた状態で加熱することでより多くの酸素が導電材料側
に拡散する。このような酸素の移動により、バリア層１１０における電極１０３との接触
界面近傍の領域、または全体に酸素欠損が生じ、これらの領域がｎ型化することで、バリ
ア層１１０が低抵抗化する。例えば半導体層１０２と電極１０３との間に挟持された領域
では、低抵抗化したバリア層１１０をトランジスタ１００のソースまたはドレインとして
機能させることもできる。また、低抵抗化したバリア層１１０は電極１０３の下面に接し
て設けられているため、電極１０３の一部として機能させることもできる。

ここで、一対の電極１０３と、バリア層１１０とは、同一のフォトマスクを用いて加工
され、その上面形状が概略一致していることが好ましい。このような構成とすることで、
トランジスタ１００の作製工程において、バリア層１１０を導入するためにバリア層１１
０となる膜の成膜工程のみを追加すればよく、別途フォトマスクを準備する必要も無いた
め、生産性への影響を低減しつつ、信頼性の高いトランジスタを実現できる。

下地絶縁層１０６は、酸化物を含む絶縁材料を用いる。また下地絶縁層１０６として、
加熱により一部の酸素が脱離する絶縁材料を用いることが好ましい。例えば、酸化シリコ
ンまたは酸化窒化シリコンを含む材料を用いることが好ましい。なお、本明細書中におい
て、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し
、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。

ここで、バリア層１１０の作用について、図２を参照して説明する。図２（Ａ）は、図
１（Ｂ）中破線で囲った領域を拡大した概略図である。また、図２（Ｂ）は、バリア層１
１０を設けない場合について示している。

図２（Ａ）（Ｂ）には、下地絶縁層１０６から脱離する酸素１１２を丸印で、またその
拡散する向きを矢印で、それぞれ模式的に示している。ここで、加熱などにより、下地絶
縁層１０６中の酸素１１２が拡散しやすい状況を考える。

図２（Ａ）に示すように、半導体層１０２と重なる領域では、下地絶縁層１０６から酸
素１１２が脱離し、半導体層１０２に供給される。一方、酸素１１２はバリア層１１０を
ほとんど透過しないため、バリア層１１０と下地絶縁層１０６とが接する領域と重なる領
域では、下地絶縁層１０６中の酸素１１２は上層にほとんど拡散しない。そのため、下地
絶縁層１０６中には、半導体層１０２と重なる領域に近いほど酸素濃度が低くなるような
濃度勾配が生じる。その結果、下地絶縁層１０６中の酸素１１２は濃度の低い方向、すな
わち半導体層１０２と重なる領域に向かって拡散し、そのうちの一部が半導体層１０２に
さらに取り込まれる。

一方、図２（Ｂ）に示すように、バリア層１１０を有していない場合には、下地絶縁層
１０６と電極１０３とが接するため、下地絶縁層１０６中の酸素１１２は、電極１０３に
取り込まれることとなる。さらに、半導体層１０２は酸化物を含むため、下地絶縁層１０
６中の酸素１１２は半導体層１０２よりも酸素濃度の低い電極１０３の方に拡散しやすい
傾向がある。そのため、下地絶縁層１０６中には、半導体層１０２と重なる領域に比べて
電極１０３と接する領域の方が低くなるような酸素の濃度勾配が生じ、当該濃度勾配に応
じて電極１０３と接する領域に向かって酸素１１２が拡散する。その結果、半導体層１０
２に供給されうる酸素１１２の量が低減してしまう。

このように、バリア層１１０を電極１０３と下地絶縁層１０６との間に配置することで
、下地絶縁層１０６から電極１０３への酸素の拡散を効果的に抑制し、下地絶縁層１０６
から半導体層１０２へ供給されうる酸素の量を増大させることができる。その結果、半導
体層１０２中の酸素欠損が低減されることにより、良好な電気特性を有し、且つ電気特性
の変動が抑制された、信頼性の高いトランジスタ１００を実現できる。

図１に示す絶縁層１０７は、酸素を透過しにくい材料を含むことが好ましい。絶縁層１
０７は、少なくとも下地絶縁層１０６上であって、バリア層１１０及び半導体層１０２が
設けられていない領域を覆うように設けられていることが好ましい。バリア層１１０が設
けられていない領域上に酸素を透過しにくい絶縁層１０７を設けることにより、下地絶縁
層１０６から放出される酸素が、当該領域においてその上方に放出されてしまうことを抑
制することができるため、下地絶縁層１０６の上面に接する半導体層１０２に供給しうる
酸素の量をより増大させることができる。

絶縁層１０７に用いることのできる、酸素を透過しにくい材料としては、窒化シリコン
、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒
化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフ
ニウム等の絶縁材料を用いることができる。

［各構成要素について］
以下では、トランジスタ１００の各構成要素について説明する。

〔半導体層、バリア層〕
半導体層１０２に含まれる酸化物半導体として、シリコンよりもバンドギャップが広く
、且つキャリア密度の小さい酸化物半導体を用いると、トランジスタのオフ状態における
電流を低減できるためこのましい。

また、半導体層１０２やバリア層１１０に用いる半導体の結晶性としては、非晶質半導
体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部ま
たは全部に結晶部を有する半導体）のいずれを用いてもよい。半導体層１０２に結晶性を
有する半導体を用いると、トランジスタの特性の劣化が抑制されるため好ましい。

特に、半導体層１０２として、複数の結晶部を有し、当該結晶部はｃ軸が半導体層１０
２の被形成面（下地絶縁層１０６の上面）、または半導体層１０２の上面に対し垂直に配
向し、且つ隣接する結晶部間には粒界を有さない層を用いることが好ましい。

なお、バリア層１１０についても同様に、複数の結晶部を有し、当該結晶部はｃ軸がバ
リア層１１０の被形成面（下地絶縁層１０６の上面、または半導体層１０２の上面）、ま
たはバリア層１１０の上面に対し垂直に配向し、且つ隣接する結晶部間には粒界を有さな
い層を用いることが好ましい。

半導体層１０２やバリア層１１０として、このような材料を用いることで、電気特性の
変動が抑制され、信頼性の高いトランジスタ１００を実現できる。

特にバリア層１１０として粒界を有さない材料を用いることで、当該粒界を介して酸素
が拡散してしまうことが抑制され、より酸素に対するバリア性を高める効果を奏する。

なお、半導体層１０２やバリア層１１０に適用可能な酸化物半導体の好ましい形態とそ
の形成方法については、後の実施の形態で詳細に説明する。

〔基板〕
基板１０１の材質などに大きな制限はないが、少なくとも工程中の熱処理に耐えうる程
度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイヤ基板、イットリア安定化ジルコニア（ＹＳＺ）基板などを、基板１０１として用
いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板または多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも
できる。

また、各種半導体基板やＳＯＩ基板上に半導体素子が設けられたものを、基板１０１と
して用いてもよい。その場合、基板１０１上に層間絶縁層を介してトランジスタ１００を
形成する。このとき、当該層間絶縁層に埋め込まれた接続電極により、トランジスタ１０
０のゲート電極１０５、一対の電極１０３の少なくとも一つが、上記半導体素子と電気的
に接続する構成とすればよい。半導体素子上に層間絶縁層を介してトランジスタ１００を
設けることにより、トランジスタ１００を付加することによる面積の増大を抑制すること
ができる。

また、基板１０１として、プラスチックなどの可撓性基板を用い、該可撓性基板上に直
接、トランジスタ１００を形成してもよい。または、基板１０１とトランジスタ１００の
間に剥離層を設けてもよい。剥離層は、その上層にトランジスタの一部あるいは全部を形
成した後、基板１０１より分離し、他の基板に転載するのに用いることができる。その結
果、トランジスタ１００は耐熱性の劣る基板や可撓性の基板にも転載できる。

〔ゲート電極〕
ゲート電極１０５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を
組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのい
ずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をド
ーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを
用いてもよい。また、ゲート電極１０５は、単層構造でも、二層以上の積層構造としても
よい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜
を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上に
タングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタン
グステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し
、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン
、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた
一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよい。

また、ゲート電極１０５は、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添
加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。

また、ゲート電極１０５とゲート絶縁層１０４との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物
半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ
系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（
ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ
以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半
導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマ
リーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半
導体膜を用いる場合、少なくとも半導体層１０２より高い窒素濃度、具体的には７原子％
以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。

〔ゲート絶縁層〕
ゲート絶縁層１０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化
シリコンなどを用いればよく、積層または単層で設ける。

また、ゲート絶縁層１０４として、ハフニウムシリケート（ＨｆＳｉＯ_ｘ）、窒素が添
加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙＮ_ｚ）、窒素が添加されたハフニウムア
ルミネート（ＨｆＡｌ_ｘＯ_ｙＮ_ｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ
−ｋ材料を用いることでトランジスタのゲートリークを低減できる。

〔一対の電極〕
一対の電極１０３は、少なくともバリア層１１０と接する部分において、上述したよう
な酸素と結合しやすい導電材料を用いればよく、その上層に異なる導電材料を有する積層
構造としてもよい。例えば、ニッケル、イットリウム、ジルコニウム、銀などの導電材料
、またはその窒化物、酸化インジウム、酸化スズまたは酸化亜鉛を含む透明導電材料を用
いてもよい。または、上述した酸素と結合しやすい導電材料を２層以上積層して用いるこ
ともできる。

例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積
層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−
アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その
チタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその
上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデ
ン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜
を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等が
ある。

〔下地絶縁層〕
下地絶縁層１０６は、半導体層１０２に酸素を供給する機能を有するほか、基板１０１
に含有される不純物が拡散することを防ぐ機能を有していてもよい。

下地絶縁層１０６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁
膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物
絶縁膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの
酸素を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒ
ｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量
が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／
ｃｍ^３以上である酸化物絶縁膜である。

このような絶縁膜を下地絶縁層１０６に用いることで、作製工程中の加熱処理などによ
り半導体層１０２に酸素を供給し、半導体層１０２中の酸素欠損を低減することができる
。

下地絶縁層１０６として酸化シリコン膜または酸化窒化シリコン膜をプラズマＣＶＤ法
により形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用
いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、
トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素
、二酸化窒素などがある。

例えば、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以
上２６０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガ
スを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは
１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ^２以
上０．５Ｗ／ｃｍ^２以下、さらに好ましくは０．２５Ｗ／ｃｍ^２以上０．３５Ｗ／ｃｍ^２
以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形
成する。

成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力を供給するこ
とで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸
化が進むため、酸化物絶縁膜中における酸素含有量が化学量論比よりも多くなる。しかし
ながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱によ
り酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含
み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。

〔絶縁層〕
絶縁層１０７は、上述のように酸素を透過しにくい材料を用いることができる。また、
水素や水を透過しにくい性質を持たせることが好ましい。特に上述の材料は、酸素、水素
、水が透過しない材料である。絶縁層１０７としてこのような材料を用いることで、下地
絶縁層１０６からの酸素の外部への拡散と、外部から半導体層１０２等への水素、水等の
侵入を同時に抑制することができる。

絶縁層１０７として窒化シリコン膜、または窒化酸化シリコン膜を形成する場合、原料
ガスとしては、シリコンを含む堆積性気体、酸化性気体、及び窒素を含む気体を用いるこ
とが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシ
ラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸
化窒素等がある。窒素を含む気体としては、窒素、アンモニア等がある。

なお、絶縁層１０７の下層に、下地絶縁層１０６と同様の酸素を放出する層を設けても
よい。また、絶縁層１０７よりも上層に配線などの構造物を設ける場合には、絶縁層１０
７上に平坦化層として機能する絶縁層を設けてもよい。

以上がトランジスタ１００の構成例、及び各構成要素についての説明である。

［作製方法例］
以下では、図１に例示したトランジスタ１００の作製方法の一例について、図面を参照
して説明する。図３は、以下に例示する作製方法での各工程における断面概略図である。

〔下地絶縁層の形成〕
まず、基板１０１上に下地絶縁層１０６を形成する。下地絶縁層１０６は、スパッタリ
ング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または蒸
着法等で形成することができる。

下地絶縁層１０６に酸素を過剰に含有させるには、例えば、酸素雰囲気下にて下地絶縁
層１０６の成膜を行えばよい。または、成膜後の下地絶縁層１０６に酸素を導入して酸素
を過剰に含有させてもよく、双方の手段を組み合わせてもよい。

例えば、成膜後の下地絶縁層１０６に酸素（少なくとも酸素ラジカル、酸素原子、酸素
イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入
方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法
、プラズマ処理などを用いることができる。

酸素を導入する処理には、酸素を含むガスを用いることができる。酸素を含むガスとし
ては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることがで
きる。また、酸素を導入する処理において、酸素を含むガスに希ガスなどの希釈ガスを含
ませてもよい。

〔半導体層の形成〕
続いて、下地絶縁層１０６上に半導体膜を成膜する。その後フォトリソグラフィ法等を
用いて半導体膜上にレジストマスクを形成し、半導体膜の不要な部分をエッチングにより
除去する。その後レジストマスクを除去することにより、島状の半導体層１０２を形成す
ることができる（図３（Ａ））。

半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅ
ａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ
）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いる
ことができる。または、ゾルゲル法やスプレー法、ミスト法など、液状の材料を用いた薄
膜形成技術を用いることもできる。半導体膜の成膜は、スパッタリング法を用いることが
好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、
ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき
、且つ膜厚分布も均一とすることから、ＤＣスパッタリング法を用いることが好ましい。

半導体膜の成膜後、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下
、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０
ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活
性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以
上含む雰囲気で行ってもよい。加熱処理により、下地絶縁層１０６から半導体膜（または
半導体層１０２）に酸素が供給され、半導体層１０２に含まれる酸化物半導体中の酸素欠
損を低減できる。なお、加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体
膜を加工して島状の半導体層１０２を形成した後に行ってもよい。

レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３
６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる
。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。
また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外
光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また
、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または
電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム
などのビームを走査することにより露光を行う場合には、フォトマスクは不要である。

〔バリア層、一対の電極の形成〕
続いて、下地絶縁層１０６、半導体層１０２上に、バリア膜１２０及び導電膜１２３を
順に積層して成膜する（図３（Ｂ））。

バリア膜１２０としては、上記半導体膜の成膜方法と同様の方法により成膜することが
できる。

導電膜１２３は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜すること
ができる。

続いて、フォトリソグラフィ法等を用いて導電膜１２３上にレジストマスクを形成する
。続いて、導電膜１２３及びバリア膜１２０の不要な部分をエッチングにより除去する。
その後レジストマスクを除去することにより、一対の電極１０３と、電極１０３の下面に
接するバリア層１１０を形成する（図３（Ｃ））。

ここで、図３（Ｃ）に示すように、導電膜１２３及びバリア膜１２０のエッチングの際
に半導体層１０２の上部の一部がエッチングされ、一対の電極１０３と重ならない部分が
薄膜化することがある。したがって、半導体層１０２となる半導体膜の厚さを、エッチン
グされる深さを考慮して予め厚く形成しておくことが好ましい。

また、バリア層１１０として、半導体層１０２に対してＩｎの含有割合の大きな材料を
用いた場合、バリア膜１２０の成膜時に、半導体層１０２の上面に、バリア層１１０の材
料と半導体層１０２の材料の混合層としてＩｎの濃度の高い領域が形成されることがある
。半導体層１０２の上面にこのような領域が残存していると、寄生チャネルとして作用し
、所望のトランジスタ特性が得られない恐れがある。例えば、トランジスタ１００のしき
い値電圧がマイナスシフトし、ノーマリーオンとなってしまう場合もある。したがって、
導電膜１２３及びバリア膜１２０のエッチングの際に、半導体層１０２の上部の一部を除
去することは特に有効である。

なお、ここでは一対の電極１０３とバリア層１１０とを同一のレジストマスクを用いて
エッチングする方法を示したが、これらを個別に加工してもよい。その場合、少なくとも
半導体層１０２と重ならない領域において、バリア層１１０の端部よりも内側に電極１０
３が配置されるように加工する。同一のレジストマスクによりこれらをエッチングすると
、フォトマスクを増やすことなくバリア層１１０を適用できるため好ましい。電極１０３
とバリア層１１０とに異なるフォトマスクを用いる場合、バリア膜１２０の半導体層１０
２と重なる一部をエッチングにより除去し、電極１０３と半導体層１０２とが接する構成
としてもよい。

〔ゲート絶縁層の形成〕
続いて、半導体層１０２、一対の電極１０３、バリア層１１０、下地絶縁層１０６上に
ゲート絶縁層１０４を形成する。

ゲート絶縁層１０４は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬ
Ｄ法などを用いて形成することができる。特に、ゲート絶縁層１０４をＣＶＤ法、好まし
くはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好まし
い。

また、ゲート絶縁層１０４の形成後、ゲート絶縁層１０４に対して上述の酸素を導入す
る処理を行ってもよい。ゲート絶縁層１０４に酸素を導入し、過剰に酸素を含有させるこ
とで、後の加熱処理によって半導体層１０２に酸素を供給することができる。

〔ゲート電極の形成〕
続いて、ゲート絶縁層１０４上に導電膜を成膜する。その後フォトリソグラフィ法等を
用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去
する。その後レジストマスクを除去することにより、ゲート電極１０５を形成することが
できる（図３（Ｄ））。

ゲート電極１０５となる導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などに
より成膜することができる。

〔絶縁層の形成〕
続いて、ゲート絶縁層１０４及びゲート電極１０５上に絶縁層１０７を形成する。

絶縁層１０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法な
どを用いて形成することができる。特に、絶縁層１０７をＣＶＤ法、好ましくはプラズマ
ＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。

〔加熱処理〕
続いて、加熱処理を行う。加熱処理により下地絶縁層１０６から半導体層１０２に対し
て酸素を供給し、半導体層１０２中の酸素欠損を低減することができる。またこのとき、
電極１０３の下面に接して設けられたバリア層１１０により、下地絶縁層１０６から電極
１０３への酸素の拡散が効果的に抑制され、半導体層１０２に供給される酸素の量を増大
させることができる。

また、加熱処理により、バリア層１１０内の酸素の一部が電極１０３に拡散し、バリア
層１１０の接触界面近傍の領域、または全体に酸素欠損が生じ、これらの領域がｎ型化す
ることで、バリア層１１０が低抵抗化する。その結果、バリア層１１０が電極１０３の一
部として機能させることができる。また、半導体層１０２と電極１０３との間に挟持され
た領域においては、バリア層１１０はトランジスタのソースまたはドレインとして機能す
ることもできる。

なお、ここでは絶縁層１０７の形成後に加熱処理を行うこととしたが、一対の電極１０
３となる導電膜の成膜後のいずれの段階であってもよい。特に、バリア膜１２０または絶
縁層１０７が、下地絶縁層１０６を覆っている状態で加熱処理を行うと、下地絶縁層１０
６から放出される酸素が外部に拡散してしまうことが抑制されるため好ましい。

以上の工程により、トランジスタ１００を作製することができる（図３（Ｅ））。

［変形例］
以下では、上記構成例で例示したトランジスタとは構成の一部が異なるトランジスタの
構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点に
ついてのみ詳細に説明する。また、位置や形状が異なる構成要素であっても、その機能が
同一である場合には、同一の符号を付し、説明を省略する場合がある。

〔変形例１〕
図４（Ａ）に、以下で例示するトランジスタ１５０の断面概略図を示す。トランジスタ
１５０は主に、ゲート絶縁層１０４の形状が異なる点で、トランジスタ１００と相違して
いる。

トランジスタ１５０のゲート絶縁層１０４は、ゲート電極１０５と同一のフォトマスク
を用いて加工されている。したがって、絶縁層１０７は、下地絶縁層１０６の上面、電極
１０３の上面及び側面、並びにバリア層１１０の側面に接して設けられている。

このように、下地絶縁層１０６の上面に接して絶縁層１０７が設けられる構成とするこ
とで、バリア層１１０が設けられていない領域であっても下地絶縁層１０６から放出され
る酸素が外部に拡散してしまうことを効果的に抑制できる。さらに、絶縁層１０７はバリ
ア層１１０の側面に接して設けられているため、下地絶縁層１０６の上面は、半導体層１
０２と接する領域以外はバリア層１１０または絶縁層１０７と接する構成となっている。
したがって、酸素を透過しにくい層により下地絶縁層１０６中の拡散しうる酸素を効果的
に閉じこめることができ、その結果半導体層１０２へ供給する酸素の量を増大させること
ができる。

〔変形例２〕
図４（Ｂ）に、以下で例示するトランジスタ１６０の断面概略図を示す。トランジスタ
１６０は主に、半導体層１０２の上下にそれぞれ酸化物層を備える点で、トランジスタ１
５０と相違している。

トランジスタ１６０は、下地絶縁層１０６上に酸化物層１６１と、酸化物層１６１上に
半導体層１０２と、半導体層１０２上に一対のバリア層１１０及び電極１０３と、一対の
電極１０３及び半導体層１０２上に酸化物層１６２と、酸化物層１６２上にゲート絶縁層
１０４と、ゲート絶縁層１０４上にゲート電極１０５と、を有する。また下地絶縁層１０
６、電極１０３、ゲート電極１０５上に絶縁層１０７が設けられている。

酸化物層１６１と酸化物層１６２は、それぞれ半導体層１０２と同一の金属元素を一種
以上含む酸化物を含む。

なお、半導体層１０２と酸化物層１６１の境界、または半導体層１０２と酸化物層１６
２との境界は不明瞭である場合がある。

例えば、酸化物層１６１及び酸化物層１６２は、Ｉｎ若しくはＧａを含み、代表的には
、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ
、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体層１０２よりも伝
導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、酸化物層１６１ま
たは酸化物層１６２の伝導帯の下端のエネルギーと、半導体層１０２の伝導帯の下端のエ
ネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．
１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下と
することが好ましい。

半導体層１０２を挟むように設けられる酸化物層１６１及び酸化物層１６２に、半導体
層１０２に比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることに
より、半導体層１０２からの酸素の放出を抑制することができる。

半導体層１０２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子
数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、酸化物層１６１または酸化物層１６２と
して、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１
：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物
を用いることができる。なお、半導体層１０２、酸化物層１６１及び酸化物層１６２の原
子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。ま
た、酸化物層１６１と酸化物層１６２は、組成の同じ材料を用いてもよいし、異なる組成
の材料を用いてもよい。

また、半導体層１０２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体層１０２と
なる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の
原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１としたときに、ｘ_１／ｙ_１の値が１／３以
上６以下、好ましくは１以上６以下であり、ｚ_１／ｙ_１が１／３以上６以下、好ましくは
１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ_１／ｙ_１を６以下と
することで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の
原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。

また、酸化物層１６１、１６２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、酸化物層
１６１、１６２となる酸化物膜を成膜するために用いるターゲットは、該ターゲットが含
有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２としたときに、ｘ_２／ｙ
_２＜ｘ_１／ｙ_１であり、ｚ_２／ｙ_２の値が１／３以上６以下、好ましくは１以上６以下の
原子数比の酸化物を用いることが好ましい。なお、ｚ_２／ｙ_２を６以下とすることで、後
述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表
例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などがある。

また、酸化物層１６１及び酸化物層１６２に、半導体層１０２に比べて伝導帯の下端の
エネルギーが真空準位に近い材料を用いることにより、半導体層１０２に主としてチャネ
ルが形成され、半導体層１０２が主な電流経路となる。このように、チャネルが形成され
る半導体層１０２を、同じ構成元素を含む酸化物層１６１及び酸化物層１６２で挟持する
ことにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼
性が向上する。

なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効
果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、半導体層１０２、酸化物層１６１、酸化物層
１６２のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離
、密度等を適切なものとすることが好ましい。

また、トランジスタ１６０において、酸化物層１６２及びゲート絶縁層１０４の端部が
、ゲート電極１０５の端部と概略一致するように、同一のフォトマスクを用いて加工され
ている。また絶縁層１０７が酸化物層１６２及びゲート絶縁層１０４の側面に接して設け
られている。このような構成とすることで、酸化物層１６２及びゲート絶縁層１０４の端
部を介して半導体層１０２から酸素が脱離することが抑制できる。

以上が変形例についての説明である。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置に好適に用いることのできる酸化物半
導体について説明する。

酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切
な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用され
たトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）
を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる
。

適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ
）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それら
に加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）
、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば
、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、ま
たは複数種が含まれていることが好ましい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸
化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸
化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ
とも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−
Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚ
ｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ
系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸
化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化
物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物
、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、
Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉ
ｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化
物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外
の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない
）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれ
た一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す
。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）
で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ
：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あ
るいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成
の近傍の酸化物を用いるとよい。

酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水
素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジス
タのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成
後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を
除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水
素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理
を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、
加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成
よりも多くする場合を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分
が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化また
はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。
なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく
（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下
、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下で
あることをいう。

またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは
、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジス
タがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、
好ましくは１×１０^−２１Ａ以下、さらに好ましくは１×１０^−２４Ａ以下、または８５
℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、さらに好ましくは１×
１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル
型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体
的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ
、トランジスタはオフ状態となる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙ
ｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「
垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。
従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである
。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方
体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０
ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。た
だし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領
域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ
^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい
。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長に
よって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶
部の割合が高くなることがある。また、不純物が添加されたＣＡＡＣ−ＯＳ膜は、不純物
が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成され
ることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当
該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノ
ーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ
装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を
示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径
（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行
うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、
結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回
折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行
うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎ
ｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観
測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

（実施の形態３）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶
装置）の一例を、図面を用いて説明する。

図５（Ａ）に半導体装置の断面図、図５（Ｂ）に半導体装置の回路図をそれぞれ示す。

図５（Ａ）および図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたト
ランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３３００、お
よび容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態
１で説明したトランジスタを用いることができる。図５（Ａ）ではトランジスタ１００を
用いた例を示している。

また、容量素子３４００は、一方の電極をトランジスタ３３００のソース電極またはド
レイン電極、他方の電極をトランジスタ３３００のゲート電極、誘電体をトランジスタ３
３００のゲート絶縁層と同じ材料を用いる構造とすることで、トランジスタ３３００と同
時に形成することができる。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすること
が望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲ
ルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、
第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半
導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易であ
る。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時
間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明
するが、ｐチャネル型トランジスタを用いることができるのは言うまでもない。また、情
報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用い
る他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構
成をここで示すものに限定する必要はない。

図５（Ａ）におけるトランジスタ３２００、３２２０、３２４０は、半導体材料（例え
ば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネ
ル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域
と、チャネル形成領域上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたゲー
ト電極と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しな
い場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また
、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含
めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソー
ス電極との記載には、ソース領域が含まれうる。

基板３０００上にはトランジスタ３２００、３２２０、３２４０の各々を囲むように素
子分離絶縁層３１００が設けられている。また、トランジスタ３２００、３２２０、３２
４０を覆うように、絶縁層３１３０、絶縁層３１４０、絶縁層３１５０等の複数の絶縁層
が設けられている。また、絶縁層３１３０や絶縁層３１４０上には複数の接続配線が設け
られ、絶縁層３１３０または絶縁層３１４０に埋め込まれたプラグ３３６０によって、接
続配線同士、または接続配線とトランジスタとが電気的に接続されている。なお、素子分
離絶縁層３１００は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分
離技術を用いて形成することができる。

例えば、結晶性シリコン基板を用いた場合、トランジスタ３２００、３２２０、３２４
０は高速動作が可能となる。このため、トランジスタ３２００を読み出し用のトランジス
タとして用いることで、情報の読み出しを高速に行うことができる。

絶縁層３１５０上にはトランジスタ３３００が設けられ、そのソース電極またはドレイ
ン電極の一方は延在して、容量素子３４００の一方の電極として作用する。また、当該電
極は、接続配線３３５０、プラグ３３６０等を介してトランジスタ３２００のゲート電極
と電気的に接続される。

図５（Ａ）に示すトランジスタ３３００は、酸化物半導体を有する半導体層にチャネル
が形成されるトップゲート型トランジスタである。トランジスタ３３００は、オフ電流が
小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である
。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて
少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することがで
きる。

また、トランジスタ３３００と重畳するように絶縁層３１５０を介して電極３２５０が
設けられている。当該電極を第２のゲート電極として適切な電位を供給することで、トラ
ンジスタ３３００のしきい値電圧を制御することができる。また、トランジスタ３３００
の長期信頼性を高めることができる。また、当該電極をトランジスタ３３００のゲート電
極と同電位として動作させることでオン電流を増加させることができる。なお、電極３２
５０を設けない構成とすることもできる。

図５（Ａ）に示すように、トランジスタ３２００を形成する基板上にトランジスタ３３
００および容量素子３４００を形成することができるため、半導体装置の集積度を高める
ことができる。

ここで、絶縁層３１５０上には、絶縁層３３７０、下地絶縁層１０６が積層して設けら
れ、下地絶縁層１０６上にトランジスタ３３００が設けられている。絶縁層３３７０は、
実施の形態１で例示した絶縁層１０７と同様、酸素を透過しにくい層であることが好まし
い。絶縁層３３７０を下地絶縁層１０６よりも下側に設けることで、下地絶縁層１０６か
ら放出される酸素が、これよりも下側に拡散することを効果的に抑制し、トランジスタ３
３００の半導体層に供給される酸素の量を増大することができる。

また、トランジスタ３３００のソース電極及びドレイン電極の下面に接して設けられる
バリア層１１０は、絶縁層３１５０、絶縁層３３７０、及び下地絶縁層１０６に設けられ
た開口部の側面に接して設けられている。またバリア層１１０は、開口部の底部に設けら
れた接続配線３３５０の上面にも接して設けられている。したがって、当該開口部におい
ても、絶縁層３３７０よりも下側への酸素の拡散経路を遮断することができる。

図５（Ａ）の一部に対応する回路構成の一例を図５（Ｂ）に示す。

図５（Ｂ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気
的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接
続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはド
レイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲ
ート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およ
びトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の
電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と
電気的に接続されている。なお、トランジスタ３２２０、トランジスタ３２４０、電極３
２５０等に相当する要素は図示していない。

図５（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可
能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、ト
ランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とす
る。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、お
よび容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には
、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電
荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものと
する。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電
位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００の
ゲート電極に与えられた電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート
電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を
与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジ
スタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電
位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２０
０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_{ｔｈ＿
Ｈ}は、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見
かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは
、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位を
いうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間
の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、
第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「
オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の
電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままで
ある。このため、第２の配線３００２の電位を判別することで、保持されている情報を読
み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_{ｔｈ＿
Ｈ}より小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にか
かわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌよ
り大きい電位を第５の配線３００５に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁層の劣化といった問題が生じない。すなわち、開示する発明に係る半導体装
置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼
性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書
き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導
体装置を提供することができる。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

（実施の形態４）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置につい
て、実施の形態３に示した構成と異なる半導体装置の説明を行う。

図６は、半導体装置の回路構成の一例である。当該半導体装置において、第１の配線４
５００とトランジスタ４３００のソース電極とは電気的に接続され、第２の配線４６００
とトランジスタ４３００の第１のゲート電極とは電気的に接続され、トランジスタ４３０
０のドレイン電極と容量素子４４００の一方の端子とは電気的に接続されている。なお、
当該半導体装置に含まれるトランジスタ４３００としては、実施の形態１で説明したトラ
ンジスタを用いることができる。なお、第１の配線４５００はビット線、第２の配線４６
００はワード線としての機能を有することができる。

当該半導体装置（メモリセル４２５０）は、図５に示すトランジスタ３３００および容
量素子３４００と同様の接続形態とすることができる。したがって、容量素子４４００は
、実施の形態３で説明した容量素子３４００と同様に、トランジスタ４３００の作製工程
にて同時に作製することができる。

次に、図６に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび保持を
行う場合について説明する。

まず、第２の配線４６００にトランジスタ４３００がオン状態となる電位供給し、トラ
ンジスタ４３００をオン状態とする。これにより、第１の配線４５００の電位が、容量素
子４４００の一方の端子に与えられる（書き込み）。その後、第２の配線４６００の電位
を、トランジスタ４３００がオフ状態となる電位として、トランジスタ４３００をオフ状
態とすることにより、容量素子４４００の一方の端子の電位が保持される（保持）。

酸化物半導体を用いたトランジスタ４３００は、オフ電流が極めて小さいという特徴を
有している。このため、トランジスタ４３００をオフ状態とすることで、容量素子４４０
０の一方の端子の電位（あるいは、容量素子４４００に蓄積された電荷）を極めて長時間
にわたって保持することが可能である。

次に、情報の読み出しについて説明する。トランジスタ４３００がオン状態となると、
浮遊状態である第１の配線４５００と容量素子４４００とが導通し、第１の配線４５００
と容量素子４４００の間で電荷が再分配される。その結果、第１の配線４５００の電位が
変化する。第１の配線４５００の電位の変化量は、容量素子４４００の一方の端子の電位
（あるいは容量素子４４００に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子４４００の一方の端子の電位をＶ、容量素子４４００の容量をＣ、第
１の配線４５００が有する容量成分をＣＢ、電荷が再分配される前の第１の配線４５００
の電位をＶＢ０とすると、電荷が再分配された後の第１の配線４５００の電位は、（ＣＢ
×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態とし
て、容量素子４４００の一方の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとると
すると、電位Ｖ１を保持している場合の第１の配線４５００の電位（＝（ＣＢ×ＶＢ０＋
Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第１の配線４５００の電
位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、第１の配線４５００の電位を所定の電位と比較することで、情報を読み出すこ
とができる。

このように、図６に示す半導体装置（メモリセル４２５０）は、トランジスタ４３００
のオフ電流が極めて小さいという特徴から、容量素子４４００に蓄積された電荷は長時間
にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、
リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減
することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を
保持することが可能である。

図６に示したメモリセル４２５０は、メモリセル４２５０を駆動させるための駆動回路
が形成された基板を積層することが好ましい。メモリセル４２５０と駆動回路を積層する
ことで、半導体装置の小型化を図ることができる。なお、積層するメモリセル４２５０お
よび駆動回路の数は限定しない。

駆動回路に含まれるトランジスタは、トランジスタ４３００とは異なる半導体材料を用
いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シ
リコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好
ましい。このような半導体材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタよりも高速動作が可能であり、メモリセル４２５０の駆動回路の構成に用いることが
適している。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導
体装置を提供することができる。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

（実施の形態５）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ
、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。

図７は、実施の形態１で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例
の構成を示すブロック図である。

図７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図７に示すＣＰＵは、その構成を簡略化して示し
た一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば
、図７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、
それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路
やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビッ
トなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信
号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上
記各種回路に供給する。

図７に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。

図７に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。

図８は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶デー
タが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と
、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素
子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子
７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさら
に有していても良い。

ここで、回路７０２には、先の実施の形態で説明した記憶装置を用いることができる。
記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲ
ートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける
構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構
成とする。

スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて
構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトラ
ンジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトラ
ンジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトラ
ンジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１
３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通また
は非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイ
ッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイ
ッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイ
ッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端
子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態または
オフ状態）が選択される。

トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうち
の一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分を
ノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給
することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３
の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。
スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッ
チ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続
される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）
は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の
第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１
の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子
と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続
部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入
力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（
ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの
他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続され
る。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とするこ
とができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力され
る構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を
供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積
極的に利用することによって省略することも可能である。

トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによ
って第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッ
チの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の
端子の間は非導通状態となる。

トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに
対応する信号が入力される。図８では、回路７０１から出力された信号が、トランジスタ
７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子
（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０
６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入
力される。

なお、図８では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレイ
ンの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１
に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジス
タ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられるこ
となく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力さ
れた信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３
の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当
該ノードに入力することができる。

図８におけるトランジスタ７０９は、実施の形態１で説明したトランジスタを用いるこ
とができる。また、実施の形態３で説明したように第２ゲート（第２のゲート電極）を有
する構成とすることが好ましい。第１ゲートには制御信号ＷＥを入力し、第２ゲートには
制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすれば
よい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位
よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電
圧を制御するための電位信号であり、トランジスタ７０９のカットオフ電流（Ｉｃｕｔ）
をより低減することができる。なお、トランジスタ７０９としては、第２ゲートを有さな
いトランジスタを用いることもできる。

また、図８において、記憶素子７００に用いられるトランジスタのうち、トランジスタ
７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０に
チャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリ
コン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７０
０に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジス
タとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャ
ネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジス
タは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトラ
ンジスタとすることもできる。

図８における回路７０１には、例えばフリップフロップ回路を用いることができる。ま
た、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いること
ができる。

本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間
は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によ
って保持することができる。

また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい
。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７
００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）
を保持することが可能である。

また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作
を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元の
データを保持しなおすまでの時間を短くすることができる。

また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７
１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された
後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、
またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子
７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出
すことが可能である。

このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。

本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７
００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳ
Ｉ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ
−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可
能である。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

（実施の形態６）
本実施の形態では、実施の形態１で説明したトランジスタ、実施の形態３、４で説明し
た記憶装置、または実施の形態５で説明したＣＰＵ等（ＤＳＰ、カスタムＬＳＩ、ＰＬＤ
、ＲＦ−ＩＤを含む）を用いることのできる電子機器の例について説明する。

実施の形態１で説明したトランジスタ、実施の形態３、４で説明した記憶装置、または
実施の形態５で説明したＣＰＵ等は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコ
ンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ
、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシ
ーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声
入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レン
ジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーな
どの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷
凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等
の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装
置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ
、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、
燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動
体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動
車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイ
ブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシス
ト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または
大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査
機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図９に示す。

図９（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み
込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力
することが可能である。実施の形態１で例示したトランジスタを筐体８００１に組み込ま
れた表示部８００２を動作するための駆動回路または画素に用いることが可能である。

表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光
装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉ
ｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）等の半導体表示装置を用
いることができる。

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン
装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデム
を介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者か
ら受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行
うことも可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリ
を備えていてもよい。ＣＰＵ８００４やメモリに、先の実施の形態に示したトランジスタ
、記憶装置、またはＣＰＵを用いることによって省電力化を図ることができる。

図９（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部
８１０２と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０
１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む電子機器の
一例である。

また、図９（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディシ
ョナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子
機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰ
Ｕ８２０３等を有する。図９（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に設
けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていて
もよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられ
ていてもよい。実施の形態１に示したトランジスタをエアコンディショナーのＣＰＵに用
いることによって省電力化を図ることができる。

また、図９（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジ
スタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、電気冷凍冷蔵
庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０
４等を有する。図９（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられてい
る。実施の形態１に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用
いることによって省電力化が図れる。

図９（Ｂ）には、電子機器の一例である電気自動車の例を示す。電気自動車９７００に
は、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７０２によ
り出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示しないＲＯ
Ｍ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態１に示
したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる
。

駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と
、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作
情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかか
る負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０
２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネル
ギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、
図示していないが、直流を交流に変換するインバータも内蔵される。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。

１００ トランジスタ
１０１ 基板
１０２ 半導体層
１０３ 電極
１０４ ゲート絶縁層
１０５ ゲート電極
１０６ 下地絶縁層
１０７ 絶縁層
１１０ バリア層
１１２ 酸素
１２０ バリア膜
１２３ 導電膜
１５０ トランジスタ
１６０ トランジスタ
１６１ 酸化物層
１６２ 酸化物層
７００ 記憶素子
７０１ 回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３１００ 素子分離絶縁層
３１３０ 絶縁層
３１４０ 絶縁層
３１５０ 絶縁層
３２００ トランジスタ
３２２０ トランジスタ
３２４０ トランジスタ
３２５０ 電極
３３００ トランジスタ
３３５０ 接続配線
３３６０ プラグ
３３７０ 絶縁層
３４００ 容量素子
４２５０ メモリセル
４３００ トランジスタ
４４００ 容量素子
４５００ 配線
４６００ 配線
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８１００ 警報装置
８１０１ マイクロコンピュータ
８１０２ 検出部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (1)

1. 第１の導電層及び第２の導電層と、
   前記第１の導電層上及び前記第２の導電層上の第１の絶縁層と、
   前記第１の絶縁層上の第１の酸化物層と、
   前記第１の酸化物層上の第２の酸化物層及び第３の酸化物層と、
   前記第２の酸化物層上の第３の導電層と、
   前記第３の酸化物層上の第４の導電層と、を有し、
   前記第１の酸化物層は、トランジスタのチャネル形成領域を有し、
   前記第３の導電層は、前記トランジスタのソース電極又はドレイン電極の一方として機能する領域を有し、
   前記第４の導電層は、前記トランジスタのソース電極又はドレイン電極の他方として機能する領域を有し、
   前記第１の酸化物層と、前記第２の酸化物層と、前記第３の酸化物層とは、Ｉｎを含み、
   前記第２の酸化物層におけるＩｎの含有割合は、前記第１の酸化物層におけるＩｎの含有割合よりも高く、
   前記第３の酸化物層におけるＩｎの含有割合は、前記第１の酸化物層におけるＩｎの含有割合よりも高く、
   前記第２の導電層は、前記第１の絶縁層に設けられたコンタクトホールにおいて、前記第２の酸化物層又は前記第３の酸化物層と接する領域を有する、半導体装置。

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