TWI645471B - 絕緣膜，用於製造半導體的方法，及半導體裝置 - Google Patents

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Abstract

在包括具有氧化物半導體膜的電晶體及形成在該電晶體上的保護膜的半導體裝置中，在以下條件之下形成包含比滿足化學計量組成多的氧的氧化絕緣膜作為上述保護膜：將安裝在進行了真空排氣的處理室內的基板的溫度保持為180℃以上且260℃以下；將來源氣體導入處理室，使處理室內的壓力設定為100Pa以上且250Pa以下；並且將0.17W/cm2以上且0.5W/cm2以下的高頻功率供應到設置在處理室內的電極。

Description

絕緣膜，用於製造半導體的方法，及半導體裝置
本發明係關於一種絕緣膜的形成方法及具有場效應電晶體的半導體裝置的製造方法。
用於以液晶顯示裝置或發光顯示裝置為代表的大部分的平板顯示器的電晶體由形成在玻璃基板上的非晶矽、單晶矽或多晶矽等矽半導體構成。此外，使用該矽半導體的電晶體也用於積體電路(IC)等。
近年來，將呈現半導體特性的金屬氧化物用於電晶體代替上述矽半導體的技術受到矚目。注意，在本說明書中，將呈現半導體特性的金屬氧化物稱為“氧化物半導體”。
例如，已公開了如下技術，即作為氧化物半導體使用氧化鋅或In-Ga-Zn類氧化物來製造電晶體並將該電晶體用於顯示裝置的像素的切換元件等的技術(參照專利文獻1及專利文獻2)。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
在使用氧化物半導體的電晶體中，氧化物半導體膜所包含的氧缺陷會導致電晶體的電特性劣化。例如，在使用包含氧缺陷的氧化物半導體形成的電晶體中，臨界電壓容易向負方向變動，而容易成為常導通(normally-on)特性。這是因為起因於氧化物半導體所包含的氧缺陷產生電荷而導致低電阻化的緣故。
另外，當氧化物半導體膜包含氧缺陷時，產生如下問題：由於隨時間的變化或光閘極BT(Bias-Temperature)壓力測試，電晶體的電特性，典型為臨界電壓會變動。
於是，本發明的一個方式的課題之一是在使用氧化物半導體形成的半導體裝置中降低氧缺陷的含量。另外，本發明的一個方式的課題之一是在使用氧化物半導體形成的半導體裝置中提高電特性。
在本發明的一個方式中，藉由電漿CVD法形成包含比滿足化學計量組成的氧多的氧的氧化絕緣膜。
另外，在本發明的一個方式中，在包括具有氧化物半導體膜的電晶體及形成在該電晶體上的保護膜的半導體裝置中，藉由電漿CVD法形成包含比滿足化學計量組成的氧多的氧的氧化絕緣膜作為上述保護膜。
另外，在本發明的一個方式中，在包括具有氧化物半 導體膜的電晶體及形成在該電晶體上的保護膜的半導體裝置中，將安裝在進行了真空排氣的處理室內的基板的溫度保持為180℃以上且260℃以下，將來源氣體導入處理室來將處理室內的壓力設定為100Pa以上且250Pa以下，並且將0.17W/cm2以上且0.5W/cm2以下的高頻功率供應到設置在處理室內的電極，以上述條件形成包含比滿足化學計量組成的氧多的氧的氧化絕緣膜作為上述保護膜。
另外，在本發明的一個方式中，在包括具有氧化物半導體膜的電晶體及形成在該電晶體上的保護膜的半導體裝置中，將安裝在進行了真空排氣的處理室內的基板的溫度保持為180℃以上且260℃以下，將來源氣體導入處理室來將處理室內的壓力設定為100Pa以上且250Pa以下，並且將0.17W/cm2以上且0.5W/cm2以下的高頻功率供應到設置在處理室內的電極，以上述條件形成包含比滿足化學計量組成的氧多的氧的氧化絕緣膜作為上述保護膜，然後進行加熱處理將包含在保護膜中的氧擴散到氧化物半導體膜。
另外，本發明的一個方式包括：具有閘極電極、具有閘極絕緣膜介於其之間之重疊於閘極電極的一部分的氧化物半導體膜、以及與氧化物半導體膜接觸的一對電極的電晶體；以及設置在氧化物半導體膜上的保護膜，其中該保護膜是藉由電子自旋共振法(ESR：electron spin resonance)測定的在g=2.001處呈現的信號的自旋密度低於1.5×1018spins/cm3的氧化絕緣膜。
另外，一對電極設置在閘極絕緣膜和氧化物半導體膜之間。或者，一對電極設置在氧化物半導體膜和保護膜之間。
另外，本發明的一個方式是一種半導體裝置，該半導體裝置包括：具有氧化物半導體膜、與氧化物半導體膜接觸的一對電極、設置在氧化物半導體膜上的閘極絕緣膜、以及具有閘極絕緣膜介於其之間之重疊於氧化物半導體膜的一部分的閘極電極的電晶體；以及覆蓋閘極絕緣膜及閘極電極的保護膜，其中該保護膜是藉由電子自旋共振法測定的在g=2.001處呈現的信號的自旋密度低於1.5×1018spins/cm3的氧化絕緣膜。
在具有氧化物半導體的電晶體中，藉由形成包含比滿足化學計量組成的氧多的氧的氧化絕緣膜作為形成在電晶體上的保護膜，並將氧從該保護膜擴散到氧化物半導體膜，可以降低包含在氧化物半導體膜中的氧缺陷量。由此，藉由本發明的一個方式可以製造具有優異的電特性的半導體裝置。
10‧‧‧電晶體
11‧‧‧基板
13‧‧‧基底絕緣膜
15‧‧‧閘極電極
17‧‧‧閘極絕緣膜
18‧‧‧氧化物半導體膜
19‧‧‧氧化物半導體膜
20‧‧‧氧化物半導體膜
21‧‧‧電極
22‧‧‧氧
23‧‧‧保護膜
30‧‧‧電晶體
31‧‧‧絕緣膜
32‧‧‧絕緣膜
33‧‧‧閘極絕緣膜
34‧‧‧絕緣膜
35‧‧‧氧
36‧‧‧絕緣膜
37‧‧‧保護膜
100‧‧‧電晶體
101‧‧‧基板
103‧‧‧基底絕緣膜
105‧‧‧氧化物半導體膜
107‧‧‧電極
109‧‧‧閘極絕緣膜
110‧‧‧開口部
111‧‧‧閘極電極
113‧‧‧保護膜
115‧‧‧佈線
120‧‧‧電晶體
121‧‧‧氧化物半導體膜
123‧‧‧區域
125‧‧‧區域
127‧‧‧區域
130‧‧‧電晶體
131‧‧‧氧化物半導體膜
133‧‧‧區域
135‧‧‧區域
137‧‧‧區域
139‧‧‧電極
140‧‧‧電晶體
141‧‧‧側壁絕緣膜
150‧‧‧電晶體
151‧‧‧側壁絕緣膜
160‧‧‧電晶體
161‧‧‧氧化物半導體膜
163‧‧‧區域
165‧‧‧區域
167‧‧‧區域
169‧‧‧區域
170‧‧‧電晶體
171‧‧‧閘極電極
191‧‧‧基板
210‧‧‧電晶體
211‧‧‧氧化物半導體膜
213‧‧‧區域
215‧‧‧區域
217‧‧‧保護膜
219‧‧‧佈線
220‧‧‧電晶體
221‧‧‧側壁絕緣膜
223‧‧‧閘極絕緣膜
225‧‧‧電極
230‧‧‧電晶體
231‧‧‧閘極電極
233‧‧‧絕緣膜
701‧‧‧基板
702‧‧‧STI
704a‧‧‧電晶體
704b‧‧‧電晶體
704c‧‧‧電晶體
705‧‧‧雜質區域
706‧‧‧閘極絕緣膜
707‧‧‧閘極電極
708‧‧‧閘極電極
709‧‧‧絕緣膜
710‧‧‧側壁絕緣膜
711‧‧‧絕緣膜
712‧‧‧絕緣膜
713‧‧‧絕緣膜
714a‧‧‧接觸插頭
714b‧‧‧接觸插頭
715‧‧‧絕緣膜
716‧‧‧絕緣膜
717‧‧‧障壁膜
718‧‧‧佈線
719‧‧‧障壁膜
720‧‧‧絕緣膜
721‧‧‧絕緣膜
722‧‧‧障壁膜
723‧‧‧佈線
724‧‧‧障壁膜
725a‧‧‧絕緣膜
725b‧‧‧絕緣膜
726‧‧‧閘極絕緣膜
727‧‧‧絕緣膜
728‧‧‧絕緣膜
729‧‧‧絕緣膜
730a‧‧‧接觸插頭
730b‧‧‧接觸插頭
731‧‧‧絕緣膜
732‧‧‧絕緣膜
733‧‧‧障壁膜
734a‧‧‧佈線
734b‧‧‧佈線
735‧‧‧障壁膜
740‧‧‧保護膜
750‧‧‧電晶體
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1008‧‧‧觸控式螢幕
1009‧‧‧顯示器
1010‧‧‧顯示器控制器
在圖式中：圖1A至圖1C是說明電晶體的一個方式的俯視圖及剖面圖；圖2A至圖2D是說明電晶體的製造方法的一個方式的剖面圖； 圖3是說明電晶體的一個方式的剖面圖；圖4A至圖4E是說明電晶體的製造方法的一個方式的剖面圖；圖5A至圖5C是說明電晶體的一個方式的俯視圖及剖面圖；圖6A至圖6D是說明電晶體的製造方法的一個方式的剖面圖；圖7A和圖7B是說明電晶體的一個方式的俯視圖及剖面圖；圖8A和圖8B是說明電晶體的一個方式的俯視圖及剖面圖；圖9A至圖9C是說明電晶體的一個方式的剖面圖；圖10是說明電晶體的一個方式的剖面圖；圖11A和圖11B是說明電晶體的一個方式的剖面圖；圖12是說明電晶體的一個方式的剖面圖；圖13是說明半導體裝置的一個方式的剖面圖；圖14A和圖14B是示出半導體裝置的一個方式的電路圖；圖15是示出半導體裝置的一個方式的方塊圖；圖16是示出半導體裝置的一個方式的方塊圖；圖17是示出半導體裝置的一個方式的方塊圖；圖18是示出所製造的樣本的TDS分析結果的圖；圖19A和圖19B是示出所製造的樣本的氧分子脫離 量的圖；圖20A和圖20B是示出所製造的樣本的TDS分析結果的圖；圖21是示出所製造的樣本中的功率與每單位面積的自旋數的關係的圖；圖22是示出所製造的樣本中的矽烷流量與每單位面積的自旋數的關係的圖；圖23是示出所製造的樣本的CPM測定結果的圖；圖24A和圖24B是示出所製造的樣本的電流-電壓特性的初期特性的圖；圖25A至圖25D是示出所製造的樣本的電流-電壓特性的初期特性的圖；圖26是示出用於C-V測定的MOS結構元件的圖；圖27A至圖27D是示出所製造的樣本的C-V測定結果的圖；圖28A至圖28D是示出所製造的樣本的ESR測定結果的圖；圖29是示出所製造的樣本的缺陷密度與滯環量的關係的圖。
下面，將參照圖式詳細說明本發明的實施方式。但是，本發明不侷限於在下文中所說明的內容，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式 和詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。另外，在下面所說明的實施方式及實施例中，在不同的圖式中使用相同的元件符號或相同的陰影線表示相同部分或具有相同功能的部分，而省略反復說明。
注意，在本說明書所說明的每一個圖式中，有時為了明確起見，誇大表示各結構的大小、膜的厚度、區域。因此，本發明並不一定限定於該尺度。
另外，在本說明書中使用的“第一”、“第二”、“第三”等的序數是為了避免結構要素的混淆而附記的，而不是用於在數目方面上進行限制。因此，例如可以將“第一”適當地替換為“第二”或“第三”等進行說明。
在電路工作的電流方向變化的情況等下，“源極”及“汲極”的功能有時被互相調換。因此，在本說明書等中，可以互相調換使用“源極”和“汲極”。
在本說明書中，當在進行光微影製程之後進行蝕刻製程時，去除在光微影製程中形成的掩模。
實施方式1
在本實施方式中，參照附圖說明作為本發明的一個方式的半導體裝置以及該半導體裝置的製造方法。
圖1A至圖1C示出半導體裝置所具有的電晶體10的俯視圖及剖面圖。圖1A是電晶體10的俯視圖，圖1B是 沿圖1A的點劃線A-B的剖面圖，並且圖1C是沿圖1A的點劃線C-D的剖面圖。另外，在圖1A中，為了明確起見，省略電晶體10的構成要素的一部分(例如，基板11、基底絕緣膜13、閘極絕緣膜17)、保護膜23等。
圖1B及圖1C所示的電晶體10包括：形成在基底絕緣膜13上的閘極電極15；形成在基底絕緣膜13及閘極電極15上的閘極絕緣膜17；具有閘極絕緣膜17介於其之間之重疊於閘極電極15的氧化物半導體膜19；以及與氧化物半導體膜19接觸的一對電極21。另外，具有覆蓋閘極絕緣膜17、氧化物半導體膜19及一對電極21的保護膜23。
設置在本實施方式所示的電晶體10上的保護膜23是包含比滿足化學計量組成的氧多的氧的氧化絕緣膜。更佳地，保護膜23包含氧化物半導體膜19所包括的氧缺陷量以上的氧。包含比滿足化學計量組成的氧多的氧的氧化絕緣膜是藉由加熱使氧的一部分脫離的氧化絕緣膜。因此，藉由設置藉由加熱使氧的一部分脫離的氧化絕緣膜作為保護膜23，可以藉由加熱處理將氧擴散到氧化物半導體膜19而填補氧化物半導體膜19所包含的氧缺陷。其結果，降低氧化物半導體膜19所包含的氧缺陷量，獲得臨界電壓的負向漂移得到了抑制的電晶體。另外，獲得隨時間的變化或光閘極BT壓力測試所導致的臨界電壓變動少的具有優異的電特性的電晶體。
另外，在電晶體10中，保護膜23所包含的氧直接移 動到氧化物半導體膜19，並從閘極絕緣膜17與保護膜23接觸的區域藉由閘極絕緣膜17移動到氧化物半導體膜19。
另外，在保護膜23中，藉由電子自旋共振法測定的在g=2.001處呈現的信號的自旋密度較佳地低於1.5×1018spins/cm3，更佳地為1.0×1018spins/cm3以下。藉由保護膜23的自旋密度滿足上述範圍，可以降低氧化物半導體膜19與保護膜23的介面以及保護膜23中的缺陷，從而可以降低該區域中的電子捕捉。其結果，在電晶體的電特性中，對於不同汲極電壓的開態電流(on-state current)的上升電壓大致相同。即，可以製造具有優異的電特性的電晶體。另外，保護膜23的上述自旋密度為進行加熱處理之後獲得的值。
作為保護膜23，可以使用厚度為30nm以上且500nm以下，較佳地為100nm以上且400nm以下的氧化矽膜、氮氧化矽膜等。
以下對電晶體10的其他結構的詳細內容進行說明。
雖然對基板11的材質等沒有大限制，但是至少需要具有能夠承受後面的加熱處理的耐熱性。例如，作為基板11，可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以利用使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、使用矽鍺等的化合物半導體基板、SOI(Silicon On Insulator：絕緣體上矽)基板等，並且也可以將在這些基板上設置有半導體元件的基板用作基 板11。
另外，也可以作為基板11使用撓性基板，並且在撓性基板上直接形成基底絕緣膜13及電晶體10。或者，也可以在基板11和基底絕緣膜13之間設置剝離層。剝離層可以用於如下情況，即在其上製造半導體裝置的一部分或全部，然後將其從基板11分離並轉置到其他基板上。此時，也可以將電晶體10轉置到耐熱性低的基板或撓性基板上。
作為基底絕緣膜13，可以舉出氧化矽、氮氧化矽、氮化矽、氮氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁、氧氮化鋁等的膜。另外，藉由作為基底絕緣膜13使用氮化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁等，可以抑制鹼金屬、水、氫等雜質從基板11擴散到氧化物半導體膜19。
閘極電極15可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬元素、以上述金屬元素為成分的合金或組合上述金屬元素的合金等而形成。另外，也可以使用選自錳、鋯中的一個或多個的金屬元素。此外，閘極電極15可以具有單層結構或兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構、以及依次層疊鈦膜、該鈦膜上的鋁膜和其上的鈦膜的三層結構等。此外，也可以使用組合鋁與選自鈦、 鉭、鎢、鉬、鉻、釹、鈧中的元素的膜、組合鋁與上述元素中的多種的合金膜或氮化膜。
另外，閘極電極15也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加氧化矽的銦錫氧化物等透光導電材料。另外，也可以採用上述透光導電材料與上述金屬元素的疊層結構。
另外，較佳的是，在閘極電極15和閘極絕緣膜17之間設置In-Ga-Zn類氧氮化物半導體膜、In-Sn類氧氮化物半導體膜、In-Ga類氧氮化物半導體膜、In-Zn類氧氮化物半導體膜、Sn類氧氮化物半導體膜、In類氧氮化物半導體膜、金屬氮化膜(InN、ZnN等)等。由於上述膜具有5eV以上，較佳地為5.5eV以上的功函數，且該值比氧化物半導體的電子親和力大，所以可以使使用氧化物半導體的電晶體的臨界電壓成為正值，從而可以實現所謂常截止(normally-off)特性的切換元件。例如，在使用In-Ga-Zn類氧氮化物半導體膜的情況下，使用氮濃度至少高於氧化物半導體膜19，具體為7atoms%以上的In-Ga-Zn類氧氮化物半導體膜。
閘極絕緣膜17例如使用氧化矽、氮氧化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵或Ga-Zn類金屬氧化物等即可，並且以疊層或單層設置閘極絕緣膜17。另外，在閘極絕緣膜17中，在接觸於氧化物半導體膜19的一側也可以使用藉由加熱使氧脫離的氧化絕緣膜。藉由作 為閘極絕緣膜17使用藉由加熱使氧脫離的膜，可以降低氧化物半導體膜19與閘極絕緣膜17的介面的介面態，從而可以獲得電特性劣化少的電晶體。另外，藉由在閘極絕緣膜17的閘極電極一側設置具有阻擋氧、氫、水等的效果的絕緣膜，可以防止氧從氧化物半導體膜19擴散到外部，並可以防止氫、水從外部侵入到氧化物半導體膜19。作為具有阻擋氧、氫、水等的效果的絕緣膜，可以舉出氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。
此外，藉由作為閘極絕緣膜17使用矽酸鉿(HfSiOx)、添加有氮的矽酸鉿(HfSixOyNz)、添加有氮的鋁酸鉿(HfAlxOyNz)、氧化鉿、氧化釔等high-k材料，可以降低電晶體的閘極洩漏。
較佳的是，將閘極絕緣膜17的厚度設定為5nm以上且400nm以下，較佳地設定為10nm以上且300nm以下，更佳地設定為50nm以上且250nm以下。
氧化物半導體膜19至少包含銦(In)或鋅(Zn)較佳。或者，包含In和Zn的兩者較佳。另外，為了減少使用該氧化物半導體的電晶體的電特性偏差，除了上述元素以外，還具有一種或多種穩定劑(stabilizer)較佳。
作為穩定劑，可以舉出鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)或鋯(Zr)等。另外，作為其他穩定劑，可以舉出鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、 鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)等。
例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅；二元金屬氧化物諸如In-Zn類金屬氧化物、Sn-Zn類金屬氧化物、Al-Zn類金屬氧化物、Zn-Mg類金屬氧化物、Sn-Mg類金屬氧化物、In-Mg類金屬氧化物、In-Ga類金屬氧化物；三元金屬氧化物諸如In-Ga-Zn類金屬氧化物(也稱為IGZO)、In-Al-Zn類金屬氧化物、In-Sn-Zn類金屬氧化物、Sn-Ga-Zn類金屬氧化物、Al-Ga-Zn類金屬氧化物、Sn-Al-Zn類金屬氧化物、In-Hf-Zn類金屬氧化物、In-La-Zn類金屬氧化物、In-Ce-Zn類金屬氧化物、In-Pr-Zn類金屬氧化物、In-Nd-Zn類金屬氧化物、In-Sm-Zn類金屬氧化物、In-Eu-Zn類金屬氧化物、In-Gd-Zn類金屬氧化物、In-Tb-Zn類金屬氧化物、In-Dy-Zn類金屬氧化物、In-Ho-Zn類金屬氧化物、In-Er-Zn類金屬氧化物、In-Tm-Zn類金屬氧化物、In-Yb-Zn類金屬氧化物、In-Lu-Zn類金屬氧化物；以及四元金屬氧化物諸如In-Sn-Ga-Zn類金屬氧化物、In-Hf-Ga-Zn類金屬氧化物、In-Al-Ga-Zn類金屬氧化物、In-Sn-Al-Zn類金屬氧化物、In-Sn-Hf-Zn類金屬氧化物、In-Hf-Al-Zn類金屬氧化物。
注意，在此，例如In-Ga-Zn類金屬氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對於In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，作為氧化物半導體，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
例如，可以使用In：Ga：Zn=1：1：1(=1/3：1/3：1/3)、In：Ga：Zn=2：2：1(=2/5：2/5：1/5)或In：Ga：Zn=3：1：2(=1/2：1/6：1/3)的原子數比的In-Ga-Zn類金屬氧化物或與該組成相似的氧化物。或者，可以使用In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的原子數比的In-Sn-Zn類金屬氧化物或與該組成相似的氧化物。另外，金屬氧化物的原子數比作為誤差包括上述原子數比的±20%的變動。
但是，所公開的發明不侷限於此，可以根據所需要的半導體特性及電特性(場效應遷移率、臨界電壓等)而使用具有適當的組成的氧化物。另外，較佳的是，採用適當的載流子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間距離以及密度等，以得到所需要的半導體特性及電特性。
例如，當使用In-Sn-Zn類金屬氧化物時可以較容易獲得高的遷移率。但是，當使用In-Ga-Zn類金屬氧化物時也可以藉由降低塊體(bulk)內缺陷密度來提高遷移率。
注意，可以用於形成氧化物半導體膜19的金屬氧化 物的能隙為2eV以上，較佳地為2.5eV以上，更佳地為3eV以上。像這樣，藉由使用能隙寬的氧化物半導體，可以降低電晶體的關態電流(off-state current)。
另外，氧化物半導體膜19可以為非晶結構、單晶結構或多晶結構。
另外，氧化物半導體膜19例如可以具有非單晶。非單晶例如包括CAAC(C Axis Aligned Crystal：C軸配向結晶)、多晶、微晶和非晶部中的一種以上。非晶部的缺陷態密度高於微晶和CAAC的缺陷態密度。另外，微晶的缺陷態密度高於CAAC的缺陷態密度。注意，將包括CAAC的氧化物半導體稱為CAAC-OS(C Axis Aligned Crystal Oxide Semiconductor：C軸配向結晶氧化物半導體)。在CAAC-OS中，例如c軸配向且a軸及/或b軸在宏觀上不一致。
氧化物半導體膜19例如可以包括微晶。注意，將包括微晶的氧化物半導體稱為微晶氧化物半導體。微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。
例如，氧化物半導體膜19可以包括非晶部。注意，將包括非晶部的氧化物半導體稱為非晶氧化物半導體。非晶氧化物半導體膜例如具有無秩序的原子排列且不具有結晶成分。或者，非晶氧化物半導體膜例如是完全的非晶，並且不具有結晶部。
另外，氧化物半導體膜19可以是CAAC-OS、微晶氧 化物半導體和非晶氧化物半導體的混合膜。混合膜例如包括非晶氧化物半導體的區域、微晶氧化物半導體的區域和CAAC-OS的區域。並且，混合膜例如可以具有包括非晶氧化物半導體的區域、微晶氧化物半導體的區域和CAAC-OS的區域的疊層結構。
另外，氧化物半導體膜19例如可以具有單晶。氧化物半導體膜具有多個結晶部，並且該結晶部的c軸較佳地在平行於形成有氧化物半導體膜的表面的法線向量或氧化物半導體膜的表面的法線向量的方向上一致。注意，在不同的結晶部之間，一個結晶部的a軸和b軸的方向可以與另一個結晶部的a軸和b軸的方向不同。這種氧化物半導體膜的一個例子是CAAC-OS膜。
在此，說明CAAC-OS膜的詳細結構。CAAC-OS膜中的結晶部是可以收容在一個邊長小於100nm的立方體內的尺寸。在利用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，不能明確地觀察到CAAC-OS膜所包括的結晶部與結晶部之間的邊界。另外，在TEM的影像中，不能明確地觀察到CAAC-OS膜中的明確的晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
在包括在CAAC-OS膜中的結晶部中，例如c軸在平行於形成有CAAC-OS膜的表面的法線向量或CAAC-OS膜的表面的法線向量的方向上一致。並且，當從垂直於ab面的方向看時金屬原子排列為三角形或六角形，當從 垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。注意，在不同的結晶部之間，一個結晶部的a軸和b軸的方向可以與另一個結晶部的a軸和b軸的方向不同。在本說明書中，“垂直”的用語包括80°以上且100°以下的範圍，較佳地包括85°以上且95°以下的範圍。並且，“平行”的用語包括-10°以上且10°以下的範圍，較佳地包括-5°以上且5°以下的範圍。
在CAAC-OS膜中，結晶部的分佈不一定是均勻的。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側產生結晶生長的情況下，有時氧化物半導體膜的表面附近的結晶部所占的比例高於形成有氧化物半導體膜的表面附近的結晶部所占的比例。另外，當將雜質添加到CAAC-OS膜時，有時在添加有該雜質的區域中結晶部的結晶性降低。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於形成有CAAC-OS膜的表面的法線向量或CAAC-OS膜的表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(形成有CAAC-OS膜的表面的剖面形狀或CAAC-OS膜的表面的剖面形狀)c軸的方向可以彼此不同。另外，結晶部在成膜時或者在成膜之後藉由諸如加熱處理等晶化處理形成。因此，結晶部的c軸在平行於形成有CAAC-OS膜的表面的法線向量或CAAC-OS膜的表面的法線向量的方向上一致。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫 外光的照射的電特性變動小。因此，該電晶體具有高可靠性。
另外，氧化物半導體膜19也可以採用層疊有多個氧化物半導體膜的結構。例如，也可以作為氧化物半導體膜19採用第一氧化物半導體膜和第二氧化物半導體膜的疊層，並且作為第一氧化物半導體膜和第二氧化物半導體膜分別使用不同組成的金屬氧化物。例如，也可以作為第一氧化物半導體膜使用二元金屬氧化物至四元金屬氧化物之一，而作為第二氧化物半導體膜使用與第一氧化物半導體膜不同的二元金屬氧化物至四元金屬氧化物。
此外，也可以使第一氧化物半導體膜與第二氧化物半導體膜的構成元素相同，並使兩者的組成不同。例如，也可以將第一氧化物半導體膜的原子數比設定為In：Ga：Zn=1：1：1，將第二氧化物半導體膜的原子數比設定為In：Ga：Zn=3：1：2。另外，也可以將第一氧化物半導體膜的原子數比設定為In：Ga：Zn=1：3：2，將第二氧化物半導體膜的原子數比設定為In：Ga：Zn=2：1：3。另外，各氧化物半導體膜的原子數比作為誤差包括上述原子數比的±20%的變動。
此時，較佳的是，將第一氧化物半導體膜和第二氧化物半導體膜中的離閘極電極近的一側(通道一側)的氧化物半導體膜的In與Ga的含量比設定為In>Ga。另外，較佳的是，將離閘極電極遠的一側(背通道一側)的氧化物半導體膜的In與Ga的含量比設定為InGa。
在氧化物半導體中，重金屬的s軌道主要有助於載流子傳導，並且藉由增加In的含率增加s軌道的重疊，由此具有In>Ga的組成的氧化物的遷移率比具有InGa的組成的氧化物高。另外，Ga的氧缺陷的形成能量比In大而Ga不容易產生氧缺陷，由此具有InGa的組成的氧化物與具有In>Ga的組成的氧化物相比具有穩定的特性。
藉由在通道一側使用具有In>Ga的組成的氧化物半導體並在背通道一側使用具有InGa的組成的氧化物半導體，可以進一步提高電晶體的場效應遷移率及可靠性。
另外，也可以作為第一氧化物半導體膜和第二氧化物半導體膜使用結晶性不同的氧化物半導體。就是說，也可以採用適當地組合單晶氧化物半導體、多晶氧化物半導體、微晶氧化物半導體、非晶氧化物半導體或CAAC-OS的結構。此外，在第一氧化物半導體膜和第二氧化物半導體膜中的至少一方使用非晶氧化物半導體時，可以緩和氧化物半導體膜19的內部應力或外部應力，降低電晶體的特性不均勻。另外，能夠進一步提高電晶體的可靠性。
氧化物半導體膜19的厚度為1nm以上且100nm以下，較佳地為1nm以上且50nm以下，更佳地為1nm以上且30nm以下，進一步佳地為3nm以上且20nm以下。
另外，較佳的是，在氧化物半導體膜19中，鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，更佳地為2×1016atoms/cm3以下。這是因為如下緣故：鹼金屬及鹼土金屬當與氧化物半導體接合時有時生成載流子，而成為 使電晶體的關態電流上升的原因。
此外，氧化物半導體膜19也可以含有5×1018atoms/cm3以下的氮。
一對電極21作為導電材料使用由鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢構成的單體金屬或以這些元素為主要成分的合金的單層結構或疊層結構。例如，可以舉出如下結構：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；在鎢膜上層疊鈦膜的兩層結構；在銅-鎂-鋁合金膜上層疊銅膜的兩層結構；在鈦膜或氮化鈦膜上層疊鋁膜或銅膜，在其上還形成鈦膜或氮化鈦膜的三層結構；以及在鉬膜或氮化鉬膜上層疊鋁膜或銅膜，在其上還形成鉬膜或氮化鉬膜的三層結構等。另外，還可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
注意，雖然在此在氧化物半導體膜19和保護膜23之間設置一對電極21，但是也可以在閘極絕緣膜17和氧化物半導體膜19之間設置一對電極21。
接著，使用圖2A至圖2D說明圖1A至圖1C所示的電晶體的製造方法。
如圖2A所示的那樣，在基板11上形成基底絕緣膜13及閘極電極15，並且在閘極電極15上形成閘極絕緣膜17。接著，在閘極絕緣膜17上形成氧化物半導體膜18。
基底絕緣膜13藉由濺射法、CVD法等形成。在此，藉由CVD法形成厚度為100nm的氮氧化矽膜。
以下示出閘極電極15的形成方法。首先，藉由濺射 法、CVD法、蒸鍍法等形成導電膜，並且藉由光微影製程在導電膜上形成掩模。接著，用該掩模對導電膜的一部分進行蝕刻來形成閘極電極15。然後，去除掩模。
另外，也可以藉由電鍍法、印刷法、噴墨法等形成閘極電極15而代替上述形成方法。
在此，藉由濺射法形成厚度為100nm的鎢膜。接著，藉由光微影製程形成掩模，用該掩模對鎢膜進行乾蝕刻，從而形成閘極電極15。
閘極絕緣膜17藉由濺射法、CVD法、蒸鍍法等形成。
在此，在藉由CVD法形成厚度為50nm的氮化矽膜之後，藉由CVD法形成厚度為200nm的氮氧化矽膜，從而形成閘極絕緣膜17。
氧化物半導體膜18藉由濺射法、塗敷法、脈衝雷射蒸鍍法、雷射燒蝕法等形成。
在藉由濺射法形成氧化物半導體膜18的情況下，作為用來產生電漿的電源裝置，可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
作為濺射氣體，適當地使用稀有氣體(典型的是氬)氛圍、氧氛圍、稀有氣體和氧的混合氣體氛圍。此外，當採用稀有氣體和氧的混合氣體時，較佳的是，增高相對於稀有氣體的氧氣體比例。
另外，根據所形成的氧化物半導體膜18的組成而適當地選擇靶材，即可。
另外，在當形成氧化物半導體膜18時例如使用濺射法的情況下，藉由將基板溫度設定為150℃以上且750℃以下，較佳地設定為150℃以上且450℃以下，更佳地設定為200℃以上且350℃以下來形成氧化物半導體膜18，可以形成CAAC-OS膜。
另外，CAAC-OS膜例如使用多晶的氧化物半導體濺射用靶材且利用濺射法形成。當離子碰撞到該濺射用靶材時，有時包含在濺射用靶材中的結晶區從a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，藉由使該平板狀的濺射粒子保持結晶狀態到達基板，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，採用如下條件較佳。
藉由抑制成膜時的雜質的混入，可以抑制雜質所導致的結晶態的損壞。例如，降低存在於沉積室內的雜質(氫、水、二氧化碳及氮等)的濃度即可。另外，降低成膜氣體中的雜質濃度即可。明確而言，使用露點為-80℃以下，較佳地為-100℃以下的成膜氣體。
另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，將基板加熱溫度設定為100℃以上且低於基板的應變點，較佳地為200℃以上且500℃以下來進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，使濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對 功率進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳地設定為100vol.%。
以下，作為濺射用靶材的一個例子示出In-Ga-Zn類金屬氧化物靶材。
藉由將InOx粉末、GaOY粉末及ZnOZ粉末以規定的莫耳數混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，來得到多晶的In-Ga-Zn類金屬氧化物靶材。另外，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，可以根據所製造的濺射用靶材適當地改變粉末的種類及其混合的莫耳數比例。
接著，如圖2B所示的那樣，在閘極絕緣膜17上以與閘極電極15的一部分重疊的方式形成經過元件分離的氧化物半導體膜19。藉由光微影製程在氧化物半導體膜18上形成掩模，然後用該掩模對氧化物半導體膜18的一部分進行蝕刻，從而可以形成經過元件分離的氧化物半導體膜19。
另外，藉由印刷法形成氧化物半導體膜19，可以直接形成經過元件分離的氧化物半導體膜19。
在此，藉由濺射法形成厚度為35nm的氧化物半導體膜18，然後在該氧化物半導體膜18上形成掩模，對氧化物半導體膜18的一部分選擇性地進行蝕刻，從而形成氧化物半導體膜19。然後，去除掩模。
接著，如圖2C所示的那樣，形成一對電極21。
以下示出一對電極21的形成方法。首先，藉由濺射法、CVD法、蒸鍍法等形成導電膜，接著，藉由光微影製程在該導電膜上形成掩模。接著，用該掩模對導電膜進行蝕刻來形成一對電極21。然後，去除掩模。
在此，藉由濺射法依次層疊厚度為50nm的鎢膜、厚度為400nm的鋁膜及厚度為100nm的鈦膜。接著，藉由光微影製程在鈦膜上形成掩模，用該掩模對鎢膜、鋁膜及鈦膜進行乾蝕刻，從而形成一對電極21。
另外，在形成一對電極21之後，為了去除蝕刻殘渣，進行洗滌處理較佳。藉由進行該洗滌處理，可以抑制一對電極21的短路。該洗滌處理可以藉由使用TMAH(Tetramethylammonium Hydroxide：四甲基氫氧化銨)溶液等鹼性溶液、稀氫氟酸、草酸、磷酸等酸性的溶液或者水進行。
接著，如圖2D所示的那樣，形成保護膜23。
在形成一對電極21之後，將安裝在電漿CVD設備的進行了真空排氣的處理室內的基板11的溫度保持為180℃以上且260℃以下，較佳地為180℃以上且250℃以下，更佳地為180℃以上且230℃以下，將來源氣體導入處理室將處理室內的壓力設定為100Pa以上且250Pa以下，較佳地設定為100Pa以上且200Pa以下，並對設置在處理室內的電極供應0.17W/cm2以上且0.5W/cm2以下，較佳地為0.25W/cm2以上且0.40W/cm2以下，更佳地為 0.26W/cm2以上且0.35W/cm2以下的高頻功率，以上述條件在基板11上形成氧化矽膜或氮氧化矽膜作為保護膜23。
作為保護膜23的來源氣體，使用包含矽的沉積氣體及氧化氣體較佳。作為包含矽的沉積氣體的典型例子，可以舉出矽烷、乙矽烷、丙矽烷、氟化矽烷等。作為氧化氣體，可以舉出氧、臭氧、一氧化二氮、二氧化氮等。
當作為保護膜23的成膜條件在上述壓力的處理室中供應上述功率密度的高頻功率時，在電漿中來源氣體的分解效率得到提高，氧自由基增加，包含矽的沉積氣體的氧化進展，因此保護膜23中的氧含量多於化學計量組成。然而，當基板溫度是上述溫度時，由於矽與氧的接合力弱，所以由於加熱而氧的一部分脫離。其結果，可以形成包含比滿足化學計量組成的氧多的氧的氧化絕緣膜。即，可以形成藉由加熱使氧的一部分脫離的氧化絕緣膜。
另外，藉由作為保護膜23的來源氣體提高相對於氧化氣體的包含矽的沉積氣體的比率且將高頻功率設定為上述功率密度，可以提高沉積速度，並可以增加保護膜的氧含量。
在此，作為來源氣體使用流量為160sccm的矽烷及流量為4000sccm的一氧化二氮，將處理室的壓力設定為200Pa，將基板溫度設定為220℃，使用27.12MHz的高頻電源向平行平板電極供應1500W的高頻功率，在該條件下藉由電漿CVD法形成厚度為400nm的氮氧化矽膜作為 保護膜23。另外，電漿CVD設備是電極面積為6000cm2的平行平板型電漿CVD設備，所供應的功率的換算為每單位面積的功率(功率密度)為0.25W/cm2。
接著，藉由進行加熱處理將保護膜23所包含的氧擴散到氧化物半導體膜19來填補氧化物半導體膜19所包含的氧缺陷，可以降低氧化物半導體膜19所包含的氧缺陷量。另外，由於進行形成保護膜23後的加熱處理，所以在保護膜23中藉由電子自旋共振法測定的在g=2.001處呈現的信號的自旋密度低於1.5×1018spins/cm3，較佳地為1.0×1018spins/cm3以下。該加熱處理的溫度典型為150℃以上且低於基板的應變點，較佳地為250℃以上且450℃以下，更佳地為300℃以上且450℃以下。
另外，藉由將該加熱處理的溫度設定為高於保護膜23的成膜溫度，可以將更多的保護膜23所包含的氧擴散到氧化物半導體膜19來填補氧化物半導體膜19所包含的氧缺陷。可以將此時的加熱處理的溫度設定為250℃以上且低於基板的應變點，較佳地設定為250℃以上且450℃以下，更佳地設定為300℃以上且450℃以下。
該加熱處理可以使用電爐、RTA(Rapid Thermal Anneal：快速熱退火)裝置等。藉由使用RTA裝置，只在短時間內可以以基板的應變點以上的溫度進行熱處理。因此，可以縮短將氧從保護膜23擴散到氧化物半導體膜19的時間。
加熱處理可以在氮、氧、超乾燥空氣(水的含量為 20ppm以下，較佳地為1ppm以下，更佳地為10ppb以下的空氣)、或稀有氣體(氬、氦等)的氛圍下進行。
在此，在氮及氧氛圍下進行350℃、1小時的加熱處理將保護膜23所包含的氧擴散到氧化物半導體膜19。在本實施方式中，可以藉由從保護膜23的固相擴散將氧擴散到氧化物半導體膜19，所以可以在損傷較少的情況下對氧化物半導體膜19添加氧。
藉由上述製程可以製造臨界電壓的負向漂移得到了抑制的具有優異的電特性的電晶體。另外，可以製造隨時間的變化或光閘極BT壓力測試所導致的電特性變動少的可靠性高的電晶體。
接著，使用圖3至圖4E說明與圖1A至圖1C不同的結構的電晶體。在此，使用圖3說明以接觸於氧化物半導體膜的方式設置與電晶體10相比更緻密且膜密度高的膜的結構。
圖3所示的電晶體30具有設置在基板11上的基底絕緣膜13及形成在基底絕緣膜13上的閘極電極15。另外，在基底絕緣膜13及閘極電極15上形成包括絕緣膜31及絕緣膜32的閘極絕緣膜33，並且具有具有閘極絕緣膜33介於其之間之重疊於閘極電極15的氧化物半導體膜20及接觸於氧化物半導體膜20的一對電極21。另外，在閘極絕緣膜33、氧化物半導體膜20及一對電極21上形成包括絕緣膜34及絕緣膜36的保護膜37。
在本實施方式所示的電晶體30中，氧化物半導體膜 20暴露於產生在氧化氛圍中的電漿。作為氧化氛圍，可以舉出氧、臭氧、一氧化二氮等的氛圍。再者，在電漿處理中，較佳的是，使用平行平板型電漿CVD設備，將氧化物半導體膜暴露於在對上部電極施加偏壓且對安裝有基板11的下部電極不施加偏壓的狀態下產生的電漿。其結果，在損傷較少的情況下將氧供應到氧化物半導體膜20，所以可以降低氧化物半導體膜20所包含的氧缺陷量。
另外，在電晶體30中，以接觸於氧化物半導體膜20的方式形成有絕緣膜32及絕緣膜34。絕緣膜32及絕緣膜34是緻密的膜，膜密度高。因此，在之後進行的形成絕緣膜36的製程中，可以降低對氧化物半導體膜20造成損傷。
作為絕緣膜32及絕緣膜34，可以使用厚度為5nm以上且400nm以下，較佳地為5nm以上且50nm以下，更佳地為10nm以上且30nm以下的氧化矽膜、氮氧化矽膜等。
另外，設置在電晶體30上的保護膜37的一部分的絕緣膜36是包含比滿足化學計量組成的氧多的氧的氧化絕緣膜。更佳地，絕緣膜36包含氧化物半導體膜20所包含的氧缺陷量以上的氧。包含比滿足化學計量組成的氧多的氧的氧化絕緣膜是藉由加熱使氧的一部分脫離的氧化絕緣膜。因此，藉由設置藉由加熱使氧的一部分脫離的氧化絕緣膜作為保護膜37，可以藉由加熱處理將氧擴散到氧化 物半導體膜20。藉由該加熱處理，使絕緣膜36所包含的氧擴散到氧化物半導體膜20，從而可以填補氧化物半導體膜20所包含的氧缺陷。其結果，降低氧化物半導體膜20所包含的氧缺陷量，獲得臨界電壓的負向漂移得到了抑制的電晶體。另外，獲得隨時間的變化或光閘極BT壓力測試所導致的臨界電壓變動少的具有優異的電特性的電晶體。
另外，在電晶體30中，包含在絕緣膜36中的氧藉由絕緣膜31、絕緣膜32和絕緣膜34中的一個以上移動到氧化物半導體膜20。
接著，使用圖4A至圖4D說明圖3所示的電晶體的製造方法。
如圖4A所示的那樣，與實施方式1同樣地，在基板11上形成基底絕緣膜13及閘極電極15。接著，形成用作閘極絕緣膜33的絕緣膜31及絕緣膜32。
藉由CVD法形成厚度為5nm以上且400nm以下的氮化矽膜或氮氧化矽膜來形成絕緣膜31。接著，藉由CVD法形成厚度為5nm以上且400nm以下的氧化矽膜或氮氧化矽膜來形成絕緣膜32。另外，以使絕緣膜31及絕緣膜32的兩個絕緣膜的總厚度在圖1A至圖1C所示的電晶體10的閘極絕緣膜17的範圍內的方式適當地選擇絕緣膜31及絕緣膜32的厚度，即可。
在此，將流量為50sccm的矽烷及流量為5000sccm的一氧化二氮用作來源氣體，將處理室的壓力設定為 60Pa，將基板溫度設定為350℃，用27.12MHz的高頻電源向平行平板電極供應1500W的高頻功率，在該條件下藉由電漿CVD法形成厚度為50nm的氮化矽膜作為絕緣膜31。
將流量為20sccm的矽烷及流量為3000sccm的一氧化二氮用作來源氣體，將處理室的壓力設定為40Pa，將基板溫度設定為350℃，使用27.12MHz的高頻電源向平行平板電極供應100W的高頻功率，在該條件下藉由電漿CVD法形成厚度為200nm的氮氧化矽膜。藉由採用該條件，可以形成緻密且膜密度比絕緣膜31高的氮氧化矽膜作為絕緣膜32。
在此，藉由將閘極絕緣膜33的厚度設定為厚，更佳地層疊電阻率為5×1013Ω‧cm以上且1×1015Ω‧cm以下的氮化矽膜和氮氧化矽膜，可以抑制產生在後面形成的電晶體的閘極電極15與氧化物半導體膜20或一對電極21之間的靜電破壞。
接著，如圖4B所示的那樣，與實施方式1同樣地，在閘極絕緣膜33上形成氧化物半導體膜19。
接著，如圖4C所示的那樣，形成一對電極21。接著，將氧化物半導體膜19暴露於在氧化氛圍下產生的電漿，向氧化物半導體膜19供應氧22，從而形成圖4D所示的氧化物半導體膜20。作為氧化氛圍，可以舉出氧、臭氧、一氧化二氮等的氛圍。再者，在電漿處理中，較佳的是，將氧化物半導體膜19暴露於在對安裝有基板11的 下部電極不施加偏壓的狀態下產生的電漿。其結果，可以不使氧化物半導體膜19受損傷並向氧化物半導體膜19供應氧。
在此，對電漿CVD設備的處理室導入一氧化二氮，使用27.12MHz的高頻電源向設置在處理室中的上部電極供應150W的高頻功率，將氧化物半導體膜19暴露於所產生的氧電漿。
接著，在氧化物半導體膜20及一對電極21上形成絕緣膜34。在此，將流量為20sccm的矽烷及流量為3000sccm的一氧化二氮用作來源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為350℃，使用27.12MHz的高頻電源向平行平板電極供應100W的高頻功率，在該條件下藉由電漿CVD法形成厚度為10nm的氮氧化矽膜。藉由採用該條件，可以形成緻密且膜密度比絕緣膜36高的氮氧化矽膜。
接著，也可以對絕緣膜34添加氧35。作為對絕緣膜34添加氧35的方法，可以舉出離子植入法、離子摻雜法、電漿處理等。其結果，可以形成包含比滿足化學計量組成的氧多的氧的氧化絕緣膜作為絕緣膜34。
接著，如圖4E所示的那樣，在絕緣膜34上形成絕緣膜36。與形成在電晶體10上的保護膜23同樣地，將安裝在電漿CVD設備的進行了真空排氣的處理室內的基板11的溫度保持為180℃以上且260℃以下，較佳地為180℃以上且250℃以下，更佳地為180℃以上且230℃以 下，將來源氣體導入處理室將處理室內的壓力設定為100Pa以上且250Pa以下，較佳地設定為100Pa以上且200Pa以下，並對設置在處理室內的電極供應0.17W/cm2以上且0.5W/cm2以下，較佳地為0.25W/cm2以上且0.40W/cm2以下，更佳地為0.26W/cm2以上且0.35W/cm2以下的高頻功率，以上述條件形成氧化矽膜或氮氧化矽膜作為絕緣膜34。
接著，與電晶體10同樣地，藉由進行加熱處理將絕緣膜36所包含的氧擴散到氧化物半導體膜20來填補氧化物半導體膜20所包含的氧缺陷，可以降低氧化物半導體膜20所包含的氧缺陷量。
藉由上述製程可以製造臨界電壓的負向漂移得到了抑制的具有優異的電特性的電晶體。另外，可以製造隨時間的變化或光閘極BT壓力測試所導致的電特性變動少的可靠性高的電晶體。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式2
在本實施方式中，使用圖5A至圖5C說明具有與實施方式1不同的結構的電晶體。本實施方式所示的電晶體100與實施方式1所示的電晶體的不同之處在於：本實施方式所示的電晶體100是頂閘極結構的電晶體。
圖5A至圖5C示出電晶體100的俯視圖及剖面圖。圖5A是電晶體100的俯視圖，圖5B是沿圖5A的點劃線A-B的剖面圖，並且圖5C是沿圖5A的點劃線C-D的剖面圖。另外，在圖5A中，為了明確起見，省略電晶體100的構成要素的一部分(例如，基板101、基底絕緣膜103、閘極絕緣膜109)、保護膜113等。
圖5B及圖5C所示的電晶體100包括：形成在基底絕緣膜103上的氧化物半導體膜105；與氧化物半導體膜105接觸的一對電極107；與基底絕緣膜103、氧化物半導體膜105、一對電極107接觸的閘極絕緣膜109；以及具有閘極絕緣膜109介於其之間之重疊於氧化物半導體膜105的閘極電極111。另外，也可以具有覆蓋閘極絕緣膜109及閘極電極111的保護膜113以及在閘極絕緣膜109及保護膜113的開口部110(參照圖5A)中接觸於一對電極107的佈線115。
設置在本實施方式所示的電晶體100上的保護膜113是包含比滿足化學計量組成的氧多的氧的氧化絕緣膜。更佳地，保護膜113包含氧化物半導體膜105所包含的氧缺陷量以上的氧。包含比滿足化學計量組成的氧多的氧的氧化絕緣膜是藉由加熱使氧的一部分脫離的氧化絕緣膜。因此，藉由設置藉由加熱使氧的一部分脫離的氧化絕緣膜作為保護膜113，可以藉由加熱處理將氧擴散到氧化物半導體膜105而填補氧化物半導體膜105所包含的氧缺陷。其結果，降低氧化物半導體膜105所包含的氧缺陷量，獲得 臨界電壓的負向漂移得到了抑制的電晶體。另外，獲得隨時間的變化或光閘極BT壓力測試所導致的臨界電壓變動少的具有優異的電特性的電晶體。
另外，在電晶體100中，保護膜113所包含的氧藉由基底絕緣膜103及閘極絕緣膜109中的一個以上移動到氧化物半導體膜105。
另外，當在保護膜113中藉由電子自旋共振法測定的在g=2.001處呈現的信號的自旋密度低於1.5×1018spins/cm3，更佳地為1.0×1018spins/cm3以下時，可以實現具有優異的電特性的電晶體，所以是較佳的。
作為保護膜113，可以使用厚度為30nm以上且500nm以下，較佳地為100nm以上且400nm以下的氧化矽膜、氮氧化矽膜等。
以下對電晶體100的其他結構的詳細內容進行說明。
基板101可以適當地使用實施方式1所示的基板11所舉出的基板。
基底絕緣膜103使用藉由加熱使氧的一部分脫離的氧化絕緣膜形成較佳。作為藉由加熱使氧的一部分脫離的氧化絕緣膜，使用包含比滿足化學計量組成的氧多的氧的氧化絕緣膜較佳。藉由加熱使氧的一部分脫離的氧化絕緣膜可以藉由加熱處理將氧擴散到氧化物半導體膜中。作為基底絕緣膜103的典型例子，可以舉出氧化矽、氮氧化矽、氮氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁、氧氮化鋁等。
基底絕緣膜103的厚度為50nm以上，較佳地為200nm以上且3000nm以下，更佳地為300nm以上且1000nm以下。藉由將基底絕緣膜103形成為厚，可以增加基底絕緣膜103的氧脫離量並減少基底絕緣膜103與在後面形成的氧化物半導體膜的介面的介面態。
“藉由加熱使氧的一部分脫離”是指當利用TDS(Thermal Desorption Spcctroscopy：熱脫附譜)分析法時，換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，佳地為3.0×1020atoms/cm3以上。
在上述結構中，藉由加熱使氧的一部分脫離的絕緣膜也可以是氧過剩的氧化矽(SiOx(X>2))。氧過剩的氧化矽(SiOx(X>2))是指每單位體積中的氧原子多於矽原子數的兩倍的氧化矽。每單位體積中的矽原子數及氧原子數為藉由盧瑟福背散射光譜學法測定的值。
在此，以下說明當利用TDS分析時換算為氧原子的氧的脫離量的測量方法。
當進行TDS分析時的氣體的脫離量與光譜的積分值成正比。因此，從絕緣膜的光譜的積分值以及在標準樣本的基準值所占的比例，可以計算出氣體的脫離量。標準樣本的基準值是指包含所定的原子的樣本的在光譜的積分值中原子密度所占的比例。
例如，從對標準樣本的包含所定密度的氫的矽晶片的TDS分析結果及對絕緣膜的TDS分析結果，使用算式1可以算出絕緣膜中的氧分子的脫離量(NO2)。在此，假 定利用TDS分析來得到的被檢出為質量數32的所有光譜都是源自氧分子。作為質量數32的物質，有CH3OH，但是CH3OH存在的可能性低，所以在此不加考慮。另外，因為包含氧原子同位素的質量數為17的氧原子及質量數為18的氧原子的氧分子在自然界中的存在比例極微量，所以不加考慮。
NO2=NH2/SH2×SO2×α (算式1)
NH2是以密度換算從標準樣本脫離的氫分子的值。SH2是當對標準樣本進行TDS分析時的光譜的積分值。在此，將標準樣本的基準值設定為NH2/SH2。SO2是當對絕緣膜進行TDS分析時的光譜的積分值。α是影響到TDS分析中的光譜強度的係數。關於算式1的詳細情況，參照日本專利申請公開平6-275697號公報。另外，上述絕緣膜的氧脫離量是使用電子科學株式會社製造的熱脫附分析裝置EMD-WA1000S/W以包含1×1016atoms/cm2的氫原子的矽晶片為標準樣本來測量的。
此外，在TDS分析中，氧的一部作為氧原子而被檢出。氧分子和氧原子的比率可以從氧分子的離子化比率算出。另外，因為上述α包括氧分子的離子化比率，所以藉由評估氧分子的脫離量，可以估算出氧原子的脫離量。
注意，NO2是氧分子的脫離量。在絕緣膜中，當換算為氧原子時的氧脫離量成為氧分子的脫離量的2倍。
藉由從基底絕緣膜103將氧供應到氧化物半導體膜105中，可以降低基底絕緣膜103與氧化物半導體膜105 之間的介面態。其結果，可以抑制由於電晶體的工作等而有可能產生的電荷等在上述基底絕緣膜103與氧化物半導體膜105之間的介面被俘獲，而可以獲得電特性變動少的電晶體。
換言之，當在氧化物半導體膜105中產生氧缺陷時，電荷在基底絕緣膜103與氧化物半導體膜105的介面上被俘獲，而該電荷影響到電晶體的電特性，但是藉由設置藉由加熱使氧脫離的絕緣膜作為基底絕緣膜103，可以減少氧化物半導體膜105與基底絕緣膜103的介面態，並減小氧化物半導體膜105與基底絕緣膜103的介面的電荷俘獲的影響。
氧化物半導體膜105可以與實施方式1所示的氧化物半導體膜19同樣地形成。
一對電極107可以與實施方式1所示的一對電極21同樣地形成。另外，藉由使一對電極107的通道寬度方向上的長度比氧化物半導體膜105長，再者當從通道長度方向上的交叉部看時使一對電極107覆蓋氧化物半導體膜105的端部，由此增加一對電極107與氧化物半導體膜105接觸的面積，可以降低氧化物半導體膜105與一對電極107的接觸電阻，從而可以提高電晶體的開態電流。
另外，雖然在此在氧化物半導體膜105與閘極絕緣膜109之間設置一對電極107，但是也可以在基底絕緣膜103與氧化物半導體膜105之間設置一對電極107。
閘極絕緣膜109可以與實施方式1所示的閘極絕緣膜 17同樣地形成。
閘極電極111可以與實施方式1所示的閘極電極15同樣地形成。
佈線115可以適當地使用一對電極107所舉出的材料。
接著，使用圖6A至圖6D說明圖5A至圖5C所示的電晶體的製造方法。
如圖6A所示的那樣，在基板101上形成基底絕緣膜103。接著，在基底絕緣膜103上形成氧化物半導體膜105。
基底絕緣膜103藉由濺射法、CVD法等形成。
當利用濺射法形成藉由加熱使氧的一部分脫離的氧化絕緣膜作為基底絕緣膜103時，成膜氣體中的氧量高較佳，並且能夠使用氧或氧和稀有氣體的混合氣體等。典型地，成膜氣體的氧濃度為6%以上且100%以下較佳。
另外，在藉由CVD法形成氧化絕緣膜作為基底絕緣膜103的情況下，起因於來源氣體的氫或水有時混入到氧化絕緣膜中。因此，較佳的是，在藉由CVD法形成氧化絕緣膜之後進行用於脫氫化或脫水化的加熱處理。
再者，藉由對利用CVD法形成的氧化絕緣膜導入氧，可以增加藉由加熱脫離的氧量。作為對氧化絕緣膜導入氧的方法，可以舉出離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等。
在此，氧化物半導體膜105可以適當地採用實施方式 1所示的氧化物半導體膜19相同的形成方法。
另外，為了CAAC-OS膜所包含的結晶部的配向，較佳的是，提高作為氧化物半導體膜的基底絕緣膜的基底絕緣膜103的表面的平坦性。典型地，較佳的是，將基底絕緣膜103的平均面粗糙度(Ra)設定為1nm以下、0.3nm以下或0.1nm以下。注意，在本說明書等中，平均面粗糙度(Ra)是指為了可以應用於曲面而將在JISB0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維來得到的值，使用“將從基準面到指定面的偏差的絕對值平均來得到的值”表示Ra。另外，作為平坦化處理，可以採用如下處理中的一個或多個：化學機械拋光(Chemical Mechanical Polishing：CMP)處理；乾蝕刻處理；以及對真空處理室中引入例如氬氣體等惰性氣體，並施加以被處理面為陰極的電場，來使表面的微細凹凸平坦化的電漿處理(所謂的反濺射)等。
接著，較佳的是，進行加熱處理。藉由進行該加熱處理，可以將基底絕緣膜103所包含的氧的一部分擴散到基底絕緣膜103與氧化物半導體膜105的介面近旁。其結果，可以降低基底絕緣膜103與氧化物半導體膜105的介面近旁的介面態。
加熱處理的溫度典型地為150℃以上且低於基板的應變點，較佳地為250℃以上且450℃以下，更佳地為300℃以上且450℃以下。
在氦、氖、氬、氙、氪等稀有氣體或包含氮的惰性氣 體氛圍中進行加熱處理。或者，也可以在惰性氣體氛圍中進行加熱之後在氧氛圍中進行加熱。另外，較佳的是，上述惰性氣體氛圍及氧氛圍不包含氫、水等。處理時間是3分鐘至24小時。
另外，也可以在基底絕緣膜103上形成在後面成為氧化物半導體膜105的氧化物半導體膜，進行上述加熱處理，然後對該氧化物半導體膜的一部分進行蝕刻，來形成氧化物半導體膜105。藉由進行該製程，可以將基底絕緣膜103所包含的氧中的更多的氧擴散到基底絕緣膜103與氧化物半導體膜105的介面近旁。
接著，如圖6B所示的那樣，形成一對電極107。一對電極107可以適當地採用與實施方式1所示的一對電極21相同的形成方法。或者，也可以藉由印刷法或噴墨法形成一對電極107。
接著，如圖6C所示的那樣，在形成閘極絕緣膜109之後，在閘極絕緣膜109上形成閘極電極111。
閘極絕緣膜109可以適當地採用與實施方式1所示的閘極絕緣膜17相同的形成方法。
另外，氧容易沿形成有CAAC-OS膜的表面或CAAC-OS膜的表面移動。因此，氧容易從經過元件分離的氧化物半導體膜105的側面脫離，容易產生氧缺陷。然而，藉由在氧化物半導體膜105上設置藉由加熱使氧的一部分脫離的氧化絕緣膜和該氧化絕緣膜上的金屬氧化膜作為閘極絕緣膜109，可以抑制氧從氧化物半導體膜105的側面脫 離。其結果，可以抑制氧化物半導體膜105的側面的導電性的上升。
閘極電極111可以適當地採用實施方式1所示的閘極電極15的形成方法。
在此，說明被微型化到曝光裝置的解析度極限以下的寬度的閘極電極的形成方法的一個例子。較佳的是，對用於形成閘極電極111的掩模進行縮小處理(slimming process)形成具有更微細的結構的掩模。作為縮小處理，例如可以採用使用氧自由基等的灰化處理。但是，作為縮小處理，只要是能夠將藉由光微影法等形成的掩模加工為更微細的處理，就可以使用灰化處理以外的方法。另外，由於根據藉由縮小處理形成的掩模決定電晶體的通道長度，所以較佳的是，採用控制性良好的處理。縮小處理的結果，可以將藉由光微影法等形成的掩模微型化到曝光裝置的解析度極限以下，較佳地為1/2以下，更佳地為1/3以下的寬度。例如，所形成的掩模的寬度可以實現20nm以上且2000nm以下，較佳地為50nm以上且350nm以下。另外，藉由在使縮小了的掩模縮退的同時對導電膜進行蝕刻，可以形成被微型化到曝光裝置的解析度極限以下的寬度的閘極電極111。
接著，如圖6D所示的那樣，在閘極絕緣膜109及閘極電極111上形成保護膜113，然後形成與一對電極107連接的佈線115。
與實施方式1所示的保護膜23同樣地，將安裝在電 漿CVD設備的進行了真空排氣的處理室內的基板101的溫度保持為180℃以上且260℃以下，較佳地為180℃以上且250℃以下，更佳地為180℃以上且230℃以下，將來源氣體導入處理室將處理室內的壓力設定為100Pa以上且250Pa以下，較佳地設定為100Pa以上且200Pa以下，並對設置在處理室內的電極供應0.17W/cm2以上且0.5W/cm2以下，較佳地為0.25W/cm2以上且0.40W/cm2以下，更佳地為0.26W/cm2以上且0.35W/cm2以下的高頻功率，以上述條件形成氧化矽膜或氮氧化矽膜作為保護膜113。
藉由作為保護膜113的成膜條件以上述壓力供應上述功率密度的高頻功率，可以形成包含比滿足化學計量組成的氧多的氧的氧化絕緣膜。
接著，與實施方式1同樣地，藉由進行加熱處理將保護膜113所包含的氧擴散到氧化物半導體膜105來填補氧化物半導體膜105所包含的氧缺陷，可以降低氧化物半導體膜105所包含的氧缺陷量。另外，由於進行形成保護膜113後的加熱處理，所以在保護膜113中藉由電子自旋共振法測定的在g=2.001處呈現的信號的自旋密度低於1.5×1018spins/cm3，較佳地為1.0×1018spins/cm3以下。該加熱處理的溫度典型地為150℃以上且低於基板的應變點，較佳地為250℃以上且450℃以下，更佳地為300℃以上且450℃以下。
藉由利用濺射法、CVD法、蒸鍍法等形成導電膜之 後，在該導電膜上形成掩模對導電膜進行蝕刻來形成佈線115。在導電膜上形成的掩模可以適當地使用印刷法、噴墨法、光微影法形成。然後去除掩模。另外，也可以藉由雙鑲嵌法形成佈線115。
藉由上述製程可以製造臨界電壓得到了抑制的負向漂移的具有優異的電特性的電晶體。另外，可以製造隨時間的變化或光閘極BT壓力測試所導致的電特性變動少的可靠性高的電晶體。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式3
在本實施方式中，使用圖7A和圖7B說明具有與實施方式1及實施方式2不同的結構的電晶體。本實施方式所示的電晶體120與實施方式2所示的電晶體100的不同之處在於：在本實施方式所示的電晶體120中，氧化物半導體膜添加有摻雜劑。
圖7A和圖7B示出電晶體120的俯視圖及剖面圖。圖7A是電晶體120的俯視圖，圖7B是沿圖7A的點劃線A-B的剖面圖。另外，在圖7A中，為了明確起見，省略電晶體120的構成要素的一部分(例如，基板101、基底絕緣膜103、閘極絕緣膜109)、保護膜113等。
圖7B所示的電晶體120包括：形成在基底絕緣膜 103上的氧化物半導體膜121；與氧化物半導體膜121接觸的一對電極107；與基底絕緣膜103、氧化物半導體膜121及一對電極107接觸的閘極絕緣膜109；以及具有閘極絕緣膜109介於其之間之重疊於氧化物半導體膜121的閘極電極111。另外，具有覆蓋閘極絕緣膜109及閘極電極111的保護膜113。另外，也可以在閘極絕緣膜109及保護膜113的開口部110(參照圖7A)中具有接觸於一對電極107的佈線115。
本實施方式所示的電晶體120在氧化物半導體膜121中包括：具有閘極絕緣膜109介於其之間之重疊於閘極電極111的第一區域123；添加有摻雜劑的第二區域125；以及與一對電極107接觸的第三區域127。另外，第一區域123及第三區域127沒有添加摻雜劑。以夾著第一區域123的方式設置一對第二區域125。另外，以夾著第一區域123及第二區域125的方式設置一對第三區域127。
第一區域123在電晶體120中用作通道區域。在第三區域127的與一對電極107接觸的區域中，根據一對電極107而氧的一部分擴散到一對電極107，產生氧缺陷，進行n型化。因此，第三區域127的一部分用作源極區及汲極區。由於第二區域添加有摻雜劑而具有高導電率，所以第二區域用作低電阻區域，可以降低通道區域與源極區及汲極區之間的電阻。因此，與實施方式1所示的電晶體100相比，電晶體120可以提高開態電流及場效應遷移率。
作為對第二區域125添加的摻雜劑，可以使用硼、氮、磷及砷中的至少一種以上。或者，可以使用氦、氖、氬、氪和氙中的至少一種以上。另外，摻雜劑也可以適當地組合包含有硼、氮、磷及砷中的一種以上與氦、氖、氬、氪及氙中的一種以上。
另外，包含在第二區域125中的摻雜劑的濃度為5×1018atoms/cm3以上且1×1022atoms/cm3以下，較佳地為5×1018atoms/cm3以上且低於5×1019atoms/cm3。
由於第二區域125包含摻雜劑，所以可以增加載流子密度或缺陷。因此，與不包含摻雜劑的第一區域123及第三區域127相比，第二區域125可以提高導電性。注意，如果使摻雜劑濃度增加得太多，則摻雜劑阻礙載流子的遷移，導致第二區域125的導電性的降低。
第二區域125的導電率為0.1S/cm以上且1000S/cm以下，較佳地為10S/cm以上且1000S/cm以下。
接著，使用圖6A至圖7B說明本實施方式所示的電晶體120的製造方法。
與實施方式1同樣地，藉由圖6A至圖6C的製程在基板101上形成基底絕緣膜103，在基底絕緣膜103上形成氧化物半導體膜121，並且在氧化物半導體膜121上形成一對電極107。接著，在氧化物半導體膜121及一對電極107上形成閘極絕緣膜109，並且以具有閘極絕緣膜109介於其之間之重疊於氧化物半導體膜121的一部分的方式形成閘極電極111。
接著，將一對電極107及閘極電極111用作掩模，對氧化物半導體膜121添加摻雜劑。作為對氧化物半導體膜121添加摻雜劑的方法，可以使用離子摻雜法或離子植入法。
此外，雖然示出了在覆蓋氧化物半導體膜121地形成有閘極絕緣膜109的狀態下對上述氧化物半導體膜121添加摻雜劑的情況，但是也可以在氧化物半導體膜121露出的狀態下添加摻雜劑。
再者，也可以採用離子摻雜法或離子植入法等注入之外的方法進行上述摻雜劑的添加。例如，藉由在包含所添加的元素的氣體氛圍下產生電漿，並對氧化物半導體膜121進行電漿處理，可以添加摻雜劑。作為上述產生電漿的裝置，可以使用乾蝕刻裝置、電漿CVD設備等。
另外，也可以在加熱基板101的同時進行摻雜劑的添加處理。
在此，藉由離子植入法對氧化物半導體膜121添加磷。
然後，進行加熱處理。作為該加熱處理的溫度，典型地採用150℃以上且450℃以下，較佳地為250℃以上且325℃以下的溫度。或者，也可以以將溫度從250℃逐漸上升到325℃的方式進行加熱。
藉由該加熱處理，可以提高第二區域125的導電率。另外，在該加熱處理中，第一區域123、第二區域125及第三區域127成為多晶結構、非晶結構或CAAC-OS。
然後，與實施方式1同樣地，形成保護膜113，進行加熱處理將包含在保護膜113中的氧擴散到氧化物半導體膜121來降低氧化物半導體膜121的氧缺陷，然後形成佈線115，從而可以形成圖7A和圖7B所示的電晶體120。
在本實施方式所示的電晶體120中，氧化物半導體膜121在成為通道區域的第一區域123與用作源極區及汲極區的第三區域127之間具有作為低電阻區域的第二區域125。因此，與實施方式2所示的電晶體100相比，可以降低通道區域與源極區及汲極區之間的電阻，從而可以製造開態電流得到了提高的電晶體。另外，藉由在電晶體120上設置保護膜113，可以製造臨界電壓的負向漂移得到了抑制的具有優異的電特性的電晶體。另外，可以製造隨時間的變化或光閘極BT壓力測試所導致的電特性變動少的可靠性高的電晶體。
另外，在電晶體120中，保護膜113所包含的氧藉由基底絕緣膜103及閘極絕緣膜109中的一個以上移動到氧化物半導體膜121。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式4
在本實施方式中，使用圖8A和圖8B說明具有與實施方式1至實施方式3不同的結構的電晶體。本實施方式 所示的電晶體130與其他實施方式所示的電晶體的不同之處在於氧化物半導體膜的結構：在本實施方式所示的電晶體130中，在通道區域與源極區及汲極區之間具有電場緩和區域。
圖8A和圖8B示出電晶體130的俯視圖及剖面圖。圖8A是電晶體130的俯視圖，圖8B是沿圖8A的點劃線A-B的剖面圖。另外，在圖8A中，為了明確起見，省略電晶體130的構成要素的一部分(例如，基板101、基底絕緣膜103、閘極絕緣膜109)、保護膜113等。
圖8B所示的電晶體130包括：設置在基板101上的基底絕緣膜103；形成在基底絕緣膜103上的氧化物半導體膜131；與氧化物半導體膜131接觸的一對電極139；與基底絕緣膜103、氧化物半導體膜131及一對電極139接觸的閘極絕緣膜109；以及具有閘極絕緣膜109介於其之間之重疊於氧化物半導體膜131的閘極電極111。另外，具有覆蓋閘極絕緣膜109及閘極電極111的保護膜113。另外，也可以在閘極絕緣膜109及保護膜113的開口部110中具有接觸於一對電極139的佈線115。
本實施方式所示的電晶體130在氧化物半導體膜131中包括：具有閘極絕緣膜109介於其之間之重疊於閘極電極111的第一區域133；添加有摻雜劑的第二區域135；以及與一對電極139接觸的添加有摻雜劑的第三區域137。另外，第一區域133沒有添加摻雜劑。以夾著第一區域133的方式設置一對第二區域135。另外，以夾著第 一區域133及第二區域135的方式設置一對第三區域137。
作為對第二區域135及第三區域137添加的摻雜劑，可以適當地使用與實施方式3所示的第二區域125相同的摻雜劑。
另外，可以使第二區域135及第三區域137所包含的摻雜劑的濃度及導電率與實施方式3所示的第二區域125的摻雜劑的濃度及導電率相同。另外，在本實施方式中，第三區域137的摻雜劑的濃度及導電率比第二區域135的濃度及導電率高。
第一區域133在電晶體130中用作通道區域。第二區域135用作電場緩和區域。在第三區域137的與一對電極139接觸的區域中，根據一對電極139的材料而氧的一部分擴散到一對電極139，產生氧缺陷，進行n型化。另外，由於第三區域137添加有摻雜劑而具有高導電率，所以與實施方式2所示的電晶體120相比，更可以降低第三區域137與一對電極139的接觸電阻。因此，與實施方式2所示的電晶體相比，電晶體130可以提高開態電流及場效應遷移率。
此外，為了對第三區域137添加摻雜劑，較佳的是，將一對電極139的厚度減薄，典型地將其設定為10nm以上且100nm以下，較佳地設定為20nm以上且50nm以下。
接著，使用圖6A至圖8B說明本實施方式所示的電 晶體130的製造方法。
與實施方式2同樣地，藉由圖6A至圖6C的製程在基板101上形成基底絕緣膜103，在基底絕緣膜103上形成氧化物半導體膜131，並且在氧化物半導體膜131上形成一對電極139(參照圖8B)。接著，在氧化物半導體膜131及一對電極139上形成閘極絕緣膜109，並且以具有閘極絕緣膜109介於其之間之重疊於氧化物半導體膜131的一部分的方式形成閘極電極111。
接著，將閘極電極111用作掩模，對氧化物半導體膜131添加摻雜劑。作為添加摻雜劑的方法，可以適當地使用實施方式2所示的方法。另外，在本實施方式中，不僅對第二區域135添加摻雜劑，而且對第三區域137添加摻雜劑。再者，第三區域137的摻雜劑濃度比第二區域135的摻雜劑濃度高。因此，以使摻雜劑濃度的分佈的峰值位於第三區域137的方式適當地使用添加方法的條件。此時，第三區域137與一對電極139重疊，而第二區域135與一對電極139不重疊。因此，由於在第二區域135中摻雜濃度的分佈的峰值位於基底絕緣膜103，所以第二區域135中的摻雜劑濃度比第三區域137的摻雜劑濃度低。
然後，進行加熱處理。作為該加熱處理的溫度，典型地採用150℃以上且450℃以下，較佳地為250℃以上且325℃以下的溫度。或者，也可以以將溫度從250℃逐漸上升到325℃的方式進行加熱。
藉由該加熱處理，可以提高第二區域135及第三區域 137的導電率。另外，在該加熱處理中，第一區域133、第二區域135及第三區域137成為多晶結構、非晶結構或CAAC-OS。
然後，與實施方式2同樣地，形成保護膜113，進行加熱處理將包含在保護膜113中的氧擴散到氧化物半導體膜131來降低氧缺陷量，然後形成佈線115，從而可以形成圖8A和圖8B所示的電晶體130。
在本實施方式所示的電晶體130的氧化物半導體膜131中，在成為通道區域的第一區域133與用作源極區及汲極區的第三區域137之間具有用作電場緩和區域的第二區域135。因此，與實施方式2所示的電晶體100相比，可以抑制電晶體的劣化。另外，由於與一對電極139接觸的第三區域137包含摻雜劑，所以可以進一步降低一對電極139與第三區域137的接觸電阻，從而可以製造開態電流得到了提高的電晶體。另外，藉由在電晶體130上設置保護膜113，可以製造臨界電壓的負向漂移得到了抑制的具有優異的電特性的電晶體。另外，可以製造隨時間的變化或光閘極BT壓力測試所導致的電特性變動少的可靠性高的電晶體。
另外，在電晶體130中，保護膜113所包含的氧藉由基底絕緣膜103及閘極絕緣膜109中的一個以上移動到氧化物半導體膜131。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實 施。
實施方式5
在本實施方式中，使用圖9A至圖9C說明可以用於實施方式2至實施方式4的電晶體的結構。
本實施方式所示的電晶體具有接觸於閘極電極111的側面的側壁絕緣膜。在此，使用實施方式2所示的電晶體進行說明。
圖9A所示的電晶體140包括：形成在基底絕緣膜103上的氧化物半導體膜105；與氧化物半導體膜105接觸的一對電極107；與基底絕緣膜103、氧化物半導體膜105及一對電極107接觸的閘極絕緣膜109；以及具有閘極絕緣膜109介於其之間之重疊於氧化物半導體膜105的閘極電極111。另外，具有接觸於閘極電極111的側面的側壁絕緣膜141。具有覆蓋閘極絕緣膜109、閘極電極111及側壁絕緣膜141的保護膜113。另外，也可以在閘極絕緣膜109及保護膜113的開口部中具有接觸於一對電極107的佈線115。
側壁絕緣膜141的端部與一對電極107重疊，並且側壁絕緣膜141以填充一對電極107與閘極電極111之間的方式設置。側壁絕緣膜141可以緩和一對電極107與閘極電極111之間的凹凸。因此，可以提高保護膜113的覆蓋率。
在圖9B所示的電晶體150中，接觸於閘極電極111 的側面的側壁絕緣膜151的形狀與電晶體140不同。明確而言，側壁絕緣膜151的端部不與一對電極107重疊，並且側壁絕緣膜151位於閘極電極111和一對電極107之間。
圖9C所示的電晶體160與圖9B所示的電晶體150的不同之處在於：在圖9C所示的電晶體160中，氧化物半導體膜161添加有摻雜劑。
在氧化物半導體膜161中包括：具有閘極絕緣膜109介於其之間之重疊於閘極電極111的第一區域163；添加有摻雜劑的與側壁絕緣膜151重疊的第二區域165；添加有摻雜劑的第三區域167；以及與一對電極107接觸的第四區域169。另外，第一區域163及第四區域169沒有添加摻雜劑。以夾著第一區域163的方式設置一對第二區域165。另外，以夾著第一區域163及第二區域165的方式設置一對第三區域167。另外，以夾著第一區域163至第三區域167的方式設置一對第四區域169。
在電晶體160中，第一區域163用作通道區域。
由於第二區域165及第三區域167添加有摻雜劑而具有高導電率，所以第二區域165及第三區域167用作低電阻區域，從而可以降低通道區域與源極區及汲極區之間的電阻。另外，由於第二區域165的摻雜劑濃度及導電率比第三區域167的摻雜劑濃度及導電率低，所以第二區域165用作電場緩和區域。因此，可以降低電晶體160的劣化。
作為對第二區域165及第三區域167添加的摻雜劑，可以適當地使用與實施方式3所示的第二區域125相同的摻雜劑。
另外，可以使第二區域165及第三區域167所包含的摻雜劑的濃度及導電率與實施方式3所示的第二區域125的摻雜劑的濃度及導電率相同。另外，在本實施方式中，第三區域167的摻雜劑濃度及導電率比第二區域165的摻雜劑濃度及導電率高。
在第四區域169的與一對電極107接觸的區域中，根據一對電極107而氧的一部分擴散到一對電極107，產生氧缺陷，發生n型化。其結果，第四區域169的一部分用作源極區及汲極區。
在本實施方式所示的電晶體160的氧化物半導體膜161中，以夾著第一區域163的方式設置有作為低電阻區的第二區域165及第三區域167。因此，可以降低通道區域與源極區及汲極區之間的電阻，從而可以製造開態電流得到了提高的電晶體。
另外，藉由在電晶體140、150、160上設置保護膜113，可以製造臨界電壓的負向漂移得到了抑制的具有優異的電特性的電晶體。另外，可以製造隨時間的變化或光閘極BT壓力測試所導致的電特性變動少的可靠性高的電晶體。
另外，在電晶體140、150、160中，保護膜113所包含的氧藉由基底絕緣膜103和閘極絕緣膜109中的一個以 上移動到氧化物半導體膜。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式6
在本實施方式中，使用圖10說明與實施方式2至實施方式5不同的結構的電晶體。本實施方式所示的電晶體與實施方式2至實施方式5的不同之處在於：在本實施方式所示的電晶體中，一對電極具有閘極絕緣膜109介於其之間之重疊於閘極電極。
圖10所示的電晶體170包括：形成在基底絕緣膜103上的氧化物半導體膜105；與氧化物半導體膜105接觸的一對電極107；與基底絕緣膜103、氧化物半導體膜105及一對電極107接觸的閘極絕緣膜109；以及具有閘極絕緣膜109介於其之間之重疊於氧化物半導體膜105的閘極電極171。另外，具有覆蓋閘極絕緣膜109及閘極電極171的保護膜113。另外，在閘極絕緣膜109和保護膜113的開口部中，也可以具有與一對電極107接觸的佈線115。
在本實施方式所示的電晶體170中，一對電極107具有閘極絕緣膜109介於其之間之重疊於閘極電極171。因此，在氧化物半導體膜105中，具有閘極絕緣膜109介於其之間之相對於閘極電極171的區域用作通道區域，並且 與一對電極107接觸的區域用作源極區或汲極區。即，通道區域與源極區及汲極區接觸。由於在通道區域與源極區及汲極區之間沒有成為電阻的區域，所以本實施方式的電晶體的開態電流及場效應遷移率比實施方式2至實施方式5所示的電晶體的開態電流及場效應遷移率高。
另外，藉由在電晶體170上設置保護膜113，可以製造臨界電壓的負向漂移得到了抑制的具有優異的電特性的電晶體。另外，可以製造隨時間的變化或光閘極BT壓力測試所導致的電特性變動少的可靠性高的電晶體。
另外，在電晶體170中，保護膜113所包含的氧藉由基底絕緣膜103和閘極絕緣膜109中的一個以上移動到氧化物半導體膜105。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式7
在本實施方式中，使用圖11A和圖11B說明具有與實施方式1至實施方式6不同的結構的電晶體。
圖11A所示的電晶體210包括：形成在基底絕緣膜103上的氧化物半導體膜211；與基底絕緣膜103及氧化物半導體膜211接觸的閘極絕緣膜109；以及具有閘極絕緣膜109介於其之間之重疊於氧化物半導體膜211的閘極電極111。另外，還包括：覆蓋閘極絕緣膜109及閘極電 極111的保護膜217；以及閘極絕緣膜109及保護膜217的開口部中的接觸於氧化物半導體膜211的佈線219。
在本實施方式所示的電晶體210中，氧化物半導體膜211包括：具有閘極絕緣膜109介於其之間之重疊於閘極電極111的第一區域213；以及添加有摻雜劑的第二區域215。另外，第一區域213沒有添加摻雜劑。另外，以夾著第一區域213的方式設置一對第二區域215。
在電晶體210中，第一區域213用作通道區域。第二區域215用作源極區及汲極區。
作為對第二區域215添加的摻雜劑，可以適當地使用與實施方式3所示的第二區域125相同的摻雜劑。
另外，第二區域215所包含的摻雜劑的濃度及導電率可以與實施方式3所示的第二區域125的摻雜劑的濃度及導電率相同。
圖11B所示的電晶體220包括：形成在基底絕緣膜103上的氧化物半導體膜211；與氧化物半導體膜211接觸的用作源極電極及汲極電極的一對電極225；與氧化物半導體膜211的至少一部分接觸的閘極絕緣膜223；以及閘極絕緣膜223上的與氧化物半導體膜211重疊的閘極電極111。
另外，具有接觸於閘極電極111的側面的側壁絕緣膜221。另外，在基底絕緣膜103、閘極電極111、側壁絕緣膜221及一對電極225上具有保護膜217。另外，在保護膜217的開口部中具有接觸於氧化物半導體膜211的佈線 219。
在圖11B所示的電晶體中，氧化物半導體膜211包括：具有閘極絕緣膜223介於其之間之重疊於閘極電極111的第一區域213；以及添加有摻雜劑的第二區域215。另外，第一區域213沒有添加摻雜劑。另外，以夾著第一區域213的方式設置一對第二區域215。
電晶體的一對電極225的端部位於側壁絕緣膜221上，並且在氧化物半導體膜211中，一對電極225覆蓋包含摻雜劑的一對第二區域215的所有露出部。因此，可以利用側壁絕緣膜221的寬度控制通道長度方向上的源極-汲極間的距離(更正確地說，與一對電極225接觸的氧化物半導體膜211之間的距離)。換言之，在難以用掩模形成圖案的微型裝置中，可以在不使用掩模的條件下形成與氧化物半導體膜211接觸的一對電極225的通道一側的端部。另外，由於不使用掩模，所以可以降低多個電晶體中的加工偏差。
設置在本實施方式所示的電晶體210、220上的保護膜217是與實施方式1所示的保護膜23同樣的包含比滿足化學計量組成的氧多的氧的氧化絕緣膜。更佳地，保護膜217包含氧化物半導體膜211所包含的氧缺陷量以上的氧。包含比滿足化學計量組成的氧多的氧的氧化絕緣膜是藉由加熱使氧的一部分脫離的氧化絕緣膜。因此，藉由設置藉由加熱使氧的一部分脫離的氧化絕緣膜作為保護膜，可以藉由加熱處理將氧擴散到氧化物半導體膜而填補氧化 物半導體膜211所包含的氧缺陷。其結果，降低氧化物半導體膜211所包含的氧缺陷量，獲得臨界電壓的負向漂移得到了抑制的電晶體。另外，獲得隨時間的變化或光閘極BT壓力測試所導致的臨界電壓變動少的具有優異的電特性的電晶體。
另外，當在保護膜217中藉由電子自旋共振法測定的在g=2.001處呈現的信號的自旋密度低於1.5×1018spins/cm3，更佳地為1.0×1018spins/cm3以下時，可以實現具有優異的電特性的電晶體，所以是較佳的。
另外，在電晶體220中，保護膜217所包含的氧藉由基底絕緣膜103、閘極絕緣膜223和側壁絕緣膜221中的一個以上移動到氧化物半導體膜211。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式8
在本實施方式中，使用圖12說明具有與實施方式1至實施方式7不同的結構的電晶體。本實施方式所示的電晶體具有隔著氧化物半導體膜相對的多個閘極電極。另外，雖然在本實施方式中使用實施方式6所示的電晶體進行說明，但是也可以與其他實施方式適當地組合。
圖12所示的電晶體230包括：設置在基板101上的閘極電極231；以及覆蓋閘極電極231的絕緣膜233。另 外，圖12所示的電晶體230還包括：形成在絕緣膜233上的氧化物半導體膜105；與氧化物半導體膜105接觸的一對電極107；與絕緣膜233、氧化物半導體膜105及一對電極107接觸的閘極絕緣膜109；以及具有閘極絕緣膜109介於其之間之重疊於氧化物半導體膜105的閘極電極171。另外，還包括覆蓋閘極絕緣膜109及閘極電極171的保護膜113。另外，在閘極絕緣膜109及保護膜113的開口部中也可以具有接觸於一對電極107的佈線115。
閘極電極231可以與實施方式1所示的閘極電極15同樣地形成。另外，為了提高在後面形成的絕緣膜233的覆蓋性，閘極電極231的側面為錐形形狀較佳，將基板101與閘極電極231的側面所成的角度設定為20°以上且70°以下，較佳地設定為30°以上且60°以下。
絕緣膜233可以與實施方式2所示的基底絕緣膜103同樣地形成。另外，由於在後面在絕緣膜233上形成氧化物半導體膜105，所以絕緣膜233的表面平坦較佳。因此，將在後面成為絕緣膜233的絕緣膜形成在基板101及閘極電極231上，然後對該絕緣膜進行平坦化處理，從而形成表面的凹凸少的絕緣膜233。
本實施方式所示的電晶體230具有隔著氧化物半導體膜105相對的閘極電極231及閘極電極171。藉由對閘極電極231和閘極電極171施加不同的電位，可以控制電晶體230的臨界電壓，較佳地可以使臨界電壓正向漂移。
在本實施方式所示的電晶體230上設置保護膜113。 保護膜113是與實施方式1所示的保護膜23同樣的包含比滿足化學計量組成的氧多的氧的氧化絕緣膜。更佳地，保護膜113包含氧化物半導體膜105所包含的氧缺陷量以上的氧。其結果，降低氧化物半導體膜105所包含的氧缺陷量，獲得臨界電壓的負向漂移得到了抑制的電晶體。另外，獲得隨時間的變化或光閘極BT壓力測試所導致的臨界電壓變動少的具有優異的電特性的電晶體。
實施方式9
在本實施方式中，作為實施方式1至實施方式8所示的電晶體，說明降低了包含在氧化物半導體膜中的氫的濃度的電晶體的製造方法。雖然在此典型地使用實施方式1及實施方式2進行說明，但是可以與其他實施方式適當地組合。另外，只要將本實施方式所示的製程中的一個以上與實施方式1及實施方式2所示的電晶體的製程組合即可，而不需要組合所有製程。
在實施方式1所示的氧化物半導體膜19及實施方式2所示的氧化物半導體膜105中，較佳的是，將氫濃度設定為低於5×1019atoms/cm3，較佳地設定為低於5×1018atoms/cm3，更佳地設定為1×1018atoms/cm3以下，進一步佳地設定為5×1017atoms/cm3以下，再進一步佳地設定為1×1016atoms/cm3以下。
包含在氧化物半導體膜19、105中的氫與接合到金屬原子的氧起反應而成為水，同時在氧脫離的晶格(或氧脫 離的部分)中形成缺陷。另外，氫與氧接合而產生作為載流子的電子。因此，在形成氧化物半導體膜的製程中，藉由極力降低包含氫的雜質，可以降低氧化物半導體膜的氫濃度。由此，藉由將儘量去除氫實現高度純化的氧化物半導體膜用作通道區，可以降低臨界電壓的負向漂移，且可以將電晶體的源極與汲極間的洩漏電流，典型為每通道寬度的關態電流降低到幾yA/μm至幾zA/μm，從而可以提高電晶體的電特性。
作為降低氧化物半導體膜19中的氫濃度的第一方法，可以舉出如下方法，即在形成氧化物半導體膜19之前藉由加熱處理或電漿處理使基板11、基底絕緣膜13、閘極電極15、閘極絕緣膜17分別所包含的氫或水脫離。其結果，可以防止在後面的加熱處理中附著到或包含於基板11至閘極絕緣膜17的氫或水擴散到氧化物半導體膜19中。注意，在惰性氛圍、減壓氛圍或乾燥空氣氛圍中以100℃以上且低於基板的應變點的溫度進行加熱處理。此外，電漿處理使用稀有氣體、氧、氮或氧化氮(氧化亞氮、一氧化二氮、二氧化氮等)。另外，在實施方式2至實施方式8中，在形成氧化物半導體膜105之前，藉由加熱處理或電漿處理使基板101及基底絕緣膜103分別所包含的氫或水脫離。
作為降低氧化物半導體膜19、105中的氫濃度的第二方法，可以舉出如下方法，即在利用濺射裝置形成氧化物半導體膜之前將偽基板搬入到濺射裝置，且在偽基板上形 成氧化物半導體膜，來去除附著在靶材表面或防著板的氫、水等的方法。其結果，可以降低氫或水等混入到氧化物半導體膜中。
作為降低氧化物半導體膜19、105中的氫濃度的協力廠商法，可以舉出如下方法，即當例如藉由濺射法形成氧化物半導體膜時，將基板溫度設定為150℃以上且750℃以下，較佳地設定為150℃以上且450℃以下，更佳地設定為200℃以上且350℃以下的方法。藉由該方法，可以抑制氫或水等混入到氧化物半導體膜中。
在此，以下詳細說明能夠降低包含在氧化物半導體膜19、105中的氫的濃度的濺射裝置。
較佳的是，將形成氧化物半導體膜的處理室的洩漏率設定為1×10-10Pa．m3/秒以下，由此當利用濺射法形成氧化物半導體膜時，可以降低氫或水等混入到膜中。
另外，較佳的是，適當地組合乾燥泵等粗真空泵與濺射離子泵、渦輪分子泵及低溫泵等高真空泵進行濺射裝置的處理室的排氣。渦輪分子泵在大分子的排氣方面優秀，但是對氫和水的排氣能力低。有效的是，將其與對氫的排氣能力高的濺射離子泵或對水的排氣能力高的低溫泵組合而使用。
存在於處理室內側的吸附物雖然因為吸附於內壁不會影響到處理室的壓力，但是卻會成為從處理室排氣時的氣體釋放的原因。因此，雖然洩漏率和排氣速度之間沒有關聯，但是重要的是：使用排氣能力高的泵，儘量使存在於 處理室內的吸附物脫離，以預先實現排氣。另外，為了促進吸附物的脫離，也可以焙烤處理室。藉由進行焙烤可以使吸附物的脫離速度提高到10倍左右。可以在100℃以上且450℃以下進行焙烤。此時，一邊導入惰性氣體一邊去除吸附物，這樣可以使僅靠排氣不容易脫離的水等的脫離速度得到進一步的提高。
這樣，在形成氧化物半導體膜的製程中，藉由利用處理室中的壓力、處理室中的洩漏率等儘量抑制雜質的混入，可以降低包含在氧化物半導體膜中的氫或水等的混入。
作為降低氧化物半導體膜19、105中的氫濃度的第四方法，可以舉出如下方法，即作為來源氣體使用去除了包含氫的雜質的高純度氣體的方法。其結果，可以降低氫或水等混入到氧化物半導體膜中。
作為降低氧化物半導體膜19、105中的氫濃度的第五方法，可以舉出在形成氧化物半導體膜之後進行加熱處理的方法。藉由該加熱處理，可以進行氧化物半導體膜的脫氫化或脫水化。
加熱處理的溫度典型地為150℃以上且低於基板的應變點，較佳地為250℃以上且450℃以下，更佳地為300℃以上且450℃以下。
在氦、氖、氬、氙、氪等稀有氣體或包含氮的惰性氣體氛圍中進行加熱處理。或者，也可以在惰性氣體氛圍中進行加熱之後在氧氛圍中進行加熱。另外，上述惰性氣體 氛圍及氧氛圍不包含氫、水等較佳。處理時間是3分鐘至24小時。
另外，如圖2B及圖6A所示的那樣，也可以在形成經過元件分離的氧化物半導體膜19、105之後進行上述用於脫氫化或脫水化的加熱處理。藉由經過上述製程，在用於脫氫化或脫水化的加熱處理中，可以高效地釋放閘極絕緣膜17或基底絕緣膜103所包含的氫或水等。
另外，用來脫水化或脫氫化的加熱處理既可以進行多次，又可以兼作其他加熱處理。
藉由將上述降低氧化物半導體膜中的氫濃度的第一方法至第五方法中的一個以上與實施方式1至實施方式8所示的電晶體的製造方法組合，可以製造通道區域具有盡可能地降低氫或水而高度純化了的氧化物半導體膜的電晶體。其結果，可以降低臨界電壓的負向漂移，且可以將電晶體的源極與汲極間的洩漏電流，典型為每通道寬度的關態電流降低到幾yA/μm至幾zA/μm，從而可以提高電晶體的電特性。據此，根據本實施方式可以製造臨界值的負向漂移得到了抑制、洩漏電流低且具有優異的電特性的電晶體。
實施方式10
在本實施方式中，使用圖13說明在下部具有使用第一半導體材料的電晶體且在上部具有使用第二半導體材料的電晶體的半導體裝置，在該半導體裝置中，在使用第一 半導體材料的電晶體中使用半導體基板。
圖13是示出如下半導體裝置的剖面結構的一個例子，在該半導體裝置中，在下部具有使用第一半導體材料的電晶體，在上部具有使用第二半導體材料的電晶體。在此，作為第一半導體材料和第二半導體材料使用不同的材料。例如，可以將氧化物半導體以外的半導體材料用作第一半導體材料，而將氧化物半導體用作第二半導體材料。作為氧化物半導體以外的材料，例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳的是，使用單晶半導體或多晶半導體。使用單晶半導體的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體可以用於利用每通道寬度的關態電流充分低，即幾yA/μm至幾zA/μm左右的電路。據此，也可以使用圖13所示的半導體裝置例如構成低耗電量的邏輯電路。另外，作為第一半導體材料，也可以使用有機半導體材料等。
電晶體704a、電晶體704b及電晶體704c也可以分別使用n通道型電晶體(NMOSFET)或p通道型電晶體(PMOSFET)。在此，示出作為電晶體704a及電晶體704b使用p通道型電晶體且作為電晶體704c使用n通道型電晶體的例子。在圖13所示的例子中，電晶體704a及電晶體704b與其他元件藉由STI(Shallow Trench Isolation：淺溝槽隔離)702絕緣分離。另一方面，電晶體704c與電晶體704a及704b藉由STI702絕緣分離。藉由使用STI702，可以抑制因LOGOS等元件分離法產生的 元件分離部的鳥嘴效應(bird’s beak)，從而可以實現元件分離部的縮小等。另一方面，在不要求電晶體結構的微型化的半導體裝置中，不必須需要形成STI702，也可以使用LOCOS等元件分離方法。
圖13中的電晶體704a、電晶體704b及電晶體704c分別包括：設置在基板701中的通道區域；以夾著通道區域的方式設置的雜質區域705(也稱為源極區及汲極區)；設置在通道區域上的閘極絕緣膜706；以及在閘極絕緣膜706上以重疊於通道區域的方式設置的閘極電極707、708。閘極電極可以採用如下疊層結構：層疊有由用來提高加工精度的第一材料構成的閘極電極707和由作為佈線以低電阻化為目的的第二材料構成的閘極電極708的結構。但是不侷限於該結構，可以根據被要求的條件適當地調整材料、疊層數、形狀等。另外，雖然在圖式中有時不明確示出源極電極或汲極電極，但是為了方便起見，有時將這種狀態也稱作電晶體。
另外，設置在基板701中的雜質區域705與接觸插頭714a連接。在此，接觸插頭714a也用作電晶體704a等的源極電極或汲極電極。另外，在雜質區域705與通道區域之間設置有與雜質區域705不同的雜質區域。該雜質區域起到根據被導入的雜質的濃度而用作LDD區域或擴展區域控制通道區域近旁的電場分佈的功能。在閘極電極707、708的側壁上隔著絕緣膜709具有側壁絕緣膜710。藉由使用絕緣膜709或側壁絕緣膜710，可以形成LDD區 域或擴展區域。
另外，絕緣膜711覆蓋電晶體704a、電晶體704b及電晶體704c。可以使絕緣膜711具有保護膜的功能，由此可以防止雜質從外部侵入到通道區域。另外，當利用CVD法並使用氮化矽等材料形成絕緣膜711時，在作為通道區域使用單晶矽的情況下可以藉由加熱處理進行單晶矽的氫化。另外，藉由作為絕緣膜711使用具有拉伸應力或壓縮應力的絕緣膜，可以對構成通道區域的半導體材料施加應變。藉由在採用n通道型電晶體的情況下對成為通道區域的矽材料施加拉伸應力，且在採用p通道型電晶體的情況下對成為通道區域的矽材料施加壓縮應力，可以提高各電晶體的遷移率。
在此，圖13中的電晶體750具有與實施方式6所示的電晶體170相同的結構。再者，電晶體750的基底絕緣膜具有絕緣膜725a和絕緣膜725b的兩層結構，並且有隔著基底絕緣膜相對於電晶體750的氧化物半導體膜的閘極電極751。較佳的是，絕緣膜725a使用對氫、水及氧具有阻擋效果的絕緣膜形成，由此可以防止氧從氧化物半導體膜擴散到外部並防止氫、水從外部侵入到氧化物半導體膜。作為對氫、氧、水等具有阻擋效果的絕緣膜，典型地使用氧化鋁膜。絕緣膜725b可以適當地使用實施方式2所示的基底絕緣膜103。
另外，雖然在此使用實施方式6所示的電晶體170說明電晶體750，但是可以適當地使用實施方式1至實施方 式9所示的電晶體。
使用第二半導體材料的電晶體750根據所需要的電路結構電連接到下層的電晶體704a等的使用第一半導體材料的電晶體。在圖13中，作為一個例子示出電晶體750的源極或汲極與電晶體704a的源極或汲極電連接的結構。
使用第二半導體材料的電晶體750的源極和汲極中的一方藉由貫通電晶體750的閘極絕緣膜726、絕緣膜727、絕緣膜728、絕緣膜729的接觸插頭730b連接到形成在電晶體750的上方的佈線734a。閘極絕緣膜726及絕緣膜727可以適當地使用實施方式1至實施方式9所示的結構、材料。
佈線734a埋入在絕緣膜731中。佈線734a使用例如銅、鋁等低電阻導電材料較佳。藉由使用低電阻導電材料，可以降低傳播在佈線734a的信號的RC延遲。當作為佈線734a使用銅時，為了防止銅擴散到通道區域，形成障壁膜733。作為障壁膜，例如可以使用利用如下層的膜：氮化鉭；氮化鉭與鉭的疊層；氮化鈦；氮化鈦與鈦的疊層等。但是只要確保佈線材料的擴散防止功能以及與佈線材料或基底膜等的密著性，就不侷限於由上述材料構成的膜。障壁膜733和佈線734a也可以是兩個不同的層，也可以使佈線材料含有成為障壁膜的材料且藉由加熱處理使其析出在設置於絕緣膜731中的開口的內壁來形成障壁膜733。
作為絕緣膜731，可以使用氧化矽、氮氧化矽、氮氧化矽、BPSG(Borophosphosilicate glass；硼磷矽玻璃)、PSG(Phosphorus Silicate Glass；磷矽玻璃)、添加有碳的氧化矽(SiOC)、添加有氟的氧化矽(SiOF)、作為以Si(OC2H5)4為原料的氧化矽的TEOS(Tetraethyl orthosilicate：四乙氧基矽烷)、HSQ(Hydrogen Silsesquioxane：氫矽倍半環氧乙烷)、MSQ(Methyl Silsesquioxane：甲基矽倍半環氧乙烷)、OSG(Organo Silicate Glass：有機矽酸鹽玻璃)、有機聚合物類材料等的絕緣體。尤其是，當進行半導體裝置的微型化時，由於佈線之間的寄生電容變為明顯而信號延遲增大，所以氧化矽的相對介電常數(k=4.0至4.5)高，因此使用k為3.0以下的材料較佳。另外，由於在將佈線埋入在該絕緣膜中之後進行CMP處理，所以要求絕緣膜具有機械強度。只要確保該機械強度，就可以使它們多孔(porous)化而實現低介電常數化。絕緣膜731藉由濺射法、CVD法、包括旋塗法(Spin On Glass：旋塗玻璃，也稱為SOG)的塗敷法等形成。
在絕緣膜731上也可以設置絕緣膜732。絕緣膜732用作在將佈線材料埋入在絕緣膜731中之後藉由CMP等進行平坦化處理時使用的蝕刻停止膜。
在佈線734a上設置有障壁膜735，並且在障壁膜735上設置有保護膜740。障壁膜735是用來防止銅等佈線材料的擴散的膜。障壁膜735不侷限於只設置在佈線734a 的頂面上，而也可以設置在絕緣膜731、732上。障壁膜735可以使用氮化矽或SiC、SiBON等絕緣材料形成。但是，當障壁膜735的厚度厚時，障壁膜735會成為增加佈線間電容的原因，因此選擇具有阻擋性且介電常數低的材料較佳。
佈線734a藉由接觸插頭730a連接到設置在障壁膜724的下方的佈線723。與接觸插頭730b不同，接觸插頭730a貫通障壁膜724、絕緣膜725a、絕緣膜725b、閘極絕緣膜726、絕緣膜727、絕緣膜728、絕緣膜729電連接到佈線723。因此，接觸插頭730a的高度比接觸插頭730b的高度高。當使接觸插頭730a的直徑與接觸插頭730b的直徑相同時，接觸插頭730a的縱橫比大於縱橫比接觸插頭730b的縱橫比，但是也可以使接觸插頭730a的直徑與接觸插頭730b的直徑不同。另外，雖然示出了使用一個材料形成一個連續的接觸插頭730a的例子，但是例如也可以另行分開形成貫通障壁膜724、絕緣膜725a及絕緣膜725b的接觸插頭和貫通閘極絕緣膜726、絕緣膜727、絕緣膜728、絕緣膜729的接觸插頭。
與上述佈線734a、734b同樣，佈線723被障壁膜722、724覆蓋，並以埋入在絕緣膜720中的方式設置。如圖13所示的那樣，佈線723包括上部的佈線部分和下部的導通孔(via hole)部分。下部的導通孔部分與下層的佈線718連接。該結構的佈線723可以藉由所謂的雙鑲嵌法等形成。另外，也可以不採用雙鑲嵌法而使用接觸插頭來 連接上層的佈線與下層的佈線。在絕緣膜720上也可以設置當藉由CMP等進行平坦化處理時用作蝕刻停止膜的絕緣膜721。
與佈線723電連接的佈線718也可以利用與上述電晶體750的上層的佈線層相同的結構形成。將矽等第一半導體材料用於通道區域的電晶體704a藉由貫通絕緣膜711、絕緣膜712、絕緣膜713的接觸插頭714a連接到佈線718。將矽等第一半導體材料用於通道區域的電晶體704c的閘極電極藉由貫通絕緣膜711、絕緣膜712、絕緣膜713的接觸插頭714b連接到佈線718。與上述佈線734a、734b同樣，佈線718被障壁膜717、719覆蓋，並以埋入在絕緣膜715中的方式設置。在絕緣膜715上也可以設置當藉由CMP等進行平坦化處理時用作蝕刻停止膜的絕緣膜716。
如上所述，設置在半導體裝置的下部的使用第一半導體材料的電晶體704a藉由多個接觸插頭及多個佈線電連接到設置在上部的使用第二半導體材料的電晶體750。藉由採用上述半導體裝置的結構，將使用具有高速工作性能的第一半導體材料的電晶體與使用關態電流極小的第二半導體材料的電晶體組合，從而可以製造能夠實現低耗電量化的具有高速工作的邏輯電路的半導體裝置。
在上述半導體裝置中，不侷限於採用上述結構，可以在不脫離發明的宗旨的範圍內任意進行改變。例如，雖然說明了在使用第一半導體材料的電晶體與使用第二半導體 材料的電晶體之間設置兩層的佈線層的結構，但是也可以設置一層或三層以上的佈線層，且也可以不使用佈線而只使用接觸插頭直接連接兩者的電晶體。在此情況下，例如也可以使用矽穿孔(Through Silicon Via：TSV)技術。另外，雖然說明了使用銅等材料以埋入在絕緣膜中的方式形成佈線的情況，但是例如也可以使用形成障壁膜、佈線材料層及障壁膜的三層結構並藉由光微影製程將其加工為佈線圖案而成的佈線。
尤其是，當在使用第一半導體材料的電晶體704a、704b與使用第二半導體材料的電晶體750之間的層中形成銅佈線時，需要充分考慮在使用第二半導體材料的電晶體750的製程中施加的熱處理的影響。換言之，需要使在使用第二半導體材料的電晶體750的製程中施加的熱處理的溫度適合佈線材料的性質。這是因為如下緣故：例如，當以高溫對電晶體750的構成部件進行熱處理時，在銅佈線中產生熱應力，因此產生應力遷移等問題。
實施方式11
作為上述實施方式所示的半導體裝置的一個例子，可以舉出中央處理器、微處理器、微型電腦、記憶體裝置、影像感測器、電光裝置、發光顯示裝置等。另外，可以將該半導體裝置用於各種電子裝置。作為電子裝置，例如可以舉出顯示裝置、照明設備、個人電腦、文字處理器、影像再現裝置、可攜式CD播放機、收音機、磁帶答錄機、 頭戴式耳機、音響、鐘錶、無繩電話子機、步話機、便攜無線設備、手機、智慧手機、電子書閱讀器、車載電話、可攜式遊戲機、計算器、可攜式資訊終端、電子筆記本、電子翻譯器、聲音輸入器、攝像機、數位靜態照相機、電動剃鬚刀、高頻加熱裝置、電飯煲、洗衣機、吸塵器、熱水器、電扇、電吹風、空調器、加濕器、除濕器、空調設備、洗碗機、烘碗機、乾衣機、烘被機、電冰箱、電冷凍箱、電冷藏冷凍箱、DNA保存用冰凍器、手電筒、電器工具、煙探測器、醫療設備、引導燈、信號機、傳送帶、電梯、自動扶梯、工業機器人、蓄電系統、電動汽車、混合動力汽車、插電式混合動力汽車、履帶式車輛、電動自行車、摩托車、電動輪椅、高爾夫球車、船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船等。在本實施方式中，參照圖14A至圖17對將上述實施方式所示的半導體裝置應用於行動電話、智慧手機、電子書閱讀器等移動設備的例子進行說明。
在行動電話、智慧手機、電子書閱讀器等移動設備中，為了暫時儲存影像資料等而使用SRAM或DRAM。使用SRAM或DRAM是因為快閃記憶體應答速度慢而不適於處理影像。另一方面，當將SRAM或DRAM用於影像資料的暫時儲存時，有如下特徵。
如圖14A所示，在一般的SRAM中，一個記憶單元包括電晶體801至電晶體806的六個電晶體，並且利用X解碼器807和Y解碼器808驅動該電晶體801至電晶體 806。電晶體803和電晶體805以及電晶體804和電晶體806構成反相器，該反相器能夠實現高速驅動。然而，由於一個記憶單元包括六個電晶體，所以有單元面積大的缺點。在將設計規則的最小尺寸設定為F的情況下，SRAM的記憶單元面積一般為100至150F2。因此，SRAM是各種記憶體中每比特的單價最高的。
另一方面，在DRAM中，如圖14B所示，記憶單元包括電晶體811和儲存電容器812，並且利用X解碼器813和Y解碼器814驅動該電晶體811和儲存電容器812。由於一個單元包括一個電晶體和一個電容器，所以所占的面積小。DRAM的記憶單元面積一般為10F2以下。注意，DRAM需要一直進行更新工作，因此即使在不進行改寫的情況下也消耗電力。
相對於此，藉由將上述實施方式所說明的關態電流低的電晶體用於電晶體811，可以長時間地保持儲存電容器812的電荷，不需要頻繁的更新工作。因此，能夠縮小記憶單元面積，且能夠降低耗電量。
圖15示出移動設備的方塊圖。圖15所示的移動設備具有RF電路901、類比基帶電路902、數位基帶電路903、電池904、電源電路905、應用處理器906、快閃記憶體910、顯示器控制器911、儲存電路912、顯示器913、觸控感應器919、聲頻電路917以及鍵盤918等。顯示器913具有顯示部914、源極驅動器915以及閘極驅動器916。應用處理器906具有中央處理器(CPU)907、 DSP(Digital Signal Processor：數位信號處理器)908以及介面(IF)909。儲存電路912一般由SRAM或DRAM構成，藉由將上述實施方式所說明的半導體裝置用於該部分，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。另外，藉由將上述實施方式所說明的半導體裝置用於CPU907所包括的用於儲存資料或指令的主記憶體、以及能夠高速寫入和讀取的暫存器、快取記憶體(cache memory)等緩衝存放區裝置，可以充分地降低CPU的耗電量。
圖16示出將上述實施方式所說明的半導體裝置用於顯示器的儲存電路950的例子。圖16所示的儲存電路950具有記憶體952、記憶體953、開關954、開關955以及記憶體控制器951。另外，儲存電路連接於：讀出及控制從信號線輸入的影像資料(輸入影像資料)和儲存在記憶體952及記憶體953中的資料(儲存影像資料)的顯示器控制器956；以及根據來自顯示器控制器956的信號而進行顯示的顯示器957。
首先，藉由應用處理器(未圖示)形成某影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954被儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。
在輸入影像資料A沒有變化時，儲存影像資料A一般以30至60Hz左右的週期從記憶體952藉由開關955由 顯示器控制器956讀出。
接著，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954被儲存在記憶體953中。在該期間儲存影像資料A也繼續定期性地藉由開關955從記憶體952被讀出。當在記憶體953中儲存完新的影像資料(儲存影像資料B)時，從顯示器957的下一個圖框開始讀出儲存影像資料B，並且將該儲存影像資料B藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。該讀出一直持續直到下一個新的影像資料儲存到記憶體952中。
如上所述，藉由由記憶體952及記憶體953交替進行影像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952、記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施方式所說明的半導體裝置用於記憶體952及記憶體953，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
圖17是電子書閱讀器的方塊圖。圖17所示的電子書閱讀器具有電池1001、電源電路1002、微處理器1003、快閃記憶體1004、聲頻電路1005、鍵盤1006、儲存電路1007、觸控式螢幕1008、顯示器1009、顯示器控制器1010。
在此，可以將上述實施方式所說明的半導體裝置用於 圖17的儲存電路1007。儲存電路1007具有暫時保持書籍內容的功能。作為該功能的例子，例如有使用者使用高亮功能的情況。使用者在看電子書閱讀器時，有時需要對某個部分做標記。該標記功能被稱為高亮功能，即藉由改變顯示顏色；劃底線；將文字改為粗體字；改變文字的字體等，來使該部分與周圍不一樣而突出表示。高亮功能就是將使用者所指定的部分的資訊儲存而保持的功能。當將該資訊長期保持時，也可以將該資訊拷貝到快閃記憶體1004。即使在此情況下，也藉由採用上述實施方式所說明的半導體裝置，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
如上所述，本實施方式所示的移動設備安裝有根據上述實施方式的半導體裝置。因此，能夠實現以高速進行資訊的讀出、長期保持儲存資料且充分降低耗電量的移動設備。
本實施方式所示的結構及方法等可以與其他實施方式所記載的結構及方法等適當地組合而實施。
實施例1
在本實施例中，對使用實施方式1所示的保護膜23的製造方法形成的氮氧化矽膜的特性進行說明。明確而言，使用藉由該製造方法形成的氮氧化矽膜所包含的氧量的TDS分析(熱脫附譜分析)的結果進行說明。
首先，對所製造的樣本進行說明。所製造的樣本具有 使用實施方式1所示的保護膜23的條件在矽晶片上形成厚度為400nm的氮氧化矽膜的結構。
在電漿CVD設備的處理室內設置矽晶片，向處理室內供應作為來源氣體的160sccm的矽烷、作為來源氣體的4000sccm的一氧化二氮，將處理室內的壓力控制為200Pa，使用27.12MHz的高頻電源供應1500W的功率，從而形成氮氧化矽膜。另外，將形成氮氧化矽膜時的基板溫度設定為220℃。另外，在本實施例中使用的電漿CVD設備是電極面積為6000cm2的平行平板型電漿CVD設備，並且換算為每單位面積的功率(功率密度)的所供應的功率為0.25W/cm2。
將藉由上述方法製造的樣本稱為樣本A1。
另外，作為比較例，使用用於製造樣本A1的電漿CVD設備在矽晶片上形成氮氧化矽膜，由此形成樣本A2。向處理室內供應30sccm的矽烷、4000sccm的一氧化二氮，將處理室內的壓力控制為200Pa，使用27.12MHz的高頻電源供應150W的功率，從而形成作為樣本A2的氮氧化矽膜。另外，換算為每單位面積的功率(功率密度)的形成作為樣本A2的氮氧化矽膜時所供應的功率為0.025W/cm2。
接著，對樣本A1及樣本A2進行TDS分析。圖18示出TDS分析的結果。圖18的橫軸表示樣本A1及樣本A2的基板溫度，縱軸表示TDS光譜的峰值強度。
在TDS分析中，在基板溫度為300℃以上且400℃以 下的區域存在的峰值是由於分析目標的樣本(在本實施例中，樣本A1或樣本A2)所包含的氧(詳細地，氧原子或氧分子)脫離到外部而呈現的峰值。另外，脫離到外部的氧的總量相當於該峰值的積分值。另外，可以認為：在氮氧化矽膜包含比化學計量組成多的氧時，過剩的氧容易脫離，並容易脫離到外部。因此，可以根據該峰值強度的強弱評價氮氧化矽膜所包含的氧量。
根據圖18確認到：作為由於氧脫離到外部而呈現的峰值，樣本A1的強度比樣本A2的強度大。因此，確認到樣本A1的氮氧化矽膜所包含的氧量比樣本A2的氮氧化矽膜所包含的氧量多。
接著，說明在實施方式1所示的保護膜23的製造方法中形成絕緣膜時供應的功率所產生的影響。
首先，說明所製造的樣本。所製造的樣本的結構與樣本A1相同，但是將形成氮氧化矽膜作為絕緣膜時供應的功率設定為1000W(0.17W/cm2)或2000W(0.33W/cm2)。另外，形成氮氧化矽膜時的其他條件與樣本A1相同。
在此，將所供應的功率設定為1000W(0.17W/cm2)形成的樣本稱為樣本A3，而將所供應的功率設定為2000W(0.33W/cm2)形成的樣本稱為樣本A4。
對樣本A3及樣本A4進行TDS分析。作為關於藉由TDS分析獲得的氧量的說明，參照上述說明。圖19A示出藉由TDS分析獲得的樣本A1、樣本A3、樣本A4及樣本A2分別所包含的氧量。
根據圖19A確認到：當形成氮氧化矽膜時供應的功率越大，所製造的樣本所包含的氧量越多。
接著，說明在實施方式1所示的保護膜23的製造方法中當形成絕緣膜時控制的壓力所產生的影響。
首先，對所製造的樣本進行說明。所製造的樣本具有與樣本A1相同的結構，但是將當形成氮氧化矽膜時控制的壓力設定為120Pa或250Pa。另外，形成氮氧化矽膜時的其他條件與樣本A1相同。
在此，將所控制的壓力設定為120Pa形成的樣本稱為樣本A5，而將所控制的壓力設定為250Pa形成的樣本稱為樣本A6。
對樣本A5及樣本A6進行TDS分析。作為關於藉由TDS分析獲得的氧量的說明，參照上述說明。圖19B示出藉由TDS分析獲得的樣本A1、樣本A5、樣本A6分別所包含的氧量。
根據圖19B確認到：當將形成氮氧化矽膜時控制的壓力設定為高時，所製造的樣本所包含的氧量增加。
如上所述，藉由使用實施方式1所示的保護膜23的製造方法形成氮氧化矽膜，可以形成包含比化學計量組成多的氧的氮氧化矽膜。由於當加熱該氮氧化矽膜時氧的一部分脫離，所以藉由將該氮氧化矽膜用作電晶體的保護膜，可以將該氧擴散到電晶體的氧化物半導體膜。其結果，可以製造具有優異的電特性的電晶體。
實施例2
在本實施例中，使用對與實施例1不同的結構的樣本進行TDS分析而得到的結果，對使用實施方式1所示的保護膜23的製造方法形成的氮氧化矽膜的特性進行說明。
在本實施例中製造的樣本具有在矽晶片上形成厚度為50nm的氮化矽膜且在該氮化矽膜上形成厚度為200nm的氮氧化矽膜而成的疊層結構。
在電漿CVD設備的處理室內設置矽晶片，向處理室內供應50sccm的矽烷、5000sccm氮，將處理室內的壓力控制為60Pa，使用27.12MHz的高頻電源供應150W的功率，從而形成氮化矽膜。另外，將形成氮化矽膜時的基板溫度設定為350℃。另外，在本實施例中使用的電漿CVD設備與實施例1相同，並且換算為功率密度的所供應的功率為0.25W/cm2。
接著，向處理室內供應160sccm的矽烷、4000sccm的一氧化二氮，將處理室內的壓力控制為200Pa，使用27.12MHz的高頻電源供應1500W(0.25W/cm2)的功率，從而在氮化矽膜上形成氮氧化矽膜。另外，將形成該氮氧化矽膜時的基板溫度設定為220℃。將如此製造的樣本稱為樣本B1。
另外，向處理室內供應100sccm的矽烷、3000sccm的一氧化二氮，將處理室內的壓力控制為40Pa，使用27.12MHz的高頻電源供應1500W(0.25W/cm2)的功率， 從而在上述氮化矽膜上形成氮氧化矽膜，並且將如此形成的樣本稱為樣本B2。另外，將形成該氮氧化矽膜時的基板溫度設定為350℃。
對樣本B1及樣本B2進行TDS分析。圖20A和圖20B示出TDS分析的結果。本實施例中的TDS分析與實施例1同樣地進行。在圖20A和圖20B中，橫軸表示樣本B1及樣本B2的基板溫度，縱軸表示TDS光譜的峰值強度。
圖20A示出對應於在樣本B1及樣本B2中脫離到外部的氧量的結果，而圖20B示出對應於在樣本B1及樣本B2中脫離到外部的水量的結果。另外，與實施例1同樣地，根據圖20A和圖20B的峰值強度的強弱能夠評價樣本B1或樣本B2的氮氧化矽膜所包含的氧量及水量。
根據圖20A確認到：作為由於氧脫離到外部而呈現的峰值，樣本B1的峰值比樣本B2的峰值大。因此，確認到樣本B1的氮氧化矽膜所包含的氧量比樣本B2的氮氧化矽膜所包含的氧量多。
由此，藉由使用將基板溫度設定為180℃以上且250℃以下的實施方式1所示的保護膜23的製造方法形成氮氧化矽膜，可以形成包含比化學計量組成多的氧的氮氧化矽膜。
另外，根據圖20B確認到：作為由於水脫離到外部而呈現的峰值，樣本B1的峰值比樣本B2的峰值大。另外，在基板溫度為100℃的附近呈現的峰值是表示吸著水 的脫離的峰值。由此可知，樣本B1是比樣本B2粗的膜，容易吸著水。據此可以說：樣本B1的氮氧化矽膜所包含的水量比樣本B2的氮氧化矽膜所包含的水量多。這是因為如下緣故：形成樣本B1的氮氧化矽膜時的矽烷的流量比形成樣本B2的氮氧化矽膜時的矽烷的流量多；以及樣本B1的基板溫度比樣本B2的基板溫度低。
實施例3
在本實施例中說明當在氧化物半導體膜上形成氮氧化矽膜時在氧化物半導體膜中產生的缺陷量。明確而言，使用對在氧化物半導體膜上形成氮氧化矽膜而形成的樣本進行ESR測定及CPM(Constant photocurrent method：恆定光電流法)測定來獲得的結果進行說明。
首先，對ESR測定結果進行說明。首先，對所製造的樣本進行說明。所製造的樣本具有在石英基板上形成有厚度為100nm的氧化物半導體膜且在該氧化物半導體膜上形成有厚度為400nm的氮氧化矽膜的疊層結構。
藉由濺射法在石英基板上形成作為CAAC-OS膜的IGZO膜。作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，作為濺射氣體將50sccm的Ar和50sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.6Pa，供應5kW的直流功率，來形成該IGZO膜。另外，將形成IGZO膜時的基板溫度設定為170℃。另外，在形成該IGZO膜之後，在氮氛圍下進行第一加熱處理， 接著在包含氮及氧的氛圍下進行第二加熱處理。將第一加熱處理的溫度及第二加熱處理的溫度都設定為350℃，並且將進行第一加熱處理的時間及進行第二加熱處理的時間都設定為1小時。
接著，將形成有IGZO膜的石英基板設置在電漿CVD設備的處理室內，向處理室內供應160sccm的作為來源氣體的矽烷、4000sccm的作為來源氣體的一氧化二氮，將處理室內的壓力控制為120Pa，使用27.12MHz的高頻電源供應功率，從而形成氮氧化矽膜。另外，該電漿CVD設備是6000cm2的平行平板型電漿CVD設備。作為所供應的功率(功率密度)的條件採用1000W(0.17W/cm2)、1500W(0.25W/cm2)、2000W(0.33W/cm2)的三個條件，分別製造樣本C1、樣本C2、樣本C3。
並且，對樣本C1至樣本C3進行ESR測定。以下述條件進行ESR測定。將測定溫度設定為室溫(25℃)，將9.2GHz的高頻功率(微波功率)設定為20mW，將磁場的方向設定為與作為所製造的樣本的氮氧化矽膜的表面平行的方向，並且將來源於IGZO膜的氧缺陷的在g=1.93處呈現的信號的每單位面積的自旋數的檢測下限設定為1.0×1012spins/cm2。
圖21示出ESR測定的結果。圖21示出當形成氮氧化矽膜時供應的功率與氧化物半導體膜中的在g=1.93處呈現的信號的每單位面積的自旋數的關係。可以說：每單位面積的自旋數越小，包含在氧化物半導體膜中的氧缺陷 少。
根據圖21可以確認到：與樣本C1相比，樣本C2及樣本C3的每單位面積的自旋數減少。因此，當在氧化物半導體膜上形成氮氧化矽膜時，藉由使用實施方式1所示的保護膜23的製造方法形成氮氧化矽膜，可以進一步降低形成該氮氧化矽膜時產生的氧化物半導體膜中的氧缺陷。
另外，將形成氮氧化矽膜時的功率保持為1500W(0.25W/cm2)，並將矽的流量設定為120sccm或200sccm，來製造形成有氮氧化矽膜的樣本。將矽烷的流量為120sccm的樣本稱為樣本C4，而將矽烷的流量為200sccm的樣本稱為樣本C5。
以與上述條件相同的條件對樣本C2、樣本C4及樣本C5也進行ESR測定。圖22示出其結果。圖22示出形成氮氧化矽膜時供應的矽烷的流量與氧化物半導體膜中的在g=1.93處呈現的信號的每單位面積的自旋數的關係。
根據圖22可以確認到：在當形成氮氧化矽膜時增加矽烷的流量的情況下，每單位面積的自旋數有減少的趨勢。因此，當在氧化物半導體膜上形成氮氧化矽膜時，藉由增加矽烷的流量形成氮氧化矽膜，可以進一步降低形成該氮氧化矽膜時產生的氧化物半導體膜中的氧缺陷。
接著，以300℃的溫度對樣本C2、樣本C4及樣本C5進行加熱處理，然後進行ESR測定。其結果，樣本C2、樣本C4及樣本C5中的起因於IGZO膜的氧缺陷的在 g=1.93處呈現的信號的每單位面積的自旋數為檢測下限(1.0×1012spins/cm2)以下。
據此可知：藉由在使用實施方式1所示的保護膜23的製造方法在氧化物半導體膜上形成氮氧化矽膜之後進行加熱處理，可以降低氧化物半導體膜所包含的氧缺陷。
接著，說明CPM的測定結果進行說明。首先，說明所製造的樣本。
首先，作為基板使用玻璃基板，並且在基板上形成氧化物半導體膜。
作為氧化物半導體膜，藉由濺射法形成作為CAAC-OS膜的IGZO膜，藉由光微影製程在該IGZO膜上形成掩模，並且使用該掩模對該IGZO膜的一部分進行蝕刻。然後，對進行了蝕刻的IGZO膜進行加熱處理，由此形成氧化物半導體膜。另外，在本實施例中形成厚度為100nm的IGZO膜。
作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，作為濺射氣體將50sccm的Ar和50sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.7Pa，供應5kW的直流功率，來形成IGZO膜。另外，將形成IGZO膜時的基板溫度設定為170℃。
作為對進行了蝕刻的IGZO膜進行的加熱處理，採用在氮氛圍下進行的第一加熱處理和在進行第一加熱處理之後連續在氮及氧的氛圍下進行的第二加熱處理。將第一加熱處理的溫度及第二加熱處理的溫度都設定為450℃，並 且將進行第一加熱處理的時間及進行第二加熱處理的時間都設定為1小時。
接著，形成與氧化物半導體膜接觸的一對電極。
在氧化物半導體膜上形成導電膜，藉由光微影製程在該導電膜上形成掩模，用該掩模對該導電膜的一部分進行蝕刻，從而形成一對電極。另外，在該導電膜中，在厚度為100nm的鈦膜上形成有厚度為400nm的鋁膜，並且在該鋁膜上形成有厚度為100nm的鈦膜。
接著，進行加熱處理。將溫度設定為300℃，且在包含氧及氮的氛圍下進行1小時的該加熱處理。
接著，在氧化物半導體膜及一對電極上形成絕緣膜。
使用實施方式1所示的保護膜23的製造方法形成作為絕緣膜的氮氧化矽膜。明確而言，向電漿CVD設備的處理室供應160sccm的矽烷、4000sccm的一氧化二氮，將處理室內的壓力控制為200Pa，使用27.12MHz的高頻電源供應1500W(0.25W/cm2)的功率，從而形成厚度為400nm的氮氧化矽膜。另外，將形成絕緣膜時的基板溫度設定為220℃。
在形成絕緣膜之後，對藉由到此為止的製程獲得的結構進行加熱處理。將溫度設定為300℃，且在包含氧及氮的氛圍下進行1小時的該加熱處理。
將藉由上述製程獲得的樣本稱為樣本C6。
在此，對作為比較例的樣本的製程進行說明。作為比較例的樣本(以下，稱為樣本C7)與上述樣本C6的不同 之處在於絕緣膜的形成方法，其他製程都相同。向電漿CVD設備的處理室內供應30sccm的矽烷、4000sccm的一氧化二氮，將處理室內的壓力控制為200Pa，使用27.12MHz的高頻電源供應150W(0.025W/cm2)的功率，從而形成厚度為400nm的作為樣本C7的絕緣膜的氮氧化矽膜。另外，將形成絕緣膜時的基板溫度設定為220℃。
接著，對樣本C6及樣本C7進行CPM測定。CPM測定是在對設置於樣本中的一對電極之間施加電壓的狀態下以使光電流值固定的方式調整照射到樣本面的光量且根據照射光量測定吸光係數的方法。在CPM測定中，當樣本有缺陷時，對應於存在缺陷的能階的能量(用波長換算)的吸光係數增加。藉由用定數乘以該吸光係數的增加值，能夠評價樣本的缺陷密度。
圖23示出從對樣本C6及樣本C7分別進行CPM測定來獲得的吸收係數去除起因於帶尾(bandtail)的吸收係數的吸收係數，即起因於缺陷的吸收係數。在圖23中，橫軸表示吸收係數，縱軸示出光能。另外，在圖23的縱軸中，以氧化物半導體膜的傳導帶的下端為0eV，且以價電子帶的上端為3.15eV。另外，在圖23中，各曲線是表示吸收係數與光能的關係的曲線，相當於缺陷能階。以實線表示的曲線相當於樣本C6的缺陷能階，而以虛線表示的曲線相當於樣本C7的缺陷能階。樣本C6中的缺陷能階的吸收係數是1.00×10-2/cm，樣本C7中的缺陷能階的吸收係數是6.52×10-2/cm。
根據圖23可知樣本C6的缺陷能階比樣本C7的缺陷能階少。
據此，當在氧化物半導體膜上形成氮氧化矽膜時，藉由增加矽烷的流量並增加所供應的功率，可以進一步降低當形成該氮氧化矽膜時產生的氧化物半導體膜中的氧缺陷。
據此，當在具有氧化物半導體膜的電晶體上形成用作保護膜的氮氧化矽膜時，藉由使用實施方式1所示的保護膜23的製造方法形成氮氧化矽膜，可以製造具有優異的電特性的電晶體。
實施例4
在本實施例中，說明作為本發明的一個方式的半導體裝置的電特性。明確而言，使用作為本發明的一個方式的電晶體的電流-電壓特性的結果進行說明。
首先，說明電晶體的製程。在本實施例中，參照圖4A至圖4E進行說明。
首先，作為基板11使用玻璃基板，並且在基板11上形成閘極電極15。
藉由濺射法形成厚度為100nm的鎢膜，藉由光微影製程在該鎢膜上形成掩模，用該掩模對該鎢膜的一部分進行蝕刻，從而形成閘極電極15。
接著，在閘極電極15上形成包括絕緣膜31及絕緣膜32的閘極絕緣膜33。
形成厚度為50nm的氮化矽膜作為絕緣膜31，並且形成厚度為200nm的氮氧化矽膜作為絕緣膜32。藉由向電漿CVD設備的處理室供應50sccm的矽烷和5000sccm的氮，將處理室內的壓力控制為60Pa，用27.12MHz的高頻電源供應150W的功率，來形成該氮化矽膜。藉由向電漿CVD設備的處理室供應20sccm的矽烷和3000sccm的一氧化二氮，將處理室內的壓力控制為40Pa，用27.12MHz的高頻電源供應100W的功率，來形成該氮氧化矽膜。另外，將基板溫度設定為350℃來形成該氮化矽膜及該氮氧化矽膜。
作為藉由到此為止的製程獲得的結構，可以參照圖4A。注意，雖然在圖4A中示出基底絕緣膜13，但是在本實施例中不形成基底絕緣膜13。
接著，形成具有閘極絕緣膜33介於其之間之重疊於閘極電極15的氧化物半導體膜19。
在此，藉由濺射法形成作為CAAC-OS膜的IGZO膜，將其用作氧化物半導體膜19。
作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，作為濺射氣體將50sccm的氬和50sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.6Pa，供應5kW的直流功率，來形成IGZO膜。另外，將形成IGZO膜時的基板溫度設定為170℃。
接著，藉由光微影製程在該IGZO膜上形成掩模，並且用該掩模對該IGZO膜的一部分進行蝕刻。然後，對進 行了蝕刻的IGZO膜進行加熱處理，由此形成氧化物半導體膜19。另外，在本實施例中形成厚度為35nm的IGZO膜。
作為對進行了蝕刻的IGZO膜進行的加熱處理，採用在氮氛圍下進行的第一加熱處理和在進行第一加熱處理之後在氮及氧的氛圍下進行的第二加熱處理。將第一加熱處理的溫度及第二加熱處理的溫度都設定為350℃，並且將進行第一加熱處理的時間及進行第二加熱處理的時間都設定為1小時。
作為藉由到此為止的製程獲得的結構，可以參照圖4B。
接著，形成與氧化物半導體膜19接觸的一對電極21。
在閘極絕緣膜17及氧化物半導體膜19上形成導電膜，藉由光微影製程在該導電膜上形成掩模，用該掩模對該導電膜的一部分進行蝕刻，從而形成一對電極21。另外，在該導電膜中，在厚度為50nm的鎢膜上形成有厚度為400nm的鋁膜，並且在該鋁膜上形成有厚度為100nm的鈦膜。然後，去除掩模。
作為藉由到此為止的製程獲得的結構，可以參照圖4C。另外，在本實施例中，不進行圖4C所示的暴露於在氧氛圍中產生的電漿的處理。
接著，對藉由到此為止的製程獲得的結構進行加熱處理。以300℃的溫度在包含氧及氮的氛圍下進行1小時的 該加熱處理。
接著，在閘極絕緣膜17、氧化物半導體膜19及一對電極21上形成絕緣膜34，然後對絕緣膜34進行氧電漿處理來對絕緣膜34添加氧35。
在本實施例中，藉由向電漿CVD設備的處理室供應20sccm的矽烷和3000sccm的一氧化二氮，將處理室內的壓力控制為200Pa，用27.12MHz的高頻電源供應100W的功率，來形成厚度為30nm的作為絕緣膜34的氮氧化矽膜。另外，將形成絕緣膜34時的基板溫度設定為350℃。
另外，將250sccm的氧供應到電漿處理裝置的處理室內，將處理室內的壓力控制為15Pa，將偏壓電壓設定為0W將4500W的功率供應到源極電極，來產生氧電漿。另外，將絕緣膜34暴露於該氧電漿600秒。
作為藉由到此為止的製程獲得的結構，可以參照圖4D。
接著，在添加有氧35的絕緣膜34上形成絕緣膜36。
使用實施方式1所示的保護膜23的製造方法形成作為絕緣膜36的氮氧化矽膜。明確而言，向電漿CVD設備的處理室供應160sccm的矽烷、4000sccm的一氧化二氮，將處理室內的壓力控制為200Pa，使用27.12MHz的高頻電源供應1500W(0.25W/cm2)的功率，從而形成厚度為370nm的氮氧化矽膜。另外，將形成絕緣膜36時的 基板溫度設定為220℃。
在形成絕緣膜36之後，對藉由到此為止的製程獲得的結構進行加熱處理。以350℃的溫度在包含氧及氮的氛圍下進行1小時的該加熱處理。
藉由上述製程形成作為本發明的一個方式的電晶體。注意，將藉由上述製程製造的電晶體稱為樣本D1。
在此，對作為比較例的電晶體的製程進行說明。作為比較例的電晶體(以下，稱為樣本D2)與上述樣本D1的不同之處在於絕緣膜36的形成方法，其他製程都相同。向電漿CVD設備的處理室內供應30sccm的矽烷、4000sccm的一氧化二氮，將處理室內的壓力控制為200Pa，用27.12MHz的高頻電源供應150W(0.025W/cm2)的功率，從而形成厚度為370nm的作為樣本D2的絕緣膜36的氮氧化矽膜。另外，將形成絕緣膜36時的基板溫度設定為350℃。
並且，測定樣本D1及樣本D2的電流-電壓特性的初期特性。圖24A和圖24B示出其結果。圖24A示出樣本D1的電流-電壓特性的初期特性，而圖24B示出樣本D2的電流-電壓特性的初期特性。在圖24A和圖24B中，橫軸表示閘極電壓(Vg)，左縱軸表示流過一對電極21之間的汲極電流(Id)，並且右縱軸表示場效應遷移率(μFE)。另外，粗實線表示將汲極電壓(Vd)設定為10V時的電流-電壓特性的初期特性，粗虛線表示將Vd設定為1V時的電流-電壓特性的初期特性，而細實線表 示將Vd設定為10V時的對於閘極電壓的場效應遷移率。另外，該場效應遷移率是各樣本的飽和區域中的結果。
根據圖24B，樣本D2的臨界電壓的向負方向的漂移較大，並且樣本D2呈現常導通(normally-on)特性。另一方面，根據圖24A，樣本D1的臨界電壓在閘極電壓為0V處的附近，據此確認到：在圖24A中，在樣本D2中觀察到的常導通特性得到了解除。
另外，在樣本D2的情況下，汲極電壓為1V時的開態電流的上升電壓與汲極電壓為10V時的開態電流的上升電壓不同。另一方面，在樣本D1的情況下，汲極電壓為1V時的開態電流的上升電壓與汲極電壓為10V時的開態電流的上升電壓大致相同。
據此，確認到使用實施方式1所示的保護膜23的製造方法形成的樣本D1具有優異的電特性。因此，根據本發明的一個方式可以製造具有優異的電特性的電晶體。
實施例5
在本實施例中，說明作為本發明的一個方式的半導體裝置的電特性與本發明的一個方式的絕緣膜的缺陷密度的關係。明確而言，說明：作為本發明的一個方式的電晶體的電流-電壓特性的初期特性的結果；對利用與該電晶體類似的結構形成的元件進行C-V測定獲得的滯環量；以及作為本發明的一個方式的絕緣膜的氮氧化矽膜的缺陷密度。
首先，說明電晶體的製程。在本實施例中，參照圖2A至圖2D進行說明。
首先，作為基板11使用玻璃基板，並且在基板11上形成閘極電極15。
藉由濺射法形成厚度為100nm的鎢膜，藉由光微影製程在該鎢膜上形成掩模，用該掩模對該鎢膜的一部分進行蝕刻，從而形成閘極電極15。
接著，在閘極電極15上形成閘極絕緣膜17。
層疊形成厚度為50nm的氮化矽膜和厚度為200nm的氮氧化矽膜作為閘極絕緣膜17。藉由向電漿CVD設備的處理室供應50sccm的矽烷和5000sccm的氮，將處理室內的壓力控制為60Pa，用27.12MHz的高頻電源供應150W的功率，來形成該氮化矽膜。
藉由使用微波的電漿CVD法形成10nm的上述氮氧化矽膜。另外，以下示出該使用微波的電漿CVD法的條件。為了使在微波電漿CVD設備的處理室中產生的電漿穩定，首先將10sccm的矽烷、300sccm的一氧化二氮及2500sccm的氬導入該處理室內，將處理室內的壓力調節為20Pa，將基板的溫度保持為325℃，用2.45GHz的微波電源施加5kW的功率。在使所產生的電漿穩定之後，將導入該處理室內的矽烷、一氧化二氮及氬的流量分別增加為30sccm、1500sccm及2500sccm，由此形成氮氧化矽膜。
接著，形成具有閘極絕緣膜17介於其之間之重疊於 閘極電極15的氧化物半導體膜19。
藉由濺射法在閘極絕緣膜17上形成作為CAAC-OS膜的IGZO膜。
作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，作為濺射氣體將50sccm的Ar和50sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.6Pa，供應5kW的直流功率，來形成IGZO膜。另外，將形成IGZO膜時的基板溫度設定為170℃。
作為藉由到此為止的製程獲得的結構，可以參照圖2A。注意，雖然在圖2A中示出基底絕緣膜13，但是在本製程中不形成基底絕緣膜13。
接著，藉由光微影製程在該IGZO膜上形成掩模，並且用該掩模對該IGZO膜的一部分進行蝕刻。然後，對進行了蝕刻的IGZO膜進行加熱處理，由此形成氧化物半導體膜19。另外，在本實施例中形成厚度為35nm的IGZO膜。
作為對進行了蝕刻的IGZO膜進行的加熱處理，採用在氮氛圍下進行的第一加熱處理和在進行第一加熱處理之後在氮及氧的氛圍下進行的第二加熱處理。將第一加熱處理的溫度及第二加熱處理的溫度都設定為450℃，並且將進行第一加熱處理的時間及進行第二加熱處理的時間都設定為1小時。
作為藉由到此為止的製程獲得的結構，可以參照圖2B。
接著，形成與氧化物半導體膜19接觸的一對電極21。
在閘極絕緣膜17及氧化物半導體膜19上形成導電膜，藉由光微影製程在該導電膜上形成掩模，用該掩模對該導電膜的一部分進行蝕刻，從而形成一對電極21。另外，在該導電膜中，在厚度為100nm的鈦膜上形成有厚度為400nm的鋁膜，並且在該鋁膜上形成有厚度為100nm的鈦膜。
作為藉由到此為止的製程獲得的結構，可以參照圖2C。
接著，對藉由到此為止的製程獲得的結構進行加熱處理。以300℃的溫度在包含氧及氮的氛圍下進行1小時的該加熱處理。
接著，在閘極絕緣膜17、氧化物半導體膜19及一對電極21上形成保護膜23。
在本實施例中，藉由向電漿CVD設備的處理室供應200sccm的矽烷和3000sccm的一氧化二氮，將處理室內的壓力控制為200Pa，用27.12MHz的高頻電源供應1500W的功率，來形成厚度為370nm的作為保護膜23的氮氧化矽膜。另外，將形成保護膜23時的基板溫度設定為220℃。
作為藉由到此為止的製程獲得的結構，可以參照圖2D。
在形成保護膜23之後，對藉由到此為止的製程獲得 的結構進行加熱處理。以300℃的溫度在包含氧及氮的氛圍下進行1小時的該加熱處理。
接著，在保護膜23上形成平坦化膜(未圖示)。在此，在保護膜23上塗布組成物，然後進行曝光及顯影，由此形成具有使一對電極的一部分露出的開口部的平坦化膜。另外，形成厚度為1.5μm的丙烯酸樹脂作為平坦化膜。然後進行加熱處理。以250℃的溫度在包含氮的氛圍下進行1小時的該加熱處理。
接著，形成與一對電極的一部分連接的導電膜(未圖示)。在此，藉由濺射法形成厚度為100nm的包含氧化矽的ITO。然後進行加熱處理。以250℃的溫度在包含氮的氛圍下進行1小時的該加熱處理。
藉由上述製程形成電晶體。注意，將藉由上述製程製造的電晶體稱為樣本E1。
另外，藉由使用在保護膜23的形成條件中矽烷的流量與樣本E1不同的條件形成保護膜23，由此製造電晶體。
在保護膜23的形成條件中將矽烷的流量設定為160sccm，由此形成電晶體，將形成有該電晶體的樣本稱為樣本E2。
在保護膜23的形成條件中將矽烷的流量設定為120sccm，由此形成電晶體，將形成有該電晶體的樣本稱為樣本E3。
另外，藉由使用在保護膜23的形成條件中矽烷的流 量及所供應的功率與樣本E1不同的條件形成保護膜23，由此製造電晶體。
在保護膜23的形成條件中將矽烷的流量設定為30sccm，將所供應的功率設定為150W，由此形成電晶體，將形成有該電晶體的樣本稱為樣本E4。
另外，在樣本E2至樣本E4中，形成圖2A所示的基底絕緣膜13。另外，在閘極絕緣膜17中，不形成氮化矽膜，而採用氮氧化矽膜的單層。
接著，測定樣本E1至樣本E4的電流-電壓特性的初期特性。圖25A至圖25D示出其結果。圖25A示出樣本E1的電流-電壓特性的初期特性，圖25B示出樣本E2的電流-電壓特性的初期特性，圖25C示出樣本E3的電流-電壓特性的初期特性，並且圖25D示出樣本E4的電流-電壓特性的初期特性。在圖25A至圖25D中，橫軸表示閘極電壓(Vg)，左縱軸表示流過一對電極21之間的汲極電流(Id)，並且右縱軸表示場效應遷移率(μFE)。另外，實線表示將汲極電壓(Vd)設定為1V或10V時的電流-電壓特性的初期特性，而虛線表示將Vd設定為10V時的對於閘極電壓的場效應遷移率。另外，該場效應遷移率是各樣本的飽和區域中的結果。
在圖25B及圖25C所示的電流-電壓特性的初期特性中，汲極電壓為1V時的開態電流的上升電壓與汲極電壓為10V時的開態電流的上升電壓不同。在圖25D所示的電流-電壓特性的初期特性中，隨著臨界電壓向負方向 漂移，臨界電壓產生偏差。另一方面，在圖25A所示的電流-電壓特性的初期特性中，汲極電壓為1V時的開態電流的上升電壓與汲極電壓為10V時的開態電流的上升電壓大致相同，臨界電壓在閘極電壓為0V處的附近，且臨界電壓不產生偏差。
接著，對使用樣本E1至樣本E4的每個條件形成的保護膜23的膜特性進行說明。首先，圖27A至圖27D示出製造MOS(Metal Oxide Semiconductor：金屬氧化物半導體)結構元件且進行C-V(Capacitance-Voltage)測定獲得的結果。
首先，對C-V測定用MOS結構元件的製程進行說明。在本實施例中參照圖26進行說明。
如圖26所示的那樣，在基板961上形成第一電極963。作為基板961使用玻璃基板。藉由與在樣本E1至樣本E4中形成的閘極電極15相同的條件形成第一電極963。
在基板961及第一電極963上形成絕緣膜965。使用與在樣本E1至樣本E4中形成的閘極絕緣膜17相同的條件形成絕緣膜965。
在絕緣膜965上形成氧化物半導體膜967。使用與在樣本E1至樣本E4中形成的氧化物半導體膜19相同的條件形成氧化物半導體膜967。
在氧化物半導體膜967上形成第二電極969。使用與在樣本E1至樣本E4中形成的一對電極21相同的條件形 成第二電極969。
在絕緣膜965、氧化物半導體膜967及第二電極969上形成絕緣膜971。使用與在樣本E1至樣本E4中形成的保護膜23相同的條件形成絕緣膜971。
藉由上述製程形成C-V測定用MOS結構元件。另外，將使用與樣本E1相同的條件形成的MOS結構元件稱為樣本E5，將使用與樣本E2相同的條件形成的MOS結構元件稱為樣本E6，將使用與樣本E3相同的條件形成的MOS結構元件稱為樣本E7，並且將使用與樣本E4相同的條件形成的MOS結構元件稱為樣本E8。
圖27A至圖27D分別示出樣本E5至樣本E8的C-V測定結果。另外，表1示出：在各樣本中，將第一電極963的電壓V從-10V掃描到10V時的平帶電壓Vfb1與將第一電極963的電壓V從10V掃描到-10V時的平帶電壓Vfb2的差的絕對值的滯環量(△Vfb)。
根據圖27A至圖27C及表1，在滯環量(△Vfb)增大的同時，如圖25A至圖25C所示的那樣，汲極電壓為1V時的開態電流的上升電壓與汲極電壓為10V時的開態電流的上升電壓的差變大。就是說，在電晶體的電流-電壓特性的初期特性中，開態電流的上升電壓與滯環量(△Vfb)有 關。
接著，使用ESR測定結果說明在樣本E1至樣本E4中形成的保護膜23的缺陷密度。
首先，說明所製造的樣本。在所製造的樣本中，使用與樣本E1至樣本E4的保護膜23相同的條件在石英基板上形成厚度為400nm的氮氧化矽膜。接著，在包含氮及氧的氛圍下進行300℃且1小時的加熱處理。
將使用與樣本E1的保護膜23相同的條件形成氮氧化矽膜的樣本稱為樣本E9，將使用與樣本E2的保護膜23相同的條件形成氮氧化矽膜的樣本稱為樣本E10，將使用與樣本E3的保護膜23相同的條件形成氮氧化矽膜的樣本稱為樣本E11，並且將使用與樣本E4的保護膜23相同的條件形成氮氧化矽膜的樣本稱為樣本E12。
接著，對樣本E9至樣本E12進行ESR測定。以下述條件進行ESR測定。將測定溫度設定為室溫(25℃)，將9.2GHz的高頻功率(微波功率)設定為20mW，並且將磁場的方向設定為與所製造的樣本E9至E12的氮氧化矽膜的表面平行的方向。來源於氮氧化矽膜所包含的矽的懸空鍵的在g=2.001處呈現的信號的自旋數的檢測下限為1.0×1015spins/cm2。
圖28A至圖28D示出ESR測定的結果。圖28A至圖28D分別示出樣本E9至樣本E12中的氮氧化矽膜的一次微分曲線。根據圖27A至圖28D確認到：△Vfb越小，g值為2.001時的信號強度越小。因此，藉由使絕緣膜971 為缺陷少的膜，可以降低C-V測定的滯環量，並且在電晶體的電特性中可以實現汲極電壓為1V時的開態電流的上升電壓與汲極電壓為10V時的開態電流的上升電壓大致相同的優異的電特性。
接著，製造具有與樣本E5至樣本E8相同的結構並具有藉由與樣本E5至樣本E8不同的成膜條件形成的絕緣膜971的MOS結構元件。另外，製造具有與樣本E9至樣本E12相同的結構並具有藉由與樣本E9至樣本E12不同的成膜條件形成的氮氧化矽膜的ESR測定用樣本。
接著，對各MOS結構元件進行C-V測定。另外，對各ESR測定用樣本進行ESR測定。
圖29示出：樣本E5至樣本E8及具有藉由與樣本E5至樣本E8不同的成膜條件形成的絕緣膜971的MOS結構元件的在g=2.001處呈現的信號的自旋密度與樣本E9至樣本E12及具有藉由與樣本E9至樣本E12不同的成膜條件形成的氮氧化矽膜的ESR測定用樣本的滯環量的關係。
根據圖25A至圖27D，在電晶體中，為了使汲極電壓為1V時的開態電流的上升電壓與汲極電壓為10V時的開態電流的上升電壓大致相同所需的較佳的滯環量(△Vfb)為2.0V以下。另外，根據圖29，滿足上述條件的樣本的在g=2.001處呈現的信號的自旋密度低於1.5×1018spins/cm3，較佳地為1.0×1018spins/cm3以下。
據此，藉由設置利用電子自旋共振法測定的在 g=2.001處呈現的信號的自旋密度低於1.5×1018spins/cm3，較佳地為1.0×1018spins/cm3以下的氧化絕緣膜作為設置在電晶體上的保護膜，可以製造具有優異的電特性的電晶體。

Claims (23)

  1. 一種半導體裝置，包括：第一閘極電極；該第一閘極電極上包括銦、鎵、和鋅的氧化物半導體膜；該氧化物半導體膜上包括第一導電膜和第二導電膜的第二閘極電極；以及該第二閘極電極上的保護膜，其中該氧化物半導體膜中的銦濃度大於鎵濃度，其中該第一導電膜包括銦、鋅、和氧化物，其中該第二導電膜包括金屬元素，並且其中該保護膜是藉由電子自旋共振法測定的在g=2.001處的信號的自旋密度低於1.5×1018spins/cm3的氧化物絕緣膜。
  2. 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體膜的銦、鎵、和鋅的原子比為4：2：3。
  3. 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體膜包括c軸配向結晶部。
  4. 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體膜的氫濃度低於5×1019atoms/cm3。
  5. 一種半導體裝置，包括：第一閘極電極；該第一閘極電極上的包括銦、鎵、和鋅的第一氧化物半導體膜；該第一氧化物半導體膜上包括銦、鎵、和鋅的第二氧化物半導體膜；該第二氧化物半導體膜上包括第一導電膜和第二導電膜的第二閘極電極；以及該第二閘極電極上的保護膜，其中該第二氧化物半導體膜中的銦濃度大於鎵濃度，其中該第一導電膜包括銦、鋅、和氧化物，其中該第二導電膜包括金屬元素，並且其中該保護膜是藉由電子自旋共振法測定的在g=2.001處的信號的自旋密度低於1.5×1018spins/cm3的氧化物絕緣膜。
  6. 根據申請專利範圍第5項之半導體裝置，其中該第一氧化物半導體膜的銦、鎵、和鋅的原子比為1：3：2。
  7. 根據申請專利範圍第5項之半導體裝置，其中該第二氧化物半導體膜的銦、鎵、和鋅的原子比為4：2：3。
  8. 根據申請專利範圍第5項之半導體裝置，其中該第一氧化物半導體膜和該第二氧化物半導體膜中的至少一個包括c軸配向結晶部。
  9. 根據申請專利範圍第5項之半導體裝置，其中該第二氧化物半導體膜的氫濃度低於5×1019atoms/cm3。
  10. 根據申請專利範圍第1或5項之半導體裝置，其中該第二導電膜在該第一導電膜上。
  11. 根據申請專利範圍第1或5項之半導體裝置，其中該金屬元素是選自鋁、鈦、鉭、鎢、和鉬所組成的群組中的一個。
  12. 一種半導體裝置，包括：絕緣膜；該絕緣膜上的氧化物半導體膜；該氧化物半導體膜上的源極電極和汲極電極；該源極電極和該汲極電極上的閘極絕緣膜；該閘極絕緣膜上的閘極電極；電連接到該源極電極的第一佈線；以及電連接到該汲極電極的第二佈線，其中該氧化物半導體膜含有銦、鎵、和鋅，其中該氧化物半導體膜包括通道區域、第一摻雜劑區域、第二摻雜劑區域、第三摻雜劑區域和第四摻雜劑區域，其中該第三摻雜劑區域被設置在該通道區域與該第一摻雜劑區域之間，其中該四摻雜劑區域被設置在該通道區域與該第二摻雜劑區域之間，並且其中該第一佈線和該第二佈線中的每一個包括金屬。
  13. 根據申請專利範圍第12項之半導體裝置，其中該氧化物半導體膜中的銦濃度大於鎵濃度。
  14. 根據申請專利範圍第12項之半導體裝置，其中該氧化物半導體膜的銦、鎵、和鋅的原子比為4：2：3。
  15. 根據申請專利範圍第12項之半導體裝置，其中該氧化物半導體膜包括c軸配向結晶部。
  16. 一種半導體裝置，包括：絕緣膜；該絕緣膜上的第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；該第二氧化物半導體膜上的源極電極和汲極電極；該源極電極和該汲極電極上的閘極絕緣膜；該閘極絕緣膜上的閘極電極；電連接到該源極電極的第一佈線；以及電連接到該汲極電極的第二佈線，其中該第一氧化物半導體膜和該第二氧化物半導體膜中的每一個包含銦、鎵、和鋅，其中該第二氧化物半導體膜包括通道區域、第一摻雜劑區域、第二摻雜劑區域、第三摻雜劑區域和第四摻雜劑區域，其中該第三摻雜劑區域被設置在該通道區域與該第一摻雜劑區域之間，其中該四摻雜劑區域被設置在該通道區域與該第二摻雜劑區域之間，並且其中該第一佈線和該第二佈線中的每一個包括金屬。
  17. 根據申請專利範圍第16項之半導體裝置，其中該第一氧化物半導體膜和該第二氧化物半導體膜中的一個的銦、鎵、和鋅的原子比為4：2：3。
  18. 根據申請專利範圍第16項之半導體裝置，其中該第一氧化物半導體膜和該第二氧化物半導體膜中的一個的銦、鎵、和鋅的原子比為1：3：2。
  19. 根據申請專利範圍第16項之半導體裝置，其中該第一氧化物半導體膜和該第二氧化物半導體膜中的一個包括c軸配向結晶部。
  20. 根據申請專利範圍第12或16項之半導體裝置，其中該金屬是選自鋁、銅、鈦、組、鎢、和鉬所組成的群組中的一個。
  21. 根據申請專利範圍第12或16項之半導體裝置，其中該絕緣膜包括藉由加熱而釋放的氧。
  22. 根據申請專利範圍第12或16項之半導體裝置，其中該源極電極與該第一摻雜劑區域接觸，並且其中該汲極電極與該第二摻雜劑區域接觸。
  23. 根據申請專利範圍第12或16項之半導體裝置，其中該源極電極和該汲極電極中的每一個包括透明導電材料，並且其中該透明導電材料包括氧化銦、氧化錫、或氧化鋅。
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WO (1) WO2013150927A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI801019B (zh) * 2020-12-18 2023-05-01 日商日新電機股份有限公司 薄膜電晶體的製造方法

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008051048A1 (de) * 2008-10-09 2010-04-15 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterkörper
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
CN104205310B (zh) * 2012-04-06 2017-03-01 夏普株式会社 半导体装置及其制造方法
JP6128906B2 (ja) 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8995607B2 (en) 2012-05-31 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014042004A (ja) 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
SG11201505225TA (en) * 2012-08-03 2015-08-28 Semiconductor Energy Lab Oxide semiconductor stacked film and semiconductor device
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6300489B2 (ja) 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101976133B1 (ko) * 2012-11-20 2019-05-08 삼성디스플레이 주식회사 표시 장치
KR20140081412A (ko) * 2012-12-21 2014-07-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9012261B2 (en) * 2013-03-13 2015-04-21 Intermolecular, Inc. High productivity combinatorial screening for stable metal oxide TFTs
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9299855B2 (en) 2013-08-09 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dual gate insulating layers
US9443987B2 (en) 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI688102B (zh) 2013-10-10 2020-03-11 日商半導體能源研究所股份有限公司 半導體裝置
JP6180908B2 (ja) * 2013-12-06 2017-08-16 富士フイルム株式会社 金属酸化物半導体膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
WO2015097586A1 (en) 2013-12-25 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9337030B2 (en) * 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
KR20150146409A (ko) 2014-06-20 2015-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기
US20160005871A1 (en) * 2014-07-04 2016-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
KR102334986B1 (ko) 2014-12-09 2021-12-06 엘지디스플레이 주식회사 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법
US10439068B2 (en) 2015-02-12 2019-10-08 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9818880B2 (en) * 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
WO2016139560A1 (en) 2015-03-03 2016-09-09 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device including the oxide semiconductor film, and display device including the semiconductor device
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TWI695513B (zh) 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
TWI629791B (zh) * 2015-04-13 2018-07-11 友達光電股份有限公司 主動元件結構及其製作方法
JP6887243B2 (ja) * 2015-12-11 2021-06-16 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、電子機器及び半導ウエハ
KR101872421B1 (ko) * 2016-04-12 2018-06-28 충북대학교 산학협력단 산화물 반도체 기반의 트랜지스터 및 그 제조 방법
KR20190032414A (ko) * 2016-07-26 2019-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102614533B1 (ko) * 2016-08-23 2023-12-15 삼성디스플레이 주식회사 박막 트랜지스터 표시판
CN106756877B (zh) * 2016-12-13 2019-02-19 武汉华星光电技术有限公司 C轴结晶igzo薄膜及其制备方法
US9935195B1 (en) 2017-01-12 2018-04-03 International Business Machines Corporation Reduced resistance source and drain extensions in vertical field effect transistors
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10629494B2 (en) * 2017-06-26 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11411120B2 (en) * 2017-09-05 2022-08-09 Ulvac, Inc. Method for manufacturing semiconductor device using plasma CVD process
KR102428557B1 (ko) * 2017-11-20 2022-08-02 엘지디스플레이 주식회사 가시광 흡수율이 향상된 산화물 반도체 포토 트랜지스터 및 그 제조 방법
US10147614B1 (en) 2018-01-08 2018-12-04 United Microelectronics Corp. Oxide semiconductor transistor and method of manufacturing the same
KR20200022226A (ko) * 2018-08-22 2020-03-03 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 및 그 제조 방법
JP7439101B2 (ja) * 2019-01-09 2024-02-27 アプライド マテリアルズ インコーポレイテッド 膜の有効酸化物厚さを変更するための水素化及び窒化処理
WO2020184900A1 (ko) 2019-03-08 2020-09-17 주식회사 엘지화학 리튬 이차전지용 음극, 이의 제조방법 및 이를 포함하는 리튬 이차전지
KR102172590B1 (ko) * 2019-06-10 2020-11-02 세메스 주식회사 기판 처리 장치
TWI726348B (zh) 2019-07-03 2021-05-01 友達光電股份有限公司 半導體基板
CN111312826B (zh) * 2020-03-04 2024-01-19 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制作方法、显示模组及电子装置
US11670720B2 (en) * 2020-11-25 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN116254505B (zh) * 2023-05-16 2023-10-10 中国科学院宁波材料技术与工程研究所 金属掺杂的宽温域润滑多层复合薄膜及其制备方法与应用

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275038A1 (en) * 2004-06-14 2005-12-15 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US20070278490A1 (en) * 2006-06-02 2007-12-06 Kochi Industrial Promotion Center Semiconductor device including active layer of zinc oxide with controlled crystal lattice spacing and manufacturing method thereof
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
US20100181565A1 (en) * 2009-01-16 2010-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20110284845A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (160)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH02186641A (ja) * 1989-01-12 1990-07-20 Nec Corp 薄膜電界効果型トランジスタ素子の製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
DE4435819C2 (de) 1993-10-08 1997-06-05 Smc Corp Tragvorrichtung für Gegenstände
JP4258476B2 (ja) 1994-06-15 2009-04-30 セイコーエプソン株式会社 薄膜半導体装置の製造方法
US5834827A (en) 1994-06-15 1998-11-10 Seiko Epson Corporation Thin film semiconductor device, fabrication method thereof, electronic device and its fabrication method
JP2005167280A (ja) 1994-06-15 2005-06-23 Seiko Epson Corp 半導体装置、アクティブマトリクス基板、及び電子機器
CN1052116C (zh) 1994-06-15 2000-05-03 精工爱普生株式会社 薄膜半导体器件的制造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6146928A (en) * 1996-06-06 2000-11-14 Seiko Epson Corporation Method for manufacturing thin film transistor, liquid crystal display and electronic device both produced by the method
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
DE69903862T2 (de) 1999-05-11 2003-07-03 Disa Ind As Herlev Verfahren zum steuern der bewegung der pressplatten einer formanlage und formanlage
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001250956A (ja) 2000-03-08 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置
US20020020840A1 (en) * 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
CN1245972C (zh) 2004-01-08 2006-03-22 中山大学 柚皮素及其盐用于制备止咳化痰药物
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2007335780A (ja) * 2006-06-19 2007-12-27 Mitsubishi Electric Corp Ｔｆｔ基板及びその製造方法、これを用いた表示装置、並びに層間絶縁膜の評価方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5015534B2 (ja) * 2006-09-22 2012-08-29 財団法人高知県産業振興センター 絶縁膜の成膜方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8197749B2 (en) 2007-01-16 2012-06-12 The University Of Utah Research Foundation Methods for cleaning luer connectors
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8258511B2 (en) 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
KR101681483B1 (ko) * 2008-09-12 2016-12-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010050419A1 (en) 2008-10-31 2010-05-06 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and display device
KR102228220B1 (ko) 2009-07-03 2021-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8492212B2 (en) 2009-07-09 2013-07-23 Sharp Kabushiki Kaisha Thin-film transistor producing method
SG177332A1 (en) * 2009-07-10 2012-02-28 Semiconductor Energy Lab Method for manufacturing semiconductor device
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
JP5458102B2 (ja) * 2009-09-04 2014-04-02 株式会社東芝 薄膜トランジスタの製造方法
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101623961B1 (ko) * 2009-12-02 2016-05-26 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
CN104658598B (zh) 2009-12-11 2017-08-11 株式会社半导体能源研究所 半导体器件、逻辑电路和cpu
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5602450B2 (ja) * 2010-02-12 2014-10-08 三菱電機株式会社 薄膜トランジスタ、その製造方法、及び表示装置
KR101969291B1 (ko) 2010-02-26 2019-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011108374A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP5567886B2 (ja) * 2010-04-09 2014-08-06 株式会社半導体エネルギー研究所 半導体装置
WO2011135987A1 (en) 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011145633A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145632A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
CN102939659B (zh) 2010-06-11 2016-08-17 株式会社半导体能源研究所 半导体器件及半导体器件的制造方法
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8792284B2 (en) 2010-08-06 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
JP2012038891A (ja) 2010-08-06 2012-02-23 Canon Inc ボトムゲート型薄膜トランジスタ
US8685787B2 (en) 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8728860B2 (en) 2010-09-03 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8871565B2 (en) * 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5710918B2 (ja) * 2010-09-13 2015-04-30 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
WO2012060253A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105336791B (zh) 2010-12-03 2018-10-26 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6023461B2 (ja) 2011-05-13 2016-11-09 株式会社半導体エネルギー研究所 発光素子、発光装置
JP2012053467A (ja) * 2011-09-14 2012-03-15 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2013149953A (ja) 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9099560B2 (en) * 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6128906B2 (ja) 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
JP2014042004A (ja) 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275038A1 (en) * 2004-06-14 2005-12-15 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US20070278490A1 (en) * 2006-06-02 2007-12-06 Kochi Industrial Promotion Center Semiconductor device including active layer of zinc oxide with controlled crystal lattice spacing and manufacturing method thereof
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
US20100181565A1 (en) * 2009-01-16 2010-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20110284845A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI801019B (zh) * 2020-12-18 2023-05-01 日商日新電機股份有限公司 薄膜電晶體的製造方法

Also Published As

Publication number Publication date
SG10201911825SA (en) 2020-01-30
US20150072535A1 (en) 2015-03-12
JP7354391B2 (ja) 2023-10-02
JP2014033181A (ja) 2014-02-20
CN104185898B (zh) 2017-03-15
SG10201610556WA (en) 2017-01-27
KR20230116067A (ko) 2023-08-03
TWI588898B (zh) 2017-06-21
JP6401322B2 (ja) 2018-10-10
US20230006064A1 (en) 2023-01-05
US20160197194A1 (en) 2016-07-07
CN107123682A (zh) 2017-09-01
US9570626B2 (en) 2017-02-14
KR102403163B1 (ko) 2022-05-30
TW201730963A (zh) 2017-09-01
US10741694B2 (en) 2020-08-11
KR20200074278A (ko) 2020-06-24
CN106935656A (zh) 2017-07-07
DE112013001928T5 (de) 2015-01-08
CN104185898A (zh) 2014-12-03
DE112013007798B3 (de) 2023-08-03
KR102086697B1 (ko) 2020-03-09
TW201405665A (zh) 2014-02-01
KR20200027055A (ko) 2020-03-11
JP2017130675A (ja) 2017-07-27
US20130264563A1 (en) 2013-10-10
US9318317B2 (en) 2016-04-19
JP2023164639A (ja) 2023-11-10
WO2013150927A1 (en) 2013-10-10
US10096719B2 (en) 2018-10-09
KR102125824B1 (ko) 2020-06-23
US8901556B2 (en) 2014-12-02
JP2019012837A (ja) 2019-01-24
US20200365739A1 (en) 2020-11-19
US20170125601A1 (en) 2017-05-04
DE112013007568B3 (de) 2020-06-04
CN106935656B (zh) 2020-11-13
JP2022185151A (ja) 2022-12-13
SG11201504441PA (en) 2015-07-30
DE112013007518B3 (de) 2020-12-17
JP6106477B2 (ja) 2017-03-29
SG10201908851XA (en) 2019-11-28
JP2021073718A (ja) 2021-05-13
KR20150005541A (ko) 2015-01-14
US20190019894A1 (en) 2019-01-17
US11437523B2 (en) 2022-09-06
KR20220075447A (ko) 2022-06-08

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