JP2011249788A - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP2011249788A
JP2011249788A JP2011099864A JP2011099864A JP2011249788A JP 2011249788 A JP2011249788 A JP 2011249788A JP 2011099864 A JP2011099864 A JP 2011099864A JP 2011099864 A JP2011099864 A JP 2011099864A JP 2011249788 A JP2011249788 A JP 2011249788A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
layer
semiconductor layer
oxygen
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011099864A
Other languages
English (en)
Other versions
JP2011249788A5 (ja
JP5719674B2 (ja
Inventor
Shumpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011099864A priority Critical patent/JP5719674B2/ja
Publication of JP2011249788A publication Critical patent/JP2011249788A/ja
Publication of JP2011249788A5 publication Critical patent/JP2011249788A5/ja
Application granted granted Critical
Publication of JP5719674B2 publication Critical patent/JP5719674B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Abstract

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化することを目的の一とする。
【解決手段】レジストマスクを用いて島状の酸化物半導体層を形成し、レジストマスクを除去し、酸化物半導体層に酸素を導入（添加）し、加熱処理を行う。レジストマスクの除去と、酸素の導入と、加熱処理を大気に触れずに連続して行う。この酸素導入及び加熱工程によって、水素、水分、水酸基又は水素化物などの不純物を酸化物半導体層より意図的に排除する。また、酸化物半導体層の形成前に、酸化物半導体層が形成される絶縁層に塩素を導入してもよい。塩素の導入により、絶縁層中の水素を固定化し、絶縁層中から酸化物半導体層中への水素の拡散を防ぐとことができる。
【選択図】図１

Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、撮像装置、表示装置、電気光学装置、電力供給装置、半導体回路及び電子機器などは全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
特開２００６−１６５５２８号公報
しかし、酸化物半導体はデバイス作製工程において、酸素の過不足などによる化学量論的組成からのずれや、電子供与体を形成する水素や水分の混入などが生じると、その電気伝導度が変化してしまう。このような現象は、酸化物半導体を用いたトランジスタにとって電気的特性の変動要因となる。
このような問題に鑑み、酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化することを目的の一とする。
酸化物半導体を用いるトランジスタの電気的特性変動を抑止するため、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体より意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体を高純度化及び電気的にｉ型（真性）化する。
酸化物半導体のバルク中に酸素を導入（添加）し、加熱処理を行う。この酸素導入及び加熱工程によって、水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体より意図的に排除し、酸化物半導体を高純度化する。酸素の導入により、酸化物半導体を構成している金属と水素の間の結合、或いは該金属と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と反応することで水を生成するため、後に行われる加熱処理により、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。また、加熱処理によって酸化物半導体の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。また、酸化物半導体と、該酸化物半導体が接する絶縁層との界面に生じた欠陥を低減することができる。
なお、上記「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。酸素の導入は、「酸素ドープ」と言い換えることもできる。本明細書における「酸素ドープ」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルクに添加することを言う。
酸素ドープ（「酸素ドープ処理」ともいう）は、プラズマ化した酸素をバルクに添加する酸素プラズマドープにより行うことができる。具体的には、高周波（ＲＦ）を用いて酸素をプラズマ化し、酸素ラジカル、酸素イオンを基板上の酸化物半導体へ導入する。この時、酸化物半導体が形成される基板にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、より深くまで酸素を導入することができる。なお、酸素ドープは、イオン注入法またはイオンドーピング法により行ってもよい。
酸化物半導体を有するトランジスタの作製工程において、酸素ドープ処理を行うことによって、酸化物半導体中（バルク中）において、化学量論比をこえる酸素が存在する酸素過剰領域を設けることができる。酸素の量は好ましくは化学量論比の１倍を超えて４倍まで（４倍未満）、より好ましくは、１倍を超えて２倍まで（２倍未満）である。化学量論比を超える酸素過剰な酸化物とは、例えば、ＩｎａＧａｂＺｎｃＳｉｄＡｌｅＭｇｆＯｇ（ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ≧０）で表される酸化物の場合、２ｇ＞３ａ＋３ｂ＋２ｃ＋４ｄ＋３ｅ＋２ｆ、である。なお、酸素ドープ処理によって添加された酸素は、酸化物半導体の格子間に存在する場合もある。
なお、欠陥（酸素欠損）のない酸化物半導体であれば、化学量論比に一致した量の酸素が含まれていれば良いが、トランジスタのしきい値電圧の変動を抑えるなどの信頼性を確保するためには、酸化物半導体には、化学量論比を超える量の酸素が含まれていることが好ましい。
また、酸化物半導体には熱処理による脱水化または脱水素化処理を行い、酸化物半導体中の水素原子または水などの水素原子を含む不純物を除去し、酸化物半導体を高純度化する。なお、酸素ドープ処理により添加される酸素の量は、脱水化または脱水素化処理により高純度化された酸化物半導体中の水素の量より多くなるようにする。
また、酸化物半導体上に接してキャップ層を形成し、キャップ層を通過して酸化物半導体中に酸素を導入させてもよい。キャップ層を通過して酸素を導入させることにより、酸素ドープ処理における酸化物半導体への過剰なダメージを軽減することができる。また、酸素の導入をイオン注入法またはイオンドーピング法により行う場合は、酸素の導入深さ（導入領域）が制御し易くなり、酸化物半導体中へ酸素を効率よく導入することができる。
なお、キャップ層に酸化ガリウムを用いると、酸素導入時のチャージアップが緩和され、酸化物半導体への過剰なダメージをさらに軽減することができる。また、キャップ層として酸化物半導体と同種の成分でなる金属酸化物を用いることで、該金属酸化物と酸化物半導体との界面及びその近傍への水素イオンの蓄積を抑制または防止することができる。具体的には、金属酸化物として、酸化物半導体の構成元素から選択される一または複数の金属元素の酸化物を含む材料を用いるのが好ましい。
また、キャップ層に金属酸化物を用い、酸化物半導体とキャップ層とを接した状態で加熱処理を行うと、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を、金属酸化物より酸化物半導体へ供給することができる。よって、酸化物半導体はより高純度化し、電気的にｉ型（真性）化する。
高純度し、電気的にｉ型（真性）化した酸化物半導体を有するトランジスタは、しきい値電圧やオン電流などの電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特性の変動も少ない。
このように、高純度化し、電気的にｉ型（真性）化した酸化物半導体を有するトランジスタは、電気的特性変動が抑制されており、電気的に安定である。よって安定した電気的特性を有する酸化物半導体を用いた信頼性の高い半導体装置を提供することができる。
また、酸化物半導体の形成前に、酸化物半導体が形成される絶縁層に対して、塩素ドープ（「塩素ドープ処理」ともいう）を行ってもよい。具体的には、高周波（ＲＦ）を用いて塩素をプラズマ化し、塩素ラジカル、塩素イオンを基板上の絶縁層へ導入する。この時、絶縁層が形成される基板にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、より深くまで塩素を導入することができる。なお、塩素ドープは、イオン注入法またはイオンドーピング法により行ってもよい。
酸化物半導体が形成される絶縁層に塩素を導入することで、該絶縁層中の水素を固定化し、該絶縁層中から酸化物半導体中への水素の拡散を防ぐことができる。また、塩素と同時に酸素を導入してもよい。
本発明の一態様は、酸化物半導体層上にレジストマスクを形成し、レジストマスクを用いて島状の酸化物半導体層を形成し、レジストマスクを除去した後、酸化物半導体層中に酸素を導入し、酸化物半導体層に加熱処理を行う半導体装置の作製方法であって、レジストマスクの除去と、酸化物半導体層への酸素の導入と、酸化物半導体層の加熱処理を、途中で大気に触れることなく連続して行うことを特徴とする半導体装置の作製方法である。
本発明の一態様は、酸化物半導体層形成前に、酸化物半導体層が形成される絶縁層に塩素ドープ処理を行い、酸化物半導体層上にレジストマスクを形成し、レジストマスクを用いて島状の酸化物半導体層を形成し、レジストマスクを除去した後、酸化物半導体層中に酸素を導入し、酸化物半導体層に加熱処理を行う半導体装置の作製方法であって、レジストマスクの除去と、酸化物半導体層への酸素の導入と、酸化物半導体層の加熱処理を、途中で大気に触れることなく連続して行うことを特徴とする半導体装置の作製方法である。
本発明の一態様は、酸化物半導体層上にキャップ層を形成し、キャップ層上にレジストマスクを形成し、レジストマスクを用いて島状の酸化物半導体層と島状のキャップ層を形成し、レジストマスクを除去した後、キャップ層を介して酸化物半導体層中に酸素を導入し、酸化物半導体層に加熱処理を行う半導体装置の作製方法であって、レジストマスクの除去と、酸化物半導体層への酸素の導入と、酸化物半導体層の加熱処理を、途中で大気に触れることなく連続して行うことを特徴とする半導体装置の作製方法である。
また、酸化物半導体層中に導入される酸素は、酸素ラジカルまたは酸素イオンを用いる。
また、レジストマスクの除去と、酸化物半導体層への酸素の導入と、酸化物半導体層の加熱処理は、途中で大気に触れさせず、減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で行う。
本明細書で開示する発明の効果は、次のように考えると理解が容易である。ただし、以下の説明は、あくまでも一考察に過ぎないことを付記する。
トランジスタのゲート電極にプラスの電圧を印加すると、酸化物半導体層のゲート電極側からバックチャネル側（ゲート絶縁層と反対側）へ電界が発生するため、酸化物半導体層中に存在するプラスの電荷を有する水素イオンがバックチャネル側へ移動して、酸化物半導体層と絶縁層との界面のうち酸化物半導体層側へと蓄積する。蓄積した水素イオンから絶縁層中の電荷捕獲中心（水素原子、水、あるいは汚染物等）へプラスの電荷が移動することによって、酸化物半導体層のバックチャネル側にはマイナスの電荷が蓄積される。すなわち、トランジスタのバックチャネル側に寄生チャネルが発生して、しきい値電圧がマイナス側にシフトし、トランジスタがノーマリーオンの傾向を示す。
上記の通り、絶縁層中の水素または水等の電荷捕獲中心がプラスの電荷を捕獲し、絶縁層中へプラスの電荷が移動することによってトランジスタの電気的特性が変動するため、トランジスタの電気的特性の変動を抑制するためには、絶縁層中にこれらの電荷捕獲中心が存在しない、またはその含有量が少ないことが重要である。したがって、絶縁層の形成には、成膜時に水素含有量が少ないスパッタリング法を用いるのが望ましい。スパッタリング法により形成された絶縁層は、その層中に電荷捕獲中心が存在しない、または少なく、ＣＶＤ法等によって形成した場合と比較してプラスの電荷の移動がおきにくい。よって、トランジスタのしきい値電圧のシフトを抑制し、トランジスタをノーマリーオフとすることができる。
なお、トップゲート型のトランジスタにおいては、下地となる絶縁層上に酸化物半導体層を形成した後、熱処理を行うことで、酸化物半導体層に含まれる水または水素を除去すると同時に、絶縁層中に含まれる水または水素をも除去することができる。よって、絶縁層中には、酸化物半導体層中を移動してきたプラスの電荷を捕獲するための電荷捕獲中心が少ない。このように、酸化物半導体層への脱水化または脱水素化のための熱処理は、酸化物半導体層に加えて、酸化物半導体層の下層に存在する絶縁層に対しても行われるため、トップゲート型のトランジスタにおいては、下地となる絶縁層はプラズマＣＶＤ法等のＣＶＤ法を用いて形成されていても構わない。
また、ボトムゲート型のトランジスタにおいては、ゲート絶縁層上に酸化物半導体層を形成した後、熱処理を行うことで、酸化物半導体層に含まれる水または水素を除去すると同時に、ゲート絶縁層中に含まれる水または水素をも除去することができる。よって、ゲート絶縁層中には、酸化物半導体層中を移動してきたプラスの電荷を捕獲するための電荷捕獲中心が少ない。このように、酸化物半導体層への脱水化または脱水素化のための熱処理は、酸化物半導体層に加えて、酸化物半導体層の下層に存在するゲート絶縁層に対しても行われるため、ボトムゲート型のトランジスタにおいては、ゲート絶縁層はプラズマＣＶＤ法等のＣＶＤ法を用いて形成されていても構わない。
また、ゲート電極にマイナスの電圧を印加すると、酸化物半導体層のバックチャネル側からゲート電極側へ電界が発生するため、酸化物半導体層中に存在する水素イオンがゲート絶縁層側へ移動して、酸化物半導体層とゲート絶縁層との界面のうち酸化物半導体層側へと蓄積する。また、これによりトランジスタのしきい値電圧はマイナス側へシフトする。
なお、ゲート電極にマイナスの電圧を印加した後、電界を止めて放置すると、電荷捕獲中心からプラスの電荷が解放され、トランジスタのしきい値電圧がプラス側へシフトして、初期状態に戻る、または、場合によっては初期状態よりもプラス側へシフトする。これらの現象から、酸化物半導体層中に移動しやすいイオンが存在しており、最も小さい原子である水素が最も移動しやすいと考察することができる。
また、酸化物半導体層が光を吸収することによって、光エネルギーによって酸化物半導体層中の金属元素（Ｍ）と水素原子（Ｈ）との結合（Ｍ−Ｈ結合とも表記する）が切れる。なお、波長が４００ｎｍ前後の光エネルギーと、金属元素及び水素原子の結合エネルギーと、は概略一致している。酸化物半導体層中の金属元素と水素原子との結合が切れたトランジスタに負のゲートバイアスを加えると、金属元素から脱離した水素イオンがゲート電極側に引き寄せられるため電荷の分布が変化し、トランジスタのしきい値電圧はマイナス側にシフトして、ノーマリーオンの傾向を示す。
なお、トランジスタへの光照射と負のゲートバイアスの印加によってゲート絶縁層界面に移動した水素イオンは、電圧の印加を停止すると元に戻る。これは、酸化物半導体層中のイオンの移動の代表的な例として理解できる。
このような、電圧印加による電気的特性の変動（ＢＴ劣化）または光照射による電気的特性の変動（光劣化）への対策は、酸化物半導体層から水素原子または水などの水素原子を含む不純物を徹底的に排除し、酸化物半導体層を高純度化することが最も重要である。電荷密度が１０１５ｃｍ−３、つまり、単位面積あたりの電荷が１０１０ｃｍ−２の場合、その電荷はトランジスタ特性に影響しないまたは影響するとしてもごく僅かである。よって、電荷密度は１０１５ｃｍ−３以下であることが望ましい。仮に、酸化物半導体層に含まれる水素のうち、１０％の水素が酸化物半導体層中を移動する場合、水素の濃度は１０１６ｃｍ−３以下であることが望ましい。さらに、デバイス完成後に水素が外部より侵入するのを防ぐために、スパッタリング法によって形成した窒化シリコン層をパッシベーション層として用い、トランジスタを覆うのが好ましい。
さらに、酸化物半導体層中に含まれる水素に対して、過剰な酸素をドープする（（水素原子の数）＜＜（酸素ラジカルの数）または、（酸素イオンの数）とする））ことで、酸化物半導体層から水素または水を排除することができる。具体的には、高周波（ＲＦ）を用いて酸素をプラズマ化し、基板バイアスを大きくして、酸素ラジカル、酸素イオンを基板上の酸化物半導体層へドープまたは添加し、酸化物半導体層中では残存する水素よりも酸素を多くする。酸素の電気陰性度は３．０と、電気陰性度が約２．０である酸化物半導体層中の金属（Ｚｎ、Ｇａ、Ｉｎ）よりも大きいため、酸素を過剰に含有させることで、Ｍ−Ｈ結合より水素原子を奪い、ＯＨ基を形成する。なお、このＯＨ基は、Ｍと結合してＭ−Ｏ−Ｈ基を形成しうる。
なお、酸化物半導体層の酸素の含有量が、化学量論比よりも過剰となるように酸素をドープするのがより好ましい。例えば、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体層を用いる場合、理想的な単結晶の比率はＩｎＧａＺｎＯ４であるから、酸素のドープによってＯの値を、４を超えて８まで（１倍を超えて２倍まで（２倍未満））とするのがより好ましい。
光エネルギーやＢＴストレスによって、Ｍ−Ｈ結合から水素イオンが脱離して劣化の原因となるが、上述のドープによって酸素を注入する場合、注入された酸素が水素イオンと結合してＯＨ基となる。ＯＨ基は、結合エネルギーが大きいため、トランジスタに光照射やＢＴストレスが加えられても水素イオンを放出せず、また、水素イオンより質量も大きいため、酸化物半導体層中を移動しにくい。よって、酸素のドープに起因して形成されるＯＨ基は、トランジスタの劣化の原因にならないか、または劣化の原因を減らすことができる。
なお、酸化物半導体層の膜厚を大きくする程、トランジスタのしきい値電圧のばらつきが大きくなる傾向が確認されている。これは、酸化物半導体層中の酸素欠陥がしきい値電圧の変動の一因であり、膜厚が大きくなるほど酸素欠陥が増加するためと推測できる。本発明の一態様に係るトランジスタにおいて酸化物半導体層に酸素をドープする工程は、酸化物半導体層からの水素または水の排除のみでなく、層中の酸素欠陥の補填に対しても有効である。よって、本発明の一態様に係るトランジスタは、しきい値電圧のばらつきも制御することができる。
また、酸化物半導体層を挟んで、酸化物半導体層と同種の成分でなる金属酸化物層を設ける構成も、電気的特性の変動防止に効果的である。酸化物半導体層と同種の成分でなる金属酸化物層として、具体的には、酸化物半導体層の構成元素から選択される一または複数の金属元素の酸化物を含む材料を用いるのが好ましい。このような材料は酸化物半導体層との相性が良く、酸化物半導体層を挟んで該金属酸化物層を設けることで、酸化物半導体層との界面の状態を良好に保つことができる。つまり、上述の材料を用いた金属酸化物層を、酸化物半導体層と接する絶縁層として設けることで、水素イオンは主として金属酸化物層内に拡散するため、該金属酸化物層と酸化物半導体層との界面及びその近傍への水素イオンの蓄積を抑制または防止することができる。したがって、酸化物半導体層を挟んで、例えば酸化シリコン等の酸化物半導体層とは異なる成分でなる絶縁層を設けた場合と比較して、トランジスタのしきい値電圧に影響を与える酸化物半導体層界面の水素濃度を十分に低減することができる。
なお、該金属酸化物層としては、酸化ガリウムを用いるのが好ましい。酸化ガリウムは、バンドギャップ（Ｅｇ）が大きいので、酸化ガリウムによって酸化物半導体層を挟むことで、酸化物半導体層と金属酸化物層との界面において、エネルギー障壁が形成され、その界面においてキャリアの移動は妨げられる。したがって、キャリアは酸化物半導体から金属酸化物に移動することなく、主として、酸化物半導体層中を移動する。一方、水素イオンは、酸化物半導体層と金属酸化物層との界面を通過して、例えば、酸化物半導体層と接する面と対向する面近傍に蓄積される。その付近はキャリアの流れる領域からは離れているため、トランジスタのしきい値電圧への影響を与えない、またはその影響が極めて少ない。なお、酸化ガリウムとＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を接触させた場合のエネルギー障壁は、伝導帯側で約０．８ｅＶとなり、価電子帯側で約０．９ｅＶとなる。
熱処理による脱水化または脱水素化処理及び酸素ドープ処理された酸化物半導体を有するトランジスタは、バイアス−熱ストレス試験（ＢＴ試験）前後においてもトランジスタのしきい値電圧の変化量が低減でき、信頼性の高いトランジスタとすることができる。
よって、本発明の一形態は、安定した電気特性を有するトランジスタを作製することができる。
また、本発明の一形態は、電気特性が良好で信頼性のよいトランジスタを有する半導体装置を作製することができる。
半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 プラズマ装置の一形態を説明する上面図及び断面図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を示す図。 電子機器を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
本明細書等で開示するトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
また、「ソース」や「ドレイン」の機能は、トランジスタの動作条件などにより入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１及び図５を用いて説明する。本実施の形態では、半導体装置の一例としてチャネルが形成される半導体層に酸化物半導体を用いたトランジスタについて詳細に説明する。
図１（Ｅ）に示すトランジスタ４１０は、基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂを有している。トランジスタ４１０上には、絶縁層４０７（第１の絶縁層ともいう）、及び保護絶縁層４０９（第２の絶縁層ともいう）が順に積層されている。トランジスタ４１０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。
図１（Ａ）乃至（Ｅ）にトランジスタ４１０の作製方法の一例を示す。
まず、基板４００上に導電層を形成した後、第１のフォトリソグラフィ工程によりゲート電極層４０１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
基板４００に使用することができる基板に大きな制限はないが、ガラス基板、セラミック基板、石英基板、サファイア基板の他、結晶化ガラスなどを用いることができる。
また、基板４００として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタを直接作製してもよいし、他の作製基板上にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタとの間に、剥離層を設けるとよい。
基板４００とゲート電極層４０１との間に下地層を設けてもよい。下地層は、窒化シリコン、酸化シリコン、窒化酸化シリコン、又は酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基板４００からの不純物元素の拡散を防止する機能がある。
また、下地層に、塩素、フッ素などのハロゲン元素を含ませることで、基板４００からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすればよい。
なお、下地層として酸化ガリウムを用いてもよい。また、下地層を酸化ガリウムと上記絶縁層の積層構造としてもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。
また、ゲート電極層４０１の材料は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）、マグネシウム（Ｍｇ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
続いて、ゲート電極層４０１上にゲート絶縁層４０２を形成する（図１（Ａ）参照）。ゲート絶縁層４０２には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、ゲート絶縁層４０２は単層に限らず異なる層の積層でも良い。例えば、第１のゲート絶縁層としてプラズマＣＶＤ法により窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、ゲート絶縁層としても良い。
また、本実施の形態で説明する酸化物半導体は、不純物を除去され、酸化物半導体の主成分以外のキャリア供与体となる不純物が極力含まれないように高純度化された酸化物半導体である。
このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。
例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
また、ゲート絶縁層４０２には、酸化物半導体と同種の成分でなる絶縁材料を用いると特に好ましい。このような材料は酸化物半導体との相性が良く、これをゲート絶縁層４０２に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を含むことを意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分でなる絶縁材料としては酸化ガリウムなどがある。
また、ゲート絶縁層４０２を積層構造とする場合には、酸化物半導体と同種の成分でなる絶縁材料でなる層（以下、層ａ）と、層ａの成分材料とは異なる材料を含む層（以下、層ｂ）との積層構造とするとなお良い。層ａと層ｂとを酸化物半導体側から順に積層した構造とすることで、電荷は層ａと層ｂとの界面の電荷捕獲中心に優先的に捕獲される（酸化物半導体と層ａとの界面との比較）ため、酸化物半導体の界面での電荷捕獲を十分に抑制することができるようになり、半導体装置の信頼性が向上するためである。
また、ゲート絶縁層４０２、酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層４０１が形成された基板４００、又はゲート絶縁層４０２までが形成された基板４００を予備加熱し、基板４００に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層４０７の成膜前に、ソース電極層４０５ａ及びドレイン電極層４０５ｂまで形成した基板４００にも同様に行ってもよい。
次いで、ゲート絶縁層４０２上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体層を形成する。
なお、酸化物半導体層をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層４０２の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、アルゴン等の希ガス雰囲気下で基板にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴンガスに代えて窒素ガス、ヘリウムガス、酸素ガスなどを用いてもよい。
酸化物半導体層の成膜前に、酸化物半導体層が形成される絶縁層（本実施の形態ではゲート絶縁層４０２に相当する）に対して、後述する酸素プラズマドープと同様の方法により、酸素ガスの代わりに塩素ガス（Ｃｌ２、ＳｉＣｌ４等の、塩素を含むガス）を用いて、塩素を導入してもよい。また、塩素の導入は、実施の形態２で説明するイオン注入法またはイオンドーピング法を用いてもよい。
酸化物半導体層が形成される絶縁層に塩素を導入することで、該絶縁層中の水素を固定化し、該絶縁層中から酸化物半導体層中への水素の拡散を防ぐことができる。また、該絶縁層中に、塩素と同時に酸素を導入してもよい。なお、塩素等の導入は、該絶縁層と酸化物半導体層との界面に与えるダメージが最小限となる条件で行うことが好ましい。
酸化物半導体層に用いる酸化物半導体としては、Ｉｎを含む金属酸化物、ＩｎとＧａを含む金属酸化物などを用いることができる。その他にも、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＳｉＯ２を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比はとくに問わない。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２：１〜１０：１）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体は緻密な膜とすることができる。
酸化物半導体層を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下として行う。基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。また、酸化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。
第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
例えば、第１の加熱処理として、６５０℃以上７００℃以下の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
次いで、酸化物半導体層を第２のフォトリソグラフィ工程により島状の酸化物半導体層４４１に加工する（図１（Ｂ）参照）。また、島状の酸化物半導体層４４１を形成するためのレジストマスク４２０をインクジェット法で形成してもよい。レジストマスク４２０をインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート絶縁層４０２にコンタクトホールを形成する場合、その工程は酸化物半導体層の加工時に同時に行うことができる。
なお、ここでの酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
続いて、酸素雰囲気下で行うアッシング処理により、酸化物半導体層４４１上に形成されたレジストマスク４２０を分解除去する。アッシングは、オゾン等の酸素雰囲気下で紫外線等の光を照射し、酸素とレジストマスクの化学反応を促進させて行う光励起アッシングや、高周波電力等によりプラズマ化した酸素により分解除去を行うプラズマアッシングを用いることができる。レジストマスクの除去をアッシングで行うことにより、酸化物半導体層４４１に、水、水素、ハイドロカーボンがなるべく含まれないようにすることができる。
続いて、酸化物半導体層４４１に酸素４３０を導入する。酸素４３０の導入は、酸素プラズマドープにより行うことができる。具体的には、高周波（ＲＦ）を用いて酸素４３０をプラズマ化し、酸素ラジカル、酸素イオンを基板上の酸化物半導体層へ導入する。この時、酸化物半導体層４４１が形成される基板にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、より深くまで酸素４３０を導入することができる。
酸素プラズマドープにより、酸素４３０を酸化物半導体層４４１に供給して、酸化物半導体層４４１中に、酸化物半導体の化学量論比を超えて（好ましくは２倍まで（２倍未満））酸素を含有させる。酸素の含有量を多くしすぎると、水素吸蔵合金（水素貯蔵合金）のように、かえって酸化物半導体層４４１が水素を取り込んでしまう恐れがあるためである。なお、これは、単結晶の場合の酸素の数量をＹとして、Ｙを超える程度、好ましくは、Ｙを超えて２Ｙまで、と表現することもできる。あるいは、酸素の含有量は、酸素ドープ処理を行わない場合の酸化物半導体中の酸素の量Ｚを基準として、Ｚを超える程度、好ましくは、Ｚを超えて２Ｚまでとすることもできる。酸化物半導体層４４１にドープされる酸素４３０は酸素ラジカル、酸素原子、及び／又は酸素イオンを含む。よって、酸化物半導体において酸素の含有量は水素の含有量より大きくなる。
例えば、酸化物半導体層４４１の組成がＩｎＧａＺｎＯｘで表されるとすると、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１である酸化物の単結晶構造より導かれる化学式はＩｎＧａＺｎＯ４であるから、ｘは４を越えて８までとなる酸素過剰領域を有する酸化物半導体層４４１を形成する。同様に、酸化物半導体層４４１の組成がＩｎＧａＺｎ２Ｏｘで表されるとすると、ｘは５を越えて１０までとなる酸素過剰領域を有する酸化物半導体層４４１を形成する。なお、酸素過剰領域は、酸化物半導体層の一部（界面も含む）に存在していればよい。
なお、酸化物半導体層において、酸素は主たる成分材料の一つである。このため、酸化物半導体層中の酸素濃度を、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）などの方法を用いて、正確に見積もることは難しい。つまり、酸化物半導体層に酸素が意図的に添加されたか否かを判別することは困難であるといえる。
ところで、酸素にはＯ１７やＯ１８といった同位体が存在し、自然界におけるこれらの存在比率はそれぞれ酸素原子全体の０．０３７％、０．２０４％程度であることが知られている。つまり、酸化物半導体層中におけるこれら同位体の濃度は、ＳＩＭＳなどの方法によって見積もることができる程度になるから、これらの濃度を測定することで、酸化物半導体層中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定することで、酸化物半導体層に意図的に酸素が添加されたか否かを判別しても良い。
例えば、Ｏ１８の濃度を基準に用いると、酸素が添加された領域における酸素の同位体の濃度Ｄ１（Ｏ１８）と、酸素が添加されていない領域における酸素の同位体の濃度Ｄ２（Ｏ１８）との間には、Ｄ１（Ｏ１８）＞Ｄ２（Ｏ１８）が成立する。
また、酸化物半導体層４４１に添加される（含まれる）酸素４３０の少なくとも一部は酸素の不対結合手を酸化物半導体中で有することが好ましい。不対結合手を有することにより、層中に残存しうる水素と結合して、水素を固定化（非可動イオン化）することができるためである。
ドープされる酸素（酸素ラジカル、酸素原子、及び／又は酸素イオン）は、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素４３０を発生させ、酸化物半導体層４４１を処理することができる。
ここで、図６を用いて、酸素プラズマドープを行うプラズマ装置（アッシング装置とも呼ぶ）の一例について説明しておく。なお、この装置は、例えば第５世代以降の大型のガラス基板などに対応することができる点で、イオン注入装置などよりも工業的に適している。
図６（Ａ）は、枚葉式マルチチャンバー設備の上面図である。図６（Ｂ）は、酸素プラズマドープを行うプラズマ装置（アッシング装置とも呼ぶ）の断面図を示している。
図６（Ａ）に示す枚葉式マルチチャンバー設備は、図６（Ｂ）に示すプラズマ装置１０を３つ有し、被処理基板を収容するカセットポート１４を３つ有する基板供給室１１や、ロードロック室１２や、搬送室１３などを有している。基板供給室に供給された基板は、ロードロック室１２と搬送室１３を介してプラズマ装置１０内の真空チャンバー１５に搬送されて酸素プラズマドープが行われる。酸素プラズマドープが終了した基板は、プラズマ装置からロードロック室と搬送室を介して基板供給室に搬送される。なお、基板供給室１１及び搬送室１３には、被処理基板を搬送するための搬送ロボットがそれぞれ配置されている。
図６（Ｂ）を参照すると、プラズマ装置１０は、真空チャンバー１５を備える。真空チャンバー１５の上部には、複数のガス吹き出し口と、プラズマ発生源であるＩＣＰコイル１６（誘導結合プラズマコイル）が配置されている。
ガス吹き出し口は、プラズマ装置１０の上面から見て中央部分に１２個配置されている。それぞれのガス吹き出し口は、酸素ガスを供給するためのガス供給源とガス流路１７を介して接続されており、ガス供給源は、マスフローコントローラ等を備え、所望の流量（０より多く１０００ｓｃｃｍ以下）でガス流路１７に対して酸素ガスを供給することができる。ガス供給源から供給される酸素ガスは、ガス流路１７から１２個のガス吹き出し口を介して真空チャンバー１５内に供給される。
ＩＣＰコイル１６は、複数本の帯状の導体を螺旋状に配置してなる。各導体の一端は、インピーダンス調整のためのマッチング回路を介して第１の高周波電源１８（１３．５６ＭＨｚ）に電気的に接続され、他端は接地されている。
真空チャンバーの下部には、下部電極として機能する基板ステージ１９が配置されている。基板ステージ１９に設けられた静電チャックなどにより、基板ステージ上に被処理基板２０が着脱可能に保持される。基板ステージ１９には、加熱機構としてヒータ、冷却機構としてＨｅガス流路を備えている。基板ステージは、基板バイアス電圧印加用の第２の高周波電源２１（３．２ＭＨｚ）に接続されている。
また、真空チャンバー１５には、排気口が設けられ、自動圧力制御弁２２（ａｕｔｏｍａｔｉｃ ｐｒｅｓｓｕｒｅ ｃｏｎｔｒｏｌ ｖａｌｖｅ、ＡＰＣとも呼ぶ）が備えられる。ＡＰＣはターボ分子ポンプ２３に接続され、さらにターボ分子ポンプ２３を介してドライポンプ２４に接続される。ＡＰＣは真空チャンバー内の圧力制御を行い、ターボ分子ポンプ２３及びドライポンプ２４は、真空チャンバー１５内を減圧する。
次に、図６（Ｂ）に示す真空チャンバー１５内にプラズマを発生させ、被処理基板２０に設けられている酸化物半導体層に酸素プラズマドープを行う一例を示す。
まず、ターボ分子ポンプ２３及びドライポンプ２４などを作動させて、真空チャンバー１５内を所望の圧力に保持した後、被処理基板２０を真空チャンバー１５内の基板ステージに設置する。なお、基板ステージに保持する被処理基板２０には少なくとも酸化物半導体層を備えるものとする。本実施の形態では、真空チャンバー１５内の圧力を１．３３Ｐａに保持する。なお、酸素ガスをガス吹き出し口から真空チャンバー１５内に供給する流量を２５０ｓｃｃｍに設定する。
次いで、第１の高周波電源１８からＩＣＰコイル１６に高周波電力を印加し、プラズマを発生させる。そして、プラズマを発生させた状態を一定時間（３０秒以上６００秒以下）維持する。なお、ＩＣＰコイル１６に印加する高周波電力は、１ｋＷ以上１０ｋＷ以下とする。本実施の形態では、６０００Ｗとする。この際、第２の高周波電源２１から基板ステージに基板バイアス電圧を印加してもよい。本実施の形態では１０００Ｗとする。
本実施の形態では、プラズマを発生させた状態を６０秒維持した後、被処理基板２０を真空チャンバー１５から搬出する。こうして、被処理基板２０に設けられている酸化物半導体層に酸素プラズマドープを行うことができる。
また、酸素４３０の導入は、実施の形態２で説明するイオン注入法またはイオンドーピング法を用いてもよい。
なお、酸化物半導体層への酸素の導入を酸素プラズマドープで行う場合は、レジストマスクの除去と酸素プラズマドープを、同一の真空チャンバー内で途切れることなく連続して行うことができる。すなわち、大気に触れることなく連続して行うことができる。また、真空チャンバー内の雰囲気中に、分解除去されたレジストマスクの構成成分が残留している可能性が考えられる。雰囲気中の残留成分を除去するため、レジストマスクの除去後、酸素プラズマドープを行う前に、一旦酸素プラズマの生成を停止し、被処理基板が配置された真空チャンバーに対して、不活性ガスまたは酸素ガスの充填と排気を１回以上行うと好ましい。
また、酸化物半導体層４４１上に形成されたレジストマスク４２０の除去と、酸化物半導体層４４１への酸素４３０の導入を、異なる真空チャンバーもしくは異なる装置で行う場合は、被処理基板の移動中に酸化物半導体層４４１が大気に触れることの無いように、被処理基板の周囲の雰囲気を減圧雰囲気、不活性ガス雰囲気、または酸素ガス雰囲気として移動させる。このようにすることで、酸化物半導体層４４１の表面への水、水素、ハイドロカーボンなどの不純物の付着を防ぎ、酸素４３０導入時の酸化物半導体中への不純物混入を防ぐことができる（図１（Ｃ）参照）。
酸化物半導体層４４１に酸素４３０を導入することで、酸素が過剰に導入された酸化物半導体層４４１が形成される。酸素の電気陰性度は３．０と、電気陰性度が約２．０である酸化物半導体層中の金属（Ｚｎ、Ｇａ、Ｉｎ）よりも大きいため、水素に対して酸素を過剰に含有させることで、Ｍ−Ｈ結合より水素原子を奪い、ＯＨ基を形成する。なお、このＯＨ基は、Ｍと結合してＭ−Ｏ−Ｈ基を形成しうる。
すなわち、酸素の導入により、酸化物半導体を構成している金属と水素の間の結合、或いは該金属と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と反応することで水を生成する。特に不対結合手を有する酸素は、酸化物半導体中に残存する水素と容易に反応し、水を生成しやすい。よって、後に行われる第２の加熱処理により、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。
酸化物半導体層４４１に酸素４３０を導入した後、大気に触れることなく連続して減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行う。例えば、窒素雰囲気下で４５０℃、１時間の第２の加熱処理を行う。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
以上の工程を経ることによって、酸素４３０の導入及び加熱処理によって、酸化物半導体層の脱水化または脱水素化を行うことができ、第１の加熱処理で除去しきれなかった水素、水分、水酸基又は水素化物（「水素化合物」ともいう）などの水素分子を含む不純物を酸化物半導体層４４１中から排除することができる。また、酸化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。このようにして、酸化物半導体層４４１を、高純度化することができる。
次いで、ゲート絶縁層４０２、及び酸化物半導体層４０３上に、ソース電極層４０５ａ及びドレイン電極層４０５ｂ（これと同じ層で形成される配線を含む）となる導電層を形成する。ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用いる導電層としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｍｇからから選ばれた元素を含む金属材料又はこれらを主成分とする合金材料や、上述した元素を成分とする金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）等を単層又は積層して用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属またはそれらの金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）を積層させた構成としても良い。また、ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用いる導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
第３のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、該導電層を選択的にエッチングしてソース電極層４０５ａ、ドレイン電極層４０５ｂを形成した後、レジストマスクを除去する。
なお、トランジスタ４１０のチャネル長Ｌは、酸化物半導体層４０３に接するソース電極層４０５ａとドレイン電極層４０５ｂの間隔幅によって決定される（図１（Ｅ）参照）。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
なお、導電層のエッチングの際に、酸化物半導体層４０３がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電層のみをエッチングし、酸化物半導体層４０３を全くエッチングしないという条件を得ることは難しく、導電層のエッチングの際に酸化物半導体層４０３は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
本実施の形態では、導電層としてＴｉを用い、酸化物半導体層にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いたので、導電層のエッチャントとしてアンモニア過水（３１重量％過酸化水素水、２８重量％アンモニア水、水を体積比で２：１：１の比率で混合した水溶液）を用いると良い。
次いで、酸化物半導体層４０３の一部に接し、ソース電極層４０５ａとドレイン電極層４０５ｂの上に絶縁層４０７を形成する。（図１（Ｄ）参照）。
絶縁層４０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、絶縁層４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層４０７の形成方法に特に限定はなく、例えば、プラズマＣＶＤ法やスパッタリング法などの成膜方法を用いて作製することができる。なお、水素や水などが混入しにくいという点では、スパッタリング法が好適である。絶縁層４０７に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜きが生じ酸化物半導体層のバックチャネル（半導体層のゲート電極層から遠い側の領域。トランジスタ４１０では、酸化物半導体層４０３中における、絶縁層４０７との界面近傍の領域）が低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。従って、絶縁層４０７は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。
絶縁層４０７としては、代表的には酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウムなどの無機絶縁材料を用いることができる。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。なお、絶縁層４０７として、または、絶縁層４０７と積層して、酸化物半導体と同種の成分でなる金属酸化物層を形成してもよい。
本実施の形態では、絶縁層４０７として膜厚２００ｎｍの酸化シリコンをスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン層のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。
酸化物半導体や、絶縁層４０７の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層４０７は、絶縁層４０７中に含まれる不純物の濃度を低減することができる。また、絶縁層４０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
絶縁層４０７を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第３の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。例えば、窒素雰囲気下で４５０℃、１時間の第３の加熱処理を行ってもよい。第３の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）は絶縁層４０７と接した状態で昇温される。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
酸化物半導体層と酸素を含む絶縁層４０７とを接した状態で熱処理を行うと、酸素を含む絶縁層４０７より酸素をさらに酸化物半導体層へ供給することができる。
以上の工程でトランジスタ４１０が形成される。トランジスタ４１０は、水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より意図的に排除し、高純度化された酸化物半導体層４０３を含むトランジスタである。
絶縁層４０７上にさらに保護絶縁層４０９を形成してもよい。例えば、プラズマＣＶＤ法やスパッタリング法等を用いて窒化シリコン層を形成する。保護絶縁層４０９には、水分などの不純物をほとんど含まず、更にこれらの外部からの侵入を防ぐことのできる無機絶縁物である窒化シリコン、窒化アルミニウム、酸化アルミニウムなどを用いると良い。本実施の形態では、保護絶縁層４０９に窒化シリコン層を用いる（図１（Ｅ）参照）。
保護絶縁層４０９に用いる窒化シリコン層は、絶縁層４０７まで形成された基板４００を１００℃以上４００℃以下の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入し、シリコンのターゲットを用いて成膜する。この場合においても、絶縁層４０７と同様に、処理室内の残留水分を除去しつつ保護絶縁層４０９を成膜することが好ましい。
トランジスタ４１０の形成後、さらに大気中で１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を１サイクルとする処理を複数回繰り返して行ってもよい。
また、第１の加熱処理を行わず、第２の加熱処理を第１の加熱処理の条件で行ってもよい。ただし、この場合は、減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で行う。
図５（Ａ）に、トランジスタ４１０にバックゲート電極層４１１を形成した構成例を示す。バックゲート電極層４１１は、ゲート電極層とバックゲート電極層４１１で半導体層のチャネル形成領域を挟むように配置される。バックゲート電極層４１１は導電層で形成され、ゲート電極層と同様に機能させることができる。また、バックゲート電極層の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
バックゲート電極層４１１は、ゲート電極層４０１、ソース電極層４０５ａ、ドレイン電極層４０５ｂなどと同様の材料及び方法により形成することができる。
図５（Ａ）において、バックゲート電極層４１１は、酸化物半導体層４０３のチャネル形成領域上に、絶縁層４０７及び保護絶縁層４０９を介して形成されている。図５（Ａ）は、バックゲート電極層４１１を保護絶縁層４０９上に形成する例を示しているが、バックゲート電極層４１１は、絶縁層４０７と保護絶縁層４０９の間に形成してもよい。
本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなる性質を持つ水素を酸化物半導体から極力除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化したものである。従って、上述のトランジスタに用いられる酸化物半導体層は、高純度化した酸化物半導体層である。
また、ｉ型化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とすることができる。
酸化物半導体中にキャリアが極めて少ないため、トランジスタのオフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。
具体的には、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、チャネル幅１μｍあたりのオフ電流を室温下において１０ａＡ（１×１０−１７Ａ／μｍ）以下にすること、さらには、１ａＡ（１×１０−１８Ａ／μｍ）以下、さらには１ｚＡ（１×１０−２１Ａ／μｍ）以下、さらには１ｙＡ（１×１０−２４Ａ／μｍ）以下にすることが可能である。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、オン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、バイアス−熱ストレス試験（ＢＴ試験）前後においてもトランジスタのしきい値電圧の変化量が低減でき、信頼性の高いトランジスタとすることができる。
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能となるため、半導体装置の部品点数を削減することができる。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を図２及び図５を用いて説明する。実施の形態１と同一部分又は同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことができ、本実施の形態での繰り返しの説明は省略する。なお、同じ箇所の詳細な説明も省略する。
図２（Ｅ）に示すトランジスタ４５０は、基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４０３、チャネル保護層４０６、ソース電極層４０５ａ、ドレイン電極層４０５ｂを有している。トランジスタ４５０上に保護絶縁層４０９が形成されている。また、トランジスタ４１０と同様に、絶縁層４０７を設けてもよい。トランジスタ４５０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり、逆スタガ型トランジスタの一つでもある。
図２（Ａ）乃至（Ｅ）にトランジスタ４５０の作製方法の一例を示す。
まず、基板４００上に、第１のフォトリソグラフィ工程によりゲート電極層４０１を形成する。続いて、ゲート電極層４０１上にゲート絶縁層４０２を形成する（図２（Ａ）参照）。実施の形態１と同様に、下地層を基板４００とゲート電極層４０１との間に設けてもよい。
次いで、ゲート絶縁層４０２上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体層を形成し、酸化物半導体層上にキャップ層を成膜する。
なお、実施の形態１と同様に、酸化物半導体層の成膜前に、酸化物半導体層が形成される絶縁層に対して、塩素、または塩素と酸素を導入してもよい。
酸化物半導体層とキャップ層の成膜は、酸化物半導体層とキャップ層の界面を大気に触れさせることなく、連続して行うことが好ましい。大気に触れず連続して成膜することで、酸化物半導体層とキャップ層の界面に、水、水素、ハイドロカーボンなどの不純物が付着することを防ぐ。
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタリング法により成膜する。酸化物半導体層上に成膜するキャップ層は、ゲート絶縁層４０２と同様の材料及び方法により成膜することができる。酸化物半導体層上に成膜するキャップ層は、膜厚１０ｎｍ以上２００ｎｍ以下が好ましい。なお、キャップ層として酸化物半導体と同種の成分でなる金属酸化物を用いてもよい。キャップ層として酸化物半導体と同種の成分でなる金属酸化物を用いることで、該金属酸化物と酸化物半導体との界面及びその近傍への水素イオンの蓄積を抑制または防止することができる。具体的には、金属酸化物として、酸化物半導体の構成元素から選択される一または複数の金属元素の酸化物を含む材料を用いるのが好ましい。
なお、該金属酸化物としては、酸化ガリウムを用いるのが好ましい。酸化ガリウムは、バンドギャップ（Ｅｇ）が大きいので、酸化ガリウムによって酸化物半導体層を挟むことで、酸化物半導体層と金属酸化物層との界面において、エネルギー障壁が形成され、その界面においてキャリアの移動は妨げられる。したがって、キャリアは酸化物半導体から金属酸化物に移動することなく、主として、酸化物半導体層中を移動する。一方、水素イオンは、酸化物半導体層と金属酸化物層との界面を通過して、例えば、酸化物半導体層と接する面と対向する面近傍に蓄積される。その付近はキャリアの流れる領域からは離れているため、トランジスタのしきい値電圧への影響を与えない、またはその影響が極めて少ない。なお、酸化ガリウムとＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を接触させた場合のエネルギー障壁は、伝導帯側で約０．８ｅＶとなり、価電子帯側で約０．９ｅＶとなる。
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。また、酸化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。第１の加熱処理は、実施の形態１と同様の条件及び方法で行うことができる。
次いで、第２のフォトリソグラフィ工程により、酸化物半導体層及びキャップ層を、島状の酸化物半導体層４４１とキャップ層４０４に加工する（図２（Ｂ）参照）。酸化物半導体層及びキャップ層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、ドライエッチングでキャップ層４０４を形成し、その後ウェットエッチングにより酸化物半導体層４４１を形成してもよい。
続いて、酸素雰囲気下で行うアッシング処理により、キャップ層４０４上に形成されたレジストマスク４２０を分解除去する。
レジストマスク除去後、キャップ層４０４を通過させて酸化物半導体層４４１に酸素４３０を導入する。酸素４３０の導入は、イオン注入法またはイオンドーピング法を用いることができる。また、実施の形態１で説明した酸素プラズマドープにより行ってもよい。酸化物半導体層４４１への酸素４３０の導入を、酸化物半導体層４４１に積層されたキャップ層４０４を通過して行うことで、酸素４３０の導入における酸化物半導体層４４１への過剰なダメージを軽減することができる。また、酸素の導入深さ（導入領域）が制御し易くなり、酸化物半導体層４４１中へ酸素を効率よく導入することができる。
なお、キャップ層４０４に酸化ガリウムを用いると、酸素４３０導入時のチャージアップが緩和され、酸化物半導体層４４１への過剰なダメージをさらに軽減することができる。
また、レジストマスク除去の工程と、酸化物半導体層４４１へ酸素４３０を導入する工程を、途中で大気に触れることなく減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で連続して行うことで、キャップ層４０４の表面に水、水素、ハイドロカーボンなどの不純物の付着を防ぎ、酸素４３０導入時のイオン衝撃による酸化物半導体中への不純物混入を防ぐことができる（図２（Ｃ）参照）。また、上記雰囲気に水、水素などが含まれないことが好ましい。
イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離して、所定の質量を有するイオン種を加速して、イオンビームとして、被処理物に注入する方法である。また、イオンドーピング法は、ソースガスをプラズマ化し、所定の電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種を質量分離せずに加速して、イオンビームとして被処理物に注入する方法である。質量分離を伴うイオン注入法を用いて酸素の導入を行うことで、金属元素等の不純物が酸素と共に酸化物半導体層に導入されてしまうのを防ぐことができる。また、イオンドーピング法はイオン注入法に比べてイオンビームの照射される面積を大きくすることができるので、イオンドーピング法を用いて酸素の導入を行うことで、タクトタイムを短縮することができる。
酸素の導入深さ（導入領域）や濃度は、加速電圧、ドーズ量などの導入条件や、キャップ層の厚さを適宜設定して制御することができる。例えば、酸素ガスを用いて、イオン注入法で酸素の導入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１５ｉｏｎｓ／ｃｍ２以下とすればよい。酸化物半導体層４４１中における導入された酸素のピーク濃度は、１×１０１８／ｃｍ３以上３×１０２０／ｃｍ３以下（好ましくは１×１０１８／ｃｍ３以上１×１０２０／ｃｍ３以下）とすることが好ましい。
特に酸化物半導体層のチャネル形成領域における、水素、水、水酸基又は水素化物などの不純物を排除することが重要である。このため、導入された酸素のピーク濃度位置が、酸化物半導体層４４１中における、酸化物半導体層４４１とゲート絶縁層４０２の界面付近となるように設定することが好ましい。
次いで、酸化物半導体層４４１に第２の加熱処理を行う。酸化物半導体層４４１へ酸素を導入する工程と、第２の加熱処理は、途中で大気に触れることなく減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で連続して行うことが好ましい。この第２の加熱処理によって酸化物半導体層４４１の脱水化または脱水素化を行うことができる。また、酸化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。なお、第２の加熱処理は、実施の形態１と同様の条件及び方法で行うことができる。
酸素の導入及び加熱処理によって、酸化物半導体層の脱水化または脱水素化を行うことができ、酸化物半導体層から水素、水分、水酸基又は水素化物などの不純物を排除することができる。このようにして、酸化物半導体層４４１を高純度化して、酸化物半導体層４０３を得ることができる。
なお、第２の加熱処理に代えて、酸化物半導体層４４１への酸素４３０の導入と並行して、酸化物半導体層４４１が形成された基板に対して、２５０℃以上７００℃以下（若しくはガラス基板の歪点以下の温度）の範囲で、加熱処理を行うようにしても良い。
次いで、キャップ層４０４を第３のフォトリソグラフィ工程により加工し、酸化物半導体層４０３のチャネル形成領域を覆うチャネル保護層４０６を形成する。なお、キャップ層４０４の加工時に、加工の条件によっては酸化物半導体層４０３の一部も除去される場合がある。この場合、チャネル保護層４０６に覆われていない酸化物半導体層４０３の領域の膜厚は薄くなる。
なお、トランジスタ４５０のチャネル長Ｌは、キャリアの流れる方向と平行な方向で、酸化物半導体層４０３と接するチャネル保護層４０６の幅で定義される（図２（Ｅ）参照）。
次いで、酸化物半導体層４０３及びチャネル保護層４０６上に導電層を形成した後、第４のフォトリソグラフィ工程により、ソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、実施の形態１で説明したソース電極層４０５ａ、及びドレイン電極層４０５ｂと同様の材料及び方法で形成することができる。
以上の工程でトランジスタ４５０が形成される。トランジスタ４５０は、水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より意図的に排除し、高純度化された酸化物半導体層４０３を含むトランジスタである。よって、トランジスタ４５０は、電気的特性変動が抑制されており、電気的に安定である。
チャネル保護層４０６、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ上にさらに水分や水素などの不純物が酸化物半導体層４０３に再混入しないように、これらが外部から侵入することをブロックする保護絶縁層４０９を形成することが好ましい（図２（Ｅ）参照）。保護絶縁層４０９は、実施の形態１と同様に形成することができる。
また、保護絶縁層４０９として、または、保護絶縁層４０９と積層して、酸化ガリウムを形成してもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。
トランジスタ４５０の形成後、さらに大気中で１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を１サイクルとする処理を複数回繰り返して行ってもよい。
また、第１の加熱処理を行わず、第２の加熱処理を第１の加熱処理の条件で行ってもよい。ただし、この場合は、減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で行う。
図５（Ｂ）に、トランジスタ４５０にバックゲート電極層４１１を形成した構成例を示す。バックゲート電極層４１１は、酸化物半導体層４０３のチャネル形成領域上に、保護絶縁層４０９を介して形成されている。図５（Ｂ）は、バックゲート電極層４１１を保護絶縁層４０９上に形成する例を示しているが、ソース電極層４０５ａ及びドレイン電極層４０５ｂと同じ層を用いて、チャネル保護層４０６上にバックゲート電極層４１１を形成してもよい。バックゲート電極層４１１の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、オン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、バイアス−熱ストレス試験（ＢＴ試験）前後においてもトランジスタのしきい値電圧の変化量が低減でき、信頼性の高いトランジスタとすることができる。
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能となるため、半導体装置の部品点数を削減することができる。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を図３及び図５を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、本実施の形態での繰り返しの説明は省略する。なお、同じ箇所の詳細な説明も省略する。
図３（Ｅ）に示すトランジスタ４６０は、基板４００上に、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ、酸化物半導体層４０３、ゲート絶縁層４０２、ゲート電極層４０１を有している。基板４００と酸化物半導体層４０３の間には、下地層４３６が形成されている。トランジスタ４６０上には、保護絶縁層４０９が形成されている。また、酸化物半導体層４０３上にキャップ層４０４が形成されている。キャップ層４０４はゲート絶縁層としても機能する。トランジスタ４６０は、トップゲート構造の一つであり順スタガ型トランジスタともいう。
図３（Ａ）乃至（Ｅ）にトランジスタ４６０の作製方法の一例を示す。
まず、基板４００上に、下地層４３６を成膜する。下地層４３６は、実施の形態１で説明した下地層と同様に形成することができる。また、下地層４３６として、酸化物半導体と同種の成分でなる金属酸化物を用いることで、該金属酸化物と酸化物半導体との界面及びその近傍への水素イオンの蓄積を抑制または防止することができる。具体的には、金属酸化物として、酸化物半導体の構成元素から選択される一または複数の金属元素の酸化物を含む材料を用いるのが好ましい。
次いで、下地層４３６上に導電層を形成した後、第１のフォトリソグラフィ工程により、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを形成する。ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、実施の形態１で説明したソース電極層４０５ａ、及びドレイン電極層４０５ｂと同様の材料及び方法で形成することができる（図３（Ａ）参照）。
第１のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層４０３に接するソース電極層４０５ａとドレイン電極層４０５ｂの間隔幅によって、トランジスタ４６０のチャネル長Ｌが決定される（図３（Ｅ）参照）。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ以上数１０ｎｍ以下と極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。
次いで、下地層４３６と、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体層を形成し、酸化物半導体層上にキャップ層を成膜する。酸化物半導体層とキャップ層の成膜は、酸化物半導体層とキャップ層の界面を大気に触れさせることなく、連続して行うことが好ましい。大気に触れず連続して成膜することで、酸化物半導体層とキャップ層の界面に、水、水素、ハイドロカーボンなどの不純物が付着することを防ぐ。
なお、実施の形態１と同様に、酸化物半導体層の成膜前に、酸化物半導体層が形成される絶縁層（本実施の形態では下地層４３６に相当する）に対して、塩素、または塩素と酸素を導入してもよい。塩素、または塩素と酸素の導入は、酸化物半導体層の成膜前であれば、ソース電極層４０５ａ、及びドレイン電極層４０５ｂの形成前に行ってもよい。
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタリング法により成膜する。酸化物半導体層上に成膜するキャップ層は、実施の形態２と同様の材料及び方法により成膜することができる。
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。また、酸化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。第１の加熱処理は、実施の形態１と同様の条件及び方法で行うことができる。
次いで、第２のフォトリソグラフィ工程により、酸化物半導体層及びキャップ層を、島状の酸化物半導体層４４１とキャップ層４０４に加工する（図３（Ｂ）参照）。酸化物半導体層及びキャップ層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、ドライエッチングでキャップ層４０４を形成し、その後ウェットエッチングにより酸化物半導体層４４１を形成してもよい。
続いて、酸素雰囲気下で行うアッシング処理により、キャップ層４０４上に形成されたレジストマスク４２０を分解除去する。
レジストマスク除去後、キャップ層４０４を通過させて酸化物半導体層４４１に酸素４３０を導入する。酸素４３０の導入は、イオン注入法またはイオンドーピング法を用いることができる。また、実施の形態１で説明した酸素プラズマドープにより行ってもよい。酸化物半導体層４４１への酸素４３０の導入を、酸化物半導体層４４１に積層されたキャップ層４０４を通過して行うことで、酸素４３０の導入における酸化物半導体層４４１への過剰なダメージを軽減することができる。また、酸素の導入深さ（導入領域）が制御し易くなり、酸化物半導体層４４１中へ酸素を効率よく導入することができる。
なお、キャップ層４０４に酸化ガリウムを用いると、酸素４３０導入時のチャージアップが緩和され、酸化物半導体層４４１への過剰なダメージをさらに軽減することができる。
また、レジストマスク除去の工程と、酸化物半導体層４４１へ酸素４３０を導入する工程を、途中で大気に触れることなく減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で連続して行うことで、酸化物半導体層４４１の表面に水、水素、ハイドロカーボンなどの不純物の付着を防ぎ、酸素４３０導入時のイオン衝撃による酸化物半導体中への不純物混入を防ぐことができる（図３（Ｃ）参照）。
なお、工程を簡略化するため、実施の形態１で示したように、キャップ層４０４を設けずに、酸化物半導体層４４１に酸素４３０を導入してもよいが、上記の理由により、キャップ層４０４を設けた方が好ましい。
酸素４３０の導入を、イオン注入法またはイオンドーピング法で行う場合、酸素の導入深さ（導入領域）や濃度は、加速電圧、ドーズ量などの導入条件を適宜設定して制御することができる。例えば、酸素ガスを用いて、イオン注入法で酸素の導入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１５ｉｏｎｓ／ｃｍ２以下とすればよい。酸化物半導体層４４１中における導入された酸素のピーク濃度は、１×１０１８／ｃｍ３以上３×１０２０／ｃｍ３以下（好ましくは１×１０１８／ｃｍ３以上１×１０２０／ｃｍ３以下）とすることが好ましい。
特に酸化物半導体層のチャネル形成領域における、水素、水、水酸基又は水素化物などの不純物を排除することが重要であるため、トップゲート構造のトランジスタ４６０では酸化物半導体層４４１において、キャップ層４０４と酸化物半導体層４４１の界面付近に多く酸素を導入することが好ましい。
次いで、酸化物半導体層４４１に第２の加熱処理を行う。酸化物半導体層４４１へ酸素を導入する工程と、第２の加熱処理は、途中で大気に触れることなく減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で連続して行うことが好ましい。この第２の加熱処理によって酸化物半導体層４４１の脱水化または脱水素化を行うことができる。また、酸化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。なお、第２の加熱処理は、実施の形態１と同様の条件で行うことができる。
酸素の導入及び加熱処理によって、酸化物半導体層の脱水化または脱水素化を行うことができ、酸化物半導体層から水素、水分、水酸基又は水素化物などの不純物を排除することができる。このようにして、高純度化された酸化物半導体層４０３を得ることができる。
なお、第２の加熱処理に代えて、酸化物半導体層４４１への酸素４３０の導入と並行して、酸化物半導体層４４１が形成された基板に対して、２５０℃以上７００℃以下（若しくはガラス基板の歪点以下の温度）の範囲で、加熱処理を行うようにしても良い。
続いて、ゲート絶縁層４０２を形成する。ゲート絶縁層４０２の形成前に、キャップ層４０４を除去しても良い。ゲート絶縁層４０２は、実施の形態１のゲート絶縁層４０２と同様の材料及び方法で形成することができる。
続いて、ゲート絶縁層４０２上に導電層を形成した後、第３のフォトリソグラフィ工程によりゲート電極層４０１を形成する。ゲート電極層４０１は、実施の形態１のゲート電極層４０１と同様に形成することができる。
以上の工程でトランジスタ４６０が形成される。トランジスタ４６０は、水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より意図的に排除し、高純度化された酸化物半導体層４０３を含むトランジスタである。
ゲート電極層４０１、ゲート絶縁層４０２上に、さらに水分や水素などの不純物が酸化物半導体層４０３に再混入しないように、これらが外部から侵入することをブロックする保護絶縁層４０９を形成することが好ましい（図３（Ｅ）参照）。保護絶縁層４０９は、実施の形態１と同様に形成することができる。
また、保護絶縁層４０９として、または、保護絶縁層４０９と積層して、酸化ガリウム層を形成してもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。
トランジスタ４６０の形成後、さらに大気中で１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を１サイクルとする処理を複数回繰り返して行ってもよい。
また、第１の加熱処理を行わず、第２の加熱処理を第１の加熱処理の条件で行ってもよい。ただし、この場合は、減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で行う。
図５（Ｃ）に、トランジスタ４６０にバックゲート電極層４１１を形成した構成例を示す。バックゲート電極層４１１は、酸化物半導体層４０３のチャネル形成領域と重畳する位置に、下地層４３６を介して形成されている。バックゲート電極層４１１の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、オン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、バイアス−熱ストレス試験（ＢＴ試験）前後においてもトランジスタのしきい値電圧の変化量が低減でき、信頼性の高いトランジスタとすることができる。
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能となるため、半導体装置の部品点数を削減することができる。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を図４及び図５を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、本実施の形態での繰り返しの説明は省略する。なお、同じ箇所の詳細な説明も省略する。
図４（Ｅ）に示すトランジスタ４７０は、基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂを有している。トランジスタ４７０上には、絶縁層４０７、及び保護絶縁層４０９が順に積層されている。また、酸化物半導体層４０３上にキャップ層４０４が形成されている。トランジスタ４７０は、ボトムゲート構造のトランジスタの一つである。
図４（Ａ）乃至（Ｅ）にトランジスタ４７０の作製方法の一例を示す。
まず、基板４００上に、第１のフォトリソグラフィ工程によりゲート電極層４０１を形成する。続いて、ゲート電極層４０１上にゲート絶縁層４０２を形成する（図４（Ａ）参照）。実施の形態１と同様に、下地層を基板４００とゲート電極層４０１との間に設けてもよい。
次いで、ゲート絶縁層４０２上に導電層を形成した後、第２のフォトリソグラフィ工程により、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを形成する。ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、実施の形態１で説明したソース電極層４０５ａ、及びドレイン電極層４０５ｂと同様の材料及び方法で形成することができる（図４（Ｂ）参照）。なお、この後形成される酸化物半導体層４０３に接するソース電極層４０５ａとドレイン電極層４０５ｂの間隔幅によって、トランジスタ４７０のチャネル長Ｌが決定される（図４（Ｅ）参照）。
次いで、ゲート絶縁層４０２、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体層を形成し、酸化物半導体層上にキャップ層を成膜する。酸化物半導体層とキャップ層の成膜は、酸化物半導体層とキャップ層の界面を大気に触れさせることなく、連続して行うことが好ましい。大気に触れず連続して成膜することで、酸化物半導体層とキャップ層の界面に、水、水素、ハイドロカーボンなどの不純物が付着することを防ぐ。
なお、実施の形態１と同様に、酸化物半導体層の成膜前に、酸化物半導体層が形成される絶縁層に対して、塩素、または塩素と酸素を導入してもよい。塩素、または塩素と酸素の導入は、酸化物半導体層の成膜前であれば、ソース電極層４０５ａ、及びドレイン電極層４０５ｂの形成前に行ってもよい。
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタリング法により成膜する。酸化物半導体層上に成膜するキャップ層は、実施の形態２と同様の材料及び方法により成膜することができる。
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。また、酸化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。第１の加熱処理は、実施の形態１と同様の条件及び方法で行うことができる。
次いで、第３のフォトリソグラフィ工程により、酸化物半導体層及びキャップ層を、島状の酸化物半導体層４４１とキャップ層４０４に加工する（図３（Ｃ）参照）。酸化物半導体層及びキャップ層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、ドライエッチングでキャップ層４０４を形成し、その後ウェットエッチングにより酸化物半導体層４４１を形成してもよい。
続いて、酸素雰囲気下で行うアッシング処理により、キャップ層４０４上に形成されたレジストマスク４２０を分解除去する。
レジストマスク４２０除去後、キャップ層４０４を通過させて酸化物半導体層４４１に酸素４３０を導入する。酸素４３０の導入は、実施の形態２で説明したイオン注入法またはイオンドーピング法を用いることができる。また、実施の形態１で説明した酸素プラズマドープにより行ってもよい。酸化物半導体層４４１への酸素４３０の導入を、酸化物半導体層４４１に積層されたキャップ層４０４を通過して行うことで、酸素４３０の導入における酸化物半導体層４４１への過剰なダメージを軽減することができる。また、酸素の導入深さ（導入領域）が制御し易くなり、酸化物半導体層４４１中へ酸素を効率よく導入することができる。
なお、キャップ層４０４に酸化ガリウムを用いると、酸素４３０導入時のチャージアップが緩和され、酸化物半導体層４４１への過剰なダメージをさらに軽減することができる。
また、レジストマスク除去の工程と、酸化物半導体層４４１へ酸素４３０を導入する工程を、途中で大気に触れることなく減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で連続して行うことで、酸化物半導体層４４１の表面に水、水素、ハイドロカーボンなどの不純物の付着を防ぎ、酸素４３０導入時のイオン衝撃による酸化物半導体中への不純物混入を防ぐことができる（図３（Ｄ）参照）。
なお、工程を簡略化するため、実施の形態１で示したように、キャップ層４０４を設けずに、酸化物半導体層４４１に酸素４３０を導入してもよいが、上記の理由により、キャップ層４０４を設けた方が好ましい。
次いで、酸化物半導体層４４１に第２の加熱処理を行う。酸化物半導体層４４１へ酸素を導入する工程と、第２の加熱処理は、途中で大気に触れることなく減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で連続して行うことが好ましい。この第２の加熱処理によって酸化物半導体層４４１の脱水化または脱水素化を行うことができる。また、酸化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減することができる。なお、第２の加熱処理は、実施の形態１と同様の条件で行うことができる。
酸素の導入及び加熱処理によって、酸化物半導体層の脱水化または脱水素化を行うことができ、酸化物半導体層から水素、水分、水酸基又は水素化物などの不純物を排除することができる。このようにして、高純度化された酸化物半導体層４０３を得ることができる。
なお、第２の加熱処理に代えて、酸化物半導体層４４１への酸素４３０の導入と並行して、酸化物半導体層４４１が形成された基板に対して、２５０℃以上７００℃以下（若しくはガラス基板の歪点以下の温度）の範囲で、加熱処理を行うようにしても良い。
次いで、キャップ層４０４、ソース電極層４０５ａ、ドレイン電極層４０５ｂの上に絶縁層４０７を形成する。絶縁層４０７の成膜に先立ち、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、試料表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、大気に触れることなく、続けて絶縁層４０７を形成する（図４（Ｅ）参照）。絶縁層４０７は、実施の形態１と同様の条件及び方法で形成することができる。
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第３の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。例えば、窒素雰囲気下で４５０℃、１時間の第３の加熱処理を行ってもよい。第３の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）は絶縁層４０７と接した状態で昇温される。
以上の工程を経ることによって、酸化物半導体層に対して第２の加熱処理を行って水素、水分、水酸基又は水素化物（「水素化合物」ともいう）などの不純物と同時に減少してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。
以上の工程でトランジスタ４７０が形成される。トランジスタ４７０は、水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より意図的に排除し、高純度化され、酸素の供給によりｉ型（真性）化された酸化物半導体層４０３を含むトランジスタである。よって、トランジスタ４７０は、電気的特性変動が抑制されており、電気的に安定である。
絶縁層４０７上にさらに保護絶縁層４０９を形成してもよい。例えば、プラズマＣＶＤ法やスパッタリング法等を用いて窒化シリコン層を形成する。保護絶縁層４０９は、実施の形態１と同様の条件及び方法で形成することができる。（図４（Ｅ）参照）。
トランジスタ４１０の形成後、さらに大気中で１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を１サイクルとする処理を複数回繰り返して行ってもよい。
また、第１の加熱処理を行わず、第２の加熱処理を第１の加熱処理の条件で行ってもよい。ただし、この場合は、減圧雰囲気下、不活性ガス雰囲気下、または酸素ガス雰囲気下で行う。
図５（Ｄ）に、トランジスタ４７０にバックゲート電極層４１１を形成した構成例を示す。バックゲート電極層４１１は、ゲート電極層とバックゲート電極層４１１で半導体層のチャネル形成領域を挟むように配置される。バックゲート電極層４１１は導電層で形成され、ゲート電極層と同様に機能させることができる。また、バックゲート電極層４１１の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
バックゲート電極層４１１は、ゲート電極層４０１、ソース電極層４０５ａ、ドレイン電極層４０５ｂなどと同様の材料及び方法により形成することができる。
図５（Ｄ）において、バックゲート電極層４１１は、酸化物半導体層４０３のチャネル形成領域上に、絶縁層４０７及び保護絶縁層４０９を介して形成されている。図５（Ｄ）は、バックゲート電極層４１１を保護絶縁層４０９上に形成する例を示しているが、バックゲート電極層４１１は、絶縁層４０７と保護絶縁層４０９の間に形成してもよい。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、オン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。
また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、バイアス−熱ストレス試験（ＢＴ試験）前後においてもトランジスタのしきい値電圧の変化量が低減でき、信頼性の高いトランジスタとすることができる。
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能となるため、半導体装置の部品点数を削減することができる。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
上記実施の形態のいずれかで一例を示したトランジスタを用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。本実施の形態では、上記実施の形態のいずれかで一例を示したトランジスタを用いた表示装置の例について、図７乃至図１０を用いて説明する。なお、図８乃至図１０は、図７（Ｂ）のＭ−Ｎにおける断面図に相当する。
図７（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図７（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体を用いて形成された信号線駆動回路４００３、及び走査線駆動回路４００４が実装されている。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
図７（Ｂ）及び図７（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図７（Ｂ）及び図７（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体を用いて形成された信号線駆動回路４００３が実装されている。図７（Ｂ）及び図７（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図７（Ｂ）及び図７（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図７（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図７（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図７（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープもしくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、上記実施の形態のいずれかで一例を示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
図８乃至図１０で示すように、半導体装置は接続端子電極４０１５及び端子電極４０１６を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電層で形成されている。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図８乃至図１０では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図８では、トランジスタ４０１０、４０１１上には絶縁層４０２０、絶縁層４０２４が設けられ、図９及び図１０ではさらに、絶縁層４０２１が設けられている。なお、絶縁層４０２３は下地層として機能する絶縁層である。
本実施の形態では、トランジスタ４０１０、トランジスタ４０１１として、上記実施の形態のいずれかで示したトランジスタを適用することができる。
トランジスタ４０１０及びトランジスタ４０１１において、酸化物半導体層は、上に積層される絶縁層４０２０を通過して酸素を導入し、加熱処理を行うことによって、水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より意図的に排除し、高純度化された酸化物半導体層である。酸素の導入により、酸化物半導体を構成している金属と水素の間の結合、或いは該金属と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と反応することで水を生成するため、後に行われる加熱処理により、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。
酸化物半導体層への酸素の導入を、積層された絶縁層４０２０を通過して行うため、酸素の導入深さ（導入領域）を制御することができ、酸化物半導体層中への酸素を効率よく導入することができる。
また、酸化物半導体層と酸素を含む絶縁層４０２０とを接した状態で加熱処理を行うため、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を、酸素を含む絶縁層４０２０より酸化物半導体層へ供給することができる。よって、酸化物半導体層はより高純度化し、電気的にｉ型（真性）化する。
従って、上記酸化物半導体層を含むトランジスタ４０１０及びトランジスタ４０１１は、電気的特性変動が抑制されており、電気的に安定である。よって、図８乃至図１０で示す本実施の形態の半導体装置として信頼性の高い半導体装置を提供することができる。
また、本実施の形態では、絶縁層上において駆動回路用のトランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる位置に導電層が設けられている例である。導電層を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後におけるトランジスタ４０１１のしきい値電圧の変化量をさらに低減することができる。また、導電層は、電位がトランジスタ４０１１のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部（薄膜トランジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
図８に表示素子として液晶素子を用いた液晶表示装置の例を示す。図８において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８を介して積層する構成となっている。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。酸化物半導体層を用いるトランジスタは、静電気の影響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体層を用いるトランジスタを有する液晶表示装置にブルー相の液晶材料を用いることはより効果的である。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。ｉ型（真性）化された酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
本実施の形態で用いる酸化物半導体層を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能となるため、半導体装置の部品点数を削減することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図９に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の電極層４０３１の積層構造であるが、示した構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１及び隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、ＤＬＣ等を形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止層を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能である。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
図１０に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。図１０の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
トランジスタ４０１０と接続する第１の電極層４０３０と、第２の基板４００６に設けられた第２の電極層４０３１との間には黒色領域４６１５ａ及び白色領域４６１５ｂを有し、周りに液体で満たされているキャビティ４６１２を含む球形粒子４６１３が設けられており、球形粒子４６１３の周囲は樹脂等の充填材４６１４で充填されている。第２の電極層４０３１が共通電極（対向電極）に相当する。第２の電極層４０３１は、共通電位線と電気的に接続される。
なお、図８乃至図１０において、第１の基板４００１、第２の基板４００６としては、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
絶縁層４０２０は、酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁層４０２０の作製方法に特に限定はなく、例えば、プラズマＣＶＤ法やスパッタリング法などの成膜方法を用いて作製することができる。なお、水素や水などが混入しにくいという点では、スパッタリング法が好適である。
絶縁層４０２４は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な層が好ましい。絶縁層４０２４は、スパッタリング法を用いて、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、又は窒化酸化アルミニウムの単層、又は積層で形成すればよく、トランジスタの保護層として機能する。
また、平坦化絶縁層として機能する絶縁層４０２１は、アクリル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
絶縁層４０２０、絶縁層４０２４、絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、スピンコート法、ディッピング法、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ロールコーティング、カーテンコーティング、ナイフコーティング等を用いることができる。
表示装置は光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画素部に設けられる基板、絶縁層、導電層などの薄膜はすべて可視光の波長領域の光に対して透光性とする。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、ＩＴＯ、酸化ケイ素を添加したＩＴＯなどの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、マグネシウム（Ｍｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体等が挙げられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように上記実施の形態のいずれかで示したトランジスタを適用することで、様々な機能を有する半導体装置を提供することができる。
（実施の形態６）
上記実施の形態のいずれかで一例を示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
図１１に、イメージセンサ機能を有する半導体装置の一例を示す。図１１（Ａ）はフォトセンサの等価回路であり、図１１（Ｂ）はフォトセンサの一部を示す断面図である。
図１１（Ａ）において、フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレインの他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。
なお、本明細書における回路図において、酸化物半導体層を用いるトランジスタと明確に判明できるように、酸化物半導体層を用いるトランジスタの記号には「ＯＳ」と記載している。図１１（Ａ）において、トランジスタ６４０、トランジスタ６５６は酸化物半導体層を用いるトランジスタである。
図１１（Ｂ）は、フォトセンサにおけるフォトダイオード６０２及びトランジスタ６４０に示す断面図であり、基板６０１上に、センサとして機能するフォトダイオード６０２及びトランジスタ６４０が設けられている。フォトダイオード６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられている。
トランジスタ６４０上には絶縁層６３１、保護絶縁層６３２、層間絶縁層６３３、層間絶縁層６３４が設けられている。フォトダイオード６０２は、層間絶縁層６３３上に設けられ、層間絶縁層６３３側から順に第１半導体層６０６ａ、第２半導体層６０６ｂ、及び第３半導体層６０６ｃを積層した構造を有している。第１半導体層６０６ａは層間絶縁層６３３上に設けられた電極層６４１と電気的に接続し、第３半導体層６０６ｃは層間絶縁層６３４上に設けられた電極層６４２と電気的に接続している。
電極層６４１は、層間絶縁層６３４に形成された導電層６４３と電気的に接続し、電極層６４２は電極層６４４を介してゲート電極層６４５と電気的に接続している。ゲート電極層６４５は、トランジスタ６４０のゲート電極層と電気的に接続している。すなわち、フォトダイオード６０２はトランジスタ６４０と電気的に接続している。
ここでは、第１半導体層６０６ａとしてｐ型の導電型を有する半導体層と、第２半導体層６０６ｂとして高抵抗な半導体層（ｉ型半導体層）、第３半導体層６０６ｃとしてｎ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体層６０６ａはｐ型半導体層であり、ｐ型を付与する不純物元素を含むアモルファスシリコンにより形成することができる。第１半導体層６０６ａの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコンを形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコンに不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコンを形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１半導体層６０６ａの膜厚は１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
第２半導体層６０６ｂは、ｉ型半導体層（真性半導体層）であり、アモルファスシリコンにより形成する。第２半導体層６０６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコンをプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層６０６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行っても良い。第２半導体層６０６ｂの膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。なお、真性半導体層は、理想的には、不純物を含まずにフェルミレベルが禁制帯のほぼ中央に位置する半導体層であるが、第２半導体層６０６ｂは、ドナーとなる不純物（例えば、リン（Ｐ）など）またはアクセプタとなる不純物（例えば、ボロン（Ｂ）など）を添加して、フェルミレベルが禁制帯のほぼ中央に位置するようにした半導体であってもよい。
第３半導体層６０６ｃは、ｎ型半導体層であり、ｎ型を付与する不純物元素を含むアモルファスシリコンにより形成する。第３半導体層６０６ｃの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコンを形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコンに不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコンを形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３半導体層６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。
また、第１半導体層６０６ａ、第２半導体層６０６ｂ、及び第３半導体層６０６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶半導体や、セミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ）半導体を用いて形成してもよい。
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。
この微結晶半導体は、周波数が数十ＭＨｚ以上数百ＭＨｚ以下の高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体を形成することができる。
水素化珪素の希釈は、水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。さらには、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６等の炭化物気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化気体、Ｆ２等を混入させてもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体層側を受光面とする方がよい特性を示す。ここでは、ｐｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２が受ける光６２２を電気信号に変換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側からの光は外乱光となるため、電極層は遮光性を有する導電層を用いるとよい。また、ｎ型の半導体層側を受光面として用いることもできる。
絶縁層６３１、保護絶縁層６３２、層間絶縁層６３３、層間絶縁層６３４としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、スピンコート法、ディッピング法、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ロールコーティング、カーテンコーティング、ナイフコーティング等を用いることができる。
絶縁層６３１としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、又は酸化窒化アルミニウムなどを用いた酸化物絶縁層の単層、又は積層を用いることができる。
保護絶縁層６３２としては、無機絶縁材料として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、又は窒化酸化アルミニウムなどを用いた窒化物絶縁層の単層、又は積層を用いることができる。またμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
層間絶縁層６３３、層間絶縁層６３４としては、表面凹凸を低減するため平坦化絶縁層として機能する絶縁層が好ましい。層間絶縁層６３３、６３４としては、例えばアクリル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
フォトダイオード６０２に入射する光６２２を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
トランジスタ６４０として、上記実施の形態で一例を示したトランジスタを用いることができる。水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より意図的に排除し、酸素の供給によりｉ型（真性）化された酸化物半導体層を含むトランジスタは、トランジスタの電気的特性変動が抑制されており、電気的に安定である。よって、信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。
図１２（Ａ）は電子書籍（Ｅ−ｂｏｏｋともいう）であり、筐体９６３０、表示部９６３１、操作キー９６３２、太陽電池９６３３、充放電制御回路９６３４を有することができる。太陽電池９６３３と、表示パネルとを開閉自在に装着しており、太陽電池からの電力を表示パネル、または映像信号処理部に供給する電子書籍である。図１２（Ａ）に示した電子書籍は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。なお、図１２（Ａ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ（以下、コンバータ９６３６と略記）を有する構成について示している。
表示部９６３１はフォトセンサを利用したタッチ入力機能を備えた反射型の液晶表示装置であり、比較的明るい状況下で使用するため、太陽電池９６３３による発電、及びバッテリー９６３５での充電を効率よく行うことができ、好適である。なお太陽電池９６３３は、筐体９６３０の表面及び裏面に効率的なバッテリー９６３５の充電を行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また図１２（Ａ）に示す充放電制御回路９６３４の構成、及び動作について図１２（Ｂ）にブロック図を示し説明する。図１２（Ｂ）には、太陽電池９６３３、バッテリー９６３５、コンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、コンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が充放電制御回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、充電手段の一例として示したが、他の手段によるバッテリー９６３５の充電を行う構成であってもよい。また他の充電手段を組み合わせて行う構成としてもよい。
図１３（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。上記実施の形態で示した半導体装置を適用することにより、信頼性の高いノート型のパーソナルコンピュータとすることができる。
図１３（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。上記実施の形態で示した半導体装置を適用することにより、信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。
図１３（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１３（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１３（Ｃ）では表示部２７０７）に画像を表示することができる。上記実施の形態で示した半導体装置を適用することにより、信頼性の高い電子書籍とすることができる。
また、図１３（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源端子２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図１３（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯電話の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
また、表示パネル２８０２はタッチパネルを備えており、図１３（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１３（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。上記実施の形態で示した半導体装置を適用することにより、信頼性の高い携帯電話とすることができる。
図１３（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。上記実施の形態で示した半導体装置を適用することにより、信頼性の高いデジタルビデオカメラとすることができる。
図１３（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。上記実施の形態で示した半導体装置を適用することにより、信頼性の高いテレビジョン装置とすることができる。
テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１０ プラズマ装置
１１ 基板供給室
１２ ロードロック室
１３ 搬送室
１４ カセットポート
１５ 真空チャンバー
１６ ＩＣＰコイル
１７ ガス流路
１８ 高周波電源
１９ 基板ステージ
２０ 被処理基板
２１ 高周波電源
２２ 自動圧力制御弁
２３ ターボ分子ポンプ
２４ ドライポンプ
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ キャップ層
４０６ チャネル保護層
４０７ 絶縁層
４０９ 保護絶縁層
４１０ トランジスタ
４１１ バックゲート電極層
４２０ レジストマスク
４３０ 酸素
４３６ 下地層
４４１ 酸化物半導体層
４５０ トランジスタ
４６０ トランジスタ
４７０ トランジスタ
６０１ 基板
６０２ フォトダイオード
６０８ 接着層
６１３ 基板
６２２ 光
６３１ 絶縁層
６３２ 保護絶縁層
６３３ 層間絶縁層
６３４ 層間絶縁層
６４０ トランジスタ
６４１ 電極層
６４２ 電極層
６４３ 導電層
６４４ 電極層
６４５ ゲート電極層
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源端子
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５５ 表示部（Ｂ）
３０５６ バッテリー
３０５７ 表示部（Ａ）
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１８ａ ＦＰＣ
４０１８ｂ ＦＰＣ
４０１９ 異方性導電層
４０２０ 絶縁層
４０２１ 絶縁層
４０２３ 絶縁層
４０２４ 絶縁層
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
４６１２ キャビティ
４６１３ 球形粒子
４６１４ 充填材
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６３０ 筐体
９６３１ 表示部
９６３２ 操作キー
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ コンバータ
９６３７ コンバータ
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４６１５ａ 黒色領域
４６１５ｂ 白色領域
６０６ａ 半導体層
６０６ｂ 半導体層
６０６ｃ 半導体層

Claims (7)

  1. 絶縁層に塩素を導入し、
    前記絶縁層上に酸化物半導体層を形成し、
    前記酸化物半導体層上にレジストマスクを形成し、
    前記レジストマスクを用いて島状の酸化物半導体層を形成し、
    前記レジストマスクを除去し、
    前記島状の酸化物半導体層中に酸素を導入し、
    前記島状の酸化物半導体層に加熱処理を行う半導体装置の作製方法であって、
    前記レジストマスクの除去と、前記島状の酸化物半導体層への酸素の導入と、前記島状の酸化物半導体層の加熱処理を、大気に触れることなく連続して行うことを特徴とする半導体装置の作製方法。
  2. 酸化物半導体層上にレジストマスクを形成し、
    前記レジストマスクを用いて島状の酸化物半導体層を形成し、
    前記レジストマスクを除去し、
    前記島状の酸化物半導体層中に酸素を導入し、
    前記島状の酸化物半導体層に加熱処理を行う半導体装置の作製方法であって、
    前記レジストマスクの除去と、前記島状の酸化物半導体層への酸素の導入と、前記島状の酸化物半導体層の加熱処理を、大気に触れることなく連続して行うことを特徴とする半導体装置の作製方法。
  3. 酸化物半導体層上にキャップ層を形成し、
    前記キャップ層上にレジストマスクを形成し、
    前記レジストマスクを用いて島状の酸化物半導体層と島状のキャップ層を形成し、
    前記レジストマスクを除去し、
    前記キャップ層を介して前記島状の酸化物半導体層中に酸素を導入し、
    前記島状の酸化物半導体層に加熱処理を行う半導体装置の作製方法であって、
    前記レジストマスクの除去と、前記島状の酸化物半導体層への酸素の導入と、前記島状の酸化物半導体層の加熱処理を、大気に触れることなく連続して行うことを特徴とする半導体装置の作製方法。
  4. 請求項３において、
    前記キャップ層は、酸化ガリウムであることを特徴とする半導体装置の作製方法。
  5. 請求項１または請求項４において、
    前記島状の酸化物半導体層は、Ｉｎ及びＧａを含むことを特徴とする半導体装置の作製方法。
  6. 請求項１乃至５のいずれか一項において、
    前記島状の酸化物半導体層中に導入される酸素は、酸素ラジカルまたは酸素イオンであることを特徴とする半導体装置の作製方法。
  7. 請求項１乃至６のいずれか一項において、
    前記レジストマスクの除去と、前記島状の酸化物半導体層への酸素の導入と、前記島状の酸化物半導体層の加熱処理は、減圧雰囲気下、不活性ガス雰囲気下または酸素ガス雰囲気下で行うことを特徴とする半導体装置の作製方法。
JP2011099864A 2010-04-28 2011-04-27 半導体装置の作製方法 Expired - Fee Related JP5719674B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011099864A JP5719674B2 (ja) 2010-04-28 2011-04-27 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010103472 2010-04-28
JP2010103472 2010-04-28
JP2011099864A JP5719674B2 (ja) 2010-04-28 2011-04-27 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015002736A Division JP5973596B2 (ja) 2010-04-28 2015-01-09 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2011249788A true JP2011249788A (ja) 2011-12-08
JP2011249788A5 JP2011249788A5 (ja) 2014-03-27
JP5719674B2 JP5719674B2 (ja) 2015-05-20

Family

ID=44858549

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2011099864A Expired - Fee Related JP5719674B2 (ja) 2010-04-28 2011-04-27 半導体装置の作製方法
JP2015002736A Active JP5973596B2 (ja) 2010-04-28 2015-01-09 半導体装置の作製方法
JP2016015013A Withdrawn JP2016119488A (ja) 2010-04-28 2016-01-29 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2015002736A Active JP5973596B2 (ja) 2010-04-28 2015-01-09 半導体装置の作製方法
JP2016015013A Withdrawn JP2016119488A (ja) 2010-04-28 2016-01-29 半導体装置

Country Status (4)

Country Link
US (3) US8790960B2 (ja)
JP (3) JP5719674B2 (ja)
TW (1) TWI556316B (ja)
WO (1) WO2011135987A1 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013157359A (ja) * 2012-01-26 2013-08-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP5454727B1 (ja) * 2013-07-10 2014-03-26 日新電機株式会社 薄膜トランジスタの作製方法
JP2015130482A (ja) * 2013-10-10 2015-07-16 株式会社半導体エネルギー研究所 半導体装置
WO2016002554A1 (ja) * 2014-07-01 2016-01-07 株式会社神戸製鋼所 酸化物半導体薄膜の表面に保護膜を有する積層体の品質評価方法、及び酸化物半導体薄膜の品質管理方法
WO2016009868A1 (ja) * 2014-07-16 2016-01-21 株式会社神戸製鋼所 酸化物半導体薄膜、及び前記酸化物半導体薄膜の表面に保護膜を有する積層体の品質評価方法、及び酸化物半導体薄膜の品質管理方法
JP2016063227A (ja) * 2014-09-12 2016-04-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20160086366A (ko) * 2013-11-15 2016-07-19 에보니크 데구사 게엠베하 저 접촉 저항 박막 트랜지스터
KR20160086497A (ko) * 2015-01-09 2016-07-20 삼성디스플레이 주식회사 트랜지스터 및 이를 구비하는 액정 표시 장치
JP2016195256A (ja) * 2016-05-17 2016-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9508861B2 (en) 2013-05-16 2016-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2017195397A (ja) * 2011-12-20 2017-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2019140408A (ja) * 2012-07-20 2019-08-22 株式会社半導体エネルギー研究所 半導体装置
JP7354391B2 (ja) 2012-04-06 2023-10-02 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101801500B1 (ko) * 2009-07-10 2017-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101877377B1 (ko) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101754380B1 (ko) 2010-04-23 2017-07-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011135987A1 (en) 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101806271B1 (ko) 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5636867B2 (ja) * 2010-10-19 2014-12-10 富士通株式会社 半導体装置及び半導体装置の製造方法
TWI624878B (zh) * 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
WO2013008765A1 (en) * 2011-07-08 2013-01-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting module, light-emitting device, and method for manufacturing the light-emitting module
US8643008B2 (en) 2011-07-22 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102108572B1 (ko) 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2013080159A (ja) * 2011-10-05 2013-05-02 Japan Display East Co Ltd 液晶表示装置およびその製造方法
US9318345B2 (en) * 2011-10-05 2016-04-19 Globalfoundries Inc. Enhancing transistor performance by reducing exposure to oxygen plasma in a dual stress liner approach
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102103913B1 (ko) * 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102412138B1 (ko) 2012-01-25 2022-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI457885B (zh) * 2012-04-02 2014-10-21 Au Optronics Corp 顯示裝置
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8995607B2 (en) 2012-05-31 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
US20150206977A1 (en) * 2012-06-19 2015-07-23 Sharp Kabushiki Kaisha Metal oxide transistor
KR20200019269A (ko) * 2012-06-29 2020-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014130336A (ja) * 2012-11-30 2014-07-10 Semiconductor Energy Lab Co Ltd 表示装置
JP2016519429A (ja) * 2013-03-19 2016-06-30 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 多層パッシベーション又はエッチング停止ｔｆｔ
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
KR102194823B1 (ko) * 2014-03-06 2020-12-24 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 기판, 표시 장치 및 박막 트랜지스터 제조 방법
KR20150146409A (ko) 2014-06-20 2015-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기
KR20160034200A (ko) * 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10349167B2 (en) * 2015-05-18 2019-07-09 Apple Inc. Audio speaker with back volume containing adsorptive material
US10546960B2 (en) 2016-02-05 2020-01-28 Semiconductor Energy Laboratory Co., Ltd. Metal oxide film, semiconductor device, and manufacturing method of semiconductor device
JP6991725B2 (ja) * 2017-03-14 2022-01-12 株式会社ジャパンディスプレイ 光検出装置及び表示装置
US11152512B2 (en) * 2017-05-19 2021-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and method for manufacturing semiconductor device
CN107527870B (zh) * 2017-08-29 2023-08-25 惠科股份有限公司 一种阵列基板的制作方法及其制作设备
KR20200038345A (ko) * 2018-10-02 2020-04-13 삼성디스플레이 주식회사 증착 장치
FR3091010B1 (fr) * 2018-12-24 2020-12-04 Soitec Silicon On Insulator Structure de type semi-conducteur pour applications digitales et radiofréquences, et procédé de fabrication d’une telle structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073560A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
WO2008139860A1 (ja) * 2007-05-07 2008-11-20 Idemitsu Kosan Co., Ltd. 半導体薄膜、半導体薄膜の製造方法、および、半導体素子
JP2010056546A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010080936A (ja) * 2008-08-28 2010-04-08 Canon Inc アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ

Family Cites Families (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2741745B2 (ja) * 1995-03-24 1998-04-22 工業技術院長 半導体電極形成方法および装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073558A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5465825B2 (ja) * 2007-03-26 2014-04-09 出光興産株式会社 半導体装置、半導体装置の製造方法及び表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
US8748879B2 (en) * 2007-05-08 2014-06-10 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and a method for producing the same
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8686412B2 (en) * 2007-07-31 2014-04-01 Hewlett-Packard Development Company, L.P. Microelectronic device
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
KR101392276B1 (ko) * 2007-10-31 2014-05-07 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101270174B1 (ko) * 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
CN101897031B (zh) * 2007-12-13 2013-04-17 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5372776B2 (ja) * 2007-12-25 2013-12-18 出光興産株式会社 酸化物半導体電界効果型トランジスタ及びその製造方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5430248B2 (ja) 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US7812346B2 (en) * 2008-07-16 2010-10-12 Cbrite, Inc. Metal oxide TFT with improved carrier mobility
US8945981B2 (en) * 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
TWI424506B (zh) 2008-08-08 2014-01-21 Semiconductor Energy Lab 半導體裝置的製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5602390B2 (ja) 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
WO2010024279A1 (ja) 2008-08-29 2010-03-04 株式会社アルバック 電界効果型トランジスタの製造方法及び製造装置
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5537787B2 (ja) 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5339825B2 (ja) 2008-09-09 2013-11-13 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8445903B2 (en) * 2008-10-23 2013-05-21 Idemitsu Kosan Co., Ltd. Thin film transistor having a crystalline semiconductor film including indium oxide which contains a hydrogen element and method for manufacturing same
KR101343570B1 (ko) * 2008-12-18 2013-12-20 한국전자통신연구원 보론이 도핑된 산화물 반도체 박막을 적용한 박막 트랜지스터 및 그의 제조방법
KR101627728B1 (ko) * 2008-12-30 2016-06-08 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
US8367486B2 (en) * 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
US9024311B2 (en) * 2009-06-24 2015-05-05 Sharp Kabushiki Kaisha Thin film transistor, method for manufacturing same, active matrix substrate, display panel and display device
KR101943109B1 (ko) * 2009-12-04 2019-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
WO2011135987A1 (en) 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9646829B2 (en) * 2011-03-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073560A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
WO2008139860A1 (ja) * 2007-05-07 2008-11-20 Idemitsu Kosan Co., Ltd. 半導体薄膜、半導体薄膜の製造方法、および、半導体素子
JP2010056546A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010080936A (ja) * 2008-08-28 2010-04-08 Canon Inc アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017195397A (ja) * 2011-12-20 2017-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2013157359A (ja) * 2012-01-26 2013-08-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP7354391B2 (ja) 2012-04-06 2023-10-02 株式会社半導体エネルギー研究所 半導体装置
JP2021077912A (ja) * 2012-07-20 2021-05-20 株式会社半導体エネルギー研究所 半導体装置
JP2019140408A (ja) * 2012-07-20 2019-08-22 株式会社半導体エネルギー研究所 半導体装置
US11935959B2 (en) 2012-07-20 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film comprising nanocrystal
US10693010B2 (en) 2012-07-20 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11515426B2 (en) 2012-07-20 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a void region insulating film
US9728556B2 (en) 2013-05-16 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10475819B2 (en) 2013-05-16 2019-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9508861B2 (en) 2013-05-16 2016-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10043828B2 (en) 2013-05-16 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101591386B1 (ko) * 2013-07-10 2016-02-03 니신 일렉트릭 컴패니 리미티드 박막 트랜지스터의 제조 방법
KR20150007223A (ko) * 2013-07-10 2015-01-20 니신 일렉트릭 컴패니 리미티드 박막 트랜지스터의 제조 방법
JP2015018889A (ja) * 2013-07-10 2015-01-29 日新電機株式会社 薄膜トランジスタの作製方法
US9142425B2 (en) 2013-07-10 2015-09-22 Nissin Electric Co., Ltd. Method for fabricating thin-film transistor
JP5454727B1 (ja) * 2013-07-10 2014-03-26 日新電機株式会社 薄膜トランジスタの作製方法
US10770310B2 (en) 2013-10-10 2020-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11764074B2 (en) 2013-10-10 2023-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015130482A (ja) * 2013-10-10 2015-07-16 株式会社半導体エネルギー研究所 半導体装置
US9647128B2 (en) 2013-10-10 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10741414B2 (en) 2013-10-10 2020-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2017503336A (ja) * 2013-11-15 2017-01-26 エボニック デグサ ゲーエムベーハーＥｖｏｎｉｋ Ｄｅｇｕｓｓａ ＧｍｂＨ 低接触抵抗薄膜トランジスタ
KR20160086366A (ko) * 2013-11-15 2016-07-19 에보니크 데구사 게엠베하 저 접촉 저항 박막 트랜지스터
KR102265835B1 (ko) * 2013-11-15 2021-06-16 에보니크 오퍼레이션즈 게엠베하 저 접촉 저항 박막 트랜지스터
JP2016015390A (ja) * 2014-07-01 2016-01-28 株式会社神戸製鋼所 酸化物半導体薄膜の評価方法、及び酸化物半導体薄膜の品質管理方法、並びに上記評価方法に用いられる評価素子及び評価装置
WO2016002554A1 (ja) * 2014-07-01 2016-01-07 株式会社神戸製鋼所 酸化物半導体薄膜の表面に保護膜を有する積層体の品質評価方法、及び酸化物半導体薄膜の品質管理方法
WO2016009868A1 (ja) * 2014-07-16 2016-01-21 株式会社神戸製鋼所 酸化物半導体薄膜、及び前記酸化物半導体薄膜の表面に保護膜を有する積層体の品質評価方法、及び酸化物半導体薄膜の品質管理方法
JP2016063227A (ja) * 2014-09-12 2016-04-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20160086497A (ko) * 2015-01-09 2016-07-20 삼성디스플레이 주식회사 트랜지스터 및 이를 구비하는 액정 표시 장치
KR102269054B1 (ko) * 2015-01-09 2021-06-25 삼성디스플레이 주식회사 트랜지스터 및 이를 구비하는 액정 표시 장치
JP2016195256A (ja) * 2016-05-17 2016-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
US8790960B2 (en) 2014-07-29
US20140308777A1 (en) 2014-10-16
JP2015111697A (ja) 2015-06-18
JP2016119488A (ja) 2016-06-30
US20110269266A1 (en) 2011-11-03
TWI556316B (zh) 2016-11-01
US20170005182A1 (en) 2017-01-05
US9449852B2 (en) 2016-09-20
TW201205684A (en) 2012-02-01
JP5719674B2 (ja) 2015-05-20
JP5973596B2 (ja) 2016-08-23
WO2011135987A1 (en) 2011-11-03

Similar Documents

Publication Publication Date Title
JP6611869B2 (ja) 半導体装置
JP5719674B2 (ja) 半導体装置の作製方法
JP6488271B2 (ja) 半導体装置の作製方法
JP6239022B2 (ja) 半導体装置の作製方法
JP5755491B2 (ja) 半導体装置の作製方法
JP5798364B2 (ja) 半導体装置の作製方法
JP5789403B2 (ja) 半導体装置の作製方法
JP5216883B2 (ja) 半導体装置の作製方法
JP5770130B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140206

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150323

R150 Certificate of patent or registration of utility model

Ref document number: 5719674

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees