KR102265835B1 - 저 접촉 저항 박막 트랜지스터 - Google Patents

저 접촉 저항 박막 트랜지스터 Download PDF

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에보니크 오퍼레이션즈 게엠베하
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Abstract

본 발명은 상부에 게이트 전극 층(101)이 침착 및 패턴화되어 있는 기판(100), 및 게이트 전극 층 및 기판 상에 침착된 게이트 절연체 층(102)을 포함하는 신규한 박막 트랜지스터 (TFT)이며, 상기 트랜지스터는 (i) 게이트 절연체 층 위쪽에 배열된 캐리어 주입 층(103), (ii) 캐리어 주입 층 상에 침착된 소스/드레인 (S/D) 전극 층(104) 및 (iii) 반도체 층(106)을 추가로 포함하는 것을 특징으로 하는 TFT, 이러한 신규한 TFT의 제조 방법, 이러한 TFT를 포함하는 장치 및 이러한 TFT의 용도에 관한 것이다.

Description

저 접촉 저항 박막 트랜지스터 {LOW CONTACT RESISTANCE THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터 및 이러한 박막 트랜지스터를 포함하는 전자 장치 및 박막 트랜지스터의 제조 방법, 및 이들 박막 트랜지스터의 용도에 관한 것이다.
현대 정보 기술 진보로서, 다양한 유형의 디스플레이가 소비 전자 제품, 예컨대 이동 전화, 노트북 컴퓨터, 디지털 카메라, 및 개인용 디지털 어시스턴트 (PDA)를 위한 스크린에서 널리 사용되고 있다. 이들 디스플레이 중, 액정 디스플레이 (LCD) 및 유기 발광 다이오드 디스플레이 (OLED)가 경량이고, 콤팩트하고, 전력-소비가 낮은 이점으로 인해 시장에서 주요 제품이다. LCD 및 OLED의 제작 방법은 모두, 기판 상에 어레이로 배열된 반도체 장치를 형성하는 것을 포함하고, 반도체 장치는 박막 트랜지스터 (TFT)를 포함한다. TFT는 소스-/드레인-전극, 게이트 전극, 유전체 층, 기판 층, 및 활성 반전도성 층을 포함한다.
본 명세서에서, 활성 반전도성 층은 50V 게이트 소스 전압 및 50V 소스 드레인 전압에서 20 ㎛의 채널 길이를 갖는 구성요소의 경우 1 내지 50 cm2/Vs의 전하 캐리어 이동도를 갖는 층을 의미하는 것으로 이해하여야 한다.
통상적으로, 박막 트랜지스터는 게이트가 기판 상 및 전극 아래쪽에 배치되었는지 또는 그 반대로 전극 위쪽에 배치되었는지의 여부에 따라 상부-게이트 TFT 및 하부-게이트 TFT를 포함한다. 이들 TFT는 하나의 반도체 층, 또는 활성 층으로서의 기능을 하는 층들의 스택을 갖는다.
금속 산화물 반도체 박막 트랜지스터 분야의 하나의 문제점은, 제작 동안 예를 들면 TFT에 포함되는 반도체 라미네이트의 고온 처리로 인해 소스-/드레인-전극 층의 표면이 고의 아니게 산화되어, 즉, 기생 저항을 유발함으로써 라미네이트 전도성의 열화를 초래한다는 것이다.
S/D-전극 층 산화를 감소시키기 위해, 소스-/드레인-전극 층과 활성 반도체 층 사이에 버퍼(buffer) 층을 도입하는 것이 최신 기술이며, 여기서 버퍼 층은 기판 층에 대해 S/D-전극 층 위쪽 및 활성 반도체 층 아래쪽에 존재한다 (US8338226, US8405085, US20120211746, US20120248446, US20130037797 및 US20130056726 참조). US8247276에는 소스-/드레인-전극 층과 활성 반도체 층 사이에 버퍼 층을 도입하는 것이 교시되어 있으며, 여기서 버퍼 층은 기판 층에 대해 S/D-전극 층 아래쪽 및 활성 반도체 층 위쪽에 존재한다.
그러나, 생성된 반도체 라미네이트는 여전히 S/D-전극 층에 영향을 미치는 경향이 있어, 목적하는 전도성을 갖지 못한다.
따라서 본 발명의 목적은, 상기 제한을 극복하고 개선된 전도성을 갖는 반도체 라미네이트를 제공하는 것이었다.
본 발명의 발명자들은 라미네이트 정렬 절차 단계로 인해, 예를 들어 고온 처리 중 활성 산화물 반도체 층을 제공하는 동안, 버퍼 층 피복된 소스-/드레인-전극 층은 단지 수직으로는 보호되나, 소스-/드레인-전극 층의 측부 표면과 활성 산화물 반도체 층 사이의 접촉을 유의하게 교란시키기에 충분한 수평적 영향에 대해서는 보호되지 못함을 발견하였다.
따라서, 상기 버퍼 층이 소스-/드레인-전극 층의 보호를 개선시키는 수단으로서 구현될지라도, 활성 산화물 반도체 층과 접촉하는 측부 표면에서 상기 층의 산화가 발생한다. 따라서, 라미네이트 제조 공정은 접촉 저항을 상승시킴으로써 라미네이트의 총 전도성에 여전히 부정적 영향을 미친다. 이와 같은 발견에 따라, 본 발명자들은 상기 영향이 라미네이트의 온-전류(on-current) 감소의 원인임을 발견하였다.
추가로 본 발명자들은 놀랍게도, 상기 문제점은 소스-/드레인-전극 층 하부에 캐리어 주입 층을 제공함으로써 해결됨을 발견하였고, 여기서 활성 산화물 반도체 층은 게이트 절연체 층, 주입 층, 및 소스-/드레인-전극과 직접 접촉한다. 구체적으로는, 활성 산화물 반도체 층이 캐리어 주입 층 상에 침착된 소스-/드레인-전극 층 상에 제공되고, 여기서 활성 산화물 반도체 층은 게이트 절연체 층, 주입 층, 및 소스-/드레인-전극과 직접 접촉하는 것인 경우에 유리하다.
상기 문제점은 또한 소스-/드레인-전극 층 하부에 캐리어 주입 층을 제공함으로써 해결될 수 있고, 여기서 주입 층은 소스-/드레인-전극과 직접 접촉하고, 활성 산화물 반도체 층은 주입 층의 측부 표면을 통해 주입 층과 직접 접촉하고 S/D 전극 층의 측부 표면을 통해 S/D 전극 층과 직접 접촉한다.
주입 층은 전자를 활성 산화물 반도체 층에 주입할 수 있다.
TFT 라미네이트는 소스-/드레인-전극 층과 반도체 층 사이의 접촉 저항을 유의하게 감소시켜, 온-전류 및 전자 이동도의 증가를 유발한다.
또한, 본 발명자들은 상기 주입 층과 소스-/드레인-전극 층 상부에 배열된 보호 층을 조합하여, 라미네이트 어닐링 공정 동안 상기 언급된 수직적 전극 표면 산화를 방지하는 것이 추가로 유익함을 발견하였다. 따라서, 주입 및 보호 층의 조합은 라미네이트 및 생성된 TFT 장치의 전도성을 추가로 개선시킨다.
한 측면에서, 본 발명은 상부에 게이트 전극 층(101)이 침착 및 패턴화되어 있는 기판(100), 및 게이트 전극 층 및 기판 상에 침착된 게이트 절연체 층(102)을 포함하는 박막 트랜지스터 (TFT)이며, 상기 트랜지스터는 (i) 게이트 절연체 층 위쪽에 배열된 캐리어 주입 층(103), (ii) 캐리어 주입 층 상에 침착된 소스/드레인 (S/D) 전극 층(104) 및 (iii) 반도체 층(106)을 더 포함하고, 여기서 TFT는 반도체 층이 게이트 절연체 층, 캐리어 주입 층 및 S/D 전극 층과 직접 접촉하도록 패턴화된 것을 특징으로 하는 박막 트랜지스터 (TFT)에 관한 것이다.
특정 실시양태에서, 반도체 층(106)은 캐리어 주입 층(103) 및 S/D 전극 층(104) 위쪽에 배열된다.
다양한 실시양태에서, TFT는 하부 게이트 및 하부 접촉 구성이다.
일부 실시양태에서, 캐리어 주입 층(103)은 게이트 절연체 층(102) 상에 침착되고/거나; TFT는 보호 층(105)을 더 포함하고, 여기서 보호 층은 S/D 전극 층 상에 침착되고/거나; TFT는 보호 층(105)을 더 포함하고, 여기서 보호 층은 S/D 전극 층 상에 침착되고, 보호 층(105) 상에 반도체 층(106)이 침착 및 패턴화되고/거나; TFT는 패시베이션 층(108)을 더 포함하고, 여기서 패시베이션 층은 반도체 층(106) 상에 침착된다. 일부 실시양태에서, TFT는 반도체 층(106) 상부에 침착되고 반도체 층과 패시베이션 층(108) 사이에 위치한 관능화 층(107)을 더 포함할 수 있다. 관능화 층은 패시베이션 공정 동안 반도체 층의 산소 함량을 유지하는 기능을 갖는다.
특정 실시양태에서, 반도체 층(106)은 a) 게이트 절연체 층(102), b) 캐리어 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉한다.
일부 실시양태에서, 반도체 층(106)은 a) 게이트 절연체 층(102), b) 캐리어 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉하고, 반도체 층(106)과 S/D 전극 층(104)의 측부 표면과의 접촉은 반도체 층(106)과 캐리어 주입 층(103)의 측부 표면과의 접촉보다 위쪽에서 발생한다.
특정 실시양태에서, 반도체 층(106)은 S/D 전극 층(104) 또는 주입 층(103) 아래에 위치하지 않고/거나; 반도체 층(106)은 S/D 전극 층(104)의 기판 반대측 표면과 접촉하거나, 또는 TFT가 보호 층(105)을 포함하는 경우 반도체 층(106)은 보호 층의 기판 반대측 표면과 접촉하고/거나; TFT는 보호 층(105)을 포함하고, 여기서 보호 층은 S/D 전극 층(104) 위쪽에 배열되고/거나; TFT는 보호 층(105)을 더 포함하고, 여기서 보호 층은 S/D 전극 층(104) 위쪽에 배열되고, 반도체 층(106)은 게이트 절연체 층(102)에서부터 보호 층 위쪽까지 도달하고/거나; TFT는 픽셀 전극을 더 포함하고/거나; TFT는 기판 층(100)에 대해 동일한 거리로 TFT 내에 수평 배치된 한 쌍의 주입 층(103)을 포함하며, 여기서 두 주입 층은 반도체 층(106)에 의해 서로 분리되어 있고, TFT는 기판 층(100)에 대해 동일한 거리로 TFT 내에 수평 배치된 한 쌍의 S/D 전극 층(104)을 포함하며, 여기서 두 S/D 전극 층(104)은 반도체 층(106)에 의해 서로 분리되어 있고, 한 쌍의 S/D 전극 층(104)은 한 쌍의 주입 층(103) 위쪽에 배치되고 그와 직접 접촉한다.
다양한 실시양태에서, S/D 전극 층(104)은 바람직하게는 Al, Cu, Ag 및/또는 Nd 또는 이들의 스택 또는 합금, 보다 바람직하게는 Al 또는 Cu로부터 선택된 금속을 포함하거나 또는 그로 이루어지고/거나; S/D 전극 층(104)은 10 nm 내지 1 ㎛, 바람직하게는 100 내지 300 nm의 두께를 갖고/거나; 게이트 전극 층(101)은 Al, Ti, Mo, Cu 및/또는 Nd 또는 이들의 스택 또는 합금, 바람직하게는 Mo/Al/Mo 또는 Ti/Al/Ti 스택으로부터 선택된 금속을 포함하거나 또는 그로 이루어지고/거나; 게이트 전극 층(101)은 50 nm 내지 500 nm, 바람직하게는 80 내지 400 nm, 보다 바람직하게는 100 내지 350 nm, 가장 바람직하게는 약 300 nm의 두께를 갖고/거나; 주입 층(103)은 금속 산화물 전도체를 포함하거나 또는 그로 이루어지고/거나; 주입 층(103)은 1 nm 내지 200 nm, 바람직하게는 10 내지 150 nm, 보다 바람직하게는 20 내지 100 nm, 가장 바람직하게는 약 30 내지 90 nm의 두께를 갖고/거나; 게이트 절연체 층(102)은 금속 산화물 또는 -질화물 또는 전이 금속 산화물 또는 -질화물, 특히 규소 이산화물 (SiOx) 및/또는 -질화물 (SiNx), 알루미늄 산화물, 하프늄 산화물 또는 티타늄 산화물, 중합체 물질, 예를 들어 유기 또는 무기 중합체 또는 이들의 혼합물 또는 스택을 포함하거나 또는 그로 이루어지고/거나; 게이트 절연체 층(102)은 10 nm 내지 3 ㎛, 바람직하게는 50 내지 1000 nm, 보다 바람직하게는 100 내지 500 nm, 가장 바람직하게는 약 300 nm의 두께를 갖고/거나; 기판(100)은 유리, 규소, 규소 이산화물, 금속 산화물, 전이 금속 산화물, 원소 금속 또는 중합체 물질, 예를 들어 폴리이미드 (PI), 폴리에틸렌 테레프탈레이트 (PET), 폴리메틸 메타크릴레이트 (PMMA), 또는 폴리카르보네이트 또는 무기 및 유기 성분의 하이브리드, 특히 실리콘 산화물 및 폴리이미드를 포함하고/거나; 기판(100)은 임의로 50 ㎛ 내지 0.7 mm의 두께를 갖고/거나; 반도체 층(106)은 인듐, 갈륨, 아연 및/또는 주석 산화물로 이루어진 군으로부터 선택된 하나 이상의 금속 산화물을 포함하고/거나; 반도체 층(106)은 1 내지 100 nm, 바람직하게는 5 내지 30 nm의 두께를 갖는다.
일부 실시양태에서, S/D 전극 층(104)은 Al, Cu, Ag 또는 Nd 또는 이들의 스택 또는 합금, 바람직하게는 Al 또는 Cu로 이루어진 군으로부터 선택된 금속으로 본질적으로 이루어지고/거나; 게이트 전극 층(101)은 Al, Mo, Cu 또는 Nd 또는 이들의 스택 또는 합금, 바람직하게는 Mo/Al/Mo 또는 Ti/Al/Ti 스택으로 이루어진 군으로부터 선택된 금속으로 본질적으로 이루어지고/거나; 캐리어 주입 층(103)은 인듐 주석 산화물 (ITO), 알루미늄-도핑된 아연 산화물 (AZO), 갈륨-도핑된 아연 산화물 (GZO), 안티모니 주석 산화물 (ATO), 아연 주석 산화물 (ZTO), 인듐 아연 산화물 (IZO), 인듐 갈륨 산화물 (IGO), 알루미늄 아연 주석 산화물 (AZTO), 하프늄 인듐 아연 산화물 (HIZO), 갈륨 주석 아연 산화물 (GTZO), 갈륨 주석 산화물 (GTO), 및 플루오린-도핑된 주석 산화물 FTO, 바람직하게는 ITO, AZO, ATO 및 FTO, 보다 바람직하게는 ITO 및 AZO로 이루어진 군으로부터 선택된 금속 산화물 전도체로 본질적으로 이루어지고/거나; 반도체 층(106)은 인듐 갈륨 아연 산화물 (IGZO), 인듐 주석 아연 산화물 (ITZO), ITO, GZO, ZTO, IZO, IGO, AZO, AZTO, HIZO, GTZO, GTO, 주석 산화물 (SnO2), 갈륨 산화물 (Ga2O3), 인듐 산화물 (In2O3), 및 아연 산화물 (ZnO)로 이루어진 군으로부터 선택된 금속 산화물 반도체로 본질적으로 이루어지고/거나; 반도체 층(106)은 질소, 플루오린, 염소 및/또는 규소를 추가로 포함한다.
특정 실시양태에서, 반도체 라미네이트는 픽셀 전극을 추가로 포함한다.
다양한 실시양태에서, 보호 층(105)은 바람직하게는 ITO, AZO, GZO, ATO, ZTO, IZO, IGO, AZTO, HIZO, GTZO, GTO 및 FTO, 바람직하게는 ITO, AZO, ATO 및 FTO, 보다 바람직하게는 ITO 및 AZO로 이루어진 군으로부터 선택된 금속 산화물 전도체, 또는 바람직하게는 Mo, Ti, Ta 및 Cr, 바람직하게는 Mo 및 Ti로부터 선택된 금속을 포함하거나 또는 그로 본질적으로 이루어지고; 보호 층(105)은 10 nm 내지 500 nm, 바람직하게는 20 내지 300 nm, 보다 바람직하게는 50 내지 100 nm의 두께를 갖고; 패시베이션 층(108)은 SiOx 또는 SiNx (여기서, x = 0.1 내지 3임)를 포함한다.
또 다른 측면에서, 본 발명은 기판(100)을 제공하는 단계; 기판(100) 상에 게이트 전극(101)을 침착 및 패턴화하는 단계; 게이트 전극(101) 및 기판(100) 상에 게이트 절연체 층(102)을 침착시키는 단계를 포함하는, TFT의 제조 방법이며, 상기 방법은 게이트 절연체 층(102) 위쪽에 배열된 캐리어 주입 층(103)을 제공하고, 캐리어 주입 층(103) 상에 침착된 S/D 전극 층(104)을 제공하고, 반도체 층(106)을 제공하는 것을 추가로 포함하고, 여기서 TFT는 반도체 층이 게이트 절연체 층(102), 캐리어 주입 층(103) 및 S/D 전극 층(104)과 직접 접촉하도록 패턴화하는 것을 특징으로 하는, TFT의 제조 방법에 관한 것이다.
특정 실시양태에서, 반도체 층(106)은 캐리어 주입 층(103) 및 S/D 전극 층(104) 위쪽에 배열된다.
다양한 실시양태에서, TFT는 하부 게이트 및 하부 접촉 구성이다.
일부 실시양태에서, 캐리어 주입 층(103)을 제공하는 것은 게이트 절연체 층(102) 상에 캐리어 주입 층(103)을 침착시키는 것을 포함하고/거나; 방법은 보호 층(105)을 제공하는 것을 추가로 포함하고, 여기서 보호 층은 S/D 전극 층 상에 침착되고/거나; 방법은 보호 층(105)을 제공하는 것을 추가로 포함하고, 여기서 보호 층은 S/D 전극 층 상에 침착되고, 반도체 층(106)이 보호 층 상에 침착 및 패턴화되고/거나; 방법은 패시베이션 층(108)을 제공하는 것을 추가로 포함하고, 여기서 패시베이션 층(108)은 반도체 층(106) 상에 침착된다. 일부 실시양태에서, 방법은 관능화 층(107)을 제공하는 것을 추가로 포함하고, 여기서 관능화 층은 관능화 층이 반도체 층(106)과 패시베이션 층(108) 사이에 위치하도록, 상부에 패시베이션 층(108)이 침착되기 전에 반도체 층(106) 상에 침착된다.
일부 실시양태에서, 반도체 층(106)은 그것이 a) 게이트 절연체 층(102), b) 캐리어 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉하도록 제공된다.
특정 실시양태에서, 반도체 층(106)은 반도체 층(106)과 S/D 전극 층(104)의 측부 표면과의 접촉이 반도체 층(106)과 캐리어 주입 층(103)의 측부 표면과의 접촉보다 위쪽에서 발생하도록 제공된다.
다양한 실시양태에서, 반도체 층(106)은 반도체 층(106)이 S/D 전극 층(104) 또는 주입 층(103) 아래에 위치하지 않도록 제공되고/거나; 반도체 층(106)은 반도체 층(106)이 S/D 전극 층(104)의 기판 반대측 표면과 접촉하거나, 또는 TFT가 보호 층(105)을 포함하는 경우 반도체 층(106)이 보호 층의 기판 반대측 표면과 접촉하도록 제공되고/거나; TFT는 보호 층(105)을 포함하고, 여기서 보호 층은 S/D 전극 층(104) 위쪽에 배열되고/거나; TFT는 보호 층(105)을 추가로 포함하고, 여기서 보호 층은 S/D 전극 층(104) 위쪽에 배열되고, 반도체 층(106)은 반도체 층(106)이 게이트 절연체 층(102)에서부터 보호 층 위쪽까지 도달하도록 제공되고/거나; 방법은 관통 홀을 제공하는 것을 추가로 포함하고/거나; 방법은 픽셀 전극을 제공하는 것을 추가로 포함한다.
일부 실시양태에서, 게이트 전극을 침착 및 패턴화하는 것은 포토리소그래피 및 에칭 공정 또는 또 다른 적합한 패턴화 기술, 예컨대 이로 제한되는 것은 아니나 광-패턴화, 인쇄, 예컨대 잉크젯 인쇄, 레이저 패턴화 등을 포함하고/거나; 게이트 전극 및 기판 상에 게이트 절연체 층을 침착시키는 것은 화학 기상 증착 (CVD)을 포함하고/거나; 캐리어 주입 층(103)을 제공하는 것은 캐리어 주입 층(103)의 스퍼터링을 포함하고/거나; 캐리어 주입 층(103) 상에 S/D 전극 층(104)을 침착시키는 것은 S/D 전극 층 (103)의 스퍼터링을 포함하고/거나; TFT를 패턴화하는 것은 주입 층(103) 및 S/D 전극 층(104)의 1단계 포토리소그래피 및 에칭을 포함하고/거나; 반도체 층(106)을 제공하는 것은 스퍼터링, 스핀 코팅 또는 슬롯 다이 코팅을 통해 반도체 층을 침착시키는 것을 포함하고/거나; 반도체 층(106)을 제공하는 것은 포토리소그래피 및 에칭을 통해 반도체 층을 패턴화하는 것을 포함하고/거나; 패시베이션 층(108) 및 임의로 관능화 층을 침착시키는 것은 CVD를 통한 코팅을 포함할 수 있고; 관통 홀은 포토리소그래피 및 에칭에 의해 형성되고/거나; 픽셀 전극을 제공하는 것은 스퍼터링에 의해 픽셀 전극을 침착시키는 것을 포함하고/거나; 픽셀 전극을 제공하는 것은 포토리소그래피 및 에칭에 의해 침착된 픽셀 전극을 패턴화하는 것을 포함한다.
특정 실시양태에서, 주입 층(103) 및 S/D 전극 층(104)을 제공하는 것은 포토리소그래피 및 에칭에 의해 주입 층(103) 및 S/D 전극 층(104)을 패턴화하여, 한 쌍의 주입 층 및 한 쌍의 S/D 전극 층을 형성하는 것을 포함한다.
일부 실시양태에서, 방법은 보호 층(105)을 제공하는 것을 포함하고, 주입 층(103), S/D 전극 층(104) 및 보호 층(105)을 제공하는 것은 포토리소그래피 및 에칭에 의해 주입 층(103), S/D 전극 층(104) 및 보호 층(105)을 패턴화하여, 한 쌍의 주입 층, 한 쌍의 S/D 전극 층 및 한 쌍의 보호 층(105)을 형성하는 것을 포함한다.
다양한 실시양태에서, 반도체 층(106)을 제공하는 것은, 한 쌍의 주입 층이 반도체 층(106)에 의해 서로 분리되고 한 쌍의 S/D 전극 층(104)이 반도체 층(106)에 의해 서로 분리되도록 반도체 층(106)을 침착시키는 것을 포함하고, 여기서 한 쌍의 S/D 전극 층(104)은 한 쌍의 주입 층(103) 위쪽에 배치되고 그와 직접 접촉하거나; 또는 반도체 층(106)을 제공하는 것은, 한 쌍의 주입 층이 반도체 층(106)에 의해 서로 분리되고 한 쌍의 S/D 전극 층(104)이 반도체 층(106)에 의해 서로 분리되고 한 쌍의 보호 층(105)이 반도체 층(106)에 의해 서로 분리되도록 반도체 층(106)을 침착시키는 것을 포함하고, 여기서 한 쌍의 보호 층(105)은 한 쌍의 S/D 전극 층(104) 위쪽에 배치되고 그와 직접 접촉하며, 한 쌍의 S/D 전극 층(104)은 한 쌍의 주입 층(103) 위쪽에 배치되고 그와 직접 접촉한다.
일부 실시양태에서, 게이트 전극 층(101), 한 쌍의 전극(104), 한 쌍의 주입 층(104) 및 한 쌍의 보호 층(105)을 얻기 위한 에칭 공정은 건식 또는 습식 에칭이고/거나; 반도체 층(106) 및 픽셀 전극 층을 얻기 위한 에칭 공정은 습식 에칭이고/거나; 관통 홀을 형성하기 위한 에칭 공정은 건식 에칭이다.
특정 실시양태에서, S/D 전극 층 또는 한 쌍의 S/D 전극 층(104)은 바람직하게는 Al, Cu, Ag 및/또는 Nd 또는 이들의 스택 또는 합금, 보다 바람직하게는 Al 및 Cu로부터 선택된 금속을 포함하거나 또는 그로 이루어지고/거나; S/D 전극 층 또는 한 쌍의 S/D 전극 층(104)은 10 내지 500 nm, 바람직하게는 100 내지 300 nm의 두께를 갖고/거나; 게이트 전극 층(101)은 바람직하게는 Al, Ti, Mo, Cu 및 Nd또는 이들의 스택 또는 합금, 보다 바람직하게는 Mo/Al/Mo 또는 Ti/Al/Ti 스택으로부터 선택된 금속을 포함하거나 또는 그로 이루어지고/거나; 게이트 전극 층(101)은 50 nm 내지 500 nm, 바람직하게는 80 내지 400 nm, 보다 바람직하게는 100 내지 350 nm, 가장 바람직하게는 약 300 nm의 두께를 갖고/거나; 주입 층 또는 한 쌍의 주입 층(103)은 금속 산화물 전도체를 포함하거나 또는 그로 이루어지고/거나; 주입 층 또는 한 쌍의 주입 층(103)은 1 내지 200 nm, 바람직하게는 20 내지 100 nm의 두께를 갖고/거나; 게이트 절연체 층(102)은 금속 또는 전이 금속 산화물, 특히 규소 이산화물 및/또는 -질화물, 알루미늄 산화물, 하프늄 산화물, 또는 티타늄 산화물, 중합체 물질, 예를 들어 유기 또는 무기 중합체를 포함하거나 또는 그로 이루어지고/거나; 게이트 절연체 층(102)은 10 nm 내지 3 ㎛, 바람직하게는 50 내지 1000 nm, 보다 바람직하게는 100 내지 500 nm, 가장 바람직하게는 약 300 nm의 두께를 갖고/거나; 기판 층(100)은 유리, 규소, 규소 이산화물, 금속 산화물, 전이 금속 산화물, 원소 금속 또는 중합체 물질, 예를 들어 폴리이미드 (PI), 폴리에틸렌 테레프탈레이트 (PET), 폴리메틸 메타크릴레이트 (PMMA) 또는 폴리카르보네이트 및 무기 및 유기 성분의 하이브리드, 특히 실리콘 산화물 및 폴리이미드를 포함하고/거나; 기판 층(100)은 임의로 50 ㎛ 내지 0.7 mm의 두께를 갖고/거나; 반도체 층(106)은 인듐, 갈륨, 아연 및/또는 주석 산화물로 이루어진 군으로부터 선택된 하나 이상의 금속 산화물을 포함하고/거나; 반도체 층(106)은 1 내지 200 nm, 바람직하게는 1 내지 100 nm, 보다 바람직하게는 1 내지 50 nm, 가장 바람직하게는 약 10 nm의 두께를 갖고/거나; 보호 층 또는 한 쌍의 보호 층(105)은 금속 산화물 전도체, 및/또는 바람직하게는 Mo, Ti, Ta 및 Cr, 보다 바람직하게는 Mo 및 Ti로부터 선택된 금속을 포함하거나 또는 그로 이루어지고/거나; 보호 층 또는 한 쌍의 보호 층(105)은 1 nm 내지 5 ㎛, 바람직하게는 5 내지 100 nm의 두께를 갖는다.
특정 실시양태에서, S/D 전극 층 또는 한 쌍의 S/D 전극 층(104)은 금속, 바람직하게는 Al, Cu, Ag 및/또는 Nd 또는 이들의 스택 또는 합금, 바람직하게는 Al 및/또는 Cu로 본질적으로 이루어지고/거나; 게이트 전극(101)은 Al, Mo, Cu, Ti 또는 Nd, 바람직하게는 Mo/Al/Mo 또는 Ti/Al/Ti 스택으로 이루어진 군으로부터 선택된 금속으로 본질적으로 이루어지고/거나; 주입 층 또는 한 쌍의 주입 층(103)은 ITO, AZO, GZO, ATO, ZTO, IZO, IGO, AZTO, HIZO, GTZO, GTO 또는 FTO, 바람직하게는 ITO, AZO, ATO 또는 FTO, 보다 바람직하게는 ITO 또는 AZO로 본질적으로 이루어진 금속 산화물 전도체로 본질적으로 이루어지고/거나; 반도체 층(106)은 IGZO, ITZO, ITO, GZO, ZTO, IZO, IGO, AZO, AZTO, HIZO, GTZO, GTO, 주석 산화물 (SnO2), 갈륨 산화물 (Ga2O3), 인듐 산화물 (In2O3) 및 아연 산화물 (ZnO)로 이루어진 군으로부터 선택된 금속 산화물 반도체로 본질적으로 이루어지고/거나; 반도체 층(106)은 질소, 플루오린, 염소 및/또는 규소를 추가로 포함하고/거나; 보호 층 또는 한 쌍의 보호 층(105)은 Mo, Ti, Ta 및 Cr, 바람직하게는 Mo 및 Ti로 이루어진 군으로부터 선택된 금속, 또는 ITO, AZO, GZO, ATO, ZTO, IZO, IGO, AZTO, HIZO, GTZO, GTO, FTO, 바람직하게는 ITO, AZO, ATO, FTO, 보다 바람직하게는 ITO, AZO로 이루어진 군으로부터 선택된 금속 산화물 전도체로 본질적으로 이루어진다.
추가의 측면에서, 본 발명은 본원에 개시된 바와 같은 TFT 또는 본원에 개시된 바와 같은 방법으로부터 수득된 TFT를 포함하는 전자 장치에 관한 것이다.
특정 실시양태에서, 전자 장치는 디스플레이, OLED, LCD, EPD, 센서, TFT 스크린, RFID 칩 또는 태양 전지를 위한 활성 매트릭스 백 플레인(active matrix back plane)이다.
또 다른 측면에서, 본 발명은 전자 장치를 위한 본원에 개시된 바와 같은 TFT 또는 본원에 개시된 바와 같은 방법으로부터 수득된 TFT의 용도에 관한 것이다.
다양한 실시양태에서, 전자 장치는 디스플레이, OLED, LCD, EPD, 센서, TFT 스크린, RFID 칩 또는 태양 전지를 위한 활성 매트릭스 백 플레인이다.
본 발명의 범주는 첨부된 특허청구범위에 의해 추가로 규정된다.
도 1은 종래 기술의 TFT에 전형적으로 포함되는 반도체 라미네이트를 나타낸다. 간단하게, 기판 층(100)은 도시하지 않는다. 라미네이트는 게이트 전극 층(101), 게이트 절연체 층(102), 한 쌍의 S/D 전극 층(104), 한 쌍의 보호 층(105), 및 반도체 층(106)을 포함한다.
도 2는 종래 기술에 따른 반도체 라미네이트를 나타낸다. 라미네이트는 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), S/D 전극 층(104), 산화물 층(107) 및 반도체 층(106)을 포함한다. 예를 들어 라미네이트 어닐링 동안 높은 제조 온도로 인해, 전도성 층의 일부가 산화되어 층(107)이 형성될 수 있다. 따라서, 전극을 형성하는 S/D 전극 층(104)은 반도체 층(106)과의 효율적인 직접 접촉을 손실할 수 있다. 이는 특히 온-전류와 관련한 반도체 라미네이트의 전도 능력을 저하시킨다.
도 3은 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 주입 층(103), S/D 전극 층(104), 전극 층 표면의 산화된 층(107), 및 반도체 층(106)을 포함하는 본 발명에 따른 TFT를 나타낸다. 심지어 산화물 층(107)의 존재 하에서도 주입 층(103)의 존재로 인해, 라미네이트에 걸쳐 효율적인 전류 수송이 가능한데, 이는 주입 층(103)이 전극 층(104)과 반도체 층(106) 사이의 접촉을 매개하기 때문이다.
도 4는 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 주입 층(103), S/D 전극 층(104) 및 반도체 층(106)을 포함하는 본 발명의 TFT를 나타낸다. TFT는 반도체 층(106)이 게이트 절연체 층(102), 캐리어 주입 층(103) 및 S/D 전극 층(104)과 직접 접촉하도록 패턴화된다. 구체적으로, 반도체 층(106)은 a) 게이트 절연체 층(102), b) 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉한다. 본 실시양태에서, 주입 층(103)의 측부 표면과 반도체 층(106) 사이의 접촉은 S/D 전극 층(104)의 측부 표면과 반도체 층(106) 사이의 접촉보다 아래쪽에서 발생하고, 여기서 기판 층(100)은 TFT의 하부를 규정한다. 본 실시양태에서, 반도체 층(106)은 S/D 전극 층(104)의 기판 반대측 표면과 접촉하지 않는다.
도 5는 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 주입 층(103), S/D 전극 층(104) 및 반도체 층(106)을 포함하는 본 발명의 TFT를 나타낸다. TFT는 반도체 층(106)이 게이트 절연체 층(102), 캐리어 주입 층(103) 및 S/D 전극 층(104)과 직접 접촉하도록 패턴화된다. 구체적으로, 반도체 층(106)은 a) 게이트 절연체 층(102), b) 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉한다. 본 실시양태에서, 주입 층(103)의 측부 표면과 반도체 층(106) 사이의 접촉은 S/D 전극 층(104)의 측부 표면과 반도체 층(106) 사이의 접촉보다 아래쪽에서 발생하고, 여기서 기판 층(100)은 TFT의 하부를 규정한다. 본 실시양태에서, 반도체 층(106)은 S/D 전극 층(104)의 기판 반대측 표면과 접촉하고, 게이트 절연체 층(102) 위쪽에서부터 주입 층(103) 및 S/D 전극 층(104)의 측부 표면들을 가로질러 S/D 전극 층(104)의 기판 반대측 표면까지 진행된다.
도 6은 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 주입 층(103), S/D 전극 층(104), 보호 층(105) 및 반도체 층(106)을 포함하는 본 발명의 TFT를 나타낸다. TFT는 반도체 층(106)이 게이트 절연체 층(102), 캐리어 주입 층(103) 및 S/D 전극 층(104)과 직접 접촉하도록 패턴화된다. 구체적으로, 반도체 층(106)은 a) 게이트 절연체 층(102), b) 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉한다. 본 실시양태에서, 주입 층(103)의 측부 표면과 반도체 층(106) 사이의 접촉은 S/D 전극 층(104)의 측부 표면과 반도체 층(106) 사이의 접촉보다 아래쪽에서 발생하고, 여기서 기판 층(100)은 TFT의 하부를 규정한다. 본 실시양태에서, 반도체 층(106)은 보호 층(105)의 기판 반대측 표면과 접촉하고, 게이트 절연체 층(102) 위쪽에서부터 주입 층(103), S/D 전극 층(104) 및 보호 층(105)의 측부 표면들을 가로질러 보호 층(105)의 기판 반대측 표면에까지 진행된다.
도 7은 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 한 쌍의 주입 층(103), 한 쌍의 S/D 전극 층(104), 한 쌍의 보호 층(105) 및 반도체 층(106)을 포함하는 본 발명의 TFT를 나타낸다. TFT는 반도체 층(106)이 게이트 절연체 층(102), 캐리어 주입 층(103) 및 S/D 전극 층(104)과 직접 접촉하도록 패턴화된다. 본 실시양태에서, 한 쌍의 주입 층(103)의 측부 표면과 반도체 층(106) 사이의 접촉은 한 쌍의 S/D 전극 층(104)의 측부 표면과 반도체 층(106) 사이의 접촉보다 아래쪽에서 발생하고, 여기서 기판 층(100)은 TFT의 하부를 규정한다. 본 실시양태에서, 반도체 층(106)은 한 쌍의 보호 층(105)의 기판 반대측 표면과 접촉하고, 게이트 절연체 층(102) 위쪽에서부터 한 쌍의 주입 층(103), 한 쌍의 S/D 전극 층(104) 및 한 쌍의 보호 층(105)의 측부 표면들을 가로질러 한 쌍의 보호 층(105)의 기판 반대측 표면에까지 진행된다.
도 8은 2개의 상이한 박막 구성의 온-전류를 분석하는 비교 실험 결과를 나타낸다. 구성 a) (좌측 패널 참조)는 종래 기술에 따른 TFT 구성에 상응하는 결과를 나타내는 반면, b) (우측 패널 참조)는 S/D 전극 층 아래에 한 쌍의 주입 층을 포함하는 본 발명에 따른 TFT 구성에 상응하는 결과를 나타낸다. 본 도면으로부터, 구성 b)를 갖는 TFT가 구성 a)를 갖는 TFT보다 더 높은 온-전류 및 더 높은 전자 이동도를 가짐을 알 수 있다.
도 9는 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 한 쌍의 주입 층(103a, 103b), 한 쌍의 S/D 전극 층(104a, 104b), 한 쌍의 보호 층(105a, 105b), 반도체 층(106), 관능화 층(107) 및 패시베이션 층(108)을 포함하는 하부 게이트 하부 접촉 구성 (BGBC)의 본 발명의 TFT를 나타낸다. TFT는 반도체 층(106)이 게이트 절연체 층(102), 캐리어 주입 층(103) 및 S/D 전극 층(104)과 직접 접촉하도록 패턴화된다. 본 실시양태에서, 한 쌍의 주입 층(103)의 측부 표면과 반도체 층(106) 사이의 접촉은 한 쌍의 S/D 전극 층(104)의 측부 표면과 반도체 층(106) 사이의 접촉보다 아래쪽에서 발생하고, 여기서 기판 층(100)은 TFT의 하부를 규정한다. 본 실시양태에서, 반도체 층(106)은 한 쌍의 보호 층(105)의 기판 반대측 표면과 접촉하고, 게이트 절연체 층(102) 위쪽에서부터 한 쌍의 주입 층(103), 한 쌍의 S/D 전극 층(104) 및 한 쌍의 보호 층(105)의 측부 표면들을 가로질러 한 쌍의 보호 층(105)의 기판 반대측 표면에까지 진행된다. 관능화 층(107)은 반도체 층 상부에, 패시베이션 층(108)은 관능화 층(107) 및 보호 층(105a, 105b) 상부에 침착된다.
도 10은 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 한 쌍의 주입 층(103a, 103b), 한 쌍의 S/D 전극 층(104a, 104b), 한 쌍의 보호 층(105a, 105b), 반도체 층(106), 관능화 층(107) 및 패시베이션 층(108)을 포함하는 하부 게이트 상부 접촉 구성 (BCE1)의 본 발명의 TFT를 나타낸다. TFT는 반도체 층(106)이 게이트 절연체 층(102), 캐리어 주입 층(103a, 103b) 및 관능화 층(107)과 직접 접촉하도록 패턴화된다. 본 실시양태에서, 한 쌍의 주입 층(103a, 103b)의 측부 표면과 반도체 층(106) 사이의 접촉은 관능화 층(107) 및 한 쌍의 주입 층(103a, 103b)의 측부 표면들 사이의 접촉보다 아래쪽에서 발생하고, 여기서 기판 층(100)은 TFT의 하부를 규정한다. 본 실시양태에서, 반도체 층(106)은 단지 게이트 절연체 층 상에만 침착되고, 단지 주입 층(103a, 103b) 및 관능화 층(107)과만 접촉한다. 패시베이션 층이 보호 층(105a, 105b), S/D 전극 층(104a, 104b)의 측부 표면, 주입 층(103a, 103b)의 측부 표면 및 관능화 층(107)의 상부과 접촉하도록, 관능화 층(107)은 반도체 층 상부에, 패시베이션 층(108)은 관능화 층(107) 및 패턴화된 보호 층(105a, 105b) 상부에 침착된다.
도 11은 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 한 쌍의 주입 층(103a, 103b), 한 쌍의 S/D 전극 층(104a, 104b), 한 쌍의 보호 층(105a, 105b), 반도체 층(106), 관능화 층(107) 및 패시베이션 층(108)을 포함하는 하부 게이트 상부 접촉 구성 (BCE2)의 본 발명의 TFT를 나타낸다. TFT는 반도체 층(106)이 게이트 절연체 층(102), 캐리어 주입 층(103a, 103b) 및 관능화 층(107)과 직접 접촉하도록 패턴화된다. 본 실시양태에서, 한 쌍의 주입 층(103a, 103b)의 측부 표면과 반도체 층(106) 사이의 접촉은 관능화 층(107) 및 한 쌍의 주입 층(103a, 103b)의 측부 표면들 사이의 접촉보다 아래쪽에서 발생하고, 여기서 기판 층(100)은 TFT의 하부를 규정한다. 본 실시양태에서, 관능화 층(107)은 한 쌍의 보호 층(105a, 105b)의 기판 반대측 표면과 접촉하고, 반도체 층(106) 위쪽에서부터 한 쌍의 주입 층(103a, 103b), 한 쌍의 S/D 전극 층(104a, 104b) 및 한 쌍의 보호 층(105a, 105b)의 측부 표면들을 가로질러 한 쌍의 보호 층(105)의 기판 반대측 표면에까지 진행된다. 본 실시양태에서, 반도체 층(106)은 단지 게이트 절연체 층 상에만 침착되고, 단지 주입 층(103a, 103b) 및 관능화 층(107)과만 접촉한다. 관능화 층(107)은 반도체 층(106) 및 보호 층(105a, 105b) 상부에, 패시베이션 층(108)은 관능화 층(107) 및 패턴화된 보호 층(105a, 105b) 상부에 침착된다.
도 12는 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 한 쌍의 주입 층(103a, 103b), 한 쌍의 S/D 전극 층(104a, 104b), 한 쌍의 보호 층(105a, 105b), 반도체 층(106), 관능화 층(107), 패시베이션 층(108) 및 에칭 정지 층을 포함하는 하부 게이트 상부 접촉 구성 (ESL)의 본 발명의 TFT를 나타낸다. 상기 구성은 도 10에 나타낸 것과 유사하며, 상이한 점은 관능화 층(107) 상부에 ESL(109)이 존재한다는 것이다.
상기 언급된 바와 같이, 본 발명의 목적은 라미네이트 제조 공정에 의해 전도성이 저해되지 않고 보다 안정한 개선된 TFT 라미네이트를 제공하는 것이었다.
공지된 TFT 라미네이트의 전형적인 어셈블리는 도 1에 나타낸 바와 같이 예시될 수 있다. 여기서, 기판 층 (도시하지 않음) 상에 게이트 전극 층(101)이 배열되고, 이는 게이트 절연체 층(102)에 의해 피복된다. 그 위에, S/D 전극 층(104) 및 버퍼 층 (105)이 제공된다. 패턴화 공정 동안 한 쌍의 S/D 전극 층(104) 및 한 쌍의 버퍼 층(105)이 형성될 수 있다. 반도체 층(106)은 본 어셈블리 상에서 한 쌍의 버퍼 층 중의 어느 한 구성원 위쪽에서부터 다른 구성원 위쪽까지 도달하도록 제공됨으로써, 양쪽 쌍들의 층 사이의 간격을 채운다. 본 구성에서는, 한 쌍의 층(104) 및 (105)의 각각의 구성원이 측부 표면을 갖는 반도체 층(106)과 접촉한다.
어셈블리 공정 동안, 예를 들면 고온 처리로 인해, S/D 전극 층(104)은 변질되어 그 층의 일부가 층(107)을 형성할 수 있고, 이는 원래의 층 (104)보다 더 낮은 전도성을 갖는다. 층(107)은 산화된 S/D 전극 층일 수 있다. 이와 같은 층(107)은 S/D 전극 층(104)과 반도체 층(106) 사이의 전제 접촉 표면에 걸쳐 신장되어, S/D 전극 층(104)과 반도체 층(106) 사이의 접촉 저항을 증가시킬 수 있다.
도 2는 버퍼 층 (105)이 없는 것을 제외하고는 도 1의 라미네이트와 유사한 종래 기술의 TFT 라미네이트를 나타낸다. 이와 같은 상황 하에서, 상기 언급된 층(107)은 S/D 전극 층(104)의 기판 반대측 표면 전체를 가로질러 신장되고 S/D 전극 층(104)과 반도체 층(106) 사이의 계면에 또한 도달할 수 있다. 이와 같은 상황 하에서, 층(107)의 존재로 인해 S/D 전극 층(104)과 반도체 층(106) 사이의 접촉 저항이 증가한다.
본 발명자들은 놀랍게도 S/D 전극 층(104)과 반도체 층(106) 사이의 접촉 저항 문제가 소스-/드레인-전극 층(104) 하부에 캐리어 주입 층(103)을 제공함으로써 해결됨을 발견하였고, 여기서 반도체 층(106)은 게이트 절연체 층(102), 주입 층(103), 및 S/D 전극 층(104)과 직접 접촉한다.
따라서 한 측면에서, 본 발명은 상부에 게이트 전극 층(101)이 침착 및 패턴화되어 있는 기판(100), 및 게이트 전극 층 및 기판 상에 침착된 게이트 절연체 층(102)을 포함하는 박막 트랜지스터 (TFT)이며, 상기 TFT는 (i) 게이트 절연체 층 위쪽에 배열된 캐리어 주입 층(103), (ii) 캐리어 주입 층 상에 침착된 소스/드레인 (S/D) 전극 층(104), 및 (iii) 반도체 층(106)을 더 포함하고, 여기서 TFT는 반도체 층이 게이트 절연체 층, 캐리어 주입 층 및 S/D 전극 층과 직접 접촉하도록 패턴화된 것을 특징으로 하는 박막 트랜지스터 (TFT)에 관한 것이다.
본 발명에 따른 용어 "박막 트랜지스터 (TFT)"란 적어도 6개의 층, 즉, 적어도 반도체 층(106), 게이트 전극 층(101), 게이트 절연체 층(102), 주입 층(103), S/D 전극 층(104) 및 기판 층(100)을 포함하는 반도체 라미네이트를 지칭한다. 특정 실시양태에서, 그것은 보호 층, 관통 홀 및 픽셀 전극을 추가로 포함한다.
용어 "위쪽에 배열된"이란 TFT 라미네이트 내 특정 층의 배치를 지칭하며, 제1 층의 기판 층까지의 거리가 제2 층의 기판 층까지의 거리보다 큰 경우, 제1 층이 TFT 내에서 제2 층 위쪽에 있음을 의미하고, 여기서 제1 및 제2 층은 기판 층에 대해 동일한 배향을 갖는 것이다. 추가로, 상기 용어는 제1 층이 제2 층 위쪽에 직접 배열되어 있는 층 배열을 포함하며, 이는 상기 두 층이 서로 직접 접촉하거나 또는 제1 층 및 제2 층이 적어도 하나 이상의 추가의 층에 의해 서로 분리되어 있음을 의미한다.
층의 맥락에서 용어 "상에 침착된"이란 제1 층이 제2 층 위쪽에 배열된 것을 의미하며, 여기서 제1 및 제2 층은 서로 직접 접촉한다.
용어 "직접 접촉하는" 또는 "직접 접촉"이란 두 층 사이에 제3 층이 배치될 가능성 없이 특정 층이 또 다른 층과 직접 접촉하는 것을 의미한다. 또한, 상기 용어에는 몇몇 주입 층이 서로 직접 접촉하고/하거나 몇몇 반도체 층이 서로 직접 접촉하여, 주입 층과 반도체 층 사이의 직접 접촉을 초래하는 것을 포함하는 직접 접촉이 포함된다. 특정 실시양태에서, 두 층 사이의 직접 접촉은 두 층 사이의 전류 전도도를 허용한다.
용어 "패턴화"란 본 발명의 맥락에서 하나 이상의 층 또는 전체 TFT의 구조를 조작하여 특정 층 패턴을 달성하는 것을 의미한다. 예를 들면, 비구조화된 층은 목적하는 층 크기 및 구조, 예를 들어 한 쌍의 주입 층을 달성하기 위해 포토리소그래피 및 에칭 공정에 의해 패턴화될 수 있다. 본원에서 포토리소그래피 및 에칭에 의한 패턴화가 언급되어 있는 경우마다, 그것들 대신에 다른 적합한 패턴화 기술, 예컨대 이로 제한되는 것은 아니나 광-패턴화, 인쇄, 예컨대 잉크젯 인쇄, 레이저 패턴화 등이 사용될 수 있음을 이해하여야 한다. 즉, 포토리소그래피 및 에칭에 의해 수행되는 것으로 본원에서 기재된 각각의 모든 단계는 상기 열거된 것들을 포함한 임의의 다른 적합한 패턴화 기술에 의해 유사하게 수행될 수 있음이 본 발명에 의해 고려 및 포함된다.
본원에서 상호교환적으로 사용되는 용어 "기판 층" 또는 "기판"이란 반도체 라미네이트를 위한 캐리어로서 작용하는 층을 지칭한다.
용어 "게이트 전극 층"이란 소스 전극에서부터 반도체 층을 가로질러 드레인 전극까지의 전류 흐름을 제어하는 전극을 지칭한다.
용어 "게이트 절연체 층"이란 유전체 물질의 층을 의미한다. 이러한 층은 반도체 라미네이트 작동 온도에서 절연체로서 작용한다.
본원에서 상호교환적으로 사용되는 용어 "주입 층" 또는 "캐리어 주입 층"이란 S/D 전극 층(들)에서부터 반도체 층까지 또는 그 반대로 전류를 전도할 수 있는 물질 또는 물질들의 층을 의미한다.
용어 "소스 및 드레인 전극 층"이란 TFT의 반도체 층과 직접 오믹 접촉하는 층들의 스택의 하나의 임의로 패턴화된 층을 지칭한다. S/D 전극 층은 적어도 전기 전도성인 물질 또는 물질들의 층이다.
용어 "오믹 접촉"은 적절한 전극-활성 산화물 반도체 층 접촉을 규정하는데 사용된다. 구체적으로, 오믹 접촉은 반도체의 벌크 또는 확산 저항에 비해 무시할만한 정도의 접촉 저항을 갖는 접촉으로서 규정될 수 있다 (Sze, Physics of Semiconductor Devices, Second Edition, 1981, page 304). 상기 문헌에 추가로 언급된 바와 같이, 적절한 오믹 접촉은 그것이 부착된 장치의 성능을 유의하게 변화시키지 않을 것이며, 그것은 장치의 활성 영역을 가로지르는 강하와 비교해서 적절히 적은 전압 강하와 함께 임의의 필요한 전류를 공급할 수 있다.
용어 "반도체 층"이란 활성 산화물 반도체 층을 지칭한다. TFT에서 반도체 라미네이트는 1 내지 50 cm2/Vs의 전하 캐리어 이동도 (50V 게이트-소스-전압, 50V 드레인-소스-전압, 1 cm 채널 폭 및 20 ㎛ 채널 길이에서 측정됨)를 가지며, 이는 "경사형 채널 근사(Gradual channel approximation)" 모델에 의해 결정될 수 있다. 상기 목적을 위해서, 통상적인 MOSFET (금속-산화물-반도체 전계 효과 트랜지스터)를 방정식이 적용될 수 있다. 선형 범위에서, 하기 식이 적용된다:
Figure 112016055755053-pct00001
여기서, ID는 드레인 전류이고, UDS는 드레인-소스 전압이고, UGS는 게이트-소스 전압이고, Ci는 절연체의 면적-표준화된 용량이고, W는 트랜지스터 채널의 폭이고, L은 트랜지스터의 채널 길이이고, μ는 전하 캐리어 이동도이고, UT는 문턱 전압이다.
포화 영역에서, 하기의 드레인 전류와 게이트 전압 사이의 이차 의존성이 적용되고, 본원에서 이를 사용하여 전하 캐리어 이동도를 결정한다:
Figure 112016055755053-pct00002
특정 실시양태에서, 반도체 층(106)은 인듐, 갈륨, 아연 및/또는 주석 산화물로 이루어진 군으로부터 선택된 하나 이상의 금속 산화물을 포함한다.
일부 실시양태에서, 반도체 층은 인듐, 갈륨, 아연 및/또는 주석 산화물로 이루어진 군으로부터 선택된 하나 이상의 금속 산화물, 및 안티모니, 하프늄 및 알루미늄으로 이루어진 군으로부터 선택된 하나 이상의 금속을 포함한다.
일부 실시양태에서, 반도체 층(106)은 IGZO, ITZO, ITO, GZO, ZTO, IZO, IGO, AZO, AZTO, HIZO, GTZO, GTO, 주석 산화물 (SnO2), 갈륨 산화물 (Ga2O3), 인듐 산화물 (In2O3) 및 아연 산화물 (ZnO)로 이루어진 군으로부터 선택된 금속 산화물 반도체로 본질적으로 이루어진다.
일부 실시양태에서, 반도체 층(106)은 IGZO, ITZO, ITO, GZO, ZTO, IZO, 인듐 산화물 (In2O3) 및 아연 산화물 (ZnO)로 이루어진 군으로부터 선택된 금속 산화물 반도체로 본질적으로 이루어진다.
다양한 실시양태에서, 반도체 층은 ITO로 본질적으로 이루어진다.
다양한 실시양태에서, 반도체 층은 IGO로 본질적으로 이루어진다.
다양한 실시양태에서, 반도체 층은 인듐 산화물 (In2O3)로 본질적으로 이루어진다.
TFT 기능을 추가로 개선시키기 위해, 반도체 층(106)은 질소, 플루오린, 염소 및/또는 규소를 추가로 포함할 수 있다.
통상 반도체 층(106)은 1 내지 100 nm, 바람직하게는 5 내지 30 nm의 두께를 갖는다.
일부 실시양태에서, 반도체 층은 1 내지 100 nm, 바람직하게는 2 내지 80 nm, 보다 바람직하게는 5 내지 30 nm의 두께를 갖는다.
기판 층(100)은 바람직하게는 유리, 규소, 규소 이산화물, 금속 산화물, 전이 금속 산화물, 원소 금속 또는 중합체 물질, 예를 들어 폴리이미드 (PI), 폴리에틸렌 테레프탈레이트 (PET), 폴리메틸 메타크릴레이트 (PMMA), 또는 폴리카르보네이트 또는 무기 및 유기 성분의 하이브리드, 특히 실리콘 산화물 및 폴리이미드를 포함한다.
통상, 기판(100)은 50 ㎛ 내지 0.7 mm의 두께를 갖는다. 본원에 개시된 모든 실시양태에서 기판은 이로 제한되는 것은 아니나 유리, 플라스틱 포일, 금속 포일, 종이 등을 포함한 물질들로부터 선택될 수 있다.
전형적으로, 게이트 전극 층(101)은 바람직하게는 Al, Ti, Mo, Cu, Ag 및/또는 Nd 또는 이들의 스택 또는 합금, 보다 바람직하게는 Mo/Al/Mo 또는 Ti/Al/Ti 스택으로부터 선택된 금속을 포함한다.
바람직하게는, 게이트 전극 층(101)은 50 nm 내지 500 nm, 바람직하게는 80 내지 400 nm, 보다 바람직하게는 100 내지 350 nm, 가장 바람직하게는 약 300 nm의 두께를 갖는다.
본 발명에 따른 게이트 절연체 층(102)은 바람직하게는 금속 산화물 또는 -질화물 또는 전이 금속 산화물 또는 -질화물, 특히 규소 이산화물 및/또는 -질화물, 알루미늄 산화물, 하프늄 산화물, 또는 티타늄 산화물, 중합체 물질, 예를 들어 유기 또는 무기 중합체를 포함하거나 또는 그로 이루어진다.
추가로, 게이트 절연체 층(102)은 바람직하게는 10 nm 내지 3 ㎛, 바람직하게는 50 내지 1000 nm, 보다 바람직하게는 100 내지 500 nm, 가장 바람직하게는 약 300 nm의 두께를 갖는다.
일부 실시양태에서, 주입 층(103)은 ITO, AZO, GZO, ATO, ZTO, IZO, IGO, AZTO, HIZO, GTZO, GTO 및 FTO, 바람직하게는 ITO, AZO, ATO 및 FTO, 보다 바람직하게는 ITO 및 AZO로 이루어진 군으로부터 선택된 금속 산화물 전도체를 포함한다.
바람직하게는, 주입 층(103)은 ITO로 본질적으로 이루어진다.
바람직하게는, 주입 층(103)은 1 nm 내지 200 nm, 바람직하게는 10 내지 150 nm, 보다 바람직하게는 20 내지 100 nm, 가장 바람직하게는 약 30 내지 90 nm의 두께를 갖는다.
일부 실시양태에서, S/D 전극 층(104)은 바람직하게는 Al, Cu, Ag 및/또는 Nd 또는 이들의 스택 또는 합금으로부터 선택된 금속을 포함한다.
다양한 실시양태에서, S/D 전극 층(104)은 Al, Cu, Ag 및/또는 Nd 또는 이들의 스택 또는 합금, 바람직하게는 Al 및/또는 Cu로 이루어진 군으로부터 선택된 금속으로 본질적으로 이루어진다.
전형적으로, S/D 전극 층(104)은 10 nm 내지 1 ㎛, 바람직하게는 100 내지 300 nm의 두께를 갖는다.
용어 "금속"은 본원에서 금속, 반금속 및 전이 금속으로서 이해된다. 따라서, 용어 "금속 산화물"이란 금속, 반금속 및 전이 금속의 산화물을 지칭한다.
생성된 TFT 라미네이트는 S/D 전극 층과 반도체 층 사이에 유의하게 감소된 접촉 저항을 가져, 온-전류 및 전자 이동도의 증가로 이어진다.
특정 실시양태에서, 반도체 층(106)은 캐리어 주입 층(103) 및 S/D 전극 층(104) 위쪽에 배열된다. 이는 반도체 층(106)의 적어도 일부가 캐리어 주입 층(103) 및 S/D 전극 층(104) 위쪽에 배열됨을 의미한다. 반도체 층의 나머지 부분은 TFT 라미네이트 내에서 반도체 층이 기판 층까지의 거리가 캐리어 주입 층(103) 및 S/D 전극 층(104)과 동일하도록 배치될 수 있으며, 여기서 반도체 층, 캐리어 주입 층 및 S/D 전극 층은 기판 층에 대해 동일한 배향을 갖는다.
다양한 실시양태에서, TFT는 하부 게이트 및 하부 접촉 구성이다.
용어 "하부 게이트 구성" 또는 "상부 게이트 구성"은 TFT와 관련하여 게이트 전극 층이 기판 층의 배치와 비교하여 S/D 전극 층 아래쪽 또는 위쪽에 배치되는지의 여부에 따라 사용된다. 게이트 전극 층이 S/D 전극 층 아래쪽에 배치되는 경우에는 하부-게이트 구성이라 불리우는 반면, 게이트 전극 층이 S/D 전극 층 위쪽에 배치되는 경우에는 상부-게이트 구성이라 지칭된다.
용어 "하부 접촉" 및 "상부 접촉" 또한 TFT 라미네이트 구성을 지칭한다. "상부 접촉" 구성에서, S/D 전극 층의 적어도 일부가 반도체 층과 위쪽에서 (기판 반대측 표면을 의미함) 직접 접촉한다. 다르게는, S/D 전극 층은 기판까지의 거리가 반도체 층과 동일하게 수평 배치되고, 측부 표면을 통해 반도체 층과 접촉한다. "하부 접촉" 구성의 경우에는, 반도체 층의 적어도 일부가 S/D 전극 층의 기판 반대측 표면과 접촉한다.
용어 "측부 표면"이란 특정 실시양태에서 TFT의 기판 층에 대해 평행하지 않은 층 표면을 지칭한다. 전형적으로, 층의 측부 표면은 기판 층에 대해 평행인 층 표면보다 더 작은 표면적을 갖는다. 또한, 전형적으로 각 층을 관통하는 종축은 층의 측부 표면에 대해 다소 수직이다.
일부 실시양태에서, 캐리어 주입 층(103)은 게이트 절연체 층(102) 상에 침착된다. 이는 게이트 절연체 층과 캐리어 주입 층 사이에 직접 접촉이 있음을 의미한다. 그러나 특정 실시양태에서, 반도체 층이 게이트 절연체 층, 주입 층 및 S/D 전극 층과 직접 접촉하는 한, 주입 층과 게이트 절연체 층 사이에 추가의 층이 배치될 수 있다.
본 발명에 따른 TFT의 일례의 비-제한적 예시는 도 3에서 찾을 수 있다. 도 2의 층 어셈블리와 비교하여, 본 발명의 TFT는 추가의 주입 층(103)을 포함한다. 소스-/드레인-전극 층(104)과 반도체 층(106) 사이의 접촉 저항을 증가시키는 층(107)이 형성되는 경우, 주입 층(103)은 소스-/드레인-전극 층(104)에서부터 반도체 층(106)으로 및 그 반대로 간접 전류 흐름을 보장하여 접촉 저항을 감소시킨다.
추가로, 본 발명자들은 상기 주입 층 (104)이 소스-/드레인-전극 층(104) 상부에 배열된 보호 층(105)과 조합되어 라미네이트 어닐링 공정 동안 상기 언급된 소스-/드레인-전극 층(104) 열화가 방지되는 경우 훨씬 더 유익함을 발견하였다. 따라서, 주입 및 보호 층의 조합은 라미네이트 및 생성된 TFT 장치의 전도성을 추가로 개선시킨다.
다양한 실시양태에서, TFT는 보호 층(105)을 추가로 포함하며, 여기서 보호 층은 S/D 전극 층 상에 침착된다.
용어 "보호 층"이란 S/D 전극 층의 열화를 방지하는 반도체 라미네이트 층을 지칭한다. 구체적으로, 보호 층은 TFT 어셈블리 동안, 특히 S/D 전극 층의 에칭 및 반도체 층의 제공 동안 S/D 전극 층의 산화를 방지한다.
특정 실시양태에서, 보호 층(105)은 금속 산화물 전도체, 및/또는 바람직하게는 Mo, Ti, Ta 및 Cr, 보다 바람직하게는 Mo 및 Ti로부터 선택된 금속을 포함한다.
다양한 실시양태에서, 보호 층(105)은 1 nm 내지 5 ㎛, 바람직하게는 5 내지 100 nm, 보다 바람직하게는 15 내지 70 nm, 가장 바람직하게는 약 60 nm의 두께를 갖는다.
바람직하게는, 보호 층(105)은 바람직하게는 Mo, Ti, Ta 및 Cr, 보다 바람직하게는 Mo 및 Ti로 이루어진 군으로부터 선택된 금속, 또는 ITO, AZO, GZO, ATO, ZTO, IZO, IGO, AZTO, HIZO, GTZO, GTO 및 FTO, 바람직하게는 ITO, AZO, ATO 및 FTO, 보다 바람직하게는 ITO 및 AZO로 이루어진 군으로부터 선택된 금속 산화물 전도체로 본질적으로 이루어진다.
일부 실시양태에서, TFT는 보호 층(105)을 추가로 포함하며, 여기서 보호 층은 S/D 전극 층 상에 침착되고, 반도체 층(106)이 보호 층 상에 침착 및 패턴화된다.
다양한 실시양태에서, TFT는 패시베이션 층(108)을 추가로 포함하며, 여기서 패시베이션 층은 반도체 층(106) 상에 및/또는 TFT가 보호 층을 포함하는 경우 보호 층(105) 상에 침착된다. TFT의 배향에 따라, 패시베이션 층은 TFT의 최상부 층일 수 있고, (i) 반도체 층(106) 및 보호 층(105); 또는 (ii) 보호 층(105); 또는 (iii) 보호 층(105) 및 에칭 정지 층 (109) 상에 침착될 수 있다. 패시베이션 층(108)은 300 내지 3000 nm의 두께를 가질 수 있다.
다양한 실시양태에서, TFT는 TFT의 배향 및 셋업에 따라 반도체 층(106) 및 임의로 보호 층(105) 상에 침착된 관능화 층(107)을 추가로 포함한다. 이러한 실시양태에서, 관능화 층(107)은 (i) 한편으로는 패시베이션 층(108) 및 반도체 층(106) 및 임의로 다른 한편으로는 보호 층(105) 사이에 위치할 수 있다. 관능화 층은 5 내지 100 nm, 바람직하게는 5 내지 30 nm의 두께를 가질 수 있다. 전형적으로, 관능화 층(107)은 1 내지 500 nm, 바람직하게는 5 내지 200 nm의 두께를 갖는다. 바람직하게는, 관능화 층(107)은 알루미늄 산화물, 규소 산화물, 규소 질화물, 이트륨 산화물, 갈륨 산화물, 하프늄 산화물, 티타늄 산화물, 마그네슘 산화물, 알칼리 금속 산화물, 알칼리 토금속 산화물 및 이들의 혼합물로 이루어진 군으로부터 선택된 금속 산화물 절연체로 본질적으로 이루어진다. 가장 바람직하게는, 관능화 층(107)은 알루미늄 산화물, 이트륨 산화물 및 티타늄 산화물로 본질적으로 이루어진다.
층들 중 하나와 관련하여 본원에 사용되는 용어 "(층들의) 스택"은 그 자체가 다시 하나 초과의 이산(discrete) 층으로 이루어진 층에 관한 것이다. 따라서, 층들의 스택은 서로의 상부에 스택킹되고 함께 본원에 규정된 바와 같은 층들 중 하나를 형성하는 2, 3, 4, 5, 6, 7, 8, 9, 10개 또는 그 이상의 층을 포함할 수 있다. 스택의 상이한 층들은 상이한 조성 및 두께를 가질 수 있다.
용어 "패시베이션 층"이란 반도체 층을 피복하는 층을 의미하고, 이는 반도체 라미네이트의 보호 및 기계적 안정성을 증가시키는 기능을 한다.
일부 실시양태에서, 패시베이션 층은 SiOx 또는 SiNx를 포함하고, 추가의 실시양태에서 패시베이션 층은 SiOx 또는 SiNx (여기서, x = 0.1 내지 3임)로 본질적으로 이루어진다.
특정 실시양태에서, 반도체 층(106)은 a) 게이트 절연체 층(102), b) 캐리어 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉한다.
일부 실시양태에서, 반도체 층(106)은 a) 게이트 절연체 층(102), b) 캐리어 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉하고, 반도체 층(106)과 S/D 전극 층(104)의 측부 표면과의 접촉은 반도체 층(106)과 캐리어 주입 층(103)의 측부 표면과의 접촉보다 위쪽에서 발생한다.
특정 실시양태에서 (도 4 참조), 본 발명의 TFT 라미네이트는 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 주입 층(103), S/D 전극 층(104) 및 반도체 층(106)을 포함한다. 반도체 층(106)은 a) 게이트 절연체 층(102), a) 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉한다. 본 실시양태에서, 주입 층(103)의 측부 표면과 반도체 층(106) 사이의 접촉은 S/D 전극 층(104)의 측부 표면과 반도체 층(106) 사이의 접촉보다 아래쪽에서 일어나며, 여기서 기판 층(100)은 TFT 라미네이트의 하부를 규정한다.
비-제한적 실시양태로서 (도 4 참조), 본 발명의 TFT 라미네이트는 기판 층(100), 게이트 전극(101), 게이트 절연체 층(102), 주입 층(103), S/D 전극 층(104) 및 반도체 층(106)을 포함할 수 있다. 반도체 층(106)은 a) 게이트 절연체 층(102), b) 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉한다. 본 실시양태에서, 주입 층(103)의 측부 표면과 반도체 층(106) 사이의 접촉은 S/D 전극 층(104)의 측부 표면과 반도체 층(106) 사이의 접촉보다 아래쪽에서 발생하며, 여기서 기판 층(100)은 TFT 라미네이트의 하부를 규정한다. 본 실시양태에서 반도체 층은 S/D 전극 층 및 주입 층의 측부 표면들과 접촉하나, S/D 전극 층(104) 위쪽까지 연장되어 있지는 않음을 참고하기 바란다. 따라서, 반도체 층은 전도성 층의 기판 반대측 표면과 접촉하지 않는다.
도 4는 본원에서 단지 예시적 목적으로 언급되는 것이고, 실시양태를 제한하는 것으로 간주되어서는 안됨을 참고하기 바란다. 예를 들면, 도 4에 개시된 S/D 전극 층(104)은 또한 반도체 층(106)의 가장 먼 부분보다 기판 층으로부터 훨씬 더 멀리 수직적 위치로 뻗어 있을 수 있다. 또한, 특정 실시양태에서 S/D 전극 층(104)은 위쪽에서부터 반도체 층(106)과 추가로 접촉할 수 있다 (전도성 층이 활성 산화물 반도체 층의 기판 반대측 표면과 접촉함을 의미함).
추가로, 본 발명의 대안적 실시양태에서, TFT 라미네이트는 이전의 실시양태와 유사하되, 단, 반도체 층이 S/D 전극 층(104) 위쪽까지 연장된다 (도 5 참조). 이러한 라미네이트는 기판 층(100), 게이트 전극(101), 게이트 절연체 층(102), 주입 층(103), S/D 전극 층(104) 및 반도체 층(106)을 포함한다. 반도체 층(106)은 a) 게이트 절연체 층(102), b) 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉한다. 본 실시양태에서, 주입 층(103)의 측부 표면과 반도체 층(106) 사이의 접촉은 S/D 전극 층(104)의 측부 표면과 반도체 층(106) 사이의 접촉보다 아래쪽에서 발생하며, 여기서 기판 층은 라미네이트의 하부를 규정한다. 추가로, 상기 언급된 바와 같이, 반도체 층(106)은 게이트 절연체 층(102)에서부터 S/D 전극 층(104) 위쪽까지 도달할 수 있다.
일부 실시양태에서, 반도체 층(106)은 S/D 전극 층(104)의 기판 반대측 표면과 접촉하거나, 또는 TFT가 보호 층(105)을 포함하는 경우 반도체 층(106)은 보호 층의 기판 반대측 표면과 접촉한다.
다양한 실시양태에서, TFT는 보호 층(105)을 포함하고, 여기서 보호 층은 S/D 전극 층(104) 위쪽에 배열된다.
일부 실시양태에서, TFT는 보호 층(105)을 추가로 포함하고, 여기서 보호 층은 S/D 전극 층(104) 위쪽에 배열되고, 반도체 층(106)은 게이트 절연체 층(102)에서부터 보호 층 위쪽까지 도달한다.
예를 들면, 본원에 기재된 본 발명의 TFT 라미네이트는 보호 층(105)을 추가로 포함할 수 있다 (도 6 참조). 이러한 TFT는 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 주입 층(103), S/D 전극 층(104), 보호 층(105) 및 반도체 층(106)을 포함한다. 반도체 층(106)은 a) 게이트 절연체 층(102), b) 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉한다. 본 실시양태에서, 주입 층(103)의 측부 표면과 반도체 층(106) 사이의 접촉부는 S/D 전극 층(104)의 측부 표면과 반도체 층(106) 사이의 접촉부 아래쪽에 존재하고, 여기서 기판 층은 라미네이트 하부를 규정한다. 추가로, 반도체 층(106)은 게이트 절연체 층(102)에서부터 보호 층(105) 위쪽까지 연장된다.
특정 실시양태에서, 반도체 층(106)은 S/D 전극 층(104) 또는 주입 층(103) 아래에 위치하지 않는다. 따라서, 반도체 층(106)이 주입 층(103) 및 S/D 전극 층(104) 위쪽에 있고, 이들 두 층의 아래에 위치하는 TFT 구성은 본 발명에서 제외된다.
다양한 실시양태에서, TFT는 픽셀 전극을 추가로 포함한다.
특정 실시양태에서, 주입 층의 적어도 일부는 반도체 층의 면과 실질적으로 평행인 면으로 배향될 수 있다. 주입 층은 인접한 S/D 전극 층과 일부 또는 전부 동일한 공간에 있을 수 있다.
본원에 개시된 모든 실시양태에서, 반도체 라미네이트는 S/D 전극 층 및 주입 층 대신에 한 쌍의 S/D 전극 층 및 한 쌍의 주입 층을 포함할 수 있다. 여기서 또한 한 쌍의 주입 층 및 한 쌍의 S/D 전극 층이 존재하는 경우 한 쌍의 보호 층을 포함하는 것과 같은 보호 층을 추가로 포함하는 실시양태가 개시된다.
따라서, 일부 실시양태에서 TFT는 기판 층(100)에 대해 동일한 거리로 TFT 내에 수평 배치된 한 쌍의 주입 층(103)을 포함하며, 여기서 두 주입 층은 반도체 층(106)에 의해 서로 분리되어 있고, TFT는 기판 층(100)에 대해 동일한 거리로 TFT 내에 수평 배치된 한 쌍의 S/D 전극 층(104)을 포함하며, 여기서 두 S/D 전극 층(104)은 반도체 층(106)에 의해 서로 분리되어 있고, 한 쌍의 S/D 전극 층(104)은 한 쌍의 주입 층(103) 위쪽에 배치되고 그와 직접 접촉한다.
용어 "한 쌍의 층"이란, 예를 들면 포토리소그래피 및 에칭에 의해 패턴화되는 단일 층으로부터 수득되어, 층 내 간격의 형성 및 2개의 개별 층의 형성을 초래할 수 있는 반도체 라미네이트 내의 2개의 층을 지칭한다. 각각의 층 또는 층들의 쌍은 전형적으로 기판 층까지 동일한 거리를 갖는다.
용어 "하나 이상의 기판 층에 대해 동일한 거리로 반도체 라미네이트 내에 수평 배치된"이란 한 쌍의 층의 특징, 구체적으로는 그것이 기판 층에 대해 동일한 수평적 프로파일 및 거리를 갖는다는 사실을 지칭한다.
용어 "반도체 층에 의해 서로 분리되어 있는"이란 두 층이 소정 간격에 의해 서로 분리되어 있고, 반도체 층이 두 층 사이의 간격 내에 배치되어 있는 것을 의미하며, 여기서 반도체 층의 존재는 간격의 연장으로 제한되지는 않는다.
예로서, 본 발명의 TFT 라미네이트는 기판 층(100), 게이트 전극 층(101), 게이트 절연체 층(102), 한 쌍의 주입 층(103), 한 쌍의 S/D 전극 층(104), 한 쌍의 보호 층(105) 및 반도체 층(106)을 포함할 수 있다 (도 7 참조). 반도체 층(106)은 a) 게이트 절연체 층(102), b) 한 쌍의 주입 층(103)의 측부 표면 및 c) 한 쌍의 S/D 전극 층(104)의 측부 표면과 직접 접촉한다. 본 실시양태에서, 한 쌍의 주입 층(103)의 측부 표면과 반도체 층(106) 사이의 접촉은 한 쌍의 S/D 전극 층(104)의 측부 표면과 반도체 층(106) 사이의 접촉보다 아래쪽에서 발생하고, 여기서 기판 층은 라미네이트의 하부를 규정한다. 추가로, 반도체 층(106)은 게이트 절연체 층(102)에서부터 보호 층(105) 위쪽까지 도달한다. 본 구성에서, 한 쌍의 S/D 전극 층은 보호되고, S/D 전극 층과 반도체 층(106) 사이의 효율적인 전류 흐름이 보장된다.
특정 실시양태에서, TFT 라미네이트는 WO 2013/050221 A1에 개시된 바와 같은 반도체 층(106)의 기판 반대측 표면 상에 침착된 금속 산화물 층을 추가로 포함할 수 있다. 이와 같은 금속 산화물 층은 갈륨 산화물, 아연 산화물, 주석 산화물, 하프늄 산화물, 규소 산화물, 알루미늄 산화물, 티타늄 산화물, 알칼리 금속 산화물, 알칼리 토금속 산화물 및 이들의 혼합물로 이루어진 군으로부터 선택된 금속 산화물을 포함할 수 있다. 반도체 층의 조성 및 그 위에 침착된 금속 산화물 층에 관한 WO 2013/050221 A1의 전체 개시내용은 본원에 참고로 포함된다.
용어 "알칼리 금속" 또는 "알칼리 토금속"이 사용되는 경우에는 항상, 각 군에 속하는 모든 금속이 개시된다. 이는 특정 실시양태가 알칼리 금속 또는 알칼리 토금속을 포함하는 경우, 리튬, 나트륨, 칼륨, 루비듐 및/또는 세슘이 알칼리 금속으로서 개시되고, 베릴륨, 마그네슘, 칼슘, 스트론튬 및/또는 바륨이 알칼리 토금속으로서 개시된다.
WO 2013/050221을 참고로 상기 기재된 바와 같은 패시베이션 층(108), 관능화 층(107) 및 임의로 에칭 정지 층(ESL; 109)을 포함하는 본 발명의 TFT 라미네이트의 실시양태는 도 9 내지 12에 개략적으로 예시되어 있다. 이들 실시양태는 또한 본 발명을 그로 제한하지 않고 본 발명의 일부를 형성한다. 층(101 내지 106)을 포함하는 상기 개시된 모든 실시양태는 추가로 패시베이션 층(108), 관능화 층(107) 및 ESL (109) 중 하나 이상을 예를 들면 도 9 내지 12에 나타낸 바와 같은 구성으로 포함할 수 있음을 이해하여야 한다. 패시베이션, 관능화 및 에칭 정지 층은 상기 기재된 바와 같이 규정된다.
추가의 측면에서, 본 발명은 또한 TFT의 제조 방법에 관한 것이다.
구체적으로, 본 발명은 기판(100)을 제공하는 단계; 기판(100) 상에 게이트 전극(101)을 침착 및 패턴화하는 단계; 게이트 전극(101) 및 기판(100) 상에 게이트 절연체 층(102)을 침착시키는 단계를 포함하는, TFT의 제조 방법이며; 상기 방법은 게이트 절연체 층(102) 위쪽에 배열된 캐리어 주입 층(103)을 제공하고, 캐리어 주입 층(103) 상에 침착된 S/D 전극 층(104)을 제공하고, 반도체 층(106)을 제공하는 것을 추가로 포함하고, 여기서 TFT는 반도체 층이 게이트 절연체 층(102), 캐리어 주입 층(103) 및 S/D 전극 층(104)과 직접 접촉하도록 패턴화되는 것을 특징으로 하는, TFT의 제조 방법에 관한 것이다.
용어 "층을 제공하는"이란 특정 층을 TFT 라미네이트에 구현하는 것을 의미한다.
상기 언급된 바와 같이, 본 명세서에서 반도체 층은 게이트-소스 전압 50V 및 소스-드레인 전압 50V에서 20 ㎛의 채널 길이 및 1 cm의 채널 폭을 갖는 구성요소의 경우 1 내지 50 cm2/Vs의 전하 이동도를 갖는 층을 의미하는 것으로 이해된다.
상기 언급된 바와 같이, 용어 "패턴화하는"이란 본 발명의 맥락에서 특정 층 패턴을 달성하기 위해 하나 이상의 층 또는 전체 TFT의 구조를 조작하는 것을 의미한다. 예를 들면, 비구조화된 층은 목적하는 층 크기 및 구조, 예를 들어 한 쌍의 주입 층 또는 게이트 전극 층을 달성하기 위해 포토리소그래피 및 에칭 공정에 의해 패턴화될 수 있다. 다르게는, 상기 열거된 것들과 같은 여러 패턴화 기술을 사용할 수 있다.
특정 실시양태에서, 반도체 층(106)은 캐리어 주입 층(103) 및 S/D 전극 층(104) 위쪽에 배열된다.
본 발명의 방법의 맥락에서 용어 "침착시키는"이란, 두 층이 서로 직접 접촉하도록 층을 또 다른 층 상에 직접 구축하는 것을 의미한다.
따라서, 본 발명의 맥락에서 침착은 고체, 기체 또는 액체 상으로부터의 화합물을 제1 층 상에 침착시켜 제1 층 상에 제2 층을 형성하는 것을 포함한다.
통상의 기술자라면 층을 또 다른 층에 배치하는 적합한 방법을 잘 알고 있을 것이다.
예를 들면, 용어 "침착"은 인쇄, 분무 방법, 스핀 코팅 방법, 침지 방법 및 슬롯 다이 코팅, 진공 침착, 증발 및 스퍼터링으로 이루어진다. 본 문맥에서 "인쇄" 방법은 플렉소그래프/그라비어 인쇄, 잉크 젯 인쇄, 오프셋 인쇄, 디지털 오프셋 인쇄, 및 스크린 인쇄로 이루어진 군으로부터 선택되나, 이로 제한되는 것은 아니다. 본 발명은 또한 기체 상으로부터의 층의 침착에 기반한 방법을 또한 포함한다.
본 발명의 맥락에서 용어 "액체 상"은 SATP 조건 ("표준 주위 온도 및 압력"; T = 25℃ 및 p = 1013 hPa) 하에서 액체 형태인 상을 의미하는 것으로 이해된다.
특정 실시양태에서, 침착은 화학 증착 CVD, 스퍼터링, 및 액체 침착으로 이루어진 군으로부터 선택된다.
인쇄 공정에 의한 TFT 라미네이트의 제조는 많은 다른 공정, 예를 들면 화학 증착 (CVD)과 비교하여 훨씬 더 낮은 제조 비용을 가능케 하는데, 이는 여기서 반도체가 연속적 인쇄 공정으로 침착될 수 있기 때문이다. 추가로, 낮은 공정 온도에서, 가요성 기판 상에서의 작업 가능성 및 임의로는 (특히 매우 얇은 층의 경우 및 특별히 산화물 반도체의 경우) 인쇄된 층의 광학적 투명성의 달성 가능성이 존재한다.
침착은 제1 층을 고체, 기체 또는 액체 상과 접촉시키는 단계, 및 침착된 화합물/조성물로부터 목적하는 층을 형성하기 위한 추가의 단계를 포함할 수 있다.
용어 "층을 형성하는"은 각 층을 예를 들어 스퍼터링에 의해 침착된 화합물 또는 액체 상으로부터 형성하는 공정에 관한 것이다. 문헌 WO 2013/050221 A1에는 층, 즉, 반도체 층을 형성하는 몇몇 방법 및 실시양태가 개시되어 있다. 이 문헌의 전체 교시내용은 본원에 참고로 포함된다.
예를 들면, 층의 형성은 전자기 처리, 예를 들어 UV/IR/VIS 처리, 및/또는 열 처리를 포함할 수 있다.
특정 실시양태에서, 층의 형성은 100 내지 900℃, 바람직하게는 100 내지 800, 100 내지 750, 100 내지 500 또는 150 내지 350℃에서의 열 처리를 포함한다. 예를 들면, 반도체 층은 100 내지 400℃, 바람직하게는 150 내지 350℃에서의 열 처리에 의해 형성될 수 있다.
특히, 제1 층 상에의 액체 상으로부터의 제2 층의 침착은 제1 층 상에 액체 상을 침착시키고, 액체 상으로부터의 제1 층 상에 제2 층을 형성하는 것을 포함할 수 있다. 제2 층의 형성은 UV/IR/VIS 및/또는 열 처리를 포함할 수 있다.
특정 실시양태에서, 액체 상은 산소 함유 분위기, 공기, 및/또는 습도 감소 없이 적용된다. 다른 실시양태에서, 액체 상은 보호 기체 하에 적용될 수 있다.
다양한 실시양태에서, 액체 상은 하나 이상의 유기 용매를 포함한다. 적합한 용매는 약한 양성자성 및 비양성자성 용매, 특히 비극성 비양성자성 용매의 군으로부터 선택된 용매로부터 선택된다. 다양한 실시양태에서, 유기 용매는 실질적으로 무수성이다.
본 문맥에서, 용어 "포토리소그래피"란 TFT 라미네이트의 하나 이상의 층을 포토레지스트를 사용하는 리소그래프 방법에 의해 패턴화하는 기술을 의미한다. 예를 들면, 포토레지스트를 층 상에 형성하고, 포토 마스크를 통해 광에 노출시킨 후, 포토레지스트 층이 형성되지 않은 층 또는 층들을 에칭함으로써 패턴화한다.
용어 "에칭"이란 제조 동안 TFT 라미네이트 표면으로부터의 층의 제거를 지칭한다. 에칭은 매우 중요한 공정 모듈이고, 모든 TFT 라미네이트는 완료되기 전에 많은 에칭 단계를 거친다. 특정 층 또는 층의 일부를 에칭에 저항하는 "마스킹" 물질에 의해 에칭제로부터 보호하는 것은 중요하다. 일부 경우, 마스킹 물질은 포토리소그래피를 사용하여 패턴화된 포토레지스트이다.
일반적으로, 용어 "에칭 공정"은 건식 에칭 및 습식 에칭을 포함한다. 따라서, 패턴화가 에칭 공정을 포함하는 경우, 패턴화는 건식 에칭 또는 습식 에칭에 의해 달성된다.
용어 "건식 에칭"이란 물질을 경우에 따라서는 질소, 아르곤, 헬륨 및 기타 기체의 첨가와 함께 이온의 봄바드먼트(bombardment), 예를 들어 플루오로카본, 산소, 염소, 삼염화붕소와 같은 반응성 기체의 플라즈마에 노출시킴으로써 물질, 전형적으로 마스킹된 패턴의 반도체 물질을 제거하는 것을 지칭하며, 이는 노출된 표면으로부터 물질의 일부를 제거한다.
용어 "습식 에칭"은 액체 화학물질 또는 에칭제를 사용하여 물질을 통상 라미네이트 상의 포토레지스트 마스크에 의해 규정된 특정 패턴으로 TFT 라미네이트로부터 제거하는 에칭 공정이다. 이들 마스크에 의해 피복되지 않은 물질은 화학물질에 의해 '에칭 제거'되는 반면, 마스크에 의해 피복된 것들은 거의 비손상된 채 남아있다. 이들 마스크는 상기 언급된 바와 같은 "포토리소그래피"라 지칭되는 선행 웨이퍼 제작 단계에서 라미네이트 상에 침착된다.
용어 "에칭 정지 층" (ESL)(109)은 추가의 공정 단계, 예를 들어 에칭 동안 임의의 손상으로부터 반도체 층을 보존하기 위한 상기 침착된 반도체 층일 수 있는 층에 관한 것이다. ESL은 전형적으로 50 내지 200 nm의 두께이다. ESL에 적합한 물질로는 SiOx, SiNx, AlOx 및 유기 화합물뿐만 아니라 이들의 혼합물 및 스택이 포함되나, 이로 제한되는 것은 아니다.
통상의 기술자라면 하나 이상의 금속 산화물 전구체를 함유하는 액체 상으로부터 목적하는 필름 두께를 갖는 금속 산화물 층을 형성할 수 있는 종래 기술의 방법을 알 것이다. 예를 들면 일련의 간단한 희석이면 충분하다. 얻어진 층 두께는 타원계측법 (M. Schubert: Infrared Ellipsometry on semiconductor layer structures: phonons, plasmon and polariton In: Springer Tracts in Modern Physics 209, Springer-Verlag, Berlin, 2004), TEM, SEM 또는 원자간력 현미경 (G. Binnig, CF Quate, C. Gerber: Atomic force microscope. journal Physical Review Letters. 56, 1986, pp. 930-933)에 의해 결정될 수 있다. 이를 기초로, 통상의 기술자라면 목적하는 층 두께를 얻는 것이 가능하도록 추가의 파라미터, 예컨대 샘플 부피, 화합물 농도, 및 적절한 경우 액체 상 중의 입자 밀도를 결정할 수 있다. 예를 들면, 반도체 층(106)은 금속 산화물 또는 금속 산화물 전구체를 포함할 수 있고, 통상의 기술자라면 목적하는 금속 산화물 층 두께를 얻는 것이 가능하도록, 적용하기 위해 필요한 부피 및 샘플 중의 금속 산화물 또는 금속 산화물 전구체 농도, 및 적절한 경우 액체 상 중의 입자 밀도를 결정하기 위한 위치를 잘 알 것이다.
특정 실시양태에서, 반도체 층(106)은 캐리어 주입 층(103) 및 S/D 전극 층(104) 위쪽에 배열된다.
추가로, 게이트 전극은 전형적으로 기판 상에 게이트 전극 층을 침착시킴으로써 기판 상에 제공된다. 그 후에, 게이트 전극 층은 예를 들어 포토리소그래피 및 에칭에 의해 패턴화된다.
그로 인하여, 일부 실시양태에서, 게이트 전극의 침착 및 패턴화는 포토리소그래피 및 에칭 공정을 포함한다. 다르게는, 기타 패턴화 기술, 예컨대 이로 제한되는 것은 아니나 광-패턴화, 인쇄, 예컨대 잉크젯 인쇄, 레이저 패턴화 등이 사용될 수 있다.
특정 실시양태에서, 그 후에 게이트 전극 층 및 기판 상에 게이트 절연체 층(102)을 침착시킨다.
게이트 전극 및 기판 상에 게이트 절연체 층을 침착시키는 것은 게이트 절연체 층의 화학 증착 (CVD)을 포함할 수 있다.
전형적으로, 이어지는 단계에서, 주입 층(103)이 게이트 절연체 층 상에 제공된다. 캐리어 주입 층(103)을 제공하는 것은 게이트 절연체 층(102) 위쪽에 캐리어 주입 층을 스퍼터링하는 것을 포함할 수 있다. 이에 이어 주입 층(103) 상에 S/D 전극 층(104)을 침착시킬 수 있다. 캐리어 주입 층(103) 상에 S/D 전극 층(104)을 침착시키는 것은 S/D 전극 층 (103)의 스퍼터링을 포함할 수 있다. TFT의 패턴화는 주입 층(103) 및 S/D 전극 층(104)의 1단계 포토리소그래피 및 에칭을 포함할 수 있다.
특정 실시양태에서, 보호 층(105)이 S/D 전극 층(104) 상에 침착된다. TFT가 보호 층을 포함하는 경우, TFT의 패턴화는 주입 층(103), S/D 전극 층(104) 및 보호 층(105)의 1단계 포토리소그래피 및 에칭을 포함할 수 있다
특정 실시양태에서, 주입 층(103) 및 S/D 전극 층(104)을 제공하는 것은 예를 들면 포토리소그래피 및 에칭에 의해 주입 층(103) 및 S/D 전극 층(104)을 패턴화하여 한 쌍의 주입 층 및 한 쌍의 S/D 전극 층을 형성시키는 것을 포함한다.
일부 실시양태에서, 주입 층(103)을 침착시키는 것은 용액 또는 진공 공정을 통해, 예를 들어 스핀 코팅, 슬롯 다이 코팅, 증발 또는 스퍼터링에 의해 주입 층을 침착시키는 것을 포함할 수 있다.
추가의 실시양태에서, 주입 층(103) 상에 S/D 전극 층(104)을 침착시키는 것은 용액 또는 진공 공정을 통해, 예를 들어 스핀 코팅, 슬롯 다이 코팅, 증발 또는 스퍼터링에 의해 S/D 전극 층을 침착시키는 것을 포함할 수 있다.
또한, 반도체 층(106)을 제공하는 것은 스퍼터링, 스핀 코팅 또는 슬롯 다이 코팅을 통해 반도체 층을 침착시키는 것을 포함할 수 있다. 또한, 반도체 층(106)을 제공하는 것은 예를 들면 포토리소그래피 및 에칭을 통해 반도체 층을 패턴화하는 것을 포함한다.
일부 실시양태에서, 방법은 보호 층(105)을 제공하는 것을 포함하고, 주입 층(103), S/D 전극 층(104) 및 보호 층(105)을 제공하는 것은 예를 들면 포토리소그래피 및 에칭에 의해 주입 층(103), S/D 전극 층(104) 및 보호 층(105)을 패턴화하여 한 쌍의 주입 층, 한 쌍의 S/D 전극 층 및 한 쌍의 보호 층(105)을 형성시키는 것을 포함한다.
추가로, 일부 실시양태에서, 캐리어 주입 층(103)을 제공하는 것은 게이트 절연체 층(102) 상에 캐리어 주입 층(103)을 침착시키는 것을 포함한다. 다른 한편으로는, 특정 실시양태에서, 주입 층(103)은 게이트 절연체 층(102)을 피복하는 층 상에 침착될 수 있다.
본 발명의 발명자들은 S/D 전극 층 아래의 주입 층과 S/D 전극 층의 기판 반대측 표면 상에 침착된 보호 층과의 조합이 TFT의 전도성을 개선시킴을 발견하였다.
그로 인하여, 방법은 보호 층(105)을 제공하는 것을 추가로 포함할 수 있고, 여기서보호 층은 S/D 전극 층 상에 침착된다.
일부 실시양태에서, 방법은 보호 층(105)을 제공하는 것을 포함하고, 여기서 보호 층은 S/D 전극 층 상에 침착되고, 반도체 층(106)은 보호 층 상에 침착 및 패턴화된다. 이는 반도체 층의 일부가 보호 층(105)의 기판 반대측 표면 상에 침착됨을 의미한다.
일부 실시양태에서, 예를 들어 포토리소그래피 및 에칭을 포함하는 한 패턴화 공정에서, 한 쌍의 주입 층(103) 및 한 쌍의 S/D 전극(104)이 형성되고, 여기서 한 쌍의 층의 각 구성원은 다른 쌍의 층의 한 구성원과 접촉한다. 공정이 보호 층(105)을 S/D 전극 층 상에 예를 들어 포토리소그래피 및 에칭을 포함하는 동일한 패턴화 공정으로 침착시키는 것을 포함하는 경우, 한 쌍의 보호 층(105)이 형성된다. 또한, 한 쌍의 보호 층의 각 구성원은 한 쌍의 S/D 전극 층(104)의 한 구성원과 접촉하고, S/D 전극 층(104)의 각 구성원은 한 쌍의 주입 층(103) 중 하나와 접촉한다. 패턴화 공정에 의해 한 쌍의 층 사이에 간격이 형성된다.
따라서, 일부 실시양태에서 방법은 반도체 층(106)을 그것이 a) 게이트 절연체 층(102), b) 캐리어 주입 층(103)의 측부 표면 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉하도록 제공하는 것을 포함한다.
특정 실시양태에서, 반도체 층(106)은 반도체 층(106)과 S/D 전극 층(104)의 측부 표면과의 접촉이 반도체 층(106)과 캐리어 주입 층(103)의 측부 표면과의 접촉보다 위쪽에서 발생하도록 제공된다.
다양한 실시양태에서, 반도체 층은 한 쌍의 주입 층(103)과 한 쌍의 S/D 전극 층(104) 사이에 배치되고, 한쌍의 S/D 전극 층 위쪽으로 연장되어 있지 않다. 이러한 구성은 도 4로 나타낼 수 있으며, 여기서 반도체 층은 S/D 전극 층의 기판 반대측 표면과 접촉하지 않는다.
반도체 층(106)은 이와 같은 층 어셈블리 상에 침착된다. 반도체 층(106)은 그것이 게이트 절연체 층(102), 한 쌍의 주입 층(103) 및 한 쌍의 S/D 전극 층(104)과 직접 접촉하도록 상기 어셈블리 상에 침착된다.
다양한 실시양태에서, 반도체 층(106)을 제공하는 것은, 한 쌍의 주입 층이 반도체 층(106)에 의해 서로 분리되고 한 쌍의 S/D 전극 층(104)이 반도체 층(106)에 의해 서로 분리되도록 반도체 층(106)을 침착시키는 것을 포함하고, 여기서 한 쌍의 S/D 전극 층(104)은 한 쌍의 주입 층(103) 위쪽에 배치되고 그와 직접 접촉한다.
특정 실시양태에서, 반도체 층(106)을 제공하는 것은, 한 쌍의 주입 층이 반도체 층(106)에 의해 서로 분리되고 한 쌍의 S/D 전극 층(104)이 반도체 층(106)에 의해 서로 분리되고 한 쌍의 보호 층(105)이 반도체 층(106)에 의해 서로 분리되도록 반도체 층(106)을 침착시키는 것을 포함하고, 여기서 한 쌍의 보호 층(105)은 한 쌍의 S/D 전극 층(104) 위쪽에 배치되고 그와 직접 접촉하며, 한 쌍의 S/D 전극 층(104)은 한 쌍의 주입 층(103) 위쪽에 배치되고 그와 직접 접촉한다.
따라서, 일부 실시양태에서 반도체 층은 게이트 절연체 층(102)과 직접 접촉하고, 한 쌍의 주입 층(103)의 각각의 층의 측부 표면 및 한 쌍의 S/D 전극 층(104)의 각각의 층의 측부 표면과 접촉한다. 따라서, 반도체 층과 한 쌍의 S/D 전극 층 사이의 접촉은 반도체 층과 한 쌍의 주입 층(103)과의 접촉보다 위쪽에서 발생할 수 있다. 구체적으로, 반도체 층(106)과 S/D 전극 층의 측부 표면과의 접촉은 반도체 층과 주입 층(103)의 측부 표면과의 접촉보다 위쪽에서 발생할 수 있다. 물론, 반도체 층(106)과 한 쌍의 S/D 전극 층(104)의 측부 표면 및 한 쌍의 주입 층(103)의 측부 표면과의 접촉은 게이트 절연체 층(102)과의 접촉보다 위쪽에서 발생할 수 있다.
일부 실시양태에서, 게이트 전극 층(101), 한 쌍의 전극(104), 한 쌍의 주입 층(104) 및 한 쌍의 보호 층(105)을 얻기 위한 에칭 공정은 건식 또는 습식 에칭이고/거나; 반도체 층(106) 및 픽셀 전극 층을 얻기 위한 에칭 공정은 습식 에칭이고/거나; 관통 홀을 형성하기 위한 에칭 공정은 건식 에칭이다.
다양한 실시양태에서, 반도체 층(106)은 반도체 층(106)이 S/D 전극 층(104) 또는 주입 층(103) 아래에 위치하지 않도록 제공된다. 이는 반도체 층이 주입 층(103), S/D 전극 층(104) 및 게이트 절연체 층(102)과 접촉하여도, 주입 층(103) 또는 S/D 전극 층(104)과 기판 대향 표면에서는 접촉하지 않음을 의미한다.
특정 실시양태에서, TFT는 보호 층(105)을 포함하고, 여기서 보호 층은 S/D 전극 층(104) 위쪽에 배열된다.
TFT 라미네이트가 보호 층(105)을 포함하는 경우 및 한 쌍의 보호 층(105)을 패턴화한 후, 반도체 층(106)은 또한 한 쌍의 보호 층(105)의 측부 표면과 접촉할 수 있다. 한 쌍의 보호 층의 측부 표면과의 접촉은 반도체 층과 한 쌍의 S/D 전극 층의 측부 표면 및 한 쌍의 주입 층(103)의 측부 표면과의 접촉 및 게이트 절연체 층(102)과의 접촉보다 위쪽에서 발생할 수 있다.
그러나, 추가의 실시양태에서 S/D 전극 층(104) 및 주입 층(103) 위쪽에 배열된 반도체 층이란 그것이 한 쌍의 S/D 전극 층 상에 침착됨을 의미한다. 방법이 S/D 전극 층(104) 상에 보호 층을 침착시키는 것을 포함하는 경우, S/D 전극 층 위쪽에 반도체 층을 배열하는 것은 S/D 전극 층 상에 침착된 보호 층(105) 상에 반도체 층을 침착시키는 것을 의미한다. 따라서, 반도체 층은 S/D 전극 층(104)의 기판 반대측 표면을 통한 직접 접촉 없이 S/D 전극 층(104) 위쪽에 배열된다 (보호 층이 상기 두 층 사이에 배치되는 경우). 그러하지 않을 경우, 반도체 층(106) 및 S/D 전극 층은 S/D 전극 층의 기판 반대측 표면을 통해 서로 직접 접촉한다. 방법이 보호 층을 제공하는 것을 포함하는 경우, 반도체 층은 S/D 전극 층 및 주입 층(103) 및 보호 층의 패턴화 후 TFT 라미네이트 상에 배열할 수 있다. 반도체 층(106)이 S/D 층 위쪽에 배열되는 경우란 이와 같은 상황 하에 층이 예를 들어 도 5 및 6에 나타낸 바와 같이 배치되는 것을 의미하며, 여기서 반도체 층은 게이트 절연체 층(102)에서부터 S/D 전극 층 위쪽까지 도달하고, 반도체 층이 S/D 전극 층과 기판 반대측 표면에서 접촉하거나 (도 5 참조), 또는 보호 층이 존재하는 경우 반도체 층이 보호 층의 기판 반대측 표면과 접촉한다 (도 6 참조). 따라서 일부 실시양태에서, 반도체 층은 게이트 절연체 층(102)과 직접 접촉하고, 한 쌍의 주입 층(103)의 각 층의 측부 표면 및 한 쌍의 S/D 전극 층(104)의 각 층의 측부 표면, 및 S/D 전극 층의 기판 반대측 표면과 접촉한다.
따라서, 반도체 층(106)은 반도체 층(106)이 S/D 전극 층(104)의 기판 반대측 표면과 접촉하거나, 또는 TFT가 보호 층(105)을 포함하는 경우 반도체 층(106)이 보호 층의 기판 반대측 표면과 접촉하도록 제공될 수 있다.
이어서, 반도체 층과 한 쌍의 S/D 전극 층 사이의 접촉은 반도체 층과 한 쌍의 주입 층(103)과의 접촉보다 위쪽에서 발생할 수 있다. 구체적으로, 반도체 층(106)과 S/D 전극 층의 측부 표면과의 접촉은 반도체 층과 주입 층(103)의 측부 표면과의 접촉보다 위쪽에서 발생할 수 있다. 물론, 반도체 층(106)과 한 쌍의 S/D 전극 층(104)의 측부 표면 및 한 쌍의 주입 층(103)의 측부 표면과의 접촉은 게이트 절연체 층(102)과의 접촉보다 위쪽에서 발생할 수 있다.
TFT 라미네이트가 보호 층(105)을 포함하는 경우 및 한 쌍의 보호 층(105)을 패턴화한 후, 반도체 층(106)은 또한 한 쌍의 보호 층(105)의 측부 표면과 접촉할 수 있다. 따라서, 반도체 층(106)은 한 쌍의 보호 층(105)의 기판 반대측 표면, 한 쌍의 보호 층(105)의 측부 표면, 한 쌍의 S/D 전극 층(104)의 측부 표면, 주입 층(103)의 측부 표면, 및 게이트 절연체 층(102)과 접촉할 수 있다. 한 쌍의 보호 층의 측부 표면과의 접촉은 반도체 층과 한 쌍의 S/D 전극 층의 측부 표면 및 한 쌍의 주입 층(103)의 측부 표면과의 접촉 및 게이트 절연체 층(102)과의 접촉보다 위쪽에서 발생할 수 있다. 이러한 TFT는 도 7에 의해 예시될 수 있다.
일부 실시양태에서, TFT는 보호 층(105)을 추가로 포함하고, 여기서 보호 층은 S/D 전극 층(104) 위쪽에 배열되고, 반도체 층(106)은 반도체 층(106)이 게이트 절연체 층(102)에서부터 보호 층 위쪽까지 도달하도록 제공된다 (도 6 참조).
안정한 TFT를 제공하기 위해, TFT 라미네이트는 패시베이션 층(108)을 포함할 수 있다. 따라서, 일부 실시양태에서 본 발명에 따른 방법은 패시베이션 층(108)을 제공하는 것을 포함한다. 이러한 실시양태에서, TFT 라미네이트는 반도체 층과 패시베이션 층 사이에 위치한 관능화 층을 추가로 포함할 수 있다.
구체적으로, 방법은 패시베이션 층(108)을 제공하는 것을 추가로 포함할 수 있고, 여기서 패시베이션 층은 반도체 층(106) 상에 침착된다. 패시베이션 층을 침착시키는 것은 CVD를 통한 코팅을 포함할 수 있다. 관능화 층(107)이 존재하는 경우, 이와 같은 층은 상기 기재된 바와 같이 후속 단계에서 패시베이션 층이 상기 관능화 층 상에 침착되기 전에 예를 들면 CVD를 통한 코팅에 의해 반도체 층 상에 침착될 수 있다.
추가로, 방법은 관통 홀을 제공하는 것을 포함할 수 있다. 관통 홀은 포토리소그래피 및 에칭 또는 다른 적합한 패턴화 기술에 의해 형성될 수 있다.
또한, 방법은 픽셀 전극을 제공하는 것을 포함할 수 있다. 픽셀 전극을 제공하는 것은 스퍼터링에 의해 픽셀 전극을 침착시키는 것을 포함할 수 있다. 추가로, 픽셀 전극을 제공하는 것은 침착된 픽셀 전극을 예를 들면 포토리소그래피 및 에칭에 의해 패턴화하는 것을 포함한다.
특정 실시양태에서, 바람직하게는 Al, Cu, Ag 및/또는 Nd 또는 이들의 스택 또는 합금으로부터 선택된 금속을 포함하는 S/D 전극 층 또는 한 쌍의 S/D 전극 층(104)이 제공된다.
다양한 실시양태에서, Al, Cu, Ag 및/또는 Nd 또는 이들의 스택 또는 합금, 바람직하게는 Al 및 Cu로 이루어진 군으로부터 선택된 금속으로 본질적으로 이루어진 S/D 전극 층 또는 한 쌍의 S/D 전극 층(104)이 제공된다. 일부 실시양태에서, Al, Mo, Cu 또는 Nd 또는 이들의 스택 또는 합금으로 이루어진 군으로부터 선택된 금속으로 본질적으로 이루어진 S/D 전극 층 또는 한 쌍의 S/D 전극 층(104)이 제공된다. 보다 바람직하게는, S/D 전극 층(104)이 Al 및/또는 Cu로 본질적으로 이루어진 층으로서 제공된다.
특정 실시양태에서, 방법은 10 nm 내지 500 nm, 바람직하게는 100 내지 300 nm의 두께를 갖는 전극 층 또는 한 쌍의 전극 층(104)을 제공하는 것을 포함한다.
일부 실시양태에서, 바람직하게는 Al, Ti, Mo, Cu 및/또는 Nd 또는 이들의 스택 또는 합금으로부터 선택된 금속을 포함하는 게이트 전극 층(101)이 제공된다.
다양한 실시양태에서, Al, Mo, Cu, Ti 또는 Nd, 바람직하게는 Mo/Al/Mo 또는 Ti/Al/Ti 스택으로 이루어진 군으로부터 선택된 금속으로 본질적으로 이루어진 게이트 전극(101)이 제공된다. 일부 실시양태에서, Al, Mo, Cu 또는 Nd 또는 이들의 스택 또는 합금으로 이루어진 군으로부터 선택된 금속으로 본질적으로 이루어진 게이트 전극 층 (102)이 제공된다.
추가의 실시양태에서, 50 nm 내지 500 nm, 바람직하게는 약 300 nm의 두께를 갖는 게이트 전극 층(101)이 제공된다.
특정 실시양태에서, 금속 산화물 전도체를 포함하는 주입 층 또는 한 쌍의 주입 층(103)이 제공된다.
다양한 실시양태에서, ITO, AZO, GZO, ATO, ZTO, IZO, IGO, AZTO, HIZO, GTZO, GTO 또는 FTO로 본질적으로 이루어진 금속 산화물 전도체로 본질적으로 이루어진 주입 층 또는 한 쌍의 주입 층(103)이 제공된다. 바람직하게는, ITO 및/또는 AZO로 본질적으로 이루어진 주입 층(103)이 제공된다.
일부 실시양태에서, 1 nm 내지 200 nm, 바람직하게는 20 내지 100 nm의 두께를 갖는 주입 층 또는 한 쌍의 주입 층(103)이 제공된다.
다양한 실시양태에서, 금속 또는 전이 금속 산화물, 특히 규소 이산화물 및/또는 -질화물, 알루미늄 산화물, 하프늄 산화물 또는 티타늄 산화물, 중합체 물질, 예를 들어 유기 또는 무기 중합체를 포함하거나 또는 그로 이루어진 게이트 절연체 층(102)이 제공된다.
특정 실시양태에서, 10 nm 내지 3 ㎛, 바람직하게는 50 내지 1000 nm, 보다 바람직하게는 100 내지 500 nm, 가장 바람직하게는 약 300 nm의 두께를 갖는 게이트 절연체 층(102)이 제공된다.
일부 실시양태에서, 유리, 규소, 규소 이산화물, 금속 산화물, 전이 금속 산화물, 원소 금속 또는 중합체 물질, 예를 들어 폴리이미드 (PI), 폴리에틸렌 테레프탈레이트 (PET), 폴리메틸 메타크릴레이트 (PMMA) 또는 폴리카르보네이트 및 무기 및 유기 성분의 하이브리드, 특히 실리콘 산화물 및 폴리이미드를 포함하는 기판 층(100)이 제공된다.
특정 실시양태에서, 50 ㎛ 내지 0.7 mm의 두께를 갖는 기판 층(100)이 제공된다.
다양한 실시양태에서, 인듐, 갈륨, 아연 및/또는 주석 산화물로 이루어진 군으로부터 선택된 하나 이상의 금속 산화물을 포함하는 반도체 층(106)이 제공된다.
임의로, 반도체 층은 신생 부산물의 불완전한 전환 또는 불완전한 제거로부터의 공유물을 또한 보유한다. 따라서, 금속 산화물 반도체 층은 여전히 예를 들면 카르벤, 할로겐, 알콕시드 및/또는 옥소알콕시드 화합물을 보유할 수 있다. 또한, 반도체 층은 추가로 원소 또는 산화물 형태일 수 있는 금속을 보유할 수 있다.
금속 산화물 층을 형성하는 것은 금속을 산화에 의해 금속 산화물로 변환시키거나 또는 금속 산화물 전구체를 상응하는 금속 산화물로 변환시키는 것을 포함할 수 있다.
예를 들면, 제2 층을 제1 층 상에 침착시키고자 하는 경우, 침착은 금속 산화물 전구체를 제1 층 상에 배치하는 것을 포함할 수 있다. 그 후에, 금속 산화물 전구체로부터 제2 층의 금속 산화물이 형성될 수 있다.
본 발명에 있어서 용어 "금속 산화물 전구체"란 산소 또는 기타 산화제의 존재 또는 부재 하에서 열적으로 또는 전자기 방사선에 의해 금속 산화물로 전환될 수 있는 물질 또는 화합물을 지칭한다. 금속 산화물 전구체의 예는 원소 금속, 금속 염, 유기금속 화합물, 예컨대 금속 알콕시드 및 금속 옥소알콕시드이고, 이는 통상의 기술자에 의해 상응하는 금속 산화물로 전환될 수 있다.
예를 들면, 제2 층을 제1 층 상에 침착시키고자 하는 경우, 침착은 금속 산화물 전구체를 포함하는 액체 상을 제1 층 상에 배치하는 것을 포함할 수 있다. 제1 층 상에 액체 상을 침착시킨 후, 금속 산화물 전구체를 상응하는 금속 산화물로 변환시킴으로써 제2 층의 금속 산화물이 형성될 수 있다. 이 경우, 제2 층을 형성시키는 것은 액체 상의 증발을 포함할 수 있다. 예를 들면 액체 상은 진공 및/또는 열 처리를 사용하여 증발될 수 있다. 적합한 금속 산화물 전구체는 관련 기술분야에 널리 기재되어 있어, 관련 기술분야에 공지된 것들이면 충분하다. 추가 세부사항은 WO 2013050221 A1에 개시되어 있다. 금속 산화물 전구체 및 그의 상응하는 금속 산화물로의 변환 방법과 관련한 상기 문헌의 개시내용은 본원에 참고로 포함된다. 추가로, WO2010/094583 A1 및 WO2011/020792 A1에는 적합한 금속 전구체가 기술되어 있다. 이 문헌의 개시내용은 그의 전문이 본원에 포함된다.
특정 실시양태에서, 금속 산화물 전구체는, 수소, 치환 또는 비치환된 C1-50 알킬, 치환 또는 비치환된 C1-50 알케닐, 치환 또는 비치환된 C1-50 알키닐, 치환 또는 비치환된 C1-50 알콕시, 치환 또는 비치환된 C1-50 아릴, 치환 또는 비치환된 C1-50 헤테로아릴, 치환 또는 비치환된 C1-50 옥소알콕시, 치환 또는 비치환된 C1-50 알킬아릴, 치환 또는 비치환된 C1-50 아르알킬, 치환 또는 비치환된 C1-50 알킬헤테로아릴, 치환 또는 비치환된 C1-50 시클로알킬, 및 치환 또는 비치환된 C1-50 헤테로시클로알킬로 이루어진 군으로부터 선택된 하나 이상의 치환기를 포함하는 금속 산화물 층의 형성에 필요한 유기금속 화합물이다.
유기금속 화합물의 치환기는 C1-50 알킬, C1-50 알케닐, C1-50 알키닐, C1-50 알콕시, C1-50 아릴, C1-50 헤테로아릴, C1-50 옥소알콕시, C1-50 알킬아릴, C1-50 아르알킬, C1-50 알킬헤테로아릴, C1-50 시클로알킬, 및 C1-50 헤테로시클로알킬로 이루어진 군으로부터 선택된다.
일부 실시양태에서, 유기금속 화합물은 F, Cl, Br 및 I로 이루어진 군으로부터 선택된 하나 이상의 할로겐을 포함한다.
용어 "금속 알콕시드"란 하나 이상의 금속 원자, 화학식 -OR (R = 유기 잔기임)에 따른 하나 이상의 잔기, 및 임의로 하나 이상의 추가의 유기 잔기 -R, 하나 이상의 할로겐 잔기 및/또는 하나 이상의 -OH 또는 -OROH 잔기로 이루어진 화합물을 지칭한다.
금속 알콕시드와 달리, 금속 옥소알콕시드는 하나 이상의 금속 원자에 직접 또는 브릿지(bridge)를 통해 결합된 하나 이상의 추가의 산소 잔기 (옥소 잔기)를 갖는다.
따라서, 다양한 실시양태에서 금속 알콕시드 또는 금속 옥소알콕시드는 하나 이상의 C1-15 알콕시 또는 옥시알킬알콕시 기, 특히 하나의 C1-10 알콕시 또는 옥시알킬알콕시 기를 갖는 알콕시드/옥소알콕시드일 수 있다. 보다 바람직하게는, 금속 알콕시드 및 옥시알킬알킬옥시는 화학식 M(OR)x (여기서 R은 C1-15 알킬 또는 알킬옥시알킬 기, 보다 더 바람직하게는 C1-10 알킬 또는 알킬옥시알킬 기임)의 금속 알콕시드 및 옥소알콕시드이다. x가 짝수인 경우, 이는 금속 (M)의 산화수와 동일하다. 특정 실시양태에서, 물질 전구체 내 금속의 산화수는, 금속 산화물 층을 형성하는 금속 산화물 내 금속의 산화수에 상응한다. 화학식 M(OCH3)x, M(OCH2CH3)x, M(OCH2CH2OCH3)x, M(OCH(CH3)2)x 또는 M(O(CH3)3)x의 금속 알콕시드가 보다 더 바람직하다. 또한 M(OCH(CH3)2)x (금속 이소프로폭시드)가 바람직하다. 이러한 금속 산화물 전구체가 반도체 층을 형성하는데 선택되는 경우, M은 인듐, 갈륨, 아연 및 주석으로 이루어진 군으로부터 선택될 수 있다.
일부 실시양태에서, 인듐, 갈륨, 아연 및/또는 주석 산화물로 이루어진 군으로부터 선택된 하나 이상의 금속 산화물 및 안티모니, 하프늄 및 알루미늄으로 이루어진 군으로부터 선택된 하나 이상의 금속을 포함하는 반도체 층이 제공된다.
다양한 실시양태에서, 반도체 층은 적어도 인듐 산화물을 포함하고, 하나 이상의 인듐 전구체, 특히 하나 이상의 인듐 알콕시드 전구체 또는 인듐 옥소알콕시드 전구체로부터 형성된다. 인듐 알콕시드 또는 인듐 옥소알콕시드는 바람직하게는 인듐(III)-알콕시드/옥소알콕시드이다. 보다 바람직하게는, 그것은 하나 이상의 C1-15 알콕시 또는 옥시알킬알콕시 기, 특히 하나 이상의 C1-10 알콕시 또는 옥시알킬알콕시 기를 갖는 인듐(III) 알콕시드/옥소알콕시드이다. 화학식 In(OR)3 (여기서 R은 C1-15 알킬 또는 알킬옥시알킬 기, 보다 바람직하게는 C1-10 알킬 또는 알킬옥시알킬 기임)의 알콕시드를 갖는 인듐(III) 알콕시드/옥소알콕시드가 보다 더 바람직하다. 화학식 In(OCH3)3, In(OCH2CH3)3, In(OCH2CH2OCH3)3, In(OCH(CH3)2)3 또는 In(O(CH3)3)3에 따른 인듐(III)알콕시드 또는 옥소알콕시드가 특히 바람직하다. In(OCH(CH3)2)3 (인듐 이소프로폭시드)가 가장 바람직하다.
특정 실시양태에서, 화학식 MxOy(OR)z[O(R'O)cH]aXb[R"OH]d (여기서 M = In, Ga, Sn 및/또는 Zn임)를 갖는 금속 산화물 전구체로서 금속 옥소알콕시드가 사용될 수 있다. 금속 산화물 층이 반도체 층 상에 침착되고, 상기 화학식에 따른 금속 옥소알콕시드 전구체가 사용될 수 있는 경우, M = Ga, Sn, Zn, Al, Ti, Li, Na, K, Rb, Cs, Be, Mg, Ca, Sr, Ba, Hf 및/또는 Si이다. x = 3 내지 25, y = 1 내지 10, z = 3 내지 50, a = 0 내지 25, b = 0 내지 20, c = 0 내지 1, d = 0 내지 25인 임의의 경우, R, R', R" = 유기 잔기, 및 X = F, Cl, Br 또는 I이다.
특히, 반도체 층(106)은 상기 규정된 바와 같은 금속 산화물 전구체로부터 형성될 수 있다 (WO 2013050221 A1 참조).
특정 실시양태에서, IGZO, ITZO, ITO, GZO, ZTO, IZO, IGO, AZO, AZTO, HIZO, GTZO, GTO, 주석 산화물 (SnO2), 갈륨 산화물 (Ga2O3), 인듐 산화물 (In2O3) 및 아연 산화물 (ZnO)로 이루어진 군으로부터 선택된 금속 산화물 반도체로 본질적으로 이루어진 반도체 층(106)이 제공된다.
일부 실시양태에서, IGZO, ITZO, ITO, GZO, ZTO, IZO, 인듐 산화물 (In2O3) 및 아연 산화물 (ZnO)로 이루어진 군으로부터 선택된 금속 산화물 반도체로 본질적으로 이루어진 반도체 층(106)이 제공된다.
다양한 실시양태에서, ITO로 본질적으로 이루어진 반도체 층이 제공된다.
다양한 실시양태에서, IGO로 본질적으로 이루어진 반도체 층이 제공된다.
다양한 실시양태에서, 인듐 산화물 (In2O3)로 본질적으로 이루어진 반도체 층이 제공된다.
다양한 실시양태에서, 방법은 질소, 플루오린, 염소 및/또는 규소를 갖는 반도체 층(106)을 제공하는 것을 포함한다.
일부 실시양태에서, 1 내지 200 nm, 바람직하게는 1 내지 100 nm, 보다 바람직하게는 1 내지 50 nm, 가장 바람직하게는 약 10 nm의 두께를 갖는 반도체 층(106)이 제공된다.
추가의 실시양태에서, 방법은 금속 산화물 전도체, 및/또는 바람직하게는 Mo, Ti, Ta 및 Cr, 바람직하게는 Mo 및 Ti로부터 선택된 금속을 포함하는 보호 층 또는 한 쌍의 보호 층(105)을 제공하는 것을 포함한다.
다양한 실시양태에서, ITO, AZO, GZO, ATO, ZTO, IZO, IGO, AZTO, HIZO, GTZO, GTO 및 FTO, 바람직하게는 ITO, AZO, ATO 및 FTO로 이루어진 군으로부터 선택된 금속 산화물 전도체로 본질적으로 이루어진 보호 층 또는 한 쌍의 보호 층(105)이 제공된다. 바람직하게는, ITO 및/또는 AZO로 본질적으로 이루어진 보호 층 또는 한 쌍의 보호 층(105)이 제공된다.
일부 실시양태에서, 10 nm 내지 500 nm, 바람직하게는 50 내지 100 nm의 두께를 갖는 보호 층 또는 한 쌍의 보호 층(105)이 제공된다.
특정 실시양태에서, 본 발명의 방법은 반도체 층(106)의 기판 반대측 표면 상에 침착된 금속 산화물 층을 침착시키는 것을 포함한다. 이와 같은 금속 산화물 층은 개시내용 WO 2013/050221 A1에 있어서 제2 금속 산화물 층일 수 있고, TFT의 전도성을 추가로 개선시킨다. 이 문헌의 개시내용은 본원에 참고로 포함된다. 상기 제2 금속 산화물 층은 갈륨 산화물, 아연 산화물, 주석 산화물, 하프늄 산화물, 규소 산화물, 알루미늄 산화물, 티타늄 산화물, 알칼리 금속 산화물, 알칼리 토금속 산화물 또는 이들의 혼합물로 이루어진 군으로부터 선택된 하나 이상의 금속 산화물을 함유할 수 있고, 제2 액체 상으로부터 형성될 수 있으며, 여기서 제2 액체 상은 하나 이상의 금속 산화물 또는 하나 이상의 금속 산화물 전구체를 포함하고, 금속은 갈륨 산화물, 아연 산화물, 주석 산화물, 하프늄 산화물, 규소 산화물, 알루미늄 산화물, 알칼리 금속 산화물, 알칼리 토금속 산화물 또는 이들의 혼합물로 이루어진 군으로부터 선택되고, 반도체 층(106)은 제2 층의 하나 이상의 금속 산화물과 상이한 하나 이상의 금속 산화물을 포함한다.
전형적으로, 본 발명에 따른 방법에서, 기판 층, 게이트 전극 층(101), 게이트 절연체 층(102), 주입 층(103), S/D 전극 층(104), 반도체 층(106), 패시베이션 층(108) 및 임의로 관능화 층(107), 관통 홀, 및 픽셀 전극 층을 포함하는 TFT를 생성하는데 단지 5 포토리소그래프 및 에칭 단계만이 필요하다. 포토리소그래프 단계는 포토 마스크의 사용을 수반한다. 주입 층 및 S/D 전극 층은 동일한 단계 내에서 패턴화되며, 이는 두 층의 패턴화 기술 (예를 들어 포토리소그래피 및 에칭)을 수행하는데 1개의 마스크면 충분하다는 의미이다. 보호 층 (105)의 포함이 포토리소그래프 및 에칭 단계의 수를 증가시키지 않는데, 이는 주입 층(103), S/D 전극 층(104) 및 보호 층(105)이 동일한 마스크를 사용하여 하나의 패턴화 단계, 예를 들어 하나의 포토리소그래프 및 에칭 단계 내에서 패턴화되기 때문이다.
종종, TFT 제조 방법은 특히 TFT가 하부 게이트 상부 접촉 구성으로 제공되는 경우 6개의 마스크를 사용해야 한다. 각각의 추가의 마스크/추가의 포토리소그래프 및 에칭 단계의 사용은 TFT 제조 비용을 상당히 증가시킨다. 따라서, 본 발명의 방법은, 제조 조건 (예를 들어, 제조 동안 고온 처리)에 대해 보다 내성이고 개선된 전도성을 나타내는 개선된 TFT의 제조를 가능케 할 뿐만 아니라, 제조 공정을 상당히 단순화시키고 TFT 제조 비용을 감소시킨다. 본 발명에 따른 TFT는 시그널 수송을 위한 고전도성 버스 라인(bus line)을 갖는다. 추가로, 공정 조건이 TFT의 전도성을 덜 방해하고, 구체적으로 공정 단계 및 조건이 반도체 층에 대해 덜 영향을 미친다.
그럼에도 불구하고 본 발명의 TFT 및 그의 제조 방법은 S/D 전극 층 열화가 없는 TFT에 관련된 것일지라도, 예를 들어 산화물 층(107)의 형성으로 인해, S/D 전극 층 상에 반도체 층을 침착시키는 것 및 S/D 전극 층 상에 침착된 반도체 층은 S/D 전극 층으로부터 형성된 층 상에 반도체를 침착시키는 것을 포함한다. 따라서 특정 상황에서, 반도체의 침착은 S/D 전극 산화로 인해 형성된 층(107) 상에서 발생하고, TFT는 S/D 전극 산화로 인해 형성된 층(107) 상에 침착된 반도체를 포함한다.
전형적으로, 본 발명에 따른 TFT 제조 방법은 기판(100)을 제공하는 단계, 기판(100) 상에 게이트 전극(101)을 침착 및 패턴화하는 단계이며, 여기서 게이트 전극의 침착 및 패턴화는 포토리소그래프 및 에칭 단계를 포함하는 것인 단계, 게이트 전극(101) 및 기판(100) 상에 게이트 절연체 층(102)을 침착시키는 단계, 게이트 절연체 층(102) 위쪽에 배열된 캐리어 주입 층(103)을 제공하는 단계이며, 여기서 주입 층은 바람직하게는 게이트 절연체 층 상에 침착된 것인 단계, 캐리어 주입 층(103) 상에 침착된 S/D 전극 층(104)을 제공하는 단계, 주입 층 및 S/D 전극 층을 1단계로 패턴화하는 단계이며, 여기서 주입 층 및 S/D 전극 층을 패턴화하는 것은 포토리소그래프 및 에칭 단계를 포함하는 것인 단계, 반도체 층(106)을 제공하는 단계, 바람직하게는 반도체 층을 S/D 전극 층 상에 침착시키는 단계, 반도체 층을 패턴화하는 단계이며, 여기서 반도체 층을 패턴화하는 것은 포토리소그래프 및 에칭 단계를 포함하는 것인 단계, 반도체 층(106) 상에 패시베이션 층(108) 및 임의로 관능화 층(107)을 침착시키는 단계, TFT에 관통 홀을 형성시키는 단계, TFT 상에 픽셀 전극 층을 침착시킨 후 픽셀 전극 층을 패턴화하는 단계이며, 여기서 픽셀 전극 층을 패턴화하는 것은 포토리소그래프 및 에칭 단계를 포함하고 TFT는 반도체 층이 게이트 절연체 층(102), 캐리어 주입 층(103) 및 S/D 전극 층(104)과 직접 접촉하도록 패턴화되는 것인 단계를 포함한다. 전형적으로, 반도체 층은 게이트 절연체 층(102), 주입 층(103)의 측부 표면, 및 S/D 전극 층(104)의 측부 표면과 직접 접촉한다.
일반적으로, S/D 전극 층 상에 반도체 층을 침착시키는 것은 S/D 전극 층 상에 반도체 층을 침착시키는 것을 포함하고, 주입 층 및 S/D 전극 층이 패턴화되어 한 쌍의 주입 층 및 한 쌍의 S/D 전극 층이 생성되는 경우 한 쌍의 주입 층과 한 쌍의 S/D 전극 층 사이의 간격 내에 반도체 층을 침착시키는 것을 추가로 포함한다.
방법이 S/D 전극 층 상에 보호 층(105)을 침착시키는 것을 포함하는 경우, 상기 방법은 주입 층, S/D 전극 층 및 보호 층이 동일한 단계에서 패턴화되기 때문에 동일한 수의 포토리소그래프 및 에칭 단계를 유지한다. 상기 방법에 대한 유일한 변형은 반도체 층(106)이 보호 층(105) 상에 침착된다는 것이다.
물론, S/D 전극 층 상에 반도체 층을 침착시키는 것은 S/D 전극 층 상에 반도체 층을 침착시키는 것을 포함하고, 주입 층, S/D 전극 층 및 보호 층이 패턴화되여 한 쌍의 주입 층, 한 쌍의 S/D 전극 층 및 한 쌍의 보호 층이 생성되는 경우 한 쌍의 주입 층과 한 쌍의 S/D 전극 층 사이의 간격 내에 반도체 층을 추가로 침착시키는 것을 포함한다.
따라서, 다양한 실시양태에서, TFT는 하부 게이트 및 하부 접촉 구성이다.
주입 층을 포함하는 본 발명에 따른 TFT는 추가의 캐리어 수송 경로를 가지며, 이는 TFT의 전도성을 개선시킨다. 구체적으로는 높은 온-전류의 박막 트랜지스터가 얻어진다. 추가로 TFT 제작 동안 S/D 전극 층의 고온 노출 및 부수적 S/D 전극 층 산화가 이와 같은 상황 하에 유효 비저항을 상승시키지 않는다. 또한, 추가의 보호 층의 구현은 고온 공정 동안 S/D 전극 층을 추가로 보호함으로써, TFT 전도성에 또한 부정적 영향을 미치는 필름 변형 (힐록(hillock))을 방지할 것이다.
그러나, 특정 실시양태에서 본 발명의 TFT 및 방법은 또한 하부 게이트 및 상부 접촉 구성의 TFT에 관한 것일 수 있다.
이러한 실시양태에서, 방법은 기판(100)을 제공하는 단계, 기판(100) 상에 게이트 전극(101)을 침착 및 패턴화하는 단계이며, 여기서 게이트 전극의 침착 및 패턴화는 포토리소그래프 및 에칭 단계를 포함하는 것인 단계, 게이트 전극(101) 및 기판(100) 상에 게이트 절연체 층(102)을 침착시키는 단계, 반도체 층(106)을 제공하는 단계이며, 여기서 반도체 층은 게이트 절연체 층(102) 상에 침착 및 패턴화되고, 반도체 층을 침착 및 패턴화하는 것은 포토리소그래프 및 에칭 단계를 포함하는 것인 단계, 임의로 반도체 층 상에 관능화 층(107)을 침착시킨 후 반도체 층 상에 ESL을 침착 및 패턴화하는 것을 포함하는 반도체 층 상에 에칭 정지 층(ELS)을 제공하는 단계이며, 여기서 ESL을 침착 및 패턴화하는 것은 포토리소그래프 및 에칭 단계를 포함하는 것인 단계, 게이트 절연체 층(102) 위쪽에 배열된 캐리어 주입 층(103)을 제공하는 단계이며, 여기서 주입 층은 게이트 절연체 층 상에 침착되는 것인 단계, 캐리어 주입 층(103) 및 반도체 층 상에 침착된 S/D 전극 층(104)을 제공하는 단계, 주입 층 및 S/D 전극 층을 1단계로 패턴화하는 단계이며, 여기서 주입 층 및 S/D 전극 층을 패턴화하는 것은 포토리소그래프 및 에칭 단계를 포함하는 것인 단계, ESL 및 S/D 전극 층 상에 패시베이션 층(108)을 침착시키는 단계, TFT에 관통 홀을 형성시키는 단계, TFT 상에 픽셀 전극 층을 침착시킨 후 픽셀 전극 층을 패턴화하는 단계이며, 여기서 픽셀 전극 층을 패턴화하는 것은 포토리소그래프 및 에칭 단계를 포함하고, TFT는 반도체 층이 게이트 절연체 층(102), 캐리어 주입 층(103) 및 S/D 전극 층(104)과 직접 접촉하도록 패턴화되는 것인 단계를 포함한다. 전형적으로, 반도체 층은 게이트 절연체 층(102), 주입 층(103)의 측부 표면, 및 S/D 전극 층(104)의 측부 표면과 직접 접촉한다.
이러한 실시양태는 6 단계의 포토리소그래피 및 에칭을 포함한다. 따라서 6개의 마스크가 사용된다.
전형적으로, 이러한 실시양태에서, 주입 층은 반도체 층의 두께보다 더 작은 두께를 갖는다. 추가로, 주입 층은 바람직하게는 반도체 층의 기판 반대측 표면과 접촉하지 않는다. 따라서, 주입 층과 반도체 층 사이의 접촉은 주입 층의 측부 표면을 통해 존재한다. 주입 층의 두께가 반도체 층의 두께보다 더 작은 경우, 주입 층 상에 침착된 S/D 전극 층은 또한 반도체 층의 측부 표면과 접촉한다.
특정 실시양태에서, S/D 전극 층은 반도체 층과 기판 반대측 표면에서 추가로 접촉하여, 상부 접촉 구성이 초래된다.
물론, 이러한 TFT는 보호 층(105)을 또한 포함할 수 있다. 그와 같은 경우, 상기 방법은 S/D 전극 층 상에 보호 층을 침착시키는 것을 포함한다. 그 후에, 주입 층, S/D 전극 층 및 보호 층은 포토리소그래피 및 에칭에 의해 패턴화된다. 추가로, 패시베이션 층(108)이 ESL 및 보호 층(105) 상에 침착된다.
하부 게이트 및 상부 접촉 구성의 TFT 및 TFT의 제조 방법은 기술적으로 보다 부담되기 때문에, 하부 게이트 및 하부 접촉 구성의 TFT를 제조하는 것이 유리하다. 하부 게이트 및 상부 접촉 구성은 추가의 마스크 및 에칭 단계 및 보다 고온의 처리, 예를 들어 백-채널 에칭을 필요로 하기 때문에 기술적으로 보다 부담된다.
따라서, 본 발명은 특히 하부 게이트 및 하부 접촉 구성의 TFT에 관한 것이다. 이와 관련하여, 반도체 층 (104)은 바람직하게는 하부 접촉 구성의 TFT를 달성하기 위해 S/D 전극 층(104), 또는 TFT가 보호 층을 포함하는 경우 보호 층(105) 상에 침착된다.
추가의 측면에서, 본 발명은 본원에 개시된 바와 같은 TFT 또는 본원에 개시된 바와 같은 방법으로부터 수득된 TFT를 포함하는 전자 장치에 관한 것이다.
특정 실시양태에서, 전자 장치는 OLED, LED, 센서, TFT 스크린, RFID 칩, 또는 태양 전지이다.
또 다른 측면에서, 본 발명은 전자 장치를 위한 본원에 개시된 바와 같은 TFT 또는 본원에 개시된 바와 같은 방법으로부터 수득된 TFT의 용도에 관한 것이다.
다양한 실시양태에서, 전자 장치는 OLED, LED, 센서, TFT 스크린, RFID 칩, 또는 태양 전지이다.
본 발명의 맥락에서 무수성 조성물은 200 ppm 미만의 H2O를 함유하는 것들이다. 상응하게 낮은 용매의 물 함량을 달성하는 상응하는 건조 단계는 관련 기술분야의 통상의 기술자에게 공지되어 있다.
용어 "약"이란 사용되는 수의 수치 값의 ±10%를 의미한다. 따라서, 약 50%란 40% 내지 60%의 범위를 의미한다.
본 발명에 따른 용어 "본질적으로 이루어진"이란 어떤 것이 80%, 90%, 95%, 99%, 또는 99.9%의 명시된 화합물 또는 조성으로 이루어짐을 의미한다. 용어가 금속 산화물 층을 지칭하는 경우, %는 중량% (w/w%)로서 이해된다. 유체 상 또는 분위기가 특징화되는 경우, % 명시는 부피% (vol.-%)를 지칭한다.
"이루어진"이란, 어구 "이루어진"에 이어지는 모든 것을 포함하고 그로 제한됨을 의미한다. 따라서, 어구 "이루어진"은 열거된 요소가 필요하거나 또는 필수적이며, 기타 요소가 존재하지 않을 수 있음을 가리킨다.
"포함하는"이란, 단어 "포함하는"에 이어지는 모든 것을 포함하나, 이로 제한되는 것은 아님을 의미한다. 따라서, 용어 "포함하는"을 사용하는 것은 열거된 요소가 필요하거나 또는 필수적이지만, 기타 요소가 임의적이고 존재 또는 부재할 수 있음을 가리킨다.
본원에 예시적으로 기재된 발명은 본원에 구체적으로 개시되지 않은 임의의 요소 또는 요소들, 제한 또는 제한들의 부재 하에 적합하게 실시될 수 있다. 따라서, 예를 들면 용어 "포함하는", "포함한", "함유하는" 등은 제한 없이 광대하게 해석되어야 한다. 추가로, 본원에 사용된 용어 및 표현은 제한이 아닌 설명을 위한 용어로서 사용되었고, 이러한 용어 및 표현의 사용에 있어서 도시 및 기술된 특징의 임의의 등가물 또는 그의 일부를 제외할 의도는 없으나, 청구된 발명의 범주 내에서 다양한 변형이 가능한 것으로 간주되어야 한다. 따라서, 비록 본 발명은 바람직한 실시양태 및 임의적 특징에 의해 구체적으로 개시되었으나, 관련 기술분야의 통상의 기술자라면 그 안에서 구현되는 본원에 개시된 본 발명의 변형 및 변경을 재분류할 수 있고, 이러한 변형 및 변경은 본 발명의 범주 내에 있는 것으로 간주됨을 이해하여야 한다.
본 발명은 본원에 광범위하게 일반적으로 기재되었다. 일반적인 개시내용에 속하는 각각의 더 좁은 종 및 하위속 그룹화 또한 본 발명의 일부를 형성한다. 이는 제외된 물질이 본원에 구체적으로 언급되어 있는지의 여부에 관계 없이, 속(genus)으로부터 임의의 대상을 제거하는 부정적 제한 또는 단서를 갖는 본 발명에 대한 일반적 기재를 포함한다.
기타 실시양태는 하기 특허청구범위 및 비-제한적 실시예 내에 있다.
본원에 언급된 모든 문헌은 그의 전문이 본원에 참고로 포함된다.
실시예
15 nm ITO 주입 층/70 nm Al 소스-드레인 전극 층/60 nm ITO 보호 층, 및 10 nm InO 반도체 층을 포함하는 동평면(coplanar) 구조 박막을 사용하였다.
따라서, 기판(100)을 제공하였고, 그 위에 스퍼터링에 의해 게이트 전극 층 (Mo/Al/Mo 또는 Ti/Al/Ti 스택)을 침착시켰다. 그 후에, 게이트 전극 층(101)을 포토리소그래피 및 에칭에 의해 패턴화하였다. 이어서, 기판 및 게이트 전극 층 상에 CVD에 의해 게이트 절연체 층 (SiOx)을 형성시켰다. 그 후에, 게이트 절연체 층(102) 상에 스퍼터링에 의해 15 nm ITO 주입 층(103)을 침착시켰다. 다음 단계에서, 스퍼터링에 의해 S/D 전극 층 (70 nm Al)을 침착시켰다. 이어서, S/D 전극 층(104) 상에 스퍼터링에 의해 60 nm ITO 보호 층(105)을 침착시켰다. 주입 층, S/D 전극 층 및 보호 층을 포토리소그래피 및 에칭에 의해 1단계로 패턴화하였다. 그 후에, 그 위에 스퍼터링에 의해 10 nm 인듐 산화물 반도체 층을 침착시키고, 포토리소그래피 및 습식 에칭에 의해 패턴화하였다. 그런 다음, 그 위에 CVD에 의해 패시베이션 층 (SiOx)을 침착시켰다. 포토리소그래피 및 건식 에칭에 의해 관통 홀을 형성시켰다. 다음 단계에서, 스퍼터링에 의해 ITO 픽셀 전극 층을 침착시키고, 포토리소그래피 및 습식 에칭 공정에 의해 패턴화하였다.
비교 실험을 위해, 주입 층을 형성시키지 않은 것을 제외하고는 유사한 TFT를 제조하였다.
두 TFT를 그들의 전자 특성에 대해 분석하였다. 도 8은 주입 층을 포함하는 본 발명의 박막 트랜지스터의 온-전류 및 전자 이동도가 주입 층이 없는 것보다 훨씬 더 높음을 보여준다.

Claims (28)

  1. 상부에 게이트 전극 층(101)이 침착 및 패턴화되어 있는 기판(100), 및 게이트 전극 층 및 기판 상에 침착된 게이트 절연체 층(102)을 포함하는 박막 트랜지스터 (TFT)이며, 상기 TFT는 (i) 게이트 절연체 층 위쪽에 배열된 ITO를 포함하는 캐리어 주입 층(103), (ii) 캐리어 주입 층 상에 침착된 Al을 포함하는 소스/드레인 (S/D) 전극 층(104) 및 (iii) IGZO, ITZO, ITO, IZO, IGO, HIZO, 또는 인듐 산화물 (In2O3)을 포함하는 반도체 층(106)을 추가로 포함하고,
    여기서 TFT는 반도체 층이 게이트 절연체 층, 캐리어 주입 층 및 S/D 전극 층과 직접 접촉하도록 패턴화되고,
    TFT가 ITO를 포함하는 보호 층(105)을 포함하고, 여기서 보호 층은 S/D 전극 층(104) 위쪽에 배열되고,
    반도체 층(106)은 게이트 절연체 층(102)에서부터 보호 층(105) 위쪽까지 도달하고, 반도체 층(106)이 S/D 전극 층(104) 또는 주입 층(103) 아래에 위치하지 않고, 반도체 층(106)이 보호 층(105)의 기판 반대측 표면과 접촉하고,
    반도체 층(106)이 a) 게이트 절연체 층(102), b) 캐리어 주입 층(103)의 측부 표면, 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉하고, 반도체 층(106)과 S/D 전극 층(104)의 측부 표면과의 접촉이 반도체 층(106)과 캐리어 주입 층(103)의 측부 표면과의 접촉보다 위쪽에서 발생하는 것을 특징으로 하는 박막 트랜지스터 (TFT).
  2. 제1항에 있어서, 하부 게이트 및 하부 접촉 구성의 TFT.
  3. 제1항 또는 제2항에 있어서,
    - TFT가 패시베이션 층(108)을 추가로 포함하고, 여기서 패시베이션 층은 반도체 층(106) 상에 침착되거나;
    - TFT가 관능화 층(107) 및 패시베이션 층(108)을 추가로 포함하고, 여기서 관능화 층은 반도체 층(106) 상에 침착되고, 패시베이션 층은 관능화 층 상에 침착된 것인 TFT.
  4. 제1항 또는 제2항에 있어서,
    - TFT가 기판 층(100)에 대해 동일한 거리로 TFT 내에 수평 배치된 한 쌍의 주입 층(103)을 포함하고, 여기서 두 주입 층은 반도체 층(106)에 의해 서로 분리되어 있고, TFT는 기판 층(100)에 대해 동일한 거리로 TFT 내에 수평 배치된 한 쌍의 S/D 전극 층(104)을 포함하고, 여기서 두 S/D 전극 층(104)은 반도체 층(106)에 의해 서로 분리되어 있고, 한 쌍의 S/D 전극 층(104)은 한 쌍의 주입 층(103) 위쪽에 배치되고 그와 직접 접촉하는 것인 TFT.
  5. 제1항 또는 제2항에 있어서,
    - S/D 전극 층(104)이 Al 또는 이의 스택 또는 합금을 포함하고;
    - S/D 전극 층(104)이 10 nm 내지 1 ㎛, 또는 100 내지 300 nm의 두께를 갖고;
    - 게이트 전극 층(101)이 Al, Ti, Mo, Cu, Ag 또는 Nd 또는 이들의 스택 또는 합금으로부터 선택된 금속을 포함하고;
    - 게이트 전극 층(101)이 50 nm 내지 500 nm, 80 내지 400 nm, 100 내지 350 nm, 또는 300 nm의 두께를 갖고;
    - 주입 층(103)이 1 nm 내지 200 nm, 10 내지 150 nm, 20 내지 100 nm, 또는 30 내지 90 nm의 두께를 갖고;
    - 게이트 절연체 층(102)이 금속 산화물 또는 -질화물, 전이 금속 산화물 또는 -질화물, 규소 이산화물 또는 -질화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 중합체 물질, 또는 유기 또는 무기 중합체를 포함하거나 또는 그로 이루어지고;
    - 게이트 절연체 층(102)이 10 nm 내지 3 ㎛, 50 내지 1000 nm, 100 내지 500 nm, 또는 300 nm의 두께를 갖고;
    - 기판(100)이 유리, 규소, 규소 이산화물, 금속 산화물, 전이 금속 산화물, 원소 금속, 중합체 물질, 폴리이미드 (PI), 폴리에틸렌 테레프탈레이트 (PET), 폴리메틸 메타크릴레이트 (PMMA), 폴리카르보네이트, 무기 및 유기 성분의 하이브리드, 또는 실리콘 산화물 및 폴리이미드를 포함하고;
    - 기판(100)이 임의로 50 ㎛ 내지 0.7 mm의 두께를 갖고;
    - 반도체 층(106)이 1 내지 100 nm, 또는 5 내지 30 nm의 두께를 갖는 것인 TFT.
  6. 제1항 또는 제2항에 있어서,
    - 게이트 전극 층(101)이 Al, Mo, Cu, Nd, 및 Mo/Al/Mo 또는 Ti/Al/Ti 스택으로 이루어진 군으로부터 선택된 금속을 포함하고;
    - 반도체 층(106)이 질소, 플루오린, 염소 또는 규소를 추가로 포함하는 것인 TFT.
  7. 제3항에 있어서,
    - TFT가 픽셀 전극을 추가로 포함하고;
    - 보호 층(105)이 10 nm 내지 500 nm, 또는 50 내지 100 nm의 두께를 갖고;
    - 패시베이션 층(108)이 SiOx 또는 SiNx (여기서, x = 0.1 내지 3임)를 포함하는 것인 TFT.
  8. - 기판(100)을 제공하는 단계;
    - 기판(100) 상에 게이트 전극(101)을 침착 및 패턴화하는 단계;
    - 게이트 전극(101) 및 기판(100) 상에 게이트 절연체 층(102)을 침착시키는 단계
    를 포함하는, TFT의 제조 방법이며;
    상기 방법은
    - 게이트 절연체 층(102) 위쪽에 배열된 ITO를 포함하는 캐리어 주입 층(103)을 제공하고,
    - 캐리어 주입 층(103) 상에 침착된 Al을 포함하는 S/D 전극 층(104)을 제공하고,
    - IGZO, ITZO, ITO, IZO, IGO, HIZO, 또는 인듐 산화물 (In2O3)을 포함하는 반도체 층(106)을 제공하고, 여기서 TFT는 반도체 층이 게이트 절연체 층(102), 캐리어 주입 층(103), 및 S/D 전극 층(104)과 직접 접촉하도록 패턴화되고, 반도체 층(106)이 캐리어 주입 층(103) 및 S/D 전극 층(104) 위쪽에 배열되고,
    - 캐리어 주입 층(103)을 제공하는 것이 게이트 절연체 층(102) 상에 캐리어 주입 층(103)을 침착시키는 것을 포함하고,
    - ITO를 포함하는 보호 층(105)을 제공하고, 여기서 보호 층은 S/D 전극 층 상에 침착되고, 반도체 층(106)이 보호 층 상에 침착 및 패턴화되고,
    - 반도체 층(106)이 a) 게이트 절연체 층(102), b) 캐리어 주입 층(103)의 측부 표면, 및 c) S/D 전극 층(104)의 측부 표면과 직접 접촉하도록 제공되고,
    - 게이트 전극(101)을 침착 및 패턴화하는 것이 포토리소그래피 및 에칭 공정을 포함하고,
    - 게이트 전극 및 기판 상에 게이트 절연체 층(102)을 침착시키는 것이 화학 증착 (CVD)을 포함하고,
    - 캐리어 주입 층(103)을 제공하는 것이 캐리어 주입 층(103)의 스퍼터링을 포함하고,
    - 캐리어 주입 층(103) 상에 S/D 전극 층(104)을 침착시키는 것이 S/D 전극 층(104)의 스퍼터링을 포함하고,
    - TFT를 패턴화하는 것이 주입 층(103) 및 S/D 전극 층(104)의 1단계 포토리소그래피 및 에칭을 포함하고,
    - 반도체 층(106)을 제공하는 것이 스퍼터링, 스핀 코팅 또는 슬롯 다이 코팅을 통해 반도체 층을 침착시키는 것을 포함하고,
    - 반도체 층(106)을 제공하는 것이 포토리소그래피 및 에칭을 통해 반도체 층을 패턴화하는 것을 포함하는 것
    을 추가로 포함하는 것을 특징으로 하는, TFT의 제조 방법.
  9. 제8항에 있어서, TFT가 하부 게이트 및 하부 접촉 구성인 것인, TFT의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    - 방법이 패시베이션 층(108)을 제공하는 것을 추가로 포함하고, 여기서 패시베이션 층은 반도체 층(106) 상에 침착되거나;
    - 방법이 관능화 층(107) 및 패시베이션 층(108)을 제공하는 것을 추가로 포함하고, 여기서 관능화 층은 반도체 층(106) 상에 침착되고, 패시베이션 층은 관능화 층 상에 침착되는, TFT의 제조 방법.
  11. 제8항 또는 제9항에 있어서, 반도체 층(106)이 반도체 층(106)과 S/D 전극 층(104)의 측부 표면과의 접촉이 반도체 층(106)과 캐리어 주입 층(103)의 측부 표면과의 접촉보다 위쪽에서 발생하도록 제공되는, TFT의 제조 방법.
  12. 제8항 또는 제9항에 있어서,
    - 반도체 층(106)은 반도체 층(106)이 S/D 전극 층(104) 또는 주입 층(103) 아래에 위치하지 않도록 제공되고;
    - 방법이 관통 홀을 제공하는 것을 추가로 포함하고;
    - 방법이 픽셀 전극을 제공하는 것을 추가로 포함하는, TFT의 제조 방법.
  13. 제10항에 있어서,
    - 패시베이션 층(108) 또는 관능화 층(107)을 침착시키는 것이 CVD를 통한 코팅을 포함하고;
    - 방법이 관통 홀을 제공하는 것을 추가로 포함하고, 여기서 관통 홀이 포토리소그래피 및 에칭에 의해 형성되고;
    - 방법이 픽셀 전극을 제공하는 것을 추가로 포함하고, 여기서 픽셀 전극을 제공하는 것이 스퍼터링에 의해 픽셀 전극을 침착시키는 것을 포함하고;
    - 방법이 픽셀 전극을 제공하는 것을 추가로 포함하고, 여기서 픽셀 전극을 제공하는 것이 침착된 픽셀 전극을 포토리소그래피 및 에칭에 의해 패턴화하는 것을 포함하는 것인, TFT의 제조 방법.
  14. 제8항 또는 제9항에 있어서, 주입 층(103) 및 S/D 전극 층(104)을 제공하는 것이 포토리소그래피 및 에칭에 의해 주입 층(103) 및 S/D 전극 층(104)을 패턴화하여 한 쌍의 주입 층 및 한 쌍의 S/D 전극 층을 형성하는 것을 포함하는 것인, TFT의 제조 방법.
  15. 제14항에 있어서, 방법이 보호 층(105)을 제공하는 것을 포함하고, 주입 층(103), S/D 전극 층(104) 및 보호 층(105)을 제공하는 것이 포토리소그래피 및 에칭에 의해 주입 층(103), S/D 전극 층(104) 및 보호 층(105)을 패턴화하여 한 쌍의 주입 층, 한 쌍의 S/D 전극 층 및 한 쌍의 보호 층(105)을 형성하는 것을 포함하는 것인, TFT의 제조 방법.
  16. 제15항에 있어서,
    - 반도체 층(106)을 제공하는 것이, 한 쌍의 주입 층이 반도체 층(106)에 의해 서로 분리되고 한 쌍의 S/D 전극 층(104)이 반도체 층(106)에 의해 서로 분리되고 한 쌍의 보호 층(105)이 반도체 층(106)에 의해 서로 분리되도록 반도체 층(106)을 침착시키는 것을 포함하고, 여기서 한 쌍의 보호 층(105)은 한 쌍의 S/D 전극 층(104) 위쪽에 배치되고 그와 직접 접촉하며, 한 쌍의 S/D 전극 층(104)은 한 쌍의 주입 층(103) 위쪽에 배치되고 그와 직접 접촉하는 것인, TFT의 제조 방법.
  17. 제15항에 있어서,
    - 게이트 전극 층(101), 한 쌍의 S/D 전극 층(104), 한 쌍의 주입 층(103) 및 한 쌍의 보호 층(105)을 얻기 위한 에칭 공정이 건식 또는 습식 에칭이고;
    - 방법이 픽셀 전극을 제공하는 것을 추가로 포함하고, 여기서 반도체 층(106) 및 픽셀 전극 층을 얻기 위한 에칭 공정이 습식 에칭이고;
    - 방법이 관통 홀을 제공하는 것을 추가로 포함하고, 여기서 관통 홀을 형성하기 위한 에칭 공정이 건식 에칭인, TFT의 제조 방법.
  18. 제15항에 있어서,
    - S/D 전극 층 또는 한 쌍의 S/D 전극 층(104)이 Al 또는 이의 스택 또는 합금을 포함하고;
    - S/D 전극 층 또는 한 쌍의 S/D 전극 층(104)이 1 nm 내지 5 ㎛, 20 내지 100 nm, 50 내지 70 nm, 또는 60 nm의 두께를 갖고;
    - 게이트 전극 층(101)이 Al, Ti, Mo, Cu, Ag 또는 Nd 또는 이들의 스택 또는 합금으로부터 선택된 금속을 포함하고;
    - 게이트 전극 층(101)이 50 nm 내지 500 nm, 80 내지 400 nm, 100 내지 350 nm, 또는 300 nm의 두께를 갖고;
    - 주입 층 또는 한 쌍의 주입 층(103)이 1 nm 내지 200 nm, 또는 20 내지 100 nm의 두께를 갖고;
    - 게이트 절연체 층(102)이 금속 또는 전이 금속 산화물, 규소 이산화물 또는 -질화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 중합체 물질, 또는 유기 또는 무기 중합체를 포함하거나 또는 그로 이루어지고;
    - 게이트 절연체 층(102)이 10 nm 내지 3 ㎛, 50 내지 1000 nm, 100 내지 500 nm, 또는 300 nm의 두께를 갖고;
    - 기판 층(100)이 유리, 규소, 규소 이산화물, 금속 산화물, 전이 금속 산화물, 원소 금속, 중합체 물질, 폴리이미드 (PI), 폴리에틸렌 테레프탈레이트 (PET), 폴리메틸 메타크릴레이트 (PMMA), 폴리카르보네이트, 무기 및 유기 성분의 하이브리드, 또는 실리콘 산화물 및 폴리이미드를 포함하고;
    - 기판 층(100)이 임의로 50 ㎛ 내지 0.7 mm의 두께를 갖고;
    - 반도체 층(106)이 1 내지 100 nm, 또는 5 내지 30 nm의 두께를 갖고;
    - 보호 층 또는 한 쌍의 보호 층(105)이 10 nm 내지 500 nm, 또는 50 내지 100 nm의 두께를 갖는 것인, TFT의 제조 방법.
  19. 제8항 또는 제9항에 있어서,
    - 게이트 전극(101)이 Al, Mo, Cu, Ti, Nd, 이들의 스택 또는 합금, 및 Mo/Al/Mo 또는 Ti/Al/Ti의 스택으로 이루어진 군으로부터 선택된 금속을 포함하고;
    - 반도체 층(106)이 질소, 플루오린, 염소 또는 규소를 추가로 포함하는 것인, TFT의 제조 방법.
  20. 제1항 또는 제2항에 따른 TFT 또는 제8항 또는 제9항에 따른 방법으로부터 수득된 TFT를 포함하는 전자 장치.
  21. 제20항에 있어서, 디스플레이, OLED, LCD, EPD, 센서, TFT 스크린, RFID 칩 또는 태양 전지를 위한 활성 매트릭스 백 플레인(active matrix back plane)인 전자 장치.
  22. 삭제
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