JP2010204701A

JP2010204701A - データ処理装置

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Publication number: JP2010204701A
Application number: JP2009046185A
Authority: JP
Inventors: Keimei Kimura; 啓明木村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2009-02-27
Filing date: 2009-02-27
Publication date: 2010-09-16
Anticipated expiration: 2029-02-27
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Abstract

【課題】データを不揮発化する機能を備えたデータ処理装置において、電子回路のデータ待避及び電源オフを積極的に行い、その消費電力を抑制することが可能なデータ処理装置を提供する。
【解決手段】データ処理装置は、レジスタデータを取り扱う電子回路２１０と、前記電子回路の電源オン／オフ及び前記レジスタデータの待避／復帰を行う制御回路２２１と、前記電子回路からの要求に応じてモジュール相互間でのデータ転送処理を行う第１モジュール及び第２モジュール（例えばメモリＩ／Ｆコントローラ２２２とＩ／Ｏコントローラ２３１）と、を有して成り、前記制御回路は、第１モジュールと第２モジュールとの間でデータ転送処理が開始されるときに、前記レジスタデータを待避させて前記電子回路への電源供給を遮断し、前記データ転送処理が終了されるときに、前記電子回路への電源供給を再開して前記レジスタデータを復帰させる。
【選択図】図１４

Description

本発明は、データを不揮発化する機能を備えたデータ処理装置（論理演算回路、論理演算装置、ＣＰＵ［Central Processing Unit］、ＭＰＵ［Micro Processing Unit］、ＤＳＰ［Digital Signal Processor］などのプロセッサ、及び、これらを用いたパーソナルコンピュータ、ネットワークサーバ、モバイル機器、ゲーム機など）に関するものである。

従来より、データを不揮発化する機能を備えたデータ処理装置については、本願出願人から種々の技術が開示・提案されている（例えば、特許文献１を参照）。

特開２００８−２１０３５８号公報

しかし、上記従来のデータ処理装置を実用化する上では、種々検討すべき課題が多い。

本発明は、データを不揮発化する機能を備えたデータ処理装置を実用化する上での課題に鑑み、電子回路のデータ待避及び電源オフを積極的に行い、その消費電力を抑制することが可能なデータ処理装置を提供することを目的とする。

上記目的を達成するために、本発明に係るデータ処理装置は、レジスタデータを取り扱う電子回路と、前記電子回路の電源オン／オフ及び前記レジスタデータの待避／復帰を行う制御回路と、前記電子回路からの要求に応じてモジュール相互間でのデータ転送処理を行う第１モジュール及び第２モジュールと、を有して成り、前記制御回路は、第１モジュールと第２モジュールとの間でデータ転送処理が開始されるときに、前記レジスタデータを待避させて前記電子回路への電源供給を遮断し、前記データ転送処理が終了されるときに、前記電子回路への電源供給を再開して前記レジスタデータを復帰させる構成（第１の構成）とされている。

なお、上記第１の構成から成るデータ処理装置において、前記制御回路は、前記電子回路に対するウェイト指示をトリガとして、前記レジスタデータの待避処理と前記電子回路の電源オフ処理を行い、前記電子回路に対するウェイト解除指示をトリガとして、前記電子回路の電源オン処理と前記レジスタデータの復帰処理を行う構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成るデータ処理装置において、前記電子回路は、前記レジスタデータを保持するための手段として、揮発性記憶部と不揮発性記憶部とを有して成るＣＰＵである構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成るデータ処理装置において、第１モジュールは、メインメモリのアクセス制御を行うメモリインタフェイスコントローラであり、第２モジュールは、外部メモリのアクセス制御を行う入出力コントローラである構成（第４の構成）にするとよい。

本発明に係るデータ処理装置であれば、電子回路のデータ待避及び電源オフを積極的に行い、その消費電力を抑制することが可能となる。

本発明の第１の実施の形態に係るデータ制御装置の動作原理を説明する模式的ブロック構成図である。本発明の第１の実施の形態に係るデータ制御装置の動作原理を説明する模式的動作波形図である。本発明の第１の実施の形態の比較例に係るデータ制御装置の模式的ブロック構成図である。本発明の第１の実施の形態の比較例に係るデータ制御装置の模式的動作波形図である。本発明の第１の実施の形態に係るデータ制御装置の模式的ブロック構成図である。本発明の第１の実施の形態に係るデータ制御装置の動作例であって、一次側電源電圧ＶＤＤ１，二次側電源電圧ＶＤＤ２、リセット信号ＲＳＴｎ、電圧レベル検出信号ＶＤＴおよび制御信号ＣＬＳの動作波形図である。本発明の第２の実施の形態に係るデータ制御装置であって、データ退避／復帰制御を実行するデータ制御装置の模式的ブロック構成図である。本発明の第２の実施の形態に係るデータ制御装置の動作シーケンスを説明する状態遷移図である。本発明の第２の実施の形態に係るデータ制御装置の動作例であって、一次側電源電圧ＶＤＤ１，二次側電源電圧ＶＤＤ２、リセット信号ＲＳＴｎ、電圧レベル検出信号ＶＤＴ、データ復帰制御信号ＤＳＣＳおよびデータ退避制御信号ＤＲＣＳの動作波形図である。本発明の第３の実施の形態に係るデータ制御装置であって、不揮発性ＣＰＵに適用可能なデータ制御装置の模式的ブロック構成図である。本発明の第３の実施の形態に係るデータ制御装置を適用する不揮発性ＣＰＵの模式的ブロック構成例である。図１１に示される不揮発性ＣＰＵに適用される不揮発性記憶ゲートの模式的回路構成例である。本発明の第３の実施の形態に係るデータ制御装置の動作波形であって、不揮発性ＣＰＵを制御する時の動作タイミングチャート図である。本発明に係るデータ処理装置の一実施形態を示すブロック図である。初期化／データ復帰処理の一例を示すフローチャートである。通常動作の一例を示すフローチャートである。電源低下時におけるデータ待避処理の一例を示すフローチャートである。イニシャル読出しの作用を説明するためのタイミングチャート（イニシャル読出あり）である。イニシャル読出しの作用を説明するためのタイミングチャート（イニシャル読出なし）である。ビデオメモリ３３０のデータ待避処理（ミラーリング処理）を説明するためのタイミングチャートである。

以下では、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

［第１の実施の形態］
本発明の第１の実施の形態に係るデータ制御装置１２の原理的ブロック構成は、図１に示すように、一次側電源電圧ＶＤＤ１が供給される一次側電源線ＶＤＬ１と、二次側電源電圧ＶＤＤ２が供給される二次側電源線ＶＤＬ２と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置され、一次側電源電圧ＶＤＤ１を二次側電源電圧ＶＤＤ２に変換する電源電圧変換部１４と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置される検出・制御部１５とを備える。図１に示すように、二次側電源線ＶＤＬ２に接続される制御対象回路１０は、検出・制御部１５を介して、一次側電源線ＶＤＬ１にも接続されている。

ここで、一次側電源電圧ＶＤＤ１と、二次側電源電圧ＶＤＤ２からなる二系統の電源を使用するデータ制御装置１２の場合、二次側電源電圧ＶＤＤ２の系統の電源を使用する制御対象回路１０は、二次側電源電圧ＶＤＤ２±１０％ＶＤＤ２の範囲内で動作可能であると仮定する。

図１に示すデータ制御装置１２の動作は、図２に示すように表される。

（ａ）図２において、電源ＯＦＦ以前は、一次側電源線ＶＤＬ１および二次側電源線ＶＤＬ２には、それぞれ一次側電源電圧ＶＤＤ１、二次側電源電圧ＶＤＤ２（ＶＤＤ２＜ＶＤＤ１）が供給されている。

（ｂ）次に、一次側電源線ＶＤＬ１に供給される一次側電源電圧ＶＤＤ１が、ＶＤＤ１検出電圧レベルＶ_LV１レベル（９０％ＶＤＤ１）と比較して電源遮断（電源ＯＦＦ）を検知することで、一次側電源電圧ＶＤＤ１が、電源ＯＦＦと見なされる。一次側電源線ＶＤＬ１に供給される一次側電源電圧ＶＤＤ１は、図２に示すように、所定の時定数で電圧降下する。一方、二次側電源線ＶＤＬ２に供給される二次側電源電圧ＶＤＤ２は、一定状態が保持された後、所定の時定数で電圧降下する。

（ｃ）次に、二次側電源線ＶＤＬ２に供給される二次側電源電圧ＶＤＤ２が、ＶＤＤ２検出電圧レベルＶ_LV２（９０％ＶＤＤ２）と比較して電源遮断（電源ＯＦＦ）を検知することで、二次側電源電圧ＶＤＤ２が、電源ＯＦＦと見なされ、制御対象回路１０は動作不可能状態となる。

一次側電源電圧ＶＤＤ１がＶＤＤ１検出電圧レベルＶ_LV１となり、一次側電源電圧ＶＤＤ１が電源ＯＦＦと見なされる時点から、二次側電源電圧ＶＤＤ２がＶＤＤ２検出電圧レベルＶ_LV２となり、制御対象回路１０が動作不可能となる時点までの期間が、電源遮断検知後の制御対象回路１０のデータ退避／復帰等のバックアップの処理可能期間ＴＷ１である。

本発明の第１の実施の形態に係るデータ制御装置によれば、二次側電源電圧ＶＤＤ２より供給電圧が高い別系統の一次側電源電圧ＶＤＤ１（ＶＤＤ２＜ＶＤＤ１）を監視し、一次側電源電圧ＶＤＤ１がＶＤＤ１検出電圧レベルＶ_LV１と比較して電源遮断（電源ＯＦＦ）を検知することで、二次側電源線ＶＤＬ２の二次側電源電圧ＶＤＤ２が下降する前に電源遮断を検出することが可能となる。したがって、電源遮断検知後の制御対象回路１０の処理可能期間ＴＷ１を広く設定することができる。

一方、本発明の第１の実施の形態の比較例に係るデータ制御装置の模式的ブロック構成は、図３に示すように、一次側電源電圧ＶＤＤ１が供給される一次側電源線ＶＤＬ１と、二次側電源電圧ＶＤＤ２が供給される二次側電源線ＶＤＬ２と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置され、一次側電源電圧ＶＤＤ１を二次側電源電圧ＶＤＤ２に変換する電圧変換器４とを備える。図３に示すように、二次側電源線ＶＤＬ２に接続される制御対象回路３は、一次側電源線ＶＤＬ１には接続されていない。

図３に示すデータ制御装置の動作は、図４に示すように表される。

（ａ）図３において、電源ＯＦＦ以前は、二次側電源線ＶＤＬ２には、二次側電源電圧ＶＤＤ２が供給されている。同様に、一次側電源線ＶＤＬ１には、一次側電源電圧ＶＤＤ１が供給されている。

（ｂ）次に、二次側電源線ＶＤＬ２に供給される二次側電源電圧ＶＤＤ２が、ＶＤＤ２検出電圧レベルＶ_LV２レベル（９５％ＶＤＤ２）と比較して電源遮断（電源ＯＦＦ）を検知することで、二次側電源電圧ＶＤＤ２が、電源ＯＦＦと見なされる。二次側電源線ＶＤＬ２に供給される二次側電源電圧ＶＤＤ２は、図４に示すように、所定の時定数で電圧降下する。

（ｃ）次に、二次側電源線ＶＤＬ２に供給される二次側電源電圧ＶＤＤ２が、ＶＤＤ２検出電圧レベルＶ_LV２（９０％ＶＤＤ２）と比較して電源遮断を検知することで、制御対象回路３は、動作不可能となる。

二次側電源電圧ＶＤＤ２がＶＤＤ２検出電圧レベルＶ_LV２（９５％ＶＤＤ２）となって、電源ＯＦＦと見なされる時点から、ＶＤＤ２検出電圧レベルＶ_LV２（９０％ＶＤＤ２）となり、制御対象回路３が、動作不可能となる時点までの期間が、電源遮断検知後の制御対象回路３のデータ退避／復帰等のバックアップの処理可能期間ＴＷ２である。

比較例に係るデータ制御装置の動作は、図４に示すように、制御対象回路３が接続される二次側電源線ＶＤＬ２の二次側電源電圧ＶＤＤ２のみを監視して電源遮断を検知する。すなわち、二次側電源電圧ＶＤＤ２が下降してから電源遮断を検知するため、電源遮断検知後の処理可能時間ＴＷ２が短い。

別系統の一次側電源電圧ＶＤＤ１の電圧レベルを監視して電源遮断を検知する場合、二次側電源電圧ＶＤＤ２を監視して電源遮断を検知する場合と比較して、検知する電圧レベルを低く設定することができる。

別系統の一次側電源電圧ＶＤＤ１を監視する場合、上述のように、一次側電源電圧ＶＤＤ１が、ＶＤＤ１検出電圧レベルＶ_LV１レベル（９０％ＶＤＤ１）と比較して電源遮断（電源ＯＦＦ）を検知することで、一次側電源電圧ＶＤＤ１が、電源ＯＦＦと見なされことから、検知レベルが通常動作電圧（ＶＤＤ１）の９０％である。

これに対して、二次側電源線ＶＤＬ２の二次側電源電圧ＶＤＤ２を監視する場合、図４に示すように、検知レベルが通常動作電圧（ＶＤＤ２）の９５％である。

したがって、本発明の第１の実施の形態に係るデータ制御装置の方が、比較例に比べて電源の揺らぎを吸収できる確率も高くなる。

（詳細ブロック構成）
本発明の第１の実施の形態に係るデータ制御装置１２は、図５に詳細な模式的ブロック構成を示すように、一次側電源電圧ＶＤＤ１が供給される一次側電源線ＶＤＬ１と、二次側電源電圧ＶＤＤ２が供給される二次側電源線ＶＤＬ２と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置され，一次側電源電圧ＶＤＤ１を二次側電源電圧ＶＤＤ２に変換する電圧変換部１４と、一次側電源線ＶＤＬ１に接続され，電圧レベル検知信号ＶＤＴを出力する電圧レベル検出部１８と、二次側電源線ＶＤＬ２に接続され，リセット信号ＲＳＴｎを出力するリセット信号発生部１６と、電圧レベル検出部１８より電圧レベル検知信号ＶＤＴ，リセット信号発生部１６よりリセット信号ＲＳＴｎを受信して、制御信号ＣＬＳを出力する制御信号発生部２０とを備える。

二次側電源線ＶＤＬ２には、図５に示すように、制御対象回路１０が接続され、データ制御装置１２内のリセット信号発生部１６よりリセット信号ＲＳＴｎ、制御信号発生部２０より制御信号ＣＬＳを受信している。

また、図５において、キャパシタＣ１、Ｃ２は、それぞれ一次側電源線ＶＤＬ１、二次側電源線ＶＤＬ２の有する寄生キャパシタである。

（動作タイミングチャート）
図６は、図５に示すデータ制御装置の動作例を示す。図６においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２の電源変動波形が示され、さらに、これらの電源変動波形に対応して、リセット信号ＲＳＴｎ、電圧レベル検出信号ＶＤＴおよび制御信号ＣＬＳの動作波形がそれぞれ示されている。

（ａ）まず、時刻ｔ０〜時刻ｔ１の期間においては、電源はオフ状態にある。負論理のリセット信号ＲＳＴｎはオン状態、電圧レベル検出信号ＶＤＴはオフ状態、制御信号ＣＬＳは待機状態にある。

（ｂ）次に、時刻ｔ１において、電源をオンにする。

（ｃ）次に、時刻ｔ１〜時刻ｔ２の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２の動作波形は上昇し、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶ_RSTに到達すると、リセット信号ＲＳＴｎがオフ状態になる。

（ｄ）次に、時刻ｔ２において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶ_LV１に到達すると、電圧レベル検出信号ＶＤＴはオン状態になる。

（ｅ）次に、時刻ｔ２〜時刻ｔ３の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２ともにオン状態が保持される。時刻ｔ２の直後において、制御信号ＣＬＳは待機状態からオン状態となり、制御信号発生部２０から制御対象回路１０に対して制御信号ＣＬＳが出力される。その後、待機状態が保持される。

（ｆ）次に、時刻ｔ３〜ｔ４の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶ_LV１よりも低くなり、二次側電源電圧ＶＤＤ２の値も低下し、かつリセット電圧レベルＶ_RSTよりも高い場合には、リセット信号ＲＳＴｎはオフ状態を保持するが、電圧レベル検出信号ＶＤＴはオフ状態となる。制御信号ＣＬＳは、待機状態が保持される。

（ｇ）次に、時刻ｔ４〜ｔ５の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶ_LV１よりも高くなり、かつ二次側電源電圧ＶＤＤ２の値も上昇し、リセット電圧レベルＶ_RSTよりも高い場合には、リセット信号ＲＳＴｎはオフ状態を保持するが、電圧レベル検出信号ＶＤＴはオン状態となる。制御信号ＣＬＳは、待機状態が保持される。

（ｈ）次に、時刻ｔ５〜ｔ６の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶ_LV１よりも低くなると、電圧レベル検出信号ＶＤＴはオフ状態となる。制御信号ＣＬＳはオン状態となり、制御信号発生部２０から制御対象回路１０に対して、制御信号ＣＬＳが出力される。その後、待機状態が保持される。

さらに一次側電源電圧ＶＤＤ１の値が低下して、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶ_RSTよりも低くなる場合には、リセット信号ＲＳＴｎはオン状態となる。

さらに、一次側電源電圧ＶＤＤ１が上昇して、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶ_RSTよりも高くなる場合には、リセット信号ＲＳＴｎはオフ状態となる。

さらに、一次側電源電圧ＶＤＤ１が上昇して、ＶＤＤ１検知電圧レベルＶ_LV１よりも高くなる場合には、リセット信号ＲＳＴｎはオフ状態が保持され、電圧レベル検出信号ＶＤＴはオン状態になる。

（ｉ）次に、時刻ｔ６〜時刻ｔ７の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２ともにオン状態が保持される。時刻ｔ６の直後において、制御信号ＣＬＳは待機状態からオン状態となり、制御信号発生部２０から制御対象回路１０に対して制御信号ＣＬＳが出力される。その後、待機状態が保持される。

（ｊ）次に、時刻ｔ７において、電源をオフにする。

（ｋ）次に、時刻ｔ７〜時刻ｔ８の期間においては、一次側電源電圧ＶＤＤ１の動作波形は降下し、一方、二次側電源電圧ＶＤＤ２の動作波形は略一定値を保持する。

（ｌ）次に、時刻ｔ８において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶ_LV１に到達すると、リセット信号ＲＳＴｎはオフ状態を保持するが、電圧レベル検出信号ＶＤＴはオフ状態になる。

（ｍ）次に、時刻ｔ８〜時刻ｔ９の期間においては、一次側電源電圧ＶＤＤ１は、図６に示すように、所定の時定数で電圧降下する。一方、二次側電源電圧ＶＤＤ２は、一定状態が保持された後、所定の時定数で電圧降下する。時刻ｔ８の直後において、制御信号ＣＬＳは待機状態からオン状態となり、制御信号発生部２０から制御対象回路１０に対して、制御信号ＣＬＳが出力される。

（ｎ）次に、時刻ｔ９において、二次側電源電圧ＶＤＤ２が、リセット電圧レベルＶ_RSTに到達して、電源遮断（電源ＯＦＦ）を検知することで、制御対象回路１０は動作不可能となる。同時に、リセット信号ＲＳＴｎはオン状態となり、電圧レベル検出信号ＶＤＴはオフ状態を保持し、制御信号ＣＬＳは待機状態となる。

本発明の第１の実施の形態に係るデータ制御装置によれば、二系統の電源線を有する制御対象回路システムに適用する場合、電源線の有するキャパシタによる時定数を利用していないため、電源遮断後の電圧確保を行うためのコンデンサの容量を小さくすることができる。

また、本発明の第１の実施の形態に係るデータ制御装置によれば、電源線上のノイズ等により電源電圧の値が変動した場合においても、無駄なバックアップ処理（データ退避／復帰）を抑制することができる。

［第２の実施の形態］
（データ制御装置）
本発明の第２の実施の形態に係るデータ制御装置であって、データ退避／復帰制御動作を実行するデータ制御装置１２は、図７に示すように、一次側電源電圧ＶＤＤ１が供給される一次側電源線ＶＤＬ１と、二次側電源電圧ＶＤＤ２が供給される二次側電源線ＶＤＬ２と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置され，一次側電源電圧ＶＤＤ１を二次側電源電圧ＶＤＤ２に変換する電圧変換部１４と、一次側電源線ＶＤＬ１に接続され，電圧レベル検知信号ＶＤＴを出力する電圧レベル検出部１８と、二次側電源線ＶＤＬ２に接続され，リセット信号ＲＳＴｎを出力するリセット信号発生部１６と、電圧レベル検出部１８より電圧レベル検知信号ＶＤＴ，リセット信号発生部１６よりリセット信号ＲＳＴｎを受信して、データ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳを出力する制御信号発生部２０とを備える。

二次側電源線ＶＤＬ２には、図７に示すように、制御対象回路３０が接続され、データ制御装置１２内のリセット信号発生部１６よりリセット信号ＲＳＴｎ、制御信号発生部２０よりデータ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳを受信している。

制御対象回路３０は、図７に示すように、主動作部３２と、不揮発性記憶部３６と、主動作部３２と不揮発性記憶部３６との間のデータインタフェース制御部３４とを備える。

図７に示すように、制御対象回路３０内の主動作部３２、データインタフェース制御部３４、および不揮発性記憶部３６は、データ制御装置１２内のリセット信号発生部１６よりリセット信号ＲＳＴｎを受信し、また、データインタフェース制御部３４は、制御信号発生部２０よりデータ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳを受信している。

また、図７において、キャパシタＣ１、Ｃ２は、それぞれ一次側電源線ＶＤＬ１、二次側電源線ＶＤＬ２の有する寄生キャパシタである。

（データ制御装置の動作シーケンス）
本発明の第２の実施の形態に係るデータ制御装置１２の動作シーケンスを図８に示す状態遷移図を用いて説明する。

リセット状態Ｓ１とは、データ制御装置１２がリセット状態のままホールドされ、動作していない状態を示す。

電源復帰待ち状態Ｓ２とは、一次側電源電圧ＶＤＤ１が所定の閾値電圧Ｖｔｈ１（例えば、ＶＤＤ１検出電圧レベルＶ_LV１）になるまで待機している状態を示す。

データ復帰信号出力状態Ｓ３とは、データ制御装置１２から制御対象回路３０に対してデータ復帰制御信号ＤＳＣＳを送信し、制御対象回路３０内の不揮発性記憶部３６からデータを復帰している状態を示す。

電源監視状態Ｓ４とは、一次側電源電圧ＶＤＤ１が所定の閾値電圧Ｖｔｈ１（例えば、ＶＤＤ１検出電圧レベルＶ_LV１）を下回るレベルかどうかをチェックし、監視している状態を示す。

データ退避信号出力状態Ｓ５とは、データ制御装置１２から制御対象回路３０に対してデータ退避制御信号ＤＲＣＳを送信し、制御対象回路３０内の不揮発性記憶部３６にデータを退避している状態を示す。

―動作シーケンス―
（ａ）まず、リセット状態Ｓ１において、ＲＳＴｎ＝“１”で示されるように、リセット信号ＲＳＴｎをオフ状態にすると、リセット状態Ｓ１から電源復帰待ち状態Ｓ２に状態遷移する。

（ｂ）次に、電源復帰待ち状態Ｓ２において、ＲＳＴｎ＝“０”で示されるように、リセット信号ＲＳＴｎをオン状態にすると、電源復帰待ち状態Ｓ２からリセット状態Ｓ１に状態遷移する。

（ｃ）次に、電源復帰待ち状態Ｓ２において、ＶＤＴ＝“１”で示されるように、電圧レベル検知信号ＶＤＴをオン状態にすると、電源復帰待ち状態Ｓ２からデータ復帰信号出力状態Ｓ３に状態遷移する。

（ｄ）次に、データ復帰信号出力状態Ｓ３から電源監視状態Ｓ４に状態遷移する。

（ｅ）次に、電源監視状態Ｓ４において、ＶＤＴ＝“０”で示されるように、電圧レベル検知信号ＶＤＴをオフ状態にすると、電源監視状態Ｓ４からデータ退避信号出力状態Ｓ５に状態遷移する。

（ｆ）次に、データ退避信号出力状態Ｓ５から電源復帰待ち状態Ｓ６に状態遷移する。

（ｇ）次に、電源復帰待ち状態Ｓ６において、ＶＤＴ＝“１”で示されるように、電圧レベル検知信号ＶＤＴをオン状態にすると、電源復帰待ち状態Ｓ６からデータ退避信号出力状態Ｓ５に状態遷移する。

（ｈ）次に、電源復帰待ち状態Ｓ６において、ＲＳＴｎ＝“０”で示されるように、リセット信号ＲＳＴｎをオフ状態にすると、電源復帰待ち状態Ｓ６からリセット状態Ｓ１に状態遷移する。

（動作タイミングチャート）
図９は、図７に示すデータ制御装置１２の動作例を示す。図９においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２の電源変動波形が示され、さらに、これらの電源変動波形に対応して、リセット信号ＲＳＴｎ、電圧レベル検出信号ＶＤＴ、データ復帰制御信号ＤＳＣＳおよびデータ退避制御信号ＤＲＣＳの動作波形が各々示されている。

（ａ）まず、時刻ｔ０〜時刻ｔ１の期間においては、電源はオフ状態にある。負論理のリセット信号ＲＳＴｎはオン状態、電圧レベル検出信号ＶＤＴはオフ状態、データ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳはオフ状態にある。

（ｂ）次に、時刻ｔ１において、電源をオンにする。

（ｅ）次に、時刻ｔ２〜時刻ｔ３の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２ともにオン状態が保持される。時刻ｔ２の直後において、データ復帰制御信号ＤＳＣＳはオフ状態からオン状態となり、制御信号発生部２０から制御対象回路３０のデータインタフェース制御部３４に対して、データ復帰制御信号ＤＳＣＳが出力される。その後、オフ状態が保持される。

（ｆ）次に、時刻ｔ３〜ｔ４の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶ_LV１よりも低くなり、かつ二次側電源電圧ＶＤＤ２の値も低下し、リセット電圧レベルＶ_RSTよりも高い場合には、リセット信号ＲＳＴｎはオフ状態を保持するが、電圧レベル検出信号ＶＤＴはオフ状態となる。データ復帰制御信号ＤＳＣＳは、オフ状態が保持される。

（ｇ）次に、時刻ｔ４〜ｔ５の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶ_LV１よりも高くなり、かつ二次側電源電圧ＶＤＤ２の値も上昇し、リセット電圧レベルＶ_RSTよりも高い場合には、リセット信号ＲＳＴｎはオフ状態を保持するが、電圧レベル検出信号ＶＤＴはオン状態となる。データ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳはオフ状態にある。

（ｈ）次に、時刻ｔ５〜ｔ６の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶ_LV１よりも低くなると、電圧レベル検出信号ＶＤＴはオフ状態となる。ここで、データ退避制御信号ＤＲＣＳは、オン状態となり、制御信号発生部２０から制御対象回路３０のデータインタフェース制御部３４に対して、データ退避制御信号ＤＲＣＳが出力される。その後、オフ状態が保持される。

さらに、一次側電源電圧ＶＤＤ１が上昇し、二次側電源電圧ＶＤＤ２がリセット電圧レベルＶ_RSTよりも高くなる場合には、リセット信号ＲＳＴｎはオフ状態となる。

（ｉ）次に、時刻ｔ６〜時刻ｔ７の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２ともにオン状態が保持される。時刻ｔ６の直後において、データ復帰制御信号ＤＳＣＳはオフ状態からオン状態となり、制御信号発生部２０から制御対象回路３０のデータインタフェース制御部３４に対して、データ復帰制御信号ＤＳＣＳが出力される。その後、オフ状態が保持される。

（ｊ）次に、時刻ｔ７において、電源をオフにする。

（ｋ）次に、時刻ｔ７〜時刻ｔ８の期間においては、一次側電源電圧ＶＤＤ１の動作波形は降下し、一方、二次側電源電圧ＶＤＤ２の動作波形は略一定値を保持される。

（ｍ）次に、時刻ｔ８〜時刻ｔ９の期間においては、一次側電源電圧ＶＤＤ１は、図９に示す通り、所定の時定数で電圧降下する。一方、二次側電源電圧ＶＤＤ２は、一定状態が保持された後、所定の時定数で電圧降下する。時刻ｔ８の直後において、データ退避制御信号ＤＲＣＳはオフ状態からオン状態となり、制御信号発生部２０から制御対象回路３０のデータインタフェース制御部３４に対してデータ退避制御信号ＤＲＣＳが出力される。

（ｎ）次に、時刻ｔ９において、二次側電源電圧ＶＤＤ２が、リセット電圧レベルＶ_RSTに到達して、電源遮断（電源ＯＦＦ）を検知することで、二次側電源電圧ＶＤＤ２が、電源ＯＦＦと見なされ、制御対象回路３０は動作不可能状態となる。同時に、リセット信号ＲＳＴｎはオン状態となり、電圧レベル検出信号ＶＤＴはオフ状態を保持し、データ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳは共にオフ状態となる。

電源復帰時においては、一次側電源電圧ＶＤＤ１の電圧レベルを監視し、一次側電源電圧ＶＤＤ１がＶＤＤ１検出電圧レベルＶ_LV１と比較して、ＶＤＤ１＞Ｖ_LV１になったことを検知して、電源復帰状態を検出する。結果として、データ制御装置１２から制御対象回路３０のデータインタフェース制御部３４にデータ復帰制御信号ＤＳＣＳを出力する。上記の場合、二次側電源電圧ＶＤＤ２の電源監視は、二次側電源電圧ＶＤＤ２より電源供給されるデータ制御装置１２のリセット信号発生部１６にのみ適用される。

本発明の第２の実施の形態に係るデータ制御装置によれば、電源遮断／投入を検知し、データのバックアップ（データ退避／復帰）を要求する信号を出力するに際して、十分なバックアップ処理のための処理可能期間を確保するができる。

また、本発明の第２の実施の形態に係るデータ制御装置によれば、二系統の電源線を有する制御対象回路システムに適用する場合、電源線の有するキャパシタによる時定数を利用していないため、電源遮断後の電圧確保を行うためのコンデンサの容量を小さくすることができる。

また、本発明の第２の実施の形態に係るデータ制御装置によれば、電源線上のノイズ等により電源電圧の値が変動した場合においても、無駄なバックアップ処理（データ退避／復帰）を抑制することができる。

［第３の実施の形態］
（データ制御装置）
本発明の第３の実施の形態に係るデータ制御装置であって、不揮発性ＣＰＵ４０を制御対象とするデータ制御装置１２は、図１０に示すように、一次側電源電圧ＶＤＤ１が供給される一次側電源線ＶＤＬ１と、二次側電源電圧ＶＤＤ２が供給される二次側電源線ＶＤＬ２と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置され，一次側電源電圧ＶＤＤ１を二次側電源電圧ＶＤＤ２に変換する電圧変換部１４と、一次側電源線ＶＤＬ１に接続され，電圧レベル検知信号ＶＤＴを出力する電圧レベル検出部１８と、二次側電源線ＶＤＬ２に接続され，リセット信号ＲＳＴｎを出力するリセット信号発生部１６と、電圧レベル検出部１８より電圧レベル検知信号ＶＤＴ，リセット信号発生部１６よりリセット信号ＲＳＴｎを受信する制御信号発生部２０とを備える。

制御信号発生部２０は、不揮発性ＣＰＵ４０に対して、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子両端短絡信号ＦＲＳＴ、および強誘電体素子駆動用信号ＰＬ１,ＰＬ２を出力する。また、制御信号発生部２０から出力されるクロックイネーブル信号ＣＬＫＥＮと、クロック生成装置４２からの出力信号は、ＡＮＤゲート４４に入力され、ＡＮＤゲート４４の出力信号は不揮発性ＣＰＵ４０に入力されている。

二次側電源線ＶＤＬ２には、図１０に示すように、不揮発性ＣＰＵ４０が接続され、データ制御装置１２内のリセット信号発生部１６よりリセット信号ＲＳＴｎ、制御信号発生部２０より、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子両端短絡信号ＦＲＳＴ、および強誘電体素子駆動用信号ＰＬ１,ＰＬ２を受信している。また、不揮発性ＣＰＵ４０は、ＡＮＤゲート４４を介してクロック信号ＣＬＫを受信している。

また、図１０において、キャパシタＣ１、Ｃ２は、それぞれ一次側電源線ＶＤＬ１、二次側電源線ＶＤＬ２の有する寄生キャパシタである。

（不揮発性ＣＰＵの構成例）
本発明の第３の実施の形態に係るデータ制御装置を適用する不揮発性ＣＰＵ４０の模式的ブロック構成は、図１１に示すように、命令処理部１０２と、命令処理部１０２に接続され、命令処理部１０２から演算制御信号ＡＣＳを受信する演算処理部１１０と、演算処理部１１０に接続され、演算処理部１１０から演算出力信号ｚを受信する演算結果記憶部１０４と、演算結果記憶部１０４および命令処理部１０２に接続され、出力信号ａを演算処理部１１０に供給するスイッチブロック１０６と、スイッチブロック１０６および命令処理部１０２に接続され、命令処理部１０２からスイッチ制御信号ＳＣＳを受信し、出力信号ｂを演算処理部１１０に供給するスイッチブロック１０８とを備える。

プログラム／データ入出力線１１２を介して、命令処理部１０２には、プログラム／データ入力端子１１２ａが接続され、スイッチブロック１０８には、プログラム／データ出力端子１１２ｂが接続される。

また、図１１に示すように、不揮発性ＣＰＵ４０には、制御信号入出力線１１４を介して、制御信号入力端子１１４ｂおよび制御信号出力端子１１４ａが接続される。

また、図１１に示すように、不揮発性ＣＰＵ４０には、クロック制御端子９２を介してクロック信号ＣＬＫが供給され、不揮発動作用制御線１００に接続される不揮発動作制御端子９４を介して、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子駆動用信号ＰＬ１およびＰＬ２、強誘電体素子両端短絡信号ＦＲＳＴが供給される。

また、図１１に示すように、命令処理部１０２は、不揮発性記憶ゲート５０を有する論理回路ブロック５８を備え、演算結果記憶部１０４は、不揮発性記憶ゲート５０を有する論理回路ブロック５４を備え、演算処理部１１０は、不揮発性記憶ゲート５０を有する論理回路ブロック５６を備える。

（不揮発性記憶ゲートの構成例）
本発明の第３の実施の形態に係るデータ制御装置の制御対象である不揮発性ＣＰＵ４０に適用可能な不揮発性記憶ゲート５０の構成例は、図１２に示すように、第１および第２の不揮発性記憶部（ＮＶＳＥ）３６₁ ,３６₂と、第１の不揮発性記憶部３６₁に隣接して配置され、第１の不揮発性記憶部３６₁へのデータ書込みおよび第１の不揮発性記憶部３６₁からのデータ読出しのための外部制御信号を受信する第１のデータインタフェース制御部３４₁と、第２の不揮発性記憶部３６₂に隣接して配置され、第２の不揮発性記憶部３６₂へのデータ書込みおよび第２の不揮発性記憶部３６₂からのデータ読出しのための外部制御信号を受信する第２のデータインタフェース制御部３４₂と、第１のデータインタフェース制御部３４₁および第２のデータインタフェース制御部３４₂に隣接して配置され、データ入力端子からデータ入力信号Ｄ、クロック入力端子からクロック信号ＣＬＫを受信し、データ出力端子からデータ出力信号Ｑを出力する揮発性記憶部（ＶＳＥ）３５とを備える。

図１２に示すように、第１の不揮発性記憶部（ＮＶＳＥ）３６₁は、ＭＯＳトランジスタＱ１ａ，Ｑ１ｂと、強誘電体キャパシタ５１ａ，５１ｂとを備え、第２の不揮発性記憶部（ＮＶＳＥ）３６₂は、ＭＯＳトランジスタＱ２ａ，Ｑ２ｂと、強誘電体キャパシタ５２ａ，５２ｂとを備える。

図１２に示すように、揮発性記憶部（ＶＳＥ）３５は、インバータ６０，６１，６４，７０，７２，７４と、パススイッチ６２，６６，６８と、マルチプレクサ８４，８６とを備える。

図１２に示す通り、第１のデータインタフェース制御部３４₁は、インバータ７６と、パススイッチ７８とを備え、第２のデータインタフェース制御部３４₂は、インバータ８０と、パススイッチ８２とを備える。

インバータ６１の入力端は、データ入力信号Ｄの印加端に接続されている。インバータ６１の出力端は、インバータ６０の入力端に接続されている。インバータ６０の出力端はパススイッチ６６を介して、マルチプレクサ８４の第１入力端（１）に接続されている。さらに、インバータ６０の出力端は、インバータ６４の入力端に接続され、インバータ６４の出力端は、パススイッチ６２を介してインバータ６０の入力端に接続されている。

マルチプレクサ８４の出力端は、インバータ７２の入力端に接続されている。インバータ７２の出力端は、インバータ７４の入力端に接続されている。インバータ７４の出力端はデータ出力信号Ｑの引出端に接続されている。マルチプレクサ８６の第１入力端（１）は、インバータ７２の出力端に接続されている。マルチプレクサ８６の出力端は、インバータ７０の入力端に接続されている。インバータ７０の出力端は、パススイッチ６８を介して、マルチプレクサ８４の第１入力端（１）に接続されている。

このように、不揮発性記憶ゲート５０は、図１２に示す通り、ループ状に接続された２つの論理ゲート（図１２ではインバータ７２，７０）を用いて、入力されたデータ入力信号Ｄを保持するループ構造部ＬＯＯＰ（図中の８４，７２，８６，７０で囲まれた部分）を有する揮発性記憶部（ＶＳＥ）３５を備える。

インバータ７６の入力端はマルチプレクサ８４の第１入力端（１）に接続されている。インバータ７６の出力端は、パススイッチ７８を介して、マルチプレクサ８６の第２入力端（０）に接続されている。インバータ８０の入力端は、マルチプレクサ８６の第１入力端（１）に接続されている。インバータ８０の出力端は、パススイッチ８２を介して、マルチプレクサ８４の第２入力端（０）に接続されている。

強誘電体キャパシタ５１ａの正極端は、第１プレートラインに接続され、強誘電体素子駆動用信号ＰＬ１が供給される。強誘電体キャパシタ５１ａの負極端は、マルチプレクサ８６の第２入力端（０）に接続されている。強誘電体キャパシタ５１ａの両端間には、ＭＯＳトランジスタＱ１ａが接続されている。ＭＯＳトランジスタＱ１ａのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。

強誘電体キャパシタ５１ｂの正極端は、マルチプレクサ８６の第２入力端（０）に接続されている。強誘電体キャパシタ５１ｂの負極端は、第２プレートラインに接続され、強誘電体素子駆動用信号ＰＬ２が供給される。強誘電体キャパシタ５１ｂの両端間には、ＭＯＳトランジスタＱ１ｂが接続されている。ＭＯＳトランジスタＱ１ｂのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。

強誘電体キャパシタ５２ａの正極端は、第１プレートラインに接続され、強誘電体素子駆動用信号ＰＬ１が供給される。強誘電体キャパシタ５２ａの負極端は、マルチプレクサ８４の第２入力端（０）に接続されている。強誘電体キャパシタ５２ａの両端間には、ＭＯＳトランジスタＱ２ａが接続されている。ＭＯＳトランジスタＱ２ａのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。

強誘電体キャパシタ５２ｂの正極端は、マルチプレクサ８４の第２入力端（０）に接続されている。強誘電体キャパシタ５２ｂの負極端は、第２プレートラインに接続され、強誘電体素子駆動用信号ＰＬ２が供給される。強誘電体キャパシタ５２ｂの両端間には、ＭＯＳトランジスタＱ２ｂが接続されている。ＭＯＳトランジスタＱ２ｂのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。

なお、上記の構成要素のうち、パススイッチ６２，６６は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチ６８は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチ６２，６６とパススイッチ６８は、互いに排他的（相補的）にオン／オフされる。一方、パススイッチ７８，８２は、いずれも強誘電体素子書込み信号Ｅ１に応じてオン／オフされる。また、マルチプレクサ８４，８６は、いずれも通常動作信号Ｅ２に応じてその信号経路が切り換えられる。

図１２に示した不揮発性記憶ゲート５０の構成例では、データ書込み用ドライバ（インバータ７６、８０）や、マルチプレクサ８４、８６が新たに必要となるが、不揮発性ＣＰＵ４０の命令処理部１０２、演算処理部１１０、演算結果記憶部１０４内における不揮発性記憶ゲート５０の占有面積は、数％に過ぎないため、不揮発性ＣＰＵ４０全体に与える面積増加の影響は殆どない。

（不揮発性ＣＰＵの制御時の動作タイミングチャート）
本発明の第３の実施の形態に係るデータ制御装置の動作波形であって、不揮発性ＣＰＵ４０の制御時の動作タイミングチャートは、図１３に示すように表される。図１３において、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２の電源変動波形が示され、さらに、これらの電源変動波形に対応して、リセット信号ＲＳＴｎ、電圧レベル検出信号ＶＤＴ、クロック信号ＣＬＫ、クロックイネーブル信号ＣＬＫＥＮ、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子両端短絡信号ＦＲＳＴ、強誘電体素子駆動用信号ＰＬ１およびＰＬ２、揮発性データ信号ＶＳＥＤＡＴＡ、および不揮発性データ信号ＮＶＳＥＤＡＴＡが示されている。

以下の説明では、図１２に示すように、強誘電体キャパシタ５１ａ、５１ｂの接続ノードに現れる電圧をＶ１、強誘電体キャパシタ５２ａ、５２ｂの接続ノードに現れる電圧をＶ２、インバータ７０の入力端に現れる電圧をＶ３、インバータ７０の出力端に現れる電圧をＶ４、インバータ７２の入力端に現れる電圧をＶ５、インバータ７２の出力端に現れる電圧をＶ６とする。

―通常動作―
まず、通常動作について説明する。

（ａ）時刻ｔ０〜時刻ｔ１で示される時点Ｗ１までの期間Ｔ１は電源はオン状態にある。負論理のリセット信号ＲＳＴｎはオフ状態、及び、電圧レベル検出信号ＶＤＴはオン状態にある。時刻ｔ０〜時刻ｔ１内の所定の時刻ｔ０１において、電源をオフにすると、一次側電源電圧ＶＤＤ１は、所定の時定数で電圧が降下するが、二次側電源電圧ＶＤＤ２は、一定状態のままである。

不揮発性ＣＰＵ４０は通常動作状態にある。強誘電体素子両端短絡信号ＦＲＳＴが「Ｈ（ハイレベル）」とされており、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されているので、これらの強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインおよび第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ１およびＰＬ２は、いずれも「Ｌ（ローレベル）」とされている。

また、時点Ｗ１までは、強誘電体素子書込み信号Ｅ１が「Ｌ」とされており、パススイッチ７８とパススイッチ８２がオフされているので、データ書込み用ドライバ（図１２の例ではインバータ７６，８２）はいずれも無効とされている。

また、時点Ｗ１までは、通常動作信号Ｅ２が「Ｈ」とされており、マルチプレクサ８４とマルチプレクサ８６の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰ（図中の８４，７２，８６，７０で囲まれた部分）にて通常ループが形成されている。

揮発性記憶部３５では、クロック信号ＣＬＫがハイレベルのとき、インバータ６１がオフされ、パススイッチ６２はオンされ、パススイッチ６６はオンされ、パススイッチ６８はオフされる。したがって、インバータ６０とインバータ６４からなるループでは、クロック信号ＣＬＫがローレベルからハイレベルと切り替わる際に、取り込まれたデータ入力信号Ｄが保持される。そして、ループ構造部（８４，７２，８６，７０）では、そのデータをそのまま通過させ、揮発性記憶部３５よりデータ出力信号Ｑが出力される。

一方、クロック信号ＣＬＫがローレベルのときは、ループ構造部（８４，７２，８６，７０）では、クロック信号ＣＬＫがハイレベルからローレベルへと切り替わる際に取り込まれたデータ入力信号Ｄを保持し、データ出力信号Ｑが出力される。

―強誘電体素子へのデータ退避動作―
次に、強誘電体素子へのデータ退避動作について説明する。

（ｂ）時刻ｔ１において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶ_LV１に到達すると、電圧レベル検出信号ＶＤＴはオフ状態になる。リセット信号ＲＳＴｎはオン状態が保持される。

（ｃ）時刻ｔ１〜ｔ３で示される時点Ｗ１〜Ｗ３の期間Ｔ２および時刻ｔ３〜ｔ４で示される時点Ｗ３〜Ｗ４の期間Ｔ３では、不揮発性ＣＰＵ４０は、データ退避状態にあり、不揮発性記憶ゲート５０内の強誘電体素子へのデータ書込み動作が実行される。

クロック信号ＣＬＫが「Ｌ」とされ、反転クロック信号ＣＬＫＢが「Ｈ」とされる。従って、パススイッチ６６がオフされ、パススイッチ６８がオンされる。

特に、時刻ｔ２〜ｔ３で示される時点Ｗ２〜Ｗ３の期間において、揮発性記憶部（ＶＳＥ）３５から、不揮発性記憶部（ＮＶＳＥ）３６₁，３６₂へのデータ書込みが実行される。このデータ書込み動作は、揮発性データ信号ＶＳＥＤＡＴＡから不揮発性データ信号ＮＶＳＥＤＡＴＡへの矢印Ａで示される。

また、時点Ｗ１〜Ｗ３では、強誘電体素子両端短絡信号ＦＲＳＴが「Ｌ」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂに対する電圧印加が可能な状態とされる。

また、時点Ｗ１〜Ｗ３では、強誘電体素子書込み信号Ｅ１が「Ｈ」とされ、パススイッチ７８とパススイッチ８２がオンされる。従って、データ書込み用ドライバ（図１２の例ではインバータ７６，８２）がいずれも有効とされる。

なお、時点Ｗ１〜Ｗ３においては、それまでと同様、通常動作信号Ｅ２が「Ｈ」とされており、マルチプレクサ８４とマルチプレクサ８６の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰ（図中の８４，７２，８６，７０で囲まれた部分）にて通常ループが形成されている。

また、時点Ｗ１〜Ｗ２では、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートライン印加される強誘電体素子駆動用信号ＰＬ２が「Ｌ」とされ、時点Ｗ２〜Ｗ３では、強誘電体素子駆動用信号ＰＬ１，ＰＬ２が「Ｈ」とされる。すなわち、第１プレートラインと第２プレートラインに対して同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体キャパシタ内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。

図１２の例に即して具体的に述べると、時点Ｗ１では出力信号Ｑが「Ｈ」であるため、ノード電圧Ｖ１が「Ｌ」となり、ノード電圧Ｖ２が「Ｈ」となる。従って、時点Ｗ１〜Ｗ２において、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２が「Ｌ」とされている間、強誘電体キャパシタ５１ａ、５１ｂの両端間には電圧が印加されない状態となり、強誘電体キャパシタ５２ａの両端間には負極性の電圧が印加される状態となり、強誘電体キャパシタ５２ｂの両端間には正極性の電圧が印加される状態となる。

一方、時点Ｗ２〜Ｗ３において、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２が「Ｈ」とされている間、強誘電体キャパシタ５２ａ、５２ｂの両端間には電圧が印加されない状態となり、強誘電体キャパシタ５１ａの両端間には正極性の電圧が印加される状態となり、強誘電体キャパシタ５１ｂの両端間には負極性の電圧が印加される状態となる。

このように、第１プレートラインと第２プレートラインに対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体キャパシタ５１ａと５１ｂとの間、及び、強誘電体キャパシタ５２ａと５２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体キャパシタ５１ａと５２ａとの間、及び、強誘電体キャパシタ５１ｂと５２ｂとの間でも、互いの残留分極状態が逆になる。

（ｄ）時刻ｔ３〜ｔ４で示される時点Ｗ３〜Ｗ４の期間Ｔ３においては、電源遮断待ち状態にある。時点Ｗ３では、強誘電体素子両端短絡信号ＦＲＳＴが再び「１」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されるので、これらの強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２は、いずれも「Ｌ」とされる。

また、時点Ｗ３では、強誘電体素子書込み信号Ｅ１が再び「Ｌ」とされ、パススイッチ７８とパススイッチ８２がオフされるので、データ書込み用ドライバ（図１２の例ではインバータ７６、８０）がいずれも無効とされる。なお、通常動作信号Ｅ２については不問であるが、図１３の例では「Ｌ」とされている。

（ｅ）次に、時刻ｔ４〜ｔ６で示される時点Ｗ４〜Ｗ６の期間Ｔ４においては、電源遮断状態にある。すなわち、時刻ｔ４で示される時点Ｗ４では、二次側電源電圧ＶＤＤ２は、リセット電圧レベルＶ_RSTに到達する。さらに、一次側電源電圧ＶＤＤ１の値が低下して二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶ_RSTよりも低くなる場合には、不揮発性ＣＰＵ４０は、電源遮断状態となる。負論理のリセット信号ＲＳＴｎはオン状態、電圧レベル検出信号ＶＤＴはオフ状態、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子駆動用信号ＰＬ１およびＰＬ２はオフ状態にある。特に、時刻ｔ４〜ｔ５内の所定の時刻ｔ４１において、二次側電源線ＶＤＬ２に接続される不揮発性ＣＰＵ４０は電源オフとなり、時刻ｔ４１〜ｔ４２の期間において、不揮発性ＣＰＵ４０は、電源オフ状態になる。

強誘電体素子両端短絡信号ＦＲＳＴは、時点Ｗ３から「Ｈ」に維持されており、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されている。従って、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。

―強誘電体素子からのデータ復帰動作―
次に、強誘電体素子からのデータ復帰動作について説明する。

（ｆ）時刻ｔ４２において、電源をオンにする。一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２の動作波形は上昇し、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶ_RSTに到達すると、リセット信号ＲＳＴｎがオフ状態になる。

（ｇ）時刻ｔ５〜ｔ９で示される時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「Ｌ」とされており、反転クロック信号ＣＬＫＢが「Ｈ」とされている。従って、パススイッチ６６がオフされており、パススイッチ６８がオンされている。なお、時点Ｒ１において、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２は、いずれも「Ｌ」とされている。

（ｈ）時刻ｔ６〜ｔ７で示される時点Ｒ２〜Ｒ３の期間Ｔ５においては、電源復帰待ち状態にある。時点Ｒ２では、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２がいずれも、「Ｌ」とされた状態（すなわち、データ書込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが形成されている状態）で、二次側電源電圧ＶＤＤ２は、リセット電圧レベルＶ_RSTに到達する。さらに、一次側電源電圧ＶＤＤ１の値が上昇して、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶ_RSTよりも高くなる場合には、不揮発性ＣＰＵ４０は、電源復帰待ち状態になる。

（ｉ）次に、時刻ｔ７において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶ_LV１に到達すると、電圧レベル検出信号ＶＤＴはオン状態になる。ここで、データ復帰動作が開始される。

（ｊ）次に、時刻ｔ７〜時刻ｔ１０の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２ともにオン状態が保持される。時刻ｔ７の直後において、強誘電体素子駆動用信号ＰＬ１がオフ状態からオン状態となり、不揮発性データ信号ＮＶＳＥＤＡＴＡから揮発性データ信号ＶＳＥＤＡＴＡへの矢印Ｂで示されるデータ読出し動作が実行される。

特に、時点Ｒ３〜Ｒ５の期間Ｔ６においては、不揮発性記憶部（ＮＶＳＥ）３６₁，３６₂から、揮発性記憶部（ＶＳＥ）３５へのデータ読出しが実行される。

時点Ｒ３では、強誘電体素子両端短絡信号ＦＲＳＴが「Ｌ」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２が「Ｌ」に維持されたまま、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１が「Ｈ」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体キャパシタ内の残留分極状態に対応した電圧信号が現れる。

図１２の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体キャパシタ内の残留分極状態の差に応じた電圧差が生じる形となる。

このとき、時点Ｒ３〜Ｒ４では、通常動作信号Ｅ２が「Ｌ」とされ、マルチプレクサ８４とマルチプレクサ８６の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、各ノード電圧Ｖ１〜Ｖ６が未だ不安定な状態（インバータ７６及びインバータ８０での論理反転が完全に行われず、その出力論理が確実に「Ｌ」／「Ｈ」となっていない状態）である。

時点Ｒ４では、通常動作信号Ｅ２が「Ｈ」とされ、マルチプレクサ８４とマルチプレクサ８６の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴って、インバータ７０の出力端（論理：ＷＨ）とインバータ７２の入力端（論理：ＷＨ）が接続され、インバータ７２の出力端（論理：ＷＬ）とインバータ７０の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータ７２は、論理ＷＬの入力を受けて、その出力論理を「Ｈ」に引き上げようとし、インバータ７０は、論理ＷＨの入力を受けて、その出力論理を「Ｌ」に引き下げようとする。その結果、インバータ７２の出力論理は、不安定な論理ＷＬから「Ｌ」に確定され、インバータ７０の出力論理は、不安定な論理ＷＨから「Ｈ」に確定される。

時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体キャパシタから読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、電源遮断前の保持データが復帰される。

時点Ｒ５では、強誘電体素子両端短絡信号ＦＲＳＴが再び「Ｈ」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されるので、これらの強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２は、いずれも「Ｌ」とされる。従って、時点Ｗ１以前と同様、通常動作状態に復帰される。

本発明の第３の実施の形態によれば、制御対象を不揮発性ＣＰＵとした場合においても電源遮断／投入を検知し、データのバックアップ（データ退避／復帰）を要求する信号を出力するに際して、十分なバックアップ処理のための処理可能期間を確保可能なデータ制御装置を提供することができる。

本発明の第３の実施の形態に係るデータ制御装置によれば、制御対象を二系統の電源線を有する不揮発性ＣＰＵとした場合においても、電源遮断後の電圧確保を行うためのコンデンサの容量を小さくすることができる。

また、本発明の第３の実施の形態に係るデータ制御装置によれば、制御対象を不揮発性ＣＰＵとした場合においても、電源線上のノイズ等により電源電圧の値が変動した場合において、無駄なバックアップ処理（データ退避／復帰）を抑制することができる。

[その他の実施の形態]
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

[実際のアプリケーションへの応用例]

図１４は、本発明に係るデータ処理装置の一実施形態を示すブロック図である。本実施形態のデータ処理装置は、不揮発ＣＰＵ２１０（以下では単にＣＰＵ２１０と呼ぶ）と、ＣＰＵ／メモリ制御回路２２０と、Ｉ／Ｏ制御回路２３０と、電源スイッチ２４０と、ＪＴＡＧ制御回路２５０と、ＣＰＵ入力側スイッチ２６１〜２６９と、ＣＰＵ出力側スイッチ２７１、２７２と、電源チェック回路２８０と、ＲＳ２３２Ｃポート２９０と、メインメモリ３００と、ビデオＤＡＣ［Digital Analog Convertor］３１０と、ＬＣＤ［Liquid Crystal Display］３２０と、ビデオメモリ３３０と、Ｃ／Ｆカード３４０と、ＰＳ／２インタフェイス３５０と、マウス３６０と、バスモニタ３７０と、を有して成る。

なお、本実施形態は、本発明をパーソナルコンピュータに適用した構成を例に挙げて説明を行うが、本発明の適用対象はこれに限定されるものではなく、本発明は、その他の用途に供されるデータ処理装置全般に広く適用することが可能である。

ＣＰＵ２１０は、ＣＰＵコア（図示せず）で取り扱われるレジスタデータを保持する手段として、揮発性記憶部（ＶＳＥ）と不揮発性記憶部（ＮＶＳＥ）を有して成り、ＣＰＵ／メモリ制御回路２２０からの指示に基づいて、ＣＰＵコアへの電源オン／オフに同期したレジスタデータの待避／復帰処理を行う機能を備えている。なお、ＣＰＵ２１０におけるレジスタデータの待避処理とは、ＣＰＵコントローラ２２１からの指示に基づいて、揮発性記憶部に保持されているレジスタデータを不揮発性記憶部に格納するための処理である。また、ＣＰＵ２１０におけるレジスタデータの復帰処理とは、ＣＰＵコントローラ２２１からの指示に基づいて、不揮発性記憶部に格納されているレジスタデータを揮発性記憶部に戻すための処理である。このように、レジスタデータの待避／復帰機能を備えたＣＰＵ２１０であれば、電源オフ時にもレジスタデータを不揮発的に保持しておくことができるので、電源オン時には電源オフ直前の動作状態に復帰することが可能である。なお、ＣＰＵ２１０は、先に説明した第３実施形態の不揮発ＣＰＵ４０に相当するものであるため、その構成や動作については、重複した説明を割愛する。

ＣＰＵ／メモリ制御回路２２０は、ＣＰＵ２１０とメインメモリ３００を統括制御する主体であり、不揮発ＣＰＵロジックコントローラ２２１（以下では、単にＣＰＵコントローラ２２１と呼ぶ）と、メモリインタフェイスコントローラ２２２（以下では、メモリＩ／Ｆコントローラ２２２と呼ぶ）と、デバッグコントローラ２２３と、ＪＴＡＧ［Joint Test Action Group］コントローラ２２４と、を有して成る。

ＣＰＵコントローラ２２１は、ＣＰＵ／メモリ制御回路２２０の中核を成す回路ブロックであり、メモリＩ／Ｆコントローラ２２２、デバッグコントローラ２２３、及び、ＪＴＡＧコントローラ２２４の制御を行うほか、ＣＰＵ２１０の各種制御（電源オン／オフ制御、不揮発レジスタ制御、クロック信号とリセット信号の供給制御等）や、イネーブル信号Ｓｅｎを用いたＣＰＵ入力側スイッチ２６３〜２６９のイネーブル制御を行う。また、ＣＰＵコントローラ２２１は、アドレスバスやデータバス（図１４ではいずれも３２ビットバス）、及び、ＣＰＵウェイト信号線や割込み制御信号線の監視機能も備えている。

メモリＩ／Ｆコントローラ２２２は、ＣＰＵコントローラ２２１からの指示に基づいてメインメモリ３００のアクセス制御（リード／ライト制御）を行う回路ブロックであり、アドレスバスやメモリ制御信号の監視機能を備えている。また、メモリＩ／Ｆコントローラ２２２は、ＣＰＵコントローラ２２１からの指示に基づいて、イネーブル信号ＯＥｎ、ＡＥｎを用いたＣＰＵ出力側スイッチ２７１、２７２のイネーブル制御を行う機能も備えている。また、メモリＩ／Ｆコントローラ２２２は、第１システムリセット信号ＲＳＴｎと第２システムリセット信号ＲＳＴ２ｎに基づいて、メインメモリ３００のデータ待避／復帰処理を行う機能も備えている。なお、第１システムリセット信号ＲＳＴｎは、先に説明した第１〜第３実施形態のリセット信号ＲＳＴｎに相当するものであり、第２システムリセット信号ＲＳＴ２ｎは、電圧レベル検出信号ＶＤＴに相当するものであるため、その生成手法については、重複した説明を割愛する。

デバッグコントローラ２２３は、ＣＰＵコントローラ２２１からの指示に基づいて、ＣＰＵ２１０のデバッグ制御やスキャン／テスト制御を行う回路ブロックである。

ＪＴＡＧコントローラ２２４は、ＣＰＵコントローラ２２１からの指示に基づいて、ＣＰＵ２１０のＪＴＡＧテスト制御を行う回路ブロックである。また、ＪＴＡＧコントローラ２２４は、ＣＰＵコントローラ２２１からの指示に応じて、イネーブル信号ＪＥｎ１、ＪＥｎ２を用いたＣＰＵ入力側スイッチ２６１、２６２のイネーブル制御を行う機能も備えている。

Ｉ／Ｏ制御回路２３０は、ＣＰＵ２１０とこれに接続される各種デバイスとの入出力制御を行う主体であって、Ｉ／Ｏコントローラ２３１と、グラフィックコントローラ２３２と、Ｃ／Ｆコントローラ２３３と、ＰＳ／２コントローラ２３４と、バスモニタコントローラ２３５と、を有して成る。

Ｉ／Ｏコントローラ２３１は、Ｉ／Ｏ制御回路２３０の中核を成す回路ブロックであって、グラフィックコントローラ２３２、Ｃ／Ｆコントローラ２３３、ＰＳ／２コントローラ２３４、及び、バスモニタコントローラ２３５の制御を行うほか、ＣＰＵ２１０の各種制御（ＣＰＵウェイト制御や割込み制御など）を行う。また、Ｉ／Ｏコントローラ２３１は、アドレスバスやデータバス、及び、メモリ制御信号線の監視機能も備えている。

グラフィックコントローラ２３２は、Ｉ／Ｏコントローラ２３１からの指示に基づいてビデオメモリ３３０へのアクセス制御（リード／ライト制御）、及び、ビデオＤＡＣ３１０へのビデオデータ出力制御を行う回路ブロックである。なお、図１４では、ビデオメモリ３３０へのアドレスバスとして１８ビットバスが用いられており、データバスとして６４ビットバスが用いられている。

Ｃ／Ｆコントローラ２３３は、Ｉ／Ｏコントローラ２３１からの指示に基づいて、Ｃ／Ｆカード３４０へのアクセス制御（リード／ライト制御）を行う回路ブロックである。

ＰＳ／２コントローラ２３４は、Ｉ／Ｏコントローラ２３１からの指示に基づき、ＰＳ／２インタフェイス３５０を介して接続されるマウス３６０からの入力情報を適宜処理する回路ブロックである。

バスモニタコントローラ２３５は、Ｉ／Ｏコントローラ２３１からの指示に基づいて、バスモニタ３７０の制御を行う回路ブロックである。

電源スイッチ２４０は、ＣＰＵ２１０（特にＣＰＵコアやＣＰＵ入出力部）への電源ライン上に挿入されており、ＣＰＵコントローラ２２１からの指示に基づいて、ＣＰＵ２１０の電源オン／オフ（電源ラインの導通／遮断）を行う手段である。

ＪＴＡＧ制御回路２５０は、装置外部からの指示に基づいて、ＣＰＵ２１０のＪＴＡＧテスト制御を行う回路ブロックである。

ＣＰＵ入力側スイッチ２６１〜２６９は、それぞれ、ＣＰＵ２１０への信号入力ライン上に挿入されており、ＣＰＵ／メモリ制御回路２２０からの指示（具体的には、ＣＰＵコントローラ２２１から出力されるイネーブル信号ＳＥｎとＪＴＡＧコントローラ２２４から出力されるイネーブル信号ＪＥｎ１、ＪＥｎ２）に基づいて、ＣＰＵ２１０への信号入力ラインを導通／遮断する手段である。なお、ＣＰＵ入力側スイッチ２６１〜２６９としては、３ステートバッファなどを好適に用いることができる。

ＣＰＵ出力側スイッチ２７１、２７２は、ＣＰＵ２１０からの信号出力ライン上（具体的にはデータバス出力ラインとアドレスバス出力ライン）に挿入されており、ＣＰＵ／メモリ制御回路２２０からの指示（具体的には、メモリＩ／Ｆコントローラ２２２から出力されるイネーブル信号ＯＥｎ、ＡＥｎ）に基づいて、ＣＰＵ２１０からの信号出力ラインを導通／遮断する手段である。なお、ＣＰＵ出力側スイッチ２７１、２７２としては、３ステートバッファなどを好適に用いることができる。

電源チェック回路２８０は、第１電源電圧ＶＤＤ１（例えば５．０Ｖ）と第２電源電圧ＶＤＤ２（例えば３．３Ｖ）をそれぞれ監視して、第１システムリセット信号ＲＳＴｎ、ＲＳＴ２ｎを生成する回路ブロックであり、リセットＩＣなどを好適に用いることができる。なお、システムリセット信号ＲＳＴｎ、ＲＳＴ２ｎは、ＣＰＵ／メモリ制御回路２２０やＩ／Ｏ制御回路２３０に入力されている。

ＲＳ２３２Ｃポート２９０は、ＣＰＵ／メモリ制御回路２２０やＩ／Ｏ制御回路２３０と、データ処理装置に外部接続される電子機器（別のパーソナルコンピュータなど）との間で、種々の情報を入出力するためのシリアルインタフェイスである。

メインメモリ３００は、ＣＰＵ２１０の作業領域等として用いられる記憶手段であり、揮発性メモリ３００ａ（図１４ではＳＲＡＭ［Static Random Access Memory］）と、不揮発性メモリ３００ｂ（図１４ではＦＲＡＭ［Ferroelectric Random Access Memory］）と、を有して成る。メインメモリ３００は、メモリＩ／Ｆ制御コントローラ２２２からの指示に基づき、システムリセット信号ＲＳＴｎ、ＲＳＴ２ｎに同期したデータの待避／復帰処理を行う機能を備えている。なお、メインメモリ３００におけるデータの待避処理とは、メモリＩ／Ｆ制御コントローラ２２２からの指示に基づいて、揮発性メモリ３００ａに保持されているデータを不揮発性メモリ３００ｂに格納するための処理である。また、メインメモリ３００におけるデータの復帰処理とは、メモリＩ／Ｆ制御コントローラ２２２からの指示に基づいて、不揮発性メモリ３００ｂに格納されているデータを揮発性メモリ３００ａに戻すための処理である。このように、データの待避／復帰機能を備えたメインメモリ３００であれば、電源オフ時にもデータを不揮発的に保持しておくことができるので、電源オン時には電源オフ直前の動作状態に復帰することが可能である。

ビデオＤＡＣ３１０は、グラフィックコントローラ２３２から入力されるデジタル信号をアナログ信号に変換してＬＣＤ３２０に供給する回路ブロックである。

ＬＣＤ３２０は、ビデオＤＡＣ３１０から入力されるアナログ信号に基づいて、映像を表示するデバイスである。

ビデオメモリ３３０は、グラフィックコントローラ２３２の作業領域などとして用いられる記憶手段であり、揮発性メモリ３３０ａ（図１４ではＳＲＡＭ）と、不揮発性メモリ３３０ｂ（図１４ではＦＲＡＭ）と、を有して成る。ビデオメモリ３３０は、グラフィックコントローラ２３２からの指示に基づいて、データの待避／復帰処理を行う機能を備えている。なお、ビデオメモリ３３０におけるデータの待避処理とは、グラフィックコントローラ２３２からの指示に基づいて、揮発性メモリ３３０ａと不揮発性メモリ３３０ｂの双方に同一内容のデータをミラーリングしながら格納するための処理である。また、ビデオメモリ３３０におけるデータの復帰処理とは、グラフィックコントローラ２３２からの指示に基づいて、不揮発性メモリ３３０ｂに格納されているデータを揮発性メモリ３３０ａに戻すための処理である。このように、データの待避／復帰機能を備えたビデオメモリ３３０であれば、電源オフ時にもデータを不揮発的に保持しておくことができるので、電源オン時には電源オフ直前の動作状態に復帰することが可能である。

Ｃ／Ｆカード３４０は、フラッシュメモリなどを用いて成る着脱可能な半導体記録メディアの一種である。

ＰＳ／２インタフェイス３５０は、パーソナルコンピュータ等の入出力ポートであり、マウス３６０やキーボード（不図示）の接続に利用される。

マウス３６０は、パーソナルコンピュータ等に接続されて利用されるポインティングデバイスの一種であり、座標の検出方式としては、ボール方式や光学方式などが広く一般に採用されている。

バスモニタ３７０は、７セグメントディスプレイなどが接続されるバスを監視するデバイスである。

なお、図１４では、ＣＰＵ２１０、ＣＰＵ／メモリ制御回路２２０、及び、Ｉ／Ｏ制御回路２３０をそれぞれ独立した回路ブロックとして描写したが、本発明の構成はこれに限定されるものではなく、ＣＰＵ２１０に内蔵されるモジュールとして、ＣＰＵ／メモリ制御回路２２０やＩ／Ｏ制御回路２３０の一部ないしは全部を適宜組み込んでも構わない。

次に、上記構成から成るデータ処理装置の動作について、図１５〜図１７を主に参照しながら詳細に説明する。図１５は、システム電源の投入時における初期化／データ復帰処理の一例を示すフローチャートである。図１６は、通常動作の一例を示すフローチャートである。図１７は、システム電源の低下時におけるデータ待避処理の一例を示すフローチャートである。なお、図１５〜図１７には、それぞれ、紙面左から順番に、ＣＰＵ２１０（ＣＰＵコア）、ＣＰＵコントローラ２２１、メモリＩ／Ｆコントローラ２２２、Ｉ／Ｏコントローラ２３１、グラフィックコントローラ２３２、Ｃ／Ｆコントローラ２３３、及び、ＰＳ／２コントローラ２３４の各動作を示すフローチャートが描写されている。

まず、システム電源の投入時における初期化／データ復帰処理について、図１５を参照しながら詳細に説明する。システム電源が投入されると、ＣＰＵコントローラ２２１、メモリＩ／Ｆコントローラ２２２、Ｉ／Ｏコントローラ２３１、グラフィックコントローラ２３２、Ｃ／Ｆコントローラ２３３、及び、ＰＳ／２コントローラ２３４は、いずれもパワーオン状態となるが（ステップＳ２０１、Ｓ３０１、Ｓ４０１、Ｓ５０１、Ｓ６０１、Ｓ７０１）、第２電源電圧ＶＤＤ２が所定の閾値Ｖ_RSTに達して、システムリセット信号ＲＳＴｎがローレベルからハイレベルに立ち上がるまで、リセット状態に維持される（ステップＳ２０２、Ｓ３０２、Ｓ４０２、Ｓ５０２、Ｓ６０２、Ｓ７０２）。

その後、システムリセット信号ＲＳＴｎがハイレベルに立ち上がると、各コントローラのリセット状態が解除されて、各自の立上げ処理が開始される。具体的に述べると、ＣＰＵコントローラ２２１は、リセット状態の解除後、電源スイッチ２４０を導通させることでＣＰＵ２１０へのパワーオンを行い（ステップＳ２０３、Ｓ１０１）、ＣＰＵ２１０をリセットしてから（ステップＳ２０４、Ｓ１０２）、ＣＰＵ２１０にレジスタデータの復帰処理を指示する（ステップＳ２０５）。レジスタデータの復帰処理を指示されたＣＰＵ２１０は、ＣＰＵコアの不揮発性記憶部に格納されているレジスタデータを揮発性記憶部に戻すための処理を行う（ステップＳ１０３）。また、メモリＩ／Ｆコントローラ２２２は、リセット状態の解除後、メインメモリ３００のデータ復帰処理を行った上で（ステップＳ３０３）、アクセス待ちの状態となる（ステップＳ３０４）。このような立上げ処理により、ＣＰＵ２１０及びメインメモリ３００に保持されているデータは、システム電源遮断直前の状態に復帰される。

ＣＰＵコントローラ２２１は、ＣＰＵ２１０に対してレジスタデータの復帰処理を指示した後、メモリＩ／Ｆコントローラ２２２に対して立上げ処理が正常に完了しているか否か（アクセス待ちの状態に移行しているか否か）の確認を行う（ステップＳ２０６）。立上げ確認の要求を受け取ったメモリＩ／Ｆコントローラ２２２は、ＣＰＵコントローラ２２１に対して立上げ終了信号を送信する（ステップＳ３０５）。立上げ終了信号を受け取ったＣＰＵコントローラ２２１は、メモリＩ／Ｆコントローラ２２２に対してイニシャル読出し要求を行う（ステップＳ２０７）。イニシャル読出し要求を受け取ったメモリＩ／Ｆコントローラ２２２は、その時点でアドレスバスに出力されているアドレスに対応するデータをメインメモリ３００から読み出した後（ステップＳ３０６）、アクセス待ちの状態となる（ステップＳ３０７）。

上記のイニシャル読出し要求に関して、図１８Ａ及び図１８Ｂを参照しながら詳細に説明する。図１８Ａ及び図１８Ｂは、イニシャル読出しの作用を説明するためのタイミングチャートである。なお、図１８Ａは、イニシャル読出し処理が実施される場合を示しており、図１８Ｂは、イニシャル読出し処理が実施されない場合を示している。

図１８Ａ及び図１８Ｂに示す通り、ＣＰＵ２１０はクロック信号に同期して動作する。具体的に述べると、ＣＰＵ２１０は、クロック信号の立上がりエッジで、そのときデータバスに流れているデータを取り込むとともに、アドレスバスに次のアドレス指定を行う。仮に、図示の時刻ｔ１１においてシステム電源が遮断された場合、ＣＰＵ２１０は、アドレスバスにアドレスＡ２を出力し、これに応答してメインメモリ３００からデータバスに出力されているデータＤ２を次のクロック信号の立上がりエッジで読み込もうとしている状態に保持されたままシャットダウンされる。

その後、時刻ｔ１２においてシステム電源が再投入され、時刻ｔ１３においてデータ復帰処理が行われると、ＣＰＵ２１０は、システム電源遮断直前の状態に復帰される。すなわち、ＣＰＵ２１０は、アドレスバスに出力されているアドレスＡ２に応答してメインメモリ３００からデータバスに出力されているはずのデータＤ２を次のクロック信号の立上がりエッジで読み込もうとする。

しかし、時刻ｔ１２におけるシステム電源の再投入に際して、メモリＩ／Ｆコントローラ２２２にはリセットが掛けられているので、時刻ｔ１３においてデータ復帰処理を行っただけでは、データバスに何らデータが出力されていない状態となる。そのため、イニシャル読出し処理が実施されない場合、ＣＰＵ２１０は、システム電源の再投入後、クロック信号の立上がりエッジで所望のデータＤ２を読み込むことができず、システムの暴走を起こしてしまう（図１８Ｂを参照）。

一方、本実施形態のデータ処理装置では、図１８Ａで示すように、時刻ｔ１４においてイニシャル読出し処理が実施される。すなわち、ＣＰＵコントローラ２２１は、時刻ｔ１４の時点でアドレスバスに出力されているアドレスＡ２に対応するデータＤ２を読み出すように、メモリＩ／Ｆコントローラ２３２に対して指示を送る。このようなイニシャル読出し処理を実施することにより、データバスにはデータＤ２が出力されるので、ＣＰＵ２１０は、クロック信号の立上がりエッジで所望のデータＤ２を正常に読み込むことが可能となる。

すなわち、時刻ｔ１４において実施されるイニシャル読出し処理は、ＣＰＵ２１０の動作状態だけでなく、データバスに流れているデータの状態についても、システム電源遮断直前の状態に復帰させるための処理であると言える。なお、時刻ｔ１４については、時刻ｔ１３におけるデータ復帰処理が完了し、アドレスバスにシステム電源遮断直前のアドレスが出力された頃合いを見計らって適切に設定することが望ましい。

なお、ＣＰＵコントローラ２２１は、上記のイニシャル読出し要求を行った後、Ｉ／Ｏコントローラ２３１に対して立上げ処理が正常に完了しているか否か（アクセス待ちの状態に移行しているか否か）の確認を行った後（ステップＳ２０８）、第１電源電圧ＶＤＤ１が所定の閾値Ｖ_LV１に達して、システムリセット信号ＲＳＴ２ｎがローレベルからハイレベルに立ち上がるまで、通常動作開始を待機した状態となる（ステップＳ２０９）。

一方、Ｉ／Ｏコントローラ２３１は、リセット状態の解除後、自身に接続される全てのＩ／Ｏブロック（図１５〜図１７では、グラフィックコントローラ２３２、Ｃ／Ｆコントローラ２３３、及び、ＰＳ／２コントローラ２３４のみを描写）から復帰完了信号が届くのを待機する状態となる（ステップＳ４０３）。

グラフィックコントローラ２３２は、リセット状態の解除後、ビデオメモリ３３０のデータ復帰処理（すなわち、不揮発性メモリ３３０ｂから揮発性メモリ３３０ａへのデータ転送処理）を行う（ステップＳ５０３）。このようなデータ復帰処理により、システム電源の投入後、ビデオメモリ３３０に保持されているデータをシステム電源遮断直前の状態に戻すことが可能となる。その後、グラフィックコントローラ２３２は、Ｉ／Ｏコントローラ２３１に対して復帰完了信号を送出し（ステップＳ５０４）、グラフィック表示状態となる（ステップＳ５０５）。

Ｃ／Ｆコントローラ２３３は、リセット状態の解除後、Ｃ／Ｆカード３４０の初期化処理（動作確認など）を行い（ステップＳ６０３）、Ｉ／Ｏコントローラ２３１に復帰完了信号を送出して（ステップＳ６０４）、アクセス待ち状態となる（ステップＳ６０５）。

ＰＳ／２コントローラ２３４は、リセット状態の解除後、ＰＳ／２インタフェイス３５０及びこれに接続されているマウス３６０の初期化処理（動作確認など）を行い（ステップＳ７０３）、Ｉ／Ｏコントローラ２３１に復帰完了信号を送出してから（ステップＳ７０４）、アクセス待ち状態となる（ステップＳ７０５）。

Ｉ／Ｏコントローラ２３１は、自身に接続される全てのＩ／Ｏブロックから復帰完了信号が届いたことを確認して、ＣＰＵ２１０からのアクセス待ち状態となる（ステップＳ４０４）。なお、Ｉ／Ｏコントローラ２３１は、先に述べたＣＰＵコントローラ２２１からの立上げ確認要求を受け取ると、ＣＰＵコントローラ２２１に対して立上げ終了信号を送信した後（ステップＳ４０５）、再びアクセス待ち状態に戻る（ステップＳ４０６）。

以上で説明した一連の動作により、システム全体の初期化／データ復帰処理が完了し、通常動作に移行可能となる。

次に、システム電源投入後の通常動作について、図１６を参照しながら詳細な説明を行う。なお、ここでは、Ｃ／Ｆカード３４０からメインメモリ３００に対してデータ転送を行う場合を例に挙げて説明する。

図１５のステップＳ２０９においてシステムリセット信号ＲＳＴ２ｎがハイレベルに立ち上がると、ＣＰＵコントローラ２２１からＣＰＵ２１０に対してイネーブル信号が送出され、ＣＰＵ２１０の通常動作が開始される（ステップＳ２１０、Ｓ１０４）。ＣＰＵ２１０は、Ｃ／Ｆカード３４０からメインメモリ３００にデータ転送を行う際、Ｉ／Ｏコントローラ２３１に対してＣ／Ｆカード３４０からデータを読み出し、そのデータをメインメモリ３００に書き込むように、Ｉ／Ｏリクエストを送出する（ステップＳ１０５）。なお、ＣＰＵ２１０からＩ／Ｏコントローラ２３１へのＩ／Ｏリクエストは、アドレスマッピング方式によりアドレスバス経由で送信される。

上記のように、ＣＰＵ２１０からのＩ／Ｏリクエストに応じて、Ｉ／Ｏコントローラ２３１とメモリＩ／Ｆコントローラ２２２を主体とするデータ転送処理（ここではＣ／Ｆカード３４０からメインメモリ３００へのデータ転送処理）が行われている間、ＣＰＵ２１０は特段処理を行う必要がない。そこで、Ｉ／Ｏコントローラ２３１は、ＣＰＵ２１０からＩ／Ｏリクエストを受け取った時点で、ＣＰＵ２１０の処理を停止させるべく、ＣＰＵコントローラ２２１に対してＣＰＵウェイト信号を送出する（ステップＳ４０８）。

なお、上記のＣＰＵウェイト処理については、従来のシステムでも行われているが、本実施形態のデータ処理装置は、上記のＣＰＵウェイト処理と同時に、ＣＰＵ２１０のパワーオフを行い、システムの省電力化を図るものとなっている。以下では、図１６のフローチャートに沿ってより詳細な説明を行う。

ＣＰＵコントローラ２２１は、Ｉ／Ｏコントローラ２３１からＣＰＵウェイト信号を受け取ると、ＣＰＵ２１０のパワーオフに先立って、ＣＰＵ２１０のデータ待避処理を開始し（ステップＳ２１１）、ＣＰＵ２１０にレジスタデータの待避処理を指示する（ステップＳ２１２）。レジスタデータの待避処理を指示されたＣＰＵ２１０は、ＣＰＵコアの揮発性記憶部に格納されているレジスタデータを不揮発性記憶部に格納するための処理を行う（ステップＳ１０６）。その後、ＣＰＵコントローラ２２１は、電源スイッチ２４０を遮断させることでＣＰＵ２１０のパワーオフを行い（ステップＳ２１３、Ｓ１０７）、ＣＰＵウェイト解除待ちの状態となる（ステップＳ２１４）。すなわち、本実施形態のデータ処理装置では、Ｉ／Ｏコントローラ２３２から入力されるＣＰＵウェイト信号をＣＰＵ２１０のパワーオフトリガとして用いられている。

上記のように、ＣＰＵ２１０がシャットダウンされている間、Ｉ／Ｏコントローラ２３１とメモリＩ／Ｆコントローラ２２２を主体として、Ｃ／Ｆカード３４０からメインメモリ３００へのデータ転送処理が行われる。具体的に述べると、Ｉ／Ｏコントローラ２３１は、ＣＰＵコントローラ２２１に対してＣＰＵウェイト信号を送出した後、Ｃ／Ｆコントローラ２３３に対して、Ｃ／Ｆカード３４０からデータを読み出し、そのデータをメインメモリ３００へ書き込むように処理要求を送出する（ステップＳ４０９）。そして、Ｉ／Ｏコントローラ２３１は、Ｃ／Ｆコントローラ２３３の処理完了待ち状態となる（ステップＳ４１０）。

一方、Ｉ／Ｏコントローラ２３１からのアクセス待ち状態（ステップＳ６０６）とされていたＣ／Ｆコントローラ２３３は、Ｉ／Ｏコントローラ２３１からの処理要求を受け付けた時点で、Ｃ／Ｆカード３４０からデータの読出しを開始するとともに、そのデータをメインメモリ３００に書き込むように、Ｉ／Ｏコントローラ２３１を介する形で、メモリＩ／Ｆコントローラ２２２に書込みリクエストを送出する（ステップＳ６０７）。

また、ＣＰＵ２１０ないしはＩ／Ｏコントローラ２３１からのアクセス待ち状態（ステップＳ３０９）とされていたメモリＩ／Ｆコントローラ２２２は、Ｉ／Ｏコントローラ２３１経由で入力されるＣ／Ｆコントローラ２３３からの書込みリクエストに応じて、Ｃ／Ｆカード３４０から読み出されたデータをメインメモリ３００（ここでは揮発性メモリ３００ａ）に書込処理を行い（ステップＳ３１０）、その後、再びアクセス待ち状態となる（ステップＳ３１１）。

なお、上記のデータ書込処理に際して、データの書込動作を指示するためのメモリ制御信号、及び、データの書込先を指示するアドレス信号は、それぞれメモリ制御信号ライン及びアドレスバスを介して、Ｉ／Ｏコントローラ２３１からＩ／Ｆコントローラ２２２に入力される。また、Ｃ／Ｆカード３４０から読み出されたデータは、データバスを介してＩ／Ｏコントローラ２３１からメインメモリ３００に入力される。また、メモリＩ／Ｆコントローラ２２２は、上記のデータ書込処理に際して、イネーブル信号ＯＥｎ、ＡＥｎをいずれもディセーブルとすることにより、ＣＰＵ出力側スイッチ２７１、２７２をオフ状態（出力ディセーブル状態（出力ハイインピーダンス状態））とする。

Ｃ／Ｆコントローラ２３３は、上記のデータ転送処理が完了すると、Ｉ／Ｏコントローラ２３１に対して処理完了信号を送出し（ステップＳ６０８）、再びアクセス待ち状態となる（ステップＳ６０９）。上記の処理完了信号を受け取ったＩ／Ｏコントローラ２３１は、ＣＰＵウェイトを解除するように、ＣＰＵコントローラ２２１に対して指示を送った後（ステップＳ４１１）、再びアクセス待ち状態となる（ステップＳ４１２）。

ＣＰＵコントローラ２２１は、ＣＰＵウェイトの解除後、電源スイッチ２４０を導通させることでＣＰＵ２１０へのパワーオンを行い（ステップＳ２１５、Ｓ１０８）、ＣＰＵ２１０をリセットしてから（ステップＳ２１６、Ｓ１０９）、ＣＰＵ２１０にレジスタデータの復帰処理を指示する（ステップＳ２１７）。レジスタデータの復帰処理を指示されたＣＰＵ２１０は、ＣＰＵコアの不揮発性記憶部に格納されているレジスタデータを揮発性記憶部に戻すための処理を行う（ステップＳ１１０）。このような立上げ処理により、ＣＰＵ２１０に保持されているデータは、パワーオフ直前の状態に復帰される。

また、ＣＰＵコントローラ２２１は、ＣＰＵ２１０でのレジスタデータ復帰処理後、メモリＩ／Ｆコントローラ２２２にイニシャル読出し要求を行い（ステップＳ２１８）、ＣＰＵ２１０の通常動作を開始する（ステップＳ２１９、Ｓ１１１）。一方、イニシャル読出し要求を受け取ったメモリＩ／Ｆコントローラ２２２は、その時点でアドレスバスに出力されているアドレスに対応するデータをメインメモリ３００から読み出した後（ステップＳ３１２）、ＣＰＵ２１０からのアクセス要求に応じてメインメモリ３００に対するリード／ライト制御を行う状態となる（ステップＳ３１３）。なお、上記のイニシャル読出し処理は、データバスをＣＰＵ２１０のパワーオフ直前の状態に戻すための処理であり、図１８Ａで説明した処理と同様である。

このように、システムの通常動作中においても、ＣＰＵ２１０を必要としない処理（上記の例では、Ｉ／Ｏコントローラ２３１とメモリＩ／Ｆコントローラ２２２を主体としたデータ転送処理）が実行される場合には、積極的にＣＰＵ２１０のパワーオフを行うことにより、システムの省電力化を図ることが可能となる。

なお、上記実施形態では、Ｃ／Ｆカード３４０からメインメモリ３００へのデータ転送処理を例に挙げて説明を行ったが、ＣＰＵ２１０をパワーオフさせる機会はこれに限定されるものではなく、メインメモリ３００からＣ／Ｆカード３４０へのデータ転送処理を行う際にＣＰＵ２１０のパワーオフを行っても構わないし、さらに一般的に言えば、ＣＰＵ２１０を介することなく第１モジュールと第２モジュールとの間で直接的にデータ転送が行われている間であれば、ＣＰＵ２１０を積極的にパワーオフさせることが可能である。

ただし、本実施形態のデータ処理装置では、システム全体への給電は維持しつつ、ＣＰＵ２１０への給電のみ遮断する状態が当然に生じ得る。そのため、ＣＰＵ２１０への信号入力ラインに電気的な絶縁処理を施しておかないと、上記の信号入力ラインを介してパワーオフ中のＣＰＵ２１０に電流が流れ込み、ＣＰＵ２１０が意図せずにパワーオンするなど、様々な不具合を生じるおそれがある。

そこで、本実施形態のデータ処理装置は、ＣＰＵ２１０への信号入力ライン全てに、ＣＰＵ入力側スイッチ（３ステートバッファ）２６１〜２６９を挿入して成る。ＣＰＵコントローラ２２１は、ＣＰＵ２１０をパワーオフする際に、ＣＰＵ入力側スイッチ２６１〜２６９をオフ状態（出力ディセーブル状態（出力ハイインピーダンス状態））とし、ＣＰＵ２１０をパワーオンする際に、ＣＰＵ入力側スイッチ２６１〜２６９をオン状態（出力イネーブル状態）とする。なお、図１５〜図１７のフローチャートで言えば、ＣＰＵ２１０のパワーオフを行うステップ（ステップ（ステップＳ２１３、Ｓ２２３）にＣＰＵ入力側スイッチ２６１〜２６９のターンオフ制御が含まれており、ＣＰＵ２１０のパワーオンを行うステップ（ステップＳ２０３、Ｓ２１５）にＣＰＵ入力側スイッチ２６１〜２６９のターンオン制御が含まれている。

なお、図１４では、ＣＰＵ２１０のパワーオン／パワーオフ制御とは無関係にＪＴＡＧ入力ラインの導通／遮断制御を行う必要性を鑑み、ＣＰＵ入力側スイッチ２６１〜２６９のうち、ＪＴＡＧ入力ラインに挿入されたＣＰＵ入力側スイッチ２６１、２６２については、ＪＴＡＧコントローラ２２４を直接の制御主体とし、その余のＣＰＵ入力側スイッチ２６３〜２６９については、ＣＰＵコントローラ２２１を直接の制御主体とする構成が描写されているが、本発明の構成はこれに限定されるものではなく、ＣＰＵ入力側スイッチ２６１〜２６９全てについてＣＰＵコントローラ２２１を直接の制御主体としてもよい。

次に、システム電源低下時のデータ待避処理について、図１７を参照しながら詳細に説明する。第１電源電圧ＶＤＤ１が所定の閾値Ｖ_LV１を下回り、システムリセット信号ＲＳＴ２ｎがハイレベルからローレベルに立ち下がると（ステップＳ２２０）、ＣＰＵコントローラ２２１は、ＣＰＵ２１０のデータ待避処理を開始し（ステップＳ２２１）、ＣＰＵ２１０に対しレジスタデータの待避処理を指示する（ステップＳ２２２）。レジスタデータの待避処理を指示されたＣＰＵ２１０は、ＣＰＵコアの揮発性記憶部に格納されているレジスタデータを不揮発性記憶部に格納するための処理を行う（ステップＳ１１２）。その後、ＣＰＵコントローラ２２１は、電源スイッチ２４０を遮断させることでＣＰＵ２１０のパワーオフを行い（ステップＳ２２３）、システムリセット信号ＲＳＴ２ｎが再びハイレベルに立ち上がっているか否かのチェックを行う（ステップＳ２２４）。そして、ＣＰＵコントローラ２２１は、システムリセット信号ＲＳＴ２ｎがハイレベルに立ち上がっていれば、ＣＰＵコントローラ２２１からＣＰＵ２１０に対してイネーブル信号が送出され、ＣＰＵ２１０の通常動作が再開される（ステップＳ２２５、Ｓ１１３）。

一方、メモリＩ／Ｆコントローラ２２２は、メインメモリ３００のデータ待避処理を開始し、揮発性メモリ３００ａから不揮発性メモリ３００ｂへのデータ転送処理を行い（ステップＳ３１４、Ｓ３１５）、その後、ＣＰＵ２１０からのアクセス要求に従ってメインメモリ３００（特に、揮発性メモリ３００ａ）へのリード／ライト制御を行う状態に戻る（ステップＳ３１６）。

なお、図１７のフローチャートでは、メインメモリ３００のデータ待避処理のみが描写されており、ビデオメモリ３３０のデータ待避処理については何ら描写されていない。これは、ビデオメモリ３３０のデータ待避処理がグラフィックコントローラ２３２の通常動作中（図１５〜図１７のステップＳ５０５〜Ｓ５０７）にミラーリング処理として逐次実行されているからである。

上記したビデオメモリ３３０のミラーリング処理について、図１９を参照しながら詳細に説明する。図１９は、ビデオメモリ３３０のデータ待避処理（ミラーリング処理）を説明するためのタイミングチャートであり、上から順番に、クロック信号、アドレス信号、データ信号を示している。

先にも述べた通り、本実施形態のデータ処理装置は、システム電源低下時にデータ待避処理を行う機能を備えている。このようなデータ待避処理を行う際、メインメモリ３００については、その記憶容量が比較的小さいので、システム電源の低下を検出してからデータ待避処理を開始しても、これを正常に完了することが可能である。一方、ビデオメモリ３３０の記憶容量は非常に大きいため、システム電源の低下を検出してからデータ待避処理を開始していたのでは間に合わないおそれがある。このような理由から、ビデオメモリ３３０のデータ待避処理については、グラフィックコントローラ２３２の通常動作中にミラーリング処理として逐次実行されている。

揮発性メモリ３３０ａとして用いられるＳＲＡＭの転送速度（ランダムアクセス時間：５５ｎｓ）は、不揮発性メモリ３３０ｂとして用いられるＦＲＡＭの転送速度（ランダムアクセス時間：１１０ｎｓ）の約２倍である。グラフィックコントローラ２３２の通常動作時、揮発性メモリ３３０ａとして用いられるＳＲＡＭには、既に格納されているデータを順次読み出して一のフレーム画像を表示するためのシーケンシャルリードと、新たなデータを上書きするためのランダムライトが行われる。

図１９に即してより具体的に述べると、ＳＲＡＭについては、一のクロックパルスに同期してデータの読み出しが行われ、次のクロックパルスに同期して新たなデータの書き込みが行われる。このとき、データの読み出しについては、連続的なアドレス指定（Ａ０、Ａ１、Ａ２、Ａ３、…）に応じてシーケンシャルに実施されるが、新たなデータの書き込みについては、データ更新が必要となった画素データのみを上書きすべく、離散的なアドレス指定（Ａ５０、Ａ５１、Ａ１００、Ａ１０１、…）に応じてランダムに実施される。

一方、不揮発性メモリ３３０ｂとして用いられるＦＲＡＭについては、ＳＲＡＭと同一内容のデータをミラーリングするだけなので、上記のランダムライト動作しか必要としない。すなわち、ＳＲＡＭに対してリード動作とライト動作が１回ずつ行われている間に、ＦＲＡＭに対してはライト動作を１回だけ行えばよい。従って、ＳＲＡＭとＦＲＡＭとの間に２倍近いアクセス速度の差違があっても、両者のミラーリング処理は可能である。

このように、ビデオメモリ３３０のデータ待避処理として、通常動作中にビデオメモリ３３０のミラーリング処理を逐次行う構成であれば、システム電源が突然遮断した場合でも、システム電源の再投入時において、不揮発性メモリ３３０ｂにミラーリングされているデータを揮発性メモリ３３０ａに読み戻すことで、ビデオメモリ３３０に格納されているデータをシステム電源遮断直前の状態に復帰させることが可能となる（図１５のステップＳ５０３を参照）。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は、データを不揮発化する機能を備えたデータ処理装置の実用化を図る上で有用な技術であり、その適用対象としては、論理演算回路、論理演算装置、ＣＰＵ、ＭＰＵ、ＤＳＰなどのプロセッサ、およびゲーム機、モバイル機器など幅広い分野に適用可能である。特にバッテリー駆動機器においては電池消耗時のデータ保護などの点で有利となる。

２、３、１０、３０制御対象回路
４電圧変換器
１２データ制御装置
１４電源電圧変換部
１５検出・制御部
１６リセット信号発生部
１８電圧レベル検出部
２０制御信号発生部
３２主動作部
３４、３４₁、３４₂ データインタフェース（Ｉ／Ｆ）制御部
３５揮発性記憶部（ＶＳＥ）
３６、３６₁、３６₂ 不揮発性記憶部（ＮＶＳＥ）
４０不揮発性ＣＰＵ
４２クロック生成装置
４４ＡＮＤゲート
５０不揮発性記憶ゲート
５１ａ、５１ｂ、５２ａ、５２ｂ強誘電体キャパシタ
５４、５６、５８論理回路ブロック
６０、６１、６４、７０、７２、７４、７６、８０インバータ
６２、６６、６８、７８、８２パススイッチ
８４、８６マルチプレクサ
Ｄデータ入力信号
Ｑデータ出力信号
ＣＬＫクロック信号
ＣＬＫＢ反転クロック信号
Ｅ１強誘電体素子書込み信号
Ｅ２通常動作信号
ＦＲＳＴ強誘電体素子両端短絡信号
ＰＬ１、ＰＬ２強誘電体素子駆動用信号
ＶＤＤ電源電圧
ＶＤＤ１一次側電源電圧
ＶＤＤ２二次側電源電圧
ＶＤＬ１一次側電源線
ＶＤＬ２二次側電源線
ＴＷ１、ＴＷ２処理可能期間
ＲＳＴｎリセット信号（負論理）
ＶＤＴ電圧レベル検知信号
ＣＬＳ制御信号
Ｖ_LV１ＶＤＤ１検知電圧レベル
Ｖ_LV２ＶＤＤ２検知電圧レベル
Ｖ_RST リセット電圧レベル
Ｃ１、Ｃ２キャパシタ
ＤＲＣＳデータ退避制御信号
ＤＳＣＳデータ復帰制御信号
２１０不揮発ＣＰＵ
２２０ＣＰＵ／メモリ制御回路
２２１不揮発ＣＰＵロジックコントローラ
２２２メモリインタフェイスコントローラ
２２３デバッグコントローラ
２２４ＪＴＡＧコントローラ
２３０Ｉ／Ｏ制御回路
２３１Ｉ／Ｏコントローラ
２３２グラフィックコントローラ
２３３Ｃ／Ｆコントローラ
２３４ＰＳ／２コントローラ
２３５バスモニタコントローラ
２４０電源スイッチ
２５０ＪＴＡＧ制御回路
２６１〜２６９ＣＰＵ入力側スイッチ（３ステートバッファ）
２７１、２７２ＣＰＵ出力側スイッチ（３ステートバッファ）
２８０電源チェック回路（リセットＩＣ）
２９０ＲＳ２３２Ｃポート
３００メインメモリ
３００ａ揮発性メモリ（ＳＲＡＭ）
３００ｂ不揮発性メモリ（ＦＲＡＭ）
３１０ビデオＤＡＣ
３２０ＬＣＤ
３３０ビデオメモリ
３３０ａ揮発性メモリ（ＳＲＡＭ）
３３０ｂ不揮発性メモリ（ＦＲＡＭ）
３４０Ｃ／Ｆカード
３５０ＰＳ／２インタフェイス
３６０マウス
３７０バスモニタ（７ＳＥＧ）

Claims

レジスタデータを取り扱う電子回路と、前記電子回路の電源オン／オフ及び前記レジスタデータの待避／復帰を行う制御回路と、前記電子回路からの要求に応じてモジュール相互間でのデータ転送処理を行う第１モジュール及び第２モジュールと、を有して成り、
前記制御回路は、第１モジュールと第２モジュールとの間でデータ転送処理が開始されるときに、前記レジスタデータを待避させて前記電子回路への電源供給を遮断し、前記データ転送処理が終了されるときに、前記電子回路への電源供給を再開して前記レジスタデータを復帰させることを特徴とするデータ処理装置。
前記制御回路は、前記電子回路に対するウェイト指示をトリガとして、前記レジスタデータの待避処理と前記電子回路の電源オフ処理を行い、前記電子回路に対するウェイト解除指示をトリガとして、前記電子回路の電源オン処理と前記レジスタデータの復帰処理を行うことを特徴とする請求項１に記載のデータ処理装置。
前記電子回路は、前記レジスタデータを保持するための手段として、揮発性記憶部と不揮発性記憶部とを有して成るＣＰＵであることを特徴とする請求項１または請求項２に記載のデータ処理装置。
第１モジュールは、メインメモリのアクセス制御を行うメモリインタフェイスコントローラであり、第２モジュールは、外部メモリのアクセス制御を行う入出力コントローラであることを特徴とする請求項１〜請求項３のいずれかに記載のデータ処理装置。