JP6243990B2 - リセット回路 - Google Patents

Description

本発明は、リセット回路に関するものである。

ラッチ回路などの順序回路に用いられるデータ保持装置として、例えば、２つのインバータ回路を直列にループ状に接続した回路が知られている。しかし、このようなデータ保持装置は、通常、データを揮発的にしか保持できないため、電源が遮断されるとデータが失われてしまう。つまり、電源を再投入しても、電源遮断前のデータを復元することができない。

従って、このようなデータ保持装置を有するラッチ回路を利用したシーケンス処理を何らかの理由により中断する場合、データを保持しておくためには電源をオンとしたままにしなければならないので、その分電力を消費する。また、停電事故等によりシーケンス処理が中断された場合、最初から処理をやり直さなければならず、時間的ロスが大きい。

このような問題を解決するために、本願出願人による特許文献１では、強誘電体キャパシタを用いて、データを不揮発的に保持するデータ保持装置が開示・提案されている。

図７１は、データ保持装置の一従来例を示す回路図である。

本図のデータ保持装置は、インバータＩＮＶｘ、ＩＮＶｙから成るループ構造部（図中の破線で囲まれた部分）を有する記憶素子内の信号線（保持データが電圧信号として現れる図中の太線部分）上に強誘電体素子ＣＬを接続して成る。

電源遮断時は、上記信号線上の電圧値を用いて、強誘電体素子ＣＬの残留分極状態を設定することにより、強誘電体素子ＣＬにデータの書き込みを行う。このような書き込み動作によって、電源遮断後もデータを不揮発的に保持することが可能となる。

一方、強誘電体素子ＣＬに書き込まれたデータを読み出す際には、電源投入後にノードＮをフローティングにした状態で、プレートラインＰＬから強誘電体素子ＣＬの一端に電圧パルスを印加し、強誘電体素子ＣＬの残留分極状態に応じた電圧信号をノードＮに発生させる。ノードＮに発生した電圧信号は、インバータＩＮＶｘの閾値によって、データの判定（０／１判定）が行われる。

また、本発明に関連するその他の従来技術としては、本願出願人による特許文献２を挙げることができる。

特許第３７３７４７２号明細書 特開２００９−２０６９４２号公報

確かに、上記従来のデータ保持装置であれば、電源が遮断されてもデータを保持することができるので、好都合である。

しかしながら、上記従来のデータ保持装置では、通常動作時、記憶素子内の強誘電体素子ＣＬが信号線上に存在する巨大な負荷容量となるため、記憶素子の速度低下や消費電力増大を招くおそれがあった。

また、上記従来のデータ保持装置では、データ読み出しの際、強誘電体素子ＣＬの残留分極状態に応じた電荷が電源ラインや接地ラインに逃げないように、ノードＮをフローティングにする必要（パススイッチＳＷｘ、ＳＷｙを両オフとする必要）があった。そのたため、上記従来のデータ保持装置では、パススイッチＳＷｘ、ＳＷｙの駆動クロック信号として、４種類のクロック信号（ＣＫＡ、／ＣＫＡ、ＣＫＢ、／ＣＫＢ）が必要となり、消費電力の増大を招くおそれがあった。

また、上記従来のデータ保持装置では、図７１及び図７２に示すように、強誘電体素子ＣＬとインバータＩＮＶｘを構成するトランジスタのゲート容量との容量結合を用いて、強誘電体素子ＣＬの残留分極状態に応じた電圧信号Ｖｏｕｔが読み出されていた。しかしながら、強誘電体素子ＣＬの容量（図７２中の右上がりの実線）が大容量（数百［Ｆ］）であるのに比べて、インバータＩＮＶｘを構成するトランジスタのゲート容量（図７２中の右下がりの実線）は小容量（数［Ｆ］）であるため、ノードＮに現れる電圧信号Ｖｏｕｔは、１０〜１００［ｍＶ］程度と小さく、これに合わせてインバータＩＮＶｘの閾値を設定し、読み出しデータの０／１判定を行うのは素子バラツキの観点から困難であった。

また、従来のＣＭＯＳ回路の場合、０．６［Ｖ］まで電源電圧が低くなると、回路ブロックの電源オン／オフに伴って発生する電源電圧の揺れにより、データ保持装置内部のデータが変わってしまうという問題、すなわち、電源電圧の揺れに対するマージンがなくなるという問題が顕著であった。

また、強誘電体素子を組み込んだ不揮発性のデータ保持装置であれば、データ保持動作自体には電源電圧が不要であるため、電源電圧の揺れに伴うデータ化けの問題は解消できるが、強誘電体素子の特性上、０．６［Ｖ］の電源電圧を用いて強誘電体素子を駆動し、強誘電体素子にデータの書き込みを行うことは困難であった。すなわち、ＣＭＯＳ回路が０．６［Ｖ］の電源電圧で駆動される場合に、同じ電源電圧を用いて強誘電体素子を駆動することは困難であった。

逆に、ＣＭＯＳ回路が３．３［Ｖ］の電源電圧で駆動される場合に、同じ電源電圧を用いて強誘電体素子を駆動すると、不必要に大きな電力が消費される結果となっていた。

また、上記従来のデータ保持装置では、電源オン／オフ時に強誘電体素子の格納データが破壊されるおそれがあること、強誘電体素子へのデータ退避／復帰時にループ構造部へのクロック入力を停止する必要があること、並びに、データ保持装置をシステムに組み込んだ後では強誘電体素子のアナログ特性評価を行うことができないことなど、データ保持装置の実用化に際して検討すべき課題も多かった。

また、上記従来のデータ保持装置は、データの退避（バックアップ）／復帰を制御するための制御回路を内蔵していたが、この制御回路は、データの退避／復帰を要求する外部信号を常に監視しておく必要があるため、制御回路の動作用クロック信号を常に生成し続けるクロック供給源を制御回路の外部に設ける必要があり、セットの部品点数増大やコストアップが問題となっていた。また、上記従来のデータ保持装置では、制御回路が常に動作していたので、制御回路の消費電力（延いてはセット全体の消費電力）が大きくなる、という問題もあった。

本発明は、上記の問題点に鑑み、セットの部品点数削減や低消費電力化を実現することが可能な制御回路、及び、これを用いたデータ保持装置を提供することを目的とする。

上記目的を達成すべく、本発明に係る制御回路は、トリガ信号に特定の信号パターンが現れたときに前記制御部の動作に必要な内部クロック信号の生成を開始し、少なくとも前記制御部において所定の処理が完了するまで前記内部クロック信号の生成を継続した後、前記内部クロック信号の生成を停止する内部クロック生成部と；前記内部クロック信号を用いて前記所定の処理を実行する制御部と；を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る制御回路において、前記制御部は、前記トリガ信号に現れる複数の信号パターン毎に異なる処理を実行する構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る制御回路において、前記制御部は、前記内部クロック信号のほか、外部から入力される外部クロック信号を用いても動作する構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る制御回路において、前記制御部は、その内部状態に関わらず制御対象回路に対して一定値の制御信号を出力する動作モードを備えている構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る制御回路において、前記内部クロック生成部は、前記内部クロック信号の生成に際して、論理素子の多段接続構造を利用する構成（第５の構成）にするとよい。

また、上記第１〜第５いずれかの構成から成る制御回路において、前記内部クロック生成部は、前記内部クロック信号の生成に際して論理素子のループ構造を利用する構成（第６の構成）にするとよい。

また、上記第１〜第６いずれかの構成から成る制御回路において、前記内部クロック生成部は、前記トリガ信号に重畳する特定の周波数成分を除去するフィルタを含む構成（第７の構成）にするとよい。

また、上記第７の構成から成る制御回路において、前記フィルタは、キャパシタを含む構成（第８の構成）にするとよい。

また、上記第８の構成から成る制御回路において、前記キャパシタは、強誘電体キャパシタである構成（第９の構成）にするとよい。

また、上記第８または第９の構成から成る制御回路において、前記フィルタは、リセット信号に応じて前記キャパシタを放電する放電回路を含む構成（第１０の構成）にするとよい。

また、上記第１〜第１０いずれかの構成から成る制御回路において、前記内部クロック生成部は、自身の内部における前記トリガ信号の伝搬制御を行う信号伝搬制御回路を含む構成（第１１の構成）にするとよい。

また、上記第１１の構成から成る制御回路において、前記信号伝搬制御回路は、ラッチ回路である構成（第１２の構成）にするとよい。

また、上記第１１の構成から成る制御回路において、前記信号伝搬制御回路は、論理和演算器である構成（第１３の構成）にするとよい。

また、上記第１〜第１３いずれかの構成から成る制御回路は、電源電圧を監視して前記制御部及び前記内部クロック生成部を初期化するための内部リセット信号を生成するリセット部をさらに有する構成（第１４の構成）にするとよい。

また、上記第１４の構成から成る制御回路において、前記リセット部は、前記電源電圧がＣＭＯＳ回路の動作可能電圧に達してから所定のローレベル出力期間が経過するまでの間、前記内部リセット信号をローレベルに保持する構成（第１５の構成）にするとよい。

また、上記第１５の構成から成る制御回路において、前記リセット部は、ソースが電源電圧の印加端に接続され、ゲートが入力信号の入力端に接続されたＰチャネル型電界効果トランジスタと；アノードが前記Ｐチャネル型電界トランジスタのドレインに接続され、カソードが前記内部リセット信号の出力端に接続されたダイオードまたはダイオード接続型トランジスタと；ソースが接地端に接続され、ゲートが前記入力信号の入力端に接続され、ドレインが前記内部リセット信号の出力端に接続されたＮチャネル型電界効果トランジスタと；を含む構成（第１６の構成）にするとよい。

また、上記第１６の構成から成る制御回路において、前記リセット部は、前記Ｐチャネル型電界効果トランジスタ及び前記Ｎチャネル型電界効果トランジスタの両ゲートと前記入力信号の入力端との間に挿入されたインバータをさらに含む構成（第１７の構成）にするとよい。

また、上記第１６または第１７の構成から成る制御回路において、前記リセット部は、前記内部リセット信号の出力端と接地端との間に接続されたキャパシタをさらに含む構成（第１８の構成）にするとよい。

また、本発明に係るデータ保持装置は、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を有するほか、前記ループ構造部、前記不揮発性記憶部、及び、前記回路分離部の制御信号を生成する手段として、上記第１〜第１８いずれかの構成から成る制御回路を有する構成（第１９の構成）とされている。

なお、上記第１９の構成から成るデータ保持装置において、前記不揮発性記憶部は、前記データ保持装置の電源オン／オフ時に前記強誘電体素子の両端を接地端に短絡するスイッチ素子を含む構成（第２０の構成）にするとよい。

また、上記第２０の構成から成るデータ保持装置は、自身の電源オン／オフ時に前記スイッチ素子をオンさせるための保護信号を生成する保護信号生成回路をさらに有する構成（第２１の構成）にするとよい。

また、上記第２１の構成から成るデータ保持装置において、前記スイッチ素子は、Ｎチャネル型電界効果トランジスタであり、前記保護信号生成回路は、電源電圧が少なくともＣＭＯＳ回路の動作可能電圧に達するまでの間、前記保護信号をハイレベルに保持する構成（第２２の構成）にするとよい。

また、上記第２２の構成から成るデータ保持装置において、前記保護信号生成回路は、ソースが電源電圧の印加端に接続され、ゲートが入力信号の入力端に接続され、ドレインが前記保護信号の出力端に接続されたＰチャネル型電界効果トランジスタと；ソースが接地端に接続され、ゲートが前記入力信号の入力端に接続され、ドレインが前記保護信号の出力端に接続されたＮチャネル型電界効果トランジスタと；を含み、前記Ｐチャネル型電界効果トランジスタは、前記Ｎチャネル型電界効果トランジスタよりもオン抵抗値が小さくなるように設計されている構成（第２３の構成）にするとよい。

本発明によれば、セットの部品点数削減や低消費電力化を実現することが可能な制御回路、及び、これを用いたデータ保持装置を提供することが可能となる。

本発明に係るデータ保持装置の一実施形態を示す回路図 レベルシフト機能を備えたインバータＩＮＶ６（インバータＩＮＶ７についても同様）の一構成例を示す回路図 本発明に係るデータ保持装置の一動作例を説明するためのタイミングチャート 通常動作時の信号経路を示す回路図 データ書き込み動作時の信号経路を示す回路図 データ読み出し動作時の信号経路を示す回路図 本発明に係るデータ保持装置の第１の変形例を示す回路図 レベルシフト機能を備えた３ステートのインバータＩＮＶ６’（インバータＩＮＶ７’についても同様）の一構成例を示す回路図 本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャート 強誘電体素子の特性を説明するための図 強誘電体素子間の容量結合を用いたデータ読み出し方式を説明するための図 本発明に係るデータ保持装置の第２の変形例を示す回路図 本発明に係るデータ保持装置の第３の変形例を示す回路図 Ｄフリップフロップへの適用例を示す回路図 通常動作時の信号経路を示す回路図 データ書き込み動作時の信号経路を示す回路図 データ読み出し動作時の信号経路を示す回路図 本発明に係るデータ保持装置の第４の変形例を示す回路図 本発明に係るデータ保持装置の一動作例を説明するためのタイミングチャート 本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャート データ入れ替えによる処理切替動作の一例を示す模式図 セルパターンの第１レイアウト例を示す模式図 セルパターンの第２レイアウト例を示す模式図 セルパターンの第３レイアウト例を示す模式図 セルパターンの第４レイアウト例を示す模式図 本発明に係るデータ保持装置の第５の変形例を示す回路図 第５変形例のデータ保持装置で使用される信号ピンを示したブロック図 第５変形例のデータ保持装置で使用される信号ピンの機能説明表 センスアンプＳＡの一構成例を示す回路図 通常動作時における装置各部の動作状態を示す回路図 データ書き込み動作時における装置各部の動作状態を示す回路図 データ読み出し動作時における装置各部の動作状態を示す回路図 テスト動作時における装置各部の動作状態を示す回路図 強誘電体素子のアナログ特性評価動作を説明するためのタイミングチャート 参照電圧信号Ｖｒｅｆと出力信号Ｑとの関係を示す模式図 スキャンパスを活用したデータ保持装置のテスト動作を説明するためのブロック図 スキャンパスを活用したテスト動作の一例を示すフローチャート スキャンパスを活用したテスト動作の別の一例を示すフローチャート 本発明に係るデータ保持装置の第６の変形例を示す回路図 本発明に係るデータ保持装置の第７の変形例を示す回路図 第７の変形例の通常動作時における装置各部の動作状態を示す回路図 第７の変形例のデータ書き込み動作時における装置各部の動作状態を示す回路図 第７の変形例のデータ読み出し動作時における装置各部の動作状態を示す回路図 第７の変形例のテスト動作時における装置各部の動作状態を示す回路図 電源オン／オフ時におけるデータ破壊防止機能を説明するためのタイミングチャート 第１電源電圧ＶＤＤ１よりも第２電源電圧ＶＤＤ２が低電圧である場合に用いられるインバータＩＮＶ６、ＩＮＶ７の一例を示す図 制御回路の一構成例を示すブロック図 内部クロック信号による基本動作の一例を示すタイミングチャート 外部クロック信号による基本動作の一例を示すタイミングチャート 外部クロック信号によるテスト動作の一例を示すタイミングチャート 内部クロック生成部１２の一構成例を示すブロック図 内部クロック生成動作の一例を示すタイミングチャート 内部クロック生成動作の別の一例を示すタイミングチャート ローパスフィルタ１２１の第１構成例を示す回路図 ローパスフィルタ１２１の第２構成例を示す回路図 ローパスフィルタ１２１の第３構成例を示す回路図 ローパスフィルタ１２１の第４構成例を示す回路図 パルス生成部１２３の一構成例を示すブロック図 パルス生成動作の一例を示すタイミングチャート クロック生成部１２４の第１構成例を示すブロック図 クロック生成部１２４の第２構成例を示すブロック図 第２構成例でのクロック生成動作を示すタイミングチャート クロック生成部１２４の第３構成例を示すブロック図 第３構成例でのクロック生成動作を示すタイミングチャート ＰＯＬＨ回路の一構成例を示す回路図 ＰＯＬＨ回路３０の第１適用例を説明するための図 ＰＯＬＨ回路３０の第２適用例を説明するための図 ＰＯＬＨ回路３０の第３適用例を説明するための図 ＰＯＬＨ回路３０の第４適用例を説明するための図 本発明に係るデータ保持装置の第８の変形例を示す回路図 ＰＯＨＨ回路４０の一構成例を示す回路図 電流Ｉｐ、Ｉｎの特性図 電源電圧ＶＤＤと保護信号ＬＲＳＴＮＬとの相関関係を示す波形図 データ保持装置の一従来例を示す回路図 従来のデータ読み出し方式を説明するための図

＜データ保持装置＞
図１は、本発明に係るデータ保持装置の一実施形態を示す回路図である。

本図に示す通り、本実施形態のデータ保持装置は、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１、ＭＵＸ２と、Ｎチャネル型電界効果トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂと、を有して成るラッチ回路である。

インバータＩＮＶ１の入力端は、データ信号（Ｄ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。

このように、本実施形態のデータ保持装置は、ループ状に接続された２つの論理ゲート（図１ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号Ｄを保持するループ構造部ＬＯＯＰを有して成る。

なお、ループ構造部ＬＯＯＰは、第１電源電圧ＶＤＤ１（例えば０．６［Ｖ］）の供給を受けて駆動されるものである。

インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。

強誘電体素子ＣＬ１ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ１ａの負極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ａの両端間には、トランジスタＱ１ａが接続されている。トランジスタＱ１ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。

強誘電体素子ＣＬ１ｂの正極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ１ｂの両端間には、トランジスタＱ１ｂが接続されている。トランジスタＱ１ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。

強誘電体素子ＣＬ２ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ２ａの負極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ａの両端間には、トランジスタＱ２ａが接続されている。トランジスタＱ２ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。

強誘電体素子ＣＬ２ｂの正極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ２ｂの両端間には、トランジスタＱ２ｂが接続されている。トランジスタＱ２ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。

このように、本実施形態のデータ保持装置は、強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有して成る。

なお、不揮発性記憶部ＮＶＭは、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２（例えば１．２［Ｖ］）の供給を受けて駆動されるものである。

また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。

一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り換えられる。すなわち、本実施形態のデータ保持装置において、マルチプレクサＭＵＸ１、ＭＵＸ２と、インバータＩＮＶ６、ＩＮＶ７と、パススイッチＳＷ３、ＳＷ４は、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。

なお、回路分離部ＳＥＰを形成する回路要素のうち、ループ構造部ＬＯＯＰに含まれるマルチプレクサＭＵＸ１、ＭＵＸ２は、第１電源電圧ＶＤＤ１の供給を受けて駆動されるものであり、不揮発性記憶部ＮＶＭに含まれるパススイッチＳＷ３、ＳＷ４は、第２電源電圧ＶＤＤ２の供給を受けて駆動されるものである。

また、インバータＩＮＶ６、ＩＮＶ７は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の双方の供給を受けて駆動されるものであり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタとしての機能を備えている。

図２は、レベルシフト機能を備えたインバータＩＮＶ６（インバータＩＮＶ７についても同様）の一構成例を示す回路図である。

図２に示すように、インバータＩＮＶ６（ＩＮＶ７）は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、を有して成る。トランジスタＮ１のゲートは、入力端ＩＮに接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＮ１のドレインは、トランジスタＰ１のドレインに接続される一方、出力端ＯＵＴにも接続されている。トランジスタＰ１、Ｐ２のソースは、いずれも第２電源電圧ＶＤＤ２の印加端に接続されている。トランジスタＰ１のゲートは、トランジスタＰ２のドレインに接続されている。トランジスタＰ２のゲートは、トランジスタＰ１のドレインに接続されている。トランジスタＰ２のドレインは、トランジスタＮ２のドレインに接続されている。トランジスタＮ２のソースは、接地端に接続されている。トランジスタＰ３、Ｎ３のゲートは、いずれも入力端ＩＮに接続されている。トランジスタＰ３のソースは、第１電源電圧ＶＤＤ１の印加端に接続されている。トランジスタＰ３のドレインは、トランジスタＮ３のドレインに接続される一方で、トランジスタＮ２のゲートにも接続されている。トランジスタＮ３のソースは、接地端に接続されている。

上記構成から成るインバータＩＮＶ６（ＩＮＶ７）において、入力端ＩＮにハイレベル（第１電源電圧ＶＤＤ１）の論理信号が入力された場合には、トランジスタＮ１、Ｐ２がオンとなり、トランジスタＮ２、Ｐ１がオフとなるので、出力端ＯＵＴからはローレベル（接地電圧ＧＮＤ）の論理信号が出力される。逆に、入力端ＩＮにローレベル（接地電圧ＧＮＤ）の論理信号が入力された場合には、トランジスタＮ１、Ｐ２がオフとなり、トランジスタＮ２、Ｐ１がオンとなるので、出力端ＯＵＴからはハイレベル（第２電源電圧ＶＤＤ２）の論理信号が出力される。すなわち、インバータＩＮＶ６（ＩＮＶ７）は、入力端ＩＮに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２まで引き上げて出力する。

次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの接続ノードに現れる電圧をＶ１、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの接続ノードに現れる電圧をＶ２、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように、各部のノード電圧に符号を付すことにする。

図３は、本発明に係るデータ保持装置の一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び出力信号Ｑの電圧波形を示している。

まず、データ保持装置の通常動作について説明する。

時点Ｗ１までは、Ｆリセット信号ＦＲＳＴが「１（ハイレベル：ＶＤＤ２）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。

また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図１の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。

また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。

従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、データ信号Ｄが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、データ信号Ｄがラッチされる形となる。

なお、図４は、上記した通常動作時の信号経路（図中では太線として描写）を示す回路図である。

次に、強誘電体素子へのデータ書き込み動作について説明する。

時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされて、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされる。従って、第１パススイッチＳＷ１がオフされ、第２パススイッチがオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。

また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる。

また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ２）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図１の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。

なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。

また、時点Ｗ１〜Ｗ２では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされる。すなわち、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。

図３の例に即して具体的に述べると、時点Ｗ１では、出力信号Ｑが「１（ＶＤＤ１）」であるため、ノード電圧Ｖ１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２が「１（ＶＤＤ２）」となる。従って、時点Ｗ１〜Ｗ２において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ２ａの両端間には負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２ｂの両端間には正極性の電圧が印加される状態となる。一方、時点Ｗ２〜Ｗ３において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされている間、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ１ａの両端間には正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１ｂの両端間には負極性の電圧が印加される状態となる。

このように、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１ａとＣＬ２ａとの間、及び、強誘電体素子ＣＬ１ｂとＣＬ２ｂとの間でも、互いの残留分極状態が逆になる。

時点Ｗ３では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされることによって、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ＧＮＤ）」とされる。

また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図１の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図３の例では「０（ＧＮＤ）」とされている。

そして、時点Ｗ４では、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１の供給と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２の供給がいずれも遮断される。このとき、Ｆリセット信号ＦＲＳＴは、時点Ｗ３から「１（ＶＤＤ２）」に維持されており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。

なお、図５は、上記したデータ書き込み動作時（特に時点Ｗ１〜Ｗ３）の信号経路（図中では太線として描写）を示す回路図である。

次に、強誘電体素子からのデータ読み出し動作について説明する。

時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。

時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ１）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。

なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。

時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされており、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。このとき、図６中の太線で描写された信号ラインは、フローティングとなっている。

続く時点Ｒ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。

図３の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。

このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だに不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。

続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。

このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図２の例では「１（ＶＤＤ１）」）が復帰される。

その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。

なお、図６は、上記したデータ読み出し動作時（特に時点Ｒ３〜Ｒ４）の信号経路（図中では太線として描写）を示す回路図である。

上記で説明したように、本実施形態のデータ保持装置は、ループ状に接続された論理ゲート（図１ではインバータＩＮＶ３、ＩＮＶ４）を用いてデータを保持するループ構造部ＬＯＯＰと、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータを不揮発的に記憶する不揮発性記憶部ＮＶＭ（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ）と、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰ（ＭＵＸ１、ＭＵＸ２、ＩＮＶ６、ＩＮＶ７、ＳＷ３、ＳＷ４）と、を有して成り、回路分離部ＳＥＰは、データ保持装置の通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、ループ構造部ＬＯＯＰを電気的に動作させる構成とされている。

このように、ループ構造部ＬＯＯＰの信号線から強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂを直接駆動するのではなく、ループ構造部ＬＯＯＰの信号線と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの間に、バッファとしても機能するデータ書き込み用ドライバ（図１ではインバータＩＮＶ６、ＩＮＶ７）を設けることにより、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂがループ構造部ＬＯＯＰ内の負荷容量とならないようにすることが可能となる。

また、データ書き込み用ドライバ（インバータＩＮＶ６、ＩＮＶ７）の出力端にパススイッチＳＷ３、ＳＷ４を接続し、制御信号Ｅ１に応じて、データの書き込み時にのみ、パススイッチＳＷ３、ＳＷ４をオンさせる構成であれば、通常動作時には、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂが駆動されないようにすることが可能となる。

また、データ読み出しの際には、制御信号Ｅ２に応じて、マルチプレクサＭＵＸ１、ＭＵＸ２の入出力経路を切り換えることにより、ループ構造部ＬＯＯＰ内の論理ゲート（図１ではインバータＩＮＶ３、ＩＮＶ４）と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの導通／遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。

なお、本実施形態のデータ保持装置では、制御信号Ｅ１、Ｅ２が新たに必要となるが、これらの信号は、常時駆動されるクロック信号と異なり、通常時には一切駆動されないので、データ保持装置の消費電力には、ほとんど影響を与えることがない。

また、本実施形態のデータ保持装置では、データ書き込み用ドライバ（インバータＩＮＶ６、ＩＮＶ７）や、マルチプレクサＭＵＸ１、ＭＵＸ２が新たに必要となるが、ＣＰＵ［Central Processing Unit］などの演算回路内におけるデータ保持装置の占有面積は、数％に過ぎないことが多く、演算回路全体に与える面積増加の影響は殆どないと言える。

このように、本実施形態のデータ保持装置であれば、通常動作中には強誘電体素子が無駄に駆動されることがないので、揮発性のデータ保持装置と同レベルの高速化、並びに、低消費電力化を図ることが可能となる。

すなわち、揮発性のデータ保持装置と同等の取り扱いを行うことができるので、タイミング設計や消費電力設計などの再設計を行わずに、既存回路の記憶素子部分を本発明のデータ保持装置に置き換えることが可能となる。従って、既存回路を容易に不揮発化することができるので、例えば、待機時にデータを消さずに電源を遮断したり、電源投入後、即時に動作再開が可能なＣＰＵ等を実現することが可能となる。

また、本実施形態のデータ保持装置において、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭは、互いに異なる第１、第２電源電圧ＶＤＤ１、ＶＤＤ２の供給を別個に受けて駆動されるものであり、回路分離部ＳＥＰは、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタ（図１の例では、レベルシフト機能を備えたインバータＩＮＶ６、ＩＮＶ７）を有して成る。

このような構成とすることにより、第１電源電圧ＶＤＤ１を用いてループ構造部ＬＯＯＰを低電圧駆動するとともに、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２を用いて不揮発性記憶部ＮＶＭ（より具体的には、これに含まれる強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）を適切に駆動することができるので、低電圧駆動デバイス（超低電圧プロセッサなど）にも好適に組み込むことが可能なデータ保持装置を提供することが可能となる。

＜第１の変形例＞
なお、上記の実施形態では、インバータＩＮＶ６とパススイッチＳＷ３、及び、インバータＩＮＶ７とパススイッチＳＷ４をそれぞれ組み合わせた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図７に示すように、制御信号Ｅ１に応じてその出力状態をハイインピーダンスとすることが可能な３ステートのインバータＩＮＶ６’、ＩＮＶ７’を用いることで、パススイッチＳＷ３、ＳＷ４を省略しても構わない。この場合、インバータＩＮＶ６’（インバータＩＮＶ７’についても同様）の構成は、図８に示す通りとなる。

図８は、レベルシフト機能を備えた３ステートのインバータＩＮＶ６’（インバータＩＮＶ７’についても同様）の一構成例を示す回路図である。

図８に示すように、レベルシフト機能を備えた３ステートのインバータＩＮＶ６’（ＩＮＶ７’）は、先出のインバータＩＮＶ６（ＩＮＶ７）に若干の変更を加えることにより容易に実現することが可能である。より具体的に述べると、３ステートのインバータＩＮＶ６’（ＩＮＶ７’）は、図２の構成に加えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４及びＰ５と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ４及びＮ５と、を有して成る出力段を別途設けるとともに、トランジスタＰ１のドレインから出力信号を引き出す構成に代えて、上記の出力段から出力信号を引き出す構成とすればよい。

上記の出力段を形成するトランジスタＰ４のソースは、第２電源電圧ＶＤＤ２の印加端に接続されている。トランジスタＰ４のゲートは、反転制御信号Ｅ１バーの印加端に接続されている。トランジスタＰ４のドレインは、トランジスタＰ５のソースに接続されている。トランジスタＰ５のドレインは、トランジスタＮ４のドレインに接続される一方、出力端ＯＵＴにも接続されている。トランジスタＰ５、Ｎ４のゲートは、いずれもトランジスタＰ２のドレインに接続されている。トランジスタＮ４のソースは、トランジスタＮ５のドレインに接続されている。トランジスタＮ５のソースは、接地端に接続されている。トランジスタＮ５のゲートは、制御信号Ｅ１の印加端に接続されている。

上記構成から成る３ステートのインバータＩＮＶ６’（ＩＮＶ７’）において、制御信号Ｅ１がハイレベル（第２電源電圧ＶＤＤ２）とされている場合、入力端ＩＮにハイレベル（第１電源電圧ＶＤＤ１）の論理信号が入力されたときには、出力端ＯＵＴからローレベル（接地電圧ＧＮＤ）の論理信号が出力され、逆に、入力端ＩＮにローレベル（接地電圧ＧＮＤ）の論理信号が入力されたときには、出力端ＯＵＴからハイレベル（第２電源電圧ＶＤＤ２）の論理信号が出力される。すなわち、インバータＩＮＶ６’（ＩＮＶ７’）は、制御信号Ｅ１がハイレベルとされているときには、入力端ＩＮに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２まで引き上げて出力する。一方、制御信号Ｅ１がローレベル（ＧＮＤ）とされている場合、トランジスタＰ４、Ｎ５がいずれもオフとなるので、出力端ＯＵＴはハイインピーダンス状態となる。すなわち、インバータＩＮＶ６’（ＩＮＶ７’）は、制御信号Ｅ１がローレベル（ＧＮＤ）とされているときには、入力端ＩＮに入力される論理信号に依らず、出力端ＯＵＴをハイインピーダンス状態とすることができる。従って、３ステートのインバータＩＮＶ６’、ＩＮＶ７’を用いれば、図２に示したパススイッチＳＷ３、ＳＷ４を省略することが可能となる。

次に、強誘電体素子からのデータ読み出し動作の変形例について、図９を参照しながら詳細な説明を行う。図９は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートであり、上から順に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び、出力信号Ｑの電圧波形を示している。

時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。

時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ２）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。

なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。

時点Ｒ２では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされて、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされることにより、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。

図９の例に即して具体的に説明すると、ノード電圧Ｖ１の論理としてはＷＬが現れ、ノード電圧Ｖ２の論理としてはＷＨが現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。

ただし、時点Ｒ２〜Ｒ３では、未だ電源電圧ＶＤＤが投入されていないため、ループ構造部ＬＯＯＰ各部のノード電圧Ｖ３〜Ｖ６はいずれも「０（ＧＮＤ）」となっており、延いては、出力信号Ｑが「０（ＧＮＤ）」となっている。

続く時点Ｒ３では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。このとき、図６中の太線で描写された信号ラインは、フローティングとなっている。

なお、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＧＮＤ）」とされて、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だ不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。

続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。

このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図９の例では「１（ＶＤＤ１）」）が復帰される。

その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。

上記したように、図９のデータ読み出し動作は、図３のデータ読み出し動作と異なり、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の投入前から、強誘電体素子内の残留分極状態に対応した電圧信号（ノード電圧Ｖ１、Ｖ２）の引き出し動作を開始する構成とされている。このような構成とすることにより、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２をいずれも投入した後の動作ステップ数を減らして（図３の動作例では３ステップ（時点Ｒ３、Ｒ４、Ｒ５）を要するのに対して、図９の動作例では２ステップ（時点Ｒ４、Ｒ５）のみ）、通常動作に復帰するまでの所要時間を短縮することが可能となる。

＜強誘電体素子＞
次に、本実施形態のデータ保持装置で用いられる強誘電体素子の特性について、詳細な説明を行う。

図１０は、強誘電体素子の特性を説明するための図である。なお、図１０の上段には、強誘電体素子Ｃｓに電圧Ｖｓを印加する様子が模式的に描写されている。また、図１０の下段左側には、強誘電体素子Ｃｓのヒステリシス特性が示されており、下段右側には、強誘電体素子Ｃｓの容量特性が示されている。

本図に示すように、強誘電体素子Ｃｓは、その両端間に電圧Ｖｓを印加した際の残留分極状態に応じて容量特性が変化する。具体的に述べると、強誘電体素子Ｃｓの両端間に正極性の電圧Ｖｓを印加して、強誘電体素子Ｃｓを非反転状態（Ｓ＝０）とした場合には、その容量値が小さくなる。逆に、強誘電体素子Ｃｓの両端間に負極性の電圧Ｖｓを印加して、強誘電体素子Ｃｓを反転状態（Ｓ＝１）とした場合には、その容量値が大きくなる。従って、強誘電体素子Ｃｓに記憶されたデータの読み出しに際しては、上記した容量値の違いを電圧値に変換する必要がある。

そこで、本実施形態データ保持装置は、不揮発性記憶部ＮＶＭからデータを読み出す際に、非反転状態（Ｓ＝０）の強誘電体素子と、反転状態（Ｓ＝１）の強誘電体素子との容量結合を用いる構成とされている。

図１１は、強誘電体素子間の容量結合を用いたデータ読み出し方式を説明するための図である。なお、図１１の上段は、強誘電体素子ＣＬ１ａ（強誘電体素子ＣＬ２ａ）が反転状態（Ｓ＝１）で、強誘電体素子ＣＬ１ｂ（強誘電体素子ＣＬ２ｂ）が非反転状態（Ｓ＝０）であるときの容量特性を示しており、図１１の下段は、上記と逆に、強誘電体素子ＣＬ１ａ（強誘電体素子ＣＬ２ａ）が非反転状態（Ｓ＝０）で、強誘電体素子ＣＬ１ｂ（強誘電体素子ＣＬ２ｂ）が反転状態（Ｓ＝１）であるときの容量特性を示している。

先にも述べたように、強誘電体素子に対するデータの書き込みに際して、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になるので、その容量特性としては、一方の容量値が大きいほど、他方の容量値が小さいという関係となる。

従って、互いに残留分極状態が逆である２つの強誘電体素子ＣＬ１ａとＣＬ１ｂ、並びに、強誘電体素子ＣＬ２ａとＣＬＫ２ｂを直列に接続し、その一端にパルス電圧を加えたとき、両素子間の接続ノードに現れるノード電圧Ｖ１、Ｖ２（容量値の比で決まる電圧値であり、図１１では読み出し電圧Ｖｏｕｔと表記）を検出する構成とすれば、読み出し電圧Ｖｏｕｔの振幅値を１［Ｖ］近辺まで確保して、読み出しマージンを大幅に改善することが可能となる。

また、本実施形態のデータ保持装置は、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの容量比に応じたノード電圧Ｖ１と、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの容量比に応じたノード電圧Ｖｂを比較することで、不揮発性記憶部ＮＶＭから読み出されたデータの０／１判定を行う構成とされているため、インバータの閾値を厳密に設定する必要はない。

＜第２、第３の変形例＞
このように、本実施形態のデータ保持装置では、強誘電体素子間の容量結合を用いたデータ読み出し方式が採用されているが、本発明の構成はこれに限定されるものではなく、図１２（第２の変形例）に示すように、強誘電体素子ＣＬ１ａ、ＣＬ２ａと、インバータＩＮＶ３、ＩＮＶ４を構成するトランジスタのゲート容量との容量結合を用いることで、不揮発性記憶部ＮＶＭからデータを読み出す構成（言い換えれば、図１の構成から、強誘電体素子ＣＬ１ｂ、ＣＬ２ｂとトランジスタＱ１ｂ、Ｃ２ｂを除いた構成）としても構わないし、若しくは、図１３（第３の変形例）に示すように、強誘電体素子ＣＬ１ａ、ＣＬ１ｂと、その他の容量素子Ｃ１、Ｃ２との容量結合を用いることで、不揮発性記憶部ＮＶＭからデータを読み出す構成としても構わない。

＜Ｄフリップフロップへの適用例＞
図１４は、セット／リセット機能を備えたＤフリップフロップ（レジスタ）への適用例を示す回路図である。

本図に示すように、Ｄフリップフロップを構成する場合には、ラッチ回路が２段組（マスタとスレーブ）に直列接続されるが、マスタとスレーブの両方を不揮発化する必要はなく、スレーブ側のラッチ回路にのみ本発明を適用すれば足りる。

また、その通常動作、強誘電体素子へのデータ書き込み動作、及び、強誘電体素子からのデータ読み出し動作は、マスタ側のラッチ回路が接続されている以外、先述と同様であり、各々の動作時における信号経路についても、図１５〜図１７で示すように、特段重複した説明を要するものではない。

ただし、本図に示すＤフリップフロップでは、セット／リセット機能を実現すべく、ループ構造部を形成する論理ゲートとして、インバータではなく、否定論理積演算器ＮＡＮＤ１〜ＮＡＮＤ４が用いられている。なお、否定論理積演算器ＮＡＮＤ１、ＮＡＮＤ３に入力されるセット信号ＳＮを「０（ＧＮＤ）」とすれば、出力信号Ｑが強制的に「１（ＶＤＤ１）」となり、否定論理積演算器ＮＡＮＤ２、ＮＡＮＤ４に入力されるリセット信号ＲＮを「０（ＧＮＤ）」とすれば、出力信号Ｑが強制的に「０（ＧＮＤ）」となる。従って、データの書き込み動作時やデータの読み出し動作時には、セット信号ＳＮ及びリセット信号ＲＮを「１（ＶＤＤ１）」としておく必要がある。

＜第４の変形例＞
次に、本発明に係るデータ保持装置の第４の変形例について、図１８を参照しながら、詳細な説明を行う。図１８は、本発明に係るデータ保持装置の第４の変形例を示す回路図である。

本図に示したデータ保持装置は、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１〜ＭＵＸ４と、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２と、Ｎチャネル型電界効果トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂと、を有して成るラッチ回路である。

インバータＩＮＶ１の入力端は、データ信号（Ｄ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。

このように、本実施形態のデータ保持装置は、ループ状に接続された２つの論理ゲート（図１８ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号Ｄを保持するループ構造部ＬＯＯＰを有して成る。

なお、ループ構造部ＬＯＯＰは、第１電源電圧ＶＤＤ１（例えば０．６［Ｖ］）の供給を受けて駆動されるものである。

インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、デマルチプレクサＤｅＭＵＸ１の入力端に接続されている。デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端は、それぞれ、マルチプレクサＭＵＸ４の第１入力端〜第ｍ入力端に接続されている。マルチプレクサＭＵＸ４の出力端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。

インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、デマルチプレクサＤｅＭＵＸ２の入力端に接続されている。デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端は、それぞれ、マルチプレクサＭＵＸ３の第１入力端〜第ｍ入力端に接続されている。マルチプレクサＭＵＸ３の出力端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。

強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａの正極端は、それぞれ、プレートラインＰＬ１１〜ＰＬ１ｍに接続されている。強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａの負極端は、それぞれ、デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ１１ａ〜１ｍａの両端間には、それぞれ、トランジスタＱ１１ａ〜Ｑ１ｍａが接続されている。トランジスタＱ１１ａ〜Ｑ１ｍａのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。

強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂの正極端は、それぞれ、デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂの負極端は、それぞれ、プレートラインＰＬ２１〜ＰＬ２ｍに接続されている。強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂの両端間には、それぞれ、トランジスタＱ１１ｂ〜Ｑ１ｍｂが接続されている。トランジスタＱ１１ｂ〜Ｑ１ｍｂのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。

強誘電体素子ＣＬ２１ａ〜ＣＬ２ｍａの正極端は、それぞれ、プレートラインＰＬ１１〜ＰＬ１ｍに接続されている。強誘電体素子ＣＬ２１ａ〜ＣＬ２ｍａの負極端は、それぞれ、デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ２１ａ〜ＣＬ２ｍａの両端間には、それぞれ、トランジスタＱ２１ａ〜Ｑ２ｍａが接続されている。トランジスタＱ２１ａ〜Ｑ２ｍａのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。

強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂの正極端は、それぞれ、デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂの負極端は、それぞれ、プレートラインＰＬ２１〜ＰＬ２ｍに接続されている。強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂの両端間には、それぞれ、トランジスタＱ２１ｂ〜Ｑ２ｍｂが接続されている。トランジスタＱ２１ｂ〜Ｑ２ｍｂのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。

上記したように、本実施形態のデータ保持装置は、強誘電体素子（ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂ）のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有して成る。

なお、不揮発性記憶部ＮＶＭは、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２（例えば１．２［Ｖ］）の供給を受けて駆動されるものである。

また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。

一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り換えられる。また、マルチプレクサＭＵＸ３、ＭＵＸ４と、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、いずれも制御信号ＳＥＬ１〜ＳＥＬｍに応じてその信号経路が切り換えられる。すなわち、本実施形態のデータ保持装置において、マルチプレクサＭＵＸ１〜ＭＵＸ４と、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２と、インバータＩＮＶ６、ＩＮＶ７と、パススイッチＳＷ３、ＳＷ４は、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。

なお、回路分離部ＳＥＰを形成する回路要素のうち、ループ構造部ＬＯＯＰに含まれるマルチプレクサＭＵＸ１〜ＭＵＸ４は、第１電源電圧ＶＤＤ１の供給を受けて駆動されるものであり、不揮発性記憶部ＮＶＭに含まれるデマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２と、パススイッチＳＷ３、ＳＷ４は、第２電源電圧ＶＤＤ２の供給を受けて駆動されるものである。

また、インバータＩＮＶ６、ＩＮＶ７は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の双方の供給を受けて駆動されるものであり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタとしての機能を備えている。なお、インバータＩＮＶ６、ＩＮＶ７の回路構成については、説明済みであるため、重複した説明は割愛する。また、先出の図７で示したように、インバータＩＮＶ６とパススイッチＳＷ３、及び、インバータＩＮＶ７とパススイッチＳＷ４に代えて、３ステートのインバータＩＮＶ６’、ＩＮＶ７’を用いてもよい。

このように、上記構成から成るデータ保持装置は、データＤをｍビット分（ｍ≧２）だけ格納するために、図１の構成をさらに拡張したものであって、制御信号ＳＥＬ１〜ＳＥＬｍに応じて選択可能な第１記憶領域〜第ｍ記憶領域を有する構成とされている。なお、図１８の例に即して説明すると、第ｘ記憶領域（１≦ｘ≦ｍ）は、強誘電体素子ＣＬ１ｘａ、ＣＬ１ｘｂ、ＣＬ２ｘａ、ＣＬ２ｘｂと、トランジスタＱ１ｘａ、Ｑ１ｘｂ、Ｑ２ｘａ、Ｑ２ｘｂと、によって形成されている。ただし、本発明の構成はこれに限定されるものではなく、先出の図１２、図１３と同様の変形を行うことも可能である。

次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端（マルチプレクサＭＵＸ４の第１入力端〜第ｍ入力端）に各々現れる電圧をＶ１１〜Ｖ１ｍ、デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端（マルチプレクサＭＵＸ３の第１入力端〜第ｍ入力端）に各々現れる電圧をＶ２１〜Ｖ２ｍ、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように各部のノード電圧に符号を付すことにする。

図１９は、本発明に係るデータ保持装置の一動作例（第１記憶領域にデータＤを書き込んで、第ｍ記憶領域からデータＤを読み出す動作）を説明するためのタイミングチャートであり、上から順に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、制御信号ＳＥＬ１、Ｆリセット信号ＦＲＳＴ１、プレートラインＰＬ１１の印加電圧、プレートラインＰＬ２１の印加電圧、ノード電圧Ｖ１１、ノード電圧Ｖ２１、制御信号ＳＥＬｍ、Ｆリセット信号ＦＲＳＴｍ、プレートラインＰＬ１ｍの印加電圧、プレートラインＰＬ２ｍの印加電圧、ノード電圧Ｖ１ｍ、ノード電圧Ｖ２ｍ、及び出力信号Ｑの電圧波形を示している。

なお、データＤの書き込み先や読み出し元として選択されていない第ｙ記憶領域（１＜ｙ＜ｍ）に関連する制御信号ＳＥＬｙ、Ｆリセット信号ＦＲＳＴｙ、プレートラインＰＬ１ｙの印加電圧、プレートラインＰＬ２ｙの印加電圧、ノード電圧Ｖ１ｙ、ノード電圧Ｖ２ｙは、データＤの書き込み動作中には、データＤの書き込み先として選択されていない第ｍ記憶領域のそれと同様となり、データＤの読み出し動作中には、データＤの読み出し元として選択されていない第１記憶領域のそれと同様となるため、その描写並びに説明を適宜省略する。

まず、データ保持装置の通常動作について説明する。

時点Ｗ１までは、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍが全て「１（ハイレベル：ＶＤＤ２）」とされており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂが全てオンされ、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっている。なお、プレートラインＰＬ１１〜ＰＬ１ｍとプレートラインＰＬ２１〜ＰＬ２ｍは、いずれも「０（ローレベル：ＧＮＤ）」とされている。

また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図１８の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。

また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。

従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、データ信号Ｄが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、データ信号Ｄがラッチされる形となる。

次に、第１記憶領域へのデータ書き込み動作について説明する。

時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされ、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされる。従って、第１パススイッチＳＷ１がオフされて、第２パススイッチがオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。

また、時点Ｗ１〜Ｗ３では、データＤの書き込み先として第１記憶領域を選択すべく、制御信号ＳＥＬ１が「１（ＶＤＤ２）」とされ、その余の制御信号ＳＥＬ２〜ＳＥＬｍが「０（ＧＮＤ）」とされる。これにより、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、その入力端と第１出力端を結ぶ信号経路が選択された状態となり、マルチプレクサＭＵＸ３、ＭＵＸ４は、その出力端と第１入力端を結ぶ信号経路が選択された状態となる。

また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴ１が「０（ＧＮＤ）」とされ、トランジスタＱ１１ａ、Ｑ１１ｂ、Ｑ２１ａ、Ｑ２１ｂがオフされて、強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂ、ＣＬ２１ａ、ＣＬ２１ｂに対する電圧印加が可能な状態とされる。

一方、Ｆリセット信号ＦＲＳＴ２〜ＦＲＳＴｍは、引き続き「１（ＶＤＤ２）」に維持されるので、第２記憶領域〜第ｍ記憶領域でのデータ化けを回避することが可能となる。

また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ２）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図１８の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。

なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。

また、時点Ｗ１〜Ｗ２では、プレートラインＰＬ１１、ＰＬ２１が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、プレートラインＰＬ１１、ＰＬ２１が「１（ＶＤＤ２）」とされる。すなわち、プレートラインＰＬ１１、ＰＬ２１に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。

図１９の例に即して具体的に述べると、時点Ｗ１では出力信号Ｑが「１（ＶＤＤ１）」であるため、ノード電圧Ｖ１１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２１が「１（ＶＤＤ１）」となる。従って、時点Ｗ１〜Ｗ２において、プレートラインＰＬ１１、ＰＬ２１がいずれも「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂの両端間には、電圧が印加されない状態となり、強誘電体素子ＣＬ２１ａの両端間には、負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２１ｂの両端間には、正極性の電圧が印加される状態となる。一方、時点Ｗ２〜Ｗ３において、プレートラインＰＬ１１、ＰＬ２１がいずれも「１（ＶＤＤ２）」とされている間、強誘電体素子ＣＬ２１ａ、ＣＬ２１ｂの両端間には、電圧が印加されない状態となり、強誘電体素子ＣＬ１１ａの両端間には、正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１１ｂの両端間には、負極性の電圧が印加される状態となる。

このように、プレートラインＰＬ１１、ＰＬ２１に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１１ａとＣＬ１１ｂとの間、及び、強誘電体素子ＣＬ２１ａとＣＬ２１ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１１ａとＣＬ２１ａとの間、及び、強誘電体素子ＣＬ１１ｂとＣＬ２１ｂとの間でも、互いの残留分極状態が逆になる。

なお、時点Ｗ１〜Ｗ３において、プレートラインＰＬ１２〜ＰＬ１ｍ、ＰＬ２２〜ＰＬ２ｍはいずれも「０（ＧＮＤ）」に維持される。

時点Ｗ３では、Ｆリセット信号ＦＲＳＴ１が再び「１（ＶＤＤ２）」とされて、トランジスタＱ１１ａ、Ｑ１１ｂ、Ｑ２１ａ、Ｑ２１ｂがオンされ、強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂ、ＣＬ２１ａ、ＣＬ２１ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂ、ＣＬ２１ａ、ＣＬ２１ｂは一切電圧が印加されない状態となる。このとき、プレートラインＰＬ１１、ＰＬ２１はいずれも「０（ＧＮＤ）」とされる。また、制御信号ＳＥＬ１も「０（ＧＮＤ）」とされる。

また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図１８の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図１９の例では「０（ＧＮＤ）」とされている。

また、時点Ｗ３において、Ｆリセット信号ＦＲＳＴ２〜ＦＲＳＴｍは、いずれも、「１（ＶＤＤ２）」に維持され、制御信号ＳＥＬ２〜ＳＥＬｍ、プレートラインＰＬ１２〜ＰＬ１ｍ、ＰＬ２２〜ＰＬ２ｍは、いずれも「０（ＧＮＤ）」に維持される。

そして、時点Ｗ４では、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１の供給と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２の供給が遮断される。このとき、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍは、いずれも第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の遮断前から「１（ＶＤＤ２）」に維持されており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。

次に、第ｍ記憶領域からのデータ読み出し動作について説明する。

時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。

時点Ｒ１においては、最先に全てのＦリセット信号ＦＲＳＴ１〜ＦＲＳＴｍが「１（ＶＤＤ２）」とされており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。

なお、時点Ｒ１において、プレートラインＰＬ１１〜ＰＬ１ｍとプレートラインＰＬ２１〜ＰＬ２ｍは、いずれも「０（ローレベル：ＧＮＤ）」とされている。

時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。

続く時点Ｒ３では、データＤの読み出し元として第ｍ記憶領域を選択すべく、制御信号ＳＥＬｍが「１（ＶＤＤ２）」とされ、その余の制御信号ＳＥＬ１〜ＳＥＬ（ｍ−１）が「０（ＧＮＤ）」とされる。これにより、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、その入力端と第ｍ出力端を結ぶ信号経路が選択された状態となり、マルチプレクサＭＵＸ３、ＭＵＸ４は、その出力端と第ｍ入力端を結ぶ信号経路が選択された状態となる。

また、時点Ｒ３では、Ｆリセット信号ＦＲＳＴｍが「０（ＧＮＤ）」とされ、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオフされて、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂに対する電圧印加が可能な状態とされる一方、プレートラインＰＬ２ｍが「０（ＧＮＤ）」に維持されたままで、プレートラインＰＬ１ｍが「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１ｍ及びノード電圧Ｖ２ｍとして、強誘電体素子内の残留分極状態に応じた電圧信号が現れる。

図１９の例（第ｍ記憶領域に論理「１」のデータＤが格納されていた場合）に即して具体的に説明すると、ノード電圧Ｖ１ｍの論理としてはＷＬが現れ、ノード電圧Ｖ２ｍの論理としてはＷＨが現れる。すなわち、ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。

このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＧＮＤ）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１ｍ、Ｖ２ｍ、Ｖ３〜Ｖ６が未だ不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。

なお、時点Ｒ３において、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴ（ｍ−１）は、いずれも「１（ＶＤＤ２）」に維持されて、制御信号ＳＥＬ１〜ＳＥＬ（ｍ−１）、プレートラインＰＬ１１〜ＰＬ１（ｍ−１）、ＰＬ２１〜ＰＬ２（ｍ−１）は、いずれも「０（ＧＮＤ）」に維持される。

続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。

このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして第３記憶領域の保持データ（図１９の例では「１（ＶＤＤ１）」）が復帰される。

その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴｍが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂには、一切電圧が印加されない状態となる。このとき、プレートラインＰＬ１ｍとプレートラインＰＬ２ｍは、いずれも「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。

上記で説明したように、第４変形例のデータ保持装置において、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭは、強誘電体素子を用いたｍ個の記憶領域を有して成り、所定の制御信号ＳＥＬ１〜ＳＥＬｍに応じて、データＤの書き込み先ないしは読み出し元となる記憶領域を選択して用いる構成とされている。このような構成とすることにより、複数のデータＤを任意に切り換えて使用することが可能なデータ保持装置を実現することができる。

なお、データ保持装置の通常動作時には、強誘電体素子が信号線から分離されるので、強誘電体素子の増加によって、データ保持装置の性能劣化（速度劣化や消費電力の増加など）が招かれることはない。

次に、第ｍ記憶領域からのデータ読み出し動作の変形例について、図２０を参照しながら詳細な説明を行う。図２０は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートであり、上から順に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、制御信号ＳＥＬ１、Ｆリセット信号ＦＲＳＴ１、プレートラインＰＬ１１の印加電圧、プレートラインＰＬ２１の印加電圧、ノード電圧Ｖ１１、ノード電圧Ｖ２１、制御信号ＳＥＬｍ、Ｆリセット信号ＦＲＳＴｍ、プレートラインＰＬ１ｍの印加電圧、プレートラインＰＬ２ｍの印加電圧、ノード電圧Ｖ１ｍ、ノード電圧Ｖ２ｍ、及び、出力信号Ｑの電圧波形を示している。

なお、データＤの書き込み先や読み出し元として選択されていない第ｙ記憶領域（１＜ｙ＜ｍ）に関連する制御信号ＳＥＬｙ、Ｆリセット信号ＦＲＳＴｙ、プレートラインＰＬ１ｙの印加電圧、プレートラインＰＬ２ｙの印加電圧、ノード電圧Ｖ１ｙ、ノード電圧Ｖ２ｙは、データＤの書き込み動作中には、データＤの書き込み先として選択されていない第ｍ記憶領域のそれと同様となり、データＤの読み出し動作中には、データＤの読み出し元として選択されていない第１記憶領域のそれと同様となるため、その描写並びに説明を適宜省略する。

時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。

時点Ｒ１では、最先にＦリセット信号ＦＲＳＴ１〜ＦＲＳＴｍが「１（ＶＤＤ２）」とされており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。

なお、時点Ｒ１において、プレートラインＰＬ１１〜ＰＬ１ｍとプレートラインＰＬ２１〜ＰＬ２ｍは、いずれも「０（ローレベル：ＧＮＤ）」とされている。

時点Ｒ２では、Ｆリセット信号ＦＲＳＴｍが「０（ＧＮＤ）」とされて、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオフされ、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂに対する電圧印加が可能な状態とされる一方、プレートラインＰＬ２ｍが「０（ＧＮＤ）」に維持されたまま、プレートラインＰＬ１ｍが「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１ｍ及びノード電圧Ｖ２ｍとして、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。

図２０の例（第３記憶領域に論理「１」のデータＤが格納されていた場合）に即して具体的に説明すると、ノード電圧Ｖ１ｍの論理としてはＷＬが現れ、ノード電圧Ｖ２ｍの論理としてはＷＨが現れる。すなわち、ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。

ただし、時点Ｒ２〜Ｒ３では、未だ第１電源電圧ＶＤＤ１が投入されていないため、ループ構造部ＬＯＯＰ各部のノード電圧Ｖ３〜Ｖ６はいずれも「０（ＧＮＤ）」となっており、延いては、出力信号Ｑが「０」（ＧＮＤ）となっている。

続く時点Ｒ３では、データＤの読み出し元として第ｍ記憶領域を選択すべく、制御信号ＳＥＬｍが「１（ＶＤＤ２）」とされ、その余の制御信号ＳＥＬ１〜ＳＥＬ（ｍ−１）が「０（ＧＮＤ）」とされる。これにより、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、その入力端と第ｍ出力端を結ぶ信号経路が選択された状態となり、マルチプレクサＭＵＸ３、ＭＵＸ４は、その出力端と第ｍ入力端を結ぶ信号経路が選択された状態となる。

また、時点Ｒ３では、制御信号Ｅ１、Ｅ２が共に「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。

なお、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＧＮＤ）」とされて、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だ不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。

続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。

このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして第３記憶領域の保持データ（図２０の例では「１（ＶＤＤ１）」）が復帰される。

その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴｍが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂには、一切電圧が印加されない状態となる。このとき、プレートラインＰＬ１ｍとプレートラインＰＬ２ｍは、いずれも「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様、通常動作状態に復帰される。

上記したように、図２０のデータ読み出し動作は、図１９のデータ読み出し動作と異なり、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の投入前から、強誘電体素子内の残留分極状態に対応した電圧信号（ノード電圧Ｖ１ｍ、Ｖ２ｍ）の引き出し動作を開始する構成とされている。このような構成とすることにより、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２を投入した後の動作ステップ数を減らして（図１９の動作例では、３ステップ（時点Ｒ３、Ｒ４、Ｒ５）を要するのに対して、図２０の動作例では、２ステップ（時点Ｒ４、Ｒ５）のみ）、通常動作に復帰するまでの所要時間を短縮することが可能となる。

＜ＣＰＵ処理切替動作＞
次に、第４変形例のデータ保持装置をＣＰＵに適用した場合の処理切替動作について、図２１を参照しながら説明する。図２１は、データ入れ替えによる処理切替動作の一例を示す模式図であり、データ保持装置の第１記憶領域と第ｍ記憶領域を任意に切り替えて用いることにより、処理Ａ（例えば動画圧縮処理）と処理Ｂ（例えば表計算処理）が交互に切り替えられる様子が模式的に示されている。なお、図２１の左側には、縦軸を時間軸として処理Ａと処理Ｂが交互に切り替えられる様子が示されており、図２１の右側には、ＣＰＵ内部で使用されているデータ保持装置の動作状態が模式的に示されている。

処理Ａから処理Ｂに移る場合、データ保持装置は、処理Ａに関するデータＤＡを第１記憶領域（ＣＬ１１ａ〜ＣＬ２１ｂ）に書き込み、処理Ｂに関するデータＤＢを第ｍ記憶領域（ＣＬ１ｍａ〜ＣＬ２ｍｂ）から読み出すことで、データ保持装置に格納されているデータの入替処理を行う。一方、処理Ｂから処理Ａに移る場合には、上記と逆に、データ保持装置は、処理Ｂに関するデータＤＢを第ｍ記憶領域（ＣＬ１ｍａ〜ＣＬ２ｍｂ）に書き込み、処理Ａに関するデータＤＡを第１記憶領域（ＣＬ１１ａ〜ＣＬ２１ｂ）から読み出すことで、データ保持装置に格納されているデータの入替処理を行う。このようなデータの入替処理により、ＣＰＵで実行される処理を瞬時に切り替えることが可能となる。

なお、データ入れ替えによってＣＰＵの処理切替を行う場合、先出の図１９、図２０で示した電源オフ期間は必ずしも必要ではない。

＜セルパターン＞
次に、強誘電体素子のセルパターンのレイアウトについて、図２２〜図２５を参照しながら詳細に説明する。図２２〜図２５は、それぞれ、強誘電体素子のセルパターンの第１レイアウト例〜第４レイアウト例を示す模式図である。なお、図中の符号ａ〜ｄは、それぞれ、強誘電体素子を示しており、符号ｘ、ｙは、それぞれ、素子間距離を示している。

半導体基板上に複数の強誘電体素子を形成する際、そのレイアウト段階では、いずれの強誘電体素子も同一の形状（例えば、上面視した場合に正方形や長方形となる形状）に設計されているが、マスキングプロセスやエッチングプロセスを経て半導体基板上に形成される実際の素子形状は、プロセスの特性上、設計通りの形状とはならないことが多い。

例えば、図２２において、強誘電体素子ａ、ｄは、いずれの四辺にも別の素子が近接していないため、素子のコーナー部分がエッチングされやすく、半導体基板上に形成される実際の素子形状は、各々の四隅全てが比較的大きく丸められた形となる。一方、強誘電体素子ｂ、ｃは、各々の一辺が互いに対向する形で互いに近接しているため、この一辺を含む素子のコーナー部分がエッチングされにくく、半導体基板上に形成される実際の素子形状は、各々の四隅のうち、互いに対向する二隅が比較的小さく丸められた形となり、その余の二隅が比較的大きく丸められた形となる。図２３〜図２５の例についても、上記と同様である。

このように、半導体基板上に形成される実際の素子形状は、素子の疎密に応じて四隅のエッチング度合いが異なるものとなるが、強誘電体素子ＣＬ１ａと強誘電体素子ＣＬ１ｂとのペア、並びに、強誘電体素子ＣＬ２ａと強誘電体素子ＣＬ２ｂとのペアについては、それぞれ半導体基板上に形成された実際の形状が等しくなるように配置するとよい。

図２２の例であれば、強誘電体素子ａ、ｄを第１ペアとし、強誘電体素子ｂ、ｃを第２ペアとすればよい。また、図２３の例であれば、強誘電体素子ａ、ｂを第１ペアとし、強誘電体素子ｃ、ｄを第２ペアとしてもよいし（図中（ａ）を参照）、若しくは、強誘電体素子ａ、ｃを第１ペアとし、強誘電体素子ｂ、ｄを第２ペアとしてもよい（図中（ｂ）を参照）。また、図２４の例であれば、強誘電体素子ａ、ｃを第１ペアとし、強誘電体素子ｂ、ｄを第２ペアとしてもよいし（図中（ａ）を参照）、強誘電体素子ａ、ｂを第１ペアとし、強誘電体素子ｃ、ｄを第２ペアとしてもよいし（図中（ｂ）を参照）、若しくは、強誘電体素子ａ、ｄを第１ペアとし、強誘電体素子ｂ、ｃを第２ペアとしてもよい（図中（ｃ）を参照）。また、図２５の例であれば、強誘電体素子ａ、ｄを第１ペアとし、強誘電体素子ｂ、ｃを第２ペアとすればよい。

このようなセルパターンのレイアウトを行うことにより、一対となる強誘電体素子の形状（面積）を揃えて、そのペア性を高めることが可能となり、延いては、データ保持装置のデータ保持特性を向上することが可能となる。

また、図１８で示すように、記憶領域を複数設ける場合についても上記と同様であり、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａと強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂとのペア、並びに、強誘電体素子ＣＬ２１ａ〜ＣＬ１ｍａと強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂとのペアについては、互いの形状（面積）を揃えておくことが重要である。

＜第５の変形例＞
次に、本発明に係るデータ保持装置の第５の変形例について、図２６を参照しながら、詳細な説明を行う。図２６は、本発明に係るデータ保持装置の第５の変形例を示す回路図である。なお、ここまでの説明では、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの各々に異なる電源電圧が供給されている構成を例示したが、本発明の構成はこれに限定されるものではなく、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの双方に同一の電源電圧を供給する構成としてもよい。そこで、以下で説明する第５の変形例においては、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの各々に供給される電源電圧の一致／不一致に言及することなく、先に説明した他の構成とは異なる部分について重点的に説明する。

図２６に示すように、本変形例のデータ保持装置は、ループ構造部ＬＯＯＰと、不揮発性記憶部ＮＶＭと、回路分離部ＳＥＰを有するほか、さらに、セット／リセット制御部ＳＲＣと、クロックパルス制御部ＣＰＣと、テスト回路部ＴＥＳＴと、を有しており、セット／リセット機能を備えたＤフリップフロップ（レジスタ）として機能する。

ループ構造部ＬＯＯＰは、否定論理積演算器ＮＡＮＤ１〜ＮＡＮＤ４と、パススイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６と、インバータＩＮＶ５及びＩＮＶ５’と、３ステートインバータＩＮＶ８及びＩＮＶ８’と、を有する。

インバータＩＮＶ８の入力端は、データＤの入力端に接続されている。インバータＩＮＶ８’の入力端は、スキャンデータＳＤの入力端に接続されている。インバータＩＮＶ８及びＩＮＶ８’の出力端は、いずれもパススイッチＳＷ６を介して、否定論理積演算器ＮＡＮＤ１の第１入力端に接続されている。否定論理積演算器ＮＡＮＤ１の第２入力端は、内部セット信号ＳＮＬの入力端に接続されている。否定論理積演算器ＮＡＮＤ１の出力端は、否定論理積演算器ＮＡＮＤ２の第１入力端に接続される一方、パススイッチＳＷ１を介して、否定論理積演算器ＮＡＮＤ４の第１入力端にも接続されている。否定論理積演算器ＮＡＮＤ２の第２入力端は、内部リセット信号ＲＮＬの入力端に接続されている。否定論理積演算器ＮＡＮＤ２の出力端は、パススイッチＳＷ５を介して、否定論理積演算器ＮＡＮＤ１の第１入力端に接続されている。

否定論理積演算器ＮＡＮＤ４の第２入力端は、内部リセット信号ＲＮＬの入力端に接続されている。否定論理積演算器ＮＡＮＤ４の出力端は、インバータＩＮＶ５を介して、出力データＱの出力端に接続される一方、インバータＩＮＶ５’を介して、スキャン出力データＳＯの出力端にも接続されている。また、否定論理積演算器ＮＡＮＤ４の出力端は、否定論理積演算器ＮＡＮＤ３の第１入力端にも接続されている。否定論理積演算器ＮＡＮＤ３の第２入力端は、内部セット信号ＳＮＬの入力端に接続されている。否定論理積演算器ＮＡＮＤ３の出力端は、パススイッチＳＷ２を介して、否定論理積演算器ＮＡＮＤ４の第１入力端に接続されている。

インバータＩＮＶ８の制御端は、反転スキャン制御信号ＳＣＢ（スキャン制御信号ＳＣＢの論理反転信号）の入力端に接続されている。インバータＩＮＶ８’の制御端はスキャン制御信号ＳＣの入力端に接続されている。従って、インバータＩＮＶ８とインバータＩＮＶ８’は、互いに排他的（相補的）にその出力端がハイインピーダンス状態とされる。

パススイッチＳＷ１の制御端とパススイッチＳＷ５の制御端は、いずれも内部クロック信号ＣＰＬの入力端に接続されている。パススイッチＳＷ２の制御端とパススイッチＳＷ６の制御端は、いずれも反転内部クロック信号ＣＰＬＢ（内部クロック信号ＣＰＬの論理反転信号）の入力端に接続されている。従って、パススイッチＳＷ１及びＳＷ５と、パススイッチＳＷ２及びＳＷ６とは、互いに排他的（相補的）にオン／オフされる。より具体的に述べると、パススイッチＳＷ１及びＳＷ５がオンとされているときには、パススイッチＳＷ２及びＳＷ６がオフとされ、逆に、パススイッチＳＷ１及びＳＷ５がオフとされているときには、パススイッチＳＷ２及びＳＷ６がオンとされる。

このように、本変形例のデータ保持装置においても、ループ状に接続された論理ゲート（マスタ側では否定論理積演算器ＮＡＮＤ１及びＮＡＮＤ２、スレーブ側では否定論理積演算器ＮＡＮＤ３及びＮＡＮＤ４）を用いて、入力されたデータ信号Ｄを保持するというループ構造部ＬＯＯＰの基本構成は、先述の実施例と同様である。ただし、本変形例のデータ保持装置を形成するループ構造部ＬＯＯＰは、マルチプレクサＭＵＸ１及びＭＵＸ２が取り除かれており、データ退避／復帰時のクロック停止処理を必要としない点や、スキャンパスを用いたシリアルデータの入出力機能を備えている点などに特徴を有している。

不揮発性記憶部ＮＶＭは、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、及び、ＣＬ２ｂと、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、及び、Ｑ２ｂと、を有する。

強誘電体素子ＣＬ１ａの正極端は、Ｄ系統の第１プレートラインＰＬ１Ｄに接続されている。強誘電体素子ＣＬ１ａの負極端は、回路分離部ＳＥＰ（インバータＩＮＶ９）を介して、ループ構造部ＬＯＯＰを形成する否定論理積演算器ＮＡＮＤ４の第１入力端に接続されている。強誘電体素子ＣＬ１ａの両端間にはトランジスタＱ１ａが接続されている。トランジスタＱ１ａのゲートは、Ｄ系統のＦリセット信号ＦＲＳＴＤの印加端に接続されている。

強誘電体素子ＣＬ１ｂの正極端は、回路分離部ＳＥＰ（インバータＩＮＶ９）を介してループ構造部ＬＯＯＰを形成する否定論理積演算器ＮＡＮＤ４の第１入力端に接続されている。強誘電体素子ＣＬ１ｂの負極端は、Ｄ系統の第２プレートラインＰＬ２Ｄに接続されている。強誘電体素子ＣＬ１ｂの両端間には、トランジスタＱ１ｂが接続されている。トランジスタＱ１ｂのゲートは、Ｄ系統のＦリセット信号ＦＲＳＴＤの印加端に接続されている。

強誘電体素子ＣＬ２ａの正極端は、Ｕ系統の第１プレートラインＰＬ１Ｕに接続されている。強誘電体素子ＣＬ２ａの負極端は、回路分離部ＳＥＰ（インバータＩＮＶ１０）を介して、ループ構造部ＬＯＯＰを形成する否定論理積演算器ＮＡＮＤ３の第１入力端に接続されている。強誘電体素子ＣＬ２ａの両端間には、トランジスタＱ２ａが接続されている。トランジスタＱ２ａのゲートは、Ｕ系統のＦリセット信号ＦＲＳＴＵの印加端に接続されている。

強誘電体素子ＣＬ２ｂの正極端は、回路分離部ＳＥＰ（インバータＩＮＶ１０）を介して、ループ構造部ＬＯＯＰを形成する否定論理積演算器ＮＡＮＤ３の第１入力端に接続されている。強誘電体素子ＣＬ２ｂの負極端は、Ｕ系統の第２プレートラインＰＬ２Ｕに接続されている。強誘電体素子ＣＬ２ｂの両端間には、トランジスタＱ２ｂが接続されている。トランジスタＱ２ｂのゲートは、Ｕ系統のＦリセット信号ＦＲＳＴＵの印加端に接続されている。

このように、本変形例のデータ保持装置においても、強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）のヒステリシス特性を用いて、ループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶するという不揮発性記憶部ＮＶＭの基本構成は、先述の実施例と同様である。ただし、本変形例のデータ保持装置を形成する不揮発性記憶部ＮＶＭは、テスト回路部ＴＥＳＴを用いて強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）の特性評価を行うべく、第１プレートライン、第２プレートライン、及び、Ｆリセット信号ラインをそれぞれ２系統（Ｕ系統／Ｄ系統）ずつ有する点に特徴を有している。

回路分離部ＳＥＰは、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する手段として、３ステートインバータＩＮＶ９及びＩＮＶ１０を有する。インバータＩＮＶ９及びＩＮＶ１０は、いずれも制御信号Ｅ１に応じて、各々の出力端がハイインピーダンス状態とされる。

セット／リセット制御部ＳＲＣは、センスアンプ（差動アンプ）ＳＡと、論理積演算器ＡＮＤ１及びＡＮＤ２と、を有する。センスアンプＳＡの第１入力端は、不揮発性記憶部ＮＶＭのＤ系統出力端（強誘電体素子ＣＬ１ａの負極端と強誘電体素子ＣＬ１ｂの正極端との接続ノード）に接続されている。センスアンプＳＡの第２入力端は、不揮発性記憶部ＮＶＭのＵ系統出力端（強誘電体素子ＣＬ２ａの負極端と強誘電体素子ＣＬ２ｂの正極端との接続ノード）に接続されている。センスアンプＳＡの第１出力端（反転形式）は、論理積演算器ＡＮＤ１の第１入力端に接続されている。論理積演算器ＡＮＤ１の第２入力端は、外部セット信号ＳＮの入力端に接続されている。論理積演算器ＡＮＤ１の出力端は、内部セット信号ＳＮＬの出力端として機能する。センスアンプＳＡの第２出力端は、論理積演算器ＡＮＤ２の第１入力端に接続されている。論理積演算器ＡＮＤ２の第２入力端は外部リセット信号ＲＮの入力端に接続されている。論理積演算器ＡＮＤ２の出力端は、内部リセット信号ＲＮＬの出力端として機能する。センスアンプＳＡの制御端は、センスアンプイネーブル信号ＳＡＥの入力端に接続されている。なお、上記構成から成るセット／リセット制御部ＳＲＣの具体的な動作については、後ほど詳細に説明する。

クロックパルス制御部ＣＰＣは、否定論理積演算器ＮＡＮＤ５を有する。否定論理積演算器ＮＡＮＤ５の第１入力端は、外部クロック信号ＣＰの入力端に接続されている。否定論理積演算器ＮＡＮＤ５の第２入力端（反転入力形式）は、データ保持制御信号ＨＳの入力端に接続されている。否定論理積演算器ＮＡＮＤ５の出力端は、内部クロック信号ＣＰＬの出力端として機能する。従って、内部クロック信号ＣＰＬは、データ保持制御信号ＨＳがハイレベル（クロック無効状態）であるときには、外部クロック信号ＣＰに依ることなく、常にハイレベルの信号となり、データ保持制御信号ＨＳがローレベル（クロック有効状態）であるときには、外部クロック信号ＣＰの論理反転信号となる。

テスト回路部ＴＥＳＴは、３ステートインバータＩＮＶ１１〜ＩＮＶ１４と、パススイッチＳＷ７〜ＳＷ１０と、を有する。

インバータＩＮＶ１１及びＩＮＶ１２の入力端は、いずれも第１デジタルプレートラインＰＬ１＿Ｄに接続されている。インバータＩＮＶ１１の出力端は、Ｕ系統の第１プレートラインＰＬ１Ｕに接続されている。インバータＩＮＶ１２の出力端は、Ｄ系統の第１プレートラインＰＬ１Ｄに接続されている。インバータＩＮＶ１１の制御端は、Ｕ系統の反転アナログイネーブル信号ＴＥＳＴＵＢ（アナログイネーブル信号ＴＥＳＴＵの論理反転信号）の入力端に接続されている。インバータＩＮＶ１２の制御端は、Ｄ系統の反転アナログイネーブル信号ＴＥＳＴＤＢ（アナログイネーブル信号ＴＥＳＴＤの論理反転信号）の入力端に接続されている。

パススイッチＳＷ７の入力端は、Ｕ系統の第１アナログプレートラインＰＬ１Ｕ＿Ａに接続されている。パススイッチＳＷ７の出力端は、Ｕ系統の第１プレートラインＰＬ１Ｕに接続されている。パススイッチＳＷ７の制御端は、Ｕ系統のアナログイネーブル信号ＴＥＳＴＵの入力端に接続されている。パススイッチＳＷ８の入力端は、Ｄ系統の第１アナログプレートラインＰＬ１Ｄ＿Ａに接続されている。パススイッチＳＷ８の出力端は、Ｄ系統の第１プレートラインＰＬ１Ｄに接続されている。パススイッチＳＷ８の制御端は、Ｄ系統のアナログイネーブル信号ＴＥＳＴＤの入力端に接続されている。

インバータＩＮＶ１３及びＩＮＶ１４の入力端は、いずれも第２デジタルプレートラインＰＬ２＿Ｄに接続されている。インバータＩＮＶ１３の出力端は、Ｕ系統の第２プレートラインＰＬ２Ｕに接続されている。インバータＩＮＶ１４の出力端は、Ｄ系統の第２プレートラインＰＬ２Ｄに接続されている。インバータＩＮＶ１３の制御端は、Ｕ系統の反転アナログイネーブル信号ＴＥＳＴＵＢ（アナログイネーブル信号ＴＥＳＴＵの論理反転信号）の入力端に接続されている。インバータＩＮＶ１４の制御端は、Ｄ系統の反転アナログイネーブル信号ＴＥＳＴＤＢ（アナログイネーブル信号ＴＥＳＴＤの論理反転信号）の入力端に接続されている。

パススイッチＳＷ９の入力端は、Ｕ系統の第２アナログプレートラインＰＬ２Ｕ＿Ａに接続されている。パススイッチＳＷ９の出力端は、Ｕ系統の第２プレートラインＰＬ２Ｕに接続されている。パススイッチＳＷ９の制御端は、Ｕ系統のアナログイネーブル信号ＴＥＳＴＵの入力端に接続されている。パススイッチＳＷ１０の入力端は、Ｄ系統の第２アナログプレートラインＰＬ２Ｄ＿Ａに接続されている。パススイッチＳＷ１０の出力端はＤ系統の第２プレートラインＰＬ２Ｄに接続されている。パススイッチＳＷ１０の制御端は、Ｄ系統のアナログイネーブル信号ＴＥＳＴＤの入力端に接続されている。

上記構成から成るテスト回路部ＴＥＳＴにおいて、Ｕ系統のアナログイネーブル信号ＴＥＳＴＵと、Ｄ系統のアナログイネーブル信号ＴＥＳＴＤは、互いに背反論理とされる。具体的に述べると、Ｕ系統のアナログイネーブル信号ＴＥＳＴＵがハイレベル（イネーブル論理）とされているときには、Ｄ系統のアナログイネーブル信号ＴＥＳＴＤがローレベル（ディセーブル論理）とされる。逆に、Ｕ系統のアナログイネーブル信号ＴＥＳＴＵがローレベル（ディセーブル論理）とされているときには、Ｄ系統のアナログイネーブル信号ＴＥＳＴＤがハイレベル（イネーブル論理）とされる。なお、上記構成から成るテスト回路部ＴＥＳＴの具体的な動作については、後ほど詳細に説明する。

図２７は、第５変形例のデータ保持装置で使用される信号ピンを示したブロック図であり、図２８は、上記信号ピンの機能説明表である。両図に示した通り、本変形例のデータ保持装置には、ロジック制御用の信号ピンとして、クロック端子（ＣＰ）、データ入力端子（Ｄ）、プリセット端子（ＳＮ）、クリア端子（ＲＮ）、スキャンデータ入力端子（ＳＤ）及び、スキャン制御端子（ＳＣ）が設けられている。また、強誘電体素子制御用の信号ピンとしては、強誘電体素子ライトイネーブル端子（Ｅ１）、データホールド端子（ＨＳ）、センスアンプイネーブル端子（ＳＡＥ）、Ｕ系統強誘電体素子リセット端子（ＦＲＳＴＵ）、Ｄ系統強誘電体素子リセット端子（ＦＲＳＴＤ）、第１プレートラインデジタル入力端子（ＰＬ１＿Ｄ）、及び、第２プレートラインデジタル入力端子（ＰＬ２＿Ｄ）が設けられている。また、強誘電体素子テスト用の信号ピンとしては、Ｕ系統のＰＬ１／２アナログイネーブル端子（ＴＥＳＴＵ）、Ｄ系統のＰＬ１／２アナログイネーブル端子（ＴＥＳＴＤ）、ＰＬ１Ｕアナログ入力端子（ＰＬ１Ｕ＿Ａ）、ＰＬ２Ｕアナログ入力端子（ＰＬ２Ｕ＿Ａ）、ＰＬ１Ｄアナログ入力端子（ＰＬ１Ｄ＿Ａ）、ＰＬ２Ｄアナログ入力端子（ＰＬ２Ｄ＿Ａ）、スキャン出力端子（ＳＯ）、及び、出力端子（Ｑ）が設けられている。

図２９は、センスアンプＳＡの一構成例を示す回路図である。本構成例のセンスアンプＳＡは、Ｐチャネル型電界効果トランジスタＰ１〜Ｐ４と、Ｎチャネル型電界効果トランジスタＮ１〜Ｎ５と、を有する。

トランジスタＰ１のソースとバックゲートは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ１のドレインは、センスアンプＳＡの第２出力端（第２出力信号ＳＤＣ＿ＯＵＴの出力端）に接続されている。トランジスタＰ１のゲートは、センスアンプイネーブル信号ＳＡＥの入力端に接続されている。

トランジスタＰ２のソースとバックゲートは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ２のドレインは、センスアンプＳＡの第２出力端（第２出力信号ＳＤＣ＿ＯＵＴの出力端）に接続されている。トランジスタＰ２のゲートは、センスアンプＳＡの第１出力端（第１出力信号ＳＤｎＣ＿ＯＵＴの出力端）に接続されている。

トランジスタＰ３のソースとバックゲートは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ３のドレインは、センスアンプＳＡの第１出力端（第１出力信号ＳＤｎＣ＿ＯＵＴの出力端）に接続されている。トランジスタＰ３のゲートは、センスアンプＳＡの第２出力端（第２出力信号ＳＤＣ＿ＯＵＴの出力端）に接続されている。

トランジスタＰ４のソースとバックゲートは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ４のドレインは、センスアンプＳＡの第１出力端（第１出力信号ＳＤｎＣ＿ＯＵＴの出力端）に接続されている。トランジスタＰ４のゲートは、センスアンプイネーブル信号ＳＡＥの入力端に接続されている。

トランジスタＮ１のドレインは、センスアンプＳＡの第２出力端（第２出力信号ＳＤＣ＿ＯＵＴの出力端）に接続されている。トランジスタＮ１のソースは、トランジスタＮ３のドレインに接続されている。トランジスタＮ１のゲートは、センスアンプＳＡの第１出力端（第１出力信号ＳＤｎＣ＿ＯＵＴの出力端）に接続されている。トランジスタＮ１のバックゲートは、接地電圧ＶＳＳの印加端に接続されている。

トランジスタＮ２のドレインは、センスアンプＳＡの第１出力端（第１出力信号ＳＤｎＣ＿ＯＵＴの出力端）に接続されている。トランジスタＮ２のソースは、トランジスタＮ４のドレインに接続されている。トランジスタＮ２のゲートは、センスアンプＳＡの第２出力端（第２出力信号ＳＤＣ＿ＯＵＴの出力端）に接続されている。トランジスタＮ２のバックゲートは、接地電圧ＶＳＳの印加端に接続されている。

トランジスタＮ３のドレインは、トランジスタＮ１のソースに接続されている。トランジスタＮ３のソースは、トランジスタＮ５のドレインに接続されている。トランジスタＮ３のゲートは、ソースアンプＳＡの第１入力端（第１入力信号ＳＤｎＣの入力端）に接続されている。トランジスタＮ３のバックゲートは、接地電圧ＶＳＳの印加端に接続されている。

トランジスタＮ４のドレインは、トランジスタＮ２のソースに接続されている。トランジスタＮ４のソースは、トランジスタＮ５のドレインに接続されている。トランジスタＮ４のゲートは、ソースアンプＳＡの第２入力端（第２入力信号ＳＤＣの入力端）に接続されている。トランジスタＮ４のバックゲートは、接地電圧ＶＳＳの印加端に接続されている。

トランジスタＮ５のドレインは、トランジスタＮ３及びＮ４の各ソースに接続されている。トランジスタＮ５のソースとバックゲートは、接地電圧ＶＳＳの印加端に接続されている。トランジスタＮ５のゲートは、センスアンプイネーブル信号ＳＡＥの入力端に接続されている。

上記構成から成るソースアンプＳＡにおいて、センスアンプイネーブル信号ＳＡＥがハイレベル（イネーブル論理）とされているときには、トランジスタＰ１及びＰ２がオフとなり、トランジスタＮ５がオンとなって、ソースアンプＳＡの動作が許可された状態となる。このとき、第１入力信号ＳＤｎＣが第２入力信号ＳＤＣよりも高電圧であれば、第１出力信号ＳＤｎＣ＿ＯＵＴがハイレベル（電源電圧ＶＤＤ）となり、第２出力信号ＳＤＣ＿ＯＵＴがローレベル（接地電圧ＶＳＳ）となる。逆に、第１入力信号ＳＤｎＣが第２入力信号ＳＤＣよりも低電圧であれば、第１出力信号ＳＤｎＣ＿ＯＵＴがローレベル（接地電圧ＶＳＳ）となり、第２出力信号ＳＤＣ＿ＯＵＴがハイレベル（電源電圧ＶＤＤ）となる。一方、センスアンプイネーブル信号ＳＡＥがローレベル（ディセーブル論理）とされているときには、トランジスタＰ１及びＰ２がオンとなり、トランジスタＮ５がオフとなって、ソースアンプＳＡの動作が禁止された状態となる。このとき、第１出力信号ＳＤｎＣ＿ＯＵＴ及び第２出力信号ＳＤＣ＿ＯＵＴは、第１入力信号ＳＤｎＣ及び第２入力信号ＳＤＣに依らず、常にハイレベル（電源電圧ＶＤＤ）に固定される。

次に、図面を参照しながら、上記構成から成るデータ保持装置の動作説明を行う。

まず、データ保持装置の通常動作について説明する。図３０は、通常動作時における装置各部の動作状態を示す回路図である。

データ保持装置の通常動作時において、クロックパルス制御部ＣＰＣには、外部クロック信号ＣＰを有効とするように、ローレベル（０）のデータ保持制御信号ＨＳが入力される。これにより、クロックパルス制御部ＣＰＣからループ構造部ＬＯＯＰには、内部クロック信号ＣＰＬとして、外部クロック信号ＣＰ（より正確には、その論理反転信号）が供給されるので、ループ構造部ＬＯＯＰでは、内部クロック信号ＣＰＬ（延いては、外部クロック信号ＣＰ）に基づいて、データ信号Ｄのラッチ動作が行われる。

また、データ保持装置の通常動作時において、回路分離部ＳＥＰには、３ステートインバータＩＮＶ９及びＩＮＶ１０（強誘電体素子への書き込みドライバに相当）をオフとするように、ローレベル（０）の制御信号Ｅ１が入力される。これにより、３ステートインバータＩＮＶ９及びＩＮＶ１０の出力端がいずれもハイインピーダンス状態となり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとが電気的に分離される。

また、データ保持装置の通常動作時において、不揮発性記憶部ＮＶＭには、ハイレベル（１）のＦリセット信号ＦＲＳＴＤ、ＦＲＳＴＵが入力される。これにより、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがいずれもオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれもショートされるので、各々の強誘電体素子に対する意図しない電圧印加を回避することが可能となる。なお、このとき、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕ、及び、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕには、いずれもローレベル（０）の電圧信号が印加される。

また、データ保持装置の通常動作時において、セット／リセット制御部ＳＲＣには、ローレベル（０）のセンスアンプイネーブル信号ＳＡＥが入力される。これにより、ソースアンプＳＡの第１出力信号ＳＤｎＣ＿ＯＵＴ、及び、第２出力信号ＳＤＣ＿ＯＵＴは、いずれもハイレベルに固定される。従って、セット／リセット制御部ＳＲＣからループ構造部ＬＯＯＰには、外部セット信号ＳＮ及び外部リセット信号ＲＮがそのまま内部セット信号ＳＮＬ及び内部リセット信号ＲＮＬとして出力される。

また、データ保持装置の通常動作時において、テスト回路部ＴＥＳＴには、ローレベル（０）のアナログイネーブル信号ＴＥＳＴＤ、ＴＥＳＴＵが入力される。これにより、スイッチＳＷ７〜ＳＷ１０はいずれもオフとされ、３ステートインバータＩＮＶ１１〜ＩＮＶ１４はいずれもオンとされる。なお、このとき、第１デジタルプレートラインＰＬ１＿Ｄ、及び、第２デジタルプレートラインＰＬ２＿Ｄには、いずれもハイレベル（１）の電圧信号が印加される。従って、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕ、及び、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕには、それぞれ３ステートインバータＩＮＶ１１〜ＩＮＶ１４を介して、ローレベル（０）の電圧信号が印加される。また、このとき、第１アナログプレートラインＰＬ１Ｄ＿Ａ、ＰＬ１Ｕ＿Ａ、及び、第２アナログプレートラインＰＬ２Ｄ＿Ａ、ＰＬ２Ｕ＿Ａには、いずれもローレベル（０）の電圧信号が印加される。

次に、データ保持装置のデータ書き込み動作（不揮発性記憶部ＮＶＭへのデータ退避動作）について説明する。図３１は、データ書き込み動作時における装置各部の動作状態を示す回路図である。

データ保持装置のデータ書き込み動作時において、クロックパルス制御部ＣＰＣには、外部クロック信号ＣＰを無効とするように、ハイレベル（１）のデータ保持制御信号ＨＳが入力される。これにより、外部クロック信号ＣＰに依ることなく、内部クロック信号ＣＰＬをハイレベルに固定することができるので、ループ構造部ＬＯＯＰの格納データ（つまり、不揮発性記憶部ＮＶＭに退避すべきデータ）の内容が変化してしまわないように、データ信号Ｄの入力経路を遮断することが可能となり、延いては、不揮発性記憶部ＮＶＭに対するデータ書き込み動作（データ退避動作）の安定性を高めることが可能となる。

また、データ保持装置のデータ書き込み動作時において、回路分離部ＳＥＰには、３ステートインバータＩＮＶ９及びＩＮＶ１０（強誘電体素子への書き込みドライバに相当）をオンとするように、ハイレベル（１）の制御信号Ｅ１が入力される。これにより、３ステートインバータＩＮＶ９及びＩＮＶ１０は、各々の論理反転出力が可能な状態となり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとが電気的に導通される。

また、データ保持装置のデータ書き込み動作時において、不揮発性記憶部ＮＶＭには、ローレベル（０）のＦリセット信号ＦＲＳＴＤ、ＦＲＳＴＵが入力される。これにより、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがいずれもオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれもオープン状態（非ショート状態）とされるので、各々の強誘電体素子に対してデータ書込電圧を印加することが可能となる。なお、このとき、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕ、及び、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕには、上記のデータ書込電圧として、いずれも同一のパルス電圧信号（例えば、ハイレベルからローレベル）が印加される。このようなパルス電圧信号の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。これについては、先に述べた通りであるため、重複した説明は割愛する。

また、データ保持装置のデータ書き込み動作時において、セット／リセット制御部ＳＲＣには、通常動作時と同様、ローレベル（０）のセンスアンプイネーブル信号ＳＡＥが入力される。これにより、ソースアンプＳＡの第１出力信号ＳＤｎＣ＿ＯＵＴ、及び、第２出力信号ＳＤＣ＿ＯＵＴは、いずれもハイレベルに固定される。従って、セット／リセット制御部ＳＲＣからループ構造部ＬＯＯＰには、外部セット信号ＳＮ及び外部リセット信号ＲＮがそのまま内部セット信号ＳＮＬ及び内部リセット信号ＲＮＬとして出力される。

また、データ保持装置のデータ書き込み動作時において、テスト回路部ＴＥＳＴには、通常動作時と同様、ローレベル（０）のアナログイネーブル信号ＴＥＳＴＤ、ＴＥＳＴＵが入力される。これにより、スイッチＳＷ７〜ＳＷ１０はいずれもオフとされ、３ステートインバータＩＮＶ１１〜ＩＮＶ１４はいずれもオンとされる。なお、このとき、第１デジタルプレートラインＰＬ１＿Ｄ、及び、第２デジタルプレートラインＰＬ２＿Ｄには、いずれも同一のパルス電圧信号（例えばローレベルからハイレベル）が印加される。従って、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕ、及び、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕには、それぞれ３ステートインバータＩＮＶ１１〜ＩＮＶ１４を介して、同一のパルス電圧信号（例えばハイレベルからローレベル）が印加される。また、このとき、第１アナログプレートラインＰＬ１Ｄ＿Ａ、ＰＬ１Ｕ＿Ａ、及び、第２アナログプレートラインＰＬ２Ｄ＿Ａ、ＰＬ２Ｕ＿Ａには、いずれもローレベル（０）の電圧信号が印加される。

次に、データ保持装置のデータ読み出し動作（ループ構造部ＬＯＯＰへのデータ復帰動作）について説明する。図３２は、データ読み出し動作時における装置各部の動作状態を示す回路図である。

データ保持装置のデータ読み出し動作時において、クロックパルス制御部ＣＰＣには、通常動作時と同様、外部クロック信号ＣＰを有効とするように、ローレベル（０）のデータ保持制御信号ＨＳが入力される。これにより、クロックパルス制御部ＣＰＣからループ構造部ＬＯＯＰには、内部クロック信号ＣＰＬとして、外部クロック信号ＣＰ（より正確にはその論理反転信号）が供給される。このように、第５変形例のデータ保持装置では、外部クロック信号ＣＰの入力を停止させることなく、不揮発性記憶部ＮＶＭからループ構造部ＬＯＯＰへのデータ復帰が行われる。

また、データ保持装置のデータ読み出し動作時において、回路分離部ＳＥＰには、通常動作時と同じく、３ステートインバータＩＮＶ９及びＩＮＶ１０（強誘電体素子への書き込みドライバに相当）をオフとするように、ローレベル（０）の制御信号Ｅ１が入力される。これにより、３ステートインバータＩＮＶ９及びＩＮＶ１０の出力端がいずれもハイインピーダンス状態となり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとが電気的に分離される。

また、データ保持装置のデータ読み出し動作時において、不揮発性記憶部ＮＶＭには、ローレベル（０）のＦリセット信号ＦＲＳＴＤ、ＦＲＳＴＵが入力される。これにより、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがいずれもオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれもオープン状態（非ショート状態）とされるので、各々の強誘電体素子に対してデータ読出電圧を印加することが可能となる。なお、このとき、上記のデータ読出電圧としては、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕがローレベルに維持されたまま、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕに所定のパルス電圧信号（例えば、ローレベルからハイレベル）が印加される。このようなパルス電圧信号の印加により、不揮発性記憶部ＮＶＭのＤ系統出力端（強誘電体素子ＣＬ１ａの負極端と強誘電体素子ＣＬ１ｂの正極端との接続ノード）、及び、Ｕ系統出力端（強誘電体素子ＣＬ２ａの負極端と強誘電体素子ＣＬ２ｂの正極端との接続ノード）には、それぞれ、強誘電体素子内の残留分極状態に対応した復帰電圧信号（ソースアンプＳＡの第１入力信号ＳＤｎＣ、及び、第２入力信号ＳＤＣに相当）が現れる。これについては、先に述べた通りであるため、重複した説明は割愛する。

また、データ保持装置のデータ読み出し動作時において、セット／リセット制御部ＳＲＣには、ハイレベル（１）のセンスアンプイネーブル信号ＳＡＥが入力される。これにより、ソースアンプＳＡの第１出力信号ＳＤｎＣ＿ＯＵＴ、及び、第２出力信号ＳＤＣ＿ＯＵＴは、それぞれ、第１入力信号ＳＤｎＣの電圧レベルと第２入力信号ＳＤＣの電圧レベルの高低に応じた論理レベルとなる。具体的に述べると、第１入力信号ＳＤｎＣが第２入力信号ＳＤＣよりも高電圧であれば、第１出力信号ＳＤｎＣ＿ＯＵＴがハイレベル（１）となり、第２出力信号ＳＤＣ＿ＯＵＴがローレベル（０）となる。逆に、第１入力信号ＳＤｎＣが第２入力信号ＳＤＣよりも低電圧であれば、第１出力信号ＳＤｎＣ＿ＯＵＴがローレベル（０）となり、第２出力信号ＳＤＣ＿ＯＵＴがハイレベル（１）となる。

また、データ保持装置のデータ読み出し動作時において、セット／リセット制御部ＳＲＣに入力される外部セット信号ＳＮ及び外部リセット信号ＲＮは、いずれも、ハイレベル（１）に固定される。これにより、セット／リセット制御部ＳＲＣからループ構造部ＬＯＯＰには、ソースアンプＳＡの第１出力信号ＳＤｎＣ＿ＯＵＴ及び第２出力信号ＳＤＣ＿ＯＵＴがそのまま内部セット信号ＳＮＬ及び内部リセット信号ＲＮＬとして出力される。

なお、ループ構造部ＬＯＯＰにおいては、否定論理積演算器ＮＡＮＤ１、ＮＡＮＤ３に入力される内部セット信号ＳＮＬがローレベル（０）になると、出力信号Ｑが強制的にハイレベル（１）となり、否定論理積演算器ＮＡＮＤ２、ＮＡＮＤ４に入力される内部リセット信号ＲＮＬがローレベル（０）になると、出力信号Ｑが強制的にローレベル（０）となる。すなわち、第５構成例のデータ保持装置では、不揮発性記憶部ＮＶＭの出力信号に基づいて、ループ構造部ＬＯＯＰのセット／リセット制御（内部セット信号ＳＮＬ及び内部リセット信号ＲＮＬの生成制御）を行うことによって、データの読み出し動作（復帰動作）が実現される。

例えば、データ保持装置のデータ書き込み動作によって、ループ構造部ＬＯＯＰから不揮発性記憶部ＮＶＭに書き込まれた退避データが「１」である場合を考える。この場合、データ保持装置のデータ読み出し動作によって、不揮発性記憶部ＮＶＭからセット／リセット制御部ＳＲＣに入力される第１入力信号ＳＤｎＣは、同じく不揮発性記憶部ＮＶＭからセット／リセット制御部ＳＲＣに入力される第２入力信号ＳＤＣよりも低電圧となる。従って、ソースアンプＳＡの第１出力電圧ＳＤｎＣ＿ＯＵＴがローレベル（０）となり、延いては、内部セット信号ＳＮＬがローレベル（０）となるので、出力信号Ｑが強制的にハイレベル（１）にセットされる。このことは、揮発性記憶部ＮＶＭに書き込まれた退避データ「１」がループ構造部ＬＯＯＰに復帰されたことを意味する。

逆に、データ保持装置のデータ書き込み動作によって、ループ構造部ＬＯＯＰから不揮発性記憶部ＮＶＭに書き込まれた退避データが「０」である場合を考える。この場合、データ保持装置のデータ読み出し動作によって、不揮発性記憶部ＮＶＭからセット／リセット制御部ＳＲＣに入力される第１入力信号ＳＤｎＣは、同じく不揮発性記憶部ＮＶＭからセット／リセット制御部ＳＲＣに入力される第２入力信号ＳＤＣよりも高電圧となる。従って、ソースアンプＳＡの第２出力電圧ＳＤＣ＿ＯＵＴがローレベル（０）となり、延いては、内部リセット信号ＲＮＬがローレベル（０）となるので、出力信号Ｑが強制的にローレベル（０）にリセットされる。このことは、揮発性記憶部ＮＶＭに書き込まれた退避データ「０」がループ構造部ＬＯＯＰに復帰されたことを意味する。

また、データ保持装置のデータ読み出し動作時において、テスト回路部ＴＥＳＴには、通常動作時と同じく、ローレベル（０）のアナログイネーブル信号ＴＥＳＴＤ、ＴＥＳＴＵが入力される。これにより、スイッチＳＷ７〜ＳＷ１０はいずれもオフとされて、３ステートインバータＩＮＶ１１〜ＩＮＶ１４はいずれもオンとされる。なお、このとき、第１デジタルプレートラインＰＬ１＿Ｄには、所定のパルス電圧信号（例えば、ハイレベルからローレベル）が印加され、第２デジタルプレートラインＰＬ２＿Ｄには、ハイレベル（１）の電圧信号が印加される。従って、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕには、それぞれ３ステートインバータＩＮＶ１１及びＩＮＶ１２を介して、同一のパルス電圧信号（例えば、ローレベルからハイレベル）が印加され、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕには、それぞれ３ステートインバータＩＮＶ１３及びＩＮＶ１４を介して、ローレベル（０）の電圧信号が印加される。また、このとき、第１アナログプレートラインＰＬ１Ｄ＿Ａ、ＰＬ１Ｕ＿Ａ、及び、第２アナログプレートラインＰＬ２Ｄ＿Ａ、ＰＬ２Ｕ＿Ａには、いずれもローレベル（０）の電圧信号が印加される。

上記したように、第５変形例のデータ保持装置は、先出の構成と異なり、ループ構造部ＬＯＯＰをデータ復帰用のセンスアンプとして流用するのではなく、別途独立したセンスアンプＳＡを設け、これを用いてループ構造部ＬＯＯＰのセット／リセット制御を行う構成とされている。また、第５変形例のデータ保持装置は、外部クロック信号ＣＰを停止させることなく、これを内部クロック信号ＣＰＬとしてループ構造部ＬＯＯＰに伝達するか否かを制御する構成とされている。このような構成とすることにより、データ退避／復帰時に外部クロックＣＰを停止する必要がなくなるので、設計時のタイミング解析が容易となるほか、ゲーテッドクロックなどを用いた低消費電力技術との整合性が良くなる。

次に、データ保持装置のテスト動作（強誘電体素子のアナログ特性評価動作）について説明する。図３３は、テスト動作時（特に、一連のテスト動作シーケンスに含まれる格納データの復帰ステップ時）における装置各部の動作状態を示す回路図である。なお、以下では、不揮発性記憶部ＮＶＭのＵ系統出力端からソースアンプＳＡに入力される第２入力信号ＳＤＣのアナログ特性評価（第２入力信号ＳＤＣの電圧値測定）を行う場合を例に挙げ、これを「不揮発性記憶部ＮＶＭのＵ系統テスト動作」と称して、具体的に説明する。

不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、クロックパルス制御部ＣＰＣには、通常動作時やデータ読み出し動作時と同様、外部クロック信号ＣＰを有効とするように、ローレベル（０）のデータ保持制御信号ＨＳが入力される。これにより、クロックパルス制御部ＣＰＣからループ構造部ＬＯＯＰには、内部クロック信号ＣＰＬとして、外部クロック信号ＣＰ（より正確には、その論理反転信号）が供給される。このように、第５変形例のデータ保持装置では、外部クロック信号ＣＰの入力を停止させることなく、不揮発性記憶部ＮＶＭのＵ系統テスト動作が行われる。

また、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、回路分離部ＳＥＰには、通常動作時やデータ読み出し動作時と同様、３ステートインバータＩＮＶ９及びＩＮＶ１０（強誘電体素子への書き込みドライバに相当）をオフとするように、ローレベル（０）の制御信号Ｅ１が入力される。これにより、３ステートインバータＩＮＶ９及びＩＮＶ１０の出力端がいずれもハイインピーダンス状態となり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとが電気的に分離される。

また、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、不揮発性記憶部ＮＶＭのＵ系統には、ローレベル（０）のＦリセット信号ＦＲＳＴＵが入力される。これにより、トランジスタＱ２ａ、Ｑ２ｂがいずれもオフされて、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれもオープン状態（非ショート状態）とされるので、各々の強誘電体素子に対してデータ読出電圧を印加することが可能となる。なお、このとき、上記のデータ読出電圧としては、第２プレートラインＰＬ２Ｕがローレベルに維持されたまま、第１プレートラインＰＬ１Ｕに所定のパルス電圧信号（例えばローレベルからハイレベル）が印加される。このようなパルス電圧信号の印加によって、不揮発性記憶部ＮＶＭのＵ系統出力端（強誘電体素子ＣＬ２ａの負極端と強誘電体素子ＣＬ２ｂの正極端との接続ノード）には、強誘電体素子内の残留分極状態に対応した復帰電圧信号（ソースアンプＳＡの第２入力信号ＳＤＣに相当）が現れる。これについては、先述の通りであるため、重複した説明は割愛する。

一方、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、不揮発性記憶部ＮＶＭのＤ系統には、ハイレベル（１）のＦリセット信号ＦＲＳＴＤが入力される。これにより、トランジスタＱ１ａ、Ｑ１ｂがいずれもオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの各両端間がいずれもショートされる。また、このとき、第１プレートラインＰＬ１Ｄ、及び、第２プレートラインＰＬ２Ｄには、いずれも所定のアナログ電圧値（ローレベル（接地電圧ＶＳＳ）とハイレベル（電源電圧ＶＤＤ）との間で任意に設定することが可能な中間電圧値）を有する参照電圧信号Ｖｒｅｆが印加される。従って、不揮発性記憶部ＮＶＭのＤ系統出力端（強誘電体素子ＣＬ１ａの負極端と強誘電体素子ＣＬ１ｂの正極端との接続ノード）からソースアンプＳＡには、第１入力信号ＳＤｎＣとして上記の参照電圧信号Ｖｒｅｆが直接入力される形となる。なお、ソースアンプＳＡの第１入力信号ＳＤｎＣとして、参照電圧Ｖｒｅｆの直接入力を行う意義については、後ほど詳細に説明する。

また、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、セット／リセット制御部ＳＲＣには、ハイレベル（１）のセンスアンプイネーブル信号ＳＡＥが入力される。これにより、ソースアンプＳＡの第１出力信号ＳＤｎＣ＿ＯＵＴ、及び、第２出力信号ＳＤＣ＿ＯＵＴは、それぞれ、第１入力信号ＳＤｎＣの電圧レベルと第２入力信号ＳＤＣの電圧レベルとの高低に応じた論理レベルとなる。具体的に述べると、第１入力信号ＳＤｎＣが第２入力信号ＳＤＣよりも高電圧であれば、第１出力信号ＳＤｎＣ＿ＯＵＴがハイレベル（１）となり、第２出力信号ＳＤＣ＿ＯＵＴがローレベル（０）となる。逆に、第１入力信号ＳＤｎＣが第２入力信号ＳＤＣよりも低電圧であれば、第１出力信号ＳＤｎＣ＿ＯＵＴがローレベル（０）となり、第２出力信号ＳＤＣ＿ＯＵＴがハイレベル（１）となる。

また、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、セット／リセット制御部ＳＲＣに入力される外部セット信号ＳＮと外部リセット信号ＲＮは、いずれもハイレベル（１）に固定される。これにより、セット／リセット制御部ＳＲＣからループ構造部ＬＯＯＰには、ソースアンプＳＡの第１出力信号ＳＤｎＣ＿ＯＵＴ及び第２出力信号ＳＤＣ＿ＯＵＴがそのまま内部セット信号ＳＮＬ及び内部リセット信号ＲＮＬとして出力される。これについては、先に述べたデータ読み出し動作時と同様である。

また、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、テスト回路部ＴＥＳＴに入力されるＵ系統のアナログイネーブル信号ＴＥＳＴＵはローレベル（０）とされる。これにより、スイッチＳＷ７、ＳＷ９はいずれもオフとされて、３ステートインバータＩＮＶ１１、ＩＮＶ１３はいずれもオンとされる。なお、このとき、第１デジタルプレートラインＰＬ１＿Ｄには、所定のパルス電圧信号（例えば、ハイレベルからローレベル）が印加され、第２デジタルプレートラインＰＬ２＿Ｄには、ハイレベル（１）の電圧信号が印加される。従って、Ｕ系統の第１プレートラインＰＬ１Ｕには、３ステートインバータＩＮＶ１１を介して、所定のパルス電圧信号（例えば、ローレベルからハイレベル）が印加され、Ｕ系統の第２プレートラインＰＬ２Ｕには、３ステートインバータＩＮＶ１３を介して、ローレベル（０）の電圧信号が印加される。なお、このとき、Ｕ系統の第１アナログプレートラインＰＬ１Ｕ＿Ａ、及び、Ｕ系統の第２アナログプレートラインＰＬ２Ｕ＿Ａには、いずれもローレベル（０）の電圧信号が印加される。

一方、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、テスト回路部ＴＥＳＴに入力されるＤ系統のアナログイネーブル信号ＴＥＳＴＤはハイレベル（１）とされる。これにより、スイッチＳＷ８、ＳＷ１０はいずれもオンとされて、３ステートインバータＩＮＶ１２、ＩＮＶ１４はいずれもオフとされる。なお、このとき、Ｄ系統の第１アナログプレートラインＰＬ１Ｄ＿Ａ、及び、Ｄ系統の第２アナログプレートラインＰＬ２Ｄ＿Ａには、いずれも所定電圧値の参照電圧信号Ｖｒｅｆが印加される。従って、Ｄ系統の第１プレートラインＰＬ１Ｄ、及び、Ｄ系統の第２プレートラインＰＬ２Ｄには、それぞれスイッチＳＷ８、ＳＷ１０を介して、所定電圧値の参照電圧信号Ｖｒｅｆが印加される。

＜アナログ特性評価動作＞
図３４は、強誘電体素子のアナログ特性評価動作を説明するためのタイミングチャートであり、Ｕ系統の第１プレートラインＰＬ１Ｕに印加されるパルス電圧信号、不揮発性記憶部ＮＶＭのＵ系統出力端に現れる復帰電圧信号（ソースアンプＳＡの第２入力信号ＳＤＣに相当）、及び、不揮発性記憶部ＮＶＭのＤ系統出力端に直接入力される参照電圧信号Ｖｒｅｆ（図３４では、３つの電圧値Ｖｒｅｆ１〜Ｖｒｅｆ３）が描写されている。

不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、Ｕ系統の第２プレートラインＰＬ２Ｕがローレベルに維持されたまま、Ｕ系統の第１プレートラインＰＬ１Ｕに所定のパルス電圧信号（例えば、ローレベルからハイレベル）が印加されたとき、不揮発性記憶部ＮＶＭのＵ系統出力端（強誘電体素子ＣＬ２ａの負極端と強誘電体素子ＣＬ２ｂの正極端との接続ノード）には、先にも述べたように、強誘電体素子内の残留分極状態に対応した復帰電圧信号（ソースアンプＳＡの第２入力信号ＳＤＣに相当）が現れる。

ここで、不揮発性記憶部ＮＶＭにデータ「０」が格納されていた場合（Ｓ＝０）には、ソースアンプＳＡの第２入力信号ＳＤＣが第１の復帰電圧レベルＶＳＯ（Ｓ＝０）（先述の論理ＷＬに相当）となり、不揮発性記憶部ＮＶＭにデータ「１」が格納されていた場合（Ｓ＝１）には、ソースアンプＳＡの第２入力信号ＳＤＣが第１の復帰電圧レベルＶＳＯ（Ｓ＝０）よりも高い第２の復帰電圧レベルＶＳＯ（Ｓ＝１）（先述の論理ＷＨに相当）となる。

一方、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、不揮発性記憶部ＮＶＭのＤ系統出力端（強誘電体素子ＣＬ１ａの負極端と強誘電体素子ＣＬ１ｂの正極端との接続ノード）には、任意のアナログ電圧値を有する参照電圧信号Ｖｒｅｆ（ソースアンプＳＡの第１入力電圧ＳＤｎＣに相当）が装置外部から直接入力されている。

従って、不揮発性記憶部ＮＶＭのＵ系統出力端に現れる復帰電圧信号をソースアンプＳＡの第２入力信号ＳＤＣとして入力しつつ、ソースアンプＳＡの第１入力信号ＳＤｎＣとして入力される参照電圧信号Ｖｒｅｆの電圧値をステップ制御またはスイープ制御によって順次変化させていき、その都度、ループ構造部ＬＯＯＰに復帰される出力信号Ｑの論理レベルをモニタすることにより、不揮発性記憶部ＮＶＭのＵ系統出力端に現れる復帰電圧信号（ソースアンプＳＡの第２入力信号ＳＤＣ）のアナログ電圧値を知ることができる。

図３５は、参照電圧信号Ｖｒｅｆと出力信号Ｑとの関係を示す模式図である。なお、本図に示したテストシーケンスでは、データ「０」書込ステップ（０Ｓ）、データ読出ステップ（Ｒ）、データ「１」書込ステップ（１Ｓ）、及び、データ読出ステップ（Ｒ）を１サイクルとして、各々のサイクル毎に参照電圧信号Ｖｒｅｆの電圧値を順次変化させながら、その都度、ループ構造部ＬＯＯＰに復帰される出力信号Ｑの論理レベルをモニタし、そのモニタ結果に基づいて、不揮発性記憶部ＮＶＭのＵ系統出力端に現れる復帰電圧信号のアナログ電圧値が測定される。

なお、データ「０」書込ステップ（０Ｓ）、及び、データ「１」書込ステップ（１Ｓ）は、それぞれ、ループ構造部ＬＯＯＰにデータ「０」及びデータ「１」を入力した後、不揮発性記憶部ＮＶＭにループ構造部ＬＯＯＰの格納データを退避させるステップである。また、データ読出ステップ（Ｒ）は、不揮発性記憶部ＮＶＭの格納データをループ構造部ＬＯＯＰに復帰させ、その復帰データを出力信号Ｑとして読み出すステップである。

以下、図３５の例に即して具体的に説明する。

まず、第１サイクルＸ１において、参照電圧信号Ｖｒｅｆの電圧値は、第１の復帰電圧レベルＶＳＯ（Ｓ＝０）、及び、第２の復帰電圧レベルＶＳＯ（Ｓ＝１）のいずれよりも低い電圧値Ｖｒｅｆ１に設定される。従って、不揮発性記憶部ＮＶＭにデータ「０」とデータ「１」のいずれを書き込んだ場合でも、ループ構造部ＬＯＯＰには常にデータ「１」が復帰される。すなわち、第１サイクルＸ１に含まれる２回のデータ読出ステップでは、出力信号Ｑとして、いずれもデータ「１」が読み出される。

次に、第２サイクルＸ２において、参照電圧信号Ｖｒｅｆの電圧値は、第１サイクルＸ１で設定された電圧値Ｖｒｅｆ１よりも高い電圧値Ｖｒｅｆ２に設定される。なお、図３５の例において、電圧値Ｖｒｅｆ２は、第１の復帰電圧レベルＶＳＯ（Ｓ＝０）よりも高く、かつ、第２の復帰電圧レベルＶＳＯ（Ｓ＝１）よりも低くなっている。従って、不揮発性記憶部ＮＶＭにデータ「０」を書き込んだ場合には、ループ構造部ＬＯＯＰにデータ「０」が復帰され、不揮発性記憶部ＮＶＭにデータ「１」を書き込んだ場合には、ループ構造部ＬＯＯＰにデータ「１」が復帰される。すなわち、第２サイクルＸ２に含まれる２回のデータ読出ステップでは、出力信号Ｑとして、データ「０」とデータ「１」が順次読み出される。これは、不揮発性記憶部ＮＶＭに格納されているデータの内容（０／１）を判別して、ループ構造部ＬＯＯＰへのデータ復帰が正常に行われている動作状態である。

この時点で、第１の復帰電圧レベルＶＳＯ（Ｓ＝０）は、電圧値Ｖｒｅｆ１よりも高く電圧値Ｖｒｅｆ２よりも低い電圧値であることが分かる。

その後も、第３サイクルＸ３では、参照電圧信号Ｖｒｅｆの電圧値が電圧値Ｖｒｅｆ２よりも高い電圧値Ｖｒｅｆ３に設定され、続く第４サイクルＸ４では、参照電圧信号Ｖｒｅｆの電圧値が電圧値Ｖｒｅｆ３よりも高い電圧値Ｖｒｅｆ４に設定される。ただし、電圧値Ｖｒｅｆ３及びＶｒｅｆ４は、電圧値Ｖｒｅｆ２と同じく、第１の復帰電圧レベルＶＳＯ（Ｓ＝０）よりも高いが、第２の復帰電圧レベルＶＳＯ（Ｓ＝１）よりも低いので、不揮発性記憶部ＮＶＭにデータ「０」を書き込んだ場合には、ループ構造部ＬＯＯＰにデータ「０」が復帰され、不揮発性記憶部ＮＶＭにデータ「１」を書き込んだ場合には、ループ構造部ＬＯＯＰにデータ「１」が復帰される。すなわち、第３サイクルＸ３及び第４サイクルＸ４に各々含まれる２回ずつのデータ読出ステップでは、出力信号Ｑとして、データ「０」とデータ「１」が順次読み出される。

次に、第５サイクルＸ５では、参照電圧信号Ｖｒｅｆの電圧値が電圧値Ｖｒｅｆ４よりも高い電圧値Ｖｒｅｆ５に設定される。なお、図３５の例において、電圧値Ｖｒｅｆ５は第１の復帰電圧レベルＶＳＯ（Ｓ＝０）、及び、第２の復帰電圧レベルＶＳＯ（Ｓ＝１）のいずれよりも高くなっている。従って、不揮発性記憶部ＮＶＭにデータ「０」とデータ「１」のいずれを書き込んだ場合でも、ループ構造部ＬＯＯＰには常にデータ「０」が復帰される。すなわち、第５サイクルＸ５に含まれる２回のデータ読出ステップでは、出力信号Ｑとして、いずれもデータ「０」が読み出される。

この時点で、第２の復帰電圧レベルＶＳＯ（Ｓ＝１）は、電圧値Ｖｒｅｆ４よりも高く電圧値Ｖｒｅｆ５よりも低い電圧値であることが分かる。

なお、図３５の例では、その後も第６ステップＸ６以降のシーケンスが継続されるように描写されているが、第１の復帰電圧レベルＶＳＯ（Ｓ＝０）、及び、第２の復帰電圧レベルＶＳＯ（Ｓ＝１）の双方のアナログ電圧値が判明した時点で、テストシーケンスを終了してもよい。

また、図３５では、データ「０」書込ステップ（０Ｓ）、データ読出ステップ（Ｒ）、データ「１」書込ステップ（１Ｓ）、及び、データ読出ステップ（Ｒ）を１サイクルとしたテストシーケンスを例に挙げて説明を行ったが、テストシーケンスはこれに限定されるものではなく、例えば、データ「０」書込ステップ（０Ｓ）とデータ読出ステップ（Ｒ）を１サイクルとして、第１の復帰電圧レベルＶＳＯ（Ｓ＝０）のみの測定を行った後に、改めて、データ「１」書込ステップ（１Ｓ）とデータ読出ステップ（Ｒ）を１サイクルとして、第２の復帰電圧レベルＶＳＯ（Ｓ＝１）のみの測定を行う構成としても構わない。

また、上記では、不揮発性記憶部ＮＶＭのＵ系統出力端からソースアンプＳＡに入力される第２入力信号ＳＤＣのアナログ特性評価（第２入力信号ＳＤＣの電圧値測定）を行う場合を例に挙げて説明を行ったが、不揮発性記憶部ＮＶＭのＤ系統出力端からソースアンプＳＡに入力される第１入力信号ＳＤｎＣのアナログ特性評価（第１入力信号ＳＤｎＣの電圧値測定）を行う場合についても、同様であることは言うまでもない。

すなわち、第１入力信号ＳＤｎＣの電圧値測定を行う場合であれば、不揮発性記憶部ＮＶＭのＤ系統出力端強誘電体素子ＣＬ１ａの負極端と強誘電体素子ＣＬ１ｂの正極端との接続ノード）から格納データの内容に応じた復帰電圧信号（ソースアンプＳＡの第１入力電圧ＳＤｎＣに相当）を引き出す一方、不揮発性記憶部ＮＶＭのＵ系統出力端（強誘電体素子ＣＬ２ａの負極端と強誘電体素子ＣＬ２ｂの正極端との接続ノード）には、任意のアナログ電圧値を有する参照電圧信号Ｖｒｅｆ（ソースアンプＳＡの第２入力電圧ＳＤＣに相当）を直接入力してやり、上記と同様のテストシーケンスを実行すればよい。

＜スキャンパス＞
次に、スキャンパスを活用したデータ保持装置のテスト動作について説明する。図３６は、スキャンパスを活用したデータ保持装置のテスト動作を説明するためのブロック図である。演算装置１は、ｘ個（ただし、ｘは２以上の整数）のレジスタＲＥＧ１〜ＲＥＧｘを並列に有する半導体集積回路装置である。なお、レジスタＲＥＧ１〜ＲＥＧｘは、それぞれ、先に述べた第５変形例のデータ保持装置（図２６などを参照）に相当する。

演算装置１の通常動作時には、前段ロジック回路（不図示）からレジスタＲＥＧ１〜ＲＥＧｘに対して、それぞれデータＤ１〜Ｄｘが入力され、レジスタＲＥＧ１〜ＲＥＧｘから後段ロジック回路（不図示）に対して、それぞれ出力信号Ｑ１〜Ｑｘが出力される。

一方、演算装置１のテスト動作時には、レジスタＲＥＧ１〜ＲＥＧｘがスキャンパスを介してシリアル接続されたシフトレジスタを形成するように、テスタ（シーケンサ）２から制御信号が入力される。すなわち、最前段のレジスタＲＥＧ１には、テスタ２からスキャンデータＳＤ１が入力され、レジスタＲＥＧ１のスキャン出力信号ＳＯ１は、レジスタＲＥＧ２にスキャンデータＳＤ２として入力される。次段以降のレジスタについても同様であり、前段レジスタのスキャン出力信号が後段レジスタのスキャンデータとして順次入力されていき、最終段のレジスタＲＥＧｘから出力されるスキャン出力信号ＳＯｘは、テスタ２に入力される。

このように、スキャンパスを活用してデータ保持装置のテスト動作を行う構成とすることにより、テスト対象のデータ保持装置（図３６ではレジスタＲＥＧ１〜ＲＥＧｘ）が多数存在するシステムにおいても、装置外部に引き出されるデータ出力端子のピン数を不要に増大することなく、適切にテスト動作を行うことが可能となる。

図３７Ａは、スキャンパスを活用したテスト動作の一例を示すフローチャートであり、基本的には、先出の図３５で例示したテストシーケンスを踏襲したものである。

まず、ステップＳ１１では、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに対して、データ「０」の入力が行われる。なお、データ「０」の入力手法としては、データＤの入力端からデータ「０」を入力する手法、スキャンデータＳＤの入力端からデータ「０」を入力する手法、或いは、外部リセット信号ＲＮを用いてループ構造部ＬＯＯＰをリセットすることによりデータ「０」を入力する手法のいずれを採用しても構わない。

次に、ステップＳ１２では、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰから各不揮発性記憶部ＮＶＭに対してデータ退避が行われ、続くステップＳ１３では、レジスタＲＥＧ１〜ＲＥＧｘの各不揮発性記憶部ＮＶＭから各ループ構造部ＬＯＯＰに対してデータ復帰が行われる。このとき、第１入力信号ＳＤｎＣの電圧値測定を行う場合には、第２入力電圧ＳＤＣとして任意の参照電圧信号Ｖｒｅｆを直接入力すればよく、逆に、第２入力信号ＳＤＣの電圧値測定を行う場合には、第１入力電圧ＳＤｎＣとして任意の参照電圧信号Ｖｒｅｆを直接入力すればよい。このようなデータ退避／復帰動作については、先に述べた通りであるため、重複した説明を割愛する。

次に、ステップＳ１４では、スキャンパスを活用して、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに復帰されたデータのシリアル出力が行われる。具体的には、ｘ発のクロック信号に同期して、テスタ２から最前段のレジスタＲＥＧ１に対してスキャンデータＳＤ１がｘ回入力され、これに応じて最終段のレジスタＲＥＧｘからテスタ２に対してスキャン出力信号ＳＯｘがｘ回出力される。すなわち、テスタ２には、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに復帰されたデータが逆順（レジスタＲＥＧｘ〜ＲＥＧ１の順序）でシリアル出力される。なお、このとき、テスタ２から最前段のレジスタＲＥＧ１に対して入力されるスキャンデータＳＤ１の内容については、不問である。

次に、ステップＳ１５では、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに対して、データ「１」の入力が行われる。なお、データ「１」の入力手法としては、データＤの入力端からデータ「１」を入力する手法、スキャンデータＳＤの入力端からデータ「１」を入力する手法、或いは、外部セット信号ＳＮを用いてループ構造部ＬＯＯＰをセットすることによりデータ「１」を入力する手法のいずれを採用しても構わない。

次に、ステップＳ１６では、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰから各不揮発性記憶部ＮＶＭに対してデータ退避が行われ、続くステップＳ１７では、レジスタＲＥＧ１〜ＲＥＧｘの各不揮発性記憶部ＮＶＭから各ループ構造部ＬＯＯＰに対してデータ復帰が行われる。このとき、第１入力信号ＳＤｎＣの電圧値測定を行う場合には、第２入力電圧ＳＤＣとして任意の参照電圧信号Ｖｒｅｆを直接入力すればよく、逆に、第２入力信号ＳＤＣの電圧値測定を行う場合には、第１入力電圧ＳＤｎＣとして任意の参照電圧信号Ｖｒｅｆを直接入力すればよい。このようなデータ退避／復帰動作については、先に述べた通りであるため、重複した説明を割愛する。

次に、ステップＳ１８では、スキャンパスを活用して、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに復帰されたデータのシリアル出力が行われる。具体的には、ｘ発のクロック信号に同期して、テスタ２から最前段のレジスタＲＥＧ１に対してスキャンデータＳＤ１がｘ回入力され、これに応じて最終段のレジスタＲＥＧｘからテスタ２に対してスキャン出力信号ＳＯｘがｘ回出力される。すなわち、テスタ２には、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに復帰されたデータが逆順（レジスタＲＥＧｘ〜ＲＥＧ１の順序）でシリアル出力される。

次に、ステップＳ１９では、参照電圧Ｖｒｅｆの電圧値が更新されて、フローがステップＳ１１に戻される。このような一連のステップを１サイクルとして、先出の図３５で例示したテストシーケンスが実行され、第１入力信号ＳＤｎＣないし第２入力信号ＳＤＣの電圧値が測定される。

図３７Ｂは、スキャンパスを活用したテスト動作の別の一例を示すフローチャートであり、基本的には、先出の図３５で例示したテストシーケンスを踏襲したものである。

まず、ステップＳ２１では、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに対して、データ「０」の入力が行われる。なお、データ「０」の入力手法としては、データＤの入力端からデータ「０」を入力する手法、スキャンデータＳＤの入力端からデータ「０」を入力する手法、或いは、外部リセット信号ＲＮを用いてループ構造部ＬＯＯＰをリセットすることによりデータ「０」を入力する手法のいずれを採用しても構わない。

次に、ステップＳ２２では、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰから各不揮発性記憶部ＮＶＭに対してデータ退避が行われ、続くステップＳ２３では、レジスタＲＥＧ１〜ＲＥＧｘの各不揮発性記憶部ＮＶＭから各ループ構造部ＬＯＯＰに対してデータ復帰が行われる。このとき、第１入力信号ＳＤｎＣの電圧値測定を行う場合には、第２入力電圧ＳＤＣとして任意の参照電圧信号Ｖｒｅｆを直接入力すればよく、逆に、第２入力信号ＳＤＣの電圧値測定を行う場合には、第１入力電圧ＳＤｎＣとして任意の参照電圧信号Ｖｒｅｆを直接入力すればよい。このようなデータ退避／復帰動作については、先に述べた通りであるため、重複した説明を割愛する。

次に、ステップＳ２４では、スキャンパスを活用して、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに復帰されたデータのシリアル出力が行われるとともに、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに対して、データ「１」のシリアル入力が行われる。具体的には、ｘ発のクロック信号に同期して、テスタ２から最前段のレジスタＲＥＧ１に対して、データ「１」のスキャンデータＳＤ１がｘ回入力され、これに応じて最終段のレジスタＲＥＧｘからテスタ２に対して、スキャン出力信号ＳＯｘがｘ回出力される。すなわち、テスタ２に対しては、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに復帰されたデータが逆順（レジスタＲＥＧｘ〜ＲＥＧ１の順序）でシリアル出力されるとともに、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに対しては、データ「１」が順次シリアル入力される。従って、図３７ＡのステップＳ１４とステップＳ１５を単一のステップＳ２４にまとめることが可能となる。

次に、ステップＳ２５では、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰから各不揮発性記憶部ＮＶＭに対してデータ退避が行われ、続くステップＳ２６では、レジスタＲＥＧ１〜ＲＥＧｘの各不揮発性記憶部ＮＶＭから各ループ構造部ＬＯＯＰに対してデータ復帰が行われる。このとき、第１入力信号ＳＤｎＣの電圧値測定を行う場合には、第２入力電圧ＳＤＣとして任意の参照電圧信号Ｖｒｅｆを直接入力すればよく、逆に、第２入力信号ＳＤＣの電圧値測定を行う場合には、第１入力電圧ＳＤｎＣとして任意の参照電圧信号Ｖｒｅｆを直接入力すればよい。このようなデータ退避／復帰動作については、先に述べた通りであるため、重複した説明を割愛する。

次に、ステップＳ２７では、スキャンパスを活用して、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに復帰されたデータのシリアル出力が行われるとともに、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに対して、データ「０」のシリアル入力が行われる。具体的には、ｘ発のクロック信号に同期して、テスタ２から最前段のレジスタＲＥＧ１に対して、データ「０」のスキャンデータＳＤ１がｘ回入力され、これに応じて最終段のレジスタＲＥＧｘからテスタ２に対して、スキャン出力信号ＳＯｘがｘ回出力される。すなわち、テスタ２に対しては、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに復帰されたデータが逆順（レジスタＲＥＧｘ〜ＲＥＧ１の順序）でシリアル出力されるとともに、レジスタＲＥＧ１〜ＲＥＧｘの各ループ構造部ＬＯＯＰに対しては、データ「０」が順次シリアル入力される。従って、図３７ＡのステップＳ１８とステップＳ１１を単一のステップＳ２７にまとめることが可能となる。

次に、ステップＳ２８では、参照電圧Ｖｒｅｆの電圧値が更新されて、フローがステップＳ２２に戻される。このような一連のステップを１サイクルとして、先出の図３５で例示したテストシーケンスが実行され、第１入力信号ＳＤｎＣないし第２入力信号ＳＤＣの電圧値が測定される。

上記したように、第５変形例のデータ保持装置であれば、システムに組み込まれた状態でも、強誘電体素子のアナログ特性評価を詳細に行うことが可能となる。

＜第６の変形例＞
図３８は、本発明に係るデータ保持装置の第６の変形例を示す回路図である。なお、本変形例は、先出の第５変形例（図２６）とほぼ同様の構成であり、ループ構造部ＬＯＯＰの出力信号Ｑのみが回路分離部ＳＥＰに入力される構成とされている。なお、回路分離部ＳＥＰは、３ステートインバータＩＮＶ９に対して、出力信号Ｑを直接入力する一方、３ステートインバータＩＮＶ１０に対しては、別途新たに挿入されたインバータ１０’を介して出力信号Ｑの論理反転信号を入力する構成とされている。このような構成とすることにより、ループ構造部ＬＯＯＰには何ら手を加えることなく、回路分離部ＳＥＰ、不揮発性記憶部ＮＶＭ、及び、セット／リセット制御部ＳＲＣなどを後付けすることができるので、既存のデータ記憶装置を容易に不揮発化することが可能となる。

＜第７の変形例＞
図３９は、本発明に係るデータ保持装置の第７の変形例を示す回路図である。なお、本変形例は、図１のデータ保持装置において、第１プレートライン、第２プレートライン、及び、Ｆリセット信号ラインをそれぞれ２系統（Ｕ系統／Ｄ系統）に分離した上で、先述のテスト回路部ＴＥＳＴを組み込んだ構成に相当する。

まず、データ保持装置の通常動作について説明する。図４０は、通常動作時における装置各部の動作状態を示す回路図である。

データ保持装置の通常動作時において、ループ構造部ＬＯＯＰでは、パルス駆動されるクロック信号ＣＬＫないし反転クロック信号ＣＬＫＢに基づいて、データ信号Ｄのラッチ動作が行われる。

また、データ保持装置の通常動作時において、回路分離部ＳＥＰでは、制御信号Ｅ１がローレベル（０）とされて、スイッチＳＷ３及びＳＷ４がいずれもオフとされ、また、制御信号Ｅ２がハイレベル（１）とされて、マルチプレクサＭＵＸ１及びＭＵＸ２の第１入力端（１）が選択される。これにより、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとが電気的に分離された状態で、ループ構造部ＬＯＯＰの通常ループが形成される。

また、データ保持装置の通常動作時において、不揮発性記憶部ＮＶＭには、ハイレベル（１）のＦリセット信号ＦＲＳＴＤ、ＦＲＳＴＵが入力される。これにより、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがいずれもオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれもショートされるので、各々の強誘電体素子に対する意図しない電圧印加を回避することが可能となる。なお、このとき、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕ、及び、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕには、いずれもローレベル（０）の電圧信号が印加される。

また、データ保持装置の通常動作時において、テスト回路部ＴＥＳＴには、ローレベル（０）のアナログイネーブル信号ＴＥＳＴＤ、ＴＥＳＴＵが入力される。これにより、スイッチＳＷ７〜ＳＷ１０はいずれもオフとされ、３ステートインバータＩＮＶ１１〜ＩＮＶ１４はいずれもオンとされる。なお、このとき、第１デジタルプレートラインＰＬ１＿Ｄ、及び、第２デジタルプレートラインＰＬ２＿Ｄには、いずれもハイレベル（１）の電圧信号が印加される。従って、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕ、及び、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕには、それぞれ３ステートインバータＩＮＶ１１〜ＩＮＶ１４を介して、ローレベル（０）の電圧信号が印加される。また、このとき、第１アナログプレートラインＰＬ１Ｄ＿Ａ、ＰＬ１Ｕ＿Ａ、及び、第２アナログプレートラインＰＬ２Ｄ＿Ａ、ＰＬ２Ｕ＿Ａには、いずれもローレベル（０）の電圧信号が印加される。

次に、データ保持装置のデータ書き込み動作（不揮発性記憶部ＮＶＭへのデータ退避動作）について説明する。図４１は、データ書き込み動作時における装置各部の動作状態を示す回路図である。

データ保持装置のデータ書き込み動作時において、ループ構造部ＬＯＯＰに入力されるクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢがそれぞれローレベル（０）及びハイレベル（１）に固定される。これにより、ループ構造部ＬＯＯＰの格納データ（つまり、不揮発性記憶部ＮＶＭに退避すべきデータ）の内容が変化してしまわないように、データ信号Ｄの入力経路を遮断することが可能となり、延いては、不揮発性記憶部ＮＶＭに対するデータ書き込み動作（データ退避動作）の安定性を高めることが可能となる。

また、データ保持装置のデータ書き込み動作時において、回路分離部ＳＥＰでは、制御信号Ｅ１がハイレベル（１）とされて、スイッチＳＷ３及びＳＷ４がオンとされ、また、制御信号Ｅ２がハイレベル（１）とされて、マルチプレクサＭＵＸ１及びＭＵＸ２の第１入力端（１）が選択される。これにより、ループ構造部ＬＯＯＰの通常ループが形成された状態で、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとが電気的に導通される。

また、データ保持装置のデータ書き込み動作時において、不揮発性記憶部ＮＶＭには、ローレベル（０）のＦリセット信号ＦＲＳＴＤ、ＦＲＳＴＵが入力される。これにより、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがいずれもオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれもオープン状態（非ショート状態）とされるので、各々の強誘電体素子に対してデータ書込電圧を印加することが可能となる。なお、このとき、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕ、及び、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕには、上記のデータ書込電圧として、いずれも同一のパルス電圧信号（例えば、ハイレベルからローレベル）が印加される。このようなパルス電圧信号の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。これについては、先に述べた通りであるため、重複した説明は割愛する。

また、データ保持装置のデータ書き込み動作時において、テスト回路部ＴＥＳＴには、通常動作時と同様、ローレベル（０）のアナログイネーブル信号ＴＥＳＴＤ、ＴＥＳＴＵが入力される。これにより、スイッチＳＷ７〜ＳＷ１０はいずれもオフとされ、３ステートインバータＩＮＶ１１〜ＩＮＶ１４はいずれもオンとされる。なお、このとき、第１デジタルプレートラインＰＬ１＿Ｄ、及び、第２デジタルプレートラインＰＬ２＿Ｄには、いずれも同一のパルス電圧信号（例えばローレベルからハイレベル）が印加される。従って、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕ、及び、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕには、それぞれ３ステートインバータＩＮＶ１１〜ＩＮＶ１４を介して、同一のパルス電圧信号（例えばハイレベルからローレベル）が印加される。また、このとき、第１アナログプレートラインＰＬ１Ｄ＿Ａ、ＰＬ１Ｕ＿Ａ、及び、第２アナログプレートラインＰＬ２Ｄ＿Ａ、ＰＬ２Ｕ＿Ａには、いずれもローレベル（０）の電圧信号が印加される。

次に、データ保持装置のデータ読み出し動作（ループ構造部ＬＯＯＰへのデータ復帰動作）について説明する。図４２は、データ読み出し動作時における装置各部の動作状態を示す回路図である。

データ保持装置のデータ読み出し動作時において、ループ構造部ＬＯＯＰに入力されるクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢは、データ書き込み動作時と同様、それぞれローレベル（０）及びハイレベル（１）に固定される。なお、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢのパルス駆動は、データ読み出し動作が完了した後に再開される。

また、データ保持装置のデータ読み出し動作時において、回路分離部ＳＥＰでは、制御信号Ｅ１がローレベル（０）とされて、スイッチＳＷ３及びＳＷ４がオフとされ、また、制御信号Ｅ２がローレベル（０）とされて、マルチプレクサＭＵＸ１及びＭＵＸ２の第２入力端（０）が選択される。これにより、不揮発性記憶部ＮＶＭからループ構造部ＬＯＯＰにデータを読み出すことが可能な接続形態で、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとが電気的に導通される。

また、データ保持装置のデータ読み出し動作時において、不揮発性記憶部ＮＶＭには、ローレベル（０）のＦリセット信号ＦＲＳＴＤ、ＦＲＳＴＵが入力される。これにより、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがいずれもオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれもオープン状態（非ショート状態）とされるので、各々の強誘電体素子に対してデータ読出電圧を印加することが可能となる。なお、このとき、上記のデータ読出電圧としては、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕがローレベルに維持されたまま、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕに所定のパルス電圧信号（例えば、ローレベルからハイレベル）が印加される。このようなパルス電圧信号の印加により、不揮発性記憶部ＮＶＭのＤ系統出力端（強誘電体素子ＣＬ１ａの負極端と強誘電体素子ＣＬ１ｂの正極端との接続ノード）、及び、Ｕ系統出力端（強誘電体素子ＣＬ２ａの負極端と強誘電体素子ＣＬ２ｂの正極端との接続ノード）には、それぞれ、強誘電体素子内の残留分極状態に対応したノード信号Ｖ１及びＶ２が現れる。このようにして不揮発性記憶部ＮＶＭから読み出された復帰電圧信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）は、制御信号Ｅ２がローレベル（０）からハイレベル（１）に立ち上げられたときに、ループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして電源遮断前の保持データが復帰される。これについては、先に述べた通りであるため、重複した説明は割愛する。

また、データ保持装置のデータ読み出し動作時において、テスト回路部ＴＥＳＴには、通常動作時と同じく、ローレベル（０）のアナログイネーブル信号ＴＥＳＴＤ、ＴＥＳＴＵが入力される。これにより、スイッチＳＷ７〜ＳＷ１０はいずれもオフとされて、３ステートインバータＩＮＶ１１〜ＩＮＶ１４はいずれもオンとされる。なお、このとき、第１デジタルプレートラインＰＬ１＿Ｄには、所定のパルス電圧信号（例えば、ハイレベルからローレベル）が印加され、第２デジタルプレートラインＰＬ２＿Ｄには、ハイレベル（１）の電圧信号が印加される。従って、第１プレートラインＰＬ１Ｄ、ＰＬ１Ｕには、それぞれ３ステートインバータＩＮＶ１１及びＩＮＶ１２を介して、同一のパルス電圧信号（例えば、ローレベルからハイレベル）が印加され、第２プレートラインＰＬ２Ｄ、ＰＬ２Ｕには、それぞれ３ステートインバータＩＮＶ１３及びＩＮＶ１４を介して、ローレベル（０）の電圧信号が印加される。また、このとき、第１アナログプレートラインＰＬ１Ｄ＿Ａ、ＰＬ１Ｕ＿Ａ、及び、第２アナログプレートラインＰＬ２Ｄ＿Ａ、ＰＬ２Ｕ＿Ａには、いずれもローレベル（０）の電圧信号が印加される。

次に、データ保持装置のテスト動作（強誘電体素子のアナログ特性評価動作）について説明する。図４３は、テスト動作時（特に、一連のテスト動作シーケンスに含まれる格納データの復帰ステップ時）における装置各部の動作状態を示す回路図である。なお、以下では、不揮発性記憶部ＮＶＭのＵ系統出力端に現れるノード電圧Ｖ２のアナログ特性評価を行う場合を例に挙げ、これを「不揮発性記憶部ＮＶＭのＵ系統テスト動作」と称して、具体的に説明する。

不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、ループ構造部ＬＯＯＰに入力されるクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢは、データ書き込み動作時やデータ読み出し動作と同様、それぞれローレベル（０）及びハイレベル（１）に固定される。なお、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢのパルス駆動は、テスト動作が完了した後に再開される。

また、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、回路分離部ＳＥＰでは、制御信号Ｅ１がローレベル（０）とされて、スイッチＳＷ３及びＳＷ４がオフとされ、また、制御信号Ｅ２がローレベル（０）とされて、マルチプレクサＭＵＸ１及びＭＵＸ２の第２入力端（０）が選択される。これにより、不揮発性記憶部ＮＶＭからループ構造部ＬＯＯＰにデータを読み出すことが可能な接続形態で、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとが電気的に導通される。

また、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、不揮発性記憶部ＮＶＭのＵ系統には、ローレベル（０）のＦリセット信号ＦＲＳＴＵが入力される。これにより、トランジスタＱ２ａ、Ｑ２ｂがいずれもオフされて、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれもオープン状態（非ショート状態）とされるので、各々の強誘電体素子に対してデータ読出電圧を印加することが可能となる。なお、このとき、上記のデータ読出電圧としては、第２プレートラインＰＬ２Ｕがローレベルに維持されたまま、第１プレートラインＰＬ１Ｕに所定のパルス電圧信号（例えばローレベルからハイレベル）が印加される。このようなパルス電圧信号の印加によって、不揮発性記憶部ＮＶＭのＵ系統出力端（強誘電体素子ＣＬ２ａの負極端と強誘電体素子ＣＬ２ｂの正極端との接続ノード）には、強誘電体素子内の残留分極状態に対応したノード電圧Ｖ２が現れる。これについては先述の通りであるため、重複した説明は割愛する。

一方、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、不揮発性記憶部ＮＶＭのＤ系統には、ハイレベル（１）のＦリセット信号ＦＲＳＴＤが入力される。これにより、トランジスタＱ１ａ、Ｑ１ｂがいずれもオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの各両端間がいずれもショートされる。また、このとき、第１プレートラインＰＬ１Ｄ、及び、第２プレートラインＰＬ２Ｄには、いずれも所定のアナログ電圧値を有する参照電圧信号Ｖｒｅｆが印加される。従って、不揮発性記憶部ＮＶＭのＤ系統出力端（強誘電体素子ＣＬ１ａの負極端と強誘電体素子ＣＬ１ｂの正極端との接続ノード）に現れるノード電圧Ｖ１は、上記の参照電圧信号Ｖｒｅｆとなる。

また、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、テスト回路部ＴＥＳＴに入力されるＵ系統のアナログイネーブル信号ＴＥＳＴＵはローレベル（０）とされる。これにより、スイッチＳＷ７、ＳＷ９はいずれもオフとされて、３ステートインバータＩＮＶ１１、ＩＮＶ１３はいずれもオンとされる。なお、このとき、第１デジタルプレートラインＰＬ１＿Ｄには、所定のパルス電圧信号（例えば、ハイレベルからローレベル）が印加され、第２デジタルプレートラインＰＬ２＿Ｄには、ハイレベル（１）の電圧信号が印加される。従って、Ｕ系統の第１プレートラインＰＬ１Ｕには、３ステートインバータＩＮＶ１１を介して、所定のパルス電圧信号（例えば、ローレベルからハイレベル）が印加され、Ｕ系統の第２プレートラインＰＬ２Ｕには、３ステートインバータＩＮＶ１３を介して、ローレベル（０）の電圧信号が印加される。なお、このとき、Ｕ系統の第１アナログプレートラインＰＬ１Ｕ＿Ａ、及び、Ｕ系統の第２アナログプレートラインＰＬ２Ｕ＿Ａには、いずれもローレベル（０）の電圧信号が印加される。

一方、不揮発性記憶部ＮＶＭのＵ系統テスト動作時において、テスト回路部ＴＥＳＴに入力されるＤ系統のアナログイネーブル信号ＴＥＳＴＤはハイレベル（１）とされる。これにより、スイッチＳＷ８、ＳＷ１０はいずれもオンとされて、３ステートインバータＩＮＶ１２、ＩＮＶ１４はいずれもオフとされる。なお、このとき、Ｄ系統の第１アナログプレートラインＰＬ１Ｄ＿Ａ、及び、Ｄ系統の第２アナログプレートラインＰＬ２Ｄ＿Ａには、いずれも所定電圧値の参照電圧信号Ｖｒｅｆが印加される。従って、Ｄ系統の第１プレートラインＰＬ１Ｄ、及び、Ｄ系統の第２プレートラインＰＬ２Ｄには、それぞれスイッチＳＷ８、ＳＷ１０を介して、所定電圧値の参照電圧信号Ｖｒｅｆが印加される。

このように、不揮発性記憶部ＮＶＭのＵ系統出力端に現れるノード電圧Ｖ２を読み出しつつ、ノード電圧Ｖ１として入力される参照電圧信号Ｖｒｅｆの電圧値をステップ制御またはスイープ制御によって順次変化させていき、その都度、ループ構造部ＬＯＯＰに復帰される出力信号Ｑの論理レベルをモニタすることにより、不揮発性記憶部ＮＶＭのＵ系統出力端に現れるノード電圧Ｖ２のアナログ電圧値を知ることが可能となる。この点については、先に述べた通りであるため、詳細な説明は割愛する。また、不揮発性記憶部ＮＶＭのＤ系統出力端に現れるノード電圧Ｖ１のアナログ電圧値を知りたい場合には、上記と逆の制御を行えばよい点についても、先に述べた通りである。

このように、データの退避／復帰に際して、クロック信号の停止を必要とするデータ保持装置にも、テスト回路部ＴＥＳＴを組み込むことは当然に可能である。

＜データ破壊防止動作＞
図４４は、電源オン／オフ時におけるデータ破壊防止動作を説明するためのタイミングチャートであり、上から順に、電源電圧ＶＤＤ、外部クロック信号ＣＰ、データ信号Ｄ、スキャン制御信号ＳＣ、スキャンデータＳＤ、外部リセット信号ＲＮ、外部セット信号ＳＮ、データ保持制御信号ＨＳ、制御信号Ｅ１、センスアンプイネーブル信号ＳＡＥ、Ｕ系統のＦリセット信号ＦＲＳＴＵ、Ｄ系統のＦリセット信号ＦＲＳＴＤ、第１デジタルプレートラインＰＬ１＿Ｄ、第２デジタルプレートラインＰＬ２＿Ｄ、Ｕ系統の第１アナログプレートラインＰＬ１Ｕ＿Ａ、Ｕ系統の第２アナログプレートラインＰＬ２Ｕ＿Ａ、Ｄ系統の第１アナログプレートラインＰＬ１Ｄ＿Ａ、Ｄ系統の第２アナログプレートラインＰＬ２Ｄ＿Ａ、Ｕ系統のアナログイネーブル信号ＴＥＳＴＵ、Ｄ系統のアナログイネーブル信号ＴＥＳＴＤ、スキャン出力データＳＯ、及び、出力信号Ｑが描写されている。

本タイミングチャートで示したように、本発明に係るデータ保持装置では、電源オン／オフ時などの過渡状態において、強誘電体素子に電圧信号を印加するドライバ（ＩＮＶ）が誤動作した場合でも、強誘電体素子の両端間に対して、不揮発性記憶部ＮＶＭに格納されているデータが破壊されてしまうほどの高電圧が印加されないように、適切なシーケンス制御を行っている。これにより、信頼性の高い不揮発記憶が可能となる。

＜制御回路＞
次に、例えば、データ保持装置のデータ退避／復帰動作を制御するための手段として、好適に利用することが可能な制御回路について説明する。

図４６は、制御回路の一構成例を示すブロック図である。本構成例の制御回路１０は、制御部１１と、内部クロック生成部１２と、リセット部１３と、を有する。

制御部１１は、内部クロック信号ＬＣＬＫまたは外部クロック信号ＥＸＣＬＫに同期して動作するシーケンサであり、トリガ信号ＴＲＩＧＧＥＲに含まれる特定の信号パターン（本構成例ではパルスエッジ）を検出して制御対象回路２０の制御信号ＮＶＣＴＬを生成する。なお、制御部１１には、上記したトリガ信号ＴＲＩＧＧＥＲ、内部クロック信号ＬＣＬＫ、及び、外部クロック信号ＥＸＣＬＫのほか、制御部１１の初期化を行うための内部リセット信号ＲＳＴＮ、制御部１１のテスト動作を実行するためのスキャンパス入力信号ＳＣＩＮ及びスキャンパスイネーブル信号ＳＣＥＮ、並びに、内部クロック信号ＬＣＬＫと外部クロック信号ＥＸＣＬＫのいずれに同期して動作するかを選択するためのクロック選択信号ＣＳＥＬが入力されている。また、制御部１１からは、内部クロック生成イネーブル信号ＬＣＬＫＥＮやスキャンパス出力信号ＳＣＯＵＴが出力されている。

内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲにパルスエッジが現れたときに制御部１１の動作に必要な内部クロック信号ＬＣＬＫの生成を開始し、少なくとも制御部１１において制御信号ＮＶＣＴＬの生成処理が完了するまで内部クロック信号ＬＣＬＫの生成を継続した後、内部クロック信号ＬＣＬＫの生成を停止する。すなわち、内部クロック生成部１２は、制御部１１を動作させる必要があるときにだけ内部クロックＬＣＬＫの生成を行う。このような内部クロック生成部１２を有する構成であれば、クロック供給源を制御回路１０の外部に設ける必要がなくなるので、セットの部品点数削減やコストダウンに貢献することが可能となる。また、本構成例の制御回路１０であれば、制御部１１や内部クロック生成部１２を不要に動作させずに済むので、制御回路１０の消費電力（延いてはセット全体の消費電力）を低減することが可能となる。

リセット部１３は、電源電圧ＶＤＤを監視して制御部１１及び内部クロック生成部１２を初期化するための内部リセット信号ＲＳＴＮを生成する。

図４７は、内部クロック信号ＬＣＬＫによる制御回路１０の基本動作例を示すタイミングチャートであり、上から順番に、トリガ信号ＴＲＩＧＧＥＲ、内部リセット信号ＲＳＴＮ、スキャンパスイネーブル信号ＳＣＥＮ、クロック選択信号ＣＳＥＬ、外部クロック信号ＥＸＣＬＫ、スキャンパス入力信号ＳＣＩＮ、スキャンパス出力信号ＳＣＯＵＴ、内部クロック生成イネーブル信号ＬＣＬＫＥＮ、内部クロック信号ＬＣＬＫ、及び、制御信号ＮＶＣＴＬが描写されている。

本動作例では、内部リセット信号ＲＳＴＮが常にハイレベル（リセット解除状態）とされており、スキャンパスイネーブル信号ＳＣＥＮが常にローレベル（スキャンパス無効状態）とされており、クロック選択信号ＣＳＥＬが常にローレベル（内部クロック信号選択状態）とされている。なお、本動作例において、外部クロック信号ＥＸＣＬＫ、スキャン入力信号ＳＣＩＮ、及び、スキャン出力信号ＳＣＯＵＴは、いずれも不問である。

トリガ信号ＴＲＩＧＧＥＲがローレベルに維持されている期間（１）において、制御部１１は、トリガ信号ＴＲＩＧＧＥＲ及び内部クロック信号ＬＣＬＫのエッジ入力待ち状態となる。このとき、制御信号ＮＶＣＴＬは、制御対象回路２０を待機状態（ＷＡＩＴ）とするための論理レベルに維持され、内部クロック生成イネーブル信号ＬＣＬＫＥＮは、ローレベル（内部クロック生成無効状態）に維持される。なお、制御対象回路２０の待機状態（ＷＡＩＴ）とは、制御対象回路２０が後述する処理Ａまたは処理Ｂを実行していない状態であり、制御対象回路２０が処理Ａまたは処理Ｂ以外の処理を実行していても構わない。また、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、内部クロック信号ＬＣＬＫは、ローレベルに維持される。

期間（２）において、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲがハイレベルに立ち上げられたときに内部クロック信号ＬＣＬＫの生成を開始し、内部クロック生成イネーブル信号ＬＣＬＫＥＮがローレベルに立ち下げられたときに内部クロック信号ＬＣＬＫの生成を停止する。制御部１１は、内部クロック信号ＬＣＬＫに同期して制御信号ＮＶＣＴＬを生成する。このとき、制御部１１は、トリガ信号ＴＲＩＧＧＥＲがハイレベルであることを認識して、制御対象回路２０に所定の処理Ａを実行させるための制御信号ＮＶＣＴＬを生成する。また、制御部１１は、内部クロック信号ＬＣＬＫの第１パルスを受けて内部クロック生成イネーブル信号ＬＣＬＫＥＮをハイレベル（内部クロック生成有効状態）に立ち上げ、処理Ａのシーケンス動作が完了した後に、内部クロック生成イネーブル信号ＬＣＬＫＥＮをローレベルに立ち下げる。

トリガ信号ＴＲＩＧＧＥＲがハイレベルに維持されている期間（３）において、制御部１１は、トリガ信号ＴＲＩＧＧＥＲ及び内部クロック信号ＬＣＬＫのエッジ入力待ち状態となる。このとき、制御信号ＮＶＣＴＬは、制御対象回路２０を待機状態（ＷＡＩＴ）とするための論理レベルに維持され、内部クロック生成イネーブル信号ＬＣＬＫＥＮは、ローレベルに維持される。また、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、内部クロック信号ＬＣＬＫは、ローレベルに維持される。

期間（４）において、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲがローレベルに立ち下げられたときに内部クロック信号ＬＣＬＫの生成を開始し、内部クロック生成イネーブル信号ＬＣＬＫＥＮがローレベルに立ち下げられたときに内部クロック信号ＬＣＬＫの生成を停止する。制御部１１は、内部クロック信号ＬＣＬＫに同期して制御信号ＮＶＣＴＬを生成する。このとき、制御部１２は、トリガ信号ＴＲＩＧＧＥＲがローレベルであることを認識して、制御対象回路２０に所定の処理Ｂを実行させるための制御信号ＮＶＣＴＬを生成する。また、制御部１１は、内部クロック信号ＬＣＬＫの第１パルスを受けて内部クロック生成イネーブル信号ＬＣＬＫＥＮをハイレベルに立ち上げ、処理Ｂのシーケンス動作が完了した後に、内部クロック生成イネーブル信号ＬＣＬＫＥＮをローレベルに立ち下げる。

トリガ信号ＴＲＩＧＧＥＲがローレベルに維持されている期間（５）において、制御部１１は、トリガ信号ＴＲＩＧＧＥＲ及び内部クロック信号ＬＣＬＫのエッジ入力待ち状態となる。このとき、制御信号ＮＶＣＴＬは、制御対象回路２０を待機状態（ＷＡＩＴ）とするための論理レベルに維持され、内部クロック生成イネーブル信号ＬＣＬＫＥＮは、ローレベルに維持される。また、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、内部クロック信号ＬＣＬＫは、ローレベルに維持される。

上記したように、制御部１１は、トリガ信号ＴＲＩＧＧＥＲに現れるパルスエッジの立上がり／立下がりに応じて、制御対象回路２０に異なる処理Ａ、Ｂを実行させるように、制御信号ＮＶＣＴＬを生成する。

次に、本構成例の制御回路１０を用いてデータ保持装置のデータ退避／復帰動作を制御する場合について説明する。この場合、先述のループ構造部ＬＯＯＰ、不揮発記憶部ＮＶＭ、及び、回路分離部ＳＥＰなどが制御対象回路２０に相当し、先述のＦリセット信号ＦＲＳＴ、制御信号Ｅ１及びＥ２、第１プレートラインＰＬ１、並びに、第２プレートラインＰＬ２などが制御信号ＮＶＣＴＬに相当する。なお、トリガ信号ＴＲＩＧＧＥＲについては、電源電圧ＶＤＤを監視する汎用の外部リセットＩＣなどを用いて生成することが可能である。例えば、電源電圧ＶＤＤが標準値の９０％よりも高ければハイレベルとなり、９０％よりも低ければローレベルとなるシステムリセット信号をトリガ信号ＴＲＩＧＧＥＲとして用いればよい。

電源オンにより、電源電圧ＶＤＤが規定値の９０％を上回ると、トリガ信号ＴＲＩＧＧＥＲがハイレベルとなり、その立ち上がりエッジをトリガとして内部クロック信号ＬＣＬＫの生成が開始される。そして、制御対象回路２０において、制御信号ＮＶＣＴＬに応じたデータ復帰処理（＝処理Ａ）が行われる。データ復帰処理が完了すると、内部クロック信号ＬＣＬＫの生成が停止される。その後、電源電圧ＶＤＤが規定値の９０％を上回っている間は、制御対象回路２０において、通常のロジック動作が行われる。

電源オフにより、電源電圧ＶＤＤが規定値の９０％を下回ると、トリガ信号ＴＲＩＧＧＥＲがローレベルとなり、その立ち下がりエッジをトリガとして内部クロック信号ＬＣＬＫの生成が開始される。そして、制御対象回路２０において、制御信号ＮＶＣＴＬに応じたデータ退避処理（＝処理Ｂ）が行われる。データ退避処理が完了すると、内部クロック信号ＬＣＬＫの生成が停止される。その後、電源電圧ＶＤＤが規定値の９０％を下回っている間は、制御対象回路２０において、不揮発ロジックによるデータ保持が行われる。

図４８は、外部クロック信号ＥＸＣＬＫによる制御回路１０の基本動作例を示すタイミングチャートであり、上から順に、トリガ信号ＴＲＩＧＧＥＲ、内部リセット信号ＲＳＴＮ、スキャンパスイネーブル信号ＳＣＥＮ、クロック選択信号ＣＳＥＬ、外部クロック信号ＥＸＣＬＫ、スキャンパス入力信号ＳＣＩＮ、スキャンパス出力信号ＳＣＯＵＴ、内部クロック生成イネーブル信号ＬＣＬＫＥＮ、内部クロック信号ＬＣＬＫ、及び、制御信号ＮＶＣＴＬが描写されている。

本動作例では、内部リセット信号ＲＳＴＮが常にハイレベル（リセット解除状態）とされており、スキャンパスイネーブル信号ＳＣＥＮが常にローレベル（スキャンパス無効状態）とされており、クロック選択信号ＣＳＥＬが常にハイレベル（外部クロック信号選択状態）とされている。また、内部クロック生成イネーブル信号ＬＣＬＫＥＮが常にローレベル（内部クロック生成無効状態）とされており、外部クロック信号ＥＸＣＬＫが常時入力されている。なお、本動作例において、スキャン入力信号ＳＣＩＮ、及び、スキャン出力信号ＳＣＯＵＴは、いずれも不問である。

トリガ信号ＴＲＩＧＧＥＲがローレベルに維持されている期間（１）において、制御部１１は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、制御信号ＮＶＣＴＬは、制御対象回路２０を待機状態（ＷＡＩＴ）とするための論理レベルに維持される。また、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、内部クロック信号ＬＣＬＫは、ローレベルに維持される。

期間（２）において、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲがハイレベルに立ち上げられたときに内部クロック信号ＬＣＬＫの生成を開始する。ただし、内部クロック生成イネーブル信号ＬＣＬＫＥＮが常にローレベルに維持されていることから、内部クロック信号ＬＣＬＫの生成動作は継続されることなく停止される。制御部１１は、外部クロック信号ＥＸＣＬＫに同期して制御信号ＮＶＣＴＬを生成する。このとき、制御部１１は、トリガ信号ＴＲＩＧＧＥＲがハイレベルであることを認識して、制御対象回路２０に処理Ａを実行させるための制御信号ＮＶＣＴＬを生成する。

トリガ信号ＴＲＩＧＧＥＲがハイレベルに維持されている期間（３）において、制御部１１は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、制御信号ＮＶＣＴＬは、制御対象回路２０を待機状態（ＷＡＩＴ）とするための論理レベルに維持される。また、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、内部クロック信号ＬＣＬＫは、ローレベルに維持される。

期間（４）において、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲがローレベルに立ち下げられたときに内部クロック信号ＬＣＬＫの生成を開始する。ただし、内部クロック生成イネーブル信号ＬＣＬＫＥＮが常にローレベルに維持されていることから、内部クロック信号ＬＣＬＫの生成動作は継続されることなく停止される。制御部１１は、外部クロック信号ＥＸＣＬＫに同期して制御信号ＮＶＣＴＬを生成する。このとき、制御部１１は、トリガ信号ＴＲＩＧＧＥＲがローレベルであることを認識して、制御対象回路２０に処理Ｂを実行させるための制御信号ＮＶＣＴＬを生成する。

トリガ信号ＴＲＩＧＧＥＲがローレベルに維持されている期間（５）において、制御部１１は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、制御信号ＮＶＣＴＬは、制御対象回路２０を待機状態（ＷＡＩＴ）とするための論理レベルに維持される。また、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、内部クロック信号ＬＣＬＫは、ローレベルに維持される。

上記したように、本構成例の制御回路１０は、内部クロック信号ＬＣＬＫのほか、外部から入力される外部クロック信号ＥＸＣＬＫを用いても動作する。このような構成とすることにより、ユーザの用途に応じて内部クロック信号ＬＣＬＫと外部クロック信号ＥＸＣＬＫを任意に選択することが可能となる。特に、後述するテスト動作を実現するためには外部クロック信号ＥＸＣＬＫに同期して動作することが必須の要件となる。

また、クロック選択信号ＣＳＥＬによって外部クロック信号ＥＸＣＬＫが選択されている場合には、内部リセット生成イネーブル信号ＬＣＬＫＥＮが常にローレベルとされるので、トリガ信号ＴＲＩＧＧＥＲにパルスエッジが現れても、内部クロック信号ＬＣＬＫが継続的に生成されることはない。従って、内部クロック生成部１２の電力浪費を回避することが可能となる。

図４９は、外部クロック信号ＥＸＣＬＫによる制御回路１０のテスト動作例を示すタイミングチャートであり、上から順番に、トリガ信号ＴＲＩＧＧＥＲ、内部リセット信号ＲＳＴＮ、スキャンパスイネーブル信号ＳＣＥＮ、クロック選択信号ＣＳＥＬ、外部クロック信号ＥＸＣＬＫ、スキャンパス入力信号ＳＣＩＮ、スキャンパス出力信号ＳＣＯＵＴ、内部クロック生成イネーブル信号ＬＣＬＫＥＮ、内部クロック信号ＬＣＬＫ、及び、制御信号ＮＶＣＴＬが描写されている。

本動作例では、内部リセット信号ＲＳＴＮが常にハイレベル（リセット解除状態）とされており、クロック選択信号ＣＳＥＬが常にハイレベル（外部クロック信号選択状態）とされている。また、内部クロック生成イネーブル信号ＬＣＬＫＥＮが常にローレベル（内部クロック生成無効状態）とされており、外部クロック信号ＥＸＣＬＫが常時入力されている。

スキャンパスイネーブル信号ＳＣＥＮがローレベルに維持される期間（１）において、制御部１１は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、制御信号ＮＶＣＴＬは、制御対象回路２０を待機状態（ＷＡＩＴ）とするための論理レベルに維持される。また、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、内部クロック信号ＬＣＬＫは、ローレベルに維持される。

スキャンパスイネーブル信号ＳＣＥＮがハイレベルに維持される期間（２）において、制御部１１は、外部クロック信号ＥＸＣＬＫに同期して、スキャンパスを用いたテスト動作（スキャン入力信号ＳＣＩＮ及びスキャン出力信号ＳＣＯＵＴの入出力）を行う。このとき、制御信号ＮＶＣＴＬは、制御対象回路２０を待機状態（ＷＡＩＴ）とするための論理レベルに維持される。すなわち、制御部１１は、その内部状態に関わらず制御対象回路２０に対して一定値の制御信号ＮＶＣＴＬを出力する動作モード（テストモード）を備えている。このような構成とすることにより、テスト動作中に制御対象回路２０が想定外の動作をすることはない。なお、テスト動作中にトリガ信号ＴＲＩＧＧＥＲがハイレベルに立ち上げられた場合、内部クロック生成部１２は、内部クロック信号ＬＣＬＫの生成を開始する。ただし、内部クロック生成イネーブル信号ＬＣＬＫＥＮが常にローレベルに維持されていることから、内部クロック信号ＬＣＬＫの生成動作は継続されることなく停止される。従って、スキャンパスを用いたテスト動作中に内部クロック生成部１２が想定外の動作をすることもない。

上記のテスト動作が終了した後、スキャンパスイネーブル信号ＳＣＥＮがローレベルに維持される期間（３）において、制御部１１は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、制御信号ＮＶＣＴＬは、制御対象回路２０を待機状態（ＷＡＩＴ）とするための論理レベルに維持される。また、内部クロック生成部１２は、トリガ信号ＴＲＩＧＧＥＲのエッジ入力待ち状態となる。このとき、内部クロック信号ＬＣＬＫは、ローレベルに維持される。

上記したように、本構成例の制御回路１０には、外部クロック信号ＥＸＣＬＫに同期したテストモードが設けられている。このような構成とすることにより、外部クロック信号ＥＸＣＬＫに同期した制御の下、制御回路１０のテストを行うことができるので、制御回路１０のテスタビリティを低下させることなく、内部クロック生成部１２を導入することが可能となる。

＜内部クロック生成部＞
図５０は、内部クロック生成部１２の一構成例を示すブロック図である。本構成例の内部クロック生成部１２は、ローパスフィルタ１２１と、ラッチ部１２２と、パルス生成部１２３と、クロック生成部１２４と、論理和演算器１２５と、を有する。

ローパスフィルタ１２１は、トリガ信号ＴＲＩＧＧＥＲに重畳する高周波数成分（ノイズ成分）を除去して要素信号ＮＡを生成する。このようなローパスフィルタ１２１を有する構成であれば、ノイズ成分に起因する誤動作を低減することが可能となる。なお、ローパスフィルタ１２１は、内部リセット信号ＲＳＴＮに応じて、その動作状態を初期化する機能を備えている。

ラッチ部１２２は、内部クロック生成イネーブル信号ＬＣＬＫＥＮがローレベル（内部クロック生成無効状態）であるときには、要素信号ＮＡをそのまま要素信号ＮＢとして通過させる一方、内部クロック生成イネーブル信号ＬＣＬＫＥＮがハイレベル（内部クロック生成有効状態）であるときには、内部クロック生成イネーブル信号ＬＣＬＫＥＮの立上がりエッジ到来時点における要素信号ＮＡを要素信号ＮＢとしてラッチ出力する。すなわち、ラッチ部１２２は、内部クロック生成部１２内におけるトリガ信号ＴＲＩＧＧＥＲの伝搬制御を行う信号伝搬制御回路として用いられている。このような信号伝搬制御回路を有する構成であれば、内部クロック信号ＬＣＬＫの生成動作中にトリガ信号ＴＲＩＧＧＥＲのパルスエッジが到来しても、クロック生成動作に不具合が生じることはない。なお、ラッチ部１２２は、内部リセット信号ＲＳＴＮに応じて、その動作状態を初期化する機能を備えている。また、本構成例では、上記の信号伝搬制御回路として、ラッチ部１２２を用いた構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、上記したラッチ部１２２に代えて、要素信号ＮＡと内部クロック生成イネーブル信号ＬＣＬＫＥＮとの論理和演算により要素信号ＮＢを生成する論理和演算器を用いても構わない。

パルス生成部１２３は、要素信号ＮＢのパルスエッジが到来する毎に、第１内部クロック信号ＬＣＬＫ１のワンショットパルスを生成する。また、パルス生成部１２３は、クロック生成部１２４の回路構成によっては、要素信号ＮＢに所定の遅延を与えた要素信号ＮＣをクロック生成部１２４に出力する。なお、パルス生成部１２３は、内部リセット信号ＲＳＴＮに応じて、その動作状態を初期化する機能を備えている。

クロック生成部１２４は、内部クロック生成イネーブル信号ＬＣＬＫＥＮ（または要素信号ＮＣ）の入力を受けて第２内部クロック信号ＬＣＬＫ２を生成する。なお、クロック生成部１２４は、内部リセット信号ＲＳＴＮに応じて、その動作状態を初期化する機能を備えている。

論理和演算器１２５は、第１内部クロック信号ＬＣＬＫ１と第２内部クロック信号ＬＣＬＫ２の論理和演算を行うことにより、内部クロック信号ＬＣＬＫを生成する。

図５１は、内部クロック生成動作の一例を示すタイミングチャートであり、上から順番に、トリガ信号ＴＲＩＧＧＥＲ、要素信号ＮＡ及びＮＢ、第１内部クロック信号ＬＣＬＫ１、第２内部クロック信号ＬＣＬＫ２、内部クロック信号ＬＣＬＫ、並びに、内部クロック生成イネーブル信号ＬＣＬＫＥＮが描写されている。なお、図中の符号（１）は、内部クロック生成部１２がトリガ信号ＴＲＩＧＧＥＲのエッジ待ち受け状態であることを示しており、符号（２）は、内部クロック生成部１２が内部クロック信号ＬＣＬＫの生成動作状態であることを示している。

まず、トリガ信号ＴＲＩＧＧＥＲに含まれるノイズ成分は、ローパスフィルタ１２１で除去される。トリガ信号ＴＲＩＧＧＥＲの立ち上がりエッジは、要素信号ＮＡの立ち上がりエッジとしてラッチ部１２２に伝搬され、さらに、要素信号ＮＢの立ち上がりエッジとしてパルス生成部１２３に伝搬される。そして、パルス生成部１２３では、要素信号ＮＢの立ち上がりエッジに応じて、第１内部クロック信号ＬＣＬＫ１のワンショットパルスが生成される。これにより、内部クロック信号ＬＣＬＫに１発目のパルスが立ち上げられ、内部クロック生成イネーブル信号ＬＣＬＫＥＮが制御部１１によりハイレベルとされる。その結果、ラッチ部１２２は、内部クロック生成イネーブル信号ＬＣＬＫＥＮの立上がりエッジ到来時点における要素信号ＮＡを要素信号ＮＢとしてラッチ出力する状態となり、以後、内部クロック信号ＬＣＬＫの生成動作が完了するまで、トリガ信号ＴＲＩＧＧＥＲのパルスエッジが無視される。

一方、クロック生成部１２４では、内部クロック生成イネーブル信号ＬＣＬＫＥＮがハイレベルとされている間、第２内部クロック信号ＬＣＬＫ２（延いては、内部クロック信号ＬＣＬＫ）の生成を継続する。その後、制御部１１は、所定の処理に必要な最後のパルスを受けた時点で、内部クロック生成イネーブル信号ＬＣＬＫＥＮをローレベルとする。これにより、クロック生成部１２４では、第２内部クロック信号ＬＣＬＫ２の生成動作が停止され、ラッチ部１２２は、要素信号ＮＡを要素信号ＮＢとして通過する状態、すなわち、トリガ信号ＴＲＩＧＧＥＲのエッジ待ち受け状態に戻る。従って、以後にトリガ信号ＴＲＩＧＧＥＲの立ち下がりエッジが現れた場合には、上記と同様の動作によって、内部クロック信号ＬＣＬＫが生成される。

また、図５２で示したように、トリガ信号ＴＲＩＧＧＥＲの立ち上がりエッジに応じた内部クロック信号ＬＣＬＫの生成動作中（すなわち、内部クロック生成イネーブル信号ＬＣＬＫＥＮのハイレベル期間中）に、トリガ信号ＴＲＩＧＧＥＲの立ち下がりエッジが到来し、その後もトリガ信号ＴＲＩＧＧＥＲ（さらには要素信号ＮＡ）がローレベルに維持されていた場合には、内部クロック信号ＬＣＬＫの生成動作が完了して内部クロック生成イネーブル信号ＬＣＬＫＥＮがローレベルに立ち下げられた時点で、ほぼ遅滞なく要素信号ＮＢに立ち下がりエッジが生じる。従って、トリガ信号ＴＲＩＧＧＥＲの立ち上がりエッジに応じた内部クロック信号ＬＣＬＫの生成動作が完了した後、ほとんど期間を空けることなく、トリガ信号ＴＲＩＧＧＥＲの立ち下がりエッジに応じた内部クロック信号ＬＣＬＫの生成動作が行われることになる。

＜ローパスフィルタ＞
図５３Ａは、ローパスフィルタ１２１の第１構成例を示す回路図である。本構成例のローパスフィルタ１２１は、抵抗１２１ａと、キャパシタ１２１ｂと、シュミットトリガ１２１ｃと、Ｎチャネル型電界効果トランジスタ１２１ｄと、インバータ１２１ｅと、を含むパッシブローパスフィルタである。なお、内部リセット信号ＲＳＴＮがローレベルとされているときには、トランジスタ１２１ｄがオンとなるので、キャパシタ１２１ｂが放電されて、ローパスフィルタ１２１の動作状態が初期化される。

図５３Ｂは、ローパスフィルタ１２１の第２構成例を示す回路図である。本構成例のローパスフィルタ１２１は、第１構成例とほぼ同様の構成であり、キャパシタ１２１ｂに代えて、単位面積当たりの容量が大きい強誘電体キャパシタ１２１ｆを含む。このような構成とすることにより、ローパスフィルタ１２１内のキャパシタ占有面積を縮小することが可能となる。

図５４Ａは、ローパスフィルタ１２１の第３構成例を示す回路図である。本構成例のローパスフィルタ１２１は、オペアンプ１２１Ａと、抵抗１２１Ｂ及び１２１Ｃと、キャパシタ１２１Ｄと、シュミットトリガ１２１Ｅと、Ｎチャネル型電界効果トランジスタ１２１Ｆと、インバータ１２１Ｇと、を含むアクティブローパスフィルタである。

図５４Ｂは、ローパスフィルタ１２１の第４構成例を示す回路図である。本構成例のローパスフィルタ１２１は、第３構成例とほぼ同様の構成であり、キャパシタ１２１Ｄに代えて、単位面積当たりの容量が大きい強誘電体キャパシタ１２１Ｈを含む。このような構成とすることにより、ローパスフィルタ１２１内のキャパシタ占有面積を縮小することが可能となる。

＜パルス生成部＞
図５５は、パルス生成部１２３の一構成例を示すブロック図である。本構成例のパルス生成部１２３は、遅延段１２３ａ及び１２３ｂと、排他論理和演算器１２３ｃとを含む。遅延段１２３ａは、要素信号ＮＢに所定の遅延を与えて要素信号ＮＤを生成する。遅延段１２３ｂは、要素信号ＮＤに所定の遅延を与えて要素信号ＮＣを生成する。排他論理和演算器１２３ｃは、要素信号ＮＤと要素信号ＮＣの排他論理和演算を行うことにより、第１内部クロック信号ＬＣＬＫ１を生成する。

遅延段１２３ａ及び１２３ｂを介して要素信号ＮＢのパルスエッジを伝搬していくと、一時的に要素信号ＮＤと要素信号ＮＣの論理レベルが不一致となり、第１内部クロック信号ＬＣＬＫ１にパルスが生じる（図５６を参照）。すなわち、要素信号ＮＢ（延いては、トリガ信号ＴＲＩＧＧＥＲ）のパルスエッジがパルス生成部１２３に伝搬されると、第１内部クロック信号ＬＣＬＫ１にワンショットパルスが生成される。このように、要素信号ＮＢ（延いては、トリガ信号ＴＲＩＧＧＥＲ）に現れるパルスエッジの伝搬遅延を利用して、第１内部クロック信号ＬＣＬＫ１を生成する構成であれば、内部クロック信号ＣＬＫの生成動作を開始するために別系統のクロック信号を必要としない。

なお、第１内部クロック信号ＬＣＬＫ１のパルス幅（周波数）は、遅延段１２３ａ及び１２３ｂを形成するバッファの接続段数（遅延時間）に応じて適宜調整することが可能である。また、遅延段１２３ａ及び１２３ｂには、バッファ出力信号と内部リセット信号ＲＳＴＮとの論理積演算を行う論理積演算器が適宜挿入されている。このような構成であれば、内部リセット信号ＲＳＴＮをローレベルとすることにより、パルス生成部１２３の動作状態を初期化することが可能となる。

＜クロック生成部＞
図５７は、クロック生成部１２４の第１構成例を示すブロック図である。本構成例のクロック生成部１２４は、ｎ段のパルス生成部１２４ａ−１〜１２４ａ−ｎと、論理和演算器１２４ｂと、を含んでいる。なお、ｎ段のパルス生成部１２４ａ−１〜１２４ａ−ｎについては、いずれも、先のパルス生成部１２３と同一の構成とすればよい。このように、第２内部クロック信号ＣＬＫ２の生成に際して、論理素子の多段接続構造（ここでは、ｎ段のパルス生成部１２４ａ−１〜１２４ａ−ｎ）を利用すれば、所望パルス数の第２内部クロック信号ＬＣＬＫ２を容易に生成することが可能となる。なお、第２内部クロック信号ＬＣＬＫ２のパルス数ｎは、パルス生成部１２４ａ−１〜１２４ａ−ｎの接続段数ｎに応じて決定される。従って、本構成例のパルス生成部１２４は、制御部１１の動作に必要な内部クロック信号ＬＣＬＫのパルス数が少ない場合に有効であると言える。また、第２内部クロック信号ＬＣＬＫ２のパルス幅（周波数）については、先に述べた通り、遅延段を形成するバッファの接続段数（遅延時間）に応じて適宜調整することが可能である。

図５８は、クロック生成部１２４の第２構成例を示すブロック図である。本構成例のクロック生成部１２４は、パルス生成部１２４ｃと、インバータ１２４ｄと、セレクタ１２４ｅと、を含む。パルス生成部１２４ｃは、先のパルス生成部１２３と同一の構成とされている。すなわち、パルス生成部１２４ｃでは、セレクタ１２４ｅから入力される要素信号Ｓ１を遅延させた要素信号Ｓ２の論理レベルと、要素信号Ｓ２をさらに遅延させた要素信号Ｓ３の論理レベルが不一致であるときに、第２内部クロック信号ＬＣＬＫ２にパルスを発生させる図５９を参照）。インバータ１２４ｄは、要素信号Ｓ３を論理反転させた要素信号Ｓ４を生成する。セレクタ１２４ｅは、内部クロック生成イネーブル信号ＬＣＬＫＥＮがハイレベルであるときには、要素信号Ｓ４を要素信号Ｓ１としてループさせ、内部クロック生成イネーブル信号ＬＣＬＫＥＮがローレベルであるときには、要素信号Ｓ１をローレベルに固定する。このように、第２内部クロック信号ＣＬＫ２の生成に際して、論理素子のループ構造を利用すれば、小規模な回路構成で所望パルス数の第２内部クロック信号ＬＣＬＫ２を生成することが可能となる。

なお、第２内部クロック信号ＬＣＬＫ２のパルス幅（周波数）は、パルス生成部１２４ｃの遅延段を形成するバッファの接続段数（遅延時間）に応じて適宜調整することが可能である。また、第２内部クロック信号ＬＣＬＫ２のパルス数は、内部クロック生成イネーブル信号ＬＣＬＫＥＮのハイレベル期間に応じて決定される。

第２内部クロックＬＣＬＫ２の生成パルス数について詳細な説明を行う。第２内部クロック信号ＬＣＬＫ２に偶数発（α発）のパルスが生成されたことをトリガとして、内部クロック生成イネーブル信号ＬＣＬＫＥＮが立ち下げられた場合（図５９の＜ＭＯＤＥ１＞を参照）には、セレクタ１２４ｅによるループ遮断時点（内部クロック生成イネーブル信号ＬＣＬＫＥＮの立ち下がりエッジ到来時点）で、要素信号Ｓ１（＝要素信号Ｓ４）が元々ローレベルとなっている。従って、セレクタ１２４ｅで要素信号Ｓ１がローレベルに固定されても、要素信号Ｓ１にパルスエッジが生じることはなく、第２内部クロック信号ＬＣＬＫ２に追加パルスが生成されることはないので、最終的な生成パルス数は偶数発（α発）となる。

一方、第２内部クロック信号ＬＣＬＫ２に奇数発（β発）のパルスが生成されたことをトリガとして、内部クロック生成イネーブル信号ＬＣＬＫＥＮが立ち下げられた場合（図５９の＜ＭＯＤＥ２＞を参照）には、セレクタ１２４ｅによるループ遮断時点で、要素信号Ｓ１（＝要素信号Ｓ４）がハイレベルとなっている。従って、セレクタ１２４ｅで要素信号Ｓ１がローレベルに固定される際には、要素信号Ｓ１にパルスエッジ（立ち下がりエッジ）が生じ、第２内部クロック信号ＬＣＬＫ２に１発分の追加パルスが生成されることになるので、最終的な生成パルス数は偶数発（（β＋１）発）となる。

すなわち、本構成例のクロック生成部１２４は、第２内部クロック信号ＬＣＬＫ２の所望パルス数が偶数発であるとき、或いは、制御部１１において追加パルスの入力が問題視されないときに適用することができる。

図６０は、クロック生成部１２４の第３構成例を示すブロック図である。本構成例のクロック生成部１２４は、先述の第２構成例とほぼ同様の構成であるが、セレクタ１２４ｅにおいて、内部クロック生成イネーブル信号ＬＣＬＫＥＮがローレベルであるときには、要素信号Ｓ１をローレベルに固定するのではなく、要素信号Ｓ３を要素信号Ｓ１としてループさせる点が変更されている。第３構成例のクロック生成部１２４においても、第２内部クロック信号ＬＣＬＫ２のパルス数は、内部クロック生成イネーブル信号ＬＣＬＫＥＮのハイレベル期間に応じて決定されるが、その挙動は先述の第２構成例とは異なる。

第２内部クロックＬＣＬＫ２の生成パルス数について詳細な説明を行う。第２内部クロック信号ＬＣＬＫ２に偶数発（α発）のパルスが生成されたことをトリガとして、内部クロック生成イネーブル信号ＬＣＬＫＥＮが立ち下げられた場合（図６１の＜ＭＯＤＥ１＞を参照）には、ローレベルの要素信号Ｓ４が要素信号Ｓ１としてループされていた状態から、ハイレベルの要素信号Ｓ３が要素信号Ｓ１としてループされる状態に切り替わる。従って、要素信号Ｓ１にパルスエッジ（立ち上がりエッジ）が生じ、第２内部クロック信号ＬＣＬＫ２に１発分の追加パルスが生成されることになるので、最終的な生成パルス数は奇数発（（α＋１）発）となる。

一方、第２内部クロック信号ＬＣＬＫ２に奇数発（β発）のパルスが生成されたことをトリガとして、内部クロック生成イネーブル信号ＬＣＬＫＥＮが立ち下げられた場合（図６１の＜ＭＯＤＥ２＞を参照）には、ハイレベルの要素信号Ｓ４が要素信号Ｓ１としてループされていた状態から、ローレベルの要素信号Ｓ３が要素信号Ｓ１としてループされる状態に切り替わる。従って、要素信号Ｓ１にパルスエッジ（立ち下がりエッジ）が生じ、第２内部クロック信号ＬＣＬＫ２に１発分の追加パルスが生成されることになるので、最終的な生成パルス数は偶数発（（β＋１）発）となる。

すなわち、本構成例のクロック生成部１２４であれば、第２内部クロック信号ＬＣＬＫ２の所望パルス数が偶数であっても奇数であっても問題なく適用することができる。

＜ＰＯＬＨ回路＞
次に、例えば、電源オフ時に電子回路を初期化するためのリセット信号を生成するパワーオンリセット回路（先述のリセット部１３など）として、好適に利用することが可能なパワーオンローホールド回路（以下では、ＰＯＬＨ［Power On Low Hold］回路と呼ぶ）について詳細な説明を行う。

パワーオンリセット回路には、電源電圧ＶＤＤがＣＭＯＳ回路の動作可能電圧（ＭＯＳトランジスタの閾値によって決まる値、例えば０．４〜０．７Ｖ）に達してからＣＭＯＳ回路の初期化が完了するまでの間、リセット信号をローレベルに保ち、電源電圧ＶＤＤが実動作電圧に達する前に、リセット信号をハイレベルに切り替えることが要求される。そこで、従来のパワーオンリセット回路では、電源電圧ＶＤＤを所定の基準電圧Ｖｒｅｆと比較してリセット信号の論理レベルを切り替える構成とされていた。しかしながら、従来のパワーオンリセット回路では、電源電圧ＶＤＤと基準電圧Ｖｒｅｆとを比較するためにコンパレータを用いる必要があり、回路面積や消費電力が大きいという問題があった。

上記問題の解決策を模索する中で、本願の発明者らは、パワーオンリセット回路に求められている特性を実現する上で、必ずしも電源電圧ＶＤＤと基準電圧Ｖｒｅｆとを比較する必要がないことに着眼し、鋭意研究の末に下記のＰＯＬＨ回路を創作するに至った。

図６２は、ＰＯＬＨ回路の一構成例を示す回路図である。本構成例のＰＯＬＨ回路３０は、インバータ３１と、Ｐチャネル型電界効果トランジスタ３２及び３３と、Ｎチャネル型電界効果トランジスタ３４と、キャパシタ３５と、バッファ３６と、を含む。

インバータ３１の入力端は、入力信号ＩＮの入力端に接続されている。インバータ３１の出力端は、トランジスタ３２及び３４の各ゲートに接続されている。トランジスタ３２のソースは、電源電圧ＶＤＤの印加端に接続されている。トランジスタ３２のドレインはトランジスタ３３のソース及びゲートに接続されている。トランジスタ３３及び３４の各ドレインは、いずれもバッファ３６を介して出力信号ＯＵＴの出力端に接続されている。トランジスタ３４のソースは、接地端に接続されている。キャパシタ３５は、バッファ３６の入力端と接地端との間に接続されている。

すなわち、本構成例のＰＯＬＨ回路３０は、バッファ段を形成するトランジスタ３２とトランジスタ３４との間に、ダイオード接続されたトランジスタ３３を挿入した構成であると言える。なお、トランジスタ３３に代えてダイオードを用いても構わない。

図６３は、ＰＯＬＨ回路３０の第１適用例を説明するための図である。この第１適用例では、電源電圧ＶＤＤが入力信号ＩＮとして入力されており、リセット信号ＲＳＴＮが出力信号ＯＵＴとして出力されている。バッファ３６の入力端に印加されるノード電圧ｎｅｔ１は、電源電圧ＶＤＤよりもトランジスタ３３の順方向降下電圧Ｖｆだけ低い電圧値となる。従って、電源電圧ＶＤＤの立ち上げ時には、電源電圧ＶＤＤがＣＭＯＳ回路の動作可能電圧に達した後も、バッファ３６がローレベルを出力し続ける期間が生じるので、このローレベル出力期間をリセット信号ＲＳＴＮとして利用することにより、コンパレータを用いることなく、パワーオンリセット回路に求められている特性を実現することが可能となる。

なお、上記のローレベル出力期間には、バッファ３６の入力端がハイインピーダンス状態となるが、本構成例のＰＯＬＨ回路３０では、バッファ３６の入力端と接地端との間にキャパシタ３５が設けられているので、外部ノイズの影響を軽減し、リセット信号ＲＳＴＮをローレベルに保つことが可能となる。また、上記のローレベル出力期間については、ダイオード接続型トランジスタ３３の段数やキャパシタ３５の容量値に応じて適宜調整することが可能である。

また、本構成例のＰＯＬＨ回路３０は、上記のローレベル出力期間を経過して以後、通常のバッファとして動作するので、入力信号ＩＮとして電源電圧ＶＤＤを入力する以外にも種々の適用例が考えられる。

図６４は、ＰＯＬＨ回路３０の第２適用例を説明するための図である。この第２適用例では、電子回路によって生成された第１リセット信号ＲＳＴＮ１が入力信号ＩＮとして入力されており、第２リセット信号ＲＳＴＮ２が出力信号ＯＵＴとして出力されている。すなわち、第１リセット信号ＲＳＴＮ１の信号伝達経路上にＰＯＬＨ回路３０が挿入された構成であると言える。このような構成とすることにより、電源電圧ＶＤＤの立ち上げ時には、第１リセット信号ＲＳＴＮ１の論理レベルに依ることなく、所定のローレベル出力期間が経過するまでの間は、第２リセット信号ＲＳＴＮ２をローレベルに保持する一方、ローレベル出力期間の経過後は、第１リセット信号ＲＳＴＮ１を第２リセット信号ＲＳＴＮ２としてスルー出力することにより、電子回路による任意のリセット動作を実現することが可能となる。

図６５は、ＰＯＬＨ回路３０の第３適用例を説明するための図である。この第３適用例では、電子回路によって生成されたリセット制御信号ＲＳＴＮ＿ＣＴＲＬが入力信号ＩＮとして入力されており、前記電子回路を初期化するためのリセット信号ＲＳＴＮが出力信号ＯＵＴとして出力されている。電源電圧ＶＤＤの立ち上げ時において、電源電圧ＶＤＤが前記電子回路の動作可能電圧に達してから前記電子回路の初期化が完了するまでの間、前記電子回路は動作不定状態となり、リセット制御信号ＲＳＴＮ＿ＣＴＲＬも不定状態となる（図中のハッチング部分を参照）。その後、ＰＯＬＨ回路３０から出力されるリセット信号ＲＳＴＮ（ローレベル）によって前記電子回路の初期化が完了されると、リセット制御信号ＲＳＴＮ＿ＣＴＲＬは、初期値（ハイレベル）に設定される。先に述べた通り、ＰＯＬＨ回路３０は、上記のローレベル出力期間を経過して以後、バッファとして動作するので、リセット制御信号ＲＳＴＮ＿ＣＴＲＬは、そのままリセット信号ＲＳＴＮとして反映される。従って、例えば前記電子回路の処理が終了した後、前記電子回路は、リセット制御信号ＲＳＴＮ＿ＣＴＲＬをローレベルに立ち下げることにより、リセット信号ＲＳＴＮをローレベルに立ち下げて、自分自身を初期化することが可能となる。

図６６は、ＰＯＬＨ回路３０の第４適用例を説明するための図である。この第４適用例では、第１電子回路によって生成された第１リセット信号ＲＳＴＮ１と、第２電子回路によって生成されたリセット制御信号ＲＳＴＮ＿ＣＴＲＬとの論理積信号ＲＳＴＮ２が入力信号ＩＮとして入力されており、前記第２電子回路を初期化するためのリセット信号ＲＳＴＮ３が出力信号ＯＵＴとして出力されている。すなわち、第４適用例は、先述の第２適用例と第３適用例とを組み合わせた構成であると言える。このような構成とすることにより、前記第２電子回路のリセット動作として、電源電圧ＶＤＤの立ち上げ時におけるパワーオンリセット、前記第１電子回路による任意のリセット、及び、前記第２電子回路自身による任意のリセットを行うことが可能となる。

＜第８の変形例＞
図６７は、本発明に係るデータ保持装置の第８の変形例を示す回路図である。なお、本変形例は、先出の第５変形例（図２６）とほぼ同様の構成であるが、不揮発性記憶部ＮＶＭ、回路分離部ＳＥＰ、及び、テスト回路部ＴＥＳＴの構成に変更が加えられている点、並びに、不揮発性記憶部ＮＶＭの格納データを保護するための保護信号ＬＲＳＴＮＬを生成するパワーオンハイホールド回路４０（以下では、ＰＯＨＨ［Power On High Hold］回路４０と呼ぶ）が設けられている点に特徴を有している。

不揮発性記憶部ＮＶＭは、先述のトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、及び、Ｑ２ｂに代えて、パススイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、及び、Ｓ２ｂを含む。このような変更を加えることにより、より確実に強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、及び、ＣＬ２ｂの両端間を短絡して、格納データを保護することが可能となる。

また、不揮発性記憶部ＮＶＭは、各々のゲートに入力される保護信号ＬＲＳＴＮＬに基づいてオン／オフされ、データ保持装置の電源オン／オフ時に強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、及び、ＣＬ２ｂの両端をそれぞれ接地端に短絡するＮチャネル型電界効果トランジスタＱ３ａ、Ｑ３ｂ、Ｑ３ｃ、Ｑ４ａ、Ｑ４ｂ、及び、Ｑ４ｃを含む。このような変更を加えることにより、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、及び、ＣＬ２ｂの両端間短絡と併せて、格納データの保護をより強化することが可能となる。

回路分離部ＳＥＰは、先述の３ステートインバータＩＮＶ９及びＩＮＶ１０に代えて、３ステート否定論理和演算器ＮＯＲ１及びＮＯＲ２を含む。否定論理和演算器ＮＯＲ１及びＮＯＲ２は、ループ構造部ＬＯＯＰの格納データと保護信号ＬＲＳＴＮＬとの否定論理和信号を出力する。また、否定論理和演算器ＮＯＲ１及びＮＯＲ２は、いずれも制御信号Ｅ１に応じて各々の出力端がハイインピーダンス状態とされる。

テスト回路部ＴＥＳＴは、先述の３ステートインバータＩＮＶ１１〜ＩＮＶ１４に代えて、３ステート否定論理和演算器ＮＯＲ３〜ＮＯＲ６を含む。否定論理和演算器ＮＯＲ３及びＮＯＲ４は、第１デジタルプレートラインＰＬ１＿ＤＮに印加されるデジタル信号と保護信号ＬＲＳＴＮＬとの否定論理和信号を出力する。否定論理和演算器ＮＯＲ５及びＮＯＲ６は、第２デジタルプレートラインＰＬ２＿ＤＮに印加されるデジタル信号と保護信号ＬＲＳＴＮＬとの否定論理和信号を出力する。また、否定論理和演算器ＮＯＲ３〜ＮＯＲ６は、Ｕ系統の反転アナログイネーブル信号ＴＥＳＴＵＢまたはＤ系統の反転アナログイネーブル信号ＴＥＳＴＤＢに応じて各々の出力端がハイインピーダンス状態とされる。

＜ＰＯＨＨ回路＞
図６８は、ＰＯＨＨ回路４０の一構成例を示す回路図である。本構成例のＰＯＨＨ回路４０は、Ｐチャネル型電界効果トランジスタ４１と、Ｎチャネル型電界効果トランジスタ４２と、を含む。

トランジスタ４１のソースは、電源電圧ＶＤＤの印加端に接続されている。トランジスタ４１及び４２の各ドレインは、いずれも保護信号ＬＲＳＴＮＬの出力端に接続されている。トランジスタ４２のソースは、接地端に接続されている。トランジスタ４１及び４２の各ゲートは、いずれも内部リセット信号ＬＲＳＴＮの入力端に接続されている。すなわち、ＰＯＨＨ回路４０の基本的な回路構成は、一般的なインバータ段と同一である。

ＰＯＨＨ回路４０には、電源電圧ＶＤＤの立ち上げ時において、たとえ内部リセット信号ＬＲＳＴＮがハイレベル（ＶＤＤ）であったとしても、保護信号ＬＲＳＴＮＬを確実にハイレベルとすることが求められる。

そこで、本構成例のＰＯＨＨ回路４０は、トランジスタ４１のオン抵抗値ＲｏｎＰがトランジスタ４２のオン抵抗値ＲｏｎＮよりも小さくなるように設計されている。具体的な設計例を挙げると、トランジスタ４１のゲート幅がトランジスタ４２のゲート幅の５倍程度に設計されている。ゲート長は、トランジスタ４１とトランジスタ４２で同一である。

このような設計を行うことにより、トランジスタ４１及び４２の各ゲートに電源電圧ＶＤＤが印加されている状態（すなわち、電源立ち上げ時のワーストケース）であっても、電源電圧ＶＤＤが所定値に達するまでの過渡的な期間について見れば、トランジスタ４１に流れる電流Ｉｐの方がトランジスタ４２に流れる電流Ｉｎよりも大きくなる（図６９を参照）。従って、本構成例のＰＯＨＨ回路４０であれば、トランジスタ４１及び４２のオン抵抗値を適切に設計することにより、電源電圧ＶＤＤが少なくともＣＭＯＳ回路の動作可能電圧に達するまでの間、内部リセット信号ＬＲＳＴＮの論理レベルに依ることなく、保護信号ＬＲＳＴＮＬをハイレベルに保持することが可能となる（図７０を参照）。

なお、電源電圧ＶＤＤの立ち上げが完了して以後、ＰＯＨＨ回路４０は通常のインバータとして動作する。従って、電源オフ時における格納データの保護動作を行う際には、内部リセット信号ＬＲＳＴＮをローレベルとすることで、保護信号ＬＲＳＴＮＬをハイレベルとすればよい。

＜その他の変形例＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

例えば、上記実施形態では、ループ構造部ＬＯＯＰを形成する論理ゲートとして、インバータや否定論理積演算器を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、否定論理和演算器など、その他の論理ゲートを用いることも可能である。

また、図１などでは、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰの構成要素として、インバータＩＮＶ６、ＩＮＶ７とパススイッチＳＷ３、ＳＷ４の組み合わせを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図７などで示したように、回路分離部ＳＥＰの構成要素として、３ステートのインバータＩＮＶ６’、ＩＮＶ７’（出力をフローティングとすることが可能なインバータ）を用いてもよい。

また、回路分離部ＳＥＰのポイントは、通常動作時、強誘電体素子に電圧を加えないようにすることができるという点にあり、上記実施形態で例示した構成（すなわち、通常動作時に強誘電体素子に対する印加電圧を一定電圧に保つ構成）の他にも、強誘電体素子が有する電圧印加用電極の少なくとも一をフローティング状態に保つ構成が考えられる。具体例としては、図１において、通常動作時には、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂをオフにしつつ、第１プレートラインＰＬ１及び第２プレートラインＰＬ２をフローティング状態にするなどの方法が考えられる。また、回路構成自体を変更するのであれば、強誘電体素子とノード電圧Ｖ１（Ｖ２）の引出端との間、若しくは、強誘電体素子とプレートラインＰＬ１（ＰＬ２）との間に、新たにトランジスタを追加し、そのオン／オフ制御を行う構成とすればよい。

また、通常動作時、ないしは、データの読み出し動作時、強誘電体素子に対する印加電圧を一定に保つ場合には、強誘電体素子の両端間に接続されたトランジスタがオンしていればよく、プレートラインの電圧は必ずしもローレベルでなくともよい。

また、図１などでは、ループ構造部ＬＯＯＰに供給される第１電源電圧ＶＤＤ１より不揮発性記憶部ＮＶＭに供給される第２電源電圧ＶＤＤ２の方が高い電圧レベルである構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、第１電源電圧ＶＤＤ１より第２電源電圧ＶＤＤ２の方が低い電圧レベルである構成も考えられる。

先でも説明したように、不揮発ロジック技術では、電源オフ／オン時などに強誘電体素子を駆動して、レジスタデータの退避／復帰が行われるが、ここで、強誘電体素子の駆動に用いる電圧レベルを極力下げることができれば、強誘電体素子を駆動する際に消費される電力を削減することが可能となる。

例えば、ループ構造部ＬＯＯＰが３．３［Ｖ］の第１電源電圧ＶＤＤ１で駆動される場合に、１．５［Ｖ］の第２電源電圧ＶＤＤ２を用いて不揮発性記憶部ＮＶＭを駆動する構成とすれば、強誘電体素子の駆動に際して、不必要に大きな電力を消費せずに済む。

このように、ループ構造部ＬＯＯＰを高電圧で駆動して、不揮発性記憶部ＮＶＭを低電圧で駆動する場合には、回路分離部ＳＥＰを形成するインバータＩＮＶ６、ＩＮＶ７にレベルシフタ機能を備えた構成（図２や図８を参照）とする必要はなく、図４５に示すように、第１電源電圧ＶＤＤ１よりも低い第２電源電圧ＶＤＤ２で駆動する単純なインバータを用いることが可能となる。

また、上記で説明した種々の実施形態を任意に組み合わせて、新たな構成を得ることについても、当業者であれば容易に想到し得るものであり、このような構成については、当然、本発明の技術的範囲に属すると解釈されるべきである。

本発明は、論理演算回路、論理演算装置、ＣＰＵ、ＭＰＵ、ＤＳＰなどのプロセッサ、携帯機器などに搭載されるデータ保持装置の不揮発化を実現する上で有用な技術である。

ＩＮＶ１〜ＩＮＶ５、ＩＮＶ５’、ＩＮＶ１０’ インバータ
ＩＮＶ６、ＩＮＶ７ インバータ（レベルシフト機能あり）
ＩＮＶ６’、ＩＮＶ７’ インバータ（レベルシフト機能あり、３ステート）
ＩＮＶ８、ＩＮＶ８’、ＩＮＶ９〜ＩＮＶ１４ インバータ（３ステート）
ＳＷ１〜ＳＷ１０ パススイッチ
ＭＵＸ１、ＭＵＸ２、ＭＵＸ３、ＭＵＸ４ マルチプレクサ
ＤｅＭＵＸ１、ＤｅＭＵＸ２ デマルチプレクサ
Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ Ｎチャネル型電界効果トランジスタ
Ｑ１１ａ、Ｑ１２ａ、…、Ｑ１ｍａ Ｎチャネル型電界効果トランジスタ
Ｑ１１ｂ、Ｑ１２ｂ、…、Ｑ１ｍｂ Ｎチャネル型電界効果トランジスタ
Ｑ２１ａ、Ｑ２２ａ、…、Ｑ２ｍａ Ｎチャネル型電界効果トランジスタ
Ｑ２１ｂ、Ｑ２２ｂ、…、Ｑ２ｍｂ Ｎチャネル型電界効果トランジスタ
ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ 強誘電体素子
ＣＬ１１ａ、ＣＬ１２ａ、…、ＣＬ１ｍａ 強誘電体素子
ＣＬ１１ｂ、ＱＬ１２ｂ、…、ＣＬ１ｍｂ 強誘電体素子
ＣＬ２１ａ、ＣＬ２２ａ、…、ＣＬ２ｍａ 強誘電体素子
ＣＬ２１ｂ、ＣＬ２２ｂ、…、ＣＬ２ｍｂ 強誘電体素子
Ｃ１、Ｃ２ 容量素子
ＮＡＮＤ１〜ＮＡＮＤ５ 否定論理積演算器
ＬＯＯＰ ループ構造部
ＮＶＭ 不揮発性記憶部
ＳＥＰ 回路分離部
Ｐ１〜Ｐ３ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＳＲＣ セット／リセット制御部
ＳＡ センスアンプ（差動アンプ）
Ｐ１〜Ｐ４ Ｐチャネル型電界効果トランジスタ
Ｎ１〜Ｎ５ Ｎチャネル型電界効果トランジスタ
ＡＮＤ１、ＡＮＤ２ 論理積演算器
ＴＥＳＴ テスト回路部
ＣＰＣ クロックパルス制御部
ＮＯＲ１〜ＮＯＲ６ 否定論理和演算器（３ステート）
Ｑ３ａ、Ｑ３ｂ、Ｑ３ｃ Ｎチャネル型電界効果トランジスタ
Ｑ４ａ、Ｑ４ｂ、Ｑ４ｃ Ｎチャネル型電界効果トランジスタ
Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ パススイッチ
１ 演算装置
２ テスタ（シーケンサ）
ＲＥＧ１〜ＲＥＧｘ レジスタ（データ保持装置）
１０ 制御回路
１１ 制御部（シーケンサ）
１２ 内部クロック生成部
１２１ ローパスフィルタ
１２１ａ 抵抗
１２１ｂ キャパシタ
１２１ｃ シュミットトリガ
１２１ｄ Ｎチャネル型電界効果トランジスタ
１２１ｅ インバータ
１２１ｆ 強誘電体キャパシタ
１２１Ａ オペアンプ
１２１Ｂ、Ｃ 抵抗
１２１Ｄ キャパシタ
１２１Ｅ シュミットトリガ
１２１Ｆ Ｎチャネル型電界効果トランジスタ
１２１Ｇ インバータ
１２１Ｈ 強誘電体キャパシタ
１２２ ラッチ部
１２３ パルス生成部
１２３ａ、ｂ 遅延段
１２３ｃ 排他論理和演算器
１２４ クロック生成部
１２４ａ−１〜１２４ａ−ｎ パルス生成部
１２４ｂ 論理和演算器
１２４ｃ パルス生成部
１２４ｄ インバータ
１２４ｅ セレクタ
１２５ 論理和演算器
１３ リセット部
２０ 制御対象回路
３０ パワーオンローホールド回路（ＰＯＬＨ回路）
３１ インバータ
３２、３３ Ｐチャネル型電界効果トランジスタ
３４ Ｎチャネル型電界効果トランジスタ
３５ キャパシタ
３６ バッファ
４０ パワーオンハイホールド回路（ＰＯＨＨ回路）
４１ Ｐチャネル型電界効果トランジスタ
４２ Ｎチャネル型電界効果トランジスタ

Claims (5)

1. ソースが電源電圧の印加端に接続されたＰチャネル型の第一ＭＯＳトランジスタと、ソース及びゲートが前記第一ＭＯＳトランジスタのドレインに接続されたＰチャネル型の第二ＭＯＳトランジスタと、ドレインが前記第二ＭＯＳトランジスタのドレインに接続されてソースが接地端に接続されたＮチャネル型の第三ＭＯＳトランジスタと、を有し、前記第一ＭＯＳトランジスタと前記第三ＭＯＳトランジスタのゲートに入力信号を入力するとともに、前記第二ＭＯＳトランジスタと前記第三ＭＯＳトランジスタとの接続点から出力信号を出力することを特徴とするリセット回路。
2. 前記接続点と前記接地端との間にキャパシタが接続されていることを特徴とする請求項１に記載のリセット回路。
3. 電子回路によって生成された第１リセット信号が前記入力信号として入力されており、第２リセット信号が前記出力信号として出力されていることを特徴とする請求項１または請求項２に記載のリセット回路。
4. 電子回路によって生成されたリセット制御信号が前記入力信号として入力されており、前記電子回路を初期化するためのリセット信号が前記出力信号として出力されていることを特徴とする請求項１または請求項２に記載のリセット回路。
5. 第１電子回路によって生成された第１リセット信号と第２電子回路によって生成されたリセット制御信号との論理演算信号が前記入力信号として入力されており、前記第２電子回路を初期化するためのリセット信号が前記出力信号として出力されていることを特徴とする請求項１または請求項２に記載のリセット回路。

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