JP5164597B2 - データ制御装置 - Google Patents

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Description

本発明は、データ制御装置に関し、特に、電源遮断を検知し、十分なバックアップ処理のための時間を確保可能なデータ制御装置に関する。
一般に、電子回路内で取り扱っているデータは、停電やバッテリー劣化等に起因する電源供給の停止と共に消失するため、再び電源を投入しても処理が再開できない。これを解決する方法として、電源遮断を検知した場合に記憶データを不揮発性記憶装置にバックアップしてデータを保持する手法がある。不揮発性記憶素子を用いたデータ保持装置およびデータ保持方法については、既に開示されている（例えば、特許文献１参照。）。
上記の手法では、データを不揮発性化する機能を有する制御対象装置に対し、電源遮断／投入を検知し、データのバックアップ／復帰を要求する信号を出力する制御装置が用いられる。これらの制御装置は電源遮断検知後に処理を行うため、別電源を確保する必要があるが、バッテリーを用いるとコスト増の要因となる。これを解決するため、コンデンサの放電時間を活用して処理を行う手法として、「データ退避方法」が提案されている（例えば、特許文献２参照。）。
一方、二系統の電源線（例えば、ＡＣ１００Ｖ側とＤＣ５Ｖ側など）を監視する「プログラマブルコントローラ及びその電源断時処理方法」についても、既に開示されている（例えば、特許文献３参照。）。しかしながら、特許文献３に開示された手法は、電源監視時間を設定しておらず、また装置停止時のみを対象にしている。
特開２００４−１８６８７４号公報 特開平６−２３１０５３号公報 特開平９−０８１２８６号公報
コンデンサの放電時間を活用して電源遮断後の処理を行う場合、コストの面から、可能な限り小容量のコンデンサを用いて必要な処理時間を確保することが有用であるが、上記手法では、処理時間の確保のためには、コンデンサの容量を大きくする必要がある。
コンデンサの放電時間を活用して電源遮断後の処理を行う場合、システムが動作可能な範囲で電源遮断を検出する必要があるため、検出する電圧レベルを高めに設定する必要がある。通常、例えば、３．３Ｖの電源において、約３．１Ｖ程度を検出した場合に、電源遮断と見なすなどと設定される。
この場合、電源線上のノイズ等により電源電圧の値が変動した場合においても、電源遮断と見なされてしまう可能性が高く、結果として、無駄なバックアップ処理が発生し、通常動作の妨げとなる。
本発明の目的は、電源の遮断／投入の電圧レベルを検知し、制御対象回路のデータのバックアップ（データ退避／復帰）を要求する制御信号を出力するに際して、十分なバックアップ処理のための処理可能期間を確保可能なデータ制御装置を提供することにある。
上記目的を達成するための本発明の一態様によれば、一次側電源電圧が供給される一次側電源線と、前記一次側電源電圧より低い二次側電源電圧が供給される二次側電源線と、前記一次側電源線と前記二次側電源線との間に配置され，前記一次側電源電圧を前記二次側電源電圧に変換する電圧変換部と、前記一次側電源線に接続され、前記一次側電源電圧と第１閾値電圧を比較する電圧レベル検出部と、前記二次側電源線に接続され、前記電圧レベル検出部の出力信号に応じた信号が入力される制御回路とを備え、前記制御回路は、前記一次側電源電圧が前記第１閾値電圧より高い電圧から低い電圧に変化したときに、前記二次側電源電圧が前記第１閾値電圧より低い第２閾値電圧よりも高い電圧から低い電圧に移行する移行時間に第１の制御信号を生成し、前記二次側電源電圧が前記第２閾値電圧より低い電圧から高い電圧に変化した後に、前記一次側電源電圧が前記第１閾値電圧より低い電圧から高い電圧に変化したときに、第２の制御信号を生成することを特徴とするデータ制御装置が提供される。
本発明の他の態様によれば、一次側電源電圧が供給される一次側電源線と、前記一次側電源電圧より低い二次側電源電圧が供給される二次側電源線と、前記一次側電源線と前記二次側電源線との間に配置され，前記一次側電源電圧を前記二次側電源電圧に変換する電圧変換部と、前記一次側電源線に接続され、前記一次側電源電圧と第１閾値電圧を比較する電圧レベル検出部と、前記二次側電源線に接続され、前記電圧レベル検出部の出力信号に応じた信号が入力される制御対象回路とを備え、前記制御対象回路は、前記一次側電源電圧が前記第１閾値電圧より高い電圧から低い電圧に変化したときに、前記二次側電源電圧が前記第１閾値電圧より低い第２閾値電圧よりも高い電圧から低い電圧に移行する移行時間にデータのバックアップを行い、前記二次側電源電圧が前記第２閾値電圧より低い電圧から高い電圧に変化した後に、前記一次側電源電圧が前記第１閾値電圧より低い電圧から高い電圧に変化したときに、データの復帰処理を行うことを特徴とするデータ制御装置が提供される。
本発明によれば、電源遮断／投入を検知し、データのバックアップ（データ退避／復帰）を要求する信号を出力するに際して、十分なバックアップ処理のための処理可能期間を確保可能なデータ制御装置を提供するができる。
本発明のデータ制御装置によれば、二系統の電源線を有する制御対象つシステムに適用する場合、電源遮断後の電圧確保を行うためのコンデンサの容量を小さくすることができる。
また、本発明のデータ制御装置によれば、電源線上のノイズ等により電源電圧の値が変動した場合においても、無駄なバックアップ処理（データ退避／復帰）を抑制することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
本発明の第１の実施の形態に係るデータ制御装置１２の原理的ブロック構成は、図１に示すように、一次側電源電圧ＶＤＤ１が供給される一次側電源線ＶＤＬ１と、二次側電源電圧ＶＤＤ２が供給される二次側電源線ＶＤＬ２と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置され、一次側電源電圧ＶＤＤ１を二次側電源電圧ＶＤＤ２に変換する電源電圧変換部１４と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置される検出・制御部１５とを備える。図１に示すように、二次側電源線ＶＤＬ２に接続される制御対象回路１０は、検出・制御部１５を介して、一次側電源線ＶＤＬ１にも接続されている。
ここで、一次側電源電圧ＶＤＤ１と、二次側電源電圧ＶＤＤ２からなる二系統の電源を使用するデータ制御装置１２の場合、二次側電源電圧ＶＤＤ２の系統の電源を使用する制御対象回路１０は、二次側電源電圧ＶＤＤ２±１０％ＶＤＤ２の範囲内で動作可能と仮定する。
図１に示すデータ制御装置１２の動作は、図２に示すように表される。
（ａ）図２において、電源ＯＦＦ以前は、一次側電源線ＶＤＬ１および二次側電源線ＶＤＬ２には、それぞれ一次側電源電圧ＶＤＤ１、二次側電源電圧ＶＤＤ２（ＶＤＤ２＜ＶＤＤ１）が供給されている。
（ｂ）次に、一次側電源線ＶＤＬ１に供給される一次側電源電圧ＶＤＤ１が、ＶＤＤ１検出電圧レベルＶLV１レベル（９０％ＶＤＤ１）と比較して電源遮断（電源ＯＦＦ）を検知することで、一次側電源電圧ＶＤＤ１が、電源ＯＦＦと見なされる。一次側電源線ＶＤＬ１に供給される一次側電源電圧ＶＤＤ１は、図２に示すように、所定の時定数で電圧降下する。一方、二次側電源線ＶＤＬ２に供給される二次側電源電圧ＶＤＤ２は、一定状態が保持された後、所定の時定数で電圧降下する。
（ｃ）次に、二次側電源線ＶＤＬ２に供給される二次側電源電圧ＶＤＤ２が、ＶＤＤ２検出電圧レベルＶLV２（９０％ＶＤＤ２）と比較して電源遮断（電源ＯＦＦ）を検知することで、二次側電源電圧ＶＤＤ２が、電源ＯＦＦと見なされ、制御対象回路１０は動作不可能状態となる。
一次側電源電圧ＶＤＤ１がＶＤＤ１検出電圧レベルＶLV１となり、一次側電源電圧ＶＤＤ１が電源ＯＦＦと見なされる時点から、二次側電源電圧ＶＤＤ２がＶＤＤ２検出電圧レベルＶLV２となり、制御対象回路１０が動作不可能となる時点までの期間が、電源遮断検知後の制御対象回路１０のデータ退避／復帰等のバックアップの処理可能期間ＴＷ１である。
本発明の第１の実施の形態に係るデータ制御装置によれば、二次側電源電圧ＶＤＤ２より供給電圧が高い別系統の一次側電源電圧ＶＤＤ１（ＶＤＤ２＜ＶＤＤ１）を監視し、一次側電源電圧ＶＤＤ１がＶＤＤ１検出電圧レベルＶLV１と比較して電源遮断（電源ＯＦＦ）を検知することで、二次側電源線ＶＤＬ２の二次側電源電圧ＶＤＤ２が下降する前に電源遮断を検出することが可能となる。したがって、電源遮断検知後の制御対象回路１０の処理可能期間ＴＷ１を広く設定することができる。
一方、本発明の第１の実施の形態の比較例に係るデータ制御装置の模式的ブロック構成は、図３に示すように、一次側電源電圧ＶＤＤ１が供給される一次側電源線ＶＤＬ１と、二次側電源電圧ＶＤＤ２が供給される二次側電源線ＶＤＬ２と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置され、一次側電源電圧ＶＤＤ１を二次側電源電圧ＶＤＤ２に変換する電圧変換器４とを備える。図３に示すように、二次側電源線ＶＤＬ２に接続される制御対象回路３は、一次側電源線ＶＤＬ１には接続されていない。
図３に示すデータ制御装置の動作は、図４に示すように表される。
（ａ）図３において、電源ＯＦＦ以前は、二次側電源線ＶＤＬ２には、二次側電源電圧ＶＤＤ２が供給されている。同様に、一次側電源線ＶＤＬ１には、一次側電源電圧ＶＤＤ１が供給されている。
（ｂ）次に、二次側電源線ＶＤＬ２に供給される二次側電源電圧ＶＤＤ２が、ＶＤＤ２検出電圧レベルＶLV２レベル（９５％ＶＤＤ２）と比較して電源遮断（電源ＯＦＦ）を検知することで、二次側電源電圧ＶＤＤ２が、電源ＯＦＦと見なされる。二次側電源線ＶＤＬ２に供給される二次側電源電圧ＶＤＤ２は、図４に示すように、所定の時定数で電圧降下する。
（ｃ）次に、二次側電源線ＶＤＬ２に供給される二次側電源電圧ＶＤＤ２が、ＶＤＤ２検出電圧レベルＶLV２（９０％ＶＤＤ２）と比較して電源遮断を検知することで、制御対象回路３は、動作不可能となる。
二次側電源電圧ＶＤＤ２がＶＤＤ２検出電圧レベルＶLV２（９５％ＶＤＤ２）となり、電源ＯＦＦと見なされる時点から、ＶＤＤ２検出電圧レベルＶLV２（９０％ＶＤＤ２）となり、制御対象回路３が、動作不可能となる時点までの期間が、電源遮断検知後の制御対象回路３のデータ退避／復帰等のバックアップの処理可能期間ＴＷ２である。
比較例に係るデータ制御装置の動作は、図４に示すように、制御対象回路３が接続される二次側電源線ＶＤＬ２の二次側電源電圧ＶＤＤ２のみを監視して電源遮断を検知する。すなわち、二次側電源電圧ＶＤＤ２が下降してから電源遮断を検知するため、電源遮断検知後の処理可能時間ＴＷ２が短い。
別系統の一次側電源電圧ＶＤＤ１の電圧レベルを監視して電源遮断を検知する場合、二次側電源電圧ＶＤＤ２を監視して電源遮断を検知する場合と比較して、検知する電圧レベルを低く設定することができる。
別系統の一次側電源電圧ＶＤＤ１を監視する場合、上述のように、一次側電源電圧ＶＤＤ１が、ＶＤＤ１検出電圧レベルＶLV１レベル（９０％ＶＤＤ１）と比較して電源遮断（電源ＯＦＦ）を検知することで、一次側電源電圧ＶＤＤ１が、電源ＯＦＦと見なされことから、検知レベルが通常動作電圧（ＶＤＤ１）の９０％である。
これに対して、二次側電源線ＶＤＬ２の二次側電源電圧ＶＤＤ２を監視する場合、図４に示すように、検知レベルが通常動作電圧（ＶＤＤ２）の９５％である。
したがって、、本発明の第１の実施の形態に係るデータ制御装置の方が、比較例に比べて、電源の揺らぎを吸収できる確率も高くなる。
（詳細ブロック構成）
本発明の第１の実施の形態に係るデータ制御装置１２は、図５に詳細な模式的ブロック構成を示すように、一次側電源電圧ＶＤＤ１が供給される一次側電源線ＶＤＬ１と、二次側電源電圧ＶＤＤ２が供給される二次側電源線ＶＤＬ２と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置され，一次側電源電圧ＶＤＤ１を二次側電源電圧ＶＤＤ２に変換する電圧変換部１４と、一次側電源線ＶＤＬ１に接続され，電圧レベル検知信号ＶＤＴを出力する電圧レベル検出部１８と、二次側電源線ＶＤＬ２に接続され，リセット信号ＲＳＴｎを出力するリセット信号発生部１６と、電圧レベル検出部１８より電圧レベル検知信号ＶＤＴ，リセット信号発生部１６よりリセット信号ＲＳＴｎを受信して、制御信号ＣＬＳを出力する制御信号発生部２０とを備える。
二次側電源線ＶＤＬ２には、図５に示すように、制御対象回路１０が接続され、データ制御装置１２内のリセット信号発生部１６よりリセット信号ＲＳＴｎ、制御信号発生部２０より制御信号ＣＬＳを受信している。
また、図５において、キャパシタＣ１、Ｃ２は、それぞれ一次側電源線ＶＤＬ１、二次側電源線ＶＤＬ２の有する寄生キャパシタである。
（動作タイミングチャート）
図６は、図５に示すデータ制御装置の動作例を示す。図６においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２の電源変動波形が示され、さらに、これらの電源変動波形に対応して、リセット信号ＲＳＴｎ、電圧レベル検出信号ＶＤＴおよび制御信号ＣＬＳの動作波形がそれぞれ示されている。
（ａ）まず、時刻ｔ０〜時刻ｔ１の期間においては、電源はオフ状態にある。負論理のリセット信号ＲＳＴｎはオン状態、電圧レベル検出信号ＶＤＴはオフ状態、制御信号ＣＬＳは待機状態にある。
（ｂ）次に、時刻ｔ１において、電源をオンにする。
（ｃ）次に、時刻ｔ１〜時刻ｔ２の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２の動作波形は上昇し、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶRSTに到達すると、リセット信号ＲＳＴｎがオフ状態になる。
（ｄ）次に、時刻ｔ２において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１に到達すると、電圧レベル検出信号ＶＤＴはオン状態になる。
（ｅ）次に、時刻ｔ２〜時刻ｔ３の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２ともにオン状態が保持される。時刻ｔ２の直後において、制御信号ＣＬＳは待機状態からオン状態となり、制御信号発生部２０から制御対象回路１０に対して、制御信号ＣＬＳが出力される。その後、待機状態が保持される。
（ｆ）次に、時刻ｔ３〜ｔ４の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１よりも低くなり、二次側電源電圧ＶＤＤ２の値も低下し、かつリセット電圧レベルＶRSTよりも高い場合には、リセット信号ＲＳＴｎはオフ状態を保持するが、電圧レベル検出信号ＶＤＴはオフ状態となる。制御信号ＣＬＳは、待機状態が保持される。
（ｇ）次に、時刻ｔ４〜ｔ５の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１よりも高くなり、かつ二次側電源電圧ＶＤＤ２の値も上昇し、リセット電圧レベルＶRSTよりも高い場合には、リセット信号ＲＳＴｎはオフ状態を保持するが、電圧レベル検出信号ＶＤＴはオン状態となる。制御信号ＣＬＳは、待機状態が保持される。
（ｈ）次に、時刻ｔ５〜ｔ６の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１よりも低くなると、電圧レベル検出信号ＶＤＴはオフ状態となる。制御信号ＣＬＳは、オン状態となり、制御信号発生部２０から制御対象回路１０に対して、制御信号ＣＬＳが出力される。その後、待機状態が保持される。
さらに一次側電源電圧ＶＤＤ１の値が低下して、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶRSTよりも低くなる場合には、リセット信号ＲＳＴｎはオン状態となる。
さらに、一次側電源電圧ＶＤＤ１が上昇して、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶRSTよりも高くなる場合には、リセット信号ＲＳＴｎはオフ状態となる。
さらに、一次側電源電圧ＶＤＤ１が上昇して、ＶＤＤ１検知電圧レベルＶLV１よりも高くなる場合には、リセット信号ＲＳＴｎはオフ状態が保持され、電圧レベル検出信号ＶＤＴはオン状態になる。
（ｉ）次に、時刻ｔ６〜時刻ｔ７の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２ともにオン状態が保持される。時刻ｔ６の直後において、制御信号ＣＬＳは待機状態からオン状態となり、制御信号発生部２０から制御対象回路１０に対して、制御信号ＣＬＳが出力される。その後、待機状態が保持される。
（ｊ）次に、時刻ｔ７において、電源をオフにする。
（ｋ）次に、時刻ｔ７〜時刻ｔ８の期間においては、一次側電源電圧ＶＤＤ１の動作波形は降下し、一方、二次側電源電圧ＶＤＤ２の動作波形は略一定値を保持する。
（ｌ）次に、時刻ｔ８において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１に到達すると、リセット信号ＲＳＴｎはオフ状態を保持するが、電圧レベル検出信号ＶＤＴはオフ状態になる。
（ｍ）次に、時刻ｔ８〜時刻ｔ９の期間においては、一次側電源電圧ＶＤＤ１は、図６に示すように、所定の時定数で電圧降下する。一方、二次側電源電圧ＶＤＤ２は、一定状態が保持された後、所定の時定数で電圧降下する。時刻ｔ８の直後において、制御信号ＣＬＳは待機状態からオン状態となり、制御信号発生部２０から制御対象回路１０に対して、制御信号ＣＬＳが出力される。
（ｎ）次に、時刻ｔ９において、二次側電源電圧ＶＤＤ２が、リセット電圧レベルＶRSTに到達して、電源遮断（電源ＯＦＦ）を検知することで、制御対象回路１０は動作不可能となる。同時に、リセット信号ＲＳＴｎはオン状態となり、電圧レベル検出信号ＶＤＴはオフ状態を保持し、制御信号ＣＬＳは待機状態となる。
本発明の第１の実施の形態に係るデータ制御装置によれば、二系統の電源線を有する制御対象回路システムに適用する場合、電源線の有するキャパシタによる時定数を利用していないため、電源遮断後の電圧確保を行うためのコンデンサの容量を小さくすることができる。
また、本発明の第１の実施の形態に係るデータ制御装置によれば、電源線上のノイズ等により電源電圧の値が変動した場合においても、無駄なバックアップ処理（データ退避／復帰）を抑制することができる。
[第２の実施の形態]
（データ制御装置）
本発明の第２の実施の形態に係るデータ制御装置であって、データ退避／復帰制御動作を実行するデータ制御装置１２は、図７に示すように、一次側電源電圧ＶＤＤ１が供給される一次側電源線ＶＤＬ１と、二次側電源電圧ＶＤＤ２が供給される二次側電源線ＶＤＬ２と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置され，一次側電源電圧ＶＤＤ１を二次側電源電圧ＶＤＤ２に変換する電圧変換部１４と、一次側電源線ＶＤＬ１に接続され，電圧レベル検知信号ＶＤＴを出力する電圧レベル検出部１８と、二次側電源線ＶＤＬ２に接続され，リセット信号ＲＳＴｎを出力するリセット信号発生部１６と、電圧レベル検出部１８より電圧レベル検知信号ＶＤＴ，リセット信号発生部１６よりリセット信号ＲＳＴｎを受信して、データ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳを出力する制御信号発生部２０とを備える。
二次側電源線ＶＤＬ２には、図７に示すように、制御対象回路３０が接続され、データ制御装置１２内のリセット信号発生部１６よりリセット信号ＲＳＴｎ、制御信号発生部２０よりデータ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳを受信している。
制御対象回路３０は、図７に示すように、主動作部３２と、不揮発性記憶部３６と、主動作部３２と不揮発性記憶部３６との間のデータインタフェース制御部３４とを備える。
図７に示すように、制御対象回路３０内の主動作部３２、データインタフェース制御部３４、および不揮発性記憶部３６は、データ制御装置１２内のリセット信号発生部１６よりリセット信号ＲＳＴｎを受信し、また、データインタフェース制御部３４は、制御信号発生部２０よりデータ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳを受信している。
また、図７において、キャパシタＣ１、Ｃ２は、それぞれ一次側電源線ＶＤＬ１、二次側電源線ＶＤＬ２の有する寄生キャパシタである。
（データ制御装置の動作シーケンス）
本発明の第２の実施の形態に係るデータ制御装置１２の動作シーケンスを図８に示す状態遷移図を用いて説明する。
リセット状態Ｓ１とは、データ制御装置１２がリセット状態のままホールドされ、動作していない状態を示す。
電源復帰待ち状態Ｓ２とは、一次側電源電圧ＶＤＤ１がある特定の閾値電圧Ｖｔｈ１（例えば、ＶＤＤ１検出電圧レベルＶLV１）になるまで待機している状態を示す。
データ復帰信号出力状態Ｓ３とは、データ制御装置１２から制御対象回路３０に対してデータ復帰制御信号ＤＳＣＳを送信し、制御対象回路３０内の不揮発性記憶部３６からデータを復帰している状態を示す。
電源監視状態Ｓ４とは、一次側電源電圧ＶＤＤ１がある特定の閾値電圧Ｖｔｈ１（例えば、ＶＤＤ１検出電圧レベルＶLV１）を下回るレベルかどうかをチェックし、監視している状態を示す。
データ退避信号出力状態Ｓ５とは、データ制御装置１２から制御対象回路３０に対してデータ退避制御信号ＤＲＣＳを送信し、制御対象回路３０内の不揮発性記憶部３６にデータを退避している状態を示す。
―動作シーケンス―
（ａ）まず、リセット状態Ｓ１において、ＲＳＴｎ＝“１”で示されるように、リセット信号ＲＳＴｎをオフ状態にすると、リセット状態Ｓ１から電源復帰待ち状態Ｓ２に状態遷移する。
（ｂ）次に、電源復帰待ち状態Ｓ２において、ＲＳＴｎ＝“０”で示されるように、リセット信号ＲＳＴｎをオン状態にすると、電源復帰待ち状態Ｓ２からリセット状態Ｓ１に状態遷移する。
（ｃ）次に、電源復帰待ち状態Ｓ２において、ＶＤＴ＝“１”で示されるように、電圧レベル検知信号ＶＤＴをオン状態にすると、電源復帰待ち状態Ｓ２からデータ復帰信号出力状態Ｓ３に状態遷移する。
（ｄ）次に、データ復帰信号出力状態Ｓ３から電源監視状態Ｓ４に状態遷移する。
（ｅ）次に、電源監視状態Ｓ４において、ＶＤＴ＝“０”で示されるように、電圧レベル検知信号ＶＤＴをオフ状態にすると、電源監視状態Ｓ４からデータ退避信号出力状態Ｓ５に状態遷移する。
（ｆ）次に、データ退避信号出力状態Ｓ５から電源復帰待ち状態Ｓ６に状態遷移する。
（ｇ）次に、電源復帰待ち状態Ｓ６において、ＶＤＴ＝“１”で示されるように、電圧レベル検知信号ＶＤＴをオン状態にすると、電源復帰待ち状態Ｓ６からデータ退避信号出力状態Ｓ５に状態遷移する。
（ｈ）次に、電源復帰待ち状態Ｓ６において、ＲＳＴｎ＝“０”で示されるように、リセット信号ＲＳＴｎをオフ状態にすると、電源復帰待ち状態Ｓ６からリセット状態Ｓ１に状態遷移する。
（動作タイミングチャート）
図９は、図７に示すデータ制御装置１２の動作例を示す。図９においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２の電源変動波形が示され、さらに、これらの電源変動波形に対応して、リセット信号ＲＳＴｎ、電圧レベル検出信号ＶＤＴ、データ復帰制御信号ＤＳＣＳおよびデータ退避制御信号ＤＲＣＳの動作波形がそれぞれ示されている。
（ａ）まず、時刻ｔ０〜時刻ｔ１の期間においては、電源はオフ状態にある。負論理のリセット信号ＲＳＴｎはオン状態、電圧レベル検出信号ＶＤＴはオフ状態、データ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳはオフ状態にある。
（ｂ）次に、時刻ｔ１において、電源をオンにする。
（ｃ）次に、時刻ｔ１〜時刻ｔ２の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２の動作波形は上昇し、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶRSTに到達すると、リセット信号ＲＳＴｎがオフ状態になる。
（ｄ）次に、時刻ｔ２において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１に到達すると、電圧レベル検出信号ＶＤＴはオン状態になる。
（ｅ）次に、時刻ｔ２〜時刻ｔ３の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２ともにオン状態が保持される。時刻ｔ２の直後において、データ復帰制御信号ＤＳＣＳはオフ状態からオン状態となり、制御信号発生部２０から制御対象回路３０のデータインタフェース制御部３４に対して、データ復帰制御信号ＤＳＣＳが出力される。その後、オフ状態が保持される。
（ｆ）次に、時刻ｔ３〜ｔ４の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１よりも低くなり、かつ二次側電源電圧ＶＤＤ２の値も低下し、リセット電圧レベルＶRSTよりも高い場合には、リセット信号ＲＳＴｎはオフ状態を保持するが、電圧レベル検出信号ＶＤＴはオフ状態となる。データ復帰制御信号ＤＳＣＳは、オフ状態が保持される。
（ｇ）次に、時刻ｔ４〜ｔ５の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１よりも高くなり、かつ二次側電源電圧ＶＤＤ２の値も上昇し、リセット電圧レベルＶRSTよりも高い場合には、リセット信号ＲＳＴｎはオフ状態を保持するが、電圧レベル検出信号ＶＤＴはオン状態となる。データ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳはオフ状態にある。
（ｈ）次に、時刻ｔ５〜ｔ６の期間において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１よりも低くなると、電圧レベル検出信号ＶＤＴはオフ状態となる。ここで、データ退避制御信号ＤＲＣＳは、オン状態となり、制御信号発生部２０から制御対象回路３０のデータインタフェース制御部３４に対して、データ退避制御信号ＤＲＣＳが出力される。その後、オフ状態が保持される。
さらに一次側電源電圧ＶＤＤ１の値が低下して、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶRSTよりも低くなる場合には、リセット信号ＲＳＴｎはオン状態となる。
さらに、一次側電源電圧ＶＤＤ１が上昇し、二次側電源電圧ＶＤＤ２がリセット電圧レベルＶRSTよりも高くなる場合には、リセット信号ＲＳＴｎはオフ状態となる。
さらに、一次側電源電圧ＶＤＤ１が上昇して、ＶＤＤ１検知電圧レベルＶLV１よりも高くなる場合には、リセット信号ＲＳＴｎはオフ状態が保持され、電圧レベル検出信号ＶＤＴはオン状態になる。
（ｉ）次に、時刻ｔ６〜時刻ｔ７の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２ともにオン状態が保持される。時刻ｔ６の直後において、データ復帰制御信号ＤＳＣＳはオフ状態からオン状態となり、制御信号発生部２０から制御対象回路３０のデータインタフェース制御部３４に対して、データ復帰制御信号ＤＳＣＳが出力される。その後、オフ状態が保持される。
（ｊ）次に、時刻ｔ７において、電源をオフにする。
（ｋ）次に、時刻ｔ７〜時刻ｔ８の期間においては、一次側電源電圧ＶＤＤ１の動作波形は降下し、一方、二次側電源電圧ＶＤＤ２の動作波形は略一定値を保持される。
（ｌ）次に、時刻ｔ８において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１に到達すると、リセット信号ＲＳＴｎはオフ状態を保持するが、電圧レベル検出信号ＶＤＴはオフ状態になる。
（ｍ）次に、時刻ｔ８〜時刻ｔ９の期間においては、一次側電源電圧ＶＤＤ１は、図９に示すように、所定の時定数で電圧降下する。一方、二次側電源電圧ＶＤＤ２は、一定状態が保持された後、所定の時定数で電圧降下する。時刻ｔ８の直後において、データ退避制御信号ＤＲＣＳはオフ状態からオン状態となり、制御信号発生部２０から制御対象回路３０のデータインタフェース制御部３４に対して、データ退避制御信号ＤＲＣＳが出力される。
（ｎ）次に、時刻ｔ９において、二次側電源電圧ＶＤＤ２が、リセット電圧レベルＶRSTに到達して、電源遮断（電源ＯＦＦ）を検知することで、二次側電源電圧ＶＤＤ２が、電源ＯＦＦと見なされ、制御対象回路３０は動作不可能状態となる。同時に、リセット信号ＲＳＴｎはオン状態となり、電圧レベル検出信号ＶＤＴはオフ状態を保持し、データ退避制御信号ＤＲＣＳおよびデータ復帰制御信号ＤＳＣＳは共にオフ状態となる。
電源復帰時においては、一次側電源電圧ＶＤＤ１の電圧レベルを監視し、一次側電源電圧ＶＤＤ１がＶＤＤ１検出電圧レベルＶLV１と比較して、ＶＤＤ１＞ＶLV１になったことを検知して、電源復帰状態を検出する。結果として、データ制御装置１２から制御対象回路３０のデータインタフェース制御部３４にデータ復帰制御信号ＤＳＣＳを出力する。上記の場合、二次側電源電圧ＶＤＤ２の電源監視は、二次側電源電圧ＶＤＤ２より電源供給されるデータ制御装置１２のリセット信号発生部１６にのみ適用される。
本発明の第２の実施の形態に係るデータ制御装置によれば、電源遮断／投入を検知し、データのバックアップ（データ退避／復帰）を要求する信号を出力するに際して、十分なバックアップ処理のための処理可能期間を確保するができる。
本発明の第２の実施の形態に係るデータ制御装置によれば、二系統の電源線を有する制御対象回路システムに適用する場合、電源線の有するキャパシタによる時定数を利用していないため、電源遮断後の電圧確保を行うためのコンデンサの容量を小さくすることができる。
また、本発明の第２の実施の形態に係るデータ制御装置によれば、電源線上のノイズ等により電源電圧の値が変動した場合においても、無駄なバックアップ処理（データ退避／復帰）を抑制することができる。
[第３の実施の形態]
（データ制御装置）
本発明の第３の実施の形態に係るデータ制御装置であって、不揮発性ＣＰＵ４０を制御対象とするデータ制御装置１２は、図１０に示すように、一次側電源電圧ＶＤＤ１が供給される一次側電源線ＶＤＬ１と、二次側電源電圧ＶＤＤ２が供給される二次側電源線ＶＤＬ２と、一次側電源線ＶＤＬ１と二次側電源線ＶＤＬ２との間に配置され，一次側電源電圧ＶＤＤ１を二次側電源電圧ＶＤＤ２に変換する電圧変換部１４と、一次側電源線ＶＤＬ１に接続され，電圧レベル検知信号ＶＤＴを出力する電圧レベル検出部１８と、二次側電源線ＶＤＬ２に接続され，リセット信号ＲＳＴｎを出力するリセット信号発生部１６と、電圧レベル検出部１８より電圧レベル検知信号ＶＤＴ，リセット信号発生部１６よりリセット信号ＲＳＴｎを受信する制御信号発生部２０とを備える。
制御信号発生部２０は、不揮発性ＣＰＵ４０に対して、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子両端短絡信号ＦＲＳＴ、および強誘電体素子駆動用信号ＰＬ１,ＰＬ２を出力する。また、制御信号発生部２０から出力されるクロックイネーブル信号ＣＬＫＥＮと、クロック生成装置４２からの出力信号は、ＡＮＤゲート４４に入力され、ＡＮＤゲート４４の出力信号は不揮発性ＣＰＵ４０に入力されている。
二次側電源線ＶＤＬ２には、図１０に示すように、不揮発性ＣＰＵ４０が接続され、データ制御装置１２内のリセット信号発生部１６よりリセット信号ＲＳＴｎ、制御信号発生部２０より、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子両端短絡信号ＦＲＳＴ、および強誘電体素子駆動用信号ＰＬ１,ＰＬ２を受信している。また、不揮発性ＣＰＵ４０は、ＡＮＤゲート４４を介してクロック信号ＣＬＫを受信している。
また、図１０において、キャパシタＣ１、Ｃ２は、それぞれ一次側電源線ＶＤＬ１、二次側電源線ＶＤＬ２の有する寄生キャパシタである。
（不揮発性ＣＰＵの構成例）
本発明の第３の実施の形態に係るデータ制御装置を適用する不揮発性ＣＰＵ４０の模式的ブロック構成は、図１１に示すように、命令処理部１０２と、命令処理部１０２に接続され、命令処理部１０２から演算制御信号ＡＣＳを受信する演算処理部１１０と、演算処理部１１０に接続され、演算処理部１１０から演算出力信号ｚを受信する演算結果記憶部１０４と、演算結果記憶部１０４および命令処理部１０２に接続され、出力信号ａを演算処理部１１０に供給するスイッチブロック１０６と、スイッチブロック１０６および命令処理部１０２に接続され、命令処理部１０２からスイッチ制御信号ＳＣＳを受信し、出力信号ｂを演算処理部１１０に供給するスイッチブロック１０８とを備える。
プログラム／データ入出力線１１２を介して、命令処理部１０２には、プログラム／データ入力端子１１２ａが接続され、スイッチブロック１０８には、プログラム／データ出力端子１１２ｂが接続される。
また、図１１に示すように、不揮発性ＣＰＵ４０には、制御信号入出力線１１４を介して、制御信号入力端子１１４ｂおよび制御信号出力端子１１４ａが接続される。
また、図１１に示すように、不揮発性ＣＰＵ４０には、クロック制御端子９２を介してクロック信号ＣＬＫが供給され、不揮発動作用制御線１００に接続される不揮発動作制御端子９４を介して、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子駆動用信号ＰＬ１およびＰＬ２、強誘電体素子両端短絡信号ＦＲＳＴが供給される。
また、図１１に示すように、命令処理部１０２は、不揮発性記憶ゲート５０を有する論理回路ブロック５８を備え、演算結果記憶部１０４は、不揮発性記憶ゲート５０を有する論理回路ブロック５４を備え、演算処理部１１０は、不揮発性記憶ゲート５０を有する論理回路ブロック５６を備える。
（不揮発性記憶ゲートの構成例）
本発明の第３の実施の形態に係るデータ制御装置の制御対象である不揮発性ＣＰＵ４０に適用可能な不揮発性記憶ゲート５０の構成例は、図１２に示すように、第１および第２の不揮発性記憶部（ＮＶＳＥ）３６1 ,３６2と、第１の不揮発性記憶部３６1に隣接して配置され、第１の不揮発性記憶部３６1 へのデータ書込みおよび第１の不揮発性記憶部３６1からのデータ読出しのための外部制御信号を受信する第１のデータインタフェース制御部３４1と、第２の不揮発性記憶部３６2に隣接して配置され、第２の不揮発性記憶部３６2へのデータ書込みおよび第２の不揮発性記憶部３６2からのデータ読出しのための外部制御信号を受信する第２のデータインタフェース制御部３４2と、第１のデータインタフェース制御部３４1および第２のデータインタフェース制御部３４2に隣接して配置され、データ入力端子からデータ入力信号Ｄ、クロック入力端子からクロック信号ＣＬＫを受信し、データ出力端子からデータ出力信号Ｑを出力する揮発性記憶部(ＶＳＥ)３５とを備える。
図１２に示すように、第１の不揮発性記憶部（ＮＶＳＥ）３６1は、ＭＯＳトランジスタＱ１ａ,Ｑ１ｂと、強誘電体キャパシタ５１ａ,５１ｂとを備え、第２の不揮発性記憶部（ＮＶＳＥ）３６2は、ＭＯＳトランジスタＱ２ａ,Ｑ２ｂと、強誘電体キャパシタ５２ａ,５２ｂとを備える。
図１２に示すように、揮発性記憶部（ＶＳＥ）３５は、インバータ６０,６１,６４,７０,７２,７４と、パススイッチ６２,６６,６８と、マルチプレクサ８４,８６とを備える。
図１２に示すように、第１のデータインタフェース制御部３４1は、インバータ７６と、パススイッチ７８とを備え、第２のデータインタフェース制御部３４2は、インバータ８０と、パススイッチ８２とを備える。
インバータ６１の入力端は、データ入力信号Ｄの印加端に接続されている。インバータ６１の出力端は、インバータ６０の入力端に接続されている。インバータ６０の出力端は、パススイッチ６６を介して、マルチプレクサ８４の第１入力端（１）に接続されている。さらに、インバータ６０の出力端は、インバータ６４の入力端に接続され、インバータ６４の出力端は、パススイッチ６２を介してインバータ６０の入力端に接続されている。
マルチプレクサ８４の出力端は、インバータ７２の入力端に接続されている。インバータ７２の出力端は、インバータ７４の入力端に接続されている。インバータ７４の出力端は、データ出力信号Ｑの引出端に接続されている。マルチプレクサ８６の第１入力端（１）は、インバータ７２の出力端に接続されている。マルチプレクサ８６の出力端は、インバータ７０の入力端に接続されている。インバータ７０の出力端は、パススイッチ６８を介して、マルチプレクサ８４の第１入力端（１）に接続されている。
このように、不揮発性記憶ゲート５０は、図１２に示すように、ループ状に接続された２つの論理ゲート（図１２ではインバータ７２,７０）を用いて、入力されたデータ入力信号Ｄを保持するループ構造部ＬＯＯＰ（図中の８４,７２,８６,７０で囲まれた部分）を有する揮発性記憶部（ＶＳＥ）３５を備える。
インバータ７６の入力端は、マルチプレクサ８４の第１入力端（１）に接続されている。インバータ７６の出力端は、パススイッチ７８を介して、マルチプレクサ８６の第２入力端（０）に接続されている。インバータ８０の入力端は、マルチプレクサ８６の第１入力端（１）に接続されている。インバータ８０の出力端は、パススイッチ８２を介して、マルチプレクサ８４の第２入力端（０）に接続されている。
強誘電体キャパシタ５１ａの正極端は、第１プレートラインに接続され、強誘電体素子駆動用信号ＰＬ１が供給される。強誘電体キャパシタ５１ａの負極端は、マルチプレクサ８６の第２入力端（０）に接続されている。強誘電体キャパシタ５１ａの両端間には、ＭＯＳトランジスタＱ１ａが接続されている。ＭＯＳトランジスタＱ１ａのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
強誘電体キャパシタ５１ｂの正極端は、マルチプレクサ８６の第２入力端（０）に接続されている。強誘電体キャパシタ５１ｂの負極端は、第２プレートラインに接続され、強誘電体素子駆動用信号ＰＬ２が供給される。強誘電体キャパシタ５１ｂの両端間には、ＭＯＳトランジスタＱ１ｂが接続されている。ＭＯＳトランジスタＱ１ｂのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
強誘電体キャパシタ５２ａの正極端は、第１プレートラインに接続され、強誘電体素子駆動用信号ＰＬ１が供給される。強誘電体キャパシタ５２ａの負極端は、マルチプレクサ８４の第２入力端（０）に接続されている。強誘電体キャパシタ５２ａの両端間には、ＭＯＳトランジスタＱ２ａが接続されている。ＭＯＳトランジスタＱ２ａのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
強誘電体キャパシタ５２ｂの正極端は、マルチプレクサ８４の第２入力端（０）に接続されている。強誘電体キャパシタ５２ｂの負極端は、第２プレートラインに接続され、強誘電体素子駆動用信号ＰＬ２が供給される。強誘電体キャパシタ５２ｂの両端間には、ＭＯＳトランジスタＱ２ｂが接続されている。ＭＯＳトランジスタＱ２ｂのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
なお、上記の構成要素のうち、パススイッチ６２,６６は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチ６８は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチ６２,６６とパススイッチ６８は、互いに排他的（相補的）にオン／オフされる。一方、パススイッチ７８,８２は、いずれも強誘電体素子書込み信号Ｅ１に応じてオン／オフされる。また、マルチプレクサ８４,８６は、いずれも通常動作信号Ｅ２に応じてその信号経路が切り換えられる。
図１２に示した不揮発性記憶ゲート５０の構成例では、データ書込み用ドライバ（インバータ７６、８０）や、マルチプレクサ８４、８６が新たに必要となるが、不揮発性ＣＰＵ４０の命令処理部１０２、演算処理部１１０、演算結果記憶部１０４内における不揮発性記憶ゲート５０の占有面積は、数％に過ぎないため、不揮発性ＣＰＵ４０全体に与える面積増加の影響は殆どない。
（不揮発性ＣＰＵの制御時の動作タイミングチャート）
本発明の第３の実施の形態に係るデータ制御装置の動作波形であって、不揮発性ＣＰＵ４０の制御時の動作タイミングチャートは、図１３に示すように表される。図１３において、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２の電源変動波形が示され、さらに、これらの電源変動波形に対応して、リセット信号ＲＳＴｎ、電圧レベル検出信号ＶＤＴ、クロック信号ＣＬＫ、クロックイネーブル信号ＣＬＫＥＮ、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子両端短絡信号ＦＲＳＴ、強誘電体素子駆動用信号ＰＬ１およびＰＬ２、揮発性データ信号ＶＳＥＤＡＴＡ、および不揮発性データ信号ＮＶＳＥＤＡＴＡが示されている。
以下の説明では、図１２に示すように、強誘電体キャパシタ５１ａ、５１ｂの接続ノードに現れる電圧をＶ１、強誘電体キャパシタ５２ａ、５２ｂの接続ノードに現れる電圧をＶ２、インバータ７０の入力端に現れる電圧をＶ３、インバータ７０の出力端に現れる電圧をＶ４、インバータ７２の入力端に現れる電圧をＶ５、インバータ７２の出力端に現れる電圧をＶ６とする。
―通常動作―
まず、通常動作について説明する。
（ａ）時刻ｔ０〜時刻ｔ１で示される時点Ｗ１までの期間Ｔ１は、電源はオン状態にある。負論理のリセット信号ＲＳＴｎはオフ状態、電圧レベル検出信号ＶＤＴはオン状態にある。時刻ｔ０〜時刻ｔ１内の所定の時刻ｔ０１において、電源をオフにすると、一次側電源電圧ＶＤＤ１は、所定の時定数で電圧が降下するが、二次側電源電圧ＶＤＤ２は、一定状態のままである。
不揮発性ＣＰＵ４０は、通常動作状態にある。強誘電体素子両端短絡信号ＦＲＳＴが「Ｈ（ハイレベル）」とされており、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されているので、これらの強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインおよび第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ１およびＰＬ２、は、いずれも「Ｌ（ローレベル）」とされている。
また、時点Ｗ１までは、強誘電体素子書込み信号Ｅ１が「Ｌ」とされており、パススイッチ７８とパススイッチ８２がオフされているので、データ書込み用ドライバ（図１２の例ではインバータ７６,８２）はいずれも無効とされている。
また、時点Ｗ１までは、通常動作信号Ｅ２が「Ｈ」とされており、マルチプレクサ８４とマルチプレクサ８６の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰ（図中の８４,７２,８６,７０で囲まれた部分）にて通常ループが形成されている。
揮発性記憶部３５では、クロック信号ＣＬＫがハイレベルのとき、インバータ６１がオフされ、パススイッチ６２はオンされ、パススイッチ６６はオンされ、パススイッチ６８はオフされる。したがって、インバータ６０とインバータ６４からなるループでは、クロック信号ＣＬＫがローレベルからハイレベルと切り替わる際に、取り込まれたデータ入力信号Ｄが保持される。そして、ループ構造部（８４,７２,８６,７０）では、そのデータをそのまま通過させ、揮発性記憶部３５よりデータ出力信号Ｑが出力される。
一方、クロック信号ＣＬＫがローレベルのときは、ループ構造部（８４,７２,８６,７０）では、クロック信号ＣＬＫがハイレベルからローレベルへと切り替わる際に取り込まれたデータ入力信号Ｄを保持し、データ出力信号Ｑが出力される。
―強誘電体素子へのデータ退避動作―
次に、強誘電体素子へのデータ退避動作について説明する。
（ｂ）時刻ｔ１において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１に到達すると、電圧レベル検出信号ＶＤＴはオフ状態になる。リセット信号ＲＳＴｎは、オン状態が保持される。
（ｃ）時刻ｔ１〜ｔ３で示される時点Ｗ１〜Ｗ３の期間Ｔ２および時刻ｔ３〜ｔ４で示される時点Ｗ３〜Ｗ４の期間Ｔ３では、不揮発性ＣＰＵ４０は、データ退避状態にあり、不揮発性記憶ゲート５０内の強誘電体素子へのデータ書込み動作が実行される。
クロック信号ＣＬＫが「Ｌ」とされ、反転クロック信号ＣＬＫＢが「Ｈ」とされる。従って、パススイッチ６６がオフされ、パススイッチ６８がオンされる。
特に、時刻ｔ２〜ｔ３で示される時点Ｗ２〜Ｗ３の期間において、揮発性記憶部（ＶＳＥ）３５から、不揮発性記憶部（ＮＶＳＥ）３６1,３６2へのデータ書込みが実行される。このデータ書込み動作は、揮発性データ信号ＶＳＥＤＡＴＡから不揮発性データ信号ＮＶＳＥＤＡＴＡへの矢印Ａで示される。
また、時点Ｗ１〜Ｗ３では、強誘電体素子両端短絡信号ＦＲＳＴが「Ｌ」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂに対する電圧印加が可能な状態とされる。
また、時点Ｗ１〜Ｗ３では、強誘電体素子書込み信号Ｅ１が「Ｈ」とされ、パススイッチ７８とパススイッチ８２がオンされる。従って、データ書込み用ドライバ（図１２の例ではインバータ７６,８２）がいずれも有効とされる。
なお、時点Ｗ１〜Ｗ３では、それまでと同様、通常動作信号Ｅ２が「Ｈ」とされており、マルチプレクサ８４とマルチプレクサ８６の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰ（図中の８４,７２,８６,７０で囲まれた部分）にて通常ループが形成されている。
また、時点Ｗ１〜Ｗ２では、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートライン印加される強誘電体素子駆動用信号ＰＬ２が「Ｌ」とされ、時点Ｗ２〜Ｗ３では、強誘電体素子駆動用信号ＰＬ１,ＰＬ２が「Ｈ」とされる。すなわち、第１プレートラインと第２プレートラインに対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体キャパシタ内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。
図１２の例に即して具体的に述べると、時点Ｗ１では、出力信号Ｑが「Ｈ」であるため、
ノード電圧Ｖ１が「Ｌ」となり、ノード電圧Ｖ２が「Ｈ」となる。従って、時点Ｗ１〜Ｗ
２において、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２が「Ｌ」とされている間、強誘電体キャパシタ５１ａ、５１ｂの両端間には電圧が印加されない状態となり、強誘電体キャパシタ５２ａの両端間には負極性の電圧が印加される状態となり、強誘電体キャパシタ５２ｂの両端間には正極性の電圧が印加される状態となる。
一方、時点Ｗ２〜Ｗ３において、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２が「Ｈ」とされている間、強誘電体キャパシタ５２ａ、５２ｂの両端間には電圧が印加されない状態となり、強誘電体キャパシタ５１ａの両端間には正極性の電圧が印加される状態となり、強誘電体キャパシタ５１ｂの両端間には負極性の電圧が印加される状態となる。
このように、第１プレートラインと第２プレートラインに対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体キャパシタ５１ａと５１ｂとの間、及び、強誘電体キャパシタ５２ａと５２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体キャパシタ５１ａと５２ａとの間、及び、強誘電体キャパシタ５１ｂと５２ｂとの間でも、互いの残留分極状態が逆になる。
（ｄ）時刻ｔ３〜ｔ４で示される時点Ｗ３〜Ｗ４の期間Ｔ３においては、電源遮断待ち状態にある。時点Ｗ３では、強誘電体素子両端短絡信号ＦＲＳＴが再び「１」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されるので、これらの強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２は、いずれも「Ｌ」とされる。
また、時点Ｗ３では、強誘電体素子書込み信号Ｅ１が再び「Ｌ」とされ、パススイッチ７８とパススイッチ８２がオフされるので、データ書込み用ドライバ（図１２の例ではインバータ７６、８０）がいずれも無効とされる。なお、通常動作信号Ｅ２については不問であるが、図１３の例では「Ｌ」とされている。
（ｅ）次に、時刻ｔ４〜ｔ６で示される時点Ｗ４〜Ｗ６の期間Ｔ４においては、電源遮断状態にある。すなわち、時刻ｔ４で示される時点Ｗ４では、二次側電源電圧ＶＤＤ２は、リセット電圧レベルＶRSTに到達する。さらに、一次側電源電圧ＶＤＤ１の値が低下して、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶRSTよりも低くなる場合には、不揮発性ＣＰＵ４０は、電源遮断状態となる。負論理のリセット信号ＲＳＴｎはオン状態、電圧レベル検出信号ＶＤＴはオフ状態、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子駆動用信号ＰＬ１およびＰＬ２はオフ状態にある。特に、時刻ｔ４〜ｔ５内の所定の時刻ｔ４１において、二次側電源線ＶＤＬ２に接続される不揮発性ＣＰＵ４０は、電源オフとなり、、時刻ｔ４１〜ｔ４２の期間は、不揮発性ＣＰＵ４０は、電源オフ状態になる。
強誘電体素子両端短絡信号ＦＲＳＴは、時点Ｗ３から「Ｈ」に維持されており、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されている。従って、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
―強誘電体素子からのデータ復帰動作―
次に、強誘電体素子からのデータ復帰動作について説明する。
（ｆ）時刻ｔ４２において、電源をオンにする。一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２の動作波形は上昇し、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶRSTに到達すると、リセット信号ＲＳＴｎがオフ状態になる。
（ｇ）時刻ｔ５〜ｔ９で示される時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「Ｌ」とされており、反転クロック信号ＣＬＫＢが「Ｈ」とされている。従って、パススイッチ６６がオフされており、パススイッチ６８がオンされている。なお、時点Ｒ１において、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２は、いずれも「Ｌ」とされている。
（ｈ）時刻ｔ６〜ｔ７で示される時点Ｒ２〜Ｒ３の期間Ｔ５においては、電源復帰待ち状態にある。時点Ｒ２では、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２がいずれも「Ｌ」とされた状態（すなわち、データ書込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが形成されている状態）で、二次側電源電圧ＶＤＤ２は、リセット電圧レベルＶRSTに到達する。さらに、一次側電源電圧ＶＤＤ１の値が上昇して、二次側電源電圧ＶＤＤ２の値がリセット電圧レベルＶRSTよりも高くなる場合には、不揮発性ＣＰＵ４０は、電源復帰待ち状態になる。
（ｉ）次に、時刻ｔ７において、一次側電源電圧ＶＤＤ１の値がＶＤＤ１検知電圧レベルＶLV１に到達すると、電圧レベル検出信号ＶＤＴはオン状態になる。ここで、データ復帰動作が開始される。
（ｊ）次に、時刻ｔ７〜時刻ｔ１０の期間においては、一次側電源電圧ＶＤＤ１および二次側電源電圧ＶＤＤ２ともにオン状態が保持される。時刻ｔ７の直後において、強誘電体素子駆動用信号ＰＬ１がオフ状態からオン状態となり、不揮発性データ信号ＮＶＳＥＤＡＴＡから揮発性データ信号ＶＳＥＤＡＴＡへの矢印Ｂで示されるデータ読出し動作が実行される。
特に、時点Ｒ３〜Ｒ５の期間Ｔ６においては、不揮発性記憶部（ＮＶＳＥ）３６1,３６2から、揮発性記憶部（ＶＳＥ）３５へのデータ読出しが実行される。
時点Ｒ３では、強誘電体素子両端短絡信号ＦＲＳＴが「Ｌ」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２が「Ｌ」に維持されたまま、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１が「Ｈ」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体キャパシタ内の残留分極状態に対応した電圧信号が現れる。
図１２の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体キャパシタ内の残留分極状態の差に応じた電圧差が生じる形となる。
このとき、時点Ｒ３〜Ｒ４では、通常動作信号Ｅ２が「Ｌ」とされ、マルチプレクサ８４とマルチプレクサ８６の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、各部のノード電圧Ｖ１〜Ｖ６が未だ不安定な状態（インバータ７６及びインバータ８０での論理反転が完全に行われず、その出力論理が確実に「Ｌ」／「Ｈ」となっていない状態）である。
時点Ｒ４では、通常動作信号Ｅ２が「Ｈ」とされ、マルチプレクサ８４とマルチプレクサ８６の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータ７０の出力端（論理：ＷＨ）とインバータ７２の入力端（論理：ＷＨ）が接続され、インバータ７２の出力端（論理：ＷＬ）とインバータ７０の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータ７２は、論理ＷＬの入力を受けて、その出力論理を「Ｈ」に引き上げようとし、インバータ７０は、論理ＷＨの入力を受けて、その出力論理を「Ｌ」に引き下げようとする。その結果、インバータ７２の出力論理は、不安定な論理ＷＬから「Ｌ」に確定され、インバータ７０の出力論理は、不安定な論理ＷＨから「Ｈ」に確定される。
時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体キャパシタから読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、電源遮断前の保持データが復帰される。
時点Ｒ５では、強誘電体素子両端短絡信号ＦＲＳＴが再び「Ｈ」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されるので、これらの強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２は、いずれも「Ｌ」とされる。従って、時点Ｗ１以前と同様、通常動作状態に復帰される。
本発明の第３の実施の形態によれば、制御対象を不揮発性ＣＰＵとした場合においても、電源遮断／投入を検知し、データのバックアップ（データ退避／復帰）を要求する信号を出力するに際して、十分なバックアップ処理のための処理可能期間を確保可能なデータ制御装置を提供することができる。
本発明の第３の実施の形態に係るデータ制御装置によれば、制御対象を二系統の電源線を有する不揮発性ＣＰＵとした場合においても、電源遮断後の電圧確保を行うためのコンデンサの容量を小さくすることができる。
また、本発明の第３の実施の形態に係るデータ制御装置によれば、制御対象を不揮発性ＣＰＵとした場合においても、電源線上のノイズ等により電源電圧の値が変動した場合において、無駄なバックアップ処理（データ退避／復帰）を抑制することができる。
[その他の実施の形態]
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の実施の形態に係るデータ制御装置は、電源の遮断／投入の電圧レベルを検知し、制御対象回路のデータのバックアップ（データ退避／復帰）のための十分な時間を確保可能であるため、制御対象回路として、論理演算回路、論理演算装置、ＣＰＵ、ＭＰＵ、ＤＳＰなどのプロセッサ、およびゲーム機、モバイル機器など幅広い分野に適用可能であり、特にバッテリー駆動機器においては電池消耗時のデータ保護などの点で有利となる。
本発明の第１の実施の形態に係るデータ制御装置の動作原理を説明する模式的ブロック構成図。 本発明の第１の実施の形態に係るデータ制御装置の動作原理を説明する模式的動作波形図。 本発明の第１の実施の形態の比較例に係るデータ制御装置の模式的ブロック構成図。 本発明の第１の実施の形態の比較例に係るデータ制御装置の模式的動作波形図。 本発明の第１の実施の形態に係るデータ制御装置の模式的ブロック構成図。 本発明の第１の実施の形態に係るデータ制御装置の動作例であって、一次側電源電圧ＶＤＤ１，二次側電源電圧ＶＤＤ２、リセット信号ＲＳＴｎ、電圧レベル検出信号ＶＤＴおよび制御信号ＣＬＳの動作波形図。 本発明の第２の実施の形態に係るデータ制御装置であって、データ退避／復帰制御を実行するデータ制御装置の模式的ブロック構成図。 本発明の第２の実施の形態に係るデータ制御装置の動作シーケンスを説明する状態遷移図。 本発明の第２の実施の形態に係るデータ制御装置の動作例であって、一次側電源電圧ＶＤＤ１，二次側電源電圧ＶＤＤ２、リセット信号ＲＳＴｎ、電圧レベル検出信号ＶＤＴ、データ復帰制御信号ＤＳＣＳおよびデータ退避制御信号ＤＲＣＳの動作波形図。 本発明の第３の実施の形態に係るデータ制御装置であって、不揮発性ＣＰＵに適用可能なデータ制御装置の模式的ブロック構成図。 本発明の第３の実施の形態に係るデータ制御装置を適用する不揮発性ＣＰＵの模式的ブロック構成例。 図１１に示される不揮発性ＣＰＵに適用される不揮発性記憶ゲートの模式的回路構成例。 本発明の第３の実施の形態に係るデータ制御装置の動作波形であって、不揮発性ＣＰＵを制御する時の動作タイミングチャート図。
符号の説明
２、３、１０、３０…制御対象回路
４…電圧変換器
１２…データ制御装置
１４…電源電圧変換部
１５…検出・制御部
１６…リセット信号発生部
１８…電圧レベル検出部
２０…制御信号発生部
３２…主動作部
３４、３４1、３４2…データインタフェース（Ｉ／Ｆ）制御部
３５…揮発性記憶部（ＶＳＥ）
３６、３６1、３６2…不揮発性記憶部（ＮＶＳＥ）
４０…不揮発性ＣＰＵ
４２…クロック生成装置
４４…ＡＮＤゲート
５０…不揮発性記憶ゲート
５１ａ、５１ｂ、５２ａ、５２ｂ…強誘電体キャパシタ
５４、５６、５８…論理回路ブロック
６０、６１、６４、７０、７２、７４、７６、８０…インバータ
６２、６６、６８、７８、８２…パススイッチ
８４、８６…マルチプレクサ
Ｄ…データ入力信号
Ｑ…データ出力信号
ＣＬＫ…クロック信号
ＣＬＫＢ…反転クロック信号
Ｅ１…強誘電体素子書込み信号
Ｅ２…通常動作信号
ＦＲＳＴ…強誘電体素子両端短絡信号
ＰＬ１,ＰＬ２…強誘電体素子駆動用信号
ＶＤＤ…電源電圧
ＶＤＤ１…一次側電源電圧
ＶＤＤ２…二次側電源電圧
ＶＤＬ１…一次側電源線
ＶＤＬ２…二次側電源線
ＴＷ１、ＴＷ２…処理可能期間
ＲＳＴｎ…リセット信号（負論理）
ＶＤＴ…電圧レベル検知信号
ＣＬＳ…制御信号
ＶLV１…ＶＤＤ１検知電圧レベル
ＶLV２…ＶＤＤ２検知電圧レベル
ＶRST…リセット電圧レベル
Ｃ１、Ｃ２…キャパシタ
ＤＲＣＳ…データ退避制御信号
ＤＳＣＳ…データ復帰制御信号

Claims (8)

  1. 一次側電源電圧が供給される一次側電源線と、
    前記一次側電源電圧より低い二次側電源電圧が供給される二次側電源線と、
    前記一次側電源線と前記二次側電源線との間に配置され，前記一次側電源電圧を前記二次側電源電圧に変換する電圧変換部と、
    前記一次側電源線に接続され、前記一次側電源電圧と第１閾値電圧を比較する電圧レベル検出部と、
    前記二次側電源線に接続され、前記電圧レベル検出部の出力信号に応じた信号が入力される制御回路と
    を備え、
    前記制御回路は、
    前記一次側電源電圧が前記第１閾値電圧より高い電圧から低い電圧に変化したときに、前記二次側電源電圧が前記第１閾値電圧より低い第２閾値電圧よりも高い電圧から低い電圧に移行する移行時間に第１の制御信号を生成し、
    前記二次側電源電圧が前記第２閾値電圧より低い電圧から高い電圧に変化した後に、前記一次側電源電圧が前記第１閾値電圧より低い電圧から高い電圧に変化したときに、第２の制御信号を生成することを特徴とするデータ制御装置。
  2. 前記制御回路は、
    前記第１の制御信号および前記第２の制御信号を制御対象回路に送出し、
    前記第１の制御信号は、前記制御対象回路のデータのバックアップを指示する信号であり、
    前記第２の制御信号は、前記制御対象回路のデータの復帰処理を指示する信号であることを特徴とする請求項１に記載のデータ制御装置。
  3. 一次側電源電圧が供給される一次側電源線と、
    前記一次側電源電圧より低い二次側電源電圧が供給される二次側電源線と、
    前記一次側電源線と前記二次側電源線との間に配置され，前記一次側電源電圧を前記二次側電源電圧に変換する電圧変換部と、
    前記一次側電源線に接続され、前記一次側電源電圧と第１閾値電圧を比較する電圧レベル検出部と、
    前記二次側電源線に接続され、前記電圧レベル検出部の出力信号に応じた信号が入力される制御対象回路と
    を備え、
    前記制御対象回路は、
    前記一次側電源電圧が前記第１閾値電圧より高い電圧から低い電圧に変化したときに、前記二次側電源電圧が前記第１閾値電圧より低い第２閾値電圧よりも高い電圧から低い電圧に移行する移行時間にデータのバックアップを行い、
    前記二次側電源電圧が前記第２閾値電圧より低い電圧から高い電圧に変化した後に、前記一次側電源電圧が前記第１閾値電圧より低い電圧から高い電圧に変化したときに、データの復帰処理を行うことを特徴とするデータ制御装置。
  4. 前記二次側電源線に接続され，リセット信号を出力するリセット信号発生部と、
    前記電圧レベル検出部の出力信号および前記リセット信号を受信して、制御信号を出力する制御信号発生部と
    をさらに備えることを特徴とする請求項２または３に記載のデータ制御装置。
  5. 前記制御信号発生部は、前記制御対象回路のデータを不揮発性化するデータ退避制御信号と、不揮発性化した前記データを処理可能な状態に戻すデータ復帰制御信号とを前記制御対象回路に出力することを特徴とする請求項４に記載のデータ制御装置。
  6. 制御対象回路は、主動作部と、不揮発性記憶部と、主動作部と不揮発性記憶部との間に配置されるデータインタフェース制御部とを備え、
    前記データインタフェース制御部は、前記データ退避制御信号に従って前記不揮発性記憶部からデータを退避し、前記データ復帰制御信号に従って前記不揮発性記憶部からデータを復帰することを特徴とする請求項５に記載のデータ制御装置。
  7. 制御対象回路は、不揮発性ＣＰＵであり、
    前記制御信号発生部は、前記不揮発性ＣＰＵの記憶素子へのデータの退避を指示する信号と、前記記憶素子に退避した前記データの復帰を指示する信号とを前記不揮発性ＣＰＵに出力することを特徴とする請求項４に記載のデータ制御装置。
  8. 前記不揮発性ＣＰＵは、
    命令処理部と、
    命令処理部に接続され、前記命令処理部から演算制御信号を受信する演算処理部と、
    前記演算処理部に接続され、前記演算処理部から演算出力信号を受信する演算結果記憶部と、
    前記演算結果記憶部および前記命令処理部に接続され、第１の出力信号を前記演算処理部に供給する第１のスイッチブロックと、
    前記第１のスイッチブロックおよび前記命令処理部に接続され、前記命令処理部からスイッチ制御信号を受信し、第２の出力信号を前記演算処理部に供給する第２のスイッチブロックと
    を備えることを特徴とする請求項７に記載のデータ制御装置。
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