JP2022051728A - 半導体装置 - Google Patents

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Abstract

【課題】新規な構成の半導体装置を提供する。【解決手段】半導体装置１００は、レジスタ制御部１１と、プロセッサ１０と、を有する。プロセッサは、第１の記憶回路１３と、第２の記憶回路１４と、を有するレジスタを有する。第１の記憶回路は、プロセッサの演算処理によって得られたデータを保持する。第２の記憶回路は、異なるルーチン毎に、プロセッサの演算処理によって得られたデータを保持する複数の記憶部１４＿１～１４＿ｎを有する。レジスタ制御部は、割り込み信号に従って異なるルーチンを切り替え、ルーチンを切り替える毎に、第１の記憶回路に保持したデータを、第２の記憶回路のルーチンに対応する複数の記憶部のいずれか一に保持させる。また、レジスタ制御部は、ルーチンを切り替える毎に、第２の記憶回路のルーチンに対応する複数の記憶部の何れか一に保持したデータを、第１の記憶回路に保持させる。【選択図】図１

Description

本発明の一態様は、半導体装置に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技
術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は
、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マタ
ー）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の
技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆
動方法、または、それらの製造方法、を一例として挙げることができる。
酸化物半導体をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）と、
シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）と、を組
み合わせてデータに応じた電荷を保持できる半導体装置の技術開発が進んでいる。該半導
体装置は、スタティックＲＡＭ（ＳＲＡＭ）と比べて、低消費電力化が図れるため、プロ
セッサなどの半導体装置への応用が進んでいる（例えば特許文献１を参照）。
特開２０１３－９２９７号公報
本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。
または、本発明の一態様は、データの処理の効率化に優れた、新規な構成の半導体装置等
を提供することを課題の一とする。または、本発明の一態様は、低消費電力化に優れた、
新規な構成の半導体装置等を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、
他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で
言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は
図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一
つの課題を解決するものである。
本発明の一態様は、レジスタ制御部と、プロセッサと、を有する半導体装置であって、前
記プロセッサは、レジスタを有し、前記レジスタは、第１の回路と、第２の回路と、を有
し、前記第１の回路は、前記プロセッサの演算処理によって得られたデータを保持するこ
とができる機能を有し、前記第２の回路は、複数の記憶部を有し、複数の前記記憶部は、
異なるルーチンごとに、前記プロセッサの演算処理によって得られたデータを保持するこ
とができる機能を有し、前記レジスタ制御部は、前記ルーチンを切り替える毎に、前記第
１の回路に保持したデータを、前記第２の回路の前記ルーチンに対応する複数の前記記憶
部のいずれか一に保持させることができる機能を有し、前記レジスタ制御部は、前記ルー
チンを切り替える毎に、前記第２の回路の前記ルーチンに対応する複数の前記記憶部のい
ずれか一に保持したデータを、前記第１の回路に保持させることができる機能を有する半
導体装置である。
本発明の一態様において、前記記憶部は、第１のトランジスタと、第２のトランジスタと
、を有し、前記第２のトランジスタのゲートは、前記第１のトランジスタのソース又はド
レインに電気的に接続され、前記記憶部は、前記第１のトランジスタをオフにして、前記
第２のトランジスタのゲートに、データに対応する電荷を保持することができる機能を有
する、半導体装置が好ましい。
本発明の一態様において、前記第１のトランジスタは、チャネル形成領域に酸化物半導体
を有し、前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
本発明の一態様は、上記半導体装置と、表示装置、または、スピーカーと、を有する電子
機器である。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図
面に記載されている。
本発明の一態様は、新規な構成の半導体装置等を提供することができる。
または、本発明の一態様は、データの処理の効率化に優れた、新規な構成の半導体装置等
を提供することができる。または、本発明の一態様は、低消費電力化に優れた、新規な構
成の半導体装置等を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 タイミングチャート。 半導体装置の構成例。 タイミングチャート。 タイミングチャート。 半導体装置の構成例。 タイミングチャート。 タイミングチャート。 半導体装置の構成例。 半導体装置の構成を示す図。 半導体装置の断面構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 チップとモジュールの図。 電子機器の図。 トランジスタの構造を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の一態様は、集積回路、ＲＦタグ、半導体表示装置など、パワーゲーティン
グを行うことができる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプ
ロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ
）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（Ｐ
ＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる
。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発
光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏ
ｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）
、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、その他の半導体表示
装置が、その範疇に含まれる。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少
なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領
域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネ
ル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができ
るものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と
表記する場合がある。
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン
（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース（又は第１の端子
など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定すること
ができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
句に限定されず、状況に応じて適切に言い換えることができる。
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定する
ものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路
ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている
場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するもの
であり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの
回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、半導体装置の構成例について説明する。
図１には、半導体装置の構成例としてブロック図を示す。図１において、半導体装置１０
０は、プロセッサ１０と、レジスタ制御部１１と、を有する。プロセッサ１０は、レジス
タ１２を有する。レジスタ１２は、記憶回路１３と、記憶回路１４とを有する。記憶回路
１４は、複数の記憶部１４＿１乃至１４＿ｎ（ｎは２以上の自然数）を有する。
記憶回路１３は、プロセッサ１０で処理されるデータを一時的に保持することができる機
能を有する回路である。記憶回路１３は、単に回路という場合がある。具体的な記憶回路
１３の一例としては、フリップフロップ、ＳＲＡＭ等を挙げることができる。プロセッサ
１０で処理されるデータとしては、演算によって得られるデータの他、プログラムの実行
情報が含まれる。ここでいうプログラムの実行情報は、アドレス（プログラムカウンタ（
ＰＣ）の値）、及び状態フラグ等が含まれる。
記憶回路１４は、記憶回路１３に保持されたデータのセーブ（退避、ストア、又はバック
アップともいう）又はロード（復帰、リストア、またはリカバリーともいう）し、データ
を一時的に保持することができる回路である。記憶回路１３と記憶回路１４との間でのデ
ータのセーブ又はロードは、レジスタ制御部１１から出力される信号に従って制御される
。
記憶回路１４で保持されるデータは、記憶回路１４が有する複数の記憶部１４＿１乃至１
４＿ｎに保持される。複数の記憶部１４＿１乃至１４＿ｎは、記憶回路１３に保持された
データをルーチンに対応させてセーブする。データのセーブは、レジスタ制御部１１から
与えられる信号Ｓｖ＿１乃至Ｓｖ＿ｎによって行う。信号Ｓｖ＿１乃至Ｓｖ＿ｎは、レジ
スタ制御部１１に与えられる割り込み信号（図中、Ｉｎｔｅｒｒｕｐｔ、割り込み制御信
号ともいう）に対応して出力される。割り込み信号によってルーチンが切り替えられる。
プロセッサ１０で処理中のデータを一旦記憶回路１３から記憶回路１４にセーブさせるた
めに、ルーチンに対応した信号Ｓｖ＿１乃至Ｓｖ＿ｎを出力する。
例えば、第１のルーチンで処理されたデータが記憶回路１３に保持されている場合、セー
ブする記憶回路１４の記憶部としては、記憶部１４＿１を選択してデータをセーブするよ
うに制御すればよい。また、第２のルーチンで処理されたデータが記憶回路１３に保持さ
れている場合、セーブする記憶回路１４の記憶部としては、記憶部１４＿２を選択してデ
ータをセーブするように制御すればよい。
複数の記憶部１４＿１乃至１４＿ｎにセーブしたデータは、プロセッサ１０で命令を実行
するルーチンに対応させて記憶回路１３にロードする。データのロードは、レジスタ制御
部１１から与えられる信号Ｌｄ＿１乃至Ｌｄ＿ｎによって行う。信号Ｌｄ＿１乃至Ｌｄ＿
ｎは、レジスタ制御部１１に与えられる割り込み信号（図中、Ｉｎｔｅｒｒｕｐｔ）に対
応して出力される。割り込み信号によってルーチンが切り替えられる。プロセッサ１０で
切り替えられたルーチンのデータをロードするために、ルーチンに対応した信号Ｌｄ＿１
乃至Ｌｄ＿ｎを出力する。
例えば、第１のルーチンをプロセッサ１０で処理する場合、記憶部１４＿１を選択してデ
ータを記憶回路１３にロードするように制御すればよい。また、第２のルーチンをプロセ
ッサ１０で処理する場合、記憶部１４＿２を選択してデータを記憶回路１３にロードする
ように制御すればよい。
プロセッサ１０で行うルーチンに対応させて記憶回路１３と複数の記憶部１４＿１乃至１
４＿ｎとの間でセーブ又はロードする構成とすることで、割り込み信号によって複数のル
ーチンを割り込ませてプロセッサ１０でのデータの処理を行うことができる。そして別の
ルーチンが割り込んだ際、データを記憶回路１３から記憶回路１４にセーブ、記憶回路１
４から記憶回路１３にロード、することで、途中で別のルーチンを優先的に処理するため
に一旦処理中のルーチンを中断させても割り込み直前の処理中のルーチンを再開すること
ができる。この処理中のルーチンを再開するためのデータは、プロセッサ１０の内部で保
持されるため、外部のメモリ、例えばＳＲＡＭやＤＲＡＭのスタック領域にアクセスして
データをセーブ又はロードすることがない。そのため、ルーチンの割り込みによって異な
るルーチンを切り替える処理を行っても、切り替えによってセーブ又はロードするデータ
の処理は、メモリアクセス等のラグを生じさせることなく、効率的に行うことができる。
プロセッサ１０は、コンピュータ言語で記述されたプログラムを実行するための機能を有
する回路である。プロセッサ１０は、演算部と、制御部とを有する。プロセッサ１０は、
シングルコアのプロセッサであってもよいし、ディアルコアあるいはメニーコア等のマル
チコアのプロセッサ、であってもよい。
レジスタ制御部１１は、割り込み信号に従って、記憶回路１３と複数の記憶部１４＿１乃
至１４＿ｎとの間でデータのセーブ又はロードを行うための信号を出力するための機能を
有する回路である。データのセーブ又はロードを行うための信号は、信号Ｓｖ＿１乃至Ｓ
ｖ＿ｎ及び信号Ｌｄ＿１乃至Ｌｄ＿ｎである。各信号は、割り込み信号によって切り替え
られるルーチンに対応して制御される。従って、レジスタ制御部１１は、ルーチンを切り
替える毎に、記憶回路１３に保持したデータを、該ルーチンに対応する複数の記憶部１４
＿１乃至１４＿ｎのいずれか一に保持させることができる。また、レジスタ制御部１１は
、ルーチンを切り替える毎に、ルーチンに対応する複数の記憶部１４＿１乃至１４＿ｎの
いずれか一に保持させたデータを、記憶回路１３に保持させることができる。
レジスタ１２は、記憶回路１３及び記憶回路１４を有し、プロセッサ１０で処理されるデ
ータを保持するための回路である。レジスタ１２は、プロセッサ１０内のデータを保持す
る回路、例えばレジスタファイル、あるいはパイプラインレジスタ等に適用される回路で
ある。
なお図１では、半導体装置１００中にレジスタ１２を一つ設ける構成としてが、他の構成
としてもよい。例えば半導体装置１００は、複数のレジスタが設けられる構成としてもよ
い。図２に示す半導体装置１００のプロセッサ１０＿Ａでは、複数のレジスタ１２＿１乃
至１２＿Ｎ（Ｎは２以上の自然数）を有する構成を示している。なおレジスタ制御部１１
は、複数のレジスタ１２＿１乃至１２＿Ｎのそれぞれが有する記憶回路１３と、複数の記
憶部１４＿１乃至１４＿ｎとの間のデータのセーブ又はロードを制御するために、信号Ｓ
ｖ＿１乃至Ｓｖ＿ｎ及び信号Ｌｄ＿１乃至Ｌｄ＿ｎがそれぞれに与えられる。図２の構成
とすることで、複数のレジスタ１２＿１乃至１２＿Ｎで独立して、複数のルーチンを割り
込ませてデータの処理を行わせることができる。
なお図１では、半導体装置１００中にプロセッサ１０を一つ設ける構成としてが、他の構
成としてもよい。例えば半導体装置１００は、複数のプロセッサが設けられる構成として
もよい。
記憶回路１３は、プロセッサ１０の演算処理によって得られたデータを保持できる機能を
有する回路である。記憶回路１３は、高速でデータの書き込み、読み出しをすることがで
きる記憶回路であることが好ましい。例えば、Ｓｉトランジスタで構成されるトランスミ
ッションゲート、トランジスタ、インバータ、ＮＡＮＤ等の論理回路等を組み合わせて構
成されるフリップフロップ、又はＳＲＡＭを適用することができる。
記憶回路１３に適用されるフリップフロップ、又はＳＲＡＭは、入力されるデータに応じ
た電位をスタティックに保持する機能を有する回路であることが好ましい。また、記憶回
路１３は、クロック信号に従ってデータの書き込み、読み出しが制御される機能を有する
ことが好ましく、一例としてはマスタースレーブ型の回路構成を適用することが好ましい
。また、記憶回路１３は、リセット信号によって保持する電位を初期化できる機能、を有
することが好ましい。
記憶回路１４、及び記憶回路１４が有する複数の記憶部１４＿１乃至１４＿ｎは、プロセ
ッサ１０の演算処理によって得られたデータを保持できる機能を有する回路である。複数
の記憶部１４＿１乃至１４＿ｎは、データの保持を一定期間行う必要があるため、データ
の保持に要する消費電力が小さい記憶部を有することが好ましい。
図３には、レジスタ１２が有する記憶回路１３及び複数の記憶部１４＿１乃至１４＿ｎの
構成例を示す。加えて図３では、複数の記憶部１４＿１乃至１４＿ｎに適用できる具体的
な回路構成を示している。記憶回路１３は、データが端子Ｄに与えられ、端子Ｑからデー
タを出力する。また、記憶回路１３は、複数の記憶部１４＿１乃至１４＿ｎのそれぞれに
接続される。複数の記憶部１４＿１乃至１４＿ｎには、信号Ｓｖ＿１乃至Ｓｖ＿ｎのいず
れか一、及び信号Ｌｄ＿１乃至Ｌｄ＿ｎのいずれか一がそれぞれ与えられる。
複数の記憶部１４＿１乃至１４＿ｎは、同じ回路構成を有する。例えば、記憶部１４＿１
は、トランジスタ１５と、容量素子１６と、トランジスタ１７と、トランジスタ１８とを
有する。
トランジスタ１５は、ソース又はドレインの一方が、記憶回路１３が有するデータを記憶
するノード（記憶ノード）に接続される。トランジスタ１５は、ソース又はドレインの他
方が、トランジスタ１７のゲートに接続される。トランジスタ１５は、ゲートが、信号Ｓ
ｖ＿１が与えられる配線に接続される。
容量素子１６は、一方の電極が、トランジスタ１７のゲートに接続される。容量素子１６
は、他方の電極が、基準電位を与える配線、例えばグラウンド線に接続される。容量素子
１６の他方の電極は、電源電位を与える配線等、他の配線に接続されていてもよい。
トランジスタ１７は、ソース又はドレインの一方が、基準電位を与える配線、例えばグラ
ウンド線に接続される。トランジスタ１７は、ソース又はドレインの他方が、トランジス
タ１８のソース又はドレインの一方に接続される。トランジスタ１７は、ゲートが、トラ
ンジスタ１５のソースまたはドレインの他方に接続される。なお以下の説明でトランジス
タ１７のゲートが接続されるノードをノードＮＤという。
トランジスタ１８は、ソース又はドレインの一方が、トランジスタ１７のソース又はドレ
インの他方に接続される。トランジスタ１８は、ソース又はドレインの他方が、記憶回路
１３が有する記憶ノードに接続される。トランジスタ１８は、ゲートが、信号Ｌｄ＿１が
与えられる配線に接続される。なおトランジスタ１８のソース又はドレインの他方が接続
される、記憶回路１３が有する記憶ノードは、トランジスタ１５のソース又はドレインの
一方が接続される、記憶ノードとは異なるノードであることが好ましい。この場合、互い
の記憶ノードは、異なる論理のデータを保持する関係にあることが好ましい。
記憶部１４＿１の動作について簡単に説明する。トランジスタ１５，１７，１８はそれぞ
れｎチャネル型のトランジスタとして説明を行う。ｐチャネル型トランジスタの場合、与
える信号を反転させて、動作させればよい。
まず、記憶回路１３のデータに応じた電位（データ電位ともいう）を記憶部１４＿１にセ
ーブする動作を説明する。
信号Ｓｖ＿１をＨレベルにして、トランジスタ１５を導通状態とする。記憶回路１３が有
する記憶ノードと、ノードＮＤが等電位になる。
次いで、信号Ｓｖ＿１をＬレベルにして、トランジスタ１５を非導通状態とする。ノード
ＮＤには、データ電位に応じた電荷が保持される。トランジスタ１５は、非導通状態とし
た際にソースとドレインとの間に流れる電流（オフ電流）が小さいことが好ましい。
以上の動作によって、記憶回路１３のデータ電位を記憶部１４＿１にセーブする動作が完
了する。
なお、オフ電流が小さいトランジスタとしては、ＯＳトランジスタであることが好ましい
。ＯＳトランジスタに用いることのできる酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有す
る酸化物半導体が好ましい。なお回路図においてトランジスタ１５は、ＯＳトランジスタ
であることを明示するために、回路記号に「ＯＳ」の記載を付している。
次いで、記憶部１４＿１で保持したデータ電位を記憶回路１３にロードする動作を説明す
る。
まず記憶回路１３の記憶ノードをプリチャージしておく。ここでは、Ｈレベルにプリチャ
ージして動作させる例を説明する。
次いで信号Ｌｄ＿１をＨレベルにして、トランジスタ１８を導通状態とする。このとき、
トランジスタ１７は、ノードＮＤで保持するデータ電位に応じた電荷によって導通状態又
は非導通状態のいずれかの状態をとる。
例えば、ノードＮＤで保持するデータ電位がＨレベルである場合、トランジスタ１７は導
通状態となる。そのため、トランジスタ１７、１８を介して基準電位であるグラウンド線
の電位、すなわちＬレベルが記憶ノードにロードされる。グラウンド線の電位がロードさ
れる記憶ノードは、データ電位をセーブしたノードとは異なるノードであり、元のデータ
をロードできる。
また、例えば、ノードＮＤで保持するデータ電位がＬレベルである場合、トランジスタ１
７は非導通状態となる。そのため、記憶回路１３の記憶ノードは、プリチャージ電位すな
わちＨレベルのままとなる。すなわちＨレベルが記憶ノードにロードされる。
以上の動作によって、記憶回路１３のデータ電位を記憶回路１３にロードする動作が完了
する。
なお図４（Ａ）乃至（Ｄ）は、図３に示す記憶部１４＿１乃至１４＿ｎに適用可能な回路
構成の説明である。
トランジスタ１７、１８は、図４（Ａ）に図示する記憶部１４＿Ａのように、ＯＳトラン
ジスタ又はＳｉトランジスタを用いることができる。または、トランジスタ１７、１８は
、図４（Ｂ）に図示する記憶部１４＿Ｂのように、ＯＳトランジスタのみを用いることが
できる。
または、ロードの際グラウンド電位でなく、電源電位ＶＤＤを与えたい場合、ｐチャネル
型のトランジスタを用い、図４（Ｃ）に図示する記憶部１４＿Ｃのようにすればよい。ま
たは、セーブとロードの際の電荷の経路を同じ経路としたい場合、図４（Ｄ）に図示する
記憶部１４＿Ｄのようにすればよい。
なお図３、図４（Ａ）、（Ｂ）に示す回路構成において、トランジスタ１５にバックゲー
トを追加する構成としてもよい。バックゲートに負電位を与え、トランジスタ１５の閾値
電圧をプラスシフトさせることで、トランジスタ１５の非導通状態時におけるオフ電流を
小さい状態で維持できる。また、バックゲートに正電位を与え、トランジスタ１５の閾値
電圧をマイナスシフトさせることで、トランジスタ１５の導通状態時におけるオン電流を
増加させることができる。
なおトランジスタ１５、１７、１８において、トランジスタの形状は特に限定されず、例
えば、トップゲート構造、又はボトムゲート構造を採用することができる。
なお、プロセッサ１０の演算処理によって得られたデータを保持できる機能を有する回路
である複数の記憶部１４＿１乃至１４＿ｎが取り得る回路構成は、図３、図４（Ａ）、（
Ｂ）に示す回路構成に示す回路構成に限定されない。例えば相変化型メモリ（ＰＲＡＭ（
Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）又はＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏ
ｒｙ）ともいう）、抵抗変化型メモリ（ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）と
もいう）、磁気抵抗型メモリ（ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）
ともいう）等を用いて複数の記憶部１４＿１乃至１４＿ｎを構成してもよい。例えば、Ｍ
ＲＡＭとしては磁気トンネル接合素子（ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕ
ｎｃｔｉｏｎ）素子ともいう）を用いたＭＲＡＭを適用することができる。
次いで図１に示した半導体装置１００の動作の一例について、図５に示す模式図を用いて
説明する。
図５（Ａ）、（Ｂ）に示す半導体装置１００の動作の説明では、複数のルーチンとして第
１乃至第３のルーチンを挙げ、割り込み信号によってプログラム処理を中断し、異なるル
ーチンに分岐させる動作を一例として説明する。なお第１のルーチンをメインルーチン、
第２のルーチンをサブルーチンＡ、第３のルーチンをサブルーチンＢとして説明する。
まず、図５（Ａ）について説明する。図５（Ａ）には、メインルーチンのプログラム処理
中に、サブルーチンＡが割り込み、さらにサブルーチンＢが割り込む動作を示している。
図５（Ａ）では、まずメインルーチンのプログラム処理を実行するためにレジスタ１２で
は命令を順に実行する（図中、実線矢印で表記）。そして割り込み信号によって、メイン
ルーチンが中断され、サブルーチンＡを優先する（図中、点線矢印で表記）。メインルー
チンの中断によって、プログラムの実行情報を含む記憶回路１３に保持するデータをセー
ブする。記憶回路１３に保持したデータを記憶部１４＿１にセーブするため、レジスタ制
御部１１は信号Ｓｖ＿１を記憶部１４＿１に与え、データをセーブする。
次いで、サブルーチンＡのプログラム処理を実行するためにレジスタ１２では命令を順に
実行する（図中、実線矢印で表記）。そして割り込み信号によって、サブルーチンＡが中
断され、サブルーチンＢを優先する（図中、点線矢印で表記）。サブルーチンＡの中断に
よって、プログラムの実行情報を含む記憶回路１３に保持するデータをセーブする。記憶
回路１３に保持したデータを記憶部１４＿２にセーブするため、レジスタ制御部１１は信
号Ｓｖ＿２を記憶部１４＿２に与え、データをセーブする。
次いで、サブルーチンＢのプログラム処理を実行するためにレジスタ１２では命令を順に
実行する（図中、実線矢印で表記）。そしてサブルーチンＢのプログラム処理が終わると
、中断していたサブルーチンＡを再開する（図中、点線矢印で表記）。サブルーチンＡを
再開するために、プログラムの実行情報を含むデータを記憶回路１３にロードする。記憶
部１４＿２に保持するデータを記憶回路１３にロードするため、レジスタ制御部１１は信
号Ｌｄ＿２を記憶部１４＿２に与え、データをロードする。
次いで、サブルーチンＡの中断していたプログラム処理を実行するためにレジスタ１２で
は命令を順に実行する（図中、実線矢印で表記）。そしてサブルーチンＡのプログラム処
理が終わると、中断していたメインルーチンを再開する（図中、点線矢印で表記）。メイ
ンルーチンを再開するために、プログラムの実行情報を含むデータを記憶回路１３にロー
ドする。記憶部１４＿１に保持するデータを記憶回路１３にロードするため、レジスタ制
御部１１は信号Ｌｄ＿１を記憶部１４＿１に与え、データをロードする。
また、図５（Ａ）では、中断したルーチンのデータをセーブし、再開するルーチンのデー
タをロードする構成について説明したが、他の構成とすることもできる。図５（Ｂ）に、
他の構成となる動作について説明する。図５（Ｂ）には、図５（Ａ）と同様に、メインル
ーチンのプログラム処理中に、サブルーチンＡが割り込み、さらにサブルーチンＢが割り
込む動作を示している。図５（Ａ）と図５（Ｂ）とが異なる点として、予め記憶部１４＿
１乃至記憶部１４＿３には、各ルーチンのプログラム処理を実行するためのデータがそれ
ぞれセーブされている状態として動作を行う点にある。該構成とすることで、外部のメモ
リ、例えばＳＲＡＭやＤＲＡＭのスタック領域に最初にアクセスしておき、予めデータを
セーブしておくことで、割り込み信号が入力されるタイミングでセーブ及びロードを行う
ことでルーチンを切り替えてプログラム処理を実行させることができる。従ってデータの
処理をより効率的に行うことができる。
以下、図５（Ｂ）に示す、ルーチンの割り込み信号に基づく切り替えについて説明する。
繰り返しの説明となるため、ここではメインルーチンとサブルーチンとの中断と再開につ
いて説明する。
図５（Ｂ）では、メインルーチンのプログラム処理の実行中に、割り込み信号によって、
メインルーチンが中断される際、プログラムの実行情報を含む記憶回路１３に保持するデ
ータをセーブと、サブルーチンＡを行うために、プログラムの実行情報を含むデータを記
憶回路１３にロードと、を行う。記憶回路１３に保持したデータを記憶部１４＿１にセー
ブするため、レジスタ制御部１１は信号Ｓｖ＿１を記憶部１４＿１に与え、データをセー
ブする。加えて、記憶部１４＿２に保持するデータを記憶回路１３にロードするため、レ
ジスタ制御部１１は信号Ｌｄ＿２を記憶部１４＿２に与え、データをロードする。
以上図５（Ａ）、（Ｂ）を用いて説明したように本実施の形態の半導体装置は、メインル
ーチンのプログラム処理中に、サブルーチンＡが割り込み、さらにサブルーチンＢが割り
込む動作を実行しても、中断したデータを基にプログラム処理を再開することができる。
この処理中のルーチンを再開するためのデータは、プロセッサ１０の内部で保持されるた
め、外部のメモリ、例えばＳＲＡＭやＤＲＡＭのスタック領域にアクセスしてデータをセ
ーブ又はロードすることがない。そのため、ルーチンの割り込みによって異なるルーチン
を切り替える処理を行っても、切り替えによってセーブ又はロードするデータの処理は、
メモリアクセス等のラグを生じさせることなく、効率的に行うことができる。
次いで、記憶回路１３と複数の記憶部１４＿１乃至１４＿ｎの回路の具体的な構成につい
て図６に示す。図６では、複数の記憶部１４＿１乃至１４＿ｎとして記憶部１４＿１及び
１４＿２を図示している。
図６に一例として示す記憶回路１３は、マスタースレーブ型のフリップフロップの回路構
成である。記憶回路１３は、インバータ２１，２２、トランスミッションゲート２３乃至
２７、及びＮＡＮＤ３１乃至３４を有する。ＮＡＮＤ３１、３４には、信号ＲＳＴＢが与
えられ、ＨレベルでＮＡＮＤがインバータとして機能し、Ｌレベルでハイインピーダンス
となる。なおＮＡＮＤ３２、３３には、インバータに置き換えることができる。またトラ
ンスミッションゲート２３乃至２７には、クロック信号ＣＬＫ又は信号ＬＥが与えられる
。各回路の接続情報については、図６を参照すればよい。
なお記憶回路１３が有する記憶ノードとしてノードＭＤ、ＭＤＢを図示している。ノード
ＭＤおよびノードＭＤＢは、互いに論理の異なるデータを保持する。例えば、一方のデー
タがＤａｔａであれば、他方のデータはＤａｔａ＿Ｂである。
記憶部１４＿１及び１４＿２は、図３で説明した回路構成と同様であり、説明を省略する
。なお、記憶部１４＿１が有するトランジスタ１７のゲートが接続されるノードをノード
ＮＤ＿１という。記憶部１４＿２が有するトランジスタ１７のゲートが接続されるノード
をノードＮＤ＿２という。
図７に図６に示す回路のデータのセーブを行う動作のタイミングチャートを示し、説明す
る。図７では、一例として、記憶回路１３から記憶部１４＿１にデータをセーブする動作
を説明する。図７に示すタイミングチャートでは、記憶ノードであるノードＭＤＢの信号
の変化の他、信号ＲＳＴＢ、信号ＬＥ、信号ＣＬＫｉｎ、信号Ｓｖ＿１、信号Ｌｄ＿１、
ノードＮＤ＿１の電位の変化を示す。
なお信号ＣＬＫｉｎは、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢを生成するた
めの信号である。図８（Ａ）に信号ＣＬＫｉｎを基に、クロック信号ＣＬＫ及び反転クロ
ック信号ＣＬＫＢを生成するための回路構成の一例を示す。図８（Ａ）では、インバータ
４１、４２を用いて信号を生成する。
また信号ＬＥは、データをロードする際、ノードＭＤを浮遊状態とするための動作を行う
信号である。図８（Ｂ）に信号Ｌｄ＿１、Ｌｄ＿２を基に、信号ＬＥを生成するための回
路構成の一例を示す。図８（Ｂ）では、ＮＯＲ４３を用いて信号を生成する。また、信号
ＬＥを反転した信号ＬＥＢは、図８（Ｃ）に示すようにインバータ４４を用いて生成すれ
ばよい。
図７のタイミングチャートにおいて、時刻ｔ１では、通常動作を行う際の波形、信号の状
態を示している。通常動作では、記憶回路で端子Ｄに与えられるデータをクロック信号Ｃ
ＬＫの入力に従って、端子Ｑに出力する。ノードＭＤＢでは、Ｄａｔａ＿Ｂが保持されて
いる。また、信号ＲＳＴＢ、信号ＬＥは共にＨレベルである。信号Ｓｖ＿１、信号Ｌｄ＿
１は共にＬレベルである。ノードＮＤ＿１の電位は、初期状態としてＬレベルの電位が保
持されるとしている。
次いで時刻ｔ２では、データのセーブを行う際の波形、信号の状態を示している。クロッ
ク信号ＣＬＫを固定し、信号Ｓｖ＿１をＨレベルに切り替える。図７に示す一例では、ク
ロック信号ＣＬＫをＬレベルに固定し、信号Ｓｖ＿１をＨレベルに切り替えている。信号
Ｓｖ＿１の電圧振幅は、信号Ｌｄ＿１の電圧振幅よりも大きく設定することが好ましい。
該構成とすることで、ノードＮＤ＿１に与えられるＤａｔａ＿Ｂに基づく電位がトランジ
スタの１５の閾値電圧分低下することを防ぐことができる。
次いで、時刻ｔ３では、再度通常動作を行う際の波形、信号の状態を示している。通常動
作では、記憶回路で端子Ｄに与えられるデータをクロック信号ＣＬＫの入力に従って、端
子Ｑに出力する。ノードＮＤ＿１では、時刻ｔ２でセーブしたＤａｔａ＿Ｂに対応する電
位が保持されている。また、信号ＲＳＴＢ、信号ＬＥは共にＨレベルである。信号Ｓｖ＿
１、信号Ｌｄ＿１は共にＬレベルである。
時刻ｔ３以降、信号Ｓｖ＿１はＬレベルとすることで、時刻ｔ２でノードＮＤ＿１に与え
たデータ電位に応じた電荷を保持し続けることができる。
以上の説明が、図６に示す回路のデータのセーブを行う動作のタイミングチャートである
。
次いで、図９に、図６に示す回路のデータのロードを行う動作のタイミングチャートを示
し、説明する。図９では、一例として、記憶部１４＿１から記憶回路１３にデータをロー
ドする動作を説明する。図９に示すタイミングチャートでは、記憶ノードであるノードＭ
Ｄの信号の変化の他、信号ＲＳＴＢ、信号ＬＥ、信号ＣＬＫｉｎ、信号Ｓｖ＿１、信号Ｌ
ｄ＿１、ノードＮＤ＿１の電位の変化を示す。
図９のタイミングチャートにおいて、時刻ｔ４では、通常動作を行う際の波形、信号の状
態を示している。通常動作では、記憶回路で端子Ｄに与えられるデータをクロック信号Ｃ
ＬＫの入力に従って、端子Ｑに出力する。ノードＭＤでは、ＤａｔａＡが保持されている
。また、信号ＲＳＴＢ、信号ＬＥは共にＨレベルである。信号Ｓｖ＿１、信号Ｌｄ＿１は
共にＬレベルである。ノードＮＤ＿１の電位は、図７の時刻ｔ２でセーブしたＤａｔａ＿
Ｂに対応する電位が保持されるとしている。
次いで時刻ｔ５では、データのロードを行うためのプリチャージ動作を行う状態を示して
いる。プリチャージ動作では、信号ＣＬＫｉｎをＨレベル、信号ＲＳＴＢをＬレベルとし
、ノードＭＤをＨレベルとする。
次いで時刻ｔ６では、データをロードする状態を示している。データをロードする動作で
は、信号ＬＥをＬレベルとして、ノードＭＤを浮遊状態とし、信号Ｌｄ＿１をＨレベルに
する。トランジスタ１７、１８の導通状態又は非導通状態が決まるため、ノードＭＤの電
位は、ノードＮＤ＿１の論理が反転したデータであるＤａｔａにロードされる。
次いで時刻ｔ７では、信号ＲＳＴＢをＨレベル、信号Ｌｄ＿１をＬレベルとし、そして時
刻ｔ８では、信号ＬＥをＨレベルとして、再度通常動作を行う。
以上の説明が、図６に示す回路のデータのロードを行う動作のタイミングチャートである
。
なお図９では、複数の動作を同時、例えば時刻ｔ６では信号ＬＥのＬレベルと、信号Ｌｄ
＿１をＨレベルにするタイミングを同じとして説明したが別のタイミングでもよい。例え
ば、図１０に示す時刻ｔ６、ｔ６’のように分けて動作させてもよい。他にも、時刻ｔ７
、ｔ７’のように信号ＲＳＴＢをＨレベル、信号Ｌｄ＿１をＬレベルとするタイミングを
異ならせてもよい。また、時刻ｔ８、ｔ８’のように信号ＬＥをＨレベル、信号ＣＬＫｉ
ｎを発振するタイミングを異ならせてもよい。
以上説明したように、本実施の形態で説明した半導体装置１００では、プロセッサ１０で
行うルーチンに対応させて記憶回路１３を、複数の記憶部１４＿１乃至１４＿ｎとの間で
セーブ又はロードする構成とすることで、割り込み信号によって複数のルーチンを割り込
ませてプロセッサ１０でのデータの処理を行うことができる。そして別のルーチンが割り
込んだ際、データを記憶回路１３から記憶回路１４にセーブ、記憶回路１４から記憶回路
１３にロード、することで、途中で別のルーチンを優先的に処理するために一旦処理中の
ルーチンを中断させても割り込み直前の処理中のルーチンを再開することができる。この
処理中のルーチンを再開するためのデータは、プロセッサ１０の内部で保持されるため、
外部のメモリ、例えばＳＲＡＭやＤＲＡＭのスタック領域にアクセスしてデータをセーブ
又はロードすることがない。そのため、ルーチンの割り込みによって異なるルーチンを切
り替える処理を行っても、切り替えによってセーブ又はロードするデータの処理は、メモ
リアクセス等のラグを生じさせることなく、効率的に行うことができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
（実施の形態２）
本実施の形態では、実施の形態１の図６で説明した記憶回路１３、記憶部１４＿１及び１
４＿２とは異なる回路構成の一例について説明する。
図１１には、実施の形態１の図６で説明した記憶回路１３、記憶部１４＿１及び１４＿２
とは異なる回路構成として、記憶回路１３ｘ、記憶部１４ｘ＿１及び１４ｘ＿２の回路構
成を示している。記憶回路１３ｘは、インバータ５１乃至５６、トランスミッションゲー
ト５７及び５８、ＮＡＮＤ５９、並びにトランジスタ６０乃至６４を有する。ＮＡＮＤ５
９には、信号ＲＳＴＢが与えられる。またトランスミッションゲート５７及び５８には、
クロック信号ＣＬＫが与えられる。トランジスタ６０，６１には、クロック信号ＣＬＫが
与えられる。トランジスタ６２には、信号ＬＥＢが与えられる。トランジスタ６３，６４
には、信号ＬＲＳＴが与えられる。各回路の接続情報については、図１１を参照すればよ
い。
なお記憶回路１３ｘが有する記憶ノードとしてノードＭＤ、ＭＤＢを図示している。ノー
ドＭＤおよびノードＭＤＢは、互いに論理の異なるデータを保持する。例えば、一方のデ
ータがＤａｔａであれば、他方のデータはＤａｔａ＿Ｂである。なお信号ＬＲＳＴは、ノ
ードＭＤ、ＭＤＢの電位を初期化するための信号である。初期化は、ノードＭＤとＭＤＢ
とをグラウンド電位とすること、あるいは互いのノードを平衡状態とすることで行われる
。
記憶部１４ｘ＿１及び１４ｘ＿２は、トランジスタ６５、６６、及び容量素子６７，６８
を有する。トランジスタ６５、６６のゲートには、信号ＳＬ＿１、信号ＳＬ＿２が与えら
れる。信号ＳＬ＿１、信号ＳＬ＿２は、記憶回路１３ｘと複数の記憶部１４ｘ＿１乃至１
４ｘ＿ｎとの間でデータのセーブ又はロードを行うための信号であり、実施の形態１で説
明した信号Ｓｖ＿１乃至Ｓｖ＿ｎと信号Ｌｄ＿１乃至Ｌｄ＿ｎとの役割を兼ねる信号であ
る。各回路の接続情報については、図１１を参照すればよい。なお、記憶部１４ｘ＿１が
有するトランジスタ６５、６６のソース又はドレインの一方が接続されるノードをノード
ＮＲ＿１、ノードＮＲＢ＿１という。
なお信号ＣＬＫｉｎは、上記実施の形態１で説明した信号ＣＬＫｉｎと同様である。すな
わち図８（Ａ）で説明したように、信号ＣＬＫｉｎは、クロック信号ＣＬＫ及び反転クロ
ック信号ＣＬＫＢを生成するための信号である。
なおトランジスタ６５、６６は、オフ電流が小さいことが好ましい。オフ電流が小さいト
ランジスタとしては、ＯＳトランジスタであることが好ましい。なお回路図においてトラ
ンジスタ６５、６６は、ＯＳトランジスタであることを明示するために、回路記号に「Ｏ
Ｓ」の記載を付している。
図１２に図１１に示す回路のデータのセーブを行う動作のタイミングチャートを示し、説
明する。図１２では、一例として、記憶回路１３ｘから記憶部１４ｘ＿１にデータをセー
ブする動作を説明する。図１２に示すタイミングチャートでは、記憶ノードであるノード
ＭＤ（ＭＤＢ）の信号の変化の他、信号ＲＳＴＢ、信号ＬＥＢ、信号ＣＬＫｉｎ、信号Ｓ
Ｌ＿１、信号ＬＲＳＴ、ノードＮＲ＿１（ＮＲＢ＿１）の電位の変化を示す。
図１２のタイミングチャートにおいて、時刻Ｔ１では、通常動作を行う際の波形、信号の
状態を示している。通常動作では、記憶回路で端子Ｄに与えられるデータをクロック信号
ＣＬＫの入力に従って、端子Ｑ、端子ＱＢに出力する。ノードＭＤでは、Ｄａｔａが保持
されている。また、信号ＲＳＴＢはＨレベル、信号ＬＥＢはＬレベルである。信号ＳＬ＿
１はＬレベルである。信号ＬＲＳＴはＬレベルである。ノードＮＲ＿１の電位は、初期状
態としてＬレベルの電位が保持されるとしている。
次いで時刻Ｔ２では、データのセーブを行う際の波形、信号の状態を示している。クロッ
ク信号ＣＬＫをＨレベル、あるいはＬレベルに固定し、信号ＳＬ＿１をＨレベルに切り替
える。信号ＳＬ＿１の電圧振幅は、他の信号の電圧振幅よりも大きく設定することが好ま
しい。該構成とすることで、ノードＮＲ＿１、ＮＲＢ＿１に与えられるＤａｔａ、Ｄａｔ
ａ＿Ｂに基づく電位がトランジスタの６５、６６の閾値電圧分低下することを防ぐことが
できる。
次いで、時刻Ｔ３では、再度通常動作を行う際の波形、信号の状態を示している。通常動
作では、記憶回路で端子Ｄに与えられるデータをクロック信号ＣＬＫの入力に従って、端
子Ｑ、端子ＱＢに出力する。ノードＮＲ＿１、ＮＲＢ＿１では、時刻Ｔ２でセーブしたＤ
ａｔａ、Ｄａｔａ＿Ｂに対応する電位が保持されている。また、信号ＲＳＴＢはＨレベル
、信号ＬＥＢはＬレベルである。信号ＳＬ＿１はＬレベルである。信号ＬＲＳＴはＬレベ
ルである。
時刻Ｔ３以降、信号ＳＬ＿１はＬレベルとすることで、時刻Ｔ２でノードＮＲ＿１、ＮＲ
Ｂ＿１に与えたデータ電位に応じた電荷を保持し続けることができる。
以上の説明が、図１１に示す回路のデータのセーブを行う動作のタイミングチャートであ
る。
次いで、図１３に、図１１に示す回路のデータのロードを行う動作のタイミングチャート
を示し、説明する。図１３では、一例として、記憶部１４ｘ＿１から記憶回路１３ｘにデ
ータをロードする動作を説明する。図１３に示すタイミングチャートでは、記憶ノードで
あるノードＭＤ（ＭＤＢ）の信号の変化の他、信号ＲＳＴＢ、信号ＬＥＢ、信号ＣＬＫｉ
ｎ、信号ＳＬ＿１、信号ＬＲＳＴ、ノードＮＲ＿１（ＮＲＢ＿１）の電位の変化を示す。
図１３のタイミングチャートにおいて、時刻Ｔ４では、通常動作を行う際の波形、信号の
状態を示している。通常動作では、記憶回路で端子Ｄに与えられるデータをクロック信号
ＣＬＫの入力に従って、端子Ｑ、端子ＱＢに出力する。ノードＭＤでは、ＤａｔａＡが保
持されている。また、信号ＲＳＴＢはＨレベル、信号ＬＥＢはＬレベルである。信号ＳＬ
＿１はＬレベルである。信号ＬＲＳＴはＬレベルである。ノードＮＲ＿１の電位は、図１
２の時刻Ｔ２でセーブしたＤａｔａに対応する電位が保持されるとしている。
次いで時刻Ｔ５では、信号ＣＬＫｉｎをＬレベルとし、時刻Ｔ６では、信号ＬＥＢをＨレ
ベルとする。トランジスタ６０、６１が非導通状態となり、インバータ５３，５４への電
源電圧の供給を停止する。そのため、ノードＭＤ，ＭＤＢは、浮遊状態となる。
次いで時刻Ｔ７では、信号ＬＲＳＴをＨレベルとし、時刻Ｔ８では、信号ＬＲＳＴをＬレ
ベルとする。トランジスタ６３、６４が導通状態となり、その後非導通状態となる。ノー
ドＭＤ，ＭＤＢは、共にグラウンド電位となる。
次いで時刻Ｔ９、時刻Ｔ１０では、データをロードする。データをロードする動作では、
信号ＳＬ＿１をＨレベルとして、その後Ｌレベルとする。トランジスタの６５、６６は導
通状態となり、その後非導通状態となる。そのため、ノードＭＤとノードＮＲ＿１との間
，ノードＭＤＢとノードＮＲＢ＿１との間で電荷が移動する。ノードＮＲ＿１又はノード
ＮＲＢ＿１は、一方がＨレベル、他方がＬレベルの電位に応じた電荷を保持している。そ
のため、ノードＭＤとノードＭＤＢとでは、電位差が生じる。この電位差が生じた状態で
、時刻Ｔ１１では、信号ＬＥＢをＬレベルとする。インバータ５３，５４への電源電圧の
供給を再開され、ノードＭＤ，ＭＤＢは、データがロードされる。そして時刻Ｔ１２では
、信号ＬＥをＨレベルとして、再度通常動作を行う。
以上の説明が、図１１に示す回路のデータのロードを行う動作のタイミングチャートであ
る。
なお図１１では、初期化の動作によってノードＭＤ，ＭＤＢを共にグラウンド電位とする
回路構成について示したが、他の構成とすることもできる。例えば、互いのノードを平衡
状態とすることで初期化の動作を行う構成としてもよい。
ノードＭＤ，ＭＤＢを平衡状態とするための回路構成としては、図１４の回路構成を一例
として挙げることができる。図１４に示す記憶回路１３ｙは、ノードＭＤ，ＭＤＢを平衡
状態とするためのトランジスタ６９を有する。トランジスタ６９は、ゲートに信号ＬＲＳ
Ｔが与えられ、図１２及び図１３で説明した動作によってデータのセーブ及びロードを行
うことができる。
以上説明したように、本実施の形態で説明した記憶回路１３、記憶部１４＿１及び１４＿
２では、実施の形態１の構成と同様に、ルーチンの割り込みによって異なるルーチンを切
り替える処理を行っても、切り替えによってセーブ又はロードするデータの処理は、メモ
リアクセス等のラグを生じさせることなく、効率的に行うことができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
（実施の形態３）
本実施の形態では、半導体装置の応用形態の一例について説明する。
本発明の一態様に係る半導体装置の構成を一例として図１５に示す。図１５に示す半導体
装置１００Ａは、レジスタ制御部１０１、プロセッサ１０２、キャッシュ１０９、バスイ
ンターフェース１１０、及びデバッグインターフェース１１１を有する。さらに、プロセ
ッサ１０２は、制御装置１０３、ＰＣ（プログラムカウンタ）１０４、パイプラインレジ
スタ１０５、パイプラインレジスタ１０６、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ）１０７、及びレジスタファイル１０８を有する。本発明の一態様にかかる半
導体装置は、パイプラインレジスタ１０５、パイプラインレジスタ１０６、レジスタファ
イル１０８や、その他の回路に含まれるレジスタ、フリップフロップ等に用いることがで
きる。
制御装置１０３は、レジスタ制御部１０１、ＰＣ１０４、パイプラインレジスタ１０５、
パイプラインレジスタ１０６、ＡＬＵ１０７、レジスタファイル１０８、キャッシュ１０
９、バスインターフェース１１０、及びデバッグインターフェース１１１の動作を統括的
に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコ
ードし、実行する機能を有する。
ＡＬＵ１０７は、四則演算、論理演算などの各種演算処理を行う機能を有する。
そして、制御装置１０３には、制御装置１０３において実行される複数の命令で構成され
るアプリケーションなどのプログラムと、ＡＬＵ１０７における演算処理に用いられるデ
ータとを、記憶する機能を有するメインメモリが設けられている。
キャッシュ１０９は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ
１０４は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。パイプ
ラインレジスタ１０５は、制御装置１０３で用いられる命令（プログラム）のうち、使用
頻度の高い命令を一時的に記憶しておく機能を有する。なお、図１５では図示していない
が、半導体装置１００には、キャッシュ１０９の動作を制御するキャッシュコントローラ
が設けられている。
レジスタファイル１０８は、汎用レジスタを含む複数のレジスタを有しており、制御装置
１０３のメインメモリから読み出されたデータ、ＡＬＵ１０７の演算処理の途中で得られ
たデータ、或いはＡＬＵ１０７の演算処理の結果得られたデータ、などを記憶することが
できる。
パイプラインレジスタ１０６は、ＡＬＵ１０７の演算処理の途中で得られたデータ、或い
はＡＬＵ１０７の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレ
ジスタである。また、アプリケーションなどのプログラムを一時的に記憶する機能を有し
ていても良い。
バスインターフェース１１０は、半導体装置１００Ａと半導体装置の外部にある各種装置
との間におけるデータの経路としての機能を有する。デバッグインターフェース１１１は
、デバッグの制御を行うための命令を半導体装置１００Ａに入力するための信号の経路と
しての機能を有する。バスインターフェース１１０とデバッグインターフェース１１１に
は、それぞれにレジスタが付設されている。
レジスタ制御部１０１は、割り込み信号に従って、パイプラインレジスタ１０５、パイプ
ラインレジスタ１０６、レジスタファイル１０８等が有する記憶回路１３と複数の記憶部
１４＿１乃至１４＿ｎとの間でデータのセーブ又はロードを行うための信号を出力するた
めの機能を有する回路である。データのセーブ又はロードを行うための信号は、信号Ｓｖ
＿１乃至Ｓｖ＿ｎ及び信号Ｌｄ＿１乃至Ｌｄ＿ｎであり、詳細な説明については、実施の
形態１で行った説明と同様であり、ここでは割愛する。
上記構成を有する半導体装置１００Ａにおける、記憶回路１３と複数の記憶部１４＿１乃
至１４＿ｎとの間でデータのセーブ又はロードを行う動作の流れについて、一例を挙げて
説明する。
まず、割り込み信号がレジスタ制御部１０１に与えられる。レジスタ制御部１０１は、複
数の記憶部１４＿１乃至１４＿ｎのうちプログラム処理を実行中のルーチンに対応する記
憶部に、記憶回路１３に保持したデータをセーブする。そして必要に応じて、割り込み処
理によって優先的に実行されるルーチンのプログラム処理を実行する。このとき、必要に
応じて、複数の記憶部１４＿１乃至１４＿ｎのうち対応する記憶部から、記憶回路１３に
データをロードしてもよい。そして、優先させたルーチンが完了した後、前のルーチンの
プログラム処理を実行するために、データをロードする。
この処理中のルーチンを再開するためのデータは、プロセッサ１０２の内部で保持される
ため、外部のメモリ、例えばＳＲＡＭやＤＲＡＭのスタック領域にアクセスしてデータを
セーブ又はロードすることがない。そのため、ルーチンの割り込みによって異なるルーチ
ンを切り替える処理を行っても、切り替えによってセーブ又はロードするデータの処理は
、メモリアクセス等のラグを生じさせることなく、効率的に行うことができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
（実施の形態４）
本実施の形態では、半導体装置が有するトランジスタの断面構造の一例について説明する
。
図１６に、半導体装置の断面構造の一例を示す。図１６では、実施の形態１の図４（Ａ）
に示したトランジスタ１５、容量素子１６、トランジスタ１７及びトランジスタ１８の断
面構造を、一例として示す。
なお、図１６では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１５と、容
量素子１６とが、単結晶のシリコン基板にチャネル形成領域を有する、ｎチャネル型のト
ランジスタ１７及びトランジスタ１８上に形成されている場合を例示している。
トランジスタ１７及びトランジスタ１８は、非晶質、微結晶、多結晶または単結晶である
、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有
していても良い。或いは、トランジスタ１７及びトランジスタ１８は、酸化物半導体膜ま
たは酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが
酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トラン
ジスタ１５はトランジスタ１７及びトランジスタ１８上に積層されていなくとも良く、全
てのトランジスタは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ１７及びトランジスタ１８を形成する場合、当該薄
膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶
質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シ
リコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコ
ンなどを用いることができる。
トランジスタ１７及びトランジスタ１８が形成される半導体基板４００は、例えば、シリ
コン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１
６では、単結晶シリコン基板を半導体基板４００として用いる場合を例示している。
また、トランジスタ１７及びトランジスタ１８は、素子分離法により電気的に分離されて
いる。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃ
ｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１６では、トレンチ分離法を用い
てトランジスタ１７及びトランジスタ１８を電気的に分離する場合を例示している。具体
的に、図１６では、半導体基板４００にエッチング等によりトレンチを形成した後、酸化
珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域４０１に
より、トランジスタ１７及びトランジスタ１８を素子分離させる場合を例示している。
トランジスタ１７及びトランジスタ１８上には、絶縁膜４１１が設けられている。絶縁膜
４１１には開口部が形成されている。そして、絶縁膜４１１上には、上記開口部において
、トランジスタ１７及びトランジスタ１８のソースまたはドレインにそれぞれ接続されて
いる複数の導電膜４１２と、トランジスタ１８のゲート４２８Ａと同層にある導電膜４２
８Ｂに接続されている導電膜４２９が設けられている。
絶縁膜４１１上には絶縁膜４１４が設けられている。そして、絶縁膜４１４上には、酸素
、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４１５が設けられている。絶縁
膜４１５は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、
より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す
絶縁膜４１５として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム
、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化
窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す
絶縁膜４１５として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる
。
絶縁膜４１５上には絶縁膜４１６が設けられており、絶縁膜４１６上にはトランジスタ１
５が設けられている。
トランジスタ１５は、絶縁膜４１６上の酸化物半導体膜４２０と、酸化物半導体膜４２０
に接続され、ソースまたはドレインとしての機能を有する導電膜４２１及び導電膜４２２
と、酸化物半導体膜４２０、導電膜４２１及び導電膜４２２上の絶縁膜４２３と、絶縁膜
４２３を間に挟んで酸化物半導体膜４２０と重なる導電膜４２４と、を有する。そして、
絶縁膜４１４乃至絶縁膜４１６には開口部が設けられており、導電膜４２２は、上記開口
部において、導電膜４２９に接続されている、絶縁膜４１１上の導電膜４１２に接続され
ている。
また、導電膜４２２上には絶縁膜４２７が設けられており、絶縁膜４２７上には、導電膜
４２２と重なる導電膜４２５が設けられている。導電膜４２２と、絶縁膜４２７と、導電
膜４２５とが重なり合う部分が、容量素子１６として機能する。
トランジスタ１５、容量素子１６上には、絶縁膜４２６が設けられている。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置に用いることのできるトランジスタ
の一例について説明する。特に本実施の形態では、図１６で説明したトランジスタ１５の
一例について説明する。酸化物半導体膜にチャネル形成領域を有するトランジスタ１５は
、オフ電流が小さいため、データに対応する電荷の保持期間を長くすることができる。
図１７に、酸化物半導体膜にチャネル形成領域を有するトランジスタ１５の構成を、一例
として示す。図１７（Ａ）には、トランジスタ１５の上面図を示す。なお、図１７（Ａ）
では、トランジスタ１５のレイアウトを明確にするために、各種の絶縁膜を省略している
。また、図１７（Ａ）に示した上面図の、一点鎖線Ａ１－Ａ２における断面図を図１７（
Ｂ）に示し、一点鎖線Ａ３－Ａ４における断面図を図１７（Ｃ）に示す。
図１７に示すように、トランジスタ１５は、絶縁膜８１上において順に積層された酸化物
半導体膜８２ａ及び酸化物半導体膜８２ｂと、酸化物半導体膜８２ｂに電気的に接続され
、ソース電極またはドレイン電極としての機能を有する導電膜８３及び導電膜８４と、酸
化物半導体膜８２ｂ、導電膜８３及び導電膜８４上の酸化物半導体膜８２ｃと、絶縁膜と
しての機能を有し、なおかつ酸化物半導体膜８２ｃ上に位置する絶縁膜８５と、ゲート電
極としての機能を有し、なおかつ絶縁膜８５上において酸化物半導体膜８２ａ乃至酸化物
半導体膜８２ｃと重なる導電膜８６とを有する。
また、トランジスタ１５の、具体的な構成の別の一例を、図１８に示す。図１８（Ａ）に
は、トランジスタ１５の上面図を示す。なお、図１８（Ａ）では、トランジスタ１５のレ
イアウトを明確にするために、各種の絶縁膜を省略している。また、図１８（Ａ）に示し
た上面図の、一点鎖線Ａ１－Ａ２における断面図を図１８（Ｂ）に示し、一点鎖線Ａ３－
Ａ４における断面図を図１８（Ｃ）に示す。
図１８に示すように、トランジスタ１５は、絶縁膜８１上において順に積層された酸化物
半導体膜８２ａ乃至酸化物半導体膜８２ｃと、酸化物半導体膜８２ｃに電気的に接続され
、ソース電極またはドレイン電極としての機能を有する導電膜８３及び導電膜８４と、絶
縁膜としての機能を有し、なおかつ酸化物半導体膜８２ｃ、導電膜８３及び導電膜８４上
に位置する絶縁膜８５と、ゲート電極としての機能を有し、なおかつ絶縁膜８５上におい
て酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃと重なる導電膜８６とを有する。
また、トランジスタ１５の具体的な構成の別の一例を、図２１に示す。図２１（Ａ）には
、トランジスタ１５の上面図を示す。なお、図２１（Ａ）では、トランジスタ１５のレイ
アウトを明確にするために、各種の絶縁膜を省略している。また、図２１（Ａ）に示した
上面図の、一点鎖線Ａ１－Ａ２における断面図を図２１（Ｂ）に示し、一点鎖線Ａ３－Ａ
４における断面図を図１８（Ｃ）に示す。
図２１に示すように、トランジスタ１５は、絶縁膜８１上において順に積層された酸化物
半導体膜８２ａ乃至酸化物半導体膜８２ｃと、酸化物半導体膜８２ｃに電気的に接続され
、ソース電極またはドレイン電極としての機能を有する層８９及び層９０、並びに導電膜
８３及び導電膜８４と、絶縁膜としての機能を有し、なおかつ酸化物半導体膜８２ｃ、導
電膜８３及び導電膜８４上に位置する絶縁膜８５と、ゲート電極としての機能を有し、な
おかつ絶縁膜８５上において酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃと重なる導
電膜８６とを有する。
層８９及び層９０としては、酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃ等との間に
ショットキー障壁を形成しない機能を有する層である。このような層としては、例えば、
透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体がある。より具体的に
は、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム
、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含
む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素
を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよ
びニオブを含む層などを用いればよい。または、これらの層が水素、炭素、窒素、シリコ
ン、ゲルマニウムまたはアルゴンを含んでも構わない。層８９及び層９０を有する構成と
することで、トランジスタのオン特性を向上させることができる。
なお、図１７及び図１８では、積層された酸化物半導体膜８２ａ乃至酸化物半導体膜８２
ｃを用いるトランジスタ１５の構成を例示している。トランジスタ１５が有する酸化物半
導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物
半導体膜で構成されていても良い。
酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃが順に積層されている半導体膜をトラン
ジスタ１５が有する場合、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃは、酸化物半
導体膜８２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端
のエネルギーが酸化物半導体膜８２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．
１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下また
は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜８２ｂは、
少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ１５が有する場合、ゲート電極に電圧を印加すること
で、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化
物半導体膜８２ｂにチャネル領域が形成される。即ち、酸化物半導体膜８２ｂと絶縁膜８
５との間に酸化物半導体膜８２ｃが設けられていることによって、絶縁膜８５と離隔して
いる酸化物半導体膜８２ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜８２ｃは、酸化物半導体膜８２ｂを構成する金属元素の少なくとも
１つをその構成要素に含むため、酸化物半導体膜８２ｂと酸化物半導体膜８２ｃの界面で
は、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにく
いため、トランジスタ１５の電界効果移動度が高くなる。
また、酸化物半導体膜８２ｃとして酸化ガリウムを用いる場合、酸化物半導体膜８２ｂ中
のＩｎが絶縁膜８５に拡散するのを防ぐことができるので、トランジスタ１５のリーク電
流を低減することができる。
また、酸化物半導体膜８２ｂと酸化物半導体膜８２ａの界面に界面準位が形成されると、
界面近傍の領域にもチャネル領域が形成されるために、トランジスタ１５の閾値電圧が変
動してしまう。しかし、酸化物半導体膜８２ａは、酸化物半導体膜８２ｂを構成する金属
元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜８２ｂと酸化物半導体
膜８２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジス
タ１５の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れ
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導
体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリア
がトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不
純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半
導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各
膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（５×１０－７Ｐａ乃至１×１０－４Ｐａ程度まで）することが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、－４０℃以下、好ましくは－８０℃以下、より好ましくは－
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜８２ｂがＩｎ
－Ｍ－Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半
導体膜８２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：
Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以
上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であること
が好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜８２ｂとし
て後述するＣＡＡＣ－ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の
代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
具体的に、酸化物半導体膜８２ａ、酸化物半導体膜８２ｃがＩｎ－Ｍ－Ｚｎ酸化物（Ｍは
、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜８２ａ、酸化物半
導体膜８２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：
Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は
、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を
１以上６以下とすることで、酸化物半導体膜８２ａ、酸化物半導体膜８２ｃとしてＣＡＡ
Ｃ－ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、
Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：
６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃの厚さは、３ｎｍ以上１００ｎｍ
以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜８２ｂの厚さは
、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ま
しくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜８２ａ乃至酸化物半導体膜８２ｃは、非晶
質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導
体膜８２ｂが結晶質であることにより、トランジスタ１５に安定した電気的特性を付与す
ることができるため、酸化物半導体膜８２ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ１５の半導体膜のうち、ゲート電極と重なり
、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、
チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜８２ａ及び酸化物半導体膜８２ｃとして、スパッタリング法によ
り形成したＩｎ－Ｇａ－Ｚｎ酸化物膜を用いる場合、酸化物半導体膜８２ａ及び酸化物半
導体膜８２ｃの成膜には、Ｉｎ－Ｇａ－Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原
子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとし
てアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基
板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜８２ｂをＣＡＡＣ－ＯＳ膜とする場合、酸化物半導体膜８２ｂの成
膜には、Ｉｎ－Ｇａ－Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む
多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴ
ンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温
度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導
体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電
圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０－１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてス
ズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を
有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有すること
が好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｚｎ酸化物などは、炭化シ
リコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法によ
り電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといっ
た利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上
記Ｉｎ－Ｇａ－Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製
することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ－Ｚｎ酸化物、Ｓｎ－Ｚｎ酸化物、Ａｌ－Ｚｎ酸化物、Ｚｎ－Ｍｇ酸化物、Ｓｎ－Ｍｇ
酸化物、Ｉｎ－Ｍｇ酸化物、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｇａ－Ｚｎ酸化物（ＩＧＺＯとも
表記する）、Ｉｎ－Ａｌ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｚｎ酸化物、Ｓｎ－Ｇａ－Ｚｎ酸化
物、Ａｌ－Ｇａ－Ｚｎ酸化物、Ｓｎ－Ａｌ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ｚｎ酸化物、Ｉｎ
－Ｌａ－Ｚｎ酸化物、Ｉｎ－Ｐｒ－Ｚｎ酸化物、Ｉｎ－Ｎｄ－Ｚｎ酸化物、Ｉｎ－Ｃｅ－
Ｚｎ酸化物、Ｉｎ－Ｓｍ－Ｚｎ酸化物、Ｉｎ－Ｅｕ－Ｚｎ酸化物、Ｉｎ－Ｇｄ－Ｚｎ酸化
物、Ｉｎ－Ｔｂ－Ｚｎ酸化物、Ｉｎ－Ｄｙ－Ｚｎ酸化物、Ｉｎ－Ｈｏ－Ｚｎ酸化物、Ｉｎ
－Ｅｒ－Ｚｎ酸化物、Ｉｎ－Ｔｍ－Ｚｎ酸化物、Ｉｎ－Ｙｂ－Ｚｎ酸化物、Ｉｎ－Ｌｕ－
Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ａ
ｌ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ酸化物
、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味
であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を
含んでいてもよい。Ｉｎ－Ｇａ－Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を
十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ－Ｓｎ－Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら
、Ｉｎ－Ｇａ－Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げる
ことができる。
また、トランジスタ１５において、ソース電極及びドレイン電極に用いられる導電性材料
によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜
くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する
領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはド
レイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間に
おけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されるこ
とで、トランジスタ１５の移動度及びオン電流を高めることができ、それにより、トラン
ジスタ１５を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される
領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、よ
り形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ１５に用いる場合、ｎ
型化される領域は、チャネル領域となる酸化物半導体膜８２ｂにまで達していることが、
トランジスタ１５の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好
ましい。
絶縁膜８１は、加熱により上記酸素の一部を酸化物半導体膜８２ａ乃至酸化物半導体膜８
２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜８１は、欠陥が
少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリン
グボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ
３以下であることが好ましい。
絶縁膜８１は、加熱により上記酸素の一部を酸化物半導体膜８２ａ乃至酸化物半導体膜８
２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニ
ウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化
ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸
化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜８１は、プラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング
法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。
なお、図１７及び図１８に示すトランジスタ１５は、チャネル領域が形成される酸化物半
導体膜８２ｂの端部のうち、導電膜８３及び導電膜８４とは重ならない端部、言い換える
と、導電膜８３及び導電膜８４が位置する領域とは異なる領域に位置する端部と、導電膜
８６とが、重なる構成を有する。酸化物半導体膜８２ｂの端部は、当該端部を形成するた
めのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、
フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物
半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、
酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図１７及び図１８に示すト
ランジスタ１５では、導電膜８３及び導電膜８４とは重ならない酸化物半導体膜８２ｂの
端部と、導電膜８６とが重なるため、導電膜８６の電位を制御することにより、当該端部
にかかる電界を制御することができる。よって、酸化物半導体膜８２ｂの端部を介して導
電膜８３と導電膜８４の間に流れる電流を、導電膜８６に与える電位によって制御するこ
とができる。このようなトランジスタ１５の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎ
ｅｌ（Ｓ－Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ－Ｃｈａｎｎｅｌ構造の場合、トランジスタ１５がオフとなるような電位を
導電膜８６に与えたときは、当該端部を介して導電膜８３と導電膜８４の間に流れるオフ
電流を小さく抑えることができる。そのため、トランジスタ１５では、大きなオン電流を
得るためにチャネル長を短くし、その結果、酸化物半導体膜８２ｂの端部における導電膜
８３と導電膜８４の間の長さが短くなっても、トランジスタ１５のオフ電流を小さく抑え
ることができる。よって、トランジスタ１５は、チャネル長を短くすることで、オンのと
きには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることが
できる。
また、具体的に、Ｓ－Ｃｈａｎｎｅｌ構造の場合、トランジスタ１５がオンとなるような
電位を導電膜８６に与えたときは、当該端部を介して導電膜８３と導電膜８４の間に流れ
る電流を大きくすることができる。当該電流は、トランジスタ１５の電界効果移動度とオ
ン電流の増大に寄与する。そして、酸化物半導体膜８２ｂの端部と、導電膜８６とが重な
ることで、酸化物半導体膜８２ｂにおいてキャリアの流れる領域が、絶縁膜８５に近い酸
化物半導体膜８２ｂの界面近傍のみでなく、酸化物半導体膜８２ｂの広い範囲においてキ
ャリアが流れるため、トランジスタ１５におけるキャリアの移動量が増加する。この結果
、トランジスタ１５のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的に
は電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。
なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値では
なく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移
動度である。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ－Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔ
ｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察する
と、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認
することができない。そのため、ＣＡＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の
低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ－ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ膜
の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ－ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ－ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
－８０℃以下、好ましくは－１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーシ
ョンが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
ターゲットの一例として、Ｉｎ－Ｇａ－Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ－Ｇａ
－Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定
のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１
、８：４：３、３：１：１、１：１：１、４：２：３、４：２：４．１または３：１：２
である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによっ
て適宜変更すればよい。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカ
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下
、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とす
るとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１
０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以
下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーが
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値
は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特
性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
（実施の形態６）
本実施の形態では、本発明の一態様に係る半導体装置を有するチップの一例、及び電子機
器のモジュールの一例について説明する。
図１９（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表
す斜視図を示す。
図１９（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ
７５１が、ワイヤボンディング法により、インターポーザ７５０上の端子７５２と接続さ
れている。端子７５２は、インターポーザ７５０のチップ７５１がマウントされている面
上に配置されている。そしてチップ７５１はモールド樹脂７５３によって封止されていて
も良いが、各端子７５２の一部が露出した状態で封止されるようにする。
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図１９（Ｂ）に
示す。
図１９（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８
０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８０
０に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）
、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイ
ヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払
い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２０に示す
。
図２０（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機が有す
る各種集積回路に用いることができる。なお、図２０（Ａ）に示した携帯型ゲーム機は、
２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示
部の数は、これに限定されない。
図２０（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５
における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成と
しても良い。本発明の一態様に係る半導体装置は、携帯情報端末が有する各種集積回路に
用いることができる。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一
方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお
、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することが
できる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子
を表示装置の画素部に設けることでも、付加することができる。
図２０（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に
係る半導体装置は、ノート型パーソナルコンピュータが有する各種集積回路に用いること
ができる。
図２０（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。本発明の一態様に係る半導体装置は、電気冷凍冷蔵庫が有する各種
集積回路に用いることができる。
図２０（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。本発明の一態様に係る半導体装置は、ビデオカメラが有する
各種集積回路に用いることができる。そして、第１筐体５８０１と第２筐体５８０２とは
、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角
度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部
５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える
構成としても良い。
図２０（Ｆ）は自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、
ライト５１０４等を有する。本発明の一態様に係る半導体装置は、自動車が有する各種集
積回路に用いることができる。
Ｌｄ＿ｎ 信号
Ｌｄ＿１ 信号
Ｌｄ＿２ 信号
Ｄ 端子
Ｑ 端子
ＱＢ 端子
ＣＬＫ クロック信号
ＣＬＫＢ 反転クロック信号
ＣＬＫｉｎ 信号
ＬＥ 信号
ＬＥＢ 信号
ＲＳＴＢ 信号
ＬＲＳＴ 信号
ＮＡ ノード
ＮＤ ノード
ＭＤ ノード
ＭＤＢ ノード
ＮＤ＿１ ノード
ＮＤ＿２ ノード
ＮＲ＿１ ノード
ＮＲＢ＿１ ノード
ＳＬ＿１ 信号
Ｓｖ＿ｎ 信号
Ｓｖ＿１ 信号
Ｓｖ＿２ 信号
ｔ１ 時刻
ｔ２ 時刻
ｔ３ 時刻
ｔ４ 時刻
ｔ５ 時刻
ｔ６ 時刻
ｔ７ 時刻
ｔ８ 時刻
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ８ 時刻
Ｔ９ 時刻
Ｔ１１ 時刻
Ｔ１２ 時刻
１０ プロセッサ
１０＿Ａ プロセッサ
１１ レジスタ制御部
１２ レジスタ
１２＿Ｎ レジスタ
１２＿１ レジスタ
１３ 記憶回路
１３ｘ 記憶回路
１３ｙ 記憶回路
１４ 記憶回路
１４＿Ｂ 記憶部
１４＿ｎ 記憶部
１４＿１ 記憶部
１４＿２ 記憶部
１４＿３ 記憶部
１４ｘ＿１ 記憶部
１５ トランジスタ
１６ 容量素子
１７ トランジスタ
１８ トランジスタ
２１ インバータ
２２ インバータ
２３ トランスミッションゲート
２４ トランスミッションゲート
２５ トランスミッションゲート
２６ トランスミッションゲート
２７ トランスミッションゲート
３１ ＮＡＮＤ
３２ ＮＡＮＤ
３３ ＮＡＮＤ
３４ ＮＡＮＤ
４１ インバータ
４２ インバータ
４３ ＮＯＲ
４４ インバータ
５１ インバータ
５２ インバータ
５３ インバータ
５４ インバータ
５５ インバータ
５６ インバータ
５７ トランスミッションゲート
５８ トランスミッションゲート
５９ ＮＡＮＤ
６０ トランジスタ
６１ トランジスタ
６２ トランジスタ
６３ トランジスタ
６４ トランジスタ
６５ トランジスタ
６６ トランジスタ
６７ 容量素子
６８ 容量素子
６９ トランジスタ
８１ 絶縁膜
８２ａ 酸化物半導体膜
８２ｂ 酸化物半導体膜
８２ｃ 酸化物半導体膜
８３ 導電膜
８４ 導電膜
８５ 絶縁膜
８６ 導電膜
８９ 層
９０ 層
１００ 半導体装置
１００Ａ 半導体装置
１０１ レジスタ制御部
１０２ プロセッサ
１０３ 制御装置
１０４ ＰＣ
１０５ パイプラインレジスタ
１０６ パイプラインレジスタ
１０７ ＡＬＵ
１０８ レジスタファイル
１０９ キャッシュ
１１０ バスインターフェース
１１１ デバッグインターフェース
３５０ インターポーザ
３５１ チップ
３５２ 端子
３５３ モールド樹脂
４００ 半導体基板
４０１ 素子分離領域
４１１ 絶縁膜
４１２ 導電膜
４１４ 絶縁膜
４１５ 絶縁膜
４１６ 絶縁膜
４２０ 酸化物半導体膜
４２１ 導電膜
４２２ 導電膜
４２３ 絶縁膜
４２４ 導電膜
４２５ 導電膜
４２６ 絶縁膜
４２７ 絶縁膜
４２８ ゲート
４２９ 導電膜
８００ パネル
８０１ プリント配線基板
８０２ パッケージ
８０３ ＦＰＣ
８０４ バッテリー
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (2)

  1. レジスタ制御部と、プロセッサと、を有する半導体装置であって、
    前記プロセッサは、レジスタを有し、
    前記レジスタは、第１の回路と、第２の回路と、を有し、
    前記第１の回路は、前記プロセッサの演算処理によって得られたデータを保持することができる機能を有し、
    前記第２の回路は、複数の記憶部を有し、
    前記記憶部は、異なるルーチンごとに、前記プロセッサの演算処理によって得られたデータを保持することができる機能を有し、
    前記レジスタ制御部は、前記複数の記憶部に第１の信号と第２の信号とを出力する機能を有し、
    前記レジスタ制御部は、前記ルーチンを切り替える毎に、前記第１の回路に保持したデータを、前記第２の回路の前記ルーチンに対応する前記複数の記憶部のいずれか一に保持させることができる機能を有し、
    前記レジスタ制御部は、前記ルーチンを切り替える毎に、前記第２の回路の前記ルーチンに対応する前記複数の記憶部のいずれか一に保持したデータを、前記第１の回路に保持させることができる機能を有し、
    前記複数の記憶部の各々は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の回路と直接接続され、
    前記容量の一方の電極は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１の回路と直接接続され、
    前記第２のトランジスタのゲートは、前記容量の一方の電極と電気的に接続され、
    前記第１の信号は、前記第１のトランジスタのゲートに出力され、
    前記第１のトランジスタ乃至前記第３のトランジスタの各々は、チャネル形成領域に酸化物半導体膜を用い、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有する半導体装置。
  2. 請求項１において、
    前記第２のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記記憶部は、前記第１のトランジスタをオフにして、前記第２のトランジスタのゲートに、データに対応する電荷を保持することができる機能を有する半導体装置。
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