TWI656478B

TWI656478B - 半導體裝置、裝置及電子裝置

Info

Publication number: TWI656478B
Application number: TW104103574A
Authority: TW
Inventors: 黒川義元
Original assignee: 日商半導體能源研究所股份有限公司
Priority date: 2014-02-07
Filing date: 2015-02-03
Publication date: 2019-04-11
Also published as: WO2015118436A1; TW201535256A; JP6534529B2; US20150227378A1; CN105960633A; CN105960633B; US9990207B2; JP2015181223A

Abstract

本發明的一個實施例提高半導體裝置的工作速度。本發明的一個實施例是一種具有記憶體電路的半導體裝置，該半導體裝置具有：在記憶體電路中儲存啟動常式並執行該啟動常式的功能；在執行啟動常式之後，能夠將記憶體電路用作緩衝記憶體裝置的功能；以及在關閉半導體裝置的電源之前從外部對記憶體電路載入啟動常式的功能。

Description

半導體裝置、裝置及電子裝置

本發明的一個實施例係關於一種包括記憶體電路的半導體裝置。此外，本發明的一個實施例係關於一種包括記憶體電路且使用能夠改變硬體的結構的可程式邏輯裝置的半導體裝置。

注意，本發明的一個實施例不侷限於上述技術領域。本說明書等所公開的發明的一個實施例的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施例係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。由此，更明確而言，作為本說明書所公開的本發明的一個實施例的技術領域的例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、這些裝置的驅動方法或者這些裝置的製造方法。

在處理器中，在啟動時執行被稱為啟動常式(start-up routine)的程式。在處理器中，根據執行程式的環境，在啟動程式的處理內容中包括在執行主程序之前需要的處理諸如各種暫存器的設定、從處理器的外部的記憶體裝置對快取記憶體的最低需要的程式的複製、使快取記憶體變為可用的狀態的設定等。明確而言，作為各種暫存器的設定，可以舉出對應於連接到處理器的外部的週邊設備的設定諸如作為主要記憶體裝置的DRAM的延時的設定等。

在很多情況下，啟動常式儲存在處理器外部的非揮發性記憶體裝置中。一般將遮罩ROM、PROM、EPROM、快閃記憶體等用作用來儲存啟動常式的非揮發性記憶體裝置。下述專利文獻1公開了藉由設置判斷系統的電源開啟還是間歇工作時的電源開啟的電源種類判斷單元，在間歇工作中的電源開啟時不需要從自舉ROM讀取初始值的清單資料的處理器。

[專利文獻1]日本專利申請公開第2003-196097號公報

處理器的啟動時間取決於儲存啟動常式的非揮發性記憶體的資料的讀出速度。因此，由於將儲存有啟動常式的非揮發性記憶體與處理器安裝在同一晶片上的結構可以提高資料的讀出速度，所以對縮短處理器的啟動時間很有效。但是，雖然在執行啟動常式時，即在處理器啟動時需要該非揮發性記憶體，但是處理器啟動而開始通常工作之後不需要該非揮發性記憶體。因此，在將非揮發性記憶體與處理器安裝在同一晶片上的結構中該晶片的面積效率下降，有此會導致晶片成本的增大。

在啟動處理器時每次執行啟動常式的情況有可能導致處理器的速度降低。

鑒於上述技術背景，本發明的一個實施例的目的之一是提供一種能夠縮小在通常工作時不需要的電路的面積規模的半導體裝置。

本發明的一個實施例的目的之一是提供一種新穎的半導體裝置等。注意，這些目的並不妨礙其他目的的存在。此外，本發明的一個實施例不一定必須要達到所有上述目的。這些目的以外的目的從發明說明、圖式、申請專利範圍等的記載是顯然的，並可以從所述記載中抽出。

根據本發明的一個實施例的半導體裝置是包括第一電路、第二電路、第三電路、第四電路、第五電路、第六電路及第七電路的半導體裝置，上述第一電路具有在第一期間中能夠儲存程式的功能、在第二期間中能夠用作上述第二電路的緩衝記憶體裝置的功能，上述第二電路具有在第二期間中能夠執行上述程式的功能，上述第一期間包括遮斷第一電力的供應的期間，上述第二期間包括供應上述第一電力的期間，上述第三電路具有能夠測量上述第一期間的長度的功能，上述第四電路具有能夠在上述第二期間開始時開始對上述第二電路供應上述第一電力的功能，上述第五電路具有能夠儲存由上述第三電路測量出的上述第一期間的長度的資料的功能，上述第六電路具有能夠判斷在將上述第一電路用作上述緩衝記憶體裝置時上述第二電路所要求的資料是否儲存在上述第一電路中的功能，上述第七電路具有能夠對上述第四電路及上述第五電路供應第二電力的功能。

本發明的一個實施例是一種具有記憶體電路的半導體裝置，該半導體裝置具有：在記憶體電路中儲存啟動常式並執行該啟動常式的功能；在執行啟動常式之後，能夠將記憶體電路用作緩衝記憶體裝置的功能；以及在關閉半導體裝置的電源之前從外部對記憶體電路載入啟動常式的功能。

上述半導體裝置也可以具有：測量遮斷電源供應的期間的功能；以及在電源開啟之後，對遮斷電源供應的期間的長度和設定期間進行比較，在遮斷電源供應的期間比該設定期間長時，從外部將啟動常式載入至記憶體電路然後執行該啟動常式，在遮斷電源供應的期間比該設定期間短時，執行儲存在記憶體電路中的啟動常式的功能。

本發明的一個實施例是一種即使不執行啟動常式也能夠正常地進行啟動及通常工作的半導體裝置。

本發明的一個實施例是一種具有記憶體電路的半導體裝置，該半導體裝置具有：在進行第一工作之後，進行第二工作的功能；在第一工作中執行啟動常式的功能；在結束第一工作之前，在記憶體電路中保持與半導體裝置的設定有關的資料的功能；以及在第二工作中，不執行啟動常式，而根據保持在記憶體電路中的資料進行對應於上述設定的工作的功能。

本發明的一個實施例是一種具有記憶體電路及邏輯電路的半導體裝置，該邏輯電路包括多個電路，半導體裝置具有：在進行第一工作之後，進行第二工作的功能；在第一工作中執行啟動常式的功能；在結束第一工作之前在記憶體電路中保持與半導體裝置的設定有關的資料的功能；以及在第二工作中，不執行啟動常式，而根據保持在記憶體電路中的上述資料進行對應於上述設定的工作的功能，其中，記憶體電路具有根據所保持的資料控制多個電路間的電連接的功能。

上述半導體裝置也可以具有：在第一工作中，在執行啟動常式之後，能夠將記憶體電路用作緩衝記憶體裝置的功能；以及在第二工作中，在根據設定進行工作之後，能夠將記憶體電路用作緩衝記憶體裝置的功能。

上述記憶體電路也可以具有包括氧化物半導體的半導體元件。此外，半導體裝置也可以根據需要執行啟動常式。例如，也可以在啟動半導體裝置時，每次執行啟動常式。在執行啟動常式時，上述記憶體電路具有儲存關於該啟動常式的程式的功能。

根據本發明的一個實施例可以提供一種工作速度能夠得到提高的半導體裝置。此外，根據本發明的一個實施例，可以提供一種能夠縮小在通常工作時不需要的電路的面積規模的半導體裝置。

根據本發明的一個實施例，可以提供一種新穎的半導體裝置等。注意，這些效果並不妨礙其他效果的存在。此外，本發明的一個實施例不一定必須要具有所有上述效果。這些效果以外的效果從發明說明、圖式、申請專利範圍等的記載是顯然的，並可以從所述記載中抽出。

10‧‧‧半導體裝置

11‧‧‧處理器

12‧‧‧記憶體電路

13‧‧‧PMU

14‧‧‧暫存器

15‧‧‧比較電路

16‧‧‧電源

17‧‧‧計數器

18‧‧‧邏輯電路

19‧‧‧電路

20‧‧‧單元陣列

21‧‧‧電路

22‧‧‧電晶體

23‧‧‧電晶體

24‧‧‧電晶體

25‧‧‧電容器

26‧‧‧組

26-m‧‧‧組

26-1‧‧‧組

27‧‧‧單元陣列

30‧‧‧驅動電路

31‧‧‧驅動電路

32‧‧‧驅動電路

33‧‧‧電路

34‧‧‧電路

35‧‧‧開關

36‧‧‧電路

37‧‧‧電路

38‧‧‧電路

39‧‧‧電路

42‧‧‧佈線

43‧‧‧LUT

44‧‧‧正反器

45‧‧‧輸入端子

46‧‧‧輸出端子

47‧‧‧AND電路

48‧‧‧多工器

49‧‧‧端子

50‧‧‧多工器

51‧‧‧端子

52‧‧‧端子

53‧‧‧端子

63‧‧‧電路

64‧‧‧電路

90‧‧‧電晶體

91‧‧‧絕緣膜

92a‧‧‧氧化物半導體膜

92b‧‧‧氧化物半導體膜

92c‧‧‧氧化物半導體膜

93‧‧‧導電膜

94‧‧‧導電膜

95‧‧‧絕緣膜

96‧‧‧導電膜

97‧‧‧基板

400‧‧‧基板

401‧‧‧元件隔離區域

402‧‧‧雜質區域

403‧‧‧雜質區域

404‧‧‧通道形成區域

405‧‧‧絕緣膜

406‧‧‧閘極電極

411‧‧‧絕緣膜

412‧‧‧導電膜

413‧‧‧導電膜

414‧‧‧導電膜

416‧‧‧導電膜

417‧‧‧導電膜

418‧‧‧導電膜

420‧‧‧絕緣膜

421‧‧‧絕緣膜

422‧‧‧絕緣膜

430‧‧‧半導體膜

430a‧‧‧氧化物半導體膜

430c‧‧‧氧化物半導體膜

431‧‧‧閘極絕緣膜

432‧‧‧導電膜

433‧‧‧導電膜

434‧‧‧閘極電極

601‧‧‧半導體基板

610‧‧‧元件隔離區域

611‧‧‧絕緣膜

612‧‧‧絕緣膜

613‧‧‧絕緣膜

625‧‧‧導電膜

626‧‧‧導電膜

627‧‧‧導電膜

634‧‧‧導電膜

635‧‧‧導電膜

636‧‧‧導電膜

637‧‧‧導電膜

644‧‧‧導電膜

651‧‧‧導電膜

652‧‧‧導電膜

653‧‧‧導電膜

661‧‧‧絕緣膜

662‧‧‧閘極絕緣膜

663‧‧‧絕緣膜

701‧‧‧半導體膜

710‧‧‧區域

711‧‧‧區域

721‧‧‧導電膜

722‧‧‧導電膜

731‧‧‧閘極電極

5001‧‧‧外殼

5002‧‧‧外殼

5003‧‧‧顯示部

5004‧‧‧顯示部

5005‧‧‧麥克風

5006‧‧‧揚聲器

5007‧‧‧操作鍵

5008‧‧‧觸控筆

5101‧‧‧車體

5102‧‧‧車輪

5103‧‧‧儀表板

5104‧‧‧燈

5301‧‧‧外殼

5302‧‧‧冷藏室門

5303‧‧‧冷凍室門

5401‧‧‧外殼

5402‧‧‧顯示部

5403‧‧‧鍵盤

5404‧‧‧指向裝置

5601‧‧‧外殼

5602‧‧‧外殼

5603‧‧‧顯示部

5604‧‧‧顯示部

5605‧‧‧連接部

5606‧‧‧操作鍵

5801‧‧‧外殼

5802‧‧‧外殼

5803‧‧‧顯示部

5804‧‧‧操作鍵

5805‧‧‧透鏡

5806‧‧‧連接部

在圖式中：圖1是示出半導體裝置的結構的圖；圖2是示出半導體裝置的工作的流程圖；圖3是示出半導體裝置的工作的圖；圖4是示出半導體裝置的工作的圖；圖5是示出半導體裝置的結構的圖；圖6是示出半導體裝置的工作的圖；圖7是示出半導體裝置的工作的圖；圖8是示出半導體裝置的工作的圖；圖9是單元陣列的結構實例；圖10是記憶體電路的結構實例；圖11是時序圖；圖12是單元陣列的結構實例；圖13是單元陣列的結構實例；圖14是示出邏輯電路的結構的一部分的圖；圖15A至圖15D是示出電路的具體結構的圖；圖16是示出半導體裝置的剖面結構的圖；圖17A至圖17C是示出電晶體的結構的圖；圖18A至圖18C是示出電晶體的結構的圖；圖19是示出半導體裝置的剖面結構的圖；圖20A至圖20F是電子裝置的圖；圖21是示出半導體裝置的工作的流程圖。

下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。

在本說明書中，電晶體的源極是指用作活性層的半導體膜的一部分的源極區域或與上述半導體膜連接的源極電極。與此同樣，電晶體的汲極是指上述半導體膜的一部分的汲極區域或與上述半導體膜連接的汲極電極。另外，閘極是指閘極電極。

電晶體的源極和汲極的名稱根據電晶體的導電型及施加到各端子的電位的高低而互換。一般而言，在n通道電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。在p通道電晶體中，將被施加低電位的端子稱為汲極，而將被施加高電位的端子稱為源極。在本說明書中，儘管為方便起見在一些情況下假定源極和汲極是固定的來說明電晶體的連接關係，但是實際上，“源極”和“汲極”的術語根據上述電位關係而互換使用。

〈半導體裝置的結構實例1〉

首先，對根據本發明的一個實施例的半導體裝置的結構實例進行說明。圖1例示出根據本發明的一個實施例的半導體裝置10的結構。

圖1所示的半導體裝置10包括處理器11、記憶體電路12、電源管理單元(PMU)13、暫存器14、比較電路15及電源16。

處理器11具有藉由總括控制記憶體電路12、 PMU13、暫存器14等的工作執行各種程式的功能。記憶體電路12具有儲存各種資料的功能。此外，記憶體電路12即使在遮斷對記憶體電路12的電力供應的期間也可以保持所儲存的資料。後面將說明記憶體電路12的具體結構及其工作。在本發明的一個實施例中，可以將在啟動處理器11時執行的啟動常式作為資料儲存在記憶體電路12中。此外，在本發明的一個實施例中，可以在啟動處理器11之後將記憶體電路12用作處理器11的緩衝記憶體裝置(快取記憶體)。在將記憶體電路12用作處理器11的緩衝記憶體裝置時，可以在記憶體電路12中儲存處理器11所執行的各種程式、用來處理器11進行的各種運算處理的資料或藉由各種運算處理得到的資料等。

注意，處理器11例如有時具有其他功能或不具有一部分的功能。因此，有時將處理器11簡單地稱為電路或第一電路、第二電路等。

注意，記憶體電路12例如有時具有其他功能或不具有一部分的功能。因此，有時將記憶體電路12簡單地稱為電路或第一電路、第二電路等。

比較電路15具有判斷在將記憶體電路12用作緩衝記憶體裝置時被處理器11要求的資料是否儲存在記憶體電路12中的功能。

注意，比較電路15例如有時具有其他功能或不具有一部分的功能。因此，有時將比較電路15簡單地稱為電路或第一電路、第二電路等。

PMU13具有在開始從外部對半導體裝置10的電力供應時，開始對處理器11及記憶體電路12供應該電力的功能。再者，PMU13具有在開始對半導體裝置10的電力供應時，開始對處理器11或記憶體電路12供應處理器11或記憶體電路12的工作所需要的時脈信號等各種驅動信號的功能。

PMU13包括計數器17。計數器17具有測量在遮斷從外部對半導體裝置10的電力供應的期間的功能。暫存器14具有儲存所測量的期間的資料的功能。注意，在圖1中示出計數器17為PMU13的構成要素之一時的半導體裝置10的結構，但計數器17也可以以獨立於PMU13的方式設置在半導體裝置10中。此外，在圖1中示出暫存器14以獨立於PMU13的方式設置在半導體裝置10中的例子，但暫存器14也可以為PMU13的構成要素之一。

此外，PMU13例如有時具有其他功能或不具有一部分的功能。因此，有時將PMU13簡單地稱為電路或第一電路、第二電路等。

此外，計數器17例如有時具有其他功能或不具有一部分的功能。因此，有時將計數器17簡單地稱為電路或第一電路、第二電路等。

在暫存器14中，除了上述期間的資料以外，也可以儲存在重新開始從外部對半導體裝置10的電力供應時用來決定是否將啟動常式從半導體裝置10的外部載入至記憶體電路12的資料。

此外，暫存器14例如有時具有其他功能或不具有一部分的功能。因此，有時將暫存器14簡單地稱為電路或第一電路、第二電路等。

電源16具有在遮斷從外部對半導體裝置10 的電力供應的期間對PMU13、暫存器14供應電力的功能。在計數器17以獨立於PMU13的方式設置在半導體裝置10中時，電源16具有在遮斷從外部對半導體裝置10的電力供應的期間除了PMU13及暫存器14以外還對計數器17供應電力的功能。

作為電源16，明確而言，可以使用記憶體或二次電池等蓄電裝置、一次電池等。作為二次電池，例如可以使用鉛蓄電池、鎳鎘電池、鎳氫電池、鋰離子電池等。作為電容器，例如可以使用雙電層電容器或複合電容器，其中一對電極中的任一個構成雙電層，另一個是使用氧化還原反應。複合電容器例如包括正極構成雙電層且負極構成鋰離子二次電池的鋰離子電容器。在將電容器或二次電池等蓄電裝置用作電源16時，也可以將用來防止蓄電裝置的過充電或過放電的充電控制電路設置在半導體裝置10中。

電源16也可以包括DC-DC轉換器、升壓電路、降壓電路等電路。換言之，電源16也可以具有產生多個電位的功能。因此，電源16也可以具有電源電路的功能。

電源16也可以具有能夠以無線方式接收電力的功能。換言之，也可以採用利用磁場、電場、電磁場等從外部供應電力而將電源16充電的結構。因此，電源16也可以包括整流電路或平滑電路等。或者，電源16也可以包括AC-DC轉換器等。

注意，電源16不一定必須要設置在半導體裝置10中。既可以在半導體裝置10的外部設置有電源16，又可以共同使用對半導體裝置10供應電力的電源和電源16。換言之，也可以分別設置對PMU13、暫存器14供應電力的電源及對這些以外的構成要素供應電力的電源。或者，也可以對PMU13、暫存器14供應電力的電源與對這些以外的構成要素供應電力的電源是一個，分別控制對哪一個供應電力。例如，也可以以只對PMU13、暫存器14等供應電力而不對這些以外的構件供應電力的方式控制電力的供應。

此外，電源16例如有時具有其他功能或不具有一部分的功能。因此，有時將電源16簡單地稱為電路或第一電路、第二電路等。

〈半導體裝置的工作實例1〉

接著，參照圖2所示的流程圖對圖1所示的半導體裝置10的工作的一個例子進行說明。

首先，如圖2所示，開始對半導體裝置10的電力供應(A01：電源開啟)。在開始對半導體裝置10的電力供應時，PMU13開始對處理器11及記憶體電路12的電力供應。此外，PMU13也可以開始對處理器11及記憶體電路12供應驅動信號。

接著，PMU13確認遮斷對半導體裝置10的電力供應的期間比設定期間長還是短(A02：電源的遮斷期間的確認)。設定期間較佳的是被設定為相等於或短於在遮斷對記憶體電路12供應電源之後在記憶體電路12中能夠保持所儲存的啟動常式的期間。

在遮斷對半導體裝置10的電力供應的期間比設定期間長時，啟動常式沒有儲存在記憶體電路12中的可能性較高。因此，PMU13控制為從半導體裝置10的外部將啟動常式載入至記憶體電路12(A03：從外部對記憶體電路的啟動常式的載入)。

此外，在遮斷對半導體裝置10的電力供應的期間比設定期間短時，啟動常式儲存在記憶體電路12中的可能性較高。因此，PMU13控制為處理器11執行儲存在記憶體電路12中的啟動常式。

例如，在可以精確預測遮斷電力供應的期間時，在重新開始電力供應之後，可以在遮斷電力供應之前預先決定從半導體裝置10的外部將啟動常式是否載入至記憶體電路12。此時，也可以在暫存器14中儲存從外部將啟動常式是否載入至記憶體電路12的資料(以下“判斷資料”)。藉由使用判斷資料，可以預先決定從半導體裝置10的外部將啟動常式是否載入至記憶體電路12，而不需要確認遮斷對半導體裝置10的電力供應的期間比設定期間長還是短(A02：電源的遮斷期間的確認)。明確而言，PMU13可以控制為基於來自暫存器14的上述判斷資料執行從半導體裝置10的外部將啟動常式載入至記憶體電路12(A03：從外部對記憶體電路的啟動常式的載入)的工作。

在將判斷資料儲存在暫存器14中時，若遮斷對半導體裝置10的電力供應的期間比設定期間長，啟動常式則沒有儲存在記憶體電路12中的可能性較高。此時，藉由將示出上述判斷資料有效還是無效的有效位元儲存在記憶體電路12中，在有效位元為無效時，強制選擇將啟動常式載入至記憶體電路12(A03：從外部對記憶體電路的啟動常式的載入)的工作，即可。例如，具有表示有效的“1”的邏輯值的有效位元與判斷資料一起儲存在記憶體電路12中，在消失判斷資料時有效位元從表示有效的“1”的邏輯值變化為表示無效的“0”的邏輯值，由此可以判斷為判斷資料為無效。

接著，處理器11執行啟動常式(A05：啟動常式的執行)。藉由執行啟動常式，成為使處理器11啟動的狀態，即成為處理器11能夠執行各種程式的狀態。

接著，半導體裝置10開始通常工作(A06：通常工作的開始)。在本發明的一個實施例中，可以在半導體裝置10開始通常工作之後，切換記憶體電路12的功能(A07：記憶體電路的功能的切換)。明確而言，可以在半導體裝置10開始通常工作之後，將記憶體電路12用作處理器11的緩衝記憶體裝置。在開始遮斷對半導體裝置10的電力供應(A08：電源遮斷的開始)時，記憶體電路12的功能切換為儲存啟動常式的原來的功能。

圖3示意性地示出將記憶體電路12用作處理器11的緩衝記憶體裝置時的半導體裝置10的工作。如圖3所示，在半導體裝置10中，處理器11、記憶體電路12、比較電路15、PMU13處於工作狀態，即被供應電力及驅動信號。在計數器17以獨立於PMU13的方式設置在半導體裝置10中時，計數器17不一定需要處於工作狀態。在將記憶體電路12用作處理器11的緩衝記憶體裝置時，由於從外部對半導體裝置10供應電力，所以也可以不從電源16對PMU13、暫存器14供應電力。

例如，在處理器11請求存取記憶體電路12 中的資料時，將該資料的位址的低階位元(low-order bit)發送到記憶體電路12，將高階位元(high-order bit)發送到比較電路15。記憶體電路12將儲存在對應於接受存取請求的位址的低階位元的列中的位址的高階位元(也稱為標籤資料)發送到比較電路15。在比較電路15中對處理器11進行存取請求的位址的高階位元與從記憶體電路12發送的位址的高階位元進行比較。作為該比較結果在位址的上階位元一致時，在對應於處理器11進行存取請求的位址的低階位元的列中儲存有相應的資料。此外，作為該比較結果在位址的高階位元不一致時，被存取請求的資料不儲存在記憶體電路12中。在該資料儲存在記憶體電路12中時，將該資料發送到處理器11。

接著，從半導體裝置10的外部載入啟動常式，將其儲存在記憶體電路12中(A09：從外部對記憶體電路載入啟動常式)。然後，遮斷對半導體裝置10的電力供應(A10：電源遮斷)。

在遮斷電力供應之前，藉由將啟動常式儲存在記憶體電路12中，重新開始對半導體裝置10的電力供應(A01：電源開啟)，確認遮斷電力供應的期間比設定期間長還是比設定期間短(A02：確認電源的遮斷期間)，在判斷為遮斷電力供應的期間比設定期間短時，不需要從外部將啟動常式載入至記憶體電路12。其結果是，可以縮短處理器11的啟動所需要的時間。

在圖4中示意性地示出記憶體電路12具有儲存啟動常式的功能時的半導體裝置10的工作。如圖4所示，在半導體裝置10中，處理器11、記憶體電路12、PMU13及暫存器14處於工作狀態。在計數器17以獨立於PMU13的方式設置在半導體裝置10中時，計數器17也處於工作狀態。在記憶體電路12具有儲存啟動常式的功能的情況下，有時對半導體裝置10從外部供應電力而有時不對半導體裝置10從外部供應電力。在對半導體裝置10供應電力時，也可以不從電源16對PMU13、暫存器14供應電力。在不對半導體裝置10供應電力時，從電源16對PMU13、暫存器14供應電力。

此外，在重新開始對半導體裝置10的電力供應(A01：電源開啟)之後，在預先決定根據判斷資料將啟動常式從外部是否載入時，在開始遮斷對半導體裝置10的電力供應(A08：電源遮斷的開始)之後，在遮斷對半導體裝置10的電力供應(A10：電源遮斷)之前，將上述判斷資料儲存在暫存器14中即可。

判斷資料例如也可以在半導體裝置10中設置輸入裝置，根據使用者藉由輸入裝置對半導體裝置輸入的指令而製作。作為輸入裝置可以使用鍵盤、指向裝置、觸控面板、感測器等。

此外，在作為電源16使用蓄電裝置時，也可以在對半導體裝置10供應電力的期間對該蓄電裝置供應電力。

〈半導體裝置的結構實例2〉

接著，對根據本發明的一個實施例的半導體裝置的與圖1不同的結構實例進行說明。圖5示出根據本發明的一個實施例的半導體裝置10的結構。

圖5所示的半導體裝置10與圖1所示的半導體裝置10相同地包括處理器11、記憶體電路12、電源管理單元(PMU)13、暫存器14、比較電路15及電源16。再者，圖5所示的半導體裝置10還包括邏輯電路18，邏輯電路18包括多個電路19。

在圖5所示的半導體裝置10中，與圖1所示的半導體裝置10相同地，可以在記憶體電路12中儲存在啟動處理器11時執行的啟動常式作為資料。此外，在圖5所示的半導體裝置10中，與圖1所示的半導體裝置10相同地，可以將記憶體電路12在啟動處理器11之後用作處理器11的緩衝記憶體裝置。再者，在圖5所示的半導體裝置10中，可以在記憶體電路12中儲存用來控制多個電路19間的電連接的資料(以下稱為組態資料(configuration data))。藉由根據儲存在記憶體電路12中的組態資料控制多個電路19間的電連接，可以對邏輯電路18附加各種時序電路或組合電路的功能。

此外，在圖5所示的半導體裝置10中，也可以採用電路19中的邏輯運算的種類，明確而言對於電路19的輸入信號的邏輯值的輸出信號的邏輯值根據組態資料而決定的結構。藉由改變多個電路19的每一個的邏輯運算的種類，也可以對邏輯電路18附加更多種類的時序電路或組合電路的功能。

此外，在圖5所示的半導體裝置10中，記憶體電路12除了具有儲存組態資料的功能以外也可以具有作為根據上述組態資料控制多個電路19間的電連接的開關的功能。

圖6示意性地示出將記憶體電路12用作處理器11的緩衝記憶體裝置時的圖5所示的半導體裝置10的工作。如圖6所示，在半導體裝置10中，處理器11、記憶體電路12、比較電路15及PMU13處於工作狀態。在計數器17以獨立於PMU13的方式設置在半導體裝置10中時，計數器17不一定需要處於工作狀態。在將記憶體電路12用作處理器11的緩衝記憶體裝置時，由於從外部對半導體裝置10供應電力，所以也可以不從電源16對PMU13、暫存器14供應電力。

在圖7中示意性地示出記憶體電路12具有儲存組態資料的功能時的圖5所示的半導體裝置10的工作。如圖7所示，在半導體裝置10中，處理器11、記憶體電路12、PMU13及邏輯電路18處於工作狀態。在計數器17以獨立於PMU13的方式設置在半導體裝置10中時，計數器17不一定需要處於工作狀態。在記憶體電路12具有儲存組態資料的功能時，由於不對半導體裝置10從外部供應電力，所以也可以不從電源16對PMU13、暫存器14供應電力。

在圖8中示意性地示出記憶體電路12具有儲存啟動常式的功能時的圖5所示的半導體裝置10的工作。如圖8所示，在半導體裝置10中，處理器11、記憶體電路12、PMU13及暫存器14處於工作狀態。在計數器17以獨立於PMU13的方式設置在半導體裝置10中時，計數器17也處於工作狀態。在記憶體電路12具有儲存啟動常式的功能的情況下，有時對半導體裝置10從外部供應電力而有時不對半導體裝置10從外部供應電力。在對半導體裝置10供應電力時，也可以不從電源16對PMU13、暫存器14供應電力。在不對半導體裝置10供應電力時，從電源16對PMU13、暫存器14供應電力。

此外，在圖6及圖7中，區別將記憶體電路 12用作處理器11的緩衝記憶體裝置的情況與記憶體電路12具有儲存組態資料的功能的情況而示意性地示出其工作。注意，在本發明的一個實施例中，也可以採用將記憶體電路12的一部分用作處理器11的緩衝記憶體裝置且記憶體電路12的其他部分具有儲存組態資料的功能的結構。

〈單元陣列的結構實例1〉

接著，對記憶體電路12所包括的單元陣列20的具體結構的一個例子進行說明。

圖9所示的單元陣列20包括以佈線WBL-1至佈線WBL-n(n為2以上的自然數)表示的多個佈線WBL、以佈線RBL-1至佈線RBL-n表示的多個佈線RBL、以佈線SL-1至佈線SL-n表示的多個佈線SL、以佈線WWL-1至佈線WWL-m(m為2以上的自然數)表示的多個佈線WWL及以佈線RWL-1至佈線RWL-m表示的多個佈線RWL。圖9所示的單元陣列20還包括n×m個電路21。各電路21至少包括電晶體22、電晶體23、電晶體24及電容器25。

n×m個電路21包括由與佈線WWL-j及佈線RWL-j(j為m以下的自然數)連接的n個電路21構成的m個組26。在圖9中，將m個組26表示為組26-1至組26-m。

明確而言，在第j行第i列(i為n以下的自然數)的電路21中，電晶體22的閘極與佈線WWL-j電連接。此外，電晶體22的源極和汲極中的一個與佈線WBL-i電連接，源極和汲極中的另一個與電晶體23的閘極電連接。電晶體23的源極和汲極中的一個與佈線RBL-i電連接，源極和汲極中的另一個與電晶體24的源極和汲極中的一個電連接。電晶體24的源極和汲極中的另一個與佈線SL-i電連接。電晶體24的閘極與佈線RWL-j電連接。

電容器25的一個端子與電晶體23的閘極連接。電容器25的另一個端子與佈線連接。此外，較佳的是對該佈線供應固定電位。例如，作為該佈線，可以舉出具有能夠供應高電位一側的電源電位的功能的佈線、具有能夠供應低電位一側的電源電位的功能的佈線或具有能夠供應接地電位的功能的佈線等。注意，本發明的一個實施例不侷限於此。根據情況或狀況，也可以採用具有能夠供應脈衝信號的功能的佈線。

在圖9中示出電晶體24電連接於電晶體23所包括的源極和汲極中的另一個與佈線SL之間的情況。電晶體24也可以電連接於電晶體23所包括的源極和汲極中的一個與佈線RBL之間。

電路21根據需要還可以包括電晶體、二極體、電阻器、電容器、電感器等其他電路元件。

在圖9所示的單元陣列20中，當在電晶體22開啟時對佈線WBL供應包括資料的信號時，藉由電晶體22對電晶體23的閘極供應該信號。接著，當電晶體22關閉時，保持供應給電晶體23的閘極的上述信號。並且，電晶體23的開啟或關閉根據保持信號的閘極的電位被選擇。

電晶體24由於與電晶體23串聯電連接，所以與電晶體23一起具有控制佈線RBL與佈線SL之間的電連接(開啟或關閉)的功能。明確而言，在電晶體23及電晶體24開啟時，佈線RBL與佈線SL彼此電連接，由此可以流過電流。此外，在電晶體23和電晶體24中的至少一個關閉時，佈線RBL與佈線SL電分離。換言之，根據包括保持在各電路21中的資料的信號的電位決定多個佈線RBL與多個佈線SL之間的電連接。

在將記憶體電路12用作緩衝記憶體裝置時或在記憶體電路12具有儲存組態資料的功能時，例如對佈線SL供應接地電位等固定電位。在電晶體24開啟時，藉由讀取將該電位藉由電晶體23及電晶體24是否供應給佈線RBL，可以讀出保持在電路21中的資料。此時，在讀出資料之前，藉由對佈線RBL供應與佈線SL不同的電位，使佈線RBL的電位初始化。

此外，在記憶體電路12具有儲存組態資料的功能並具有作為根據組態資料控制多個電路19間的電連接的開關的功能時，例如，佈線RBL與圖5所示的多個電路19中的任一個連接，佈線SL與多個電路19中的另一個連接。藉由上述結構，根據寫入在單元陣列20的各電路21中的資料控制電路19間的電連接。

另外，在圖9所示的單元陣列20中，因為電晶體22具有保持電晶體23的閘極的電位的功能，所以電晶體22較佳為關態電流(off-state current)顯著小的電晶體。具有寬於矽的能帶間隙及低於矽的本質載子密度的半導體膜中形成通道形成區域的電晶體的關態電流極小，所以較佳的是將其用作電晶體22。作為這種半導體，例如可以舉出具有矽的能帶間隙的2倍以上的寬能隙的氧化物半導體、氮化鎵等。具有上述半導體的電晶體與使用矽或鍺等一般的半導體形成的電晶體相比，可以使關態電流極小。因此，藉由使用具有上述結構的電晶體22，可以防止保持在電晶體23的閘極的電荷洩漏。

另外，在圖9所示的單元陣列20中，因為在電路21中的電晶體22關閉時電晶體23的閘極成為與其他電極或佈線之間的絕緣性極高的浮動狀態，所以可以期待以下所述的升壓效果。即，在電路21中，當電晶體23的閘極處於浮動狀態時，隨著佈線RBL的電位從低位準變為高位準，由於形成在用作開關的電晶體23的源極與閘極之間的電容Cgs，而電晶體23的閘極的電位上升。並且，該電晶體23的閘極的電位的上升幅度根據輸入到該電晶體23的閘極的電位的邏輯值不同。明確而言，在寫入到電路21的資料的電位對應於“0”的邏輯值的情況下，上述電晶體23處於弱反轉模式，所以有助於電晶體23的閘極的電位上升的電容Cgs包括閘極電極的電位，即不依賴於電晶體23的閘極的電位的電容Cos。明確而言，電容Cos包括形成在閘極電極與源極區域重疊的區域的重疊電容、形成在閘極電極與源極電極之間的寄生電容等。另一方面，在寫入到電路21的資料的電位對應於“1”的邏輯值的情況下，上述電晶體23處於強反轉模式，所以有助於電晶體23的閘極的電位上升的電容Cgs除了上述電容Cos之外，還包括形成在通道形成區域與閘極電極之間的電容Cox的一部分。因此，在電位對應於“1”的邏輯值的情況下，有助於電晶體23的閘極的電位上升的電容Cgs大於電位對應於“0”的邏輯值的情況下的電容Cgs。因此，在電路21中，與電位對應於“0”的邏輯值的情況相比，在電位對應於“1”的邏輯值的情況下，可以獲得升壓效果，即隨著佈線RBL的電位的變化，進一步提高電晶體23的閘極的電位。因此，即使在寫入到電路21的資料的電位對應於“1”的邏輯值的情況下，與具有輸入到佈線WBL的資料的信號的電位相比，電晶體23的閘極的電位下降相當於開關所包括的電晶體22的臨界電壓的值，也可以由於升壓效果而電晶體23的閘極的電位上升，所以可以使用作開關的電晶體23開啟，由此可以提高電路21的開關速度。此外，在電位對應於“0”的邏輯值的情況下，可以使用作開關的電晶體23仍關閉。

〈記憶體電路的結構實例〉

接著，對包括單元陣列20的記憶體電路12的具體結構的一個例子進行說明。

圖10所示的記憶體電路12包括：具有多個單元陣列20的單元陣列27；具有能夠控制對佈線RWL供應電位的功能的驅動電路30；具有能夠控制對佈線WBL供應包括資料的信號的功能的驅動電路31；以及具有能夠控制對佈線WWL供應電位的功能的驅動電路32。此外，在佈線WBL的延伸方向上配置有s個(s為2以上的自然數)單元陣列20。

注意，驅動電路30、驅動電路31、驅動電路 32例如有時具有其他功能或不具有一部分的功能。因此，有時將驅動電路30、驅動電路31、驅動電路32簡單地稱為電路或第一電路、第二電路等。

驅動電路31包括：具有能夠控制包括資料的信號Sig的取樣的時序的功能的包括移位暫存器或解碼器等的電路33；具有能夠根據由電路33決定的時序進行上述信號的取樣的功能的電路34；以及具有能夠分別控制對佈線WBL供應被取樣的上述信號的功能的多個開關35。在圖10中示出作為開關35使用根據信號WE處於高阻抗狀態的三態緩衝器的情況。

明確而言，在圖10中，在信號WE的電位為高位準時，開關35將具有與輸入到輸入端子的信號相同的邏輯值的信號供應到佈線WBL。此外，在信號WE的電位為低位準時，開關35處於高阻抗狀態，而輸入到輸入端子的信號不被供應到佈線WBL。

在將記憶體電路12用作緩衝記憶體裝置時或在記憶體電路12具有儲存組態資料的功能時，如圖10所示，驅動電路31較佳為具有根據緩衝記憶體裝置的資料寬度將資料並聯供應給單元陣列27的結構。

驅動電路30具有藉由控制佈線RWL的電位從各單元陣列20所包括的多個組26中選擇決定多個佈線RBL與多個佈線SL之間的電連接的一個組26的功能。此外，驅動電路30具有藉由控制佈線RWL的電位從各單元陣列20所包括的多個組26中選擇被讀出資料的一個組26的功能。

明確而言，圖10所示的驅動電路30包括：具有產生用來從多個單元陣列20中選擇一個單元陣列20的信號的功能的電路36；以及具有根據輸入到佈線MODE-1至佈線MODE-m的信號從被選擇的單元陣列20選擇中一個組26的功能的多個電路37。作為電路36，例如可以使用解碼器。此外，作為電路37，例如可以使用AND電路。

在圖10所示的驅動電路30中，為了選擇儲存有包括電路結構的資料的各單元陣列20所包括的多個組26中的一個組26，將從電路36輸出的信號的所有電位設定為高位準，只將供應到佈線MODE-1至佈線MODE-m中的對應於被選擇的一個組26的佈線MODE的電位設定為高位準即可。此外，在圖10中示出將從電路36輸出的信號的所有電位是否設定為高位準的控制根據從佈線ALLEN對電路36供應的電位進行的結構。

在圖10所示的驅動電路30中，藉由使用電路36對從佈線RADR供應的包括位址作為資料的信號進行解碼，選擇多個組26中的被讀出資料的一個組26。藉由選擇一個組26，決定多個佈線RBL與多個佈線SL之間的電連接。此外，在由驅動電路30選擇一個組26的狀態下，藉由對佈線SL供應接地電位等固定電位，可以將儲存在被選擇的組26的各電路21中的資料輸出到佈線 RBL-1至佈線RBL-n。

驅動電路32具有藉由控制佈線WWL-1至佈線WWL-sm的電位從各單元陣列20所包括的多個組26中選擇被寫入資料的一個組26的功能。

明確而言，圖10所示的驅動電路32包括：具有產生用來從多個單元陣列20中選擇一個單元陣列20的信號的功能的電路38；以及具有根據輸入到佈線MODE-1至佈線MODE-m的信號從被選擇的單元陣列20選擇一個組26的功能的多個電路39。作為電路38，例如可以使用解碼器。此外，作為電路39，例如可以使用AND電路。在圖10所示的驅動電路32中，為了選擇一個單元陣列20，藉由使用電路38對從佈線WADR供應的包括位址作為資料的信號進行解碼，選擇被寫入資料的一個單元陣列20。

〈記憶體電路的工作實例〉

接著，以圖5所示的半導體裝置10包括圖9及圖10所示的記憶體電路12的情況為例，參照圖11所示的時序圖說明記憶體電路12的工作的一個例子。

在圖11所示的時序圖中，時刻T1至時刻T5 相當於在單元陣列27中儲存資料的期間。明確而言，上述期間相當於在記憶體電路12具有儲存啟動常式的功能時，在遮斷對半導體裝置10的電力供應之前，將相當於該啟動常式的資料儲存在單元陣列27中的期間。或者，明確而言，上述期間相當於在將記憶體電路12用作緩衝記憶體裝置時，在單元陣列27中儲存資料的期間。或者，明確而言，上述期間相當於在除了記憶體電路12具有儲存組態資料的功能以外還具有根據上述組態資料控制多個電路19間的電連接的開關功能時，儲存組態資料的期間。

首先，在時刻T1至時刻T2，藉由使用電路 38對供應給佈線WADR的包括位址作為資料的信號(以下稱為位址信號)進行解碼，對多個電路39中的對應於佈線WWL-1至佈線WWL-m的電路39從電路38供應高位準電位。再者，在時刻T1至時刻T2，在佈線MODE-1至佈線MODE-m中，對佈線MODE-1供應高位準電位，而對佈線MODE-1以外的所有佈線MODE供應低位準電位。藉由上述工作，對佈線WWL-1供應高位準電位，選擇對應於佈線WWL-1的組26。並且，藉由對佈線WBL-1供應高位準電位且對佈線WBL-n供應低位準電位，在上述組26中，對第1行第1列的電路21寫入資料“1”，對第1行第n列的電路21寫入資料“0”。

接著，在時刻T2至時刻T3，藉由使用電路 38對供應給佈線WADR的位址信號進行解碼，對多個電路39中的對應於佈線WWL-1至佈線WWL-m的電路39從電路38供應高位準電位。再者，在時刻T2至時刻T3，在佈線MODE-1至佈線MODE-m中，對佈線MODE-m供應高位準電位，而對佈線MODE-m以外的所有佈線MODE 供應低位準電位。藉由上述工作，對佈線WWL-m供應高位準電位，選擇對應於佈線WWL-m的組26。並且，藉由對佈線WBL-1供應低位準電位且對佈線WBL-n供應低位準電位，在上述組26中，對第m行第1列的電路21寫入資料“0”，對第m行第n列的電路21寫入資料“0”。

接著，在時刻T3至時刻T4，藉由使用電路 38對供應給佈線WADR的位址信號進行解碼，對多個電路39中的對應於佈線WWL-(s-1)m+1至佈線WWL-sm的電路39從電路38供應高位準電位。再者，在時刻T3至時刻T4，在佈線MODE-1至佈線MODE-m中，對佈線MODE-1供應高位準電位，而對佈線MODE-1以外的所有佈線MODE供應低位準電位。藉由上述工作，對佈線WWL-(s-1)m+1供應高位準電位，選擇對應於佈線WWL-(s-1)m+1的組26。並且，藉由對佈線WBL-1供應低位準電位且對佈線WBL-n供應低位準電位，在上述組26中，對第(s-1)m+1行第1列的電路21寫入資料“0”，對第(s-1)m+1行第n列的電路21寫入資料“0”。

接著，在時刻T4至時刻T5，藉由使用電路 38對供應給佈線WADR的位址信號進行解碼，對多個電路39中的對應於佈線WWL-(s-1)m+1至佈線WWL-sm的電路39從電路38供應高位準電位。再者，在時刻T4至時刻T5，在佈線MODE-1至佈線MODE-m中，對佈線MODE-m供應高位準電位，而對佈線MODE-m以外的所有佈線MODE供應低位準電位。藉由上述工作，對佈線 WWL-sm供應高位準電位，選擇對應於佈線WWL-sm的組26。並且，藉由對佈線WBL-1供應低位準電位且對佈線WBL-n供應高位準電位，在上述組26中，對第sm行第1列的電路21寫入資料“0”，對第sm行第n列的電路21寫入資料“1”。

此外，在圖11所示的時序圖中，時刻T6至時刻T8相當於如下期間，其中在記憶體電路12具有作為控制多個電路19間的電連接的開關的功能時，根據組態資料而多個電路19工作。在以下說明中，以將從電路19的輸出信號供應給佈線RBL-1至佈線RBL-n且將佈線SL-1至佈線SL-n的電位作為輸入信號供應給電路19的情況為例。

首先，在時刻T6至時刻T7，從電路36對所有電路37供應高位準電位。並且，在佈線MODE-1至佈線MODE-m中，對佈線MODE-1供應高位準電位，對佈線MODE-1以外的所有佈線MODE供應低位準電位。藉由上述工作，對其電位由對應於佈線MODE-1的電路37控制的佈線RWL供應高位準電位。因此，對應於佈線RWL-1、佈線RWL-m+1、佈線RWL-(s-1)m+1等的組26被選擇，根據儲存在該組26的電路21中的組態資料而多個電路19工作。

接著，在時刻T7至時刻T8，從電路36對所有電路37供應高位準電位。並且，在佈線MODE-1至佈線MODE-m中，對佈線MODE-m供應高位準電位，對佈線MODE-m以外的所有佈線MODE供應低位準電位。藉由上述工作，對其電位由對應於佈線MODE-m的電路37控制的佈線RWL供應高位準電位。因此，對應於佈線RWL-m、佈線RWL-2m、佈線RWL-sm等的組26被選擇，根據儲存在該組26的電路21中的組態資料而多個電路19工作。

接著，時刻T9至時刻T13相當於在記憶體電路12具有儲存啟動常式的功能時讀出儲存在單元陣列27中的資料的期間。或者，時刻T9至時刻T13相當於在將記憶體電路12用作緩衝記憶體裝置時讀出儲存在單元陣列27中的資料的期間。此外，在任何情況下，在時刻T5結束之後，不進行上述時刻T6至時刻T8的工作，而進行時刻T9至時刻T13的工作即可。另外，在任何情況下，在時刻T9至時刻T13中，對佈線SL-1至佈線SL-n供應低位準電位。

首先，在時刻T9至時刻T10，藉由將與供應給佈線SL-1至佈線SL-n的電位不同的電位，例如高位準電位供應給佈線RBL-1至佈線RBL-n，使佈線RBL-1至佈線RBL-n的電位初始化。並且，藉由使用電路36對供應給佈線RADR的位址信號進行解碼，對多個電路37中的對應於佈線RWL-1至佈線RWL-m的電路37從電路36供應高位準電位。再者，在時刻T9至時刻T10，在佈線MODE-1至佈線MODE-m中，對佈線MODE-1供應高位準電位且對佈線MODE-1以外的所有佈線MODE供應低位準電位。藉由上述工作，對佈線RWL-1供應高位準電位，選擇對應於佈線RWL-1的組26。藉由在時刻T1至時刻T2對第1行第1列的電路21寫入資料“1”且對第1行第n列的電路21寫入資料“0”，在選擇對應於佈線RWL-1的組26時，對佈線RBL-1從佈線SL-1供應低位準電位且在佈線RBL-n中保持高位準電位。換言之，由於根據儲存在電路21中的資料決定佈線RBL-1及佈線RBL-n的電位，所以可以從佈線RBL-1及佈線RBL-n的電位讀出儲存在對應於佈線RWL-1的組26的電路21中的資料。

接著，在時刻T10至時刻T11，藉由將與供應給佈線SL-1至佈線SL-n的電位不同的電位，例如高位準電位供應給佈線RBL-1至佈線RBL-n，使佈線RBL-1至佈線RBL-n的電位初始化。並且，藉由使用電路36對供應給佈線RADR的位址信號進行解碼，對多個電路37中的對應於佈線RWL-1至佈線RWL-m的電路37從電路36供應高位準電位。再者，在時刻T10至時刻T11，在佈線MODE-1至佈線MODE-m中，對佈線MODE-m供應高位準電位且對佈線MODE-m以外的所有佈線MODE供應低位準電位。藉由上述工作，對佈線RWL-m供應高位準電位，選擇對應於佈線RWL-m的組26。並且，藉由在時刻T2至時刻T3對第m行第1列的電路21寫入資料“0”且對第m行第n列的電路21寫入資料“0”，在選擇對應於佈線RWL-m的組26時，在佈線RBL-1及佈線RBL-n中保持高位準電位。換言之，由於根據儲存在電路21中的資料決定佈線RBL-1及佈線RBL-n的電位，所以可以從佈線RBL-1及佈線RBL-n的電位讀出儲存在對應於佈線RWL-m的組26的電路21中的資料。

接著，在時刻T11至時刻T12，藉由將與供應給佈線SL-1至佈線SL-n的電位不同的電位，例如高位準電位供應給佈線RBL-1至佈線RBL-n，使佈線RBL-1至佈線RBL-n的電位初始化。並且，藉由使用電路36對供應給佈線RADR的位址信號進行解碼，對多個電路37中的對應於佈線RWL-(s-1)m+1至佈線RWL-sm的電路37從電路36供應高位準電位。再者，在時刻T11至時刻T12，在佈線MODE-1至佈線MODE-m中，對佈線MODE-1供應高位準電位，而對佈線MODE-1以外的所有佈線MODE供應低位準電位。藉由上述工作，對佈線RWL-(s-1)m+1供應高位準電位，選擇對應於佈線RWL-(s-1)m+1的組26。並且，藉由在時刻T3至時刻T4對第(s-1)m+1行第1列的電路21寫入資料“0”且對第(s-1)m+1行第n列的電路21寫入資料“0”，在選擇對應於佈線RWL-(s-1)m+1的組26時，在佈線RBL-1及佈線RBL-n中保持高位準電位。換言之，由於根據儲存在電路21中的資料決定佈線RBL-1及佈線RBL-n的電位，所以可以從佈線RBL-1及佈線RBL-n的電位讀出儲存在對應於佈線RWL-(s-1)m+1的組26的電路21中的資料。

接著，在時刻T12至時刻T13，藉由將與供應給佈線SL-1至佈線SL-n的電位不同的電位，例如高位準電位供應給佈線RBL-1至佈線RBL-n，使佈線RBL-1至佈線RBL-n的電位初始化。並且，藉由使用電路36對供應給佈線RADR的位址信號進行解碼，對多個電路37中的對應於佈線RWL-(s-1)m+1至佈線RWL-sm的電路37從電路36供應高位準電位。再者，在時刻T12至時刻T13，在佈線MODE-1至佈線MODE-m中，對佈線MODE-m供應高位準電位，而對佈線MODE-m以外的所有佈線MODE供應低位準電位。藉由上述工作，對佈線RWL-sm供應高位準電位，選擇對應於佈線RWL-sm的組26。並且，藉由在時刻T4至時刻T5對第sm行第1列的電路21寫入資料“0”且對第sm行第n列的電路21寫入資料“1”，在選擇對應於佈線RWL-sm的組26時，在佈線RBL-1中保持高位準電位，對佈線RBL-n從佈線SL-n供應低位準電位。換言之，由於根據儲存在電路21中的資料決定佈線RBL-1及佈線RBL-n的電位，所以可以從佈線RBL-1及佈線RBL-n的電位讀出儲存在對應於佈線RWL-sm的組26的電路21中的資料。

此外，在圖11所示的時序圖中，時刻T14至時刻T19相當於在將記憶體電路12用作緩衝記憶體裝置時對記憶體電路12寫入資料的期間及從記憶體電路12讀出資料的期間。注意，在圖11所示的時序圖中示出時刻T1至時刻T5中的對記憶體電路12寫入資料的方法與時刻T14至時刻T16中的對記憶體電路12寫入資料的方法不同的情況。此外，在圖11所示的時序圖中示出時刻T9至時刻T13中的從記憶體電路12讀出資料的方法與時刻T17至時刻T19中的從記憶體電路12讀出資料的方法不同的情況。

首先，在時刻T14至時刻T15，藉由使用電路38對供應給佈線WADR的位址信號進行解碼，對多個電路39中的對應於佈線WWL-1至佈線WWL-m的電路39從電路38供應高位準電位。再者，在時刻T14至時刻T15，在佈線MODE-1至佈線MODE-m中，對佈線MODE-1及佈線MODE-m供應高位準電位，而對佈線MODE-1及佈線MODE-m以外的所有佈線MODE供應低位準電位。藉由上述工作，對佈線WWL-1及佈線WWL-m供應高位準電位，選擇對應於佈線WWL-1及佈線WWL-m的組26。並且，藉由對佈線WBL-1供應高位準電位且對佈線WBL-n供應低位準電位，在上述組26中，對第1行第1列及第m行第1列的電路21寫入資料“1”，且對第1行第n列及第m行第n列的電路21寫入資料“0”。

接著，在時刻T15至時刻T16，藉由使用電路 38對供應給佈線WADR的位址信號進行解碼，對多個電路39中的對應於佈線WWL-(s-1)m+1至佈線WWL-sm的電路39從電路38供應高位準電位。再者，在時刻T15至時刻T16，在佈線MODE-1至佈線MODE-m中，對佈線MODE-1及佈線MODE-m供應高位準電位，而對佈線MODE-1及佈線MODE-m以外的所有佈線MODE供應低位準電位。藉由上述工作，對佈線WWL-(s-1)m+1及佈線WWL-sm供應高位準電位，選擇對應於佈線WWL-(s-1)m+1及佈線WWL-sm的組26。並且，藉由對佈線WBL-1供應低位準電位且對佈線WBL-n供應高位準電位，在上述組26中，對第(s-1)m+1行第1列及第sm行第1列的電路21寫入資料“0“，且對第(s-1)m+1行第n列及第sm行第n列的電路21寫入資料“1”。

接著，在時刻T17至時刻T18，對佈線SL-1 至佈線SL-n供應低位準電位。此外，藉由將與供應給佈線SL-1至佈線SL-n的電位不同的電位，例如高位準電位供應給佈線RBL-1至佈線RBL-n，使佈線RBL-1至佈線RBL-n的電位初始化。並且，藉由使用電路36對供應給佈線RADR的位址信號進行解碼，對多個電路37中的對應於佈線RWL-1至佈線RWL-m的電路37從電路36供應高位準電位。再者，在時刻T17至時刻T18，對佈線MODE-1及佈線MODE-m供應高位準電位，而對佈線MODE-1及佈線MODE-m以外的所有佈線MODE供應低位準電位。藉由上述工作，對佈線RWL-1及佈線RWL-m供應高位準電位，選擇對應於佈線RWL-1及佈線RWL-m的組26。並且，藉由在時刻T14至時刻T15對第1行第1列及第m行第1列的電路21寫入資料“1”且對第1行第n列及第m行第n列的電路21寫入資料“0”，在選擇對應於佈線RWL-1及佈線RWL-m的組26時，對佈線RBL-1從佈線SL-1供應低位準電位，在佈線RBL-n中保持高位準電位。換言之，由於根據儲存在電路21中的資料決定佈線RBL-1及佈線RBL-n的電位，所以可以從佈線RBL-1及佈線RBL-n的電位讀出儲存在對應於佈線RWL-1及佈線RWL-m的組26的電路21中的資料。

此外，在時刻T17至時刻T18，與在時刻T9 至時刻T13從記憶體電路12讀出資料的情況不同，藉由多個電路21，明確而言藉由第1行第1列的電路21及第m行第1列的電路21從佈線SL-1對佈線RBL-1供應低位準電位。因此，與在時刻T9至時刻T13讀出資料的情況相比，可以將佈線RBL-1的電位更快速從高位準變為低位準，所以高速讀出資料“1”。

接著，在時刻T18至時刻T19，對佈線SL-1 至佈線SL-n供應低位準電位。此外，藉由將與供應給佈線SL-1至佈線SL-n的電位不同的電位，例如高位準電位供應給佈線RBL-1至佈線RBL-n，使佈線RBL-1至佈線RBL-n的電位初始化。並且，藉由使用電路36對供應給佈線RADR的位址信號進行解碼，對多個電路37中的對應於佈線RWL-(s-1)m+1至佈線RWL-sm的電路37從電路36供應高位準電位。再者，在時刻T18至時刻T19，對佈線MODE-1及佈線MODE-m供應高位準電位，而對佈線MODE-1及佈線MODE-m以外的所有佈線MODE供應低位準電位。藉由上述工作，對佈線RWL-(s-1)m+1及佈線RWL-sm供應高位準電位，選擇對應於佈線RWL-(s-1)m+1及佈線RWL-sm的組26。並且，藉由在時刻T15至時刻 T16第(s-1)m+1行第1列及第sm行第1列的電路21寫入資料“0”且對第(s-1)m+1行第n列及第sm行第n列的電路21寫入資料“1”，在選擇對應於佈線RWL-(s-1)m+1及佈線RWL-sm的組26時，在佈線RBL-1中保持高位準電位，且對佈線RBL-n從佈線SL-n供應低位準電位。換言之，由於根據儲存在電路21中的資料決定佈線RBL-1及佈線RBL-n的電位，可以從佈線RBL-1及佈線RBL-n的電位讀出儲存在對應於佈線RWL-(s-1)m+1及佈線RWL-sm的組26的電路21中的資料。

此外，在時刻T18至時刻T19，與在時刻T9 至時刻T13從記憶體電路12讀出資料的情況不同，藉由多個電路21，明確而言藉由第(s-1)m+1行第n列的電路21及第sm行第n列的電路21從佈線SL-n對佈線RBL-n供應低位準電位。因此，與在時刻T9至時刻T13讀出資料相比，可以將佈線RBL-n的電位更快速從高位準變為低位準，所以高速讀出資料“1”。

在圖11所示的時序圖中，示出在時刻T14至時刻T16或時刻T17至時刻T19，為了選擇組26，對佈線MODE-1及佈線MODE-m供應高位準電位且對佈線MODE-1及佈線MODE-m以外的所有佈線MODE供應低位準電位的情況。注意，在本發明的一個實施例中，在寫入資料的期間或讀出資料的期間，為了選擇多個組26，對所有佈線MODE中的有些佈線MODE供應高位準電位即可。因此，設計者可以適當地設定高位準電位被供應的佈線MODE的數量及種類。

〈單元陣列的結構實例2〉

接著，說明記憶體電路12所包括的單元陣列20的與圖9不同的結構實例。

圖12所示的單元陣列20包括以佈線WBL-1 至佈線WBL-n表示的多個佈線WBL、以佈線RBL-1至佈線RBL-n表示的多個佈線RBL、以佈線SL-1至佈線SL-n表示的多個佈線SL、以佈線WWL-1至佈線WWL-m表示的多個佈線WWL及以佈線RWL-1至佈線RWL-m表示的多個佈線RWL。圖12所示的單元陣列20還包括n×m個電路21。各電路21至少包括電晶體22、電晶體23及電容器25。

n×m個電路21包括由與佈線WWL-j及佈線 RWL-j連接的n個電路21構成的m個組26。在圖12中，將m個組26表示為組26-1至組26-m。

明確而言，在第j行第i列的電路21中，電晶體22的閘極與佈線WWL-j電連接。此外，電晶體22的源極和汲極中的一個與佈線WBL-i電連接，源極和汲極中的另一個與電晶體23的閘極電連接。電晶體23的源極和汲極中的一個與佈線RBL-i電連接，源極和汲極中的另一個與佈線SL-i電連接。

電容器25的一個端子與電晶體23的閘極電連接。電容器25的另一個端子與佈線RWL-j電連接。

在圖12所示的單元陣列20中，當在電晶體 22開啟時對佈線WBL供應包括資料的信號的電位時，藉由電晶體22對電晶體23的閘極供應該電位。接著，當電晶體22關閉時，保持供應給電晶體23的閘極的電位。並且，電容器25除了具有保持電晶體23的閘極的電位的功能以外還具有在使電晶體23的閘極保持為浮動狀態的同時對電晶體23的閘極電位加上佈線RWL的電位的變化量的功能。電晶體23的開啟或關閉根據佈線RWL的電位及反應資料的閘極的電位而被選擇。

並且，在電晶體23開啟時，佈線RBL與佈線SL彼此電連接。此外，在電晶體23關閉時，佈線RBL與佈線SL電分離。換言之，根據包括保持在各電路21中的資料的信號的電位決定多個佈線RBL與多個佈線SL之間的電連接。

在將記憶體電路12用作緩衝記憶體裝置時或在記憶體電路12具有儲存組態資料的功能時，例如對佈線SL供應接地電位等固定電位。藉由改變佈線RWL的電位並讀取將該電位藉由電晶體23是否供應給佈線RBL，可以讀出保持在電路21中的資料。此時，在讀出資料之前，藉由對佈線RBL供應與佈線SL不同的電位，使佈線RBL的電位初始化。

另外，在圖12所示的單元陣列20中，因為電晶體22具有保持電晶體23的閘極的電位的功能，所以電晶體22較佳為關態電流顯著小的電晶體。具有寬於矽的能帶間隙及低於矽的本質載子密度的半導體膜中形成通道形成區域的電晶體的關態電流極小，所以較佳的是將其用作電晶體22。作為這種半導體，例如可以舉出具有矽的能帶間隙的2倍以上的寬能隙的氧化物半導體、氮化鎵等。具有上述半導體的電晶體與使用矽或鍺等一般的半導體形成的電晶體相比，可以使關態電流極小。因此，藉由使用具有上述結構的電晶體22，可以防止保持在電晶體23的閘極的電荷洩漏。

〈單元陣列的結構實例3〉

接著，說明記憶體電路12所包括的單元陣列20的與圖9及圖12不同的結構實例。

圖13所示的單元陣列20與圖9所示的單元陣列20相同地包括以佈線WBL-1至佈線WBL-n(n為2以上的自然數)表示的多個佈線WBL、以佈線RBL-1至佈線RBL-n表示的多個佈線RBL、以佈線SL-1至佈線SL-n 表示的多個佈線SL、以佈線WWL-1至佈線WWL-m(m為2以上的自然數)表示的多個佈線WWL及以佈線RWL-1至佈線RWL-m表示的多個佈線RWL。圖13所示的單元陣列20還包括n×m個電路21。各電路21至少包括電晶體22、電晶體23及電晶體24。注意，與圖9所示的單元陣列20不同，在圖13所示的單元陣列20中設置有用來保持電晶體23的閘極的電位的電路63及電路64。

電路63及電路64具有使電位的極性反轉的功能，例如可以使用反相器等。明確而言，在圖13中，電路63的輸入端子及電路64的輸出端子與電晶體23的閘極電連接，電路63的輸出端子與電路64的輸入端子電連接。在圖13所示的電路21中，藉由採用上述結構，可以在電路63及電路64中保持電晶體23的閘極的電位。

在圖13中示出電晶體24電連接於電晶體23所包括的源極和汲極中的另一個與佈線SL之間的情況。電晶體24也可以電連接於電晶體23所包括的源極和汲極中的一個與佈線RBL之間。

〈半導體裝置的工作實例2)

接著，參照圖21所示的時序圖說明上述半導體裝置10的工作的一個例子。

與圖2不同，圖21是不一定需要啟動常式的情況的一個例子。以下為了避免上述內容重複的說明而簡單地進行說明，但可以適當地使用上述結構實例或工作實例。

首先，如圖21所示，開始對半導體裝置10 的電源供應(A01)。

這裡，在對半導體裝置10初次供應電源時 (初次工作)，進行啟動常式的處理，並進行半導體裝置10的初始設定(A03及A05)。初次工作是指在製造或發貨半導體裝置10之後初次進行的工作。此外，初次工作不侷限於初次進行的工作，也可以是指在記憶體電路12的資料初始化之後重新進行的工作。另外，也可以將在使用者意圖性地執行啟動常式時的工作稱為初次工作。

接著，在通常工作中，將記憶體電路12用作緩衝記憶體裝置、儲存組態資料的電路或者根據組態資料控制多個電路間的電連接的開關(A06及A07)。對啟動常式及通常工作可以應用上述工作實例。

接著，在開始遮斷對半導體裝置10的電源供應時，進行保持記憶體電路12的資料的工作(A08及A09)。在記憶體電路12中可以保持組態資料等與電源遮斷之前的設定有關的各種資料。並且，在使記憶體電路12保持資料的狀態下，遮斷對半導體裝置10的電源供應，結束初次工作(A10)。

如此，在結束初次工作之前，藉由在記憶體電路12中保持資料，可以在電源遮斷中保存半導體裝置10的設定。

接著，在半導體裝置10中保持電源遮斷之前的設定的狀態下，重新開始對半導體裝置10的電源供應(重新工作)。因此，半導體裝置10基於保持在記憶體電路12中的資料，可以正常地進行對應於電源遮斷之前的設定的工作。

在重新工作中，與初次工作相同地進行通常工作，在記憶體電路12中保持關於設定的各種資料之後，遮斷電源供應。由此，可以在電源遮斷中保存半導體裝置10的設定。

藉由反復進行與重新工作相同的工作，在重新供應電源時，可以根據電源遮斷之前的設定使半導體裝置10工作。其結果是，由於不一定需要啟動常式的執行或讀出電源遮斷之前的設定的工作等，所以可以顯著地提高半導體裝置10的速度。

半導體裝置10也可以具有判斷是否初次工作的單元。例如，半導體裝置10使用計數器測量啟動次數即可。該計數器既可以設置在半導體裝置10的內部又可以設置在外部。另外，也可以使用在上述工作實例中說明的PMU13測量電源的遮斷時間，在遮斷時間比所設定的期間長時，判斷為上述工作是初次工作。這是因為藉由長時間遮斷電源，有可能使記憶體電路12的資料初始化，會需要啟動常式。

以下說明作為記憶體電路12使用如圖9、圖 12、圖13的電路時的工作的一個例子。

在圖21中，在通常工作之後，開始遮斷對半導體裝置10的電源供應(A08)。並且，在遮斷對半導體裝置10的電源供應之前，將用來使圖9、圖12、圖13中的電晶體22處於非導通狀態的電位供應到佈線WWL-1至佈線WWL-m。在電晶體22處於非導通狀態時，電晶體23的閘極電位被保持，所以可以在記憶體電路12中保持資料。其結果是，在電源遮斷中也可以保持半導體裝置10的設定。

記憶體電路12較佳的是儘可能長時間保持資料。因此，較佳的是在電晶體22非導通時流過的電流(關態電流)較小。關態電流小的電晶體較佳為包括上述氧化物半導體。記憶體電路12藉由包括具有氧化物半導體的電晶體，可以長時間保持資料。此外，也可以將矽等用於電晶體22。另外，可以將氧化物半導體或矽等用於電晶體23及電晶體24。藉由作為電晶體23及電晶體24使用氧化物半導體可以減少關態電流，藉由使用矽等可以提高電流驅動能力。也可以在電晶體23及電晶體24中包括彼此不同的材料。

此外，將上述初次工作及上述重新工作又簡單地稱為工作。也可以對這些工作附加序數詞而將其稱為第一工作及第二工作。此外，將對應於上述啟動常式的初期設定及上述電源遮斷之前的設定也簡單地稱為設定。也可以對這些設定附加序數詞而將其稱為第一設定及第二設定。

此外，將上述半導體裝置也簡單地稱為裝置。注意，裝置包括單個元件、面板、模組或電子裝置等所有制造階段的物件。此外，裝置既可以包括半導體又可以不包括半導體。另外，裝置既可以包括顯示部又可以不包括顯示部。

此外，作為實現圖2、圖21的工作的記憶體電路12示出使用如圖9、圖12、圖13的電路的例子，但不侷限於此。例如，可以使用相變化記憶體(也稱為PRAM(Phase-change RAM)或PCM(Phase Change Memory))、電阻式記憶體(也稱為ReRAM(Resistance RAM))、磁阻隨機存取記憶體(也稱為MRAM(Magnetoresistive RAM))等構成記憶體電路。例如，作為MRAM可以使用利用磁穿隧結元件(也稱為MTJ(Magnetic Tunnel Junction)元件)的MRAM。

〈電路19的結構實例〉

接著，圖14示出圖5所示的邏輯電路18的結構。邏輯電路18所包括的多個電路19的輸入端子或輸出端子與多個佈線42電連接。此外，邏輯電路18所包括的多個佈線42與具有控制佈線42間的電連接的功能的開關SW電連接。藉由多個佈線42及開關SW，控制電路19間的電連接。

此外，多個電路19除了多個佈線42以外還可以與具有將信號CLK或信號RES供應給電路19的功能的佈線電連接。信號CLK例如可以用來控制從電路19所包括的正反器輸出的信號的時序。此外，信號RES例如可以用來控制使保持在電路19所包括的正反器中的資料初始化的時序。

接著，圖15A示出電路19的一個實施例。圖 15A所示的電路19包括LUT(查找表)43及正反器44。此外，在圖15A所示的電路19中藉由端子53儲存在記憶體電路12的組態資料供應給LUT43。LUT43根據組態資料決定對應於輸入到輸入端子45的輸入信號的邏輯值的輸出信號的邏輯值。正反器44保持包括在LUT43的輸出信號中的資料，與信號CLK同步並將對應於該資料的輸出信號從輸出端子46輸出。

此外，也可以採用根據組態資料定義正反器 44的種類的結構。明確而言，也可以根據組態資料而正反器44具有D型正反器、T型正反器、JK型正反器和RS型正反器中的任一個的功能。

圖15B示出電路19的其他方式。圖15B所示的電路19具有對圖15A所示的電路19追加AND電路47的結構。AND電路47被供應有來自正反器44的信號作為正邏輯的輸入，還被供應有信號INIT的電位作為負邏輯的輸入。藉由採用上述結構，可以根據信號INIT的電位使輸出端子46的電位初始化。

圖15C示出電路19的其他方式。圖15C所示的電路19具有對圖15A所示的電路19追加多工器48的結構。此外，在圖15C所示的電路19中，藉由端子49將儲存在記憶體電路12中的組態資料供應給多工器48。

LUT43根據組態資料決定對應於輸入信號的邏輯值的輸出信號的邏輯值。此外，對多路多工器48輸入來自LUT43的輸出信號及來自正反器44的輸出信號。並且，多工器48具有根據組態資料而選擇上述兩種輸出信號中的任一種信號並輸出的功能。來自多工器48的輸出信號從輸出端子46輸出。

圖15D示出電路19的其他方式。圖15D所示的電路19具有對圖15C所示的電路19追加多工器50的結構。此外，圖15D所示的電路19藉由端子51將儲存在記憶體電路12中的組態資料供應給多工器50。

對多工器50輸入來自LUT43的輸出信號及從端子52輸入的來自其他電路19所包括的正反器44的輸出信號。並且，多工器50具有根據組態資料而選擇上述兩種輸出信號中的任一種信號並輸出的功能。

〈半導體裝置的剖面結構的例子〉

圖16示出包括圖9所示的電路21的半導體裝置的剖面結構的一個例子。虛線A1-A2之間的剖面示出電晶體22及電晶體23的通道長度方向上的結構，虛線A3-A4之間的剖面示出電晶體22及電晶體23的通道寬度方向上的結構。但是，在本發明的一個實施例中，電晶體22的通道長度方向與電晶體23的通道長度方向不一定必須一致。

注意，通道長度方向是指在用作源極區域及汲極區域的一對雜質區域之間載子以最短距離移動的方向，通道寬度方向是指在平行於基板的面內垂直於通道長度方向的方向。

另外，在圖16中示出在氧化物半導體膜中包含通道形成區域的電晶體22形成於在單晶矽基板中包含通道形成區域的電晶體23上的例子。

電晶體23也可以在非晶、微晶、多晶或單晶的矽或鍺等的半導體膜或半導體基板中包含通道形成區域。另外，電晶體23也可以在氧化物半導體膜或氧化物半導體基板中包含通道形成區域。當所有的電晶體在氧化物半導體膜或氧化物半導體基板中包含通道形成區域時，也可以不將電晶體22層疊於電晶體23上而在一個層中形成電晶體22和電晶體23。

當使用矽薄膜形成電晶體23時，作為該薄膜可以使用：利用電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火等處理使非晶矽晶化而形成的多晶矽；藉由對單晶矽晶圓注入氫離子等來使表層部剝離而得到的單晶矽；等等。

形成有電晶體23的基板400例如可以使用矽基板、鍺基板、矽鍺基板等。在圖16中示出將單晶矽基板用於基板400的例子。

另外，電晶體23利用元件隔離法被電隔離。作為元件隔離法，可以採用淺溝分離法(STI法：Shallow Trench Isolation)等。在圖16中示出利用淺溝分離法使電晶體23電隔離的例子。具體地，在圖16中，藉由蝕刻等在基板400中形成溝槽，將含有氧化矽等的絕緣物填埋於該溝槽中，然後利用蝕刻等部分去除該絕緣物來形成元件隔離區域401，由此使電晶體23實現元件隔離。

在位於溝槽以外的區域的基板400的凸部中設置有電晶體23的雜質區域402、雜質區域403以及夾在雜質區域402與雜質區域403之間的通道形成區域404。電晶體23還包括覆蓋通道形成區域404的絕緣膜405以及隔著絕緣膜405與通道形成區域404重疊的閘極電極406。

在電晶體23中，藉由使通道形成區域404中的凸部的側部及上部隔著絕緣膜405與閘極電極406重疊，可以使載子流過包括通道形成區域404的側部及上部的較廣的範圍。由此，可以縮小電晶體23在基板上所占的面積，並可以增加電晶體23中的載子的移動量。其結果，可以在增加電晶體23的通態電流(on-state current)的同時提高場效移動率。當將通道形成區域404中的凸部的通道寬度方向上的長度(通道寬度)設定為W並將通道形成區域404中的凸部的膜厚度設定為T時，當相當於膜厚度T與通道寬度W的比例的縱橫比較高時，載子流過的範圍變得更廣，因此可以增加電晶體23的通態電流並提高場效移動率。

當作為電晶體23使用塊狀半導體基板時，縱橫比較佳為0.5以上，更佳為1以上。

在電晶體23上設置有絕緣膜411。在絕緣膜 411中形成有開口部。並且，上述開口部中形成有與雜質區域402電連接的導電膜412、與雜質區域403電連接的導電膜413以及與閘極電極406電連接的導電膜414。

導電膜412與形成於絕緣膜411上的導電膜 416電連接，導電膜413與形成於絕緣膜411上的導電膜417電連接，導電膜414與形成於絕緣膜411上的導電膜418電連接。

在導電膜416至導電膜418上設置有絕緣膜 420。在絕緣膜420上設置有具有防止氧、氫、水的擴散的阻擋效果的絕緣膜421。絕緣膜421的密度越高越緻密或者懸空鍵越少化學性質上越穩定，越具有更高的阻擋效果。作為具有防止氧、氫、水的擴散的阻擋效果的絕緣膜421，例如可以採用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。另外，作為具有防止氫、水的擴散的阻擋效果的絕緣膜421，例如還可以採用氮化矽、氮氧化矽等。

在絕緣膜421上設置有絕緣膜422，在絕緣膜 422上設置有電晶體22。

電晶體22在絕緣膜422上包括：含有氧化物半導體的半導體膜430；與半導體膜430電連接的用作源極電極或汲極電極的導電膜432及導電膜433；覆蓋半導體膜430的閘極絕緣膜431；以及隔著閘極絕緣膜431與半導體膜430重疊的閘極電極434。另外，在絕緣膜420 至絕緣膜422中設置有開口部，導電膜433在上述開口部中與導電膜418連接。

在圖16中，雖然電晶體22只要至少在半導體膜430的一側具有閘極電極434即可，但是還可以具有隔著絕緣膜422與半導體膜430重疊的另一個閘極電極。

當電晶體22具有一對閘極電極時，可以對一個閘極電極供應用來控制通斷的信號，並對另一個閘極電極從外部供應電位。在該情況下，可以對一對閘極電極供應相同位準的電位，也可以只對另一個閘極電極供應接地電位等固定電位。可以藉由控制對另一個閘極電極供應的電位位準來控制電晶體的臨界電壓。

另外，在圖16中，電晶體22具有單閘極結構，即一個通道形成區域對應於一個閘極電極434的結構。但是，電晶體22也可以具有多閘極結構，即具有彼此電連接的多個閘極電極且在一個活性層中具有多個通道形成區域的結構。

另外，圖16示出電晶體22所具有的半導體膜430包括依次層疊於絕緣膜422上的氧化物半導體膜430a至氧化物半導體膜430c的例子。注意，在本發明的一個實施例中，電晶體22所具有的半導體膜430也可以由單層的金屬氧化物膜構成。

〈電晶體〉

接著，說明在氧化物半導體膜中包括通道形成區域的電晶體90的結構實例。

圖17A至圖17C示出在氧化物半導體膜中具有通道形成區域的電晶體90的結構的一個例子。圖17A示出電晶體90的俯視圖。注意，在圖17A中，為了明確地示出電晶體90的佈局，省略了各種絕緣膜。此外，圖17B示出沿著圖17A所示的俯視圖的虛線A1-A2的剖面圖，圖17C示出沿著虛線A3-A4的剖面圖。

如圖17A至圖17C所示，電晶體90包括：在形成於基板97上的絕緣膜91上依次層疊的氧化物半導體膜92a及氧化物半導體膜92b；電連接於氧化物半導體膜92b且分別用作源極電極或汲極電極的導電膜93及導電膜94；氧化物半導體膜92b、導電膜93及導電膜94上的氧化物半導體膜92c；被用作閘極絕緣膜且位於氧化物半導體膜92c上的絕緣膜95；以及被用作閘極電極且在絕緣膜95上與氧化物半導體膜92a至氧化物半導體膜92c重疊的導電膜96。另外，基板97既可以是玻璃基板或半導體基板等，又可以是在玻璃基板或半導體基板上形成有半導體元件的元件基板。

此外，圖18A至圖18C示出電晶體90的具體結構的另外一個例子。圖18A示出電晶體90的俯視圖。注意，在圖18A中，為了明確地示出電晶體90的佈局，省略了各種絕緣膜。此外，圖18B示出沿著圖18A所示的俯視圖的虛線A1-A2的剖面圖，圖18C示出沿著虛線A3-A4的剖面圖。

如圖18A至圖18C所示，電晶體90包括：在絕緣膜91上依次層疊的氧化物半導體膜92a至氧化物半導體膜92c；電連接於氧化物半導體膜92c且被用作源極電極或汲極電極的導電膜93及導電膜94；被用作閘極絕緣膜且位於氧化物半導體膜92c、導電膜93及導電膜94上的絕緣膜95；以及被用作閘極電極且在絕緣膜95上與氧化物半導體膜92a至氧化物半導體膜92c重疊的導電膜96。

另外，在圖17A至圖18C中，示出使用層疊的氧化物半導體膜92a至氧化物半導體膜92c的電晶體90的結構。電晶體90所包括的氧化物半導體膜不限於由層疊的多個氧化物半導體膜構成的結構，還可以由單膜的氧化物半導體膜構成。

當電晶體90包括氧化物半導體膜92a至氧化物半導體膜92c被依次層疊的半導體膜時，氧化物半導體膜92a及氧化物半導體膜92c為如下氧化物膜：在其構成要素中包含構成氧化物半導體膜92b的金屬元素的至少一個，並且其傳導帶底的能量比氧化物半導體膜92b離真空能階近0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。並且，當氧化物半導體膜92b至少包含銦時，載子移動率變高，所以是較佳的。

在電晶體90具有上述結構的半導體膜的情況下，藉由對閘極電極施加電壓，就可以在對半導體膜施加電場時使通道區域形成在半導體膜中的傳導帶底的能量小的氧化物半導體膜92b中。也就是說，藉由在氧化物半導體膜92b與絕緣膜95之間設置有氧化物半導體膜92c，可以在與絕緣膜95分開的氧化物半導體膜92b中形成通道區域。

另外，由於氧化物半導體膜92c在其構成要素中包含至少一個構成氧化物半導體膜92b的金屬元素，因此在氧化物半導體膜92b與氧化物半導體膜92c的介面處不容易發生介面散射。因此，在該介面處載子的移動不容易被阻礙，所以電晶體90的場效移動率變高。

另外，當在氧化物半導體膜92b與氧化物半導體膜92a的介面處形成介面能階時，由於在介面附近的區域中也會形成通道區域，因此電晶體90的臨界電壓變動。但是，由於氧化物半導體膜92a在其構成要素中包含至少一個構成氧化物半導體膜92b的金屬元素，因此在氧化物半導體膜92b與氧化物半導體膜92a的介面處不容易形成介面能階。因此，藉由上述結構可以減少電晶體90的臨界電壓等的電特性的偏差。

另外，較佳的是，以不使因氧化物半導體膜間的雜質的存在而在各膜的介面形成有阻礙載子移動的介面能階的方式將多個氧化物半導體膜層疊。這是因為，當被層疊的氧化物半導體膜的膜間存在雜質時，氧化物半導體膜間的傳導帶底的能量失去連續性，於是在介面附近，載子被俘獲或因再結合而消失。藉由減少膜間的雜質，與將作為主要成分至少包含相同一種金屬的多個氧化物半導體膜單純地層疊相比，更容易形成連續接合(這裡尤其是指傳導帶底的能量具有在各膜之間連續地變化的U字型井結構的狀態)。

為了形成連續接合，需要使用具備負載鎖定室的多室方式的成膜裝置(濺射裝置)在不使各膜暴露於大氣的情況下連續地層疊。在濺射裝置中的各處理室中，為了儘可能地去除成為氧化物半導體的雜質的水等，較佳為使用如低溫泵的吸附式的真空排氣泵進行高真空排氣(5×10^-7Pa至1×10^-4Pa左右)。或者，較佳為組合渦輪分子泵與冷阱使氣體不從排氣系統倒流到處理室內。

為了得到高純度的本質氧化物半導體，對各處理室不僅進行高真空排氣，還需要將用於濺射的氣體高度純化。藉由將用作上述氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，實現氣體的高度純化，可以儘可能地防止水分等混入氧化物半導體膜。明確而言，當氧化物半導體膜92b為In-M-Zn氧化物膜(M為Ga、Y、Zr、La、Ce或Nd)，並且用於形成氧化物半導體膜92b的靶材中的金屬元素的原子數比為In：M：Zn=x₁：y₁：z₁時，x₁/y₁較佳為1/3以上且6以下，更佳為1以上且6以下，z₁/y₁較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z₁/y₁設定為1以上且6以下，作為氧化物半導體膜92b容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=3：1：2等。

明確而言，當氧化物半導體膜92a及氧化物半導體膜92c為In-M-Zn氧化物膜(M為Ga、Y、Zr、La、Ce或Nd)時，在用來形成氧化物半導體膜92a及氧化物半導體膜92c的靶材中的金屬元素的原子數比為In：M：Zn=x₂：y₂：z₂的情況下，較佳的是，x₂/y₂<x₁/y₁，z₂/y₂是1/3以上且6以下、更佳的是1以上且6以下。另外，藉由將z₂/y₂設定為1以上且6以下，容易形成用作氧化物半導體膜92a及氧化物半導體膜92c的CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3；6、In：M：Zn=1：3：8等。

氧化物半導體膜92a及氧化物半導體膜92c 的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。此外，氧化物半導體膜92b的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。

在三層結構的半導體膜中，氧化物半導體膜92a至氧化物半導體膜92c既可以是非晶又可以是結晶。但是，由於當形成有通道區域的氧化物半導體膜92b是結晶時可以賦予電晶體90穩定的電特性，因此氧化物半導體膜92b較佳的是結晶。

注意，通道形成區域是指在電晶體90的半導體膜中與閘極電極重疊且被源極電極和汲極電極夾著的區域。另外，通道區域是指在通道形成區域中電流主要流動的區域。

例如，作為氧化物半導體膜92a及氧化物半導體膜92c，在使用由濺射法形成的In-Ga-Zn類氧化物膜的情況下，在氧化物半導體膜92a及氧化物半導體膜92c的成膜時，可以使用In-Ga-Zn類氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材。作為成膜條件，例如作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，基板溫度為200℃，DC電力為0.5kW，即可。

另外，當作為氧化物半導體膜92b使用 CAAC-OS膜時，在氧化物半導體膜92b的成膜時較佳為使用In-Ga-Zn氧化物(In：Ga：Zn=1：1：1[原子數比])的多晶靶材。作為成膜條件，例如作為成膜氣體可以使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，基板溫度為300℃，DC電力為0.5kW。

雖然氧化物半導體膜92a至氧化物半導體膜 92c可以利用濺射法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。

因為其中的載子發生源少，所以藉由減少用作電子施體(施體)的水分或氫等雜質且減少氧缺陷來實現高度純化的氧化物半導體(purified Oxide Semiconductor) 可以是i型(本質半導體)或無限趨近於i型。因此，在被高度純化的氧化物半導體膜中具有通道形成區域的電晶體的關態電流極小且可靠性高。並且，在該氧化物半導體膜中形成有通道形成區域的電晶體容易具有臨界電壓為正的電特性(也稱為常關閉(normally-off)特性)。

藉由減少雜質元素，被高度純化的氧化物半導體膜中的載子密度得到降低。膜中的載子密度例如可以為1×10¹⁷個/cm³以下、1×10¹⁵個/cm³以下、1×10¹³個/cm³以下或8×10¹¹個/cm³以下。更佳的是，例如載子密度低於8×10¹¹個/cm³、低於1×10¹¹個/cm³，進一步較佳的是，可以低於1×10¹⁰個/cm³，且可以為1×10^-9個/cm³以上。

明確而言，根據各種實驗可以證明在被高度純化的氧化物半導體膜中具有通道形成區域的電晶體的關態電流小。例如，通道寬度為1×10⁶μm且通道長度為10μm的元件也可以在源極電極與汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流為半導體參數分析儀的測量極限以下，即1×10^-13A以下的特性。在此情況下，可知以電晶體的通道寬度標準化的關態電流為100zA/μm以下。此外，在電路中將電容器與電晶體連接且由該電晶體控制流入電容器或從電容器流出的電荷，並藉由使用該電路來測量關態電流。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區域，且根據電容器的每單位時間的電荷量推移來測量該電晶體的關態電流。其結果是，可知當電晶體的源極電極與汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將被高度純化的氧化物半導體膜用於通道形成區域的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流要小得多。

另外，當作為半導體膜使用氧化物半導體膜時，作為氧化物半導體，較佳的是至少包含銦(In)或鋅(Zn)。另外，作為降低使用該氧化物半導體的電晶體的電特性的偏差的穩定劑，除了上述元素以外較佳的是還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。此外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。

在氧化物半導體中，In-Ga-Zn氧化物、In-Sn-Zn 氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有生產性高等優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。此外，還可以應對基板的大型化。

此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。

例如，作為氧化物半導體，可以使用：氧化銦、氧化鎵、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物(也稱為IGZO)、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Ce-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。

注意，例如，In-Ga-Zn氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn氧化物在無電場時的電阻足夠高而能夠充分地降低關態電流且移動率也高。

例如，使用In-Sn-Zn氧化物比較容易得到高移動率。但是，在使用In-Ga-Zn氧化物時，也可以藉由降低塊體內缺陷密度而提高移動率。

另外，在電晶體90中，根據用於源極電極及汲極電極的導電性材料，有時源極電極及汲極電極中的金屬會抽出氧化物半導體膜中的氧。此時，氧化物半導體膜中的接觸於源極電極及汲極電極的區域由於氧缺陷的形成而成為n型。因為成為n型的區域被用作源極區域或汲極區域，所以可以降低氧化物半導體膜與源極電極及汲極電極之間的接觸電阻。因此，藉由形成n型的區域，可以增大電晶體90的移動率及通態電流，從而可以實現使用電晶體90的半導體裝置的高速工作。

另外，源極電極及汲極電極中的金屬所引起的氧的抽出有可能在利用濺射法等形成源極電極及汲極電極時發生，還有可能在形成源極電極及汲極電極之後進行的加熱處理時發生。另外，藉由將容易與氧鍵合的導電材料用於源極電極及汲極電極更容易形成n型的區域。作為上述導電材料，可以舉出例如Al、Cr、Cu、Ta、Ti、Mo、W等。

當將包括多個層疊的氧化物半導體膜的半導體膜用於電晶體90時，為了提高電晶體90的移動率及通態電流以實現半導體裝置的更高速的工作，n型的區域較佳為到達用作通道區域的氧化物半導體膜92b。

絕緣膜91較佳為具有藉由加熱將上述氧的一部分供應到氧化物半導體膜92a至氧化物半導體膜92c的功能。此外，較佳的是絕緣膜91中的缺陷少，典型的是，藉由ESR測量所得到的在起因於矽的懸空鍵的g=2.001的自旋密度較佳為1×10¹⁸spins/cm³以下。

由於絕緣膜91具有藉由加熱將上述氧的一部分供應到氧化物半導體膜92a至氧化物半導體膜92c的功能，因此絕緣膜91較佳為氧化物，例如可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭等。絕緣膜91可以利用電漿CVD(Chemical Vapor Deposition)法或濺射法等形成。

注意，在本說明書中，“氧氮化物”是指在其組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含量多於氧含量的材料。

另外，圖17A至圖18C所示的電晶體90具有如下結構：在形成有通道區域的氧化物半導體膜92b的端部中不與導電膜93及導電膜94重疊的端部(換言之，位於不同於導電膜93及導電膜94所在的區域的端部)與導電膜96重疊。在用來形成氧化物半導體膜92b的端部的蝕刻中該端部暴露於電漿時，從蝕刻氣體產生的氯自由基、氟自由基等容易與構成氧化物半導體的金屬元素鍵合。因此，在氧化物半導體膜的端部中，與該金屬元素鍵合的氧處於容易脫離的狀態，所以容易成為n型。然而，在圖17A至圖18C所示的電晶體90中，由於不與導電膜93及導電膜94重疊的氧化物半導體膜92b的端部與導電膜96重疊，因此藉由控制導電膜96的電位可以控制施加於該端部的電場。因此，可以由供應到導電膜96的電位控制藉由氧化物半導體膜92b的端部流動在導電膜93與導電膜94之間的電流。將這種電晶體90的結構稱為Surrounded Channel(S-Channel：圍繞通道)結構。

明確而言，若採用S-Channel結構，當將使電晶體90關閉的電位供應到導電膜96時，可以使藉由該端部流動在導電膜93與導電膜94之間的關態電流較小。因此，在電晶體90中，即使為了得到大通態電流而縮短通道長度，其結果是，氧化物半導體膜92b的端部的導電膜93與導電膜94之間的長度變短，也可以降低電晶體90的關態電流。因此，在電晶體90中，藉由縮短通道長度，在處於導通狀態時可以得到較大的通態電流，在處於關閉狀態時降低關態電流。

明確而言，若採用S-Channel結構，當將使電晶體90導通的電位供應到導電膜96時，可以使藉由該端部流動在導電膜93與導電膜94之間的電流較大。該電流有助於電晶體90的場效移動率和通態電流的增大。並且，藉由使氧化物半導體膜92b的端部與導電膜96重疊，氧化物半導體膜92b中的載子不僅在近於絕緣膜95的氧化物半導體膜92b的介面附近流動，還在氧化物半導體膜92b中的較廣的範圍內流動，所以電晶體90中的載子的移動量增加。其結果是，電晶體90的通態電流(on-state current)增大且場效移動率增高，典型的是，場效移動率為10cm²/V．s以上，進一步為20cm²/V．s以上。注意，在此的場效移動率是電晶體的飽和區域中的電流驅動力的指標，即外觀上的場效移動率，而不是作為氧化物半導體膜的物性值的移動率的近似值。

下面說明氧化物半導體膜的結構。

氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。

非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。

微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。

CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。

根據從大致平行於樣本面的方向觀察的 CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。

在本說明書中，“平行”是指在-10°以上且10° 以下的角度的範圍中配置兩條直線的狀態。因此也包括-5°以上且5°以下的角度的狀態。另外，“垂直”是指在80°以上且100°以下的角度的範圍中配置兩條直線的狀態。因此也包括85°以上且95°以下的角度的狀態。

另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。

由剖面TEM影像及平面TEM影像可知， CAAC-OS膜的結晶部具有配向性。

使用X射線繞射(XRD：X-Ray Diffraction)裝置對 CAAC-OS膜進行結構分析。例如，當利用out-of-plane(平面外)法分析包括InGaZnO₄的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO₄結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方向。

另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane(平面內)法分析CAAC-OS 膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO₄結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO₄的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行掃描也不能觀察到明確的峰值。

由上述結果可知，在具有c軸配向的CAAC-OS 膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。

注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量。

此外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶生長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的結晶度改變，所以有時 CAAC-OS膜中的結晶度根據區域而不同。

注意，當利用out-of-plane(平面外)法分析包括InGaZnO₄結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。

在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。

注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。

另外，為了形成CAAC-OS膜，較佳為採用如下條件。

藉由減少成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的破損。例如，可以降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。

此外，藉由增高成膜時的基板加熱溫度使濺射粒子在到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。當平板狀或顆粒狀的濺射粒子到達基板時，藉由增高成膜時的基板加熱溫度使平板狀或顆粒狀的濺射粒子在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。

另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。

下面，作為靶材的一個例子示出In-Ga-Zn氧化物靶材。

將InO_X粉末、GaO_Y粉末以及ZnO_Z粉末以規定的莫耳數比混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到多晶的In-Ga-Zn氧化物靶材。另外，X、Y及Z為任意正數。在此，InO_X粉末、GaO_Y粉末及ZnO_Z粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、2：1：3或3：1：2。另外，粉末的種類以及混合粉末時的莫耳數比可以根據所製造的靶材適當地改變。尤其是，由於使用In、Ga、Zn的莫耳數比為2：1：3的靶材形成的CAAC-OS膜可以增高在一定範圍內觀察到CAAC-OS的繞射圖案的區域的比例(也稱為CAAC化率)，所以可以提高在該CAAC-OS膜中具有通道形成區域的電晶體的頻率特性(f特)。

另外，因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na⁺。另外，在氧化物半導體膜內，Na斷裂構成氧化物半導體的金屬與氧的鍵合或擠進其鍵合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常開啟(normally-on)化、移動率的降低等的電晶體的電特性的劣化，而且還產生特性偏差。明確而言，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×10¹⁶/cm³以下，更佳為1×10¹⁶/cm³以下，進一步較佳為1×10¹⁵/cm³以下。同樣地，Li濃度的測定值較佳為5×10¹⁵/cm³以下，更佳為1×10¹⁵/cm³以下。同樣地，K濃度的測定值較佳為5×10¹⁵/cm³以下，更佳為1×10¹⁵/cm³以下。

另外，在使用包含銦的金屬氧化物的情況下，與氧的鍵能比銦大的矽或碳有時切斷銦與氧的鍵合而形成氧缺陷。由此，在矽或碳混入到氧化物半導體膜時，與鹼金屬或鹼土金屬同樣，容易發生電晶體的電特性的劣化。因此，較佳為降低氧化物半導體膜中的矽或碳的濃度。明確而言，利用二次離子質譜分析法的C濃度的測量值或Si濃度的測量值較佳為1×10¹⁸/cm³以下。藉由採用上述結構，可以防止電晶體的電特性的劣化而可以提高半導體裝置的可靠性。

此外，為了進一步減少包含在氧化物半導體膜中的水分或氫等雜質而使氧化物半導體膜高度純化，也可以進行加熱處理。

例如，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧化氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測量時的水分量為20ppm(露點換算為-55℃)以下，較佳為1ppm以下，更佳為10ppb以下的空氣)氛圍下對氧化物半導體膜進行加熱處理。另外，氧化氛圍是指包含10ppm以上的氧化氣體諸如氧、臭氧或氮化氧等的氛圍。此外，惰性氛圍是指上述氧化氣體小於10ppm，還填充有氮或稀有氣體的氛圍。

另外，也可以在進行惰性氣體氛圍下的加熱處理之後，在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下進行加熱處理。只要在形成氧化物半導體膜之後，就在任何時候可以進行加熱處理。例如，也可以在選擇性地蝕刻氧化物半導體膜之後進行加熱處理。

加熱處理也可以以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度進行即可。處理時間是24小時以內。

加熱處理可以使用電爐、RTA(Rapid Thermal Annealing：快速熱退火)裝置等進行。藉由使用RTA裝置，可只在短時間內在基板的應變點以上的溫度下進行加熱處理。由此，可以縮短加熱處理時間。

〈半導體裝置的剖面結構的例子〉

圖19示出包括圖9所示的電路21的半導體裝置10的剖面結構的一個例子。

另外，在圖19中示出在氧化物半導體膜中具有通道形成區域的電晶體22形成於在單晶矽基板中具有通道形成區域的電晶體23上時的例子。

電晶體23可以在非晶、微晶、多晶或單晶的矽或鍺等的半導體膜或半導體基板中具有通道形成區域。或者，電晶體23以在氧化物半導體膜或氧化物半導體基板中具有通道形成區域。當所有電晶體在氧化物半導體膜或氧化物半導體基板中具有通道形成區域時，可以不將電晶體22層疊於電晶體23上而將電晶體22與電晶體23形成於同一層中。

形成有電晶體23的半導體基板601例如可以使用矽基板、鍺基板、矽鍺基板等。在圖19中示出將單晶矽基板用於半導體基板601時的例子。

另外，電晶體23利用元件隔離法被電隔離。作為元件隔離法，可以採用矽的局部氧化法(LOCOS法：Local Oxidation of Silicon)、溝槽隔離法(STI法：Shallow Trench Isolation)等。在圖19中示出利用溝槽隔離法使電晶體23電隔離時的例子。明確而言，圖19例示出如下情況：在半導體基板601上利用蝕刻等形成溝槽之後，藉由將包含氧化矽等的絕緣物埋入在該溝槽中而形成的元件隔離區域610，使電晶體23元件隔離的情況。

在電晶體23上設置有絕緣膜611。在絕緣膜 611中形成有開口部。並且，在上述開口部中形成有與電晶體23的源極及汲極電連接的導電膜625及導電膜626以及與電晶體23的閘極電連接的導電膜627。

導電膜625與形成於絕緣膜611上的導電膜 634電連接，導電膜626與形成於絕緣膜611上的導電膜635電連接，導電膜627與形成於絕緣膜611上的導電膜636電連接。

在導電膜634及導電膜635上形成有絕緣膜 612。在絕緣膜612中形成有開口部，在上述開口部中形成有與導電膜636電連接的導電膜637。並且，導電膜637與形成於絕緣膜612上的導電膜651電連接。

在導電膜651上形成有絕緣膜613。在絕緣膜 613中形成有開口部，在上述開口部中形成有與導電膜651電連接的導電膜652。並且，導電膜652與形成於絕緣膜613上的導電膜653電連接。此外，在絕緣膜613上形成有導電膜644。

在導電膜653及導電膜644上形成有絕緣膜 661。並且，在圖19中，在絕緣膜661上形成有電晶體22。

電晶體22包括：絕緣膜661上的包含氧化物半導體的半導體膜701；半導體膜701上的分別用作源極或汲極的導電膜721及導電膜722；半導體膜701、導電膜721及導電膜722上的閘極絕緣膜662；以及位於閘極絕緣膜662上且在導電膜721與導電膜722之間與半導體膜701重疊的閘極電極731。導電膜722在設置在絕緣膜661中的開口部與導電膜653電連接。

在電晶體22中，在半導體膜701中存在有重疊於導電膜721的區域與重疊於閘極電極731的區域之間的區域710。此外，在電晶體22中，在半導體膜701中存在有重疊於導電膜722的區域與重疊於閘極電極731的區域之間的區域711。藉由將導電膜721、導電膜722及閘極電極731用作遮罩而對區域710及區域711添加氬等稀有氣體、對半導體膜701賦予p型導電型的雜質或對半導體膜701賦予n型導電型的雜質，可以與半導體膜701中的與閘極電極731重疊的區域相比降低區域710及區域711的電阻率。

在電晶體22上設置有絕緣膜663。

另外，在圖19中，電晶體22在半導體膜701 的至少一側具有閘極電極731即可，但是也可以具有夾著半導體膜701存在的一對閘極電極。

當電晶體22具有夾有半導體膜701的一對閘極電極時，可以對一個閘極電極供應用來控制導通狀態或非導通狀態的信號，並對另一個閘極電極供應外部電位。在該情況下，可以對一對閘極電極供應相同位準的電位，也可以只對另一個閘極電極供應接地電位等固定電位。可以藉由控制對另一個閘極電極供應的電位位準來控制電晶體的臨界電壓。

另外，圖19例示出電晶體22具有單閘極結構的情況，即包括對應於一個閘極電極731的一個通道形成區域。但是，電晶體22也可以具有多閘極結構，其中藉由具有彼此電連接的多個閘極電極，在一個活性層中具有多個通道形成區域。

〈電子裝置的例子〉

根據本發明的一個實施例的半導體裝置可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置(典型的是，能夠再現儲存媒體如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個實施例的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機以及醫療設備等。在圖20A至圖20F中示出這些電子裝置的具體例子。

圖20A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。可以將根據本發明的一個實施例的半導體裝置用於可攜式遊戲機的各種積體電路。注意，雖然圖20A所示的可攜式遊戲機包括兩個顯示部即顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。

圖20B示出可攜式資訊終端，該可攜式資訊終端包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。可以將根據本發明的一個實施例的半導體裝置用於可攜式資訊終端的各種積體電路。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。並且，第一外殼5601和第二外殼5602由連接部5605連接，由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據連接部5605所形成的第一外殼5601和第二外殼5602之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。作為位置輸入裝置的功能可以藉由在顯示裝置中設置觸控面板而附加。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中來附加作為位置輸入裝置的功能。

圖20C示出筆記本式個人電腦，該筆記本式個人電腦包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。可以將根據本發明的一個實施例的半導體裝置用於筆記本式個人電腦的各種積體電路。

圖20D示出電冷藏冷凍箱，該電冷藏冷凍箱包括外殼5301、冷藏室門5302、冷凍室門5303等。可以將根據本發明的一個實施例的半導體裝置用於電冷藏冷凍箱的各種積體電路。

圖20E示出視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。可以將根據本發明的一個實施例的半導體裝置用於視頻攝影機的各種積體電路。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示部5803的影像也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。

圖20F示出普通汽車，該普通汽車包括車體 5101、車輪5102、儀表板5103及燈5104等。可以將根據本發明的一個實施例的半導體裝置用於普通汽車的各種積體電路。

Claims

一種半導體裝置，包括：記憶體電路，其中，該半導體裝置能夠在該記憶體電路中儲存啟動常式並執行該啟動常式，其中，該半導體裝置能夠在執行該啟動常式之後將該記憶體電路用作緩衝記憶體裝置，其中，該半導體裝置能夠在將該記憶體電路用作緩衝記憶體裝置之後且在關閉該半導體裝置的電源之前從外部將該啟動常式載入至該記憶體電路，其中，該半導體裝置能夠測量停止對該半導體裝置的電源供應的期間的長度，其中，該半導體裝置能夠在該電源供應之後對該期間的長度與預設期間的長度進行比較，其中，該半導體裝置能夠在該期間比該預設期間長時，在從外部將該啟動常式載入至該記憶體電路之後執行該啟動常式，並且其中，該半導體裝置能夠在該期間比該預設期間短時，在關閉該半導體裝置的電源之前執行儲存在該記憶體電路中的該啟動常式。
一種半導體裝置，包括：記憶體電路，其中，該半導體裝置能夠進行第一工作然後進行第二工作，其中，能夠在該第一工作與該第二工作之間關閉該半導體裝置，其中，該半導體裝置能夠在該第一工作中執行啟動常式，其中，該半導體裝置能夠在結束該第一工作之前在該記憶體電路中儲存該半導體裝置的設定的資料，並且其中，該半導體裝置能夠在該第二工作中根據儲存在該記憶體電路中的該資料進行基於該設定的工作而不執行該啟動常式。
根據申請專利範圍第2項之半導體裝置，還包括：邏輯電路，其中該邏輯電路包括多個電路，並且其中該記憶體電路能夠根據該資料控制在該多個電路之間的電連接。
根據申請專利範圍第2項之半導體裝置，其中在該第一工作中在執行該啟動常式之後將該記憶體電路用作緩衝記憶體裝置，並且其中在該第二工作中在進行基於該設定的該工作之後將該記憶體電路用作緩衝記憶體裝置。
根據申請專利範圍第1或2項之半導體裝置，其中該記憶體電路包括具有氧化物半導體的半導體元件。
根據申請專利範圍第1或2項之半導體裝置，其中該記憶體電路包括記憶單元，其中該記憶單元包括第一電晶體、第二電晶體、第三電晶體及電容器，其中該第一電晶體的源極和汲極中的一個與該第二電晶體的閘極與該電容器的一對電極中的一個彼此電連接，其中該第二電晶體的源極和汲極中的一個與該第三電晶體的源極和汲極中的一個電連接，並且其中該第一電晶體包括氧化物半導體層。
根據申請專利範圍第1或2項之半導體裝置，其中該記憶體電路包括記憶單元，其中該記憶單元包括第一電晶體、第二電晶體及電容器，其中該第一電晶體的源極和汲極中的一個與該第二電晶體的閘極與該電容器的一對電極中的一個彼此電連接，並且其中該第一電晶體包括氧化物半導體層。
一種電子裝置，包括：申請專利範圍第1或2項之半導體裝置；以及外殼、顯示裝置、麥克風或揚聲器。
一種裝置，包括：電路，其中，該裝置能夠進行第一工作，關閉，然後進行第二工作，其中，在該第一工作中該裝置能夠執行用於該裝置的第一設定的程式，其中，在結束該第一工作之前該裝置能夠在該電路中儲存該裝置的第二設定的資料，並且其中，該裝置能夠在該第二工作中根據儲存在該電路中的該資料基於該第二設定進行工作而不執行該程式。
根據申請專利範圍第9項之裝置，其中該電路包括具有氧化物半導體的半導體元件。
根據申請專利範圍第9項之裝置，其中該電路包括記憶單元，其中該記憶單元包括第一電晶體、第二電晶體、第三電晶體及電容器，其中該第一電晶體的源極和汲極中的一個與該第二電晶體的閘極與該電容器的一對電極中的一個彼此電連接，其中該第二電晶體的源極和汲極中的一個與該第三電晶體的源極和汲極中的一個電連接，並且其中該第一電晶體包括氧化物半導體層。
根據申請專利範圍第9項之裝置，其中該電路包括記憶單元，其中該記憶單元包括第一電晶體、第二電晶體及電容器，其中該第一電晶體的源極和汲極中的一個與該第二電晶體的閘極與該電容器的一對電極中的一個彼此電連接，並且其中該第一電晶體包括氧化物半導體層。
一種電子裝置，包括：申請專利範圍第9項之裝置；以及外殼、顯示裝置、麥克風或揚聲器。