KR102448144B1 - 반도체 장치 및 전자 기기 - Google Patents

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나오아키 츠츠이
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Abstract

본 발명은 신규 구성을 갖는 반도체 장치를 제공한다.
반도체 장치는 레지스터 제어부 및 프로세서를 갖는다. 상기 프로세서는 제 1 회로 및 제 2 회로를 갖는 레지스터를 갖는다. 상기 제 1 회로는 상기 프로세서의 연산 처리에 의하여 얻어진 데이터를 유지할 수 있다. 상기 제 2 회로는 다른 루틴마다 상기 프로세서의 연산 처리에 의하여 얻어진 데이터를 유지할 수 있는 복수의 메모리부를 갖는다. 상기 레지스터 제어부는 인터럽트 신호에 따라 루틴을 전환한다. 상기 레지스터 제어부는 루틴을 전환할 때마다 상기 제 1 회로에 유지된 데이터를 상기 제 2 회로의 상기 루틴에 대응하는 복수의 메모리부 중 어느 하나에 유지시킬 수 있다. 또한, 레지스터 제어부는 루틴을 전환할 때마다 상기 제 2 회로의 상기 루틴에 대응하는 복수의 상기 메모리부 중 어느 하나에 유지된 데이터를 상기 제 1 회로에 유지시킬 수 있다.

Description

반도체 장치 및 전자 기기{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 본 명세서에 개시되는 본 발명의 일 형태에 따른 기술 분야의 일례를 더 구체적으로 말하면, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 메모리 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 들 수 있다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(아래에서 OS 트랜지스터라고 기재하였음)와, 실리콘을 채널 형성 영역에 사용한 트랜지스터(아래에서 Si 트랜지스터라고 기재하였음)를 조합하여 데이터에 따른 전하를 유지할 수 있는 반도체 장치의 기술 개발이 진행되고 있다. 이 반도체 장치는 스태틱 RAM(SRAM)과 비교하여 저소비 전력화가 도모되기 때문에 프로세서 등과 같은 반도체 장치로의 응용이 진행되고 있다(예를 들어 특허문헌 1 참조).
특개2013-9297호 공보
본 발명의 일 형태는 신규 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는 데이터 처리의 효율화가 뛰어난 신규 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 저소비 전력화가 뛰어난 신규 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태의 과제는 상술한 것에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 다른 과제는 여기서는 언급되지 않은 과제이며 아래에 기재된다. 당업자라면 여기서 언급되지 않은 과제를 명세서 또는 도면 등의 기재로부터 도출할 수 있으며 이들 기재로부터 적절히 얻을 수 있다. 또한, 본 발명의 일 형태는 상술한 과제 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.
본 발명의 일 형태는 레지스터 제어부 및 프로세서를 갖는 반도체 장치이며, 상기 프로세서는 레지스터를 갖고, 상기 레지스터는 제 1 회로 및 제 2 회로를 갖고, 상기 제 1 회로는 상기 프로세서의 연산 처리에 의하여 얻어진 데이터를 유지할 수 있는 기능을 갖고, 상기 제 2 회로는 복수의 메모리부를 갖고, 상기 복수의 메모리부는 다른 루틴마다 상기 프로세서의 연산 처리에 의하여 얻어진 데이터를 유지할 수 있는 기능을 갖고, 상기 레지스터 제어부는 상기 루틴을 전환할 때마다 상기 제 1 회로에 유지된 데이터를 상기 제 2 회로의 상기 루틴에 대응하는 상기 복수의 메모리부 중 어느 하나에 유지시킬 수 있는 기능을 갖고, 상기 레지스터 제어부는 상기 루틴을 전환할 때마다 상기 제 2 회로의 상기 루틴에 대응하는 상기 복수의 메모리부 중 어느 하나에 유지된 데이터를 상기 제 1 회로에 유지시킬 수 있는 기능을 갖는 반도체 장치다.
본 발명의 일 형태에서 상기 메모리부는 제 1 트랜지스터 및 제 2 트랜지스터를 갖고, 상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스 또는 드레인에 전기적으로 접속되어 있고, 상기 메모리부는 상기 제 1 트랜지스터를 오프 상태로 하여 상기 제 2 트랜지스터의 게이트에 데이터에 대응하는 전하를 유지시킬 수 있는 기능을 갖는 반도체 장치인 것이 바람직하다.
본 발명의 일 형태에서 상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 갖고, 상기 산화물 반도체는 In, Ga, 및 Zn을 갖는 반도체 장치인 것이 바람직하다.
본 발명의 일 형태는 상기 반도체 장치와, 표시 장치 또는 스피커를 갖는 전자 기기다.
또한, 본 발명의 다른 일 형태는 아래의 실시형태의 설명 및 도면에 기재되어 있다.
본 발명의 일 형태는 신규 구성을 갖는 반도체 장치 등을 제공할 수 있다.
또는, 본 발명의 일 형태는 데이터 처리의 효율화가 뛰어난 신규 구성을 갖는 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태는 저소비 전력화가 뛰어난 신규 구성을 갖는 반도체 장치 등을 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 상술한 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 얻을 수 있다.
도 1은 반도체 장치의 구성예.
도 2는 반도체 장치의 구성예.
도 3은 반도체 장치의 구성예.
도 4는 반도체 장치의 구성예.
도 5는 반도체 장치의 구성예.
도 6은 반도체 장치의 구성예.
도 7은 타이밍 차트.
도 8은 반도체 장치의 구성예.
도 9는 타이밍 차트.
도 10은 타이밍 차트.
도 11은 반도체 장치의 구성예.
도 12는 타이밍 차트.
도 13은 타이밍 차트.
도 14는 반도체 장치의 구성예.
도 15는 반도체 장치의 구성을 도시한 도면.
도 16은 반도체 장치의 단면 구조를 도시한 도면.
도 17은 트랜지스터의 구조를 도시한 도면.
도 18은 트랜지스터의 구조를 도시한 도면.
도 19는 칩과 모듈의 도면.
도 20은 전자 기기의 도면.
도 21은 트랜지스터의 구조를 도시한 도면.
도면을 참조하면서 실시형태에 대하여 아래에 자세히 설명한다. 다만, 실시형태는 많은 다양한 형태로 실시할 수 있고, 본 발명의 취지 및 범위로부터 벗어남이 없이 그 형태 및 자세한 사항에 다양한 변경을 가할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 아래에 기재되는 실시형태의 내용에 한정하여 해석되는 것은 아니다.
또한, 본 발명의 일 형태는 집적 회로, RF태그, 반도체 표시 장치 등 파워 게이팅이 가능한 반도체 장치를 그 범주에 포함한다. 또한, 집적 회로는 마이크로프로세서, 화상 처리 회로, DSP(Digital Signal Processor), 마이크로컨트롤러를 포함한 LSI(Large Scale Integrated Circuit), FPGA(Field Programmable Gate Array)나 CPLD(Complex PLD) 등의 프로그래머블 논리 회로(PLD: Programmable Logic Device)를 그 범주에 포함한다. 또한, 반도체 표시 장치는 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 종이, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 기타 반도체 표시 장치를 그 범주에 포함한다.
또한, 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시된 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈로 인한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
또한, 본 명세서 등에서 "트랜지스터"라 함은 게이트, 드레인, 및 소스를 포함한 적어도 3개의 단자를 포함한 소자를 뜻한다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 포함하고, 드레인, 채널 영역, 및 소스를 통하여 전류가 흐를 수 있다.
여기서, 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 서로 바뀔 수 있기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하기 어렵다. 그래서, 소스로서 기능하는 부분과 드레인으로서 기능하는 부분을 소스 또는 드레인이라고 부르지 않고, 소스 및 드레인 중 하나를 제 1 전극이라고 표기하고 소스 및 드레인 중 다른 하나를 제 2 전극이라고 표기하는 경우가 있다.
또한, 본 명세서에서 사용하는 "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것에 불과하고 수적으로 한정하는 것이 아님을 부기한다.
또한, 본 명세서에서 "A와 B가 접속되어 있다"고 함은 A와 B가 직접 접속된 상태뿐만 아니라 전기적으로 접속된 상태도 포함한다. 여기서, "A와 B가 전기적으로 접속되어 있다"고 함은 A와 B 사이에 어떠한 전기적 작용을 가진 대상물이 존재하며 A와 B 사이에서 전기 신호의 주고 받음이 가능한 상태를 뜻한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X에 전기적으로 접속되어 있고 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y에 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부에 직접 접속되어 있고 Z1의 다른 일부가 X에 직접 접속되어 있고 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부에 직접 접속되어 있고 Z2의 다른 일부가 Y에 직접 접속되어 있는 경우에는, 아래와 같이 표현할 수 있다.
예를 들어 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 차례로 전기적으로 접속되어 있다"고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X에 전기적으로 접속되어 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y에 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 전기적으로 접속되어 있다"고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 접속되어 제공되어 있다"고 표현할 수 있다. 이러한 예와 같은 표현 방법을 이용하여 회로 구성에서의 접속 차례를 정의함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서 예를 들어 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되어 있고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되어 있고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되어 있고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되어 있고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다"고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되어 있고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되어 있고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖고 있지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로다"고 표현할 수 있다. 이러한 예와 같은 표현 방법을 이용하여 회로 구성에서의 접속 경로에 대하여 정의함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례에 불과하고, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 뜻한다.
또한, 본 명세서에서 "위에", "아래에" 등 배치를 나타내는 어구는 도면을 참조하여 구성 요소들의 위치 관계를 설명하기 위하여 편의상 사용되는 것이다. 또한, 구성 요소들의 위치 관계는 각 구성 요소를 묘사하는 방향에 따라 적절히 바뀐다. 따라서, 명세서에서 사용하는 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 도면에서 각 회로 블록의 배치는 설명을 위하여 위치 관계를 특정한 것에 불과하고, 서로 다른 기능을 서로 다른 회로 블록이 실현하도록 도시되더라도 실제의 회로 블록에서는 동일의 회로 블록이 실현하도록 제공된 경우도 있다. 또한, 도면에서 각 회로 블록의 기능은 설명을 위하여 기능을 특정한 것에 불과하고, 하나의 회로 블록에 의하여 처리되도록 도시되더라도 실제의 회로 블록에서는 복수의 회로 블록에 의하여 처리되도록 제공된 경우도 있다.
또한, 본 명세서에서 "평행"이라 함은 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 뜻한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한 "수직"이라 함은 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 뜻한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에서 삼방정 및 능면체정(rhombohedral crystal)은 육방정계에 포함된다.
또한, "막"이라는 용어와 "층"이라는 용어는 경우에 따라 또는 상황에 따라 서로 바뀔 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서는 반도체 장치의 구성예에 대하여 설명한다.
반도체 장치의 구성예로서 블록도를 도 1에 도시하였다. 도 1에서 반도체 장치(100)는 프로세서(10) 및 레지스터 제어부(11)를 갖는다. 프로세서(10)는 레지스터(12)를 갖는다. 레지스터(12)는 메모리 회로(13) 및 메모리 회로(14)를 갖는다. 메모리 회로(14)는 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)(n은 2 이상의 자연수))를 갖는다.
메모리 회로(13)는 프로세서(10)에서 처리되는 데이터를 임시적으로 유지할 수 있는 기능을 갖는 회로다. 메모리 회로(13)를 단순히 회로라고 기재하는 경우가 있다. 메모리 회로(13)의 구체적인 일례로서는 플립플롭, SRAM 등을 들 수 있다. 프로세서(10)에서 처리되는 데이터에는 연산에 의하여 얻어진 데이터 외 프로그램의 실행 정보가 포함된다. 여기서 말하는 프로그램의 실행 정보에는 어드레스(프로그램 카운터(PC)의 값) 및 상태 플래그 등이 포함된다.
메모리 회로(14)는 메모리 회로(13)에 유지된 데이터를 저장(퇴피, 스토어, 또는 백업이라고도 함) 또는 로드(복귀, 리스토어, 또는 리커버리라고도 함)함으로써 데이터를 임시적으로 유지할 수 있는 회로다. 레지스터 제어부(11)로부터 출력되는 신호에 따라 메모리 회로(13)와 메모리 회로(14) 사이에서의 데이터의 저장 또는 로드가 제어된다.
메모리 회로(14)에 유지되는 데이터는 메모리 회로(14)가 갖는 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))에 유지된다. 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))에는 메모리 회로(13)에 유지된 데이터를 루틴에 대응시켜 저장한다. 데이터는 레지스터 제어부(11)로부터 공급되는 신호(Sv_1) 내지 신호(Sv_n)에 따라 저장된다. 신호(Sv_1) 내지 신호(Sv_n)는 레지스터 제어부(11)에 공급되는 인터럽트 신호(도면에 Interrupt라고 기재하였음)에 대응하여 출력된다. 인터럽트 신호에 따라 루틴이 전환된다. 프로세서(10)에서 처리하고 있는 데이터를 임시적으로 메모리 회로(13)로부터 메모리 회로(14)에 저장시키기 위하여 루틴에 대응한 신호(Sv_1) 내지 신호(Sv_n)가 출력된다.
예를 들어 제 1 루틴에 의하여 처리된 데이터가 메모리 회로(13)에 유지되어 있는 경우, 저장할 메모리 회로(14)의 메모리부로서 메모리부(14_1)를 선택하여 데이터를 저장하도록 제어하면 좋다. 또한, 제 2 루틴에 의하여 처리된 데이터가 메모리 회로(13)에 유지되어 있는 경우, 저장할 메모리 회로(14)의 메모리부로서 메모리부(14_2)를 선택하여 데이터를 저장하도록 제어하면 좋다.
프로세서(10)에서 명령을 실행하는 루틴에 대응시켜 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))에 저장된 데이터를 메모리 회로(13)에 로드한다. 데이터는 레지스터 제어부(11)로부터 공급되는 신호(Ld_1) 내지 신호(Ld_n)에 따라 로드된다. 신호(Ld_1) 내지 신호(Ld_n)는 레지스터 제어부(11)에 공급되는 인터럽트 신호(도면에 Interrupt라고 기재하였음)에 대응하여 출력된다. 인터럽트 신호에 따라 루틴이 전환된다. 프로세서(10)에서 전환된 루틴의 데이터를 로드하기 위하여 루틴에 대응한 신호(Ld_1) 내지 신호(Ld_n)가 출력된다.
예를 들어 프로세서(10)에서 제 1 루틴을 처리하는 경우, 메모리부(14_1)를 선택하여 데이터를 메모리 회로(13)에 로드하도록 제어하면 좋다. 또한, 프로세서(10)에서 제 2 루틴을 처리하는 경우, 메모리부(14_2)를 선택하여 데이터를 메모리 회로(13)에 로드하도록 제어하면 좋다.
프로세서(10)에서 행하는 루틴에 대응시켜 메모리 회로(13)와 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)) 사이에서 데이터를 저장 또는 로드하는 구성으로 함으로써, 인터럽트 신호에 따라 복수의 루틴을 끼어들게 하면서 프로세서(10)에서 데이터를 처리할 수 있다. 그리고, 다른 루틴이 끼어든 경우, 데이터를 메모리 회로(13)로부터 메모리 회로(14)에 저장하거나 메모리 회로(14)로부터 메모리 회로(13)에 로드함으로써, 다른 루틴을 우선적으로 처리하기 위하여 처리하고 있는 루틴을 중단시키더라도 이 루틴을 재개할 수 있다. 처리를 중단한 루틴을 재개하기 위한 데이터는 프로세서(10) 내부에 유지되기 때문에 외부의 메모리 예를 들어 SRAM이나 DRAM의 스택 영역에 액세스하여 데이터를 저장 또는 로드할 필요가 없다. 그래서, 루틴이 끼어듦으로써 다른 루틴으로 전환되는 처리를 하더라도 전환에 따라 저장 또는 로드하는 데이터는 메모리 액세스 등의 래그가 생기지 않고 효율적으로 처리할 수 있다.
프로세서(10)는 컴퓨터 언어로 기술된 프로그램을 실행하기 위한 기능을 갖는 회로다. 프로세서(10)는 연산부 및 제어부를 갖는다. 프로세서(10)는 싱글 코어 프로세서라도 좋고, 듀얼 코어 또는 매니 코어 등의 멀티 코어 프로세서라도 좋다.
레지스터 제어부(11)는 인터럽트 신호에 따라 메모리 회로(13)와 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)) 사이에서 데이터를 저장 또는 로드하기 위한 신호를 출력하기 위한 기능을 갖는 회로다. 데이터를 저장 또는 로드하기 위한 신호는 신호(Sv_1) 내지 신호(Sv_n) 및 신호(Ld_1) 내지 신호(Ld_n)다. 각 신호는 인터럽트 신호에 따라 전환되는 루틴에 대응하여 제어된다. 따라서, 레지스터 제어부(11)는 루틴이 전환될 때마다 메모리 회로(13)에 유지된 데이터를 이 루틴에 대응하는 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)) 중 어느 하나에 유지시킬 수 있다. 또한, 레지스터 제어부(11)는 루틴이 전환될 때마다 루틴에 대응하는 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)) 중 어느 하나에 유지시킨 데이터를 메모리 회로(13)에 유지시킬 수 있다.
레지스터(12)는 메모리 회로(13) 및 메모리 회로(14)를 갖고, 프로세서(10)에서 처리되는 데이터를 유지시키기 위한 회로다. 레지스터(12)는 프로세서(10) 내의 데이터를 유지하는 회로 예를 들어 레지스터 파일 또는 파이프라인 레지스터 등에 적용되는 회로다.
또한, 도 1에는 반도체 장치(100) 내에 레지스터(12)가 하나 제공된 구성을 도시하였지만, 다른 구성을 채용하여도 좋다. 예를 들어 반도체 장치(100)에 복수의 레지스터가 제공된 구성으로 하여도 좋다. 도 2에 도시된 반도체 장치(100)의 프로세서(10_A)는 복수의 레지스터(레지스터(12_1) 내지 레지스터(12_N)(N은 2 이상의 자연수임))를 갖는다. 또한, 레지스터 제어부(11)는 복수의 레지스터(레지스터(12_1) 내지 레지스터(12_N))가 각각 갖는 메모리 회로(13)와 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)) 사이의 데이터의 저장 및 로드를 제어하기 위하여 각각에 신호(Sv_1) 내지 신호(Sv_n) 및 신호(Ld_1) 내지 신호(Ld_n)를 공급한다. 도 2의 구성으로 함으로써 복수의 레지스터(레지스터(12_1) 내지 레지스터(12_N))에서 독립적으로 복수의 루틴을 끼어들게 하여 데이터를 처리할 수 있다.
또한, 도 1에는 반도체 장치(100) 내에 프로세서(10)가 하나 제공된 구성을 도시하였지만, 다른 구성을 채용하여도 좋다. 예를 들어 반도체 장치(100)는 복수의 프로세서가 제공된 구성으로 하여도 좋다.
메모리 회로(13)는 프로세서(10)의 연산 처리에 의하여 얻어진 데이터를 유지할 수 있는 기능을 갖는 회로다. 메모리 회로(13)는 데이터의 기록 및 판독을 고속으로 할 수 있는 메모리 회로인 것이 바람직하다. 예를 들어 Si 트랜지스터로 구성된 트랜스미션 게이트, 트랜지스터, 인버터, NAND 등의 논리 회로 등을 조합하여 구성되는 플립플롭 또는 SRAM을 적용할 수 있다.
메모리 회로(13)에 적용되는 플립플롭 또는 SRAM은 입력되는 데이터에 따른 전위를 정적으로 유지하는 기능을 갖는 회로인 것이 바람직하다. 또한, 메모리 회로(13)는 클록 신호에 따라 데이터의 기록 및 판독이 제어되는 기능을 갖는 것이 바람직하고, 일례로서는 마스터 슬레이브형 회로 구성이 적용되는 것이 바람직하다. 또한, 메모리 회로(13)는 리셋 신호에 따라 유지된 전위를 초기화시킬 수 있는 기능을 갖는 것이 바람직하다.
메모리 회로(14) 및 메모리 회로(14)가 갖는 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))는 프로세서(10)의 연산 처리에 의하여 얻어진 데이터를 유지할 수 있는 기능을 갖는 회로다. 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))는 일정 기간 동안 데이터를 유지할 필요가 있으므로 데이터 유지에 소비되는 전력이 작은 메모리부인 것이 바람직하다.
레지스터(12)가 갖는 메모리 회로(13) 및 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))의 구성예를 도 3에 도시하였다. 그리고, 도 3은 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))에 적용할 수 있는 구체적인 회로 구성을 도시한 것이다. 메모리 회로(13)는 데이터가 단자(D)에 공급되고, 단자(Q)로부터 데이터를 출력한다. 또한, 메모리 회로(13)는 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)) 각각에 접속되어 있다. 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))에는 신호(Sv_1) 내지 신호(Sv_n) 중 어느 하나 및 신호(Ld_1) 내지 신호(Ld_n) 중 어느 하나가 각각 공급된다.
복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))는 같은 회로 구성을 갖는다. 예를 들어 메모리부(14_1)는 트랜지스터(15), 용량 소자(16), 트랜지스터(17), 및 트랜지스터(18)를 갖는다.
트랜지스터(15)의 소스 또는 드레인 중 하나는 메모리 회로(13)가 갖는 데이터를 저장하는 노드(메모리 노드)에 접속되어 있다. 트랜지스터(15)의 소스 또는 드레인 중 다른 하나는 트랜지스터(17)의 게이트에 접속되어 있다. 트랜지스터(15)의 게이트는 신호(Sv_1)가 공급되는 배선에 접속되어 있다.
용량 소자(16)의 전극 중 하나는 트랜지스터(17)의 게이트에 접속되어 있다. 용량 소자(16)의 전극 중 다른 하나는 기준 전위가 공급되는 배선(예를 들어 그라운드선)에 접속되어 있다. 용량 소자(16)의 전극 중 다른 하나는 전원 전위가 공급되는 배선 등 다른 배선에 접속되어 있어도 좋다.
트랜지스터(17)의 소스 또는 드레인 중 하나는 기준 전위가 공급되는 배선(예를 들어 그라운드선)에 접속되어 있다. 트랜지스터(17)의 소스 또는 드레인 중 다른 하나는 트랜지스터(18)의 소스 또는 드레인 중 하나에 접속되어 있다. 트랜지스터(17)의 게이트는 트랜지스터(15)의 소스 또는 드레인 중 다른 하나에 접속되어 있다. 또한, 아래에서는 트랜지스터(17)의 게이트가 접속되어 있는 노드를 노드(ND)라고 기재하기로 한다.
트랜지스터(18)의 소스 또는 드레인 중 하나는 트랜지스터(17)의 소스 또는 드레인 중 다른 하나에 접속되어 있다. 트랜지스터(18)의 소스 또는 드레인 중 다른 하나는 메모리 회로(13)가 갖는 메모리 노드에 접속되어 있다. 트랜지스터(18)의 게이트는 신호(Ld_1)가 공급되는 배선에 접속되어 있다. 또한, 트랜지스터(18)의 소스 또는 드레인 중 다른 하나가 접속되어 있는 메모리 회로(13)가 갖는 메모리 노드는 트랜지스터(15)의 소스 또는 드레인 중 하나가 접속되어 있는 메모리 노드와 다른 노드인 것이 바람직하다. 이 경우, 상기 메모리 노드들은 논리가 서로 다른 데이터를 유지하는 관계인 것이 바람직하다.
메모리부(14_1)의 동작에 대하여 간단히 설명한다. 트랜지스터(15), 트랜지스터(17), 및 트랜지스터(18)가 모두 n채널형 트랜지스터인 것으로 가정하여 설명한다. p채널형 트랜지스터를 채용하는 경우에는 공급하는 신호를 반전시켜 동작시키면 좋다.
우선, 메모리 회로(13)의 데이터에 따른 전위(데이터 전위라고도 함)를 메모리부(14_1)에 저장하는 동작을 설명한다.
신호(Sv_1)를 H 레벨로 하여 트랜지스터(15)를 도통 상태로 한다. 메모리 회로(13)가 갖는 메모리 노드와 노드(ND)가 등전위가 된다.
다음에, 신호(Sv_1)를 L 레벨로 하여 트랜지스터(15)를 비도통 상태로 한다. 노드(ND)에는 데이터 전위에 따른 전하가 유지된다. 트랜지스터(15)는 비도통 상태에서 소스와 드레인 사이를 흐르는 전류(오프 전류)가 작은 것이 바람직하다.
상술한 동작에 의하여 메모리 회로(13)의 데이터 전위를 메모리부(14_1)에 저장하는 동작이 완료된다.
또한, 오프 전류가 작은 트랜지스터로서 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터에 사용할 수 있는 산화물 반도체로서 In, Ga, 및 Zn을 갖는 산화물 반도체가 바람직하다. 또한, 회로도에서 트랜지스터(15)가 OS 트랜지스터인 것을 명시적으로 나타내기 위하여 회로 기호에 "OS"라고 부기하였다.
다음에, 메모리부(14_1)에 유지된 데이터 전위를 메모리 회로(13)에 로드하는 동작을 설명한다.
우선, 메모리 회로(13)의 메모리 노드를 프리차지한다. 여기서는, H 레벨로 프리차지하여 동작시키는 예를 설명한다.
다음에, 신호(Ld_1)를 H 레벨로 하여 트랜지스터(18)를 도통 상태로 한다. 이 때, 트랜지스터(17)는 노드(ND)에 유지된 데이터 전위에 따른 전하에 따라 도통 상태 또는 비도통 상태가 된다.
예를 들어 노드(ND)에 유지된 데이터 전위가 H 레벨인 경우, 트랜지스터(17)는 도통 상태가 된다. 따라서, 트랜지스터(17) 및 트랜지스터(18)를 통하여 기준 전위인 그라운드선의 전위 즉 L 레벨이 메모리 노드에 로드된다. 그라운드선의 전위가 로드되는 메모리 노드는 데이터 전위가 저장된 노드와 다른 노드이므로 원래 데이터를 로드할 수 있다.
또한, 예를 들어 노드(ND)에 유지된 데이터 전위가 L 레벨인 경우, 트랜지스터(17)는 비도통 상태가 된다. 따라서, 메모리 회로(13)의 메모리 노드는 그대로 프리차지 전위 즉 H 레벨을 유지한다. 즉 메모리 노드에 H 레벨이 로드된다.
상술한 동작에 의하여 메모리 회로(13)의 데이터 전위를 메모리 회로(13)에 로드하는 동작이 완료된다.
또한, 도 4의 (A) 내지 도 4의 (D)는 도 3에 도시된 메모리부(14_1) 내지 메모리부(14_n)에 적용할 수 있는 회로 구성을 설명하기 위한 것이다.
트랜지스터(17) 및 트랜지스터(18)로서 도 4의 (A)에 도시된 메모리부(14_A)와 같이 OS 트랜지스터 또는 Si 트랜지스터를 사용할 수 있다. 또는, 트랜지스터(17) 및 트랜지스터(18)로서 도 4의 (B)에 도시된 메모리부(14_B)와 같이 OS 트랜지스터만을 사용할 수 있다.
또는, 로드할 때 그라운드 전위가 아니라 전원 전위 VDD를 공급하고자 하는 경우에는, p채널형 트랜지스터를 사용하여 도 4의 (C)에 도시된 메모리부(14_C)와 같은 구성으로 하면 좋다. 또는, 저장할 때와 로드할 때의 전하의 경로를 같은 경로로 하고자 하는 경우에는, 도 4의 (D)에 도시된 메모리부(14_D)와 같은 구성으로 하면 좋다.
또한, 도 3, 도 4의 (A), 및 도 4의 (B)에 도시된 회로 구성에서 트랜지스터(15)에 백 게이트가 추가된 구성으로 하여도 좋다. 백 게이트에 음 전위를 공급하여 트랜지스터(15)의 문턱 전압을 양으로 시프트시킴으로써 트랜지스터(15)의 비도통 상태에서의 오프 전류를 작은 상태로 유지시킬 수 있다. 또한, 백 게이트에 양 전위를 공급하여 트랜지스터(15)의 문턱 전압을 음으로 시프트시킴으로써 트랜지스터(15)의 도통 상태에서의 온 전류를 증가시킬 수 있다.
또한, 트랜지스터(15), 트랜지스터(17), 및 트랜지스터(18)의 형상은 특별히 한정되지 않고, 예를 들어 톱 게이트 구조 또는 보텀 게이트 구조를 채용할 수 있다.
또한, 프로세서(10)의 연산 처리에 의하여 얻어진 데이터를 유지할 수 있는 기능을 갖는 회로인 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))의 회로 구성은 도 3, 도 4의 (A), 및 도 4의 (B)에 도시된 회로 구성에 한정되지 않는다. 예를 들어 상변화형 메모리(PRAM(Phase-change RAM) 또는 PCM(Phase-Change Memory)이라고도 함), 저항 변화형 메모리(ReRAM(Resistive RAM)이라고도 함), 자기 저항형 메모리(MRAM(Magnetoresistive RAM)이라고도 함) 등을 사용하여 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))를 구성하여도 좋다. 예를 들어 MRAM으로서는 자기 터널 접합 소자(MTJ(Magnetic Tunnel Junction) 소자라고도 함)를 사용한 MRAM을 적용할 수 있다.
다음에, 도 1에 도시된 반도체 장치(100)의 동작의 일례에 대하여 도 5에 도시된 모식도를 사용하여 설명한다.
반도체 장치(100)의 동작의 일례로서 도 5의 (A) 및 도 5의 (B)에서는 복수의 루틴으로서 제 1 루틴 내지 제 3 루틴을 들어 인터럽트 신호에 따라 프로그램 처리를 중단시켜 다른 루틴을 실행하는 동작을 설명하기로 한다. 또한, 제 1 루틴을 메인 루틴, 제 2 루틴을 서브 루틴 A, 제 3 루틴을 서브 루틴 B로 한다.
우선, 도 5의 (A)에 대하여 설명한다. 도 5의 (A)는 메인 루틴의 프로그램 처리를 하고 있을 때 서브 루틴 A가 끼어들고 그리고 서브 루틴 B가 끼어드는 동작을 도시한 것이다.
도 5의 (A)에 도시된 바와 같이, 레지스터(12)에서는 먼저 메인 루틴의 프로그램 처리를 하기 위하여 명령을 순차적으로 실행한다(도면에서 실선 화살표로 표기하였음). 그리고, 인터럽트 신호에 따라 메인 루틴이 중단되고, 서브 루틴 A를 우선한다(도면에서 점선 화살표로 표기하였음). 메인 루틴의 중단에 의하여 프로그램의 실행 정보를 포함하며 메모리 회로(13)에 유지된 데이터를 저장한다. 메모리 회로(13)에 유지된 데이터를 메모리부(14_1)에 저장하기 위하여 레지스터 제어부(11)는 신호(Sv_1)를 메모리부(14_1)에 공급하여 데이터를 저장한다.
다음에, 레지스터(12)에서는 서브 루틴 A의 프로그램 처리를 하기 위하여 명령을 순차적으로 실행한다(도면에서 실선 화살표로 표기하였음). 그리고, 인터럽트 신호에 따라 서브 루틴 A가 중단되고, 서브 루틴 B를 우선한다(도면에서 점선 화살표로 표기하였음). 서브 루틴 A의 중단에 의하여 프로그램의 실행 정보를 포함하며 메모리 회로(13)에 유지된 데이터를 저장한다. 메모리 회로(13)에 유지된 데이터를 메모리부(14_2)에 저장하기 위하여 레지스터 제어부(11)는 신호(Sv_2)를 메모리부(14_2)에 공급하여 데이터를 저장한다.
다음에, 레지스터(12)에서는 서브 루틴 B의 프로그램 처리를 하기 위하여 명령을 순차적으로 실행한다(도면에서 실선 화살표로 표기하였음). 그리고, 서브 루틴 B의 프로그램 처리가 종료되면 중단된 서브 루틴 A를 재개한다(도면에서 점선 화살표로 표기하였음). 서브 루틴 A를 재개하기 위하여 프로그램의 실행 정보를 포함한 데이터를 메모리 회로(13)에 로드한다. 메모리부(14_2)에 유지하는 데이터를 메모리 회로(13)에 로드하기 위하여 레지스터 제어부(11)는 신호(Ld_2)를 메모리부(14_2)에 공급하여 데이터를 로드한다.
다음에, 레지스터(12)에서는 중단된 서브 루틴 A의 프로그램 처리를 하기 위하여 명령을 순차적으로 실행한다(도면에서 실선 화살표로 표기하였음). 그리고, 서브 루틴 A의 프로그램 처리가 종료되면, 중단된 메인 루틴을 재개한다(도면에서 점선 화살표로 표기하였음). 메인 루틴을 재개하기 위하여 프로그램의 실행 정보를 포함한 데이터를 메모리 회로(13)에 로드한다. 메모리부(14_1)에 유지하는 데이터를 메모리 회로(13)에 로드하기 위하여 레지스터 제어부(11)는 신호(Ld_1)를 메모리부(14_1)에 공급하여 데이터를 로드한다.
또한, 도 5의 (A)를 사용하여 중단한 루틴의 데이터를 저장하고 재개하는 루틴의 데이터를 로드하는 구성에 대하여 설명하였지만, 다른 구성을 채용할 수도 있다. 도 5의 (B)를 사용하여 다른 구성의 동작에 대하여 설명한다. 도 5의 (B)는 도 5의 (A)와 마찬가지로 메인 루틴의 프로그램 처리를 하고 있을 때 서브 루틴 A가 끼어들고 그리고 서브 루틴 B가 끼어드는 동작을 도시한 것이다. 도 5의 (B)에서 도 5의 (A)와 다른 점은 메모리부(14_1) 내지 메모리부(14_3) 각각에 각 루틴의 프로그램 처리를 하기 위한 데이터가 미리 저장된 상태로 동작하는 점이다. 이 구성에 의하여, 외부의 메모리 예를 들어 SRAM이나 DRAM의 스택 영역에 먼저 액세스하여 미리 데이터를 저장해 두고 인터럽트 신호가 입력되는 타이밍에서 저장 및 로드하여 루틴을 전환함으로써 프로그램 처리를 할 수 있다. 따라서, 데이터를 더 효율적으로 처리할 수 있다.
도 5의 (B)에 도시된 인터럽트 신호에 따른 루틴의 전환에 대하여 아래에서 설명한다. 반복되는 설명은 생략하고, 여기서는 메인 루틴과 서브 루틴의 중단과 재개에 대하여 설명하기로 한다.
도 5의 (B)에서는 메인 루틴의 프로그램 처리를 하고 있을 때 인터럽트 신호에 따라 메인 루틴이 중단되는 경우, 프로그램의 실행 정보를 포함하며 메모리 회로(13)에 유지된 데이터를 저장하고, 서브 루틴 A를 실행하기 위하여 프로그램의 실행 정보를 포함한 데이터를 메모리 회로(13)에 로드한다. 메모리 회로(13)에 유지된 데이터를 메모리부(14_1)에 저장하기 위하여 레지스터 제어부(11)는 신호(Sv_1)를 메모리부(14_1)에 공급하여 데이터를 저장한다. 그리고, 메모리부(14_2)에 유지된 데이터를 메모리 회로(13)에 로드하기 위하여 레지스터 제어부(11)는 신호(Ld_2)를 메모리부(14_2)에 공급하여 데이터를 로드한다.
도 5의 (A) 및 도 5의 (B)를 사용하여 설명한 바와 같이, 본 실시형태의 반도체 장치는 메인 루틴의 프로그램을 처리하고 있을 때 서브 루틴 A가 끼어들고 그리고 서브 루틴 B가 끼어드는 동작을 실행한 경우에도, 중단된 데이터에 의거하여 프로그램 처리를 재개할 수 있다. 처리를 중단한 루틴을 재개하기 위한 데이터는 프로세서(10) 내부에 유지되기 때문에 외부의 메모리 예를 들어 SRAM이나 DRAM의 스택 영역에 액세스하여 데이터를 저장 또는 로드할 필요가 없다. 그래서, 루틴이 끼어듦으로써 다른 루틴으로 전환되는 처리를 하더라도 전환에 따라 저장 또는 로드하는 데이터는 메모리 액세스 등의 래그가 생기지 않고 효율적으로 처리할 수 있다.
다음에, 메모리 회로(13)와 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))의 회로의 구체적인 구성에 대하여 도 6에 도시하였다. 도 6은 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n))로서 메모리부(14_1) 및 메모리부(14_2)를 도시한 것이다.
도 6에 일례로서 도시한 메모리 회로(13)는 마스터 슬레이브형 플립플롭의 회로 구성을 갖는다. 메모리 회로(13)는 인버터(21), 인버터(22), 트랜스미션 게이트(23) 내지 트랜스미션 게이트(27), 및 NAND(31) 내지 NAND(34)를 갖는다. NAND(31) 및 NAND(34)에는 신호(RSTB)가 공급되고, NAND(31) 및 NAND(34)는 H 레벨일 때 인버터로서 기능하고, L 레벨일 때 하이 임피던스 상태가 된다. 또한, NAND(32) 및 NAND(33)는 인버터로 치환할 수 있다. 또한, 트랜스미션 게이트(23) 내지 트랜스미션 게이트(27)에는 클록 신호(CLK) 또는 신호(LE)가 공급된다. 각 회로의 접속 정보에 대해서는 도 6을 참조하면 좋다.
또한, 메모리 회로(13)가 갖는 메모리 노드로서 노드(MD) 및 노드(MDB)가 도시되어 있다. 노드(MD) 및 노드(MDB)는 서로 논리가 다른 데이터를 유지한다. 예를 들어 한쪽 데이터가 Data일 때, 다른 쪽 데이터는 Data_B다.
메모리부(14_1) 및 메모리부(14_2)는 도 3의 회로 구성과 마찬가지이므로 설명은 생략한다. 또한, 메모리부(14_1)가 갖는 트랜지스터(17)의 게이트가 접속된 노드를 노드(ND_1)로 한다. 메모리부(14_2)가 갖는 트랜지스터(17)의 게이트가 접속된 노드를 노드(ND_2)로 한다.
도 7은 도 6에 도시된 회로에서 데이터를 저장하는 동작의 타이밍 차트를 도시한 것이다. 도 7은 일례로서 메모리 회로(13)로부터 메모리부(14_1)에 데이터를 저장하는 동작을 설명하기 위한 것이다. 도 7의 타이밍 차트에는 메모리 노드인 노드(MDB)의 신호의 변화 외 신호(RSTB), 신호(LE), 신호(CLKin), 신호(Sv_1), 신호(Ld_1), 및 노드(ND_1)의 전위의 변화를 도시하였다.
또한, 신호(CLKin)는 클록 신호(CLK) 및 반전 클록 신호(CLKB)를 생성하기 위한 신호다. 신호(CLKin)에 의거하여 클록 신호(CLK) 및 반전 클록 신호(CLKB)를 생성하기 위한 회로 구성의 일례를 도 8의 (A)에 도시하였다. 도 8의 (A)에서는 인버터(41) 및 인버터(42)를 사용하여 신호를 생성한다.
또한, 신호(LE)는 데이터를 로드할 때 노드(MD)를 부유 상태로 하기 위한 신호다. 신호(Ld_1) 및 신호(Ld_2)에 의거하여 신호(LE)를 생성하기 위한 회로 구성의 일례를 도 8의 (B)에 도시하였다. 도 8의 (B)에서는 NOR(43)를 사용하여 신호를 생성한다. 또한, 도 8의 (C)에 도시된 바와 같이, 신호(LE)를 반전한 신호(LEB)는 인버터(44)를 사용하여 생성하면 좋다.
도 7의 타이밍 차트에서 시각(t1)은 통상 동작할 때의 파형 및 신호의 상태를 도시한 것이다. 통상 동작에서는 메모리 회로에서 단자(D)에 공급되는 데이터를 클록 신호(CLK)의 입력에 따라 단자(Q)에 출력한다. 노드(MDB)에는 Data_B가 유지되어 있다. 또한, 신호(RSTB) 및 신호(LE)는 양쪽 모두 H 레벨이다. 신호(Sv_1) 및 신호(Ld_1)는 양쪽 모두 L 레벨이다. 노드(ND_1)에는 초기 상태로서 L 레벨의 전위가 유지되어 있는 것으로 한다.
또한, 시각(t2)은 데이터를 저장할 때의 파형 및 신호의 상태를 도시한 것이다. 클록 신호(CLK)를 고정하고 신호(Sv_1)를 H 레벨로 전환한다. 도 7에서는 일례로서 클록 신호(CLK)를 L 레벨로 고정하고 신호(Sv_1)를 H 레벨로 전환한다. 신호(Sv_1)의 전압 진폭은 신호(Ld_1)의 전압 진폭보다 크게 설정하는 것이 바람직하다. 이 구성으로 함으로써 노드(ND_1)에 공급되는 Data_B에 의거한 전위가 트랜지스터(15)의 문턱 전압만큼 저하되는 것을 방지할 수 있다.
또한, 시각(t3)은 다시 통상 동작을 행할 때의 파형 및 신호의 상태를 도시한 것이다. 통상 동작에서는 메모리 회로에서 단자(D)에 공급되는 데이터를 클록 신호(CLK)의 입력에 따라 단자(Q)에 출력한다. 노드(ND_1)에는 시각(t2)에서 저장한 Data_B에 의거한 전위가 유지되어 있다. 또한, 신호(RSTB) 및 신호(LE)는 양쪽 모두 H 레벨이다. 신호(Sv_1) 및 신호(Ld_1)는 양쪽 모두 L 레벨이다.
시각(t3) 이후, 신호(Sv_1)를 L 레벨로 함으로써 시각(t2)에서 노드(ND_1)에 공급된 데이터 전위에 따른 전하를 계속 유지할 수 있다.
여기까지 도 6에 도시된 회로에서 데이터를 저장하는 동작의 타이밍 차트에 대하여 설명하였다.
또한, 도 9는 도 6에 도시된 회로에서 데이터를 로드하는 동작의 타이밍 차트를 도시한 것이다. 도 9는 일례로서 메모리부(14_1)로부터 메모리 회로(13)에 데이터를 로드하는 동작을 설명하기 위한 것이다. 도 9의 타이밍 차트에서는 메모리 노드인 노드(MD)의 신호의 변화 외 신호(RSTB), 신호(LE), 신호(CLKin), 신호(Sv_1), 신호(Ld_1), 및 노드(ND_1)의 전위의 변화를 도시하였다.
도 9의 타이밍 차트에서 시각(t4)은 통상 동작할 때의 파형 및 신호의 상태를 도시한 것이다. 통상 동작에서는 메모리 회로에서 단자(D)에 공급되는 데이터를 클록 신호(CLK)의 입력에 따라 단자(Q)에 출력한다. 노드(MD)에는 DataＡ가 유지되어 있다. 또한, 신호(RSTB) 및 신호(LE)는 양쪽 모두 H 레벨이다. 신호(Sv_1) 및 신호(Ld_1)는 양쪽 모두 L 레벨이다. 노드(ND_1)에는 도 7의 시각(t2)에서 저장된 Data_B에 의거한 전위가 유지되어 있는 것으로 한다.
또한, 시각(t5)에서는 데이터를 로드하기 위하여 프리차지 동작을 할 때의 상태를 도시한 것이다. 프리차지 동작에서는 신호(CLKin)를 H 레벨, 신호(RSTB)를 L 레벨, 노드(MD)를 H 레벨로 한다.
또한, 시각(t6)은 데이터를 로드할 때의 상태를 도시한 것이다. 데이터를 로드하는 동작에서는 신호(LE)를 L 레벨, 노드(MD)를 부유 상태, 신호(Ld_1)를 H 레벨로 한다. 트랜지스터(17) 및 트랜지스터(18)의 도통 상태 또는 비도통 상태가 정해지기 때문에 노드(MD)에 노드(ND_1)의 논리가 반전된 데이터인 Data가 로드된다.
또한, 시각(t7)에서는 신호(RSTB)를 H 레벨, 신호(Ld_1)를 L 레벨로 하고, 시각(t8)에서는 신호(LE)를 H 레벨로 하여 다시 통상 동작을 행한다.
여기까지 도 6에 도시된 회로에서 데이터를 로드하는 동작의 타이밍 차트에 대하여 설명하였다.
또한, 도 9에서는 복수의 동작을 동시에 행하는 예(예를 들어 시각(t6)에서는 신호(LE)를 L 레벨로 하는 타이밍과 신호(Ld_1)를 H 레벨로 하는 타이밍이 같은 경우)를 설명하였지만, 타이밍을 어긋나게 하여도 좋다. 예를 들어 도 10에 도시된 시각(t6) 및 시각(t6')과 같이 나누어 동작시켜도 좋다. 이 외, 시각(t7) 및 시각(t7')과 같이 신호(RSTB)를 H 레벨로 하는 타이밍과 신호(Ld_1)를 L 레벨로 하는 타이밍을 어긋나게 하여도 좋다. 또한, 시각(t8) 및 시각(t8')과 같이 신호(LE)를 H 레벨로 하는 타이밍과 신호(CLKin)를 발진하는 타이밍을 어긋나게 하여도 좋다.
상술한 바와 같이, 본 실시형태의 반도체 장치(100)는 프로세서(10)에서 행하는 루틴에 대응시켜 메모리 회로(13)와 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)) 사이에서 데이터를 저장 또는 로드하는 구성으로 함으로써, 인터럽트 신호에 따라 복수의 루틴을 끼어들게 하면서 프로세서(10)에서 데이터를 처리할 수 있다. 그리고, 다른 루틴이 끼어든 경우, 데이터를 메모리 회로(13)로부터 메모리 회로(14)에 저장하거나 메모리 회로(14)로부터 메모리 회로(13)에 로드함으로써, 다른 루틴을 우선적으로 처리하기 위하여 처리하고 있는 루틴을 중단시키더라도 이 루틴을 재개할 수 있다. 처리를 중단한 루틴을 재개하기 위한 데이터는 프로세서(10) 내부에 유지되기 때문에 외부의 메모리 예를 들어 SRAM이나 DRAM의 스택 영역에 액세스하여 데이터를 저장 또는 로드할 필요가 없다. 그래서, 루틴이 끼어듦으로써 다른 루틴으로 전환되는 처리를 하더라도 전환에 따라 저장 또는 로드하는 데이터는 메모리 액세스 등의 래그가 생기지 않고 효율적으로 처리할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1의 도 6에서 설명한 메모리 회로(13), 메모리부(14_1), 및 메모리부(14_2)와 다른 회로 구성의 일례에 대하여 설명한다.
도 11은 실시형태 1의 도 6에서 설명한 메모리 회로(13), 메모리부(14_1), 및 메모리부(14_2)와 다른 회로 구성으로서 메모리 회로(13x), 메모리부(14x_1), 및 메모리부(14x_2)의 회로 구성을 도시한 것이다. 메모리 회로(13x)는 인버터(51) 내지 인버터(56), 트랜스미션 게이트(57) 및 트랜스미션 게이트(58), NAND(59), 및 트랜지스터(60) 내지 트랜지스터(64)를 갖는다. NAND(59)에는 신호(RSTB)가 공급된다. 또한, 트랜스미션 게이트(57) 및 트랜스미션 게이트(58)에는 클록 신호(CLK)가 공급된다. 트랜지스터(60) 및 트랜지스터(61)에는 클록 신호(CLK)가 공급된다. 트랜지스터(62)에는 신호(LEB)가 공급된다. 트랜지스터(63) 및 트랜지스터(64)에는 신호(LRST)가 공급된다. 각 회로의 접속 정보에 대해서는 도 11을 참조하면 좋다.
또한, 메모리 회로(13x)가 갖는 메모리 노드로서 노드(MD) 및 노드(MDB)가 도시되어 있다. 노드(MD) 및 노드(MDB)는 서로 논리가 다른 데이터를 유지한다. 예를 들어 한쪽 데이터가 Data일 때, 다른 쪽 데이터는 Data_B다. 또한, 신호(LRST)는 노드(MD) 및 노드(MDB)의 전위를 초기화시키기 위한 신호다. 초기화는 노드(MD)와 노드(MDB)를 그라운드 전위로 함으로써 또는 서로의 노드를 평형 상태로 함으로써 행해진다.
메모리부(14x_1) 및 메모리부(14x_2)는 트랜지스터(65), 트랜지스터(66), 용량 소자(67), 및 용량 소자(68)를 갖는다. 트랜지스터(65) 및 트랜지스터(66)의 게이트에는 신호(SL_1) 및 신호(SL_2)가 공급된다. 신호(SL_1) 및 신호(SL_2)는 메모리 회로(13x)와 복수의 메모리부(메모리부(14x_1) 내지 메모리부(14x_n)) 사이에서 데이터를 저장 또는 로드하기 위한 신호이고, 실시형태 1에서 설명한 신호(Sv_1) 내지 신호(Sv_n) 및 신호(Ld_1) 내지 신호(Ld_n)의 역할을 겸하는 신호다. 각 회로의 접속 정보에 대해서는 도 11을 참조하면 좋다. 또한, 메모리부(14x_1)가 갖는 트랜지스터(65) 및 트랜지스터(66)의 소스 또는 드레인 중 하나가 접속된 노드를 각각 노드(NR_1) 및 노드(NRB_1)로 한다.
또한, 신호(CLKin)는 실시형태 1에서 설명한 신호(CLKin)와 마찬가지이다. 즉 도 8의 (A)에서 설명한 바와 같이 신호(CLKin)는 클록 신호(CLK) 및 반전 클록 신호(CLKB)를 생성하기 위한 신호다.
또한, 트랜지스터(65) 및 트랜지스터(66)는 오프 전류가 작은 것이 바람직하다. 오프 전류가 작은 트랜지스터로서 OS 트랜지스터를 사용하는 것이 바람직하다. 또한, 회로도에서 트랜지스터(65) 및 트랜지스터(66)가 OS 트랜지스터인 것을 명시적으로 나타내기 위하여 회로 기호에 "OS"라고 부기하였다.
도 12는 도 11에 도시된 회로에서 데이터를 저장하는 동작의 타이밍 차트를 도시한 것이다. 도 12는 일례로서 메모리 회로(13x)로부터 메모리부(14x_1)에 데이터를 저장하는 동작을 설명하기 위한 것이다. 도 12의 타이밍 차트에서는 메모리 노드인 노드(MD)(MDB)의 신호의 변화 외 신호(RSTB), 신호(LEB), 신호(CLKin), 신호(SL_1), 신호(LRST), 및 노드(NR_1)(NRB_1)의 전위의 변화를 도시하였다.
도 12의 타이밍 차트에서 시각(T1)에서는 통상 동작할 때의 파형 및 신호의 상태를 도시한 것이다. 통상 동작에서는 메모리 회로에서 단자(D)에 공급되는 데이터를 클록 신호(CLK)의 입력에 따라 단자(Q) 및 단자(QB)에 출력한다. 노드(MD)에는 Data가 유지되어 있다. 또한, 신호(RSTB)는 H 레벨이고, 신호(LEB)는 L 레벨이다. 신호(SL_1)는 L 레벨이다. 신호(LRST)는 L 레벨이다. 노드(NR_1)에는 초기 상태로서 L 레벨의 전위가 유지되어 있는 것으로 한다.
또한, 시각(T2)에서는 데이터를 저장할 때의 파형 및 신호의 상태를 도시한 것이다. 클록 신호(CLK)를 Ｈ 레벨 또는 L 레벨로 고정하고 신호(SL_1)를 H 레벨로 전환한다. 신호(SL_1)의 전압 진폭은 다른 신호의 전압 진폭보다 크게 설정하는 것이 바람직하다. 이 구성으로 함으로써 노드(NR_1) 및 노드(NRB_1)에 공급되는 Data 및 Data_B에 의거한 전위가 트랜지스터(65) 및 트랜지스터(66)의 문턱 전압만큼 저하되는 것을 방지할 수 있다.
또한, 시각(T3)에서는 다시 통상 동작을 행할 때의 파형 및 신호의 상태를 도시한 것이다. 통상 동작에서는 메모리 회로에서 단자(D)에 공급되는 데이터를 클록 신호(CLK)의 입력에 따라 단자(Q) 및 단자(QB)에 출력한다. 노드(NR_1) 및 노드(NRB_1)에는 시각(T2)에서 저장한 Data 및 Data_B에 의거한 전위가 유지되어 있다. 또한, 신호(RSTB)는 H 레벨이고, 신호(LEB)는 L 레벨이다. 신호(SL_1)는 L 레벨이고, 신호(LRST)는 L 레벨이다.
시각(T3) 이후, 신호(SL_1)를 L 레벨로 함으로써 시각(T2)에서 노드(NR_1) 및 노드(NRB_1)에 공급한 데이터 전위에 따른 전하를 계속 유지할 수 있다.
여기까지 도 11에 도시된 회로에서 데이터를 저장하는 동작의 타이밍 차트에 대하여 설명하였다.
또한, 도 13은 도 11에 도시된 회로의 데이터를 로드하는 동작의 타이밍 차트를 도시한 것이다. 도 13은 일례로서 메모리부(14x_1)로부터 메모리 회로(13x)에 데이터를 로드하는 동작을 설명하기 위한 것이다. 도 13의 타이밍 차트에서는 메모리 노드인 노드(MD)(MDB)의 신호의 변화 외 신호(RSTB), 신호(LEB), 신호(CLKin), 신호(SL_1), 신호(LRST), 및 노드(NR_1)(NRB_1)의 전위의 변화를 도시하였다.
도 13의 타이밍 차트에서 시각(T4)은 통상 동작할 때의 파형 및 신호의 상태를 도시한 것이다. 통상 동작에서는 메모리 회로에서 단자(D)에 공급되는 데이터를 클록 신호(CLK)의 입력에 따라 단자(Q) 및 단자(QB)에 출력한다. 노드(MD)에는 DataA가 유지되어 있다. 또한, 신호(RSTB)는 H 레벨이고, 신호(LEB)는 L 레벨이다. 신호(SL_1)는 L 레벨이다. 신호(LRST)는 L 레벨이다. 노드(NR_1)에는 도 12의 시각(T2)에서 저장된 Data에 의거한 전위가 유지되어 있는 것으로 한다.
또한, 시각(T5)에서는 신호(CLKin)를 L 레벨로 하고, 시각(T6)에서는 신호(LEB)를 H 레벨로 한다. 트랜지스터(60) 및 트랜지스터(61)가 비도통 상태가 되어 인버터(53) 및 인버터(54)로의 전원 전압의 공급이 정지된다. 이로써, 노드(MD) 및 노드(MDB)는 부유 상태가 된다.
또한, 시각(T7)에서는 신호(LRST)를 H 레벨로 하고, 시각(T8)에서는 신호(LRST)를 L 레벨로 한다. 트랜지스터(63) 및 트랜지스터(64)가 도통 상태가 되고, 이 후, 비도통 상태가 된다. 노드(MD) 및 노드(MDB)는 양쪽 모두 그라운드 전위가 된다.
또한, 시각(T9) 및 시각(T10)에서는 데이터를 로드한다. 데이터를 로드하는 동작에서는 신호(SL_1)를 H 레벨로 하고, 이 후, L 레벨로 한다. 트랜지스터(65) 및 트랜지스터(66)는 도통 상태가 되고, 이 후, 비도통 상태가 된다. 따라서, 노드(MD)와 노드(NR_1) 사이 및 노드(MDB)와 노드(NRB_1) 사이에서 전하가 이동한다. 노드(NR_1) 및 노드(NRB_1) 중 하나는 H 레벨, 다른 하나는 L 레벨의 전위에 따른 전하를 유지한다. 그래서, 노드(MD)와 노드(MDB) 사이에서 전위차가 생긴다. 이 전위차가 생긴 상태에서 시각(T11)에서는 신호(LEB)를 L 레벨로 한다. 인버터(53) 및 인버터(54)로의 전원 전압의 공급이 재개되어 노드(MD) 및 노드(MDB)에 데이터가 로드된다. 그리고, 시각(T12)에서는 신호(LE)를 H 레벨로 하여 다시 통상 동작을 행한다.
여기까지 도 11의 회로에서 데이터를 로드하는 동작의 타이밍 차트에 대하여 설명하였다.
또한, 도 11에서는 초기화의 동작에 의하여 노드(MD) 및 노드(MDB)의 양쪽 모두를 그라운드 전위로 하는 회로 구성에 대하여 설명하였지만 다른 구성을 채용할 수도 있다. 예를 들어 노드(MD)와 노드(MDB)를 평형 상태로 함으로써 초기화의 동작을 행하는 구성으로 하여도 좋다. 노드(MD)와 노드(MDB)를 평형 상태로 하기 위한 회로 구성의 일례로서 도 14의 회로 구성을 들 수 있다. 도 14의 메모리 회로(13y)는 노드(MD)와 노드(MDB)를 평형 상태로 하기 위한 트랜지스터(69)를 갖는다. 트랜지스터(69)의 게이트에는 신호(LRST)가 공급되고, 도 12 및 도 13에서 설명한 동작에 의하여 데이터를 저장 및 로드할 수 있다.
상술한 바와 같이, 본 실시형태에서 설명한 메모리 회로(13), 메모리부(14_1) 및 메모리부(14_2)에서는 실시형태 1의 구성과 마찬가지로 루틴이 끼어듦으로써 다른 루틴으로 전환되는 처리를 하더라도 전환에 따라 저장 또는 로드하는 데이터는 메모리 액세스 등의 래그가 생기지 않고 효율적으로 처리할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 응용 형태의 일례에 대하여 설명한다.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 구성의 일례를 도시한 것이다. 도 15에 도시된 반도체 장치(100A)는 레지스터 제어부(101), 프로세서(102), 캐시(109), 버스 인터페이스(110), 및 디버그 인터페이스(111)를 갖는다. 또한, 프로세서(102)는 제어 장치(103), PC(프로그램 카운터)(104), 파이프라인 레지스터(105), 파이프라인 레지스터(106), ALU(Arithmetic logic unit)(107), 및 레지스터 파일(108)을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 파이프라인 레지스터(105), 파이프라인 레지스터(106), 레지스터 파일(108), 및 기타 회로에 포함되는 레지스터나 플립플롭 등에 사용할 수 있다.
제어 장치(103)는 레지스터 제어부(101), PC(104), 파이프라인 레지스터(105), 파이프라인 레지스터(106), ALU(107), 레지스터 파일(108), 캐시(109), 버스 인터페이스(110), 및 디버그 인터페이스(111)의 동작을 통괄적으로 제어함으로써, 입력된 애플리케이션 등의 프로그램에 포함되는 명령을 디코딩하여 실행하는 기능을 갖는다.
ALU(107)는 사칙 연산, 논리 연산 등 각종 연산 처리를 하는 기능을 갖는다.
또한, 제어 장치(103)에는 제어 장치(103)에서 실행되는 복수의 명령으로 구성되는 애플리케이션 등의 프로그램과, ALU(107)에 의한 연산 처리에 사용되는 데이터를 저장하는 기능을 갖는 메인 메모리가 제공되어 있다.
캐시(109)는 사용 빈도가 높은 데이터를 임시적으로 저장하는 기능을 갖는다. PC(104)는 다음에 실행할 명령의 어드레스를 저장하는 기능을 갖는 레지스터다. 파이프라인 레지스터(105)는 제어 장치(103)에서 사용되는 명령(프로그램) 중 사용 빈도가 높은 명령을 임시적으로 저장하는 기능을 갖는다. 또한, 도 15에 도시되지 않았지만 반도체 장치(100)에는 캐시(109)의 동작을 제어하는 캐시 컨트롤러가 제공되어 있다.
레지스터 파일(108)은 범용 레지스터를 포함한 복수의 레지스터를 갖고, 제어 장치(103)의 메인 메모리로부터 판독된 데이터, ALU(107)에 의하여 연산 처리하는 동안에 얻어진 데이터, 또는 ALU(107)에 의하여 연산 처리한 결과 얻어진 데이터 등을 저장할 수 있다.
파이프라인 레지스터(106)는 ALU(107)에 의하여 연산 처리하는 동안에 얻어진 데이터, 또는 ALU(107)에 의하여 연산 처리한 결과 얻어진 데이터 등을 임시적으로 저장하는 기능을 갖는 레지스터다. 또한, 애플리케이션 등의 프로그램을 임시적으로 저장하는 기능을 가져도 좋다.
버스 인터페이스(110)는 반도체 장치(100A)와 반도체 장치 외부의 각종 장치 사이의 데이터 경로로서 기능한다. 디버그 인터페이스(111)는 디버그를 제어하기 위한 명령을 반도체 장치(100A)에 입력하기 위한 신호의 경로로서 기능한다. 버스 인터페이스(110)와 디버그 인터페이스(111)에는 각각 레지스터가 제공되어 있다.
레지스터 제어부(101)는 인터럽트 신호에 따라 파이프라인 레지스터(105), 파이프라인 레지스터(106), 레지스터 파일(108) 등이 갖는 메모리 회로(13)와 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)) 사이에서 데이터를 저장 또는 로드하기 위한 신호를 출력하기 위한 기능을 갖는 회로다. 데이터를 저장 또는 로드하기 위한 신호는 신호(Sv_1) 내지 신호(Sv_n) 및 신호(Ld_1) 내지 신호(Ld_n)이고, 상세한 내용은 실시형태 1과 마찬가지이므로 여기서는 설명을 생략하기로 한다.
상기 구성을 갖는 반도체 장치(100A)에서 메모리 회로(13)와 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)) 사이에서 데이터를 저장 또는 로드하는 동작의 흐름에 대하여 일례를 들어 설명한다.
우선, 인터럽트 신호가 레지스터 제어부(101)에 공급된다. 레지스터 제어부(101)는 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)) 중 프로그램 처리를 하고 있는 루틴에 대응하는 메모리부에 메모리 회로(13)에 유지된 데이터를 저장한다. 그리고, 필요에 따라 인터럽트 처리에 의하여 우선적으로 실행되는 루틴의 프로그램 처리를 실행한다. 이 때, 필요에 따라 복수의 메모리부(메모리부(14_1) 내지 메모리부(14_n)) 중 대응하는 메모리부로부터 메모리 회로(13)에 데이터를 로드하여도 좋다. 그리고, 우선시킨 루틴이 완료된 후, 중단된 루틴의 프로그램 처리를 실행하기 위하여 데이터를 로드한다.
처리가 중단된 루틴을 재개하기 위한 데이터는 프로세서(102) 내부에 유지되기 때문에 외부의 메모리 예를 들어 SRAM이나 DRAM의 스택 영역에 액세스하여 데이터를 저장 또는 로드할 필요가 없다. 그래서, 루틴이 끼어듦으로써 다른 루틴으로 전환되는 처리를 하더라도 전환에 따라 저장 또는 로드하는 데이터는 메모리 액세스 등의 래그가 생기지 않고 효율적으로 처리할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 반도체 장치가 갖는 트랜지스터의 단면 구조의 일례에 대하여 설명한다.
도 16은 반도체 장치의 단면 구조의 일례를 도시한 것이다. 도 16은 실시형태 1의 도 4의 (A)에 도시된 트랜지스터(15), 용량 소자(16), 트랜지스터(17), 및 트랜지스터(18)의 단면 구조를 일례로서 도시한 것이다.
또한, 도 16은 단결정 실리콘 기판에 채널 형성 영역을 갖는 n채널형 트랜지스터(17) 및 n채널형 트랜지스터(18) 위에 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(15) 및 용량 소자(16)가 형성되어 있는 경우를 도시한 것이다.
트랜지스터(17) 및 트랜지스터(18)는 비정질, 미결정, 다결정, 또는 단결정인 실리콘 또는 저마늄 등으로 이루어진 반도체막 또는 반도체 기판에 채널 형성 영역을 가져도 좋다. 또는, 트랜지스터(17) 및 트랜지스터(18)는 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 가져도 좋다. 모든 트랜지스터가 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 갖는 경우, 트랜지스터(15)는 트랜지스터(17) 및 트랜지스터(18) 위에 적층될 필요는 없으며 모든 트랜지스터가 동일 층에 형성되어도 좋다.
실리콘 박막을 사용하여 트랜지스터(17) 및 트랜지스터(18)를 형성하는 경우, 이 박막에는 플라즈마 CVD법 등의 기상 성장법 또는 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저 어닐링 등의 처리에 의하여 결정화시킨 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표층부를 박리한 단결정 실리콘 등을 사용할 수 있다.
트랜지스터(17) 및 트랜지스터(18)가 형성되는 반도체 기판(400)으로서는 예를 들어 실리콘 기판, 저마늄 기판, 또는 실리콘 저마늄 기판 등을 사용할 수 있다. 도 16은 단결정 실리콘 기판을 반도체 기판(400)으로서 사용한 경우를 도시한 것이다.
또한, 트랜지스터(17)와 트랜지스터(18)는 소자 분리법에 의하여 전기적으로 분리되어 있다. 소자 분리법으로서는 선택 산화법(LOCOS법: Local Oxidation of Silicon법), 트렌치 분리법(STI법: Shallow Trench Isolation) 등을 사용할 수 있다. 도 16은 트렌치 분리법에 의하여 트랜지스터(17)와 트랜지스터(18)를 전기적으로 분리하는 경우를 도시한 것이다. 구체적으로, 도 16은 에칭 등에 의하여 반도체 기판(400)에 형성된 트렌치를 산화 실리콘 등이 포함된 절연물로 메움으로써 형성되는 소자 분리 영역(401)에 의하여 트랜지스터(17)와 트랜지스터(18)를 소자 분리시킨 경우를 도시한 것이다.
트랜지스터(17) 및 트랜지스터(18) 위에는 절연막(411)이 제공되어 있다. 절연막(411)에는 개구부가 형성되어 있다. 그리고 절연막(411) 위에는 상기 개구부에서 트랜지스터(17) 및 트랜지스터(18)의 소스 또는 드레인에 각각 접속된 복수의 도전막(412)과, 트랜지스터(18)의 게이트(428A)와 동일 층에 있는 도전막(428B)에 접속된 도전막(429)이 제공되어 있다.
절연막(411) 위에는 절연막(414)이 제공되어 있다. 그리고, 절연막(414) 위에는 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(415)이 제공되어 있다. 절연막(415)은 밀도가 높고 치밀할수록 또한 댕글링 본드가 적고 화학적으로 안정적일수록 블로킹 효과가 더 높다. 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(415)의 예로서는 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등을 들 수 있다. 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(415)의 예로서는 질화 실리콘, 질화 산화 실리콘 등을 들 수 있다.
절연막(415) 위에는 절연막(416)이 제공되어 있고, 절연막(416) 위에는 트랜지스터(15)가 제공되어 있다.
트랜지스터(15)는 절연막(416) 위의 산화물 반도체막(420)과, 산화물 반도체막(420)에 접속되어 있고 소스 또는 드레인으로서 기능하는 도전막(421) 및 도전막(422)과, 산화물 반도체막(420), 도전막(421), 및 도전막(422) 위의 절연막(423)과, 절연막(423)을 개재(介在)하여 산화물 반도체막(420)과 중첩되는 도전막(424)을 갖는다. 그리고, 절연막(414) 내지 절연막(416)에는 개구부가 형성되어 있고, 도전막(422)은 이 개구부를 통하여 도전막(429)에 접속되어 있는 절연막(411) 위의 도전막(412)에 접속되어 있다.
또한, 도전막(422) 위에는 절연막(427)이 제공되어 있고, 절연막(427) 위에는 도전막(422)과 중첩되는 도전막(425)이 제공되어 있다. 도전막(422), 절연막(427), 및 도전막(425)이 중첩되는 부분이 용량 소자(16)로서 기능한다.
트랜지스터(15) 및 용량 소자(16) 위에는 절연막(426)이 제공되어 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치에 사용할 수 있는 트랜지스터의 일례에 대하여 설명한다. 특히, 본 실시형태에서는 도 16의 트랜지스터(15)의 일례에 대하여 설명한다. 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(15)는 오프 전류가 작기 때문에 데이터에 대응하는 전하의 유지 기간을 길게 할 수 있다.
산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(15)의 구성예를 도 17에 도시하였다. 도 17의 (A)는 트랜지스터(15)의 상면도를 도시한 것이다. 또한, 도 17의 (A)에서는 트랜지스터(15)의 레이아웃을 명확하게 하기 위하여 각종 절연막을 생략하였다. 또한, 도 17의 (A)에 도시된 상면도의 일점 쇄선 A1-A2를 따른 단면도를 도 17의 (B)에 도시하였고, 일점 쇄선 A3-A4를 따른 단면도를 도 17의 (C)에 도시하였다.
도 17에 도시된 바와 같이, 트랜지스터(15)는 절연막(81) 위에 순차적으로 적층된 산화물 반도체막(82a) 및 산화물 반도체막(82b)과, 산화물 반도체막(82b)에 전기적으로 접속되어 있고 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전막(83) 및 도전막(84)과, 산화물 반도체막(82b), 도전막(83), 및 도전막(84) 위의 산화물 반도체막(82c)과, 게이트 절연막으로서의 기능을 갖고 산화물 반도체막(82c) 위에 위치하는 절연막(85)과, 게이트 전극으로서의 기능을 갖고 절연막(85) 위에서 산화물 반도체막(82a) 내지 산화물 반도체막(82c)과 중첩되는 도전막(86)을 갖는다.
또한, 도 18은 트랜지스터(15)의 다른 구체적인 구성예를 도시한 것이다. 도 18의 (A)는 트랜지스터(15)의 상면도를 도시한 것이다. 또한, 도 18의 (A)에서는 트랜지스터(15)의 레이아웃을 명확하게 하기 위하여 각종 절연막을 생략하였다. 또한, 도 18의 (A)에 도시된 상면도의 일점 쇄선 A1-A2를 따른 단면도를 도 18의 (B)에 도시하였고, 일점 쇄선 A3-A4를 따른 단면도를 도 18의 (C)에 도시하였다.
도 18에 도시된 바와 같이, 트랜지스터(15)는 절연막(81) 위에 순차적으로 적층된 산화물 반도체막(82a) 내지 산화물 반도체막(82c)과, 산화물 반도체막(82c)에 전기적으로 접속되어 있고 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전막(83) 및 도전막(84)과, 게이트 절연막으로서의 기능을 갖고 산화물 반도체막(82c), 도전막(83), 및 도전막(84) 위에 위치하는 절연막(85)과, 게이트 전극으로서의 기능을 갖고 절연막(85) 위에서 산화물 반도체막(82a) 내지 산화물 반도체막(82c)과 중첩되는 도전막(86)을 갖는다.
또한, 도 21은 트랜지스터(15)의 다른 구체적인 구성예를 도시한 것이다. 도 21의 (A)는 트랜지스터(15)의 상면도를 도시한 것이다. 또한, 도 21의 (A)에서는 트랜지스터(15)의 레이아웃을 명확하게 하기 위하여 각종 절연막을 생략하였다. 또한, 도 21의 (A)에 도시된 상면도의 일점 쇄선 A1-A2를 따른 단면도를 도 21의 (B)에 도시하였고, 일점 쇄선 A3-A4를 따른 단면도를 도 18의 (C)에 도시하였다.
도 21에 도시된 바와 같이, 트랜지스터(15)는 절연막(81) 위에 순차적으로 적층된 산화물 반도체막(82a) 내지 산화물 반도체막(82c)과, 산화물 반도체막(82c)에 전기적으로 접속되어 있고 소스 전극 또는 드레인 전극으로서의 기능을 갖는 층(89) 및 층(90) 그리고 도전막(83) 및 도전막(84)과, 게이트 절연막으로서의 기능을 갖고 산화물 반도체막(82c), 도전막(83), 및 도전막(84) 위의 절연막(85)과, 게이트 전극으로서의 기능을 갖고 절연막(85) 위에서 산화물 반도체막(82a) 내지 산화물 반도체막(82c)과 중첩되는 도전막(86)을 갖는다.
층(89) 및 층(90)은 산화물 반도체막(82a) 내지 산화물 반도체막(82c) 등과의 사이에 쇼트키 장벽을 형성하지 않는 기능을 갖는 층이다. 이러한 층으로서는 예를 들어 투명 도전체, 산화물 반도체, 질화물 반도체, 또는 산화 질화물 반도체가 있다. 더 구체적으로는, 인듐, 주석, 및 산소를 함유한 층, 인듐 및 아연을 함유한 층, 인듐, 텅스텐, 및 아연을 함유한 층, 주석 및 아연을 함유한 층, 아연 및 갈륨을 함유한 층, 아연 및 알루미늄을 함유한 층, 아연 및 불소를 함유한 층, 아연 및 붕소를 함유한 층, 주석 및 안티모니를 함유한 층, 주석 및 불소를 함유한 층, 또는 타이타늄 및 나이오븀을 함유한 층 등을 사용하면 좋다. 또는, 이들의 층이 수소, 탄소, 질소, 실리콘, 저마늄 또는 아르곤을 함유하여도 좋다. 층(89) 및 층(90)을 갖는 구성으로 함으로써 트랜지스터의 온 특성을 향상시킬 수 있다.
또한, 도 17 및 도 18은 적층된 산화물 반도체막(산화물 반도체막(82a) 내지 산화물 반도체막(82c))을 사용한 트랜지스터(15)의 구성예를 도시한 것이다. 트랜지스터(15)가 갖는 산화물 반도체막은 적층된 복수의 산화물 반도체막으로 구성되는 것에 한정되지 않고 단일 막의 산화물 반도체막으로 구성되어도 좋다.
트랜지스터(15)가 산화물 반도체막(82a) 내지 산화물 반도체막(82c)이 순차적으로 적층된 반도체막을 갖는 경우, 산화물 반도체막(82a) 및 산화물 반도체막(82c)은 산화물 반도체막(82b)을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소로서 포함하고, 산화물 반도체막(82b)보다 전도대 하단의 에너지가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이며 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 가까운 산화물막이다. 또한, 산화물 반도체막(82b)은 적어도 인듐을 포함하면 캐리어 이동도가 높게 되므로 바람직하다.
트랜지스터(15)가 상술한 구성을 갖는 반도체막을 포함하는 경우, 게이트 전극에 전압을 인가함으로써 반도체막에 전계가 가해지면, 반도체막 중에서 전도대 하단의 에너지가 작은 산화물 반도체막(82b)에 채널 영역이 형성된다. 즉, 산화물 반도체막(82b)과 절연막(85) 사이에 산화물 반도체막(82c)이 제공됨으로써 절연막(85)과 이격된 산화물 반도체막(82b)에 채널 영역을 형성할 수 있다.
또한, 산화물 반도체막(82c)은 산화물 반도체막(82b)을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하기 때문에 산화물 반도체막(82b)과 산화물 반도체막(82c) 사이의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서 캐리어의 움직임이 저해되기 어렵기 때문에 트랜지스터(15)의 전계 효과 이동도가 높게 된다.
또한, 산화물 반도체막(82c)에 산화 갈륨을 사용하는 경우, 산화물 반도체막(82b) 내의 In이 절연막(85)으로 확산되는 것을 방지할 수 있기 때문에 트랜지스터(15)의 누설 전류를 저감할 수 있다.
또한, 산화물 반도체막(82b)과 산화물 반도체막(82a) 사이의 계면에 계면 준위가 형성되면 계면 근방의 영역에도 채널 영역이 형성되어 트랜지스터(15)의 문턱 전압이 변동하게 된다. 그러나, 산화물 반도체막(82a)은 산화물 반도체막(82b)을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하기 때문에 산화물 반도체막(82b)과 산화물 반도체막(82a) 사이의 계면에는 계면 준위가 형성되기 어렵다. 따라서, 상술한 구성을 가짐으로써 트랜지스터(15)의 문턱 전압 등의 전기적 특성의 편차를 저감할 수 있다.
또한, 산화물 반도체막들 사이에 불순물이 존재하는 것으로 인하여 각 막들 사이의 계면에 캐리어의 흐름을 저해하는 계면 준위가 형성되지 않도록 복수의 산화물 반도체막을 적층시키는 것이 바람직하다. 적층된 산화물 반도체막들 사이에 불순물이 존재하면, 산화물 반도체막들 사이에서 전도대 하단의 에너지의 연속성이 없어져 계면 근방에서 캐리어가 포획되거나 또는 재결합함으로써 소멸되기 때문이다. 막들 사이의 불순물을 저감시킴으로써, 주성분인 하나의 금속을 적어도 공통적으로 갖는 복수의 산화물 반도체막을 단순히 적층시키는 경우와 비교하여 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 막들 사이에서 연속적으로 변화되는 U자형 우물 구조를 갖는 상태)이 형성되기 쉽게 된다.
연속 접합을 형성하기 위해서는 로드록실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층시킬 필요가 있다. 산화물 반도체에 불순물이 되는 물 등을 가능한 한 제거하기 위하여 스퍼터링 장치의 각 체임버에서는 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa 내지 1×10-4Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내로 가스가 역류되지 않도록 하는 것이 바람직하다.
고순도화된 진성 산화물 반도체를 얻기 위해서는 각 체임버 내를 고진공 배기할 뿐만 아니라 스퍼터링에 사용하는 가스의 고순도화도 중요하다. 이 가스로서 노점을 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하로 하여 고순도화한 산소 가스나 아르곤 가스를 사용함으로써 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다. 구체적으로는, 산화물 반도체막(82b)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물 반도체막(82b)의 형성에 사용하는 타깃에서 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은 1/3 이상 6 이하인 것이 바람직하며, 1 이상 6 이하인 것이 더 바람직하고, z1/y1은 1/3 이상 6 이하인 것이 바람직하며, 1 이상 6 이하인 것이 더 바람직하다. 또한, z1/y1을 1 이상 6 이하로 함으로써 산화물 반도체막(82b)으로서 후술하는 CAAC-OS막이 형성되기 쉽게 된다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1, In:M:Zn=3:1:2 등이 있다.
구체적으로는, 산화물 반도체막(82a) 및 산화물 반도체막(82c)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물 반도체막(82a) 및 산화물 반도체막(82c)의 형성에 사용하는 타깃에서 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2<x1/y1이고, z2/y2는 1/3 이상 6 이하인 것이 바람직하며, 1 이상 6 이하인 것이 더 바람직하다. 또한, z2/y2를 1 이상 6 이하로 함으로써 산화물 반도체막(82a) 및 산화물 반도체막(82c)으로서 CAAC-OS막이 형성되기 쉽게 된다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8 등이 있다.
또한, 산화물 반도체막(82a) 및 산화물 반도체막(82c)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 산화물 반도체막(82b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
3층 구조의 반도체막에서 산화물 반도체막(82a) 내지 산화물 반도체막(82c)은 비정질 또는 결정질의 양쪽 형태를 가질 수 있다. 다만, 채널 영역이 형성되는 산화물 반도체막(82b)이 결정질이면 트랜지스터(15)에 안정된 전기적 특성을 부여할 수 있기 때문에 산화물 반도체막(82b)은 결정질인 것이 바람직하다.
또한, "채널 형성 영역"이라 함은 트랜지스터(15)의 반도체막에서 게이트 전극과 중첩되고 소스 전극과 드레인 전극에 끼워진 영역을 뜻한다. 또한, "채널 영역"이라 함은 채널 형성 영역에서 전류가 주로 흐르는 영역을 뜻한다.
예를 들어, 산화물 반도체막(82a) 및 산화물 반도체막(82c)으로서 스퍼터링법을 사용하여 형성한 In-Ga-Zn 산화물막을 사용하는 경우, 산화물 반도체막(82a) 및 산화물 반도체막(82c)의 형성에는 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2[원자수비]) 타깃을 사용할 수 있다. 성막 조건은 예를 들어 성막 가스로서 아르곤 가스 30sccm 및 산소 가스 15sccm을 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW로 하면 좋다.
또한, 산화물 반도체막(82b)으로서 CAAC-OS막을 사용하는 경우, 산화물 반도체막(82b)의 형성에는 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])을 포함한 다결정 타깃을 사용하는 것이 바람직하다. 성막 조건은 예를 들어 성막 가스로서 아르곤 가스 30sccm 및 산소 가스 15sccm을 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 300℃로 하고, DC 전력을 0.5kW로 할 수 있다.
또한, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고 산소 빈자리가 저감됨으로써 고순도화된 산화물 반도체(purified Oxide Semiconductor)는 캐리어 발생원이 적기 때문에 i형(진성 반도체) 또는 i형에 한없이 가깝게 할 수 있다. 따라서, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터는 오프 전류가 현저히 작아 신뢰성이 높다. 그리고, 산화물 반도체막에 채널 형성 영역이 형성되는 트랜지스터는 문턱 전압이 양으로 되는 전기적 특성(노멀리 오프(normally-off) 특성이라고도 함)을 가지기 쉽다.
구체적으로는, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터의 오프 전류가 작은 것은 다양한 실험에 의하여 증명할 수 있다. 예를 들어 채널 폭이 1×106μm이고 채널 길이가 10μm인 소자의 경우에도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V 내지 10V인 범위에서 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하인 특성을 얻을 수 있다. 이 경우, 트랜지스터의 채널 폭으로 규격화된 오프 전류는 100zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속시키고, 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여 오프 전류를 측정하였다. 여기서는, 고순도화된 산화물 반도체막을 상기 트랜지스터의 채널 형성 영역에 사용하고, 용량 소자의 단위 시간당의 전하량의 추이에 의거하여 상기 트랜지스터의 오프 전류를 측정하였다. 이 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우에 수십 yA/μm라는 더 작은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는 결정성을 갖는 실리콘을 사용한 트랜지스터와 비교하여 오프 전류가 현저히 작다.
또한, 반도체막으로서 산화물 반도체막을 사용하는 경우, 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 또한, 이들에 더하여 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 변동을 저감시키기 위한 스테빌라이저로서 갈륨(Ga)을 함유하는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 함유하는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 함유하는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 함유하는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 함유하는 것이 바람직하다.
산화물 반도체 중에서도 In-Ga-Zn 산화물이나 In-Sn-Zn 산화물 등은 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리 스퍼터링법이나 습식법에 의하여 전기적 특성이 뛰어난 트랜지스터를 제작할 수 있어 양산성이 뛰어난 이점을 갖는다. 또한, 상기 In-Ga-Zn 산화물은 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리 유리 기판 위에 전기적 특성이 뛰어난 트랜지스터를 제작할 수 있다. 또한, 기판의 대형화에도 대응할 수 있다.
또한, 다른 스테빌라이저로서 란타노이드인 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 중 임의의 1종류 또는 복수 종류를 함유하여도 좋다.
산화물 반도체로서 예를 들어 산화 인듐, 산화 갈륨, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물(IGZO라고도 함), In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Ce-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 또는 In-Hf-Al-Zn 산화물을 사용할 수 있다.
또한, 예를 들어 "In-Ga-Zn 산화물"이라 함은 In, Ga, 및 Zn을 함유한 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소를 함유하여도 좋다. In-Ga-Zn 산화물은 전계가 가해지지 않을 때 저항이 충분히 높으므로 오프 전류를 충분히 작게 할 수 있고, 이동도도 높다.
예를 들어 In-Sn-Zn 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn 산화물에서도 벌크 내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 트랜지스터(15)에서 소스 전극 및 드레인 전극에 사용되는 도전성 재료에 따라서는 소스 전극 및 드레인 전극 내의 금속이 산화물 반도체막으로부터 산소를 뽑아내는 경우가 있다. 이 경우, 산화물 반도체막에서 소스 전극 및 드레인 전극과 접촉되는 영역이 산소 빈자리의 형성에 의하여 n형화된다. n형화된 영역은 소스 영역 또는 드레인 영역으로서 기능하기 때문에 산화물 반도체막과 소스 전극 및 드레인 전극 사이에서의 접촉 저항을 낮출 수 있다. 따라서, n형화된 영역이 형성됨으로써 트랜지스터(15)의 이동도 및 온 전류를 높일 수 있고, 이에 의하여 트랜지스터(15)를 사용한 반도체 장치의 고속 동작을 실현할 수 있다.
또한, 소스 전극 및 드레인 전극 내의 금속이 산화물 반도체막으로부터 산소를 뽑아내는 것은 소스 전극 및 드레인 전극을 스퍼터링법 등에 의하여 형성할 때 일어날 수 있고, 소스 전극 및 드레인 전극을 형성한 후에 가열 처리를 행할 때 일어날 수도 있다. 또한, 산소와 결합하기 쉬운 도전성 재료를 소스 전극 및 드레인 전극에 사용함으로써 n형화 영역이 형성되기 더 쉬워진다. 이 도전성 재료로서는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, 및 W 등을 들 수 있다.
적층된 복수의 산화물 반도체막을 갖는 반도체막을 트랜지스터(15)에 사용하는 경우, 트랜지스터(15)의 이동도 및 온 전류를 높이고 반도체 장치의 고속 동작을 실현하기 위하여 채널 영역이 되는 산화물 반도체막(82b)에 n형화된 영역이 도달되는 것이 바람직하다.
절연막(81)은 가열됨으로써 산소를 산화물 반도체막(82a) 내지 산화물 반도체막(82c)에 공급하는 기능을 갖는 절연막인 것이 바람직하다. 또한, 절연막(81)은 결함이 적은 것이 바람직하고, 대표적으로는 ESR 측정을 하였을 때 실리콘의 댕글링 본드에서 유래되는 g=2.001에서의 스핀 밀도가 1×1018spins/cm3 이하인 것이 바람직하다.
절연막(81)은 가열됨으로써 산소를 산화물 반도체막(82a) 내지 산화물 반도체막(82c)에 공급하는 기능을 갖기 때문에 산화물인 것이 바람직하고, 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등을 사용할 수 있다. 절연막(81)은 플라즈마 CVD(Chemical Vapor Deposition)법 또는 스퍼터링법 등에 의하여 형성할 수 있다.
또한, 본 명세서에서 "산화 질화물"이라 함은 질소보다 산소의 함유량이 많은 재료를 뜻하고, "질화 산화물"이라 함은 산소보다 질소의 함유량이 많은 재료를 뜻한다.
또한, 도 17 및 도 18에 도시된 트랜지스터(15)는 채널 영역이 형성되는 산화물 반도체막(82b)의 단부에서 도전막(83) 및 도전막(84)과 중첩되지 않은 단부, 바꿔 말하면 도전막(83) 및 도전막(84)이 위치하는 영역과 다른 영역에 위치하는 단부와, 도전막(86)이 중첩되는 구성을 갖는다. 산화물 반도체막(82b)의 단부가 이 단부를 형성하기 위한 에칭 처리에 의하여 플라즈마에 노출될 때, 에칭 가스로부터 발생된 염소 라디칼, 불소 라디칼 등이 산화물 반도체를 구성하는 금속 원소와 결합되기 쉽다. 따라서, 산화물 반도체막의 단부에서는 상기 금속 원소와 결합된 산소가 이탈되기 쉬운 상태에 있기 때문에 산소 빈자리가 형성되어 n형화되기 쉬운 것으로 생각된다. 그러나, 도 17 및 도 18에 도시된 트랜지스터(15)에서는 도전막(83) 및 도전막(84)과 중첩되지 않은 산화물 반도체막(82b)의 단부와 도전막(86)이 중첩되기 때문에 도전막(86)의 전위를 제어함으로써 상기 단부에 가해지는 전계를 제어할 수 있다. 따라서, 산화물 반도체막(82b)의 단부를 통하여 도전막(83)과 도전막(84) 사이를 흐르는 전류를 도전막(86)에 인가되는 전위에 의하여 제어할 수 있다. 이와 같은 트랜지스터의 구조를 Surrounded Channel(S-Channel) 구조라고 부른다.
구체적으로는, S-Channel 구조의 경우, 트랜지스터(15)가 오프 상태가 되는 전위를 도전막(86)에 인가하였을 때 상기 단부를 통하여 도전막(83)과 도전막(84) 사이를 흐르는 오프 전류를 작게 억제할 수 있다. 그러므로, 트랜지스터(15)에서는 높은 온 전류를 얻기 위하여 채널 길이를 짧게 함으로써 결과적으로 산화물 반도체막(82b)의 단부에서 도전막(83)과 도전막(84) 사이의 길이가 짧게 되더라도 트랜지스터(15)의 오프 전류를 작게 억제할 수 있다. 따라서, 채널 길이를 짧게 함으로써, 트랜지스터(15)는 온 상태일 때 높은 온 전류를 얻을 수 있고, 오프 상태일 때 오프 전류를 작게 억제할 수 있다.
또한, 구체적으로는, S-Channel 구조의 경우, 트랜지스터(15)가 온 상태가 되는 전위를 도전막(86)에 인가하였을 때 상기 단부를 통하여 도전막(83)과 도전막(84) 사이를 흐르는 전류를 높게 할 수 있다. 이 전류는 트랜지스터(15)의 전계 효과 이동도와 온 전류의 증대에 기여한다. 그리고, 산화물 반도체막(82b)의 단부와 도전막(86)이 중첩됨으로써 절연막(85)에 가까운 산화물 반도체막(82b)의 계면 근방뿐만 아니라 산화물 반도체막(82b)의 넓은 범위에서 캐리어가 흐르기 때문에 트랜지스터(15)에서의 캐리어 이동량이 증가된다. 이 결과, 트랜지스터(15)의 온 전류가 높게 됨과 함께, 전계 효과 이동도가 높게 되고, 대표적으로는 전계 효과 이동도가 10cm2/V·s 이상 또는 20cm2/V·s 이상이 된다. 또한, 여기서 말하는 전계 효과 이동도는 산화물 반도체막의 물성값으로서의 이동도의 근사값이 아니라, 트랜지스터의 포화 영역에서의 전류 구동력의 지표이며 외견상 전계 효과 이동도다.
산화물 반도체막의 구조에 대하여 아래에서 설명한다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 나누어진다. "비단결정 산화물 반도체막"이라 함은 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 뜻한다.
비정질 산화물 반도체막은 막 내의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조인 산화물 반도체막이 전형적이다.
미결정 산화물 반도체막은 예를 들어 1nm 이상 10nm 미만의 사이즈의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 그러므로, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막 중 하나이며, 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 사이즈다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 사이즈인 경우도 있다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다. CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 TEM에 의하여 시료면에 대략 평행한 방향으로부터 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 TEM에 의하여 시료면에 대략 수직인 방향으로부터 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 결정부들 사이에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰에 의거하여 CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조 해석을 실시하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에 CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 CAAC-OS막의 피형성면 또는 상면에 대략 수직인 방향으로 배향되는 것을 확인할 수 있다.
한편, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS막을 해석하면, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하여 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 실시하여도 명료한 피크가 나타나지 않는다.
따라서, CAAC-OS막은 결정부들 사이에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고, c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰에 의하여 확인된 층상으로 배열된 금속 원자의 각층은 결정의 ab면에 평행한 면이다.
또한, CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 실시하였을 때 결정부는 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우에는, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않을 수도 있다.
또한, CAAC-OS막 내의 결정화도는 균일하지 않아도 된다. 예를 들어 CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어, 결정화도가 부분적으로 다른 영역이 형성될 수도 있다.
또한, out-of-plane법에 의하여 InGaZnO4의 결정을 갖는 CAAC-OS막을 해석하면, 2θ가 31° 근방일 때의 피크 외에 2θ가 36° 근방일 때 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 피크가 나타나는 것은 CAAC-OS막 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 시사한다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기적 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막은 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
또한, CAAC-OS막을 형성하기 위하여 하기 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감시킴으로써, 불순물에 의하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어 처리실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감시키면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 시의 기판 가열 온도를 높임으로써, 스퍼터링 입자가 기판에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화시킴으로써 성막 시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 내의 산소 비율은 30체적％ 이상, 바람직하게는 100체적％로 한다.
타깃의 일례로서 In-Ga-Zn 산화물 타깃에 대하여 아래에서 설명한다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수비로 혼합하고 가압 처리한 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써 다결정인 In-Ga-Zn 산화물 타깃을 제작한다. 또한 X, Y, 및 Z는 임의의 양수다. 여기서, 소정의 mol수비는 예를 들어 InOX 분말, GaOY 분말, 및 ZnOZ 분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 4:2:4.1, 또는 3:1:2다. 또한, 분말의 종류나 분말을 혼합하는 mol수비는 제작하는 타깃에 따라 적절히 변경하면 좋다.
또한, 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니므로 불순물이다. 알칼리 토금속도 산화물 반도체를 구성하는 원소가 아닌 경우에는 불순물이 된다. 특히, 알칼리 금속 중 Na는 산화물 반도체막과 접촉되는 절연막이 산화물인 경우 이 절연막 내로 확산되어 Na＋가 된다. 또한, Na는 산화물 반도체막 내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나 그 결합에 끼어든다. 결과적으로, 예를 들어, 문턱 전압이 음 방향으로 시프트되는 것에 기인한 노멀리 온(normally-on)화나 이동도의 저하 등 트랜지스터의 전기적 특성이 열화하며, 특성의 편차도 생긴다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다.
또한, 인듐을 포함한 금속 산화물이 사용되는 경우에, 산소와의 결합 에너지가 인듐보다 큰 실리콘이나 탄소가 인듐과 산소의 결합을 절단하여 산소 빈자리가 형성되는 경우가 있다. 그러므로, 실리콘이나 탄소가 산화물 반도체막에 혼입되어 있으면, 알칼리 금속이나 알칼리 토금속의 경우와 마찬가지로, 트랜지스터의 전기적 특성의 열화가 일어나기 쉽다. 따라서, 산화물 반도체막 내의 실리콘 농도나 탄소 농도는 낮은 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 C 농도의 측정값 또는 Si 농도의 측정값은 1×1018/cm3 이하로 하면 좋다. 상술한 구성에 의하여 트랜지스터의 전기적 특성의 열화를 방지할 수 있고 반도체 장치의 신뢰성을 높일 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 갖는 칩의 일례 및 전자 기기의 모듈의 일례에 대하여 설명한다.
도 19의 (A)는 리드 프레임형 인터포저를 사용한 패키지의 단면 구조를 도시한 사시도다.
도 19의 (A)에 도시된 패키지는 본 발명의 일 형태에 따른 반도체 장치에 상당하는 칩(751)이 와이어 본딩법에 의하여 인터포저(750) 위의 단자(752)에 접속되어 있다. 단자(752)는 인터포저(750)의 칩(751)이 붙여진 면 위에 배치되어 있다. 그리고, 칩(751)은 몰드 수지(753)로 밀봉되어도 좋지만, 이 경우에는 각 단자(752)의 일부가 노출되도록 밀봉된다.
도 19의 (B)는 패키지가 회로 기판에 실장된 전자 기기의 모듈의 구성을 도시한 것이다.
도 19의 (B)에 도시된 휴대 전화 모듈은 프린트 배선 기판(801)에 패키지(802) 및 배터리(804)가 실장되어 있다. 또한, 표시 소자가 제공된 패널(800)에 FPC(803)에 의하여 프린트 배선 기판(801)이 실장되어 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 발명의 일 형태에 따른 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 이 외에 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서 휴대 전화, 휴대형 게임기를 포함한 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 도 20은 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 20의 (A)에 도시된 휴대형 게임기는 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(5008) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 휴대형 게임기가 갖는 각종 집적 회로에 사용할 수 있다. 또한, 도 20의 (A)에 도시된 휴대형 게임기는 2개의 표시부(표시부(5003) 및 표시부(5004))를 갖지만 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 20의 (B)에 도시된 휴대 정보 단말은 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 접속부(5605), 및 조작 키(5606) 등을 갖는다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되어 있고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공되어 있다. 그리고, 제 1 하우징(5601)과 제 2 하우징(5602)은 접속부(5605)에 의하여 접속되어 있고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 접속부(5605)로 조절이 가능하다. 제 1 표시부(5603)의 영상을 접속부(5605)에 의한 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 본 발명의 일 형태에 따른 반도체 장치는 휴대형 정보 단말이 갖는 각종 집적 회로에 사용할 수 있다. 또한, 제 1 표시부(5603) 및 제 2 표시부(5604) 중 적어도 하나에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는, 위치 입력 장치의 기능은 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다.
도 20의 (C)에 도시된 노트북형 퍼스널 컴퓨터는 하우징(5401), 표시부(5402), 키보드(5403), 및 포인팅 디바이스(5404) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 노트북형 퍼스널 컴퓨터가 갖는 각종 집적 회로에 사용할 수 있다.
도 20의 (D)에 도시된 전기 냉동 냉장고는 하우징(5301), 냉장실용 도어(5302), 및 냉동실용 도어(5303) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 전기 냉동 냉장고가 갖는 각종 집적 회로에 사용할 수 있다.
도 20의 (E)에 도시된 비디오 카메라는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 접속부(5806) 등을 갖는다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되어 있고, 표시부(5803)는 제 2 하우징(5802)에 제공되어 있다. 본 발명의 일 형태에 따른 반도체 장치는 비디오 카메라가 갖는 각종 집적 회로에 사용할 수 있다. 그리고, 제 1 하우징(5801)과 제 2 하우징(5802)은 접속부(5806)에 의하여 접속되어 있고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 접속부(5806)로 조절이 가능하다. 표시부(5803)의 영상을 접속부(5806)에 의한 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
도 20의 (F)에 도시된 자동차는 차체(5101), 차륜(5102), 계기판(5103), 및 라이트(5104) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 자동차가 갖는 각종 집적 회로에 사용할 수 있다.
Ld_n, Ld_1, Ld_2, CLKin, LE, LEB, RSTB, LRST, SL_1, Sv_n, Sv_1, Sv_2: 신호
D, Q, QB, 352: 단자
CLK: 클록 신호
CLKB: 반전 클록 신호
ND, MD, MDB, ND_1, ND_2, NR_1, NRB_1: 노드
t1, t2, t3, t4, t5, t6, t6', t7, t7', t8, t8', T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, T11, T12: 시각
10, 10_A, 102: 프로세서
11, 101: 레지스터 제어부
12, 12_N, 12_1: 레지스터
13, 13x, 13y, 14: 메모리 회로
14_B, 14_n, 14_1, 14_2, 14_3, 14x_1: 메모리부
15, 17, 18, 60-66, 69: 트랜지스터
16, 67, 68: 용량 소자
21, 22, 41, 42, 44, 51-56: 인버터
23-27, 57, 58: 트랜스미션 게이트
31-34, 59: NAND
43: NOR
81, 85, 411, 414-416, 423, 426, 427: 절연막
82a, 82b, 82c, 420: 산화물 반도체막
83, 84, 86, 412, 421, 422, 424, 425, 429: 도전막
89, 90: 층
100, 100A: 반도체 장치
103: 제어 장치
104: PC
105, 106: 파이프라인 레지스터
107: ALU
108: 레지스터 파일
109: 캐시
110: 버스 인터페이스
111: 디버그 인터페이스
350: 인터포저
351: 칩
353: 몰드 수지
400: 반도체 기판
401: 소자 분리 영역
428: 게이트
800: 패널
801: 프린트 배선 기판
802: 패키지
803: FPC
804: 배터리
5001, 5002, 5301, 5401, 5601, 5602, 5801, 5802: 하우징
5003, 5004, 5402, 5603, 5604, 5803: 표시부
5005: 마이크로폰
5006: 스피커
5007, 5606, 5804: 조작 키
5008: 스타일러스
5101: 차체
5102: 차륜
5103: 계기판
5104: 라이트
5302: 냉장실용 도어
5303: 냉동실용 도어
5403: 키보드
5404: 포인팅 디바이스
5605, 5806: 접속부
5805: 렌즈

Claims (15)

  1. 반도체 장치에 있어서,
    복수의 루틴을 처리하는 프로세서로서, 상기 복수의 루틴 중 하나에 대응하는 데이터를 보유하는 제 1 회로와 복수의 메모리부를 포함하는 제 2 회로를 포함하는, 상기 프로세서; 및
    제 1 신호와 제 2 신호를 상기 복수의 메모리부 각각에 공급하는 레지스터 제어부를 포함하고,
    상기 복수의 메모리부 각각은:
    소스 및 드레인 중 하나가 상기 제 1 회로에 전기적으로 접속되어 있고 채널 형성 영역이 산화물 반도체를 포함하는, 제 1 트랜지스터;
    하나의 전극이 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되어 있는 용량 소자; 및
    소스 및 드레인 중 하나가 상기 제 1 회로에 전기적으로 접속되어 있고 게이트가 상기 용량 소자의 상기 하나의 전극에 전기적으로 접속되어 있는, 제 2 트랜지스터를 포함하고,
    상기 제 1 신호는 상기 레지스터 제어부로부터 상기 제 1 트랜지스터의 게이트에 공급되고;
    상기 복수의 메모리부 중 하나의 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 복수의 메모리부 중 다른 하나의 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 서로 전기적으로 접속되고;
    상기 복수의 메모리부의 상기 제 1 트랜지스터의 게이트에 상기 제 1 신호를 공급함으로써, 상기 복수의 루틴 중 상기 하나에 대응하는 데이터로서 상기 제 1 회로로부터 공급되는 상기 데이터를 보유하도록 상기 복수의 메모리부 중 하나가 선택되고,
    상기 제 1 회로는 상기 제 2 신호에 따라 상기 복수의 루틴 중 상기 하나에 대응하는 데이터로서 상기 복수의 메모리부 중 상기 하나로부터 공급되는 상기 데이터를 리스토어하는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 복수의 메모리부 중 하나에 보유된 제 1 데이터와 상기 복수의 메모리부 중 다른 하나에 보유된 제 2 데이터는 다른 루틴에 대응하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체는 인듐, 갈륨, 및 아연 중 적어도 하나를 포함하는, 반도체 장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 채널 형성 영역은 실리콘을 포함하고,
    상기 제 1 트랜지스터는 절연막을 개재하여 상기 제 2 트랜지스터 위에 제공되는, 반도체 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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