TWI695374B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI695374B
TWI695374B TW104117814A TW104117814A TWI695374B TW I695374 B TWI695374 B TW I695374B TW 104117814 A TW104117814 A TW 104117814A TW 104117814 A TW104117814 A TW 104117814A TW I695374 B TWI695374 B TW I695374B
Authority
TW
Taiwan
Prior art keywords
transistor
signal
circuit
data
film
Prior art date
Application number
TW104117814A
Other languages
English (en)
Other versions
TW201603013A (zh
Inventor
上杉航
熱海知昭
筒井直昭
田村輝
石津貴彦
王丸拓郎
Original Assignee
日商半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商半導體能源研究所股份有限公司 filed Critical 日商半導體能源研究所股份有限公司
Publication of TW201603013A publication Critical patent/TW201603013A/zh
Application granted granted Critical
Publication of TWI695374B publication Critical patent/TWI695374B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Abstract

本發明的一個方式的目的之一是提供一種新穎結構的半導體裝置。半導體裝置包括暫存器控制部及處理器。處理器包括具有第一電路及第二電路的暫存器。第一電路能夠保持由處理器的運算處理得到的資料。第二電路包括多個記憶部，該多個記憶部能夠按不同的常式保持由處理器的運算處理得到的資料。暫存器控制部根據中斷信號切換不同的常式。暫存器控制部能夠每在切換該常式時將保持在第一電路的資料保持於第二電路的對應於該常式的多個記憶部中的任一個。並且，暫存器控制部能夠每在切換常式時將保持在第二電路的對應於該常式的多個記憶部中的任一個的資料保持於第一電路。

Description

半導體裝置及電子裝置
本發明的一個方式係關於一種半導體裝置。
本發明的一個方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個方式係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。因此，明確而言，作為本說明書所公開的本發明的一個方式的技術領域的例子可以舉出半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、這些裝置的驅動方法和這些裝置的製造方法。
對藉由組合將氧化物半導體用於通道形成區域的電晶體(以下稱為OS電晶體)與將矽用於通道形成區域的電晶體(以下稱為Si電晶體)來能夠保持對應於資料的電荷的半導體裝置已在進行技術開發。因為該半導體裝置比靜態RAM(SRAM)能夠進一步實現低耗電量化，所以被積極地應用到處理器等半導體裝置(例如參照專利文獻1)。
[專利文獻1]日本專利申請公開第2013-9297號公報
本發明的一個方式的目的之一是提供一種新穎的半導體裝置等。
本發明的一個方式的目的之一是提供一種實現了資料處理高效化的新穎結構的半導體裝置等。另外，本發明的一個方式的目的之一是提供一種實現了優異的低耗電量化的新穎結構的半導體裝置等。
注意，本發明的一個方式的目的不侷限於上列目的。上列目的並不妨礙其他目的的存在。注意，其他目的是下面記載的在本節中未說明的目的。所屬技術領域的普通技術人員可以從說明書或圖式等的記載導出並適當地抽出該在本節中未說明的目的。注意，本發明的一個方式至少實現上列目的及/或其他目的中一個目的。
本發明的一個方式是一種包括暫存器控制部及處理器的半導體裝置，所述處理器包括暫存器，所述暫存器包括第一電路及第二電路，所述第一電路具有能夠保持由所述處理器的運算處理得到的資料的功能，所述第二電路包括多個記憶部，所述多個記憶部具有能夠按不同的常式保持由所述處理器的運算處理得到的資料的功能，所述暫存器控制部具有能夠每在切換該常式時將保持在所述第一電路的資料保持於所述第二電路的對應於該常式的所述多個記憶部中的任一個的功能，並且，所述暫存器控制部具有能夠每在切換所述常式時將保持在所述第二電路的對應於該常式的所述多個記憶部中的任一個的資料保持於所述第一電路的功能。
在本發明的一個方式的半導體裝置中，所述記憶部包括第一電晶體和第二電晶體，所述第二電晶體的閘極與所述第一電晶體的源極或汲極電連接，並且，所述記憶部具有能夠藉由使所述第一電晶體關閉來在所述第二電晶體的閘極保持對應於資料的電荷的功能。
在本發明的一個方式的半導體裝置中，所述第一電晶體的通道形成區域包含氧化物半導體，並且，所述氧化物半導體包含In、Ga及Zn。
本發明的一個方式是一種包括上述半導體裝置、顯示裝置或揚聲器的電子裝置。
注意，關於本發明的其他方式，將在以下實施方式1-7及圖式中說明。
本發明的一個方式可以提供一種新穎結構的半導體裝置等。
另外，本發明的一個方式可以提供一種實現了資料處理的高效化的新穎結構的半導體裝置等。另外，本發明的一個方式可以提供一種實現了優異的低耗電量化的新穎結構的半導體裝置等。
注意，上列效果的記載並不妨礙其他效果的存在。本發明的一個方式並不一定必須要具有所有上述效果。上列效果以外的效果從說明書、圖式、申請專利範圍等的記載是顯而易見的，並且可以從說明書、圖式、申請專利範圍等的記載抽出上列效果以外的效果。
Ld_n‧‧‧信號
Ld_1‧‧‧信號
Ld_2‧‧‧信號
D‧‧‧端子
Q‧‧‧端子
QB‧‧‧端子
CLK‧‧‧時脈信號
CLKB‧‧‧反相時脈信號
CLKin‧‧‧信號
LE‧‧‧信號
LEB‧‧‧信號
RSTB‧‧‧信號
LRST‧‧‧信號
ND‧‧‧節點
MD‧‧‧節點
MDB‧‧‧節點
ND_1‧‧‧節點
ND_2‧‧‧節點
NR_1‧‧‧節點
NRB_1‧‧‧節點
SL_1‧‧‧信號
Sv_n‧‧‧信號
Sv_1‧‧‧信號
Sv_2‧‧‧信號
t1‧‧‧時刻
t2‧‧‧時刻
t3‧‧‧時刻
t4‧‧‧時刻
t5‧‧‧時刻
t6‧‧‧時刻
t7‧‧‧時刻
t8‧‧‧時刻
T1‧‧‧時刻
T2‧‧‧時刻
T3‧‧‧時刻
T4‧‧‧時刻
T5‧‧‧時刻
T6‧‧‧時刻
T7‧‧‧時刻
T8‧‧‧時刻
T9‧‧‧時刻
T10‧‧‧時刻
T11‧‧‧時刻
T12‧‧‧時刻
10‧‧‧處理器
10_A‧‧‧處理器
11‧‧‧暫存器控制部
12‧‧‧暫存器
12_N‧‧‧暫存器
12_1‧‧‧暫存器
13‧‧‧記憶體電路
13x‧‧‧記憶體電路
13y‧‧‧記憶體電路
14‧‧‧記憶體電路
14_B‧‧‧記憶部
14_n‧‧‧記憶部
14_1‧‧‧記憶部
14_2‧‧‧記憶部
14_3‧‧‧記憶部
14x_1‧‧‧記憶部
15‧‧‧電晶體
16‧‧‧電容器
17‧‧‧電晶體
18‧‧‧電晶體
21‧‧‧反相器
22‧‧‧反相器
23‧‧‧傳輸閘
24‧‧‧傳輸閘
25‧‧‧傳輸閘
26‧‧‧傳輸閘
27‧‧‧傳輸閘
31‧‧‧NAND
32‧‧‧NAND
33‧‧‧NAND
34‧‧‧NAND
41‧‧‧反相器
42‧‧‧反相器
43‧‧‧NOR
44‧‧‧反相器
51‧‧‧反相器
52‧‧‧反相器
53‧‧‧反相器
54‧‧‧反相器
55‧‧‧反相器
56‧‧‧反相器
57‧‧‧傳輸閘
58‧‧‧傳輸閘
59‧‧‧NAND
60‧‧‧電晶體
61‧‧‧電晶體
62‧‧‧電晶體
63‧‧‧電晶體
64‧‧‧電晶體
65‧‧‧電晶體
66‧‧‧電晶體
67‧‧‧電容器
68‧‧‧電容器
69‧‧‧電晶體
81‧‧‧絕緣膜
82a‧‧‧氧化物半導體膜
82b‧‧‧氧化物半導體膜
82c‧‧‧氧化物半導體膜
83‧‧‧導電膜
84‧‧‧導電膜
85‧‧‧絕緣膜
86‧‧‧導電膜
89‧‧‧層
90‧‧‧層
100‧‧‧半導體裝置
100A‧‧‧半導體裝置
101‧‧‧暫存器控制部
102‧‧‧處理器
103‧‧‧控制裝置
104‧‧‧PC
105‧‧‧管線暫存器
106‧‧‧管線暫存器
107‧‧‧ALU
108‧‧‧暫存器堆
109‧‧‧快取記憶體
110‧‧‧匯流排介面
111‧‧‧調試介面
350‧‧‧插板
351‧‧‧晶片
352‧‧‧端子
353‧‧‧模鑄樹脂
400‧‧‧半導體基板
401‧‧‧元件分離區域
411‧‧‧絕緣膜
412‧‧‧導電膜
414‧‧‧絕緣膜
415‧‧‧絕緣膜
416‧‧‧絕緣膜
420‧‧‧氧化物半導體膜
421‧‧‧導電膜
422‧‧‧導電膜
423‧‧‧絕緣膜
424‧‧‧導電膜
425‧‧‧導電膜
426‧‧‧絕緣膜
427‧‧‧絕緣膜
428‧‧‧閘極
429‧‧‧導電膜
800‧‧‧面板
801‧‧‧印刷佈線基板
802‧‧‧封裝
803‧‧‧FPC
804‧‧‧電池
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5101‧‧‧車體
5102‧‧‧車輪
5103‧‧‧儀表板
5104‧‧‧燈
5301‧‧‧外殼
5302‧‧‧冷藏室門
5303‧‧‧冷凍室門
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5601‧‧‧外殼
5602‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
在圖式中：圖1是半導體裝置的結構例子；圖2是半導體裝置的結構例子；圖3是半導體裝置的結構例子；圖4A至4D是半導體裝置的結構例子；圖5A和5B是半導體裝置的結構例子；圖6是半導體裝置的結構例子；圖7是時序圖；圖8A至8C是半導體裝置的結構例子；圖9是時序圖；圖10是時序圖；圖11是半導體裝置的結構例子；圖12是時序圖；圖13是時序圖；圖14是半導體裝置的結構例子；圖15是示出半導體裝置的結構的圖；圖16是示出半導體裝置的剖面結構的圖；圖17A至17C是示出電晶體的結構的圖；圖18A至18C是示出電晶體的結構的圖；圖19A和19B是晶片和模組的圖； 圖20A至20F是電子裝置的圖；圖21A至21C是示出電晶體的結構的圖。
下面，參照圖式對實施方式進行說明。注意，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。
注意，本發明的一個方式在其範疇內包括積體電路、RF標籤、半導體顯示裝置等能夠進行電源閘控的半導體裝置。積體電路在其範疇內包括：包括微處理器、影像處理電路、DSP(Digital Signal Processor：數位信號處理器)或微控制器等的LSI(Large Scale Integrated Circuit：大型積體電路)；以及諸如FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)和CPLD(Complex PLD：複雜可程式邏輯裝置)等的可程式邏輯裝置(PLD：Programmable Logic Device)。此外，在半導體顯示裝置的範疇內包括液晶顯示裝置；在各像素中具有以有機發光元件(OLED)為代表的發光元件的發光裝置；電子紙；DMD(Digital Micromirror Device：數位微鏡裝置)；PDP(Plasma Display Panel：電漿顯示面板)；FED(場致發射顯示器：Field Emission Display)等以及其他半導體顯示裝置。
另外，在圖式中，大小、層的厚度或區域有時為了容易理解而被誇大。因此，本發明並不侷限於圖式中的尺寸。另外，在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜波或定時偏差等所引起的信號、電壓或電流的不均勻等。
另外，在本說明書等中，電晶體是至少包括閘極、汲極以及源極的三個端子的元件。電晶體具有汲極(汲極端子、汲極區或汲極電極)與源極(源極端子、源極區或源極電極)之間的通道區域，並且電流能夠流過汲極、通道區域和源極。
在此，因為源極和汲極根據電晶體的結構或工作條件等而調換，所以很難限定哪個是源極哪個是汲極。因此，有時將用作源極的部分或用作汲極的部分不稱為源極或汲極，而將源極和汲極中的一個稱為第一電極並將源極和汲極中的另一個稱為第二電極。
注意，本說明書所使用的“第一”、“第二”、“第三”等序數詞是為了避免結構要素的混同而附上的，而不是為了在數目上進行限定而附的。
注意，在本說明書中，“A與B連接”除了包括A與B直接連接的情況以外，還包括A與B電連接的情況。在此，“A與B電連接”是指當在A與B之間存在具有某種電作用的物件時，能夠在A和B之間進行電信號的授受。
注意，例如，電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況以及電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，並且，Z2的另一部分與Y直接連接的情況，可以以下面的表達方式來表示。
例如，可以表達為“X、Y、電晶體的源極(或第一端子等)及電晶體的汲極(或第二端子等)互相電連接，並按X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)及Y的順序電連接”。或者，可以表達為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，並按X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)及Y的順序電連接”。或者，可以表達為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，並按X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)及Y的順序連接”。藉由使用與這些例子相同的表達方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。
另外，作為其他表達方法，例如可以表達為“電晶體的源極(或第一端 子等)至少藉由第一連接路徑與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑是電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)之間的路徑，所述第一連接路徑是經過Z1的路徑，電晶體的汲極(或第二端子等)至少藉由第三連接路徑與Y電連接，所述第三連接路徑不具有所述第二連接路徑，所述第三連接路徑是經過Z2的路徑”。或者，也可以表達為“電晶體的源極(或第一端子等)至少在第一連接路徑上藉由Z1與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑具有經過電晶體的連接路徑，電晶體的汲極(或第二端子等)至少在第三連接路徑上藉由Z2與Y電連接，所述第三連接路徑不具有所述第二連接路徑”。或者，也可以表達為“電晶體的源極(或第一端子等)至少在第一電路徑上藉由Z1與X電連接，所述第一電路徑不具有第二電路徑，所述第二電路徑是從電晶體的源極(或第一端子等)到電晶體的汲極(或第二端子等)的電路徑，電晶體的汲極(或第二端子等)至少在第三電路徑上藉由Z2與Y電連接，所述第三電路徑不具有第四電路徑，所述第四電路徑是從電晶體的汲極(或第二端子等)到電晶體的源極(或第一端子等)的電路徑”。藉由使用與這些例子相同的表達方法規定電路結構中的連接路徑，可以區別電晶體的源極(或第一端子等)和汲極(或第二端子等)來決定技術範圍。
注意，上述表達方法只是一個例子，不侷限於上述表達方法。在此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等)。
注意，在本說明書中，為了方便起見，使用“上”、“下”等表示配置的詞句以參照圖式構成要素的位置關係。另外，構成要素的位置關係根據描述各構成要素的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地更換表達方式。
另外，圖式中的方塊圖的各電路方塊的配置是為了方便說明而指定位置關係的，雖然示出了使用不同的電路方塊實現不同功能的情況，但是有時在實際的電路方塊中，也有設置為在相同的電路方塊中實現不同功能的情況。此外，圖式中的各電路方塊的功能是為了方便說明而指定功能的，雖然示出了一個電路方塊，但是有時在實際的電路方塊中，也有將藉由一 個電路方塊進行的處理設定為藉由多個電路方塊進行的情況。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此，也包括85°以上且95°以下的角度的情況。
另外，在本說明書中，在結晶為三方晶系和菱方晶系的情況下，表述為六方晶系。
另外，根據情況或狀態，可以互相調換“膜”和“層”。例如，有時可以將“導電層”更換為“導電膜”。此外，有時可以將“絕緣膜”更換為“絕緣層”。
實施方式1
在本實施方式中，對半導體裝置的結構例子進行說明。
圖1示出作為半導體裝置的結構例子的方塊圖。在圖1中，半導體裝置100包括處理器10和暫存器控制部11。處理器10包括暫存器12。暫存器12包括記憶體電路13和記憶體電路14。記憶體電路14包括多個記憶部14_1至14_n(n是2以上的自然數)。
記憶體電路13是能夠暫時保持處理器10所處理的資料的電路。有時將記憶體電路13簡稱為電路。作為記憶體電路13的具體一個例子，可以舉出正反器、SRAM等。處理器10所處理的資料包括由運算得到的資料及程式的執行資訊。在此，程式的執行資訊包括位址(程式計數器(PC)的值)及狀態旗標等。
記憶體電路14能夠保存(也稱為儲存或備份)或載入(也稱為恢復或復原)保持在記憶體電路13的資料且暫時保持資料。記憶體電路13與記憶體電路14之間的資料的保存或載入根據從暫存器控制部11輸出的信號而控制。
在記憶體電路14中保持的資料由記憶體電路14所包括的多個記憶部14_1至14_n保持。多個記憶部14_1至14_n對應於常式保存保持在記憶體電路13中的資料。根據從暫存器控制部11輸出的信號Sv_1至Sv_n進行資料的保存。對應於對暫存器控制部11輸入的中斷信號(在圖式中，為interrupt，也稱為中斷控制信號)輸出信號Sv_1至Sv_n。根據中斷信號切換常式。為了將處理器10的處理中的資料從記憶體電路13暫時保存於記憶體電路14，而輸出對應於常式的信號Sv_1至Sv_n。
例如，當在記憶體電路13保持在第一常式中處理過的資料時，以作為保存該資料的記憶體電路14的記憶部選擇記憶部14_1保存資料的方式進行控制即可。另外，當在記憶體電路13保持在第二常式中處理過的資料時，以作為保存該資料的記憶體電路14中的記憶部選擇記憶部14_2保存資料的方式進行控制即可。
對應於處理器10所執行的指令的常式將保存於多個記憶部14_1至14_n的資料載入於記憶體電路13。根據從暫存器控制部11輸出的信號Ld_1至Ld_n進行資料的載入。對應於對暫存器控制部11輸入的中斷信號(在圖式中，為interrupt)輸出信號Ld_1至Ld_n。根據中斷信號切換常式。為了載入在處理器10中切換的常式的資料，而輸出對應於常式的信號Ld_1至Ld_n。
例如，當在處理器10中處理第一常式時，以選擇記憶部14_1將資料載入於記憶體電路13的方式進行控制即可。另外，當在處理器10中處理第二常式時，以選擇記憶部14_2將資料載入於記憶體電路13的方式進行控制即可。
藉由採用對應於處理器10所執行的常式在記憶體電路13與多個記憶部14_1至14_n之間進行保存或載入的結構，能夠利用中斷信號使多個常式插斷來在處理器10中進行資料處理。當其他常式插斷時，藉由將資料從記憶體電路13保存於記憶體電路14或從記憶體電路14載入於記憶體電路13，即使為了優先地處理其他常式而使處理中的常式暫時中斷，也可以重新開始中斷前的處理中的常式。因為用於重新開始處理中的常式的資料保持在處理器10的內部，所以不需要訪問外部記憶體諸如SRAM及DRAM 的疊層區域來保存或載入資料。因此，即使由於中斷而從現行常式切換到不同常式的處理，也可以高效地進行由於切換的保存或載入資料的處理，而不會產生記憶體訪問等的遲延。
處理器10是具有執行利用電腦語言編寫的程式的功能的電路。處理器10包括運算部和控制部。處理器10既可為單核處理器，又可為雙核、三核以上等的多核處理器。
暫存器控制部11是具有根據中斷信號輸出用來在記憶體電路13與多個記憶部14_1至14_n之間進行資料的保存或載入的信號的功能的電路。用來進行資料的保存或載入的信號是信號Sv_1至Sv_n及信號Ld_1至Ld_n。對應於根據中斷信號切換的常式而控制各信號。因此，暫存器控制部11能夠每在切換常式時將保持在記憶體電路13的資料保持於對應於該常式的多個記憶部14_1至14_n中的任一個。另外，暫存器控制部11能夠每在切換常式時將保持在對應於該常式的多個記憶部14_1至14_n中的任一個的資料保持於記憶體電路13。
暫存器12包括記憶體電路13和記憶體電路14，是用來保持處理器10所處理的資料的電路。暫存器12是適用於處理器10內的保持資料的電路，例如暫存器堆或管線暫存器等的電路。
注意，圖1示出在半導體裝置100中設置一個暫存器12的結構，但是本發明也可以採用其他結構。例如，也可以在半導體裝置100中設置多個暫存器。圖2示出半導體裝置100中的處理器10_A包括多個暫存器12_1至12_N(N是2以上的自然數)的結構。注意，暫存器控制部11為了控制多個暫存器12_1至12_N的每一個所包括的記憶體電路13與多個記憶部14_1至14_n之間的資料的保存或載入而對各多個暫存器12_1至12_N輸出信號Sv_1至Sv_n及信號Ld_1至Ld_n。藉由採用圖2所示的結構，能夠在多個暫存器12_1至12_N中的每一個中獨立地使多個常式中斷並進行資料處理。
注意，圖1示出在半導體裝置100中設置一個處理器10的結構，但是本發明也可以採用其他結構。例如，也可以在半導體裝置100中設置多個 處理器。
記憶體電路13是具有能夠保持根據處理器10的運算處理得到的資料的功能的電路。記憶體電路13較佳為能夠高速地進行資料的寫入及讀出的記憶體電路。例如，可以適用組合由Si電晶體構成的傳輸閘、電晶體、反相器、NAND等邏輯電路等而構成的正反器或SRAM。
適用於記憶體電路13的正反器或SRAM較佳為具有靜態保持對應於被輸入的資料的電位的功能的電路。另外，記憶體電路13較佳為具有根據時脈信號而控制資料的寫入及讀出的功能，作為一個例子，較佳為採用主從型的電路結構。另外，記憶體電路13較佳為具有根據重設信號而使所保持的電位初始化的功能。
記憶體電路14及記憶體電路14所包括的多個記憶部14_1至14_n是具有保持根據處理器10的運算處理得到的資料的功能的電路。因為多個記憶部14_1至14_n必須要在一定期間中保持資料，所以較佳為資料的保持所需的耗電量小的記憶部。
圖3示出暫存器12所包括的記憶體電路13及多個記憶部14_1至14_n的結構例子。並且，圖3示出能夠適用於多個記憶部14_1至14_n的具體電路結構。在記憶體電路13中，對端子D輸入資料，並且從端子Q輸出資料。另外，記憶體電路13與多個記憶部14_1至14_n中的每一個連接。對多個記憶部14_1至14_n中的每一個供應信號Sv_1至Sv_n中的任一個及信號Ld_1至Ld_n中的任一個。
多個記憶部14_1至14_n具有相同的電路結構。例如，記憶部14_1包括電晶體15、電容器16、電晶體17以及電晶體18。
電晶體15的源極和汲極中的一個與記憶體電路13所包括的儲存資料的節點(儲存節點)連接。電晶體15的源極和汲極中的另一個與電晶體17的閘極連接。電晶體15的閘極與信號Sv_1被輸入的佈線連接。
電容器16的一個電極與電晶體17的閘極連接。電容器16的另一個電 極與輸入參考電位的佈線諸如接地佈線接。電容器16的另一個電極也可以與其他佈線諸如輸入電源電位的佈線等連接。
電晶體17的源極和汲極中的一個與輸入參考電位的佈線諸如接地線連接。電晶體17的源極和汲極中的另一個與電晶體18的源極和汲極中的一個連接。電晶體17的閘極與電晶體15的源極和汲極中的另一個連接。另外，在以下說明中，將與電晶體17的閘極連接的節點稱為節點ND。
電晶體18的源極和汲極中的一個與電晶體17的源極和汲極中的另一個連接。電晶體18的源極和汲極中的另一個與記憶體電路13所包括的儲存節點連接。電晶體18的閘極與信號Ld_1被輸入的佈線連接。另外，與電晶體18的源極和汲極中的另一個連接的記憶體電路13所包括的儲存節點較佳為不同於與電晶體15的源極和汲極中的一個連接的儲存節點的節點。在此情況下，這兩個儲存節點較佳為保持彼此不同的邏輯資料。
以下簡單地說明記憶部14_1的工作。對電晶體15、17、18都為n通道型電晶體的情況進行說明。在電晶體15、17、18都為p通道型電晶體的情況下，使所輸入的信號反轉而使記憶部14_1工作即可。
首先，說明將對應於記憶體電路13的資料的電位(也稱為資料電位)保存於記憶部14_1的工作。
將信號Sv_1設定為H位準而使電晶體15處於導通狀態。由此，記憶體電路13所包括的儲存節點的電位與節點ND的電位成為相同。
接著，將信號Sv_1設定為L位準而使電晶體15處於非導通狀態。節點ND保持對應於資料電位的電荷。在電晶體15中較佳在非導通狀態下流過源極和汲極之間的電流(關態電流(off-state current))為小。
藉由上述工作完成將記憶體電路13的資料電位保存於記憶部14_1的工作。
作為關態電流小的電晶體，較佳為OS電晶體。能夠用於OS電晶體的 氧化物半導體較佳為包含In、Ga及Zn的氧化物半導體。注意，在電路圖中，為了明確表示OS電晶體，對電晶體15附上“OS”的符號。
接著，說明將記憶部14_1所保持的資料電位載入於記憶體電路13的工作。
首先，對記憶體電路13的儲存節點進行預充電。在此，說明儲存節點被預充電為H電位的例子。
接著，將信號Ld_1設定為H位準而使電晶體18處於導通狀態。此時，電晶體17根據對應於節點ND所保持的資料電位的電荷而成為導通狀態和非導通狀態中的任一狀態。
例如，在節點ND所保持的資料電位為H位準的情況下，電晶體17處於導通狀態。因此，作為參考電位的接地線的電位，即L位準藉由電晶體17、18載入於儲存節點。接地線的電位被載入的儲存節點為不同於保存資料電位的節點的節點，並且能夠載入原來的資料。
例如，在節點ND所保持的資料電位為L位準的情況下，電晶體17處於非導通狀態。因此，記憶體電路13的儲存節點保持預充電電位，即H位準。換言之，H位準的電位被載入於儲存節點。
藉由上述工作完成將記憶體電路13的資料電位載入於記憶體電路13的工作。
注意，圖4A至4D示出能夠適用於圖3所示的記憶部14_1至14_n的電路結構。
如圖4A所示的記憶部14_A那樣，作為電晶體17、18可以使用OS電晶體或Si電晶體。或者，如圖4B所示的記憶部14_B那樣，作為電晶體17、18可以只使用OS電晶體。
或者，當在載入時供應電源電位VDD而非接地電位時，使用p通道型 電晶體而採用如圖4C所示的記憶部14_C那樣的結構即可。或者，當作為保存與載入的電荷路徑使用相同的電荷路徑時，採用如圖4D所示的記憶部14_D那樣的結構即可。
注意，在圖3及圖4A和4B所示的電路結構中，也可以對電晶體15追加背閘極。藉由對背閘極供應負電位並使電晶體15的臨界電壓向正方向漂移，能夠將電晶體15的非導通狀態時的關態電流維持為小。另外，藉由對背閘極供應正電位並使電晶體15的臨界電壓向負方向漂移，能夠增加電晶體15的導通狀態時的通態電流(on-state current)。
在電晶體15、17、18中，對電晶體的形狀沒有特別的限制，例如可以採用頂閘極結構或者底閘極結構。
注意，作為具有保持根據處理器10的運算處理得到的資料的功能的電路的多個記憶部14_1至14_n的電路結構不侷限於圖3及圖4A和4B所示的電路結構。例如，也可以使用相變化記憶體(也稱為PRAM(Phase-change RAM)或PCM(Phase Change Memory))、電阻式記憶體(也稱為ReRAM(Resistive RAM))、磁阻記憶體(也稱為MRAM(Magnetoresistive RAM))等構成多個記憶部14_1至14_n。例如，作為MRAM可以使用利用磁穿隧結元件(MTJ(Magnetic Tunnel Junction)元件)的MRAM。
接著，參照圖5A和5B的示意圖對圖1所示的半導體裝置100的工作的一個例子進行說明。
在圖5A和5B所示的半導體裝置100的工作的一個例子中，說明作為多個常式舉出第一常式至第三常式，根據中斷信號使程式處理中斷且分歧為不同的常式的工作。注意，以第一常式為主常式，第二常式為子常式A，第三常式為子常式B而進行說明。
首先，對圖5A進行說明。圖5A示出在執行主常式的程式處理時子常式A插斷，然後子常式B插斷的工作。
在圖5A中，首先，為了執行主常式的程式處理而在暫存器12中按循 序執行指令(在圖式中，以實線箭頭表示)。並且，根據中斷信號中斷主常式，優先地執行子常式A(在圖式中，以虛線箭頭表示)。根據主常式的中斷而保存包含程式的執行資訊的保持在記憶體電路13的資料。為了將保持在記憶體電路13的資料保存於記憶部14_1，暫存器控制部11對記憶部14_1供應信號Sv_1來保存資料。
接著，為了執行子常式A的程式處理而在暫存器12中按循序執行指令(在圖式中，以實線箭頭表示)。並且，根據中斷信號中斷子常式A，優先地執行子常式B(在圖式中，以虛線箭頭表示)。根據子常式A的中斷而保存包含程式的執行資訊的保持在記憶體電路13的資料。為了將保持在記憶體電路13的資料保存於記憶部14_2，暫存器控制部11對記憶部14_2供應信號Sv_2來保存資料。
接著，為了執行子常式B的程式處理而在暫存器12中按循序執行指令(在圖式中，以實線箭頭表示)。在完成子常式B的程式處理之後，重新開始中斷的子常式A(在圖式中，以虛線箭頭表示)。為了重新開始子常式A，將包含程式的執行資訊的資料載入於記憶體電路13。為了將保持在記憶部14_2的資料載入於記憶體電路13，暫存器控制部11對記憶部14_2供應信號Ld_2來載入資料。
接著，為了執行子常式A的中斷的程式處理而在暫存器12中按循序執行指令(在圖式中，以實線箭頭表示)。在完成子常式A的程式處理之後，重新開始中斷的主常式(在圖式中，以虛線箭頭表示)。為了重新開始主常式，將包含程式的執行資訊的資料載入於記憶體電路13。為了將保持在記憶部14_1的資料載入於記憶體電路13，暫存器控制部11對記憶部14_1供應信號Ld_1來載入資料。
另外，在圖5A中示出保存中斷的常式的資料並載入重新開始的常式的資料的結構，但是也可以採用其他結構。圖5B示出其他結構的工作。圖5B與圖5A同樣地示出在執行主常式的程式處理時子常式A插斷，然後子常式B插斷的工作。圖5A與圖5B的不同之處是預先在記憶部14_1至記憶部14_3的每一個中保存用來執行各常式的程式處理的資料。藉由採用該結構，能夠首先訪問外部記憶體諸如SRAM或DRAM的疊層區域以預先保 存資料，在中斷信號被輸入的時序進行保存及載入，由此切換常式而執行程式處理。因此，能夠進一步有效地進行資料的處理。
下面說明圖5B所示的常式的根據中斷信號的切換。為了避免重複說明，這裡說明主常式和子常式的中斷和重新開始。
在圖5B中，當在執行主常式的程式處理時根據中斷信號中斷主常式時，保存包含程式的執行資訊的保持在記憶體電路13的資料，並且為了執行子常式A而將包含程式的執行資訊的資料載入於記憶體電路13。為了將保持在記憶體電路13的資料保存於記憶部14_1，暫存器控制部11對記憶部14_1供應信號Sv_1來保存資料。並且，為了將保持在記憶部14_2的資料載入於記憶體電路13，暫存器控制部11對記憶部14_2供應信號Ld_2來載入資料。
如利用圖5A和5B進行說明那樣，本實施方式的半導體裝置即使在執行主常式的程式處理時子常式A插斷，然後子常式B插斷，也能夠使用中斷的資料重新開始程式處理。因為用來重新開始中斷的常式的資料保持在處理器10的內部，所以不需要訪問外部記憶體諸如SRAM及DRAM的疊層區域來保存或載入資料。因此，即使由於中斷而從現行常式切換到不同常式的處理，也可以高效地進行由於切換的保存或載入資料的處理，而不會產生記憶體訪問等的遲延。
接著，圖6示出記憶體電路13和多個記憶部14_1至14_n的電路的具體結構。在圖6中示出作為多個記憶部14_1至14_n的記憶部14_1及14_2。
作為一個例子表示於圖6的記憶體電路13具有主從型正反器的電路結構。記憶體電路13包括反相器21、22、傳輸閘23至27以及NAND31至34。對NAND31、34供應信號RSTB，在信號RSTB的電位是H位準時NAND被用作反相器，在信號RSTB的電位是L位準時NAND成為高電阻。注意，NAND32、33可以由反相器替換。對傳輸閘23至27輸入時脈信號CLK或信號LE。關於各電路的連接狀況，參照圖6即可。
注意，作為記憶體電路13所包括的儲存節點圖示節點MD、MDB。節 點MD和節點MDB保持彼此不同的邏輯資料。例如，當其中一個資料是Data時，另一個資料是Data_B。
記憶部14_1及14_2的電路結構與利用圖3說明的電路結構相同，因此省略其說明。將與記憶部14_1所包括的電晶體17的閘極連接的節點稱為節點ND_1。將與記憶部14_2所包括的電晶體17的閘極連接的節點稱為節點ND_2。
圖7示出圖6所示的電路的資料保存工作的時序圖，並且參照圖7進行說明。在圖7中，作為一個例子說明將資料從記憶體電路13保存於記憶部14_1的工作。圖7所示的時序圖示出作為儲存節點的節點MDB的信號的變化、以及信號RSTB、信號LE、信號CLKin、信號Sv_1、信號Ld_1及節點ND_1的電位的變化。
注意，信號CLKin是用來生成時脈信號CLK及反相時脈信號CLKB的信號。圖8A示出使用信號CLKin生成時脈信號CLK及反相時脈信號CLKB的電路結構的一個例子。在圖8A中，利用反相器41、42生成信號。
另外，信號LE是用來在載入資料時使節點MD成為浮動狀態的信號。圖8B示出使用信號Ld_1及信號Ld_2生成信號LE的電路結構的一個例子。在圖8B中，利用NOR43生成信號。另外，信號LE的反轉信號LEB如圖8C所示那樣地利用反相器44生成即可。
在圖7的時序圖中，時刻t1表示在進行通常工作時的波形、信號的狀態。在通常工作中，記憶體電路根據時脈信號CLK的輸入將供應到端子D的資料輸出到端子Q。節點MDB保持Data_B。另外，信號RSTB、信號LE的電位都是H位準。信號Sv_1、信號Ld_1的電位都是L位準。節點ND_1作為初始狀態的電位保持L位準的電位。
接著，時刻t2表示在進行資料的保存時的波形、信號的狀態。固定時脈信號CLK並將信號Sv_1的電位切換為H位準。在圖7所示的一個例子中，將時脈信號CLK的電位固定為L位準並將信號Sv_1的電位切換為H位準。較佳將信號Sv_1的電壓振幅設定為比信號Ld_1的電壓振幅大。藉 由採用該結構，可以防止供應到節點ND_1的根據資料Data_B的電位降低相當於電晶體15的臨界電壓部分。
接著，時刻t3表示在進行通常工作時的波形、信號的狀態。在通常工作中，記憶體電路根據時脈信號CLK的輸入將供應到端子D的資料輸出到端子Q。節點ND_1保持對應於在時刻t2保存的Data_B的電位。另外，信號RSTB、信號LE的電位都是H位準。信號Sv_1、信號Ld_1的電位都是L位準。
藉由在時刻t3之後將信號Sv_1設定為L位準，可以繼續保持對應於在時刻t2供應到節點ND_1的資料電位的電荷。
以上說明了圖6所示的電路的資料保存工作的時序圖。
接著，圖9示出圖6所示的電路的資料載入工作的時序圖，並且參照圖9進行說明。在圖9中，作為一個例子說明將資料從記憶部14_1載入於記憶體電路13的工作。圖9所示的時序圖示出作為儲存節點的節點MD的信號的變化、以及信號RSTB、信號LE、信號CLKin、信號Sv_1、信號Ld_1及節點ND_1的電位的變化。
在圖9的時序圖中，時刻t4表示在進行通常工作時的波形、信號的狀態。在通常工作中，記憶體電路根據時脈信號CLK的輸入將供應到端子D的資料輸出到端子Q。節點MD保持Data_A。另外，信號RSTB、信號LE的電位都是H位準。信號Sv_1、信號Ld_1的電位都是L位準。節點ND_1保持對應於在圖7的時刻t2保存的Data_B的電位。
接著，時刻t5表示進行用來載入資料的預充電工作的狀態。在預充電工作中，將信號CLKin設定為H位準，將信號RSTB設定為L位準，而使節點MD成為H位準。
接著，時刻t6表示載入資料的狀態。在載入資料的工作中，將信號LE設定為L位準，將節點MD成為浮動狀態，並且將信號Ld_1設定為H位準。由此確定電晶體17、18的導通狀態或非導通狀態，並且節點MD的電 位成為節點ND_1的邏輯反轉資料的Data(LOAD)。
接著，在時刻t7中，將信號RSTB設定為H位準，將信號Ld_1設定為L位準，並且在時刻t8中，將信號LE設定為H位準，而再次進行通常工作。
以上說明了圖6所示的電路的資料載入工作的時序圖。
注意，雖然在圖9中說明了同時進行多個工作的情況，例如在時刻t6中將信號LE設定為L位準，同時將信號Ld_1設定為H位準的情況，但是也可以在不同的時序進行這些工作。例如，如圖10所示那樣，也可以分開在時刻t6、t6’中進行這些工作。另外，也可以在不同的時序中諸如在時刻t7、t7’中分別將信號Ld_1設定為L位準並將信號RSTB設定為H位準。另外，也可以在不同的時序中諸如在時刻t8、t8’中分別將信號LE設定為H位準並使信號CLKin振盪。
如上所述那樣，在本實施方式所說明的半導體裝置100中，藉由採用對應於處理器10所執行的常式在記憶體電路13與多個記憶部14_1至14_n之間進行保存或載入的結構，能夠利用中斷信號使多個常式插斷來在處理器10中進行資料處理。當其他常式插斷時，藉由將資料從記憶體電路13保存於記憶體電路14或從記憶體電路14載入於記憶體電路13，即使為了優先地處理其他常式而使處理中的常式暫時中斷，也可以重新開始中斷前的處理中的常式。因為為了重新開始處理中的常式的資料保持在處理器10的內部，所以不需要訪問外部記憶體諸如SRAM及DRAM的疊層區域來保存或載入資料。因此，即使由於中斷而從現行常式切換到不同常式的處理，也可以高效地進行由於切換的保存或載入資料的處理，而不會產生記憶體訪問等的遲延。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式2
在本實施方式中對與利用實施方式1的圖6說明的記憶體電路13、記憶部14_1及14_2不同的電路結構的一個例子進行說明。
作為與利用實施方式1的圖6說明的記憶體電路13、記憶部14_1及14_2不同的電路結構，圖11示出記憶體電路13x、記憶部14x_1及14x_2的電路結構。記憶體電路13x包括反相器51至56、傳輸閘57及58、NAND59以及電晶體60至64。對NAND59供應信號RSTB。對傳輸閘57及58供應時脈信號CLK。對電晶體60、61供應時脈信號CLK。對電晶體62供應信號LEB。對電晶體63、64供應信號LRST。關於各電路的連接狀況，參照圖11即可。
注意，作為記憶體電路13x所包括的儲存節點圖示節點MD、MDB。節點MD和節點MDB保持彼此不同的邏輯資料。例如，當其中一個資料是Data時，另一個資料是Data_B。另外，信號LRST是用來使節點MD、MDB的電位初始化的信號。藉由使節點MD、MDB的電位成為接地電位，或者藉由使這兩個節點處於平衡狀態來進行初始化。
記憶部14x_1及14x_2包括電晶體65、66以及電容器67、68。對電晶體65、66的閘極供應信號SL_1、信號SL_2。信號SL_1、信號SL_2是用來在記憶體電路13x與多個記憶部14x_1至14x_n之間進行資料的保存或載入的信號，並且兼有實施方式1所說明的信號Sv_1至Sv_n及信號Ld_1至Ld_n的功能的信號。關於各電路的連接狀況，參照圖11即可。注意，將與記憶部14x_1所包括的電晶體65、66的源極和汲極中的一個連接的節點稱為節點NR_1、節點NRB_1。
注意，信號CLKin與上述實施方式1所說明的信號CLKin相同。就是說，如圖8A所說明那樣，信號CLKin是用來生成時脈信號CLK及反相時脈信號CLKB的信號。
注意，電晶體65、66的關態電流較佳小。作為關態電流小的電晶體，較佳為OS電晶體。注意，在電路圖中，為了明確表示OS電晶體，對電晶體65、66附上“OS”的符號。
圖12示出圖11所示的電路的資料保存工作的時序圖，並且參照圖12進行說明。在圖12中，作為一個例子說明將資料從記憶體電路13x保存於記憶部14x_1的工作。圖12所示的時序圖示出作為儲存節點的節點MD(MDB)的信號的變化、以及信號RSTB、信號LEB、信號CLKin、信號SL_1、信號LRST及節點NR_1(NRB_1)的電位的變化。
在圖12的時序圖中，時刻T1表示在進行通常工作時的波形、信號的狀態。在通常工作中，記憶體電路根據時脈信號CLK的輸入將供應到端子D的資料輸出到端子Q、端子QB。節點MD保持Data。另外，信號RSTB的電位是H位準，信號LEB的電位是L位準。信號SL_1的電位是L位準。信號LRST的電位是L位準。節點NR_1作為初始狀態的電位保持L位準的電位。
接著，時刻T2表示在進行資料的保存時的波形、信號的狀態。將時脈信號CLK固定為H位準或L位準，並將信號SL_1的電位切換為H位準。較佳將信號SL_1的電壓振幅設定為比其他信號的電壓振幅大。藉由採用該結構，可以防止供應到NR_1、NRB_1的根據資料Data、Data_B的電位降低相當於電晶體65、66的臨界電壓部分。
接著，時刻T3表示在再次進行通常工作時的波形、信號的狀態。在通常工作中，記憶體電路根據時脈信號CLK的輸入將供應到端子D的資料輸出到端子Q、端子QB。節點NR_1、NRB_1保持對應於在時刻T2保存的Data、Dats_B的電位。另外，信號RSTB的電位是H位準，信號LEB的電位是L位準。信號SL_1的電位是L位準。信號LRST的電位是L位準。
藉由在時刻T3之後將信號SL_1設定為L位準，可以繼續保持對應於在時刻T2供應到節點NR_1、NRB_1的資料電位的電荷。
以上說明了圖11所示的電路的資料保存工作的時序圖。
接著，圖13示出圖11所示的電路的資料載入工作的時序圖，並且參照圖13進行說明。在圖13中，作為一個例子說明將資料從記憶部14x_1載入於記憶體電路13x的工作。圖13所示的時序圖示出作為儲存節點的節 點MD(MDB)的信號的變化、以及信號RSTB、信號LEB、信號CLKin、信號SL_1、信號LRST及節點NR_1(NRB_1)的電位的變化。
在圖13的時序圖中，時刻T4表示在進行通常工作時的波形、信號的狀態。在通常工作中，記憶體電路根據時脈信號CLK的輸入將供應到端子D的資料輸出到端子Q、端子QB。節點MD保持DataA。另外，信號RSTB的電位是H位準，信號LEB的電位是L位準。信號SL_1的電位是L位準。信號LRST的電位是L位準。節點NR_1保持對應於在圖12的時刻T2保存的Data的電位。
接著，在時刻T5中將信號CLKin設定為L位準，在時刻T6中將信號LEB設定為H位準。由此電晶體60、61成為非導通狀態，從而停止對反相器53、54供應電源電壓。因此，節點MD、MDB成為浮動狀態。
接著，在時刻T7中將信號LRST設定為H位準，在時刻T8中將信號LRST設定為L位準。由此電晶體63、64成為導通狀態，然後成為非導通狀態。節點MD、MDB都成為接地電位。
接著，在時刻T9、T10中載入資料。在載入資料的工作中，將信號SL_1設定為H位準，然後設定為L位準。由此電晶體65、66成為導通狀態，然後成為非導通狀態。因此，電荷在節點MD與節點NR_1之間並在節點MDB與節點NRB_1之間移動。節點NR_1和節點NRB_1中的一個保持對應於H位準的電位的電荷，而另一個保持對應於L位準的電位的電荷。因此，在節點MD與節點MDB之間產生電位差。在產生該電位差的狀態下，在時刻T11中將信號LEB設定為L位準。由此重新開始對反相器53、54供應電源電壓，於是資料載入於節點MD、MDB。並且在時刻T12中，將信號LE設定為H位準，再次進行通常工作。
以上說明了圖11所示的電路的資料載入工作的時序圖。
注意，雖然圖11示出了藉由初始化工作而使節點MD、MDB都成為接地電位的電路結構，但是也可以採用其他結構。例如，也可以採用藉由使這兩個節點處於平衡狀態而進行初始化工作的結構。作為用來使節點MD、 MDB處於平衡狀態的電路結構，可以舉出圖14所示的電路結構。圖14所示的記憶體電路13y包括用來使節點MD、MDB處於平衡狀態的電晶體69。對電晶體69的閘極供應信號LRST，並且藉由圖12及圖13所說明的工作可以進行資料的保存及載入。
如上所述那樣，在本實施方式所說明的記憶體電路13、記憶部14_1及14_2中，與實施方式1的結構同樣，即使由於中斷而從現行常式切換到不同常式的處理，也可以高效地進行由於切換的保存或載入資料的處理，而不會產生記憶體訪問等的遲延。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式3
在本實施方式中，對半導體裝置的應用方式的一個例子進行說明。
圖15示出根據本發明的一個方式的半導體裝置的結構的一個例子。圖15所示的半導體裝置100A包括暫存器控制器101、處理器102、快取記憶體109、匯流排介面110以及調試介面111。並且，處理器102包括控制裝置103、PC(程式計數器)104、管線暫存器105、管線暫存器106、ALU(Arithmetic logic unit：算術邏輯單元)107及暫存器堆108。根據本發明的一個方式的半導體裝置可以被用於管線暫存器105、管線暫存器106、暫存器堆108以及包括在其他電路中的暫存器或正反器等。
控制裝置103藉由對暫存器控制器101、PC104、管線暫存器105、管線暫存器106、ALU107、暫存器堆108、快取記憶體109、匯流排介面110及調試介面111的工作進行整體控制，能夠將輸入的應用軟體等程式所包含的指令解碼並執行。
ALU107能夠進行四則運算及邏輯運算等各種運算處理。
並且，控制裝置103設置有能夠儲存如下程式及資料的主記憶體：由 在控制裝置103中執行的多個指令構成的應用軟體等程式；以及ALU107中的運算處理所使用的資料。
快取記憶體109能夠暫時儲存使用次數多的資料。PC104是能夠儲存接下來執行的指令的位址的暫存器。管線暫存器105是能夠暫時儲存控制裝置103所使用的指令(程式)中使用次數多的指令的暫存器。另外，雖然在圖15中沒有進行圖示，但是半導體裝置100還設置有控制快取記憶體109的工作的快取記憶體控制器。
暫存器堆108具有多個包括常用暫存器的暫存器，而可以儲存從控制裝置103的主記憶體讀出的資料、在ALU107的運算處理中途得到的資料、或者由ALU107的運算處理結果得到的資料等。
管線暫存器106是能夠暫時儲存在ALU107的運算處理中途得到的資料或者由ALU107的運算處理結果得到的資料等的暫存器。另外，也可以具有暫時儲存應用軟體等程式的功能。
匯流排介面110被用作半導體裝置100A與位於半導體裝置外部的各種裝置之間的資料的路徑。調試介面111被用作用來將控制調試的指令輸入到半導體裝置100A的信號的路徑。匯流排介面110與調試介面111分別設置有暫存器。
暫存器控制部101是根據中斷信號輸出用來在管線暫存器105、管線暫存器106、暫存器堆108等所包括的記憶體電路13與多個記憶部14_1至14_n之間進行資料的保存或載入的信號的電路。用來進行資料的保存或載入的信號是信號Sv_1至Sv_n及信號Ld_1至Ld_n，其詳細內容與實施方式1所進行的說明相同，因此這裡從略其詳細說明。
對在具有上述結構的半導體裝置100A中的記憶體電路13與多個記憶部14_1至14_n之間進行資料的保存或載入的工作流程的一個例子進行說明。
首先，對暫存器控制部101供應中斷信號。暫存器控制部101對多個 記憶部14_1至14_n中的對應於正在進行程式處理的常式的記憶部保存保持在記憶體電路13的資料。並且，根據需要執行因中斷處理優先執行的常式的程式處理。此時，根據需要，也可以將資料從對應於多個記憶部14_1至14_n中的記憶部載入於記憶體電路13。並且，在完成優先執行的常式之後，為了執行之前的常式的程式處理而載入資料。
因為用於重新開始處理中的常式的資料保持在處理器102的內部，所以不需要訪問外部記憶體諸如SRAM及DRAM的疊層區域來保存或載入資料。因此，即使由於中斷而從現行常式切換到不同常式的處理，也可以高效地進行由於切換的保存或載入資料的處理，而不會產生記憶體訪問等的遲延。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式4
在本實施方式中，對半導體裝置所包括的電晶體的剖面結構的一個例子進行說明。
圖16示出半導體裝置的剖面結構的一個例子。在圖16中，示出實施方式1的圖4A所示的電晶體15、電容器16、電晶體17及電晶體18的剖面結構的一個例子。
另外，在圖16中，示出在氧化物半導體膜中具有通道形成區域的電晶體15及電容器16形成在n通道型的電晶體17及n通道型的電晶體18上的情況，其中n通道型的電晶體17及n通道型的電晶體18在其單晶的矽基板中具有通道形成區域。
電晶體17及電晶體18可以在非晶、微晶、多晶或單晶的矽或鍺等的半導體膜或半導體基板中具有通道形成區域。或者，電晶體17及電晶體18可以在氧化物半導體膜或氧化物半導體基板中具有通道形成區域。當所有電晶體在氧化物半導體膜或氧化物半導體基板中具有通道形成區域時，可 以不將電晶體15層疊於電晶體17及電晶體18上而將所有電晶體形成於同一層中。
當使用矽薄膜形成電晶體17及電晶體18時，作為該薄膜可以使用：利用電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火等處理使非晶矽晶化而形成的多晶矽；以及藉由對單晶矽晶圓注入氫離子等來使表層部剝離而得到的單晶矽等。
形成有電晶體17及電晶體18的半導體基板400例如可以使用矽基板、鍺基板、矽鍺基板等。在圖16中示出將單晶矽基板用於半導體基板400時的例子。
另外，電晶體17及電晶體18利用元件隔離法被電隔離。作為元件隔離法，可以使用矽的局部氧化(LOCOS：Local Oxidation of Silicon)法或淺溝槽隔離法(STI法：Shallow Trench Isolation)等。在圖16中示出利用淺溝槽隔離法使電晶體17及電晶體18電隔離時的例子。明確而言，在圖16中示出由元件隔離區域401將電晶體17及電晶體18元件隔離的情況的例子，元件隔離區域401是藉由在半導體基板400中利用蝕刻等形成淺溝之後將含有氧化矽等的絕緣物嵌入該淺溝中而形成的。
電晶體17及電晶體18上設置有絕緣膜411。絕緣膜411中形成有開口部。並且，在絕緣膜411的上述開口部中，設置有分別連接於電晶體17及電晶體18的源極或汲極的多個導電膜412以及連接於與電晶體18的閘極428A同一層中的導電膜428B的導電膜429。
絕緣膜411上設置有絕緣膜414。並且，絕緣膜414上設置有具有防止氧、氫、水的擴散的阻擋效果的絕緣膜415。絕緣膜415的密度越高越緻密且懸空鍵越少在化學上越穩定，阻擋效果則越高。作為具有防止氧、氫、水擴散的阻擋效果的絕緣膜415例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等形成。作為具有防止氫、水擴散的阻擋效果的絕緣膜415例如可以使用氮化矽、氮氧化矽等形成。
絕緣膜415上設置有絕緣膜416，絕緣膜416上設置有電晶體15。
電晶體15包括：絕緣膜416上的氧化物半導體膜420；連接於氧化物半導體膜420並被用作源極或汲極的導電膜421及導電膜422；氧化物半導體膜420、導電膜421及導電膜422上的絕緣膜423；以及隔著絕緣膜423與氧化物半導體膜420重疊的導電膜424。並且，絕緣膜414至絕緣膜416中設置有開口部，導電膜422在上述開口部中與連接於導電膜429的絕緣膜411上的導電膜412連接。
此外，導電膜422上設置有絕緣膜427，在絕緣膜427上設置有與導電膜422重疊的導電膜425。導電膜422、絕緣膜427及導電膜425重疊的部分被用作電容器16。
電晶體15及電容器16上設置有絕緣膜426。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式5
在本實施方式中，對能夠用於根據本發明的一個方式的半導體裝置的電晶體的一個例子進行說明。尤其是，在本實施方式中，對利用圖16說明的電晶體15的一個例子進行說明。因為在氧化物半導體膜中具有通道形成區域的電晶體15的關態電流小，可以使對應於資料的電荷的保持期間較長。
圖17A至圖17C示出在氧化物半導體膜中具有通道形成區域的電晶體15的結構的一個例子。圖17A示出電晶體15的俯視圖。注意，在圖17A中，為了明確地示出電晶體15的佈局，省略了各種絕緣膜。此外，圖17B示出沿著圖17A所示的俯視圖的點劃線A1-A2的剖面圖，圖17C示出沿著點劃線A3-A4的剖面圖。
如圖17A至圖17C所示，電晶體15包括：在絕緣膜81上依次層疊的氧化物半導體膜82a及氧化物半導體膜82b；電連接於氧化物半導體膜82b 且被用作源極電極或汲極電極的導電膜83及導電膜84；氧化物半導體膜82b、導電膜83及導電膜84上的氧化物半導體膜82c；被用作絕緣膜且位於氧化物半導體膜82c上的絕緣膜85；以及被用作閘極電極且在絕緣膜85上與氧化物半導體膜82a至氧化物半導體膜82c重疊的導電膜86。
此外，圖18A至圖18C示出電晶體15的具體結構的另外一個例子。圖18A示出電晶體15的俯視圖。注意，在圖18A中，為了明確地示出電晶體15的佈局，省略了各種絕緣膜。此外，圖18B示出沿著圖18A所示的俯視圖的點劃線A1-A2的剖面圖，圖18C示出沿著點劃線A3-A4的剖面圖。
如圖18A至圖18C所示，電晶體15包括：在絕緣膜81上依次層疊的氧化物半導體膜82a至氧化物半導體膜82c；電連接於氧化物半導體膜82c且被用作源極電極或汲極電極的導電膜83及導電膜84；被用作絕緣膜且位於氧化物半導體膜82c、導電膜83及導電膜84上的絕緣膜85；以及被用作閘極電極且在絕緣膜85上與氧化物半導體膜82a至氧化物半導體膜82c重疊的導電膜86。
此外，圖21A至圖21C示出電晶體15的具體結構的另外一個例子。圖21A示出電晶體15的俯視圖。注意，在圖21A中，為了明確地示出電晶體15的佈局，省略了各種絕緣膜。此外，圖21B示出沿著圖21A所示的俯視圖的點劃線A1-A2的剖面圖，圖21C示出沿著點劃線A3-A4的剖面圖。
如圖21A至圖21C所示，電晶體15包括：在絕緣膜81上依次層疊的氧化物半導體膜82a至氧化物半導體膜82c；電連接於氧化物半導體膜82c且被用作源極電極或汲極電極的層89及層90和導電膜83及導電膜84；被用作絕緣膜且位於氧化物半導體膜82c、導電膜83及導電膜84上的絕緣膜85；以及被用作閘極電極且在絕緣膜85上與氧化物半導體膜82a至氧化物半導體膜82c重疊的導電膜86。
層89及層90是具有不在與氧化物半導體膜82a至氧化物半導體膜82c等之間形成肖特基能障的功能的層。作為這種層，例如有透明導電體、氧化物半導體、氮化物半導體或氧氮化物半導體。更明確而言，作為層89及層90，例如可以使用包含銦、錫及氧的層、包含銦及鋅的層、包含銦、鎢 及鋅的層、包含錫及鋅的層、包含鋅及鎵的層、包含鋅及鋁的層、包含鋅及氟的層、包含鋅及硼的層、包含錫及銻的層、包含錫及氟的層或包含鈦及鈮的層等。另外，這些層也可以包含氫、碳、氮、矽、鍺或氬。藉由採用包括層89及層90的結構，可以提高電晶體的導通特性。
另外，在圖17A至圖18C中，示出使用層疊的氧化物半導體膜82a至氧化物半導體膜82c的電晶體15的結構。電晶體15所包括的氧化物半導體膜不限於由層疊的多個氧化物半導體膜構成的結構，還可以由單膜的氧化物半導體膜構成。
當電晶體15包括其中氧化物半導體膜82a至氧化物半導體膜82c被依次層疊的半導體膜時，氧化物半導體膜82a及氧化物半導體膜82c為如下氧化物膜：在其構成要素中包含構成氧化物半導體膜82b的金屬元素的至少一個，並且其傳導帶底的能量比氧化物半導體膜82b離真空能階近0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。並且，當氧化物半導體膜82b至少包含銦時，載子移動率變高，所以是較佳的。
在電晶體15具有上述結構的半導體膜的情況下，當對閘極電極施加電壓而對半導體膜施加電場時，通道區形成在半導體膜中的傳導帶底的能量小的氧化物半導體膜82b中。也就是說，藉由在氧化物半導體膜82b與絕緣膜85之間設置有氧化物半導體膜82c，可以在與絕緣膜85分開的氧化物半導體膜82b中形成通道區。
另外，由於氧化物半導體膜82c在其構成要素中包含至少一個構成氧化物半導體膜82b的金屬元素，因此在氧化物半導體膜82b與氧化物半導體膜82c的介面處不容易發生介面散射。因此，在該介面處載子的移動不容易被阻礙，所以電晶體15的場效移動率變高。
此外，當作為氧化物半導體膜82c使用氧化鎵時，可以防止氧化物半導體膜82b中的In擴散到絕緣膜85，所以可以減少電晶體15的洩漏電流。
另外，當在氧化物半導體膜82b與氧化物半導體膜82a的介面處形成 介面能階時，由於在介面附近的區域中也會形成通道區，因此電晶體15的臨界電壓變動。但是，由於氧化物半導體膜82a在其構成要素中包含至少一個構成氧化物半導體膜82b的金屬元素，因此在氧化物半導體膜82b與氧化物半導體膜82a的介面處不容易形成介面能階。因此，藉由上述結構可以減少電晶體15的臨界電壓等的電特性的偏差。
另外，較佳的是，以不使因氧化物半導體膜間的雜質的存在而在各膜的介面形成有阻礙載子移動的介面能階的方式將多個氧化物半導體膜層疊。這是因為，當被層疊的氧化物半導體膜的膜間存在雜質時，氧化物半導體膜間的傳導帶底的能量失去連續性，於是在介面附近，載子被俘獲或因再結合而消失。藉由減少膜間的雜質，與將作為主成分至少包含相同一種金屬的多個氧化物半導體膜單純地層疊相比，更容易形成連續接合(這裡尤其是指具有傳導帶底的能量在各膜之間連續地變化的U字型井結構的狀態)。
為了形成連續接合，需要使用具備負載鎖定室的多室方式的成膜裝置(濺射裝置)在不使各膜暴露於大氣的情況下連續地層疊。在濺射裝置中的各處理室中，為了儘可能地去除成為氧化物半導體的雜質的水等，較佳為使用如低溫泵的吸附式的真空排氣泵進行高真空排氣(5×10-7Pa至1×10-4Pa左右)。或者，較佳為組合渦輪分子泵與冷阱使氣體不從排氣系統倒流到處理室內。
為了得到高純度的本質氧化物半導體，對各處理室不僅進行高真空排氣，還需要將用於濺射的氣體高度純化。藉由將用作上述氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，實現氣體的高度純化，可以儘可能地防止水分等混入氧化物半導體膜。明確而言，當氧化物半導體膜82b包含In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd)，並且用於形成氧化物半導體膜82b的靶材中的金屬元素的原子數比為In：M：Zn=x1：y1：z1時，x1/y1較佳為1/3以上且6以下，更佳為1以上且6以下，z1/y1較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z1/y1設定為1以上且6以下，作為氧化物半導體膜82b容易形成後述的CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=3：1：2等。
明確而言，當氧化物半導體膜82a及氧化物半導體膜82c包含In-M-Zn氧化物(M為Ga、Y、Zr、La、Ce或Nd)時，在用來形成氧化物半導體膜82a及氧化物半導體膜82c的靶材中的金屬元素的原子數比為In：M：Zn=x2：y2：z2的情況下，較佳的是，x2/y2<x1/y1，z2/y2是1/3以上且6以下、更佳的是1以上且6以下。另外，藉由將z2/y2設定為1以上且6以下，容易形成用作氧化物半導體膜82a及氧化物半導體膜82c的CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8等。
氧化物半導體膜82a及氧化物半導體膜82c的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。此外，氧化物半導體膜82b的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
在三層結構的半導體膜中，氧化物半導體膜82a至氧化物半導體膜82c既可以是非晶又可以是結晶。但是，由於當形成有通道區的氧化物半導體膜82b是結晶時可以賦予電晶體15穩定的電特性，因此氧化物半導體膜82b較佳是結晶。
注意，通道形成區域是指在電晶體15的半導體膜中與閘極電極重疊且被源極電極和汲極電極夾著的區域。另外，通道區是指在通道形成區域中電流主要流動的區域。
例如，作為氧化物半導體膜82a及氧化物半導體膜82c，在使用由濺射法形成的In-Ga-Zn氧化物膜的情況下，在氧化物半導體膜82a及氧化物半導體膜82c的成膜時，可以使用In-Ga-Zn氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材。作為成膜條件，例如作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，基板溫度為200℃，DC功率為0.5kW，即可。
另外，當作為氧化物半導體膜82b使用CAAC-OS膜時，在氧化物半導體膜82b的成膜時較佳為使用包含In-Ga-Zn氧化物(In：Ga：Zn=1：1：1[原子 數比])的多晶靶材。作為成膜條件，例如作為成膜氣體可以使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，基板溫度為300℃，DC功率為0.5kW。
因為其中的載子發生源少，所以藉由減少用作電子施體(施體)的水分或氫等雜質且減少氧缺陷來實現高度純化的氧化物半導體(purified Oxide Semiconductor)可以是i型(本質半導體)或無限趨近於i型。因此，在被高度純化的氧化物半導體膜中具有通道形成區域的電晶體的關態電流極小且可靠性高。並且，在該氧化物半導體膜中形成有通道形成區域的電晶體容易具有臨界電壓為正的電特性(也稱為常關閉(normally-off)特性)。
明確而言，根據各種實驗可以證明在被高度純化的氧化物半導體膜中具有通道形成區域的電晶體的關態電流小。例如，通道寬度為1×106μm且通道長度為10μm的元件也可以在源極電極與汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知以電晶體的通道寬度標準化的關態電流為100zA/μm以下。此外，在電路中將電容器與電晶體連接且由該電晶體控制流入電容器或從電容器流出的電荷，並藉由使用該電路來測量關態電流。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區域，且根據電容器的每單位時間的電荷量推移來測量該電晶體的關態電流。其結果是，可知當電晶體的源極電極與汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將被高度純化的氧化物半導體膜用於通道形成區域的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流要小得多。
另外，當作為半導體膜使用氧化物半導體膜時，作為氧化物半導體膜，較佳為至少包含銦(In)或鋅(Zn)。另外，作為降低使用該氧化物半導體膜的電晶體的電特性的偏差的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。此外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。
在氧化物半導體中，In-Ga-Zn氧化物、In-Sn-Zn氧化物等與碳化矽、 氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有生產性高等優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。此外，還可以應對基板的大型化。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化鎵、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物(也稱為IGZO)、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Ce-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如，In-Ga-Zn氧化物是指包含In、Ga和Zn的氧化物，並對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn氧化物在無電場時的電阻足夠高而能夠充分地降低關態電流且移動率也高。
例如，使用In-Sn-Zn氧化物比較容易得到高移動率。但是，在使用In-Ga-Zn氧化物時，也可以藉由降低塊體內缺陷密度而提高移動率。
另外，在電晶體15中，根據用於源極電極及汲極電極的導電性材料，有時源極電極及汲極電極中的金屬會抽出氧化物半導體膜中的氧。此時，氧化物半導體膜中的接觸於源極電極及汲極電極的區域由於氧缺陷的形成而成為n型。因為成為n型的區域被用作源極區或汲極區，所以可以降低氧化物半導體膜與源極電極及汲極電極之間的接觸電阻。因此，藉由形成n 型的區域，可以增大電晶體15的移動率及通態電流，從而可以實現使用電晶體15的半導體裝置的高速工作。
另外，源極電極及汲極電極中的金屬所引起的氧的抽出有可能在利用濺射法等形成源極電極及汲極電極時發生，還有可能在形成源極電極及汲極電極之後進行的加熱處理時發生。另外，藉由將容易與氧鍵合的導電材料用於源極電極及汲極電極更容易形成n型的區域。作為上述導電材料，可以舉出例如Al、Cr、Cu、Ta、Ti、Mo、W等。
當將包括多個層疊的氧化物半導體膜的半導體膜用於電晶體15時，為了提高電晶體15的移動率及通態電流以實現半導體裝置的更高速的工作，n型的區域較佳為到達用作通道區的氧化物半導體膜82b。
絕緣膜81較佳為具有藉由加熱將上述氧的一部分供應到氧化物半導體膜82a至氧化物半導體膜82c的功能。此外，較佳絕緣膜81中的缺陷少，典型的是，藉由ESR測量所得到的起因於矽的懸空鍵的g=2.001的自旋密度較佳為1×1018spins/cm3以下。
由於絕緣膜81具有藉由加熱將上述氧的一部分供應到氧化物半導體膜82a至氧化物半導體膜82c的功能，因此絕緣膜81較佳為氧化物，例如可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭等。絕緣膜81可以利用電漿CVD(Chemical Vapor Deposition)法或濺射法等形成。
注意，在本說明書中，“氧氮化物”是指在其組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含量多於氧含量的材料。
另外，圖17A至圖18C所示的電晶體15具有如下結構：在形成有通道區的氧化物半導體膜82b的端部中不與導電膜83及導電膜84重疊的端部(換言之，位於不同於導電膜83及導電膜84所在的區域的端部)與導電膜86重疊。在用來形成氧化物半導體膜82b的端部的蝕刻中該端部暴露於電漿時，從蝕刻氣體產生的氯自由基、氟自由基等容易與構成氧化物半導體的金屬元素鍵合。因此，在氧化物半導體膜的端部中，與該金屬元素鍵 合的氧處於容易脫離的狀態，而形成氧缺陷，所以容易成為n型。然而，在圖17A至圖18C所示的電晶體15中，由於不與導電膜83及導電膜84重疊的氧化物半導體膜82b的端部與導電膜86重疊，因此藉由控制導電膜86的電位可以控制施加於該端部的電場。因此，可以由供應到導電膜86的電位控制藉由氧化物半導體膜82b的端部流動在導電膜83與導電膜84之間的電流。將這種電晶體15的結構稱為Surrounded Channel(S-Channel：圍繞通道)結構。
明確而言，若採用S-Channel結構，當將使電晶體15關閉的電位供應到導電膜86時，可以降低藉由該端部流動在導電膜83與導電膜84之間的關態電流。因此，在電晶體15中，即使為了得到大通態電流而縮短通道長度，其結果是，即使氧化物半導體膜82b的端部的導電膜83與導電膜84之間的長度變短，電晶體15也可以具有低的關態電流。因此，在電晶體15中，藉由縮短通道長度，在處於導通狀態時可以具有大的通態電流，在處於關閉狀態時可以具有低的關態電流。
明確而言，若採用S-Channel結構，當將使電晶體15導通的電位供應到導電膜86時，可以使藉由該端部流動在導電膜83與導電膜84之間的電流增大。該電流有助於電晶體15的場效移動率和通態電流的增大。並且，藉由使氧化物半導體膜82b的端部與導電膜86重疊，氧化物半導體膜82b中的載子不僅在近於絕緣膜85的氧化物半導體膜82b的介面附近流動，還在氧化物半導體膜82b中的較廣的範圍內流動，所以電晶體15中的載子的移動量增加。其結果是，電晶體15的通態電流(on-state current)增大且場效移動率增高，典型的是，場效移動率為10cm2/V．s以上，進一步為20cm2/V．s以上。注意，在此的場效移動率是電晶體的飽和區域中的電流驅動力的指標，即外觀上的場效移動率，而不是作為氧化物半導體膜的物性值的移動率的近似值。
下面說明氧化物半導體膜的結構。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的剖面TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
另一方面，當從大致垂直於樣本面的方向觀察CAAC-OS膜的平面TEM影像時，可以確認到在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面的TEM影像及平面的TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結 構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時會出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(φ軸)旋轉樣本的條件下進行分析(φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面的TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量。
此外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶生長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS膜中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的 結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
另外，為了形成CAAC-OS膜，較佳為採用如下條件。
藉由減少成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的破損。例如，可以降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
此外，藉由增高成膜時的基板加熱溫度使濺射粒子在到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。當平板狀或顆粒狀的濺射粒子到達基板時，藉由增高成膜時的基板加熱溫度使平板狀或顆粒狀的濺射粒子在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
下面，作為靶材的一個例子示出In-Ga-Zn氧化物靶材。
將InOX粉末、GaOY粉末以及ZnOZ粉末以規定的莫耳數比混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到多晶的In-Ga-Zn氧化物靶材。另外，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、 3：1：1、1：1：1、4：2：3、4：2：4.1或3：1：2。另外，粉末的種類以及混合粉末時的莫耳數比可以根據所製造的靶材適當地改變。
另外，因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體膜內，Na斷裂構成氧化物半導體的金屬與氧的鍵合或擠進其鍵合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常開啟(normally-on)化、移動率的降低等的電晶體的電特性的劣化，而且還產生特性偏差。明確而言，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×1016/cm3以下，更佳為1×1016/cm3以下，進一步較佳為1×1015/cm3以下。同樣地，Li濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。同樣地，K濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。
另外，在使用包含銦的金屬氧化物的情況下，與氧的鍵能比銦大的矽或碳有時切斷銦與氧的鍵合而形成氧缺陷。由此，在矽或碳混入到氧化物半導體膜時，與鹼金屬或鹼土金屬同樣，容易發生電晶體的電特性的劣化。因此，較佳為降低氧化物半導體膜中的矽或碳的濃度。明確而言，利用二次離子質譜分析法的C濃度的測量值或Si濃度的測量值較佳為1×1018/cm3以下。藉由採用上述結構，可以防止電晶體的電特性的劣化而可以提高半導體裝置的可靠性。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式6
在本實施方式中，對包括根據本發明的一個方式的半導體裝置的晶片的一個例子及電子裝置的模組的一個例子進行說明。
圖19A示出使用引線框架型插板(interposer)的封裝的剖面結構的透視圖。
在圖19A所示的封裝中，相當於根據本發明的一個方式的半導體裝置的晶片751藉由利用打線接合法與插板750上的端子752連接。端子752配置在插板750的設置有晶片751的面上。晶片751也可以由模鑄樹脂753密封，這裡在各端子752的一部分露出的狀態下進行密封。
圖19B示出其中封裝被安裝在電路基板中的電子裝置的模組的結構。
在圖19B所示的行動電話機的模組中，印刷線路板801安裝有封裝802及電池804。另外，設置有顯示元件的面板800藉由FPC803安裝有印刷線路板801。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式7
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。在圖20A至圖20F中示出這些電子裝置的具體例子。
圖20A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。可以將根據本發明的一個方式的半導體裝置用於可攜式遊戲機所包括的各種積體電路。注意，雖然圖20A所示的可攜式遊戲機包括兩個顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖20B示出可攜式資訊終端，該可攜式資訊終端包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。並且，第一外殼5601和第二外殼5602由連接部5605連接，由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據在連接部5605形成的第一外殼5601和第二外殼5602之間的角度切換。可以將根據本發明的一個方式的半導體裝置用於可攜式資訊終端所包括的各種積體電路。此外，也可以將附加有作為位置輸入裝置的功能的顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。作為位置輸入裝置的功能可以藉由在顯示裝置中設置觸控面板而附加。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中以附加作為位置輸入裝置的功能。
圖20C示出筆記本式個人電腦，其包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。可以將根據本發明的一個方式的半導體裝置用於筆記本式個人電腦所包括的各種積體電路。
圖20D示出電冷藏冷凍箱，其包括外殼5301、冷藏室門5302、冷凍室門5303等。可以將根據本發明的一個方式的半導體裝置用於電冷藏冷凍箱所包括的各種積體電路。
圖20E示出視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。可以將根據本發明的一個方式的半導體裝置用於視頻攝影機所包括的各種積體電路。並且，第一外殼5801和第二外殼5802由連接部5806連接，第一外殼5801和第二外殼5802之間的角度可以由連接部5806改變。顯示部5803的影像也可以根據在連接部5806形成的第一外殼5801和第二外殼5802之間的角度切換。
圖20F示出汽車，其包括車體5101、車輪5102、儀表板5103及燈5104等。可以將根據本發明的一個方式的半導體裝置用於汽車所包括的各種積 體電路。
10‧‧‧處理器
11‧‧‧暫存器控制部
12‧‧‧暫存器
13‧‧‧記憶體電路
14‧‧‧記憶體電路
14_1‧‧‧記憶部
14_2‧‧‧記憶部
14_n‧‧‧記憶部
100‧‧‧半導體裝置

Claims (8)

  1. 一種半導體裝置，包括：一處理器，用於處理多個常式，該處理器包括：一第一電路，用於儲存對應於該多個常式的一個的資料；以及一第二電路，包括多個記憶部；以及一暫存器控制部，用於對該多個記憶部的每一個供應一第一信號及一第二信號，其中，該多個記憶部的每一個包括：一第一電晶體，該第一電晶體的源極和汲極中的一個與該第一電路電連接，而該第一電晶體的一通道形成區域包括一氧化物半導體；一電容器，該電容器的一個電極與該第一電晶體的該源極和該汲極中的另一個電連接；以及一第二電晶體，該第二電晶體的源極和汲極中的一個與該第一電路電連接，而該第二電晶體的一閘極與該電容器的該一個電極電連接，其中，該第一信號從該暫存器控制部被供應給該第一電晶體的一閘極，其中，該多個記憶部的該第一電晶體的該源極和該汲極中的該一個互相電連接，其中，該多個記憶部的一個藉由將該第一信號供應給該多個記憶部的該第一電晶體的該閘極被選擇儲存對應於該多個常式的該一個的該資料，該資料從該第一電路被供應，以及其中，該第一電路根據該第二信號恢復對應於該多個常式的該一個的該資料，該資料從該多個記憶部的該一個被供應。
  2. 一種半導體裝置，包括：一處理器，用於處理多個常式，該處理器包括：一第一電路，用於儲存對應於該多個常式的一個的資料；以及一第二電路，包括多個記憶部；以及一暫存器控制部，用於對該多個記憶部的每一個供應一第一信號及一第二信號，其中，該多個記憶部的每一個包括：一第一電晶體，該第一電晶體的源極和汲極中的一個與該第一電路電連接，而該第一電晶體的一通道形成區域包括一氧化物半導體； 一電容器，該電容器的一個電極與該第一電晶體的該源極和該汲極中的另一個電連接；一第二電晶體，該第二電晶體的一閘極與該電容器的該一個電極電連接；以及一第三電晶體，該第三電晶體的源極和汲極中的一個與該第二電晶體的源極和汲極中的一個電連接，且該第三電晶體的該源極和該汲極中的另一個與該第一電路電連接，其中，該第一信號從該暫存器控制部被供應給該第一電晶體的一閘極，其中，該第二信號從該暫存器控制部被供應給該第三電晶體的一閘極，其中，該多個記憶部的該第一電晶體的該源極和該汲極中的該一個互相電連接，其中，該多個記憶部的該第三電晶體的該源極和該汲極中的該另一個互相電連接，其中，該多個記憶部的一個藉由將該第一信號供應給該多個記憶部的該第一電晶體的該閘極被選擇儲存對應於該多個常式的該一個的該資料，該資料從該第一電路被供應，以及其中，該第一電路藉由將該第二信號供應給該多個記憶部的該第三電晶體的該閘極恢復對應於該多個常式的該一個的該資料，該資料從該多個記憶部的該一個被供應。
  3. 根據該申請專利範圍第1項或第2項之半導體裝置，其中，該第一電路及該第二電路被包括在暫存器中。
  4. 根據該申請專利範圍第1項或第2項之半導體裝置，其中，儲存在該多個記憶部的一個中的一第一資料與儲存在該多個記憶部的另一個中的一第二資料對應於不同的常式。
  5. 根據該申請專利範圍第1項或第2項之半導體裝置，其中，該氧化物半導體包括銦、鎵以及鋅中的至少一個。
  6. 根據該申請專利範圍第1項或第2項之半導體裝置，其中，該第一電晶體的一通道寬度的每微米的關態電流為100zA/μm以下。
  7. 根據該申請專利範圍第1項或第2項之半導體裝置，其中，該第二電晶體的通道形成區域包括矽，並且，以中間設置有一絕緣膜的方式，該第一電晶體設置在該第二電晶體上。
  8. 根據該申請專利範圍第1項或第2項之半導體裝置， 其中，該第二電晶體的通道形成區域包括矽，並且，以中間設置有一絕緣膜的方式，該第一電晶體及該電容器設置在該第二電晶體上。
TW104117814A 2014-06-13 2015-06-02 半導體裝置 TWI695374B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-122062 2014-06-13
JP2014122062 2014-06-13

Publications (2)

Publication Number Publication Date
TW201603013A TW201603013A (zh) 2016-01-16
TWI695374B true TWI695374B (zh) 2020-06-01

Family

ID=54836174

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104117814A TWI695374B (zh) 2014-06-13 2015-06-02 半導體裝置

Country Status (4)

Country Link
US (1) US9971680B2 (zh)
JP (3) JP2016015475A (zh)
KR (1) KR102448144B1 (zh)
TW (1) TWI695374B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019046199A (ja) * 2017-09-01 2019-03-22 株式会社半導体エネルギー研究所 プロセッサ、および電子機器
US20210343936A1 (en) * 2018-08-23 2021-11-04 Everspin Technologies, Inc. Magnetoresistive stack device fabrication methods
TW202331707A (zh) * 2021-12-17 2023-08-01 日商半導體能源研究所股份有限公司 半導體裝置、顯示裝置、資料處理系統以及半導體裝置的控制系統
WO2024013604A1 (ja) * 2022-07-15 2024-01-18 株式会社半導体エネルギー研究所 半導体装置
WO2024074936A1 (ja) * 2022-10-04 2024-04-11 株式会社半導体エネルギー研究所 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060238135A1 (en) * 2005-04-20 2006-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2011132769A1 (ja) * 2010-04-23 2011-10-27 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
US20120170355A1 (en) * 2011-01-05 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Storage element, storage device, and signal processing circuit
US20130036426A1 (en) * 2010-04-30 2013-02-07 Nec Corporation Information processing device and task switching method
US8492757B2 (en) * 2009-03-06 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW201419542A (zh) * 2012-10-17 2014-05-16 Semiconductor Energy Lab 半導體裝置

Family Cites Families (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0397035A (ja) * 1989-09-11 1991-04-23 Hitachi Ltd 記憶手段構成方式
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06309169A (ja) * 1993-04-27 1994-11-04 Toshiba Corp 情報処理装置
JPH08212075A (ja) * 1995-01-31 1996-08-20 Nec Corp 情報処理装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP2008047054A (ja) * 2006-08-21 2008-02-28 Toshiba Corp マイクロプロセッサおよびその制御方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP4114946B2 (ja) * 2007-08-09 2008-07-09 株式会社ルネサステクノロジ データ処理装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102668077B (zh) 2009-11-20 2015-05-13 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路,以及使用其的半导体器件
KR101777643B1 (ko) 2009-12-11 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 논리 회로, 및 cpu
CN104700890B (zh) 2009-12-18 2017-10-17 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
JP2011150636A (ja) * 2010-01-25 2011-08-04 Renesas Electronics Corp マイクロプロセッサ及びその制御方法
KR102296696B1 (ko) * 2012-01-23 2021-09-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6046514B2 (ja) 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
US8754693B2 (en) 2012-03-05 2014-06-17 Semiconductor Energy Laboratory Co., Ltd. Latch circuit and semiconductor device
JP2013190893A (ja) 2012-03-13 2013-09-26 Rohm Co Ltd マルチタスク処理装置
JP6005391B2 (ja) * 2012-05-01 2016-10-12 株式会社半導体エネルギー研究所 半導体装置
US9104395B2 (en) * 2012-05-02 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Processor and driving method thereof
JP2014002819A (ja) * 2012-06-19 2014-01-09 Renesas Electronics Corp 半導体装置
SG11201504939RA (en) 2012-09-03 2015-07-30 Semiconductor Energy Lab Microcontroller
TWI799011B (zh) * 2012-09-14 2023-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2014065343A1 (en) * 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2014065389A1 (en) * 2012-10-25 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Central control system
WO2014073374A1 (en) * 2012-11-06 2014-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6368155B2 (ja) 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
TWI640014B (zh) 2013-09-11 2018-11-01 半導體能源研究所股份有限公司 記憶體裝置、半導體裝置及電子裝置
US10108372B2 (en) * 2014-01-27 2018-10-23 Micron Technology, Inc. Methods and apparatuses for executing a plurality of queued tasks in a memory
WO2015118436A1 (en) 2014-02-07 2015-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, device, and electronic device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060238135A1 (en) * 2005-04-20 2006-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US8492757B2 (en) * 2009-03-06 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011132769A1 (ja) * 2010-04-23 2011-10-27 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
US20130036426A1 (en) * 2010-04-30 2013-02-07 Nec Corporation Information processing device and task switching method
US20120170355A1 (en) * 2011-01-05 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Storage element, storage device, and signal processing circuit
TW201419542A (zh) * 2012-10-17 2014-05-16 Semiconductor Energy Lab 半導體裝置

Also Published As

Publication number Publication date
JP2022051728A (ja) 2022-04-01
KR20150143332A (ko) 2015-12-23
KR102448144B1 (ko) 2022-09-29
US20150363136A1 (en) 2015-12-17
JP2020077373A (ja) 2020-05-21
JP2016015475A (ja) 2016-01-28
TW201603013A (zh) 2016-01-16
US9971680B2 (en) 2018-05-15
JP7238079B2 (ja) 2023-03-13

Similar Documents

Publication Publication Date Title
US9245589B2 (en) Semiconductor device having Schmitt trigger NAND circuit and Schmitt trigger inverter
JP7238079B2 (ja) 半導体装置
US9165632B2 (en) Memory device and semiconductor device
TWI640014B (zh) 記憶體裝置、半導體裝置及電子裝置
TWI656478B (zh) 半導體裝置、裝置及電子裝置
TWI687051B (zh) 可程式邏輯裝置及半導體裝置
US20160006433A1 (en) Semiconductor device and electronic device
US9509314B2 (en) Method for operating programmable logic device
US9064596B2 (en) Semiconductor device
US20170041004A1 (en) Semiconductor device and electronic device
TWI646782B (zh) 保持電路、保持電路的驅動方法以及包括保持電路的半導體裝置
JP6333589B2 (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees