JP4640916B2 - 表示装置用基板、液晶表示パネル及び液晶表示装置並びにリペア用配線の欠陥検査方法 - Google Patents

Description

本発明は、基板上にゲートバスライン、データバスライン及びスイッチング素子を備えた表示装置用基板及びそれを用いた液晶表示パネル並びにそれを用いた液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）に関し、特に、データバスラインに生じた断線欠陥を修復するリペア用配線を備えた表示装置用基板及びそれを用いた液晶表示パネル並びにそれを用いた液晶表示装置に関する。

近年、アクティブマトリクス型の液晶表示装置（ＡＭ−ＬＣＤ）はパーソナルコンピュータを初めとするオフィスオートメーション（ＯＡ）機器に広く利用されている。また、エンジニアリングワークステーション（ＥＷＳ）等の表示装置に利用するため、ＡＭ−ＬＣＤの画面の大型化や高精細化が進んでいる。しかしながら、ＡＭ−ＬＣＤの画面の大型化や高精細化に伴い、薄膜トランジスタ（ＴＦＴ）基板上に形成されるデータバスラインやゲートバスライン等のパターン密度は増加するため、ＡＭ−ＬＣＤの製造工程における不具合の発生確率は高くなる。特に、高開口率化のために、データバスラインは太さを一定にするか若しくは細くすることが求められている。このため、データバスラインに断線欠陥の発生する確率は高くなり、当該断線欠陥の増加が深刻な問題になっている。製造歩留まりを向上させるために、データバスラインに生じた断線欠陥の救済処理は益々重要度を増している。データバスラインの断線欠陥を救済するために、断線の生じたデータバスラインと断線修復用のリペア用配線とを表示領域外で接続する断線リペア処理が広く用いられている。

ところで、ＴＦＴ基板や液晶表示パネルの製造工程において、ＴＦＴ基板や液晶表示パネルは種々の要因で生じる静電気に曝されやすい。従って、静電気による障害からＴＦＴ基板上に形成されたデータバスラインやＴＦＴ素子等を保護するための工夫が必要になる。特に、電気的に独立した状態（浮遊状態）にあるデータバスライン等の導電パターンは静電気による電荷で高電圧が発生し易く、導電パターンの短絡や破壊等の障害に至り易い。前述のデータバスライン修復用のリペア用配線もデータバスラインの断線欠陥の修復に用いるまでは浮遊状態にあるので、何らかの静電気対策が必要である。そこで、リペア用配線の電位を安定させるために、リペア用配線は高抵抗素子を介して共通電位供給導電パターンに接続され、静電気によって生じた電荷を放出できるようになっている。

一般的に高抵抗素子には、ＴＦＴ等の非線形抵抗特性を有する素子が用いられている。当該素子にパターン不良や静電気破壊等による層間短絡等が生じると、リペア用配線と共通電位供給導電パターンとが短絡してしまう可能性がある。リペア用配線と共通電位供給導電パターンとが短絡すると修復処理を施したデータバスラインの電位が共通電位に引っ張られてしまうため線欠陥となってしまう。一般に共通電極はデータ電圧（階調電圧）のほぼ中心電位に設定されるので、ノーマリ・ブラック型のＡＭ−ＬＣＤの場合は暗線の線欠陥になる。

断線修復失敗の原因としては、リペア用配線をデータバスラインに接続したために負荷が増大し、データバスラインを駆動するデータドライバＩＣの駆動能力が不足して、データ信号に遅延が生じてしまうことが挙げられる。また、断線したデータバスラインとリペア用配線とを接続する際にリペア用配線の一部が共通電極（対向電極）に接触し、リペア用配線と対向電極とが短絡してしまうことが挙げられる。何れの場合も結果として暗線の線欠陥になるので、表示画面を見ただけでは、リペア用配線の負荷増大による線欠陥なのか、リペア用配線と対向電極との短絡による線欠陥なのか判別し難いという問題がある。

図１２は、リペア用配線を用いてデータバスラインの断線欠陥を修復するＡＭ−ＬＣＤ２０１の概略構成を示している。データバスラインが断線した場合、データドライバ集積回路（ＩＣ）実装側と非実装側の表示領域外でデータバスラインとリペア用配線が交差している部分をレーザ処理などによって結線し、データドライバＩＣから出力されるデータ信号をゲートバスライン／データバスライン用プリント回路基板（ＰＣＢ）を経由してデータドライバＩＣ非実装側から供給する。データドライバＩＣ非実装側のリペア用配線は静電気対策のために高抵抗体を介して共通電位供給導電パターンに接続されている。図１２（ａ）に示すように、ＡＭ−ＬＣＤ２０１は、画素電極やＴＦＴ等が画素領域毎に形成されたＴＦＴ基板２０３と、カラーフィルタ（ＣＦ）層や共通電極等が形成された対向基板２０５とを対向させて貼り合わせ、その間に液晶を封止した構造を有している。

ＴＦＴ基板２０３には、複数のゲートバスラインを駆動する複数のゲートドライバＩＣ２１３が実装されたゲートバスライン用ＰＣＢ２０９と、複数のデータバスラインを駆動する複数のデータドライバＩＣ２１１が実装されたデータバスライン用ＰＣＢ２０７とが設けられている。ゲートドライバＩＣ２１３はＴＦＴ基板２０３の図中左側端部に形成されたゲートバスライン引き出し線２１７に接続されている。データドライバＩＣ２１１はＴＦＴ基板２０３の図中下側端部に形成されたデータバスライン引き出し線２１５に接続されている。両ＰＣＢ２０７、２０９は、制御回路（不図示）から出力された所定の信号に基づいて、ゲートパルスやデータ電圧を所定のゲートバスラインあるいはデータバスラインに出力するようになっている。

さらに、ＡＭ−ＬＣＤ２０１は、データバスラインの短絡欠陥を修復するリペア配線２２３を有している。リペア配線２２３は、リペア用配線２２３ａ〜２２３ｇで構成されている。ＴＦＴ基板２０３上には、図中基板上側端部に左右方向に延びるリペア用配線２２３ａと、図中基板下側端部に左右方向に延びるリペア用配線２２３ｂとが形成されている。なお、図１２（ａ）では、リペア用配線２２３ｂは図中右から２番目のデータドライバＩＣ２１１近傍に図示されているが、他のデータドライバＩＣ２１１近傍にも同様にそれぞれ形成されている。

各データドライバＩＣ２１１には、図中上下方向に延びるリペア用配線２２３ｃが形成されている。データバスライン用ＰＣＢ２０７上には、図中左右方向に延びるリペア用配線２２３ｄが形成されている。各ゲートドライバＩＣ２１３には、図中左右方向に延びるリペア用配線２２３ｅが形成されている。ゲートバスライン用ＰＣＢ２０９上には、図中上下方向に延びるリペア用配線２２３ｆが形成されている。リペア用配線２２３ｄとリペア用配線２２３ｆとを接続するリペア用配線２２３ｇは不図示のフレキシブルプリント回路基板（ＦＰＣ）上に形成されている。ＡＭ−ＬＣＤ２０１を組み立てることによりリペア用配線２２３ａ〜２２３ｇが接続されてリペア配線２２３が形成される。また、リペア用配線２２３ａは、リペア用配線２２３ａを静電気から保護するＥＳＤ保護素子である高抵抗素子２１９を介して共通電極に電位を供給する共通電位供給導電パターン２２５に接続されている。

次に、図１２（ｂ）、（ｃ）を用いて断線欠陥の生じたデータバスライン２２７の修復方法について説明する。図１２（ｂ）は、データバスライン２２７とリペア用配線２２３ｂとの交差部の拡大図である。図１２（ｃ）は、図１２（ｂ）のＡ−Ａ線で切断した断面を示している。図１２（ｃ）に示すように、ガラス基板２４４上には、リペア用配線２２３ｂ、絶縁膜２３５、データバスライン２２７及び最終保護膜２３７がこの順に積層して形成されている。図１２（ｂ）に示すように、データバスライン２２７、２２９のうちの断線欠陥の生じたデータバスライン２２７には、リペア用配線２２３ｂと交差する交差部の四隅にレーザ光が照射される。レーザ光の照射によりデータバスライン２２７とリペア用配線２２３ｂとは接続部２３１において接続される。データバスライン２２７とリペア用配線２２３ａも同様の方法で接続される。これにより、データドライバＩＣ２１１から出力されたデータ信号は、リペア用配線２２３ｂ、リペア用配線２２３ｃ、リペア用配線２２３ｄ、リペア用配線２２３ｇ、リペア用配線２２３ｆ、リペア用配線２２３ｅ及びリペア用配線２２３ａをこの順に通ってデータバスライン２２７に供給される。

図１３は、リペア配線を用いてデータバスラインの断線欠陥を修復する別のＡＭ−ＬＣＤ２０１の概略構成を示している。図１３（ａ）はＡＭ−ＬＣＤ２０１の概略構成を示し、図１３（ｂ）はリペア用配線２２３ｂとリペア用配線２２３ｂ’との交差部の拡大図であり、図１３（ｃ）は、図１３（ｂ）のＢ−Ｂ線で切断した断面を示している。図１３（ａ）に示すように、リペア配線２２３はさらに２種のリペア用配線２２３ａ’、２２３ｂ’を有している。リペア用配線２２３ａ’は、リペア用配線２２３ａ近傍で、基板平面内でリペア用配線２２３ｂに対向してリペア用配線２２３ａに対しほぼ平行にリペア用配線２２３ｂとほぼ同じ長さに形成されている。リペア用配線２２３ｂ’は、図中基板下側端部からリペア用配線２２３ｂの図中左側端部に交差するまで延びて形成されている。

図１３（ｃ）に示すように、リペア用配線２２３ｂ’とリペア用配線２２３ｂとは絶縁膜２３５を介して交差している。図１３（ｂ）に示すように欠陥修復の際、リペア用配線２２３ｂ’にはリペア用配線２２３ｂ’と交差する交差部の四隅にレーザ光が照射され、リペア用配線２２３ｂ’とリペア用配線２２３ｂとは接続部２３１において接続される。リペア用配線２２３ａ’はリペア用配線２２３ａに同様の方法で接続される。また、データバスライン２２７とリペア用配線２２３ａ、２２３ｂとは上述した方法により接続される。これにより、データドライバＩＣ２１１から出力されたデータ信号は、リペア用配線２２３ｂ、リペア用配線２２３ｂ’、リペア用配線２２３ｃ、リペア用配線２２３ｄ、リペア用配線２２３ｇ、リペア用配線２２３ｆ、リペア用配線２２３ｅ、リペア用配線２２３ａ及びリペア用配線２２３ａ’をこの順に通ってデータバスライン２２７に供給される。

図１４は、データドライバＩＣ２１１非実装側のリペア用配線２２３ａのゲートドライバＩＣ２１３非実装辺側端と共通電位供給導電パターン２２５の間に設けたＥＳＤ保護素子である高抵抗素子２１９の拡大図である。高抵抗素子２１９は３つのＴＦＴ２３９、２４１、２４３で構成されており、何らかの理由で製造工程中にリペア用配線２２３ａに電荷が流入した際には共通電位供給導電パターン２２５への放電経路として作用する。図１４に示すように、ガラス基板２４４上に、第１乃至第３のＴＦＴ２３９、２４１、２４３のゲート電極（Ｇ）が形成されている。第２及び第３のＴＦＴ２４１、２４３のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。ゲート電極（Ｇ）及びガラス基板２４４上にはゲート絶縁膜（不図示）が形成されている。

第１乃至第３のＴＦＴ２３９、２４１、２４３の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜上にはａ−Ｓｉからなる動作半導体層２４５がそれぞれパターニングされている。各動作半導体層２４５を挟んで両側には、ソース電極（Ｓ）とドレイン電極（Ｄ）とが形成されている。各ソース電極（Ｓ）／ドレイン電極（Ｄ）の端部は各動作半導体層２４５に乗り上がり、基板面方向に見て各ソース電極（Ｓ）／ドレイン電極（Ｄ）の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。

第２及び第３のＴＦＴ２４１、２４３のドレイン電極（Ｄ）を含む導電体２５３にはコンタクトホール２４７が形成されている。導電体２５３の下層にゲート絶縁膜を介して配置されている第１のＴＦＴ２３９のゲート電極（Ｇ）の一端部にはコンタクトホール２４９が形成されている。２つのコンタクトホール２４７、２４９を介して、第２及び第３のＴＦＴ２４１、２４３のドレイン電極（Ｄ）と第１のＴＦＴ２３９のゲート電極（Ｇ）とはＩＴＯ層２５１で接続されている。第１のＴＦＴ２３９のドレイン電極（Ｄ）及び第２のＴＦＴ２４１のソース電極（Ｓ）はリペア用配線２２３ａ（図１４では不図示）に接続されている。第１及び第３のＴＦＴ２３９、２４３のソース電極（Ｓ）は共通電位供給導電パターン２２５（図１４では不図示）に接続されている。

高抵抗素子２１９は、ＴＦＴ基板２０３の製造工程中にリペア用配線２２３ａに流入した電荷の共通電位供給導電パターン２２５への放電経路として作用する。高抵抗素子２１９はＡＭ−ＬＣＤ２０１の製造完成後にリペア用配線２２３ａと共通電位供給導電パターン２２５とが電気的絶縁状態を維持する程度に高抵抗値を有している必要がある。第１乃至第３のＴＦＴ２３９、２４１、２４３の導通状態の抵抗値は約１ＭΩ程度である。この値はリペア用配線２２３ａに生じた静電気による電荷を放電することと、ＡＭ−ＬＣＤ２０１の製造完成後にリペア用配線２２３ａと共通電位供給導電パターン２２５とを絶縁することのいずれにも適した値である。このため、高抵抗素子２１９のようにＴＦＴを有する高抵抗素子は静電気保護素子として広く利用されている。

しかしながら、ＴＦＴの導通時の抵抗値を約１ＭΩにするためにソース電極とドレイン電極との間隔は数〜十数μｍ程度にしなければならないが、一般に、ＴＦＴのソース電極とドレイン電極とは同層に同一金属材料で形成されるので、ＴＦＴのパターン不良により両者が短絡してしまう可能性は決して低くない。また、ＴＦＴには異なる導電層の重なり部も多く存在するので、静電気による高電圧に曝されてＥＳＤ保護素子自体が短絡してしまうこともある。このような場合、リペア用配線２２３ａの電位は共通電極に印加されている電位になってしまうか、又は短絡の程度によって本来のデータ電圧と共通電位との中間的な電位になってしまう。いずれにしても画素電極と対向電極との電位差は所望の値より小さくなるので、ノーマリ・ブラック型のＡＭ−ＬＣＤ２０１では暗線になってしまう。

ところで、断線欠陥の修復処理を行ったデータバスラインが暗線になる理由は他にもある。例えば、何らかの要因でリペア配線２２３に容量が付加されたり、リペア配線２２３とデータドライバＩＣ２１１との間の抵抗値が増加したりすると、リペア配線２２３を介してデータバスライン２２７に供給されるデータ信号は本来のデータ信号に比べて鈍ってしまい、画素電極にデータ信号を十分に書き込むことができなくなる。また、データバスライン２２７とリペア用配線２２３ａとの間にレーザ光を照射してデータバスライン２２７とリペア用配線２２３ａとを接続してデータバスライン２２７の断線を修復する際に、ＴＦＴ基板２０３上に形成されたデータバスライン２２７等の導電層の一部が突出して対向電極に接触することがある。また、データバスライン２２７のパターニング不良により、データバスライン２２７が対向電極に接触していることもある。いずれの場合も結果として暗線となる。
特開平１１−２７１７２２号公報

このように、断線修復処理を行ってもデータバスライン２２７が暗線等の線欠陥になっている場合には、その原因を特定するために詳細な不良解析が必要になり、当該不良解析に多大な時間と労力を要するという問題がある。

本発明の目的は、静電気破壊の防止に優れ、特に、リペア用配線が短絡した場合にはリペア処理を施したデータバスラインを顕在化させ、他の原因で生じる線欠陥との識別を容易に行える表示装置用基板、液晶表示パネル及び液晶表示装置並びにリペア用配線の欠陥検査方法を提供することにある。

上記目的は、データバスラインの断線欠陥を修復するリペア用配線と、前記リペア用配線を静電気から保護する静電気保護素子部と、前記静電気保護素子部を介して前記リペア用配線に接続され、所定の電圧を維持する共通導電配線とを有することを特徴とする表示装置用基板によって達成される。

本発明によれば、パネル製造工程におけるバスラインやスイッチング素子の静電気破壊を防止することができ、さらに、リペア用配線が短絡した場合にはリペア処理を施したデータバスラインを顕在化させ、他の原因で生じる線欠陥との識別を容易に行えるようになる。

〔第１の実施の形態〕
本発明の第１の実施の形態による表示装置用基板、液晶表示パネル及び液晶表示装置並びにリペア用配線の欠陥検査方法について図１乃至図４を用いて説明する。まず、本実施の形態によるＡＭ−ＬＣＤ１の概略構成について図１を用いて説明する。図１は、冗長構造の静電気保護素子部２０を有するＡＭ−ＬＣＤ１の概略構成を示している。図１に示すように、ＡＭ−ＬＣＤ１は、画素電極やＴＦＴ等が画素領域毎に形成されたＴＦＴ基板（表示装置用基板）３と、ＣＦ層や共通電極等が形成された対向基板５とを対向させて貼り合わせ、その間に液晶を封止した液晶表示パネルを有している。

ＴＦＴ基板３には、複数のゲートバスラインを駆動する複数のゲートドライバＩＣ１３が実装されたゲートバスライン用ＰＣＢ９と、複数のデータバスラインを駆動する複数のデータドライバＩＣ１１が実装されたデータバスライン用ＰＣＢ７とが設けられている。ゲートドライバＩＣ１３はＴＦＴ基板３の図中左側端部に形成されたゲートバスライン引き出し線１７に接続されている。データドライバＩＣ１１はＴＦＴ基板３の図中下側端部に形成されたデータバスライン引き出し線１５に接続されている。両ＰＣＢ７、９は、制御回路（不図示）から出力された所定の信号に基づいて、ゲートパルスやデータ電圧を所定のゲートバスラインあるいはデータバスラインに出力するようになっている。

対向基板５は、画素領域毎に赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のうちいずれか１色が形成されたＣＦ層を有している。両基板３、５の対向面には、液晶分子を所定方向に配向させる配向膜が形成されている。

ＴＦＴ基板３の素子形成面と反対側の表面には、不図示の偏光板が貼り付けられている。偏光板のＴＦＴ基板３と反対側には、例えば線状の一次光源と面状導光板とからなるバックライトユニット（不図示）が配置されている。一方、対向基板５のＣＦ形成面と反対側の表面には、偏光板（不図示）が貼り付けられている。

さらに、ＡＭ−ＬＣＤ１は、データバスラインの短絡欠陥を修復するリペア配線２３を有している。リペア配線２３はリペア用配線２３ａ〜２３ｇで構成されている。ＴＦＴ基板３上には、図中基板上側端部に左右方向に延びるリペア用配線２３ａと、図中基板下側端部に左右方向に延びるリペア用配線２３ｂとが表示領域外に形成されている。なお、図１では、リペア用配線２３ｂは図中右から２番目のデータドライバＩＣ１１近傍に図示されているが、他のデータドライバＩＣ１１近傍にも同様にそれぞれ形成されている。

データドライバＩＣ１１には、図中上下方向に延びるリペア用配線２３ｃが形成されている。データバスライン用ＰＣＢ７上には、図中左右方向に延びるリペア用配線２３ｄが形成されている。各ゲートドライバＩＣ１３には、図中左右方向に延びるリペア用配線２３ｅが形成されている。ゲートバスライン用ＰＣＢ９上には、図中上下方向に延びるリペア用配線２３ｆが形成されている。リペア用配線２３ｄとリペア用配線２３ｆとを接続するリペア用配線２３ｇは不図示のＦＰＣ上に形成されている。ＡＭ−ＬＣＤ１を組み立てることによりリペア用配線２３ａ〜２３ｇが接続されてリペア配線２３が形成される。また、リペア用配線２３ａは、リペア用配線２３ａを静電気から保護するＥＳＤ保護素子を備えた静電気保護素子部２０を介して共通電極に電位を供給する共通電位供給導電パターン２５に接続されている。静電気保護素子部２０は直列接続された第１及び第２の高抵抗素子１９、２１を有する冗長構造を有している。

ＡＭ−ＬＣＤ１のデータバスラインの断線欠陥の修復方法は従来のＡＭ−ＬＣＤ２０１に対する修復方法と同様である。ＴＦＴ基板３上に形成されたデータバスライン２７に断線欠陥が生じたら、データバスライン２７とリペア用配線２３ａ、２３ｂとの交差部の四隅にレーザ光を照射して、データバスライン２７とリペア用配線２３ａ、２３ｂとを接続する。これにより、データドライバＩＣ１１から出力されたデータ信号はリペア用配線２３ｂ、リペア用配線２３ｃ、リペア用配線２３ｄ、リペア用配線２３ｇ、リペア用配線２３ｆ、リペア用配線２３ｅ及びリペア用配線２３ａをこの順に通って断線によりデータドライバＩＣ１１と電気的に切り離されたデータバスライン２７側に供給される。

次に、静電気保護素子部２０の概略構成について図２を用いて説明する。図２（ａ）は静電気保護素子部２０近傍の模式図であり、図２（ｂ）は静電気保護素子部２０の拡大図であり、図２（ｃ）は静電気保護素子部２０の等価回路を示している。図２（ａ）に示すように、静電気保護素子部２０は直列接続された第１及び第２の高抵抗素子１９、２１を有している。第１の高抵抗素子１９はリペア用配線２３ａに接続されている。第２の高抵抗素子２１は共通電位供給導電パターン２５に接続されている。第２の高抵抗素子２１は共通電位供給導電パターン２５のように所定の電圧を維持する共通導電配線に接続されていればよく、基準電位（グランド）に接続されていてもよい。

次に、第１及び第２の高抵抗素子１９、２１の回路構成について図２（ｂ）、（ｃ）を用いて説明する。図２（ｂ）、（ｃ）に示すように、第１の高抵抗素子１９は第１乃至第３のＴＦＴ２９、３１、３３を有している。また、第２の高抵抗素子２１は第１乃至第３のＴＦＴ４９、５１、５３を有している。第１のＴＦＴ２９、４９はリペア用配線２３ａに静電気により生じた電荷を共通電位供給導電パターン２５に放出するために用いられる。第２及び第３のＴＦＴ３１、３３、５１、５３は第１のＴＦＴ２９、４９のゲート電圧を制御するために用いられる。

まず、第１の高抵抗素子１９の回路構成について説明する。ガラス基板４４上に、第１乃至第３のＴＦＴ２９、３１、３３のゲート電極（Ｇ）は形成されている。第２及び第３のＴＦＴ３１、３３のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。ゲート電極（Ｇ）及びガラス基板４４上にはゲート絶縁膜（不図示）が形成されている。

第１乃至第３のＴＦＴ２９、３１、３３の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜上にはａ−Ｓｉからなる動作半導体層３５がそれぞれパターニングされている。各動作半導体層３５を挟んで両側には、ソース電極（Ｓ）とドレイン電極（Ｄ）とが形成されている。各ソース電極（Ｓ）／ドレイン電極（Ｄ）の端部は各動作半導体層３５に乗り上がり、基板面方向に見て各ソース電極（Ｓ）／ドレイン電極（Ｄ）の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。

第２及び第３のＴＦＴ３１、３３のドレイン電極（Ｄ）を含む導電体４７にはコンタクトホール４１が形成されている。導電体４７の下層にゲート絶縁膜を介して配置されている第１のＴＦＴ２９のゲート電極（Ｇ）の一端部にはコンタクトホール４３が形成されている。２つのコンタクトホール４１、４３を介して、第２及び第３のＴＦＴ３１、３３のドレイン電極（Ｄ）と第１のＴＦＴ２９のゲート電極（Ｇ）とがＩＴＯ層３９で接続されている。第１のＴＦＴ２９のドレイン電極（Ｄ）及び第２のＴＦＴ３１のソース電極（Ｓ）はリペア用配線２３ａ（図２（ａ）参照）に接続されている。第１及び第３のＴＦＴ２９、３３のソース電極（Ｓ）は第２の高抵抗素子２１を構成する第１のＴＦＴ４９のドレイン電極（Ｄ）及び第２のＴＦＴ５１のソース電極（Ｓ）に接続されている。

第２の高抵抗素子２１は第１の高抵抗素子１９と同様の回路構成を有している。ガラス基板４４上に、第１乃至第３のＴＦＴ４９、５１、５３のゲート電極（Ｇ）は形成されている。第２及び第３のＴＦＴ５１、５３のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。ゲート電極（Ｇ）上にはゲート絶縁膜が形成されている。

第１乃至第３のＴＦＴ４９、５１、５３の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜上にはａ−Ｓｉからなる動作半導体層５５がそれぞれパターニングされている。各動作半導体層５５を挟んで両側には、ソース電極（Ｓ）とドレイン電極（Ｄ）とが形成されている。各ソース電極（Ｓ）／ドレイン電極（Ｄ）の端部は各動作半導体層５５に乗り上がり、基板面方向に見て各ソース電極（Ｓ）／ドレイン電極（Ｄ）の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。

第２及び第３のＴＦＴ５１、５３のドレイン電極（Ｄ）を含む導電体６７にはコンタクトホール６１が形成されている。導電体６７の下層にゲート絶縁膜を介して配置されている第１のＴＦＴ４９のゲート電極（Ｇ）の一端部にはコンタクトホール６３が形成されている。２つのコンタクトホール６１、６３を介して、第２及び第３のＴＦＴ５１、５３のドレイン電極（Ｄ）と第１のＴＦＴ４９のゲート電極（Ｇ）とがＩＴＯ層５９で接続されている。第１のＴＦＴ４９のドレイン電極（Ｄ）及び第２のＴＦＴ５１のソース電極（Ｓ）は第１の高抵抗素子１９を構成する第１及び第３のＴＦＴ２９、３３のソース電極（Ｓ）に接続されている。第１及び第３のＴＦＴ４９、５３のソース電極（Ｓ）は共通電位供給導電パターン２５（図２（ａ）参照）に接続されている。

次に、静電気保護素子部２０の動作について説明する。図２（ｃ）に示すように、静電気により第１及び第２の高抵抗素子１９、２１の接続点に対して正の高電圧がリペア用配線２３ａに発生すると、第２及び第３のＴＦＴ３１、３３のゲート電極（Ｇ）にはそれぞれ寄生容量（Ｃ２_gs、Ｃ２_gd、Ｃ３_gs、Ｃ３_gd）によって内分された高電圧が印加されて第２及び第３のＴＦＴ３１、３３でチャネルが形成される。その結果、第２及び第３のＴＦＴ３１、３３を通して電流が流れ、導電体４７の電位も上昇する。それにより第１のＴＦＴ２９にチャネルが形成されて導電率が大きくなるため静電気による電荷が解放される。

リペア用配線２３ａから開放された電荷は第１のＴＦＴ２９を通って第１及び第２の高抵抗素子１９、２１の接続点に流入する。これにより、第１及び第２の高抵抗素子１９、２１の接続点には共通電位供給導電パターン２５に対して正の高電圧が発生する。こうなると、第２及び第３のＴＦＴ５１、５３のゲート電極（Ｇ）にはそれぞれ寄生容量（Ｃ２_gs、Ｃ２_gd、Ｃ３_gs、Ｃ３_gd）によって内分された高電圧が印加されて第２及び第３のＴＦＴ５１、５３でチャネルが形成される。その結果、第２及び第３のＴＦＴ５１、５３を通して電流が流れ、導電体６７の電位も上昇する。それにより第１のＴＦＴ４９にチャネルが形成されて導電率が大きくなるため静電気による電荷が解放される。

第１及び第２の高抵抗素子１９、２１の抵抗値はそれぞれ数１００ｋΩ〜数ＭΩ程度である。このため、第１及び第２の高抵抗素子１９、２１は単体でもリペア用配線２３ａと共通電位供給導電パターン２５とを電気的に開放できる十分な抵抗値を有している。従って、第１及び第２の高抵抗素子１９、２１のいずれか一方に短絡等の欠陥が生じても、正常に動作する他方の高抵抗素子でリペア用配線２３ａとの間の抵抗値は十分に確保される。このように、静電気保護素子部２０は静電気破壊等でリペア用配線２３ａと共通電位供給導電パターン２５とが短絡するのを十分に防止することができる。

図３は、別の高抵抗素子の回路構成例を示している。図３（ａ）は高抵抗素子６８の拡大図であり、図３（ｂ）は高抵抗素子６８の等価回路を示している。図３に示すように、高抵抗素子６８は第１及び第２のＴＦＴ６９、７１を有している。不図示のガラス基板上に、第１及び第２のＴＦＴ６９、７１のゲート電極（Ｇ）は形成されている。ゲート電極（Ｇ）及びガラス基板上にはゲート絶縁膜（不図示）が形成されている。

第１及び第２のＴＦＴ６９、７１の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜上にはａ−Ｓｉからなる動作半導体層７３がそれぞれパターニングされている。各動作半導体層７３を挟んで両側には、ソース電極（Ｓ）とドレイン電極（Ｄ）とが形成されている。各ソース電極（Ｓ）／ドレイン電極（Ｄ）の端部は各動作半導体層７３に乗り上がり、基板面方向に見て各ソース電極（Ｓ）／ドレイン電極（Ｄ）の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。

第１のＴＦＴ６９のドレイン電極（Ｄ）と第２のＴＦＴ７１のソース電極（Ｓ）とを含む導電体７５の第１のＴＦＴ６９のドレイン電極（Ｄ）近傍にはコンタクトホール８１が形成されている。第１のＴＦＴ６９のゲート電極（Ｇ）の一端部にはコンタクトホール７９が形成されている。２つのコンタクトホール７９、８１を介して、第１のＴＦＴ６９のドレイン電極（Ｄ）とゲート電極（Ｇ）とはＩＴＯ層７７で接続されている。

第１のＴＦＴ６９のソース電極（Ｓ）と第２のＴＦＴ７１のドレイン電極（Ｄ）とを含む導電体７６の第２のＴＦＴ７１のドレイン電極（Ｄ）近傍にはコンタクトホール８７が形成されている。第２のＴＦＴ７１のゲート電極（Ｇ）の一端部にはコンタクトホール８５が形成されている。２つのコンタクトホール８５、８７を介して、第２のＴＦＴ７１のドレイン電極（Ｄ）とゲート電極（Ｇ）とはＩＴＯ層８３で接続されている。

次に、高抵抗素子６８の動作について説明する。図３（ｂ）に示すように、導電体７６に対して正の高電圧が導電体７５に発生すると、第１のＴＦＴ６９のゲート電極（Ｇ）には高電圧が印加されて第１のＴＦＴ６９でチャネルが形成される。その結果、第１のＴＦＴ６９の導電率は大きくなるため導電体７５に充電された電荷が解放される。また、導電体７５に対して正の高電圧が導電体７６に発生した場合には、第２のＴＦＴ７１により導電体７６に充電された電荷が解放される。

このように、高抵抗素子６８は導電体７５、７６のいずれかに電荷が充電されて所定の電位差が生じると、当該電荷を開放することができる。従って、導電体７５と導電体７６とを接続した２つの高抵抗素子６８は静電気保護素子部２０に用いることができる。

図４は、さらに別の高抵抗素子の回路構成例を示している。図４（ａ）は高抵抗素子８９の拡大図であり、図４（ｂ）は高抵抗素子８９の等価回路を示している。図４に示すように、高抵抗素子８９は１つのＴＦＴを有している。不図示のガラス基板上に、ＴＦＴのゲート電極（Ｇ）は形成されている。ゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。ゲート電極（Ｇ）及びガラス基板上にはゲート絶縁膜（不図示）が形成されている。

ＴＦＴのゲート電極（Ｇ）上に形成されたゲート絶縁膜上にはａ−Ｓｉからなる動作半導体層９０がパターニングされている。動作半導体層９０を挟んで両側には、ソース電極（Ｓ）とドレイン電極（Ｄ）とが形成されている。各ソース電極（Ｓ）／ドレイン電極（Ｄ）の端部は各動作半導体層９０に乗り上がり、基板面方向に見て各ソース電極（Ｓ）／ドレイン電極（Ｄ）の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。

次に、高抵抗素子８９の動作について説明する。図４（ｂ）に示すように、ドレイン電極（Ｄ）に対して正の高電圧がソース電極（Ｓ）に発生すると、ゲート電極（Ｇ）には寄生容量（Ｃ_gs、Ｃ_gd）によって内分された高電圧が印加されてチャネルが形成される。その結果、ＴＦＴの導電率が大きくなるためソース電極（Ｓ）に充電された電荷が解放される。

このように、高抵抗素子８９はソース電極（Ｓ）／ドレイン電極（Ｄ）のいずれかに電荷が充電されて所定の電位差が生じると、当該電荷を開放することができる。従って、ソース電極（Ｓ）とドレイン電極（Ｄ）とを接続した２つの高抵抗素子８９は静電気保護素子部２０に用いることができる。

本実施の形態によれば、ＡＭ−ＬＣＤ１の製造工程においてリペア用配線２３ａに静電気による電荷が発生しても、静電気保護素子部２０で当該電荷を開放できるので、リペア用配線２３ａの静電気破壊を防止することができる。また、静電気保護素子部２０は第１及び第２の高抵抗素子１９、２１を有しているので、第１及び第２の高抵抗素子１９、２１のいずれか一方が静電気により破損しても、正常動作する他方の高抵抗素子でリペア用配線２３ａと共通電位供給導電パターン２５との短絡を防止できる。このように、静電気保護素子部２０は静電気破壊に対する優れた防止機能を発揮するので、ＡＭ−ＬＣＤ１の製造歩留まりが向上し、製造コストの低減及びＡＭ−ＬＣＤ１の低コスト化を図ることができる。

〔第２の実施の形態〕
本発明の第２の実施の形態による表示装置用基板、液晶表示パネル及び液晶表示装置並びにリペア用配線の欠陥検査方法について図５乃至図１１を用いて説明する。まず、本実施の形態によるＡＭ−ＬＣＤ１の概略構成について図５を用いて説明する。図５は、本実施の形態のＡＭ−ＬＣＤ１の概略構成を示している。図５（ａ）はＡＭ−ＬＣＤ１の概略構成を示し、図５（ｂ）は静電気保護素子部２０の拡大図である。図５に示すように、ＡＭ−ＬＣＤ１は、第１及び第２の高抵抗素子１９、２１の接続点に接続されてリペア用配線２３ａの短絡を検出するために用いる短絡欠陥検出用配線９１を備えている点に特徴を有している。図１に示す構成と同一の機能作用を奏する構成には同一の符号を付してその説明は省略する。

短絡欠陥検出用配線９１はＴＦＴ基板３上に形成されている。短絡欠陥検出用配線９１は第１及び第２の高抵抗素子１９、２１の接続点から図中基板上側端部を右方向に延びて基板左側端部まで延伸して形成されている。短絡欠陥検出用配線９１はゲートドライバＩＣ１３を介してゲートバスライン用ＰＣＢ９に配置された短絡欠陥検査用の検査信号を出力する検査信号供給回路９３に接続されている。

図５（ｂ）に示すように、リペア用配線２３ａは第１の高抵抗素子１９を介して短絡欠陥検出用配線９１に接続されている。短絡欠陥検出用配線９１はさらに第２の高抵抗素子２１を介して共通電位供給導電パターン２５に接続されている。短絡欠陥検出用配線９１端部にはコンタクトホール９９、１０３が形成されている。第１の高抵抗素子１９の第１及び第３のＴＦＴ２９、３３のソース電極（Ｓ）端部にはコンタクトホール９７が形成されている。２つのコンタクトホール９７、９９を介して、短絡欠陥検出用配線９１と第１及び第３のＴＦＴ２９、３３のソース電極（Ｓ）とがＩＴＯ層９５で接続されている。第２の高抵抗素子２１の第１のＴＦＴ４９のドレイン電極（Ｄ）及び第２のＴＦＴ５１のソース電極（Ｓ）の端部にはコンタクトホール１０５が形成されている。２つのコンタクトホール１０３、１０５を介して短絡欠陥検出用配線９１と第１のＴＦＴ５３のドレイン電極（Ｄ）及び第２のＴＦＴ４９のソース電極（Ｓ）とがＩＴＯ層１０１で接続されている。このように、短絡欠陥検出用配線９１は第１及び第２の高抵抗素子１９、２１の接続点に接続されている。

検査信号供給回路９３の出力端子にはスイッチ（共に不図示）が設けられている。当該スイッチをオン状態にすると短絡欠陥検出用配線９１は検査信号供給回路９３の出力端子に電気的に接続され、当該スイッチをオフ状態にすると短絡欠陥検出用配線９１は検査信号供給回路９３の出力端子から電気的に切り離される。短絡欠陥検出用配線９１は検査信号供給回路９３の出力端子から切り離されるとフローティング状態になる。検査信号供給回路９３は所定の電圧を抵抗分割する複数の抵抗や可変抵抗を有し、短絡欠陥検出用配線９１に直流電圧の検査信号を供給できるようになっている。また、検査信号供給回路９３は不図示の制御部から出力される制御信号に基づいて、データバスラインに供給されるデータ信号の位相や周期と異なる検査信号を短絡欠陥検出用配線９１に供給できるようになっている。

第１及び第２の高抵抗素子１９、２１の抵抗値はそれぞれ数１００ｋΩ〜数ＭΩ程度である。このため、第１及び第２の高抵抗素子１９、２１は単体でもリペア用配線２３ａと共通電位供給導電パターン２５とを電気的に開放できる十分な抵抗値を有している。しかし、第１及び第２の高抵抗素子１９、２１の抵抗値を数１００ｋΩ〜数ＭΩにするためには、各ＴＦＴ２９、３１、３３、４９、５１、５３のチャネル長（ソース電極（Ｓ）とドレイン電極（Ｄ）との間隔）を３〜１０μｍ程度にする必要がある。このようにチャネル長が短いため、ＴＦＴ基板２のフォトリソグラフィ工程等におけるＴＦＴのパターニング不良や導電性異物の付着等でソース電極（Ｓ）とドレイン電極（Ｄ）とが短絡してしまう可能性がある。

第１の高抵抗素子１９に短絡欠陥が生じると、リペア用配線２３ａと短絡欠陥検出用配線９１とが短絡してしまう。ＡＭ−ＬＣＤ１の使用時には短絡欠陥検出用配線９１は検査信号供給回路９３から切り離されてフローティング状態にされる。この場合、短絡欠陥検出用配線９１は高インピーダンスになっているので、リペア用配線２３ａと短絡欠陥検出用配線９１との短絡の影響はリペア用配線２３ａに生じない。また、第２の高抵抗素子２１は正常に動作しているので、リペア用配線２３ａは共通電位供給導電パターン２５から電気的に切り離されている。従って、短絡欠陥検出用配線９１と電気的に接続されたリペア用配線２３ａでデータバスライン２７の断線欠陥を修復しても、データバスライン２７に線欠陥は発生しない。

また、第２の高抵抗素子２１に短絡欠陥が生じると、共通電位供給導電パターン２５と短絡欠陥検出用配線９１とが短絡してしまう。第１の高抵抗素子１９は正常に動作しているので、リペア用配線２３ａと共通電位供給導電パターン２５とは電気的に切り離されている。従って、短絡欠陥検出用配線９１と電気的に接続されたリペア用配線２３ａでデータバスライン２７の断線欠陥を修復しても、データバスライン２７に線欠陥は発生しない。

このように、静電気保護素子部２０に短絡欠陥検出用配線９１が接続されていても、静電気保護素子部２０は静電気破壊に対する優れた防止機能を発揮できる。また、本実施の形態の静電気保護素子部２０は上記実施の形態の静電気保護素子部と同様の回路構成を有しているので、静電気保護素子部２０はリペア用配線２３ａに生じた静電気による電荷を解放できる。

一方、外部回路の事情等により短絡欠陥検出用配線９１をフローティング状態にできない場合でも、短絡欠陥検出用配線９１に接続電極を通じて外部回路から対向電位と独立な検査用信号を印加することで、リペア用配線短絡の有無を容易に判別することができる。まず、所定のデータ電圧をデータバスラインに供給する。次に、検査信号供給回路９３から短絡欠陥検出用配線９１に検査信号を入力する。検査信号の電圧値は当該データ信号の所定電圧や共通電極（対向電極）に印加されている電圧と異なる値にする。一般的に、対向電位はデータ信号の中心電位に対しておよそ１〜２Ｖ程度低い値に設定されている。そこで、検査信号の電圧を対向電極の電圧に対して数Ｖ程度高い値又は低い値に設定する。

例えば、検査信号の電圧を対向電極及びデータ信号の電圧より高い値に設定する。リペア用配線２３ａと短絡欠陥検出用配線９１とが短絡していると、リペア用配線２３ａにより修復されたデータバスライン２７の電圧値はデータ信号と検査信号との間の電圧になる。この場合、正極性での液晶に印加される実効電圧は大きくなり、負極性での液晶に印加される実効電圧は小さくなる。これにより、データバスライン２７に印加されている実効電圧は他のデータバスラインに印加されている実効電圧と異なる。従って、データバスライン２７に接続されている画素は他の画素と異なる輝度になり、リペア用配線２３ａと短絡欠陥検出用配線９１とが短絡していることを検出できる。

また、リペア用配線２３ａに入力する検査信号の電圧値とデータバスラインに入力するデータ信号の電圧値との関係で、データバスライン２７の線欠陥の状態を変えることができる。例えば、検査信号の電圧がデータ信号の電圧より高くなるように画面全体を暗めの中間調にすると、データバスライン２７は相対的に輝線になる。また、検査信号の電圧がデータ信号の電圧より低くなるように画面全体を明るめの中間調にすると、データバスライン２７は相対的に暗線になる。こうすると、データバスライン２７の欠陥修復処理の成否を容易に判別することができる。なお、欠陥検査時に限らず、ＡＭ−ＬＣＤ１の使用中にも短絡欠陥検出用配線９１に検査信号を印加しておけば、リペア用配線２３ａと短絡欠陥検出用配線９１との短絡を検出できる。

さらに、検査信号供給回路９３から出力する検査信号は直流信号に限られず、交流信号であってもよい。例えば、データ信号の振幅、位相又は周波数の異なる検査信号を短絡欠陥検出用配線９１に入力すると、データバスライン２７に接続されている画素の輝度は検査信号に基づいて変化するので、データバスライン２７の欠陥修復処理の成否を容易に判別することができる。また、検査信号の電圧値を変えても輝線又は暗線のままでデータバスライン２７の状態に変化がないと、リペア用配線２３ａはデータバスライン２７には接触していないことが分かる。この場合はデータバスライン２７の欠陥修復処理により、リペア用配線２３ａ又はデータバスライン２７導電層の一部が突出して共通電極等に接触していることが分かる。

検査信号を短絡欠陥検出用配線９１に入力せずに短絡欠陥検出用配線９１の電圧値や電圧波形をモニタしてリペア用配線２３ａの欠陥を検査することができる。例えば、データバスライン２７ａに入力されているデータ信号と同じ信号が短絡欠陥検出用配線９１で検出されれば、リペア用配線２３ａと短絡欠陥検出用配線９１とが短絡していることが分かる。また、画面全体が白表示になるように各データバスラインにデータ信号を入力し、データバスライン２７に所定の階調信号の電圧を印加する。短絡欠陥検出用配線９１で当該階調信号の電圧が検出されれば、短絡欠陥検出用配線９１とリペア用配線２３ａとが短絡していることが分かる。このように、データバスライン２７のみに他のデータバスラインと異なるデータ信号を入力すると、リペア用配線２３ａと短絡欠陥検出用配線９１との短絡を容易に判別することができる。

ＴＦＴ基板２の製造工程では画面を表示することができないので、当該検査方法は特に有効である。ＴＦＴ基板２を製造するアレイ工程や液晶表示パネルを製造するセル工程では、当該電圧は短絡欠陥検出用配線９１とゲートドライバＩＣ１３との接続部で測定される。液晶表示パネルと両ＰＣＢ７、９を接続するモジュール工程では、当該電圧はゲートバスライン用ＰＣＢ９上に設けられた検査パッド（不図示）を用いて測定される。上記のリペア用配線の欠陥検査方法で、リペア用配線２３ａと短絡欠陥検出用配線９１との短絡を検出したら、リペア用配線２３ａと第１の高抵抗素子１９との接続部にレーザ光を照射して、リペア用配線２３ａと第１の高抵抗素子１９とを切断分離する。これにより、データバスライン２７の線欠陥を修復することができる。

本実施の形態によれば、静電気保護素子部２０は第１及び第２の高抵抗素子１９、２１を有する冗長構造であるので静電気破壊に対する優れた防止機能を発揮する。また、断線修復処理を行ってもデータバスライン２７が暗線等の線欠陥になっていても、短絡欠陥検出用配線９１を用いてリペア用配線２３ａの短絡を検出できる。これにより製造工程において不良箇所のリペアを行うことができる。従って、線欠陥の原因を特定するための詳細な不良解析が不要になり、不良解析に掛かる多大な時間と労力を削減でき、ＡＭ−ＬＣＤ１の製造コストの低減及びＡＭ−ＬＣＤ１の低コスト化を図ることができる。

次に、本実施の形態の第１の変形例について図６及び図７を用いて説明する。上記実施の形態では、短絡欠陥検出用配線９１の電圧は短絡欠陥検出用配線９１とゲートドライバＩＣ１３との接続部やゲートバスライン用ＰＣＢ９上に設けられた検査パッドを用いて測定されている。これに対して本変形例では、当該電圧を測定する電圧測定用パッドを備えている点に特徴を有している。図６及び図７は、ＴＦＴ基板２とゲートバスライン用ＰＣＢ９との接続部の拡大図である。図６に示すように、短絡欠陥検出用配線９１はＴＦＴ基板２端部に形成されたゲートドライバＩＣ１３を接続する接続端子１１１ａに接続されている。短絡欠陥検出用配線９１にはＴＦＴ基板２端部で枝分かれした電圧測定用パッド１０７が形成されている。電圧測定用パッド１０７は１〜２ｍｍの線幅に形成されている。

ＴＦＴ基板２端部にはリペア用配線２３ａに接続された接続端子１１１ｂと、ゲートバスライン引き出し線１７に接続された接続端子１１１ｃとが形成されている。接続端子１１１ａ、１１１ｂ、１１１ｃ上には不図示の異方性導電膜（ＡＣＦ）を介してゲートドライバＩＣ１３が熱圧着されている。ゲートドライバＩＣ１３はＩＣチップ１３ａと、テープキャリアパッケージ（ＴＣＰ）フィルム１３ｂとを有している。ＩＣチップ１３ａはＴＣＰフィルム１３ｂ上に実装されている。ＴＣＰフィルム１３ｂにはＩＣチップ１３ａと接続端子１１１ｃとを接続するリード線１１３ｂが形成されている。

また、ＴＣＰフィルム１３ｂにはＩＣチップ１３ａとゲートバスライン用ＰＣＢ９上に設けられた接続端子１０９ｃとを接続するリード線１１３ａが形成されている。さらにＴＣＰフィルム１３ｂには、接続端子１１１ａとゲートバスライン用ＰＣＢ９上に設けられた接続端子１０９ａとを接続するリード線９２が形成されている。接続端子１０９ａは検査信号供給回路９３（図６では不図示）に接続されている。また、ＴＣＰフィルム１３ｂ上には、リペア用配線２３ｅが形成され、リペア用配線２３ｅは接続端子１１１ｂとゲートバスライン用ＰＣＢ９上に設けられた接続端子１０９ｂとを接続している。接続端子１０９ｂはリペア用配線２３ｆ（図６では不図示）に接続されている。ゲートドライバＩＣ１３はゲートバスライン用ＰＣＢ９に熱圧着又は半田付けにより接続されている。

電圧測定用パッド１０７は、ＴＦＴ基板２に対向基板５を貼り合せ、ゲートドライバＩＣ１３を圧着しても露出している。このため、ＡＭ−ＬＣＤ１のアレイ工程、セル工程及びモジュール工程のいずれの工程でも、短絡欠陥検出用配線９１の電圧を測定することができる。電圧測定用パッド１０７で短絡欠陥検出用配線９１の電圧を測定すれば、短絡欠陥検出用配線９１上にプロービングする必要がなくなるので、短絡欠陥検出用配線９１はプロービングで傷ついたり断線したりすることはなくなる。また、ゲートバスライン用ＰＣＢ９の制約により検査信号供給回路９３、検査パッド又は接続端子１０９ａを設けることができない場合に、電圧測定用パッド１０７で電圧を測定したり検査信号を入力したりできる。このように、電圧測定用パッド１０７は電圧を測定する測定パッドとしてだけでなく、検査信号の入力端子としても用いることができる。

図７に示すように、短絡欠陥検出用配線９１は接続端子１１１ａに接続されていなくても、リペア用配線２３ａの短絡欠陥を検出することができる。電圧測定用パッド１０７は各工程において露出しているので、ＡＭ−ＬＣＤ１の製造工程中に短絡欠陥検出用配線９１の電圧を測定したり、短絡欠陥検出用配線９１に検査信号を入力したりすることができる。

上記実施の形態はいずれもリペア用配線が１本の場合であるが、パネル内で複数本のデータバスラインの断線を修復することができるような構造の場合には複数のリペア用配線が存在する。そのような場合でも上記実施の形態を適用することは可能である。図１に示す第１の実施の形態はそのまま適用可能である。図６に示す第２の実施の形態の場合は短絡欠陥検出用配線の一部を接続端子部まで引き出すために同層の導電層パターンを乗り越える必要があるが、例えば５枚マスク構造の場合、画素電極層（ＩＴＯ層）を用いた繋ぎ換えを行えば適用は可能である。

以上説明したように本変形例によれば、検査信号供給回路９３や検査パッドを設けることができない場合にも電圧測定用パッド１０７を用いて短絡欠陥検出用配線９１の電圧を測定したり、短絡欠陥検出用配線９１に検査信号を入力したりできる。これにより、ＡＭ−ＬＣＤ１の製造工程においてリペア用配線２３ａの短絡を検出できるので、不良解析に掛かる多大な時間と労力を削減でき、ＡＭ−ＬＣＤ１の製造コストを低減することができる。

次に、本実施の形態の第２の変形例について図８乃至図１１を用いて説明する。上記実施の形態では、リペア用配線２３ａと第１の高抵抗素子１９の組は１つ備えられている。これに対し本変形例では、リペア用配線２３ａと第１の高抵抗素子１９の組を複数（本例では４つ）備えている点に特徴を有している。図８は、本変形例のＡＭ−ＬＣＤ１の概略構成を示している。図９は、静電気保護素子部２０の拡大図である。ＡＭ−ＬＣＤ１は複数（本例では４本）のデータバスラインの断線欠陥を修復することができるようになっている。

図８に示すように、ＡＭ−ＬＣＤ１は４本のリペア用配線２３ａ、２４ａ、２６ａ、２８ａと、１本の短絡欠陥検出用配線９１と、４つの第１の高抵抗素子１９ａ、１９ｂ、１９ｃ、１９ｄと、１つの第２の高抵抗素子２１とを有している。リペア用配線２３ａの一端部は第１の高抵抗素子１９ａに接続され、リペア用配線２３ａの他端部はリペア用配線２３ｅに接続されている。リペア用配線２４ａの一端部は第１の高抵抗素子１９ｂに接続され、リペア用配線２４ａの他端部はリペア用配線２４ｂに接続されている。リペア用配線２６ａの一端部は第１の高抵抗素子１９ｃに接続され、リペア用配線２６ａの他端部はリペア用配線２６ｂに接続されている。リペア用配線２８ａの一端部は第１の高抵抗素子１９ｄに接続され、リペア用配線２８ａの他端部はリペア用配線２８ｂに接続されている。

短絡欠陥検出用配線９１は第１の高抵抗素子１９ａ〜１９ｄと第２の高抵抗素子２１との接続点に接続されている。第２の高抵抗素子２１は共通電位供給導電パターン２５に接続されている。従って、短絡欠陥検出用配線９１は第２の高抵抗素子２１を介して共通電位供給導電パターン２５に接続されている。

図８において図示は省略したが、リペア用配線２４ｂ、２６ｂ、２８ｂには、ソースバスライン用ＰＣＢ９、両ＰＣＢ７、９を接続するＦＰＣ（不図示）、データバスライン用ＰＣＢ７、データドライバＩＣ１１及びデータドライバＩＣ１１近傍のＴＦＴ基板２上にそれぞれ形成されたリペア用配線がこの順に接続されている。

図９に示すように、短絡欠陥検出用配線９１は第１の高抵抗素子１９ａ〜１９ｄの各第１及び第３のＴＦＴ２９、３３のソース電極（Ｓ）に接続されている。さらに短絡欠陥検出用配線９１は、第２の高抵抗素子２１の第１のＴＦＴ４９のドレイン電極（Ｄ）及び第２のＴＦＴ５１のソース電極（Ｓ）に接続されている。短絡欠陥検出用配線９１、第１の高抵抗素子１９ａ〜１９ｄ及び第２の高抵抗素子２１の同じ層に形成されている各導電層配線は交差していない。従って、短絡欠陥検出用配線９１と、第１の高抵抗素子１９ａ〜１９ｄの第１及び第３のＴＦＴ２９、３３のソース電極（Ｓ）と、第２のＴＦＴ５１のソース電極（Ｓ）とは、画素電極層やコンタクトホールで繋ぎ換えを行わずに同一層内でパターニングできる。

ところで、第１の高抵抗素子１９ａ〜１９ｄのいずれか２つ以上が静電気破壊で短絡すると、断線欠陥を修復したデータバスライン同士が短絡してしまう。こうなると、短絡したデータバスラインに入力されているデータ信号同士が影響し合って線欠陥が発生する。この場合、短絡欠陥検出用配線９１に検査信号を入力したり、短絡欠陥検出用配線９１の電圧を測定したりしてリペア用配線２３ａ、２４ａ、２６ａ、２８ａの短絡を検出するようにする。

短絡欠陥検出用配線９１にリペア用配線２３ａ、２４ａ、２６ａ、２８ａのいずれか２本以上が短絡している場合、短絡しているデータバスラインに入力されているデータ信号の極性が異なっていると、互いにデータ信号の電圧振幅を小さくするように作用するので、データ信号は共通電極の電圧値に近づく。この場合、ノーマリ・ブラック（ＮＢ）型の液晶を用いたＡＭ−ＬＣＤ１では当該データバスラインは暗線になる。一方、短絡しているデータバスラインに入力されているデータ信号の極性が同じ場合、全面同一色表示では正常に見えてしまう。また、層間の短絡によりデータバスライン自体が共通電極に短絡すると、このデータバスラインは暗線として見える。従って、データバスライン同士の短絡やデータバスラインと共通電極との短絡の場合と異なる表示になるように短絡欠陥検出用配線９１に検査信号を入力する必要がある。

図１０は、本変形例におけるリペア用配線の欠陥検査方法を説明するための各電圧波形の一例を示している。図１０に示すように、データバスライン２７に入力されているデータ信号Ｖｓｉｇは一水平周期毎に極性反転している。データ信号Ｖｓｉｇの正極性の電圧は１１．６Ｖであり、データ信号Ｖｓｉｇの負極性の電圧は０．２Ｖである。また、データ信号Ｖｓｉｇの中心電圧Ｖｓｉｇｃは５．９Ｖである。共通電極に印加されている共通電圧Ｖｃｏｍは中心電圧Ｖｓｉｇｃよりやや低めの５．１Ｖである。ゲートパルスＶｇの電圧が２４Ｖの間では画素ＴＦＴはオン状態になり、データバスライン２７に入力されているデータ信号Ｖｓｉｇが画素電極に入力される。ゲートパルスＶｇの電圧が−５Ｖの間では画素ＴＦＴはオフ状態になる。ゲートパルスＶｇが２４Ｖから−５Ｖに切り替わる際に画素ＴＦＴにフィードスルー現象が生じて画素電極に保持される保持電圧Ｖｐは印加電圧１１．６Ｖよりやや低下する。

検査信号Ｖｅはデータ信号Ｖｓｉｇの正極性の電圧値１１．６Ｖより高い１５Ｖの直流電圧である。短絡部を介して検査信号Ｖｅがデータバスラインに入力されると、ＮＢ型のＡＭ−ＬＣＤ１ではデータバスラインは常に輝線となる。これにより、短絡欠陥検出用配線９１に短絡しているリペア用配線２３ａ、２４ａ、２６ａ、２８ａを検出できる。

また、検査信号Ｖｅはデータバスラインに入力するデータ信号と周波数の異なる交流信号であってもデータバスライン同士の短絡やデータバスラインと共通電極との短絡等によるリペア用配線２３ａ、２４ａ、２６ａ、２８ａの欠陥を検出できる。例えば、検査信号Ｖｅの極性反転の周波数をデータ信号の極性反転の周波数より低くすると、短絡欠陥検出用配線９１に短絡しているデータバスラインはちらつきの目立つ線として検出できる。人間の目にとってちらつきが目立つのは６０Ｈｚ以下であるので検査信号Ｖｅの周波数は３０Ｈｚ程度にすればよい。

短絡欠陥検出用配線９１に検査信号を入力してリペア用配線２３ａ、２４ａ、２６ａ、２８ａと短絡欠陥検出用配線９１との間の短絡を検出するには、検査時のみならず、常に検査信号を短絡欠陥検出用配線９１に印加してもよい。短絡欠陥検出用配線９１は第２の高抵抗素子２１を介して共通電位供給導電パターン２５に接続されているので、短絡欠陥検出用配線９１に印加されている電圧が共通電位供給導電パターン２５に影響することはない。また、短絡欠陥検出用配線９１に電圧を印加して共通電位供給導電パターン２５の電圧が変化する場合は、第２の高抵抗素子２１が短絡してことを検出できる。検査信号を常時入力しておけば、検査のために検査信号の設定や接続状態を変える必要はなくなるので、不良原因の特定までの時間の短縮と検査工程数の削減を図ることができる。

以上説明したように本変形例によれば、リペア用配線２３ａ、２４ａ、２６ａ、２８ａを有するＡＭ−ＬＣＤ１でも短絡欠陥検出用配線９１の電圧を測定したり短絡欠陥検出用配線９１に検査信号を入力したりして、リペア用配線２３ａ、２４ａ、２６ａ、２８ａの短絡を検出できる。このように、ＡＭ−ＬＣＤ１の製造工程においてリペア用配線２３ａ、２４ａ、２６ａ、２８ａの短絡を検出できるので、不良解析に掛かる多大な時間と労力を削減でき、ＡＭ−ＬＣＤ１の製造コストの低減及びＡＭ−ＬＣＤ１の低コスト化を図ることができる。

次に、上記変形例の変形例について図１１を用いて説明する。上記変形例のＡＭ−ＬＣＤ１は、リペア用配線２３ａ、２４ａ、２６ａ、２８ａと第１の高抵抗素子１９ａ、１９ｂ、１９ｃ、１９ｄとの４つの組と、１本の短絡欠陥検出用配線９１と、１つの第２の高抵抗素子２１とを有している。これに対し本変形例では、リペア用配線と第１及び第２の高抵抗素子と短絡欠陥検出用配線との組を複数（本例では４つ）備えている点に特徴を有している。図１１は、本変形例の静電気保護素子部２０の拡大図である。

図１１に示すように、静電気保護素子部２０は直列接続された第１及び第２の高抵抗素子を４つ有している。リペア用配線２３ａは第１及び第２の高抵抗素子１９ａ、２１ａを介して共通電位供給導電パターン２５に接続されている。第１及び第２の高抵抗素子１９ａ、２１ａの接続点には短絡欠陥検出用配線９１ａが接続されている。リペア用配線２４ａは第１及び第２の高抵抗素子１９ｂ、２１ｂを介して共通電位供給導電パターン２５に接続されている。第１及び第２の高抵抗素子１９ｂ、２１ｂの接続点には短絡欠陥検出用配線９１ｂが接続されている。リペア用配線２６ａは第１及び第２の高抵抗素子１９ｃ、２１ｃを介して共通電位供給導電パターン２５に接続されている。第１及び第２の高抵抗素子１９ｃ、２１ｃの接続点には短絡欠陥検出用配線９１ｃが接続されている。リペア用配線２８ａは第１及び第２の高抵抗素子１９ｄ、２１ｄを介して共通電位供給導電パターン２５に接続されている。第１及び第２の高抵抗素子１９ｄ、２１ｄの接続点には短絡欠陥検出用配線９１ｄが接続されている。図示は省略したが、短絡欠陥検出用配線９１ａ、９１ｂ、９１ｃ、９１ｄにはそれぞれ検査信号供給回路が接続されている。

短絡欠陥検出用配線９１ａは、第２の高抵抗素子２１ｂ、２１ｃ、２１ｄと共通電位供給導電パターン２５との接続配線と同層に形成されているので、各導電層配線の交差部は画素電極層やコンタクトホール（共に不図示）で繋ぎ換えて接続されている。同様に、短絡欠陥検出用配線９１ｂは、第２の高抵抗素子２１ｃ、２１ｄと共通電位供給導電パターン２５との接続配線と同層に形成されているので、各導電層配線の交差部は画素電極層やコンタクトホール（共に不図示）で繋ぎ換えて接続されている。さらに同様に、短絡欠陥検出用配線９１ｃは、第２の高抵抗素子２１ｄと共通電位供給導電パターン２５との接続配線と同層に形成されているので、各導電層配線の交差部は画素電極層やコンタクトホール（共に不図示）で繋ぎ換えて接続されている。

本変形例によれば、短絡欠陥検出用配線９１ａ、９１ｂ、９１ｃ、９１ｄはリペア用配線２３ａ、２４ａ、２６ａ、２８ａ毎に備えられている。これにより、各短絡欠陥検出用配線９１ａ、９１ｂ、９１ｃ、９１ｄの電圧を測定したり、各短絡欠陥検出用配線９１ａ、９１ｂ、９１ｃ、９１ｄ毎に異なる検査信号を入力したりして、リペア用配線２３ａ、２４ａ、２６ａ、２８ａの短絡を検出できる。このように、ＡＭ−ＬＣＤ１の製造工程においてリペア用配線２３ａ、２４ａ、２６ａ、２８ａの短絡を検出できるので、不良解析に掛かる多大な時間と労力を削減でき、ＡＭ−ＬＣＤ１の製造コストの低減及びＡＭ−ＬＣＤ１の低コスト化を図ることができる。

本実施の形態によれば、第１の高抵抗素子１９を介してリペア用配線２３ａと短絡欠陥検出用配線９１を接続し、さらに第２の高抵抗素子２１を介して短絡欠陥検出用配線９１と共通電位供給導電パターン２５を接続することによってリペア用配線２３ａと共通電位供給導電パターン２５との直接の短絡を回避できる。リペア用配線２３ａと短絡欠陥検出用配線９１との間が短絡している場合には、短絡欠陥検出用配線９１に共通電位と独立した検査信号を供給することによってリペア処理を施したデータバスラインを顕在化させ、他の原因で生じる線欠陥との識別を容易に行うことができる。

以上説明した実施の形態による表示装置用基板、液晶表示パネル及び液晶表示装置並びにリペア用配線の欠陥検査方法は、以下のようにまとめられる。
(付記１)
データバスラインの断線欠陥を修復するリペア用配線と、
前記リペア用配線を静電気から保護する静電気保護素子部と、
前記静電気保護素子部を介して前記リペア用配線に接続され、所定の電圧を維持する共通導電配線と
を有することを特徴とする表示装置用基板。
(付記２)
付記１記載の表示装置用基板において、
前記静電気保護素子部は、直列接続された第１及び第２の高抵抗素子を有することを特徴とする表示装置用基板。
(付記３)
付記２記載の表示装置用基板において、
前記第１及び第２の高抵抗素子は、薄膜トランジスタを有することを特徴とする表示装置用基板。
(付記４)
付記１乃至３のいずれか１項に記載の表示装置用基板において、
前記共通導電配線は、共通電極に共通電位を供給する共通電位供給導電パターンを有することを特徴とする表示装置用基板。
(付記５)
付記２乃至４のいずれか１項に記載の表示装置用基板において、
前記第１及び第２の高抵抗素子の接続点に接続され、前記リペア用配線の短絡を検出する短絡欠陥検出用配線を有することを特徴とする表示装置用基板。
(付記６)
付記５記載の表示装置用基板において、
前記短絡欠陥検出用配線は、印加電圧を測定する電圧測定用パッドを有していることを特徴とする表示装置用基板。
(付記７)
付記１乃至６のいずれか１項に記載の表示装置用基板と、
前記表示装置用基板に対向配置された対向基板と、
前記表示装置用基板と前記対向基板との間に封止された液晶と
を有することを特徴とする液晶表示パネル。
(付記８)
付記７記載の液晶表示パネルと、
短絡欠陥検査用の検査信号を前記短絡欠陥検出用配線に供給する検査信号供給回路と
を有することを特徴とする液晶表示装置。
(付記９)
データバスラインの断線欠陥を修復するリペア用配線に生じた欠陥を検査する欠陥検査方法において、
短絡欠陥検出に用いる短絡欠陥検出用配線に印加されている電圧値に基づいて、前記リペア用配線の短絡を検出すること
を特徴とするリペア用配線の欠陥検査方法。
(付記１０)
付記９記載のリペア用配線の欠陥検査方法において、
前記短絡欠陥検出用配線に短絡欠陥検査用の検査信号を入力し、
前記リペア用配線に印加されている電圧値又は画面の表示状態に基づいて、前記リペア用配線の短絡を検出すること
を特徴とするリペア用配線の欠陥検査方法。

本発明の第１の実施の形態によるＡＭ−ＬＣＤ１の概略構成を示す図である。 本発明の第１の実施の形態によるＡＭ−ＬＣＤ１に形成された静電気保護素子部２０の拡大図である。 本発明の第１の実施の形態によるＡＭ−ＬＣＤ１に用いられる別の高抵抗素子の回路構成例を示す図である。 本発明の第１の実施の形態によるＡＭ−ＬＣＤ１に用いられるさらに別の高抵抗素子の回路構成例を示す図である。 本発明の第２の実施の形態によるＡＭ−ＬＣＤ１の概略構成を示す図である。 本発明の第２の実施の形態による第１の変形例のＡＭ−ＬＣＤ１であって、ＴＦＴ基板２とゲートバスライン用ＰＣＢ９との接続部の拡大図である。 本発明の第２の実施の形態による第１の変形例のＡＭ−ＬＣＤ１であって、ＴＦＴ基板２とゲートバスライン用ＰＣＢ９との接続部の拡大図である。 本発明の第２の実施の形態による第２の変形例のＡＭ−ＬＣＤ１の概略構成を示す図である。 本発明の第２の実施の形態による第２の変形例のＡＭ−ＬＣＤ１であって、静電気保護素子部２０の拡大図である。 本発明の第２の実施の形態による第２の変形例のＡＭ−ＬＣＤ１であって、リペア用配線の欠陥検査方法を説明するための各電圧波形の一例を示す図である。 本発明の第２の実施の形態による第２の変形例の変形例であって、静電気保護素子部２０の拡大図である。 従来のリペア用配線を用いてデータバスラインの断線欠陥を修復するＡＭ−ＬＣＤ２０１の概略構成を示す図である。 従来のリペア用配線を用いてデータバスラインの断線欠陥を修復する別のＡＭ−ＬＣＤ２０１の概略構成を示す図である。 従来のＡＭ−ＬＣＤ２０１に形成されている高抵抗素子２１９の拡大図である。

符号の説明

１、２０１ ＡＭ−ＬＣＤ
３、２０３ ＴＦＴ基板
５、２０５ 対向基板
７、２０７ データバスライン用ＰＣＢ
９、２０９ ゲートバスライン用ＰＣＢ
１１、２１１ データドライバＩＣ
１３、２１３ ゲートドライバＩＣ
１３ａ ＩＣチップ
１３ｂ ＴＣＰフィルム
１５、２１５ データバスライン引き出し線
１７、２１７ ゲートバスライン引き出し線
１９、１９ａ〜１９ｄ 第１の高抵抗素子
２０ 静電気保護素子部
２１、２１ａ〜２１ｄ 第２の高抵抗素子
２３、２２３ リペア配線
２３ａ〜２３ｆ、２４ａ、２４ｂ、２６ａ、２６ｂ、２８ａ、２８ｂ、２２３ａ〜２２３ｇ、２２３ａ’、２２３ｂ’ リペア用配線
２５、２２５ 共通電位供給導電パターン
２７、２２７、２２９ データバスライン
２９、４９、６９、２３９ 第１のＴＦＴ
３１、５１、７１、２４１ 第２のＴＦＴ
３３、５３、２４３ 第３のＴＦＴ
３５、５５、７３、９０、２４５ 動作半導体層
３９、５９、７７、８３、２５１ ＩＴＯ層
４１、４３、６１、６３、７９、８１、８５、８７、２４７、２４９ コンタクトホール
４４、２４４ ガラス基板
４７、６７、７５、７６、２５３ 導電体
６８、８９、２１９ 高抵抗素子
９１、９１ａ〜９１ｄ 短絡欠陥検出用配線
９３ 検査信号供給回路
９２、１１３ａ、１１３ｂ リード線
１０７ 電圧測定用パッド
１０９ａ、１０９ｂ、１０９ｃ、１１１ａ、１１１ｂ、１１１ｃ 接続端子
２３１ 接続部
２３５ 絶縁膜
２３７ 最終保護膜

Claims (3)

1. データバスラインの断線欠陥を修復するリペア用配線と、
   前記リペア用配線を静電気から保護する静電気保護素子部と、
   前記静電気保護素子部を介して前記リペア用配線に接続され、所定の電圧を維持する共通導電配線と
   を有し、
   前記静電気保護素子部は、前記リペア用配線と前記共通導電配線との間に互いに直列接続された第１及び第２の高抵抗素子を有しており、
   前記第１及び第２の高抵抗素子の接続点からゲートドライバＩＣとの接続部又は電圧測定用パッドまで延伸して形成され、前記リペア用配線の短絡を検出する短絡欠陥検出用配線をさらに有すること
   を特徴とする表示装置用基板。
2. 請求項１記載の表示装置用基板と、
   前記表示装置用基板に対向配置された対向基板と、
   前記表示装置用基板と前記対向基板との間に封止された液晶と
   を有することを特徴とする液晶表示パネル。
3. データバスラインの断線欠陥を修復するリペア用配線に生じた欠陥を検査する欠陥検査方法において、
   前記リペア用配線を静電気から保護する静電気保護素子部に備えられて直列接続された第１及び第２の高抵抗素子の接続点からゲートドライバＩＣとの接続部又は電圧測定用パッドまで延伸して形成され、前記リペア用配線の短絡欠陥検出に用いる短絡欠陥検出用配線に印加されている電圧値に基づいて、前記リペア用配線の短絡を検出すること
   を特徴とするリペア用配線の欠陥検査方法。

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