JPH11271722A - アクティブマトリクス基板およびその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 予備配線と信号線もしくは走査線との交差部
における絶縁破壊を防止し、さらに、電位の突き上げに
よるＴＦＴ素子の特性劣化を防止するアクティブマトリ
クス基板およびその検査方法を提供する。 【解決手段】 アクティブマトリクス基板１上に設けら
れた複数の予備配線７への不所望の高電圧印加から基板
を保護するため、予備配線７の各隣合う線を接続する保
護回路１２を備えた構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス基板およびその検査方法に関し、より詳細には、画
素電極にスイッチング素子を介して駆動電圧を印加し、
対向電極との電位差によって液晶を駆動して表示を行う
アクティブマトリクス型の液晶表示装置等に使用される
アクティブマトリクス基板およびその検査方法に関す
る。

【０００２】

【従来の技術】従来より、アクティブマトリクス型の液
晶表示装置においては、液晶パネルに個々の独立した画
素部がマトリクス状に配置され、これら画素部に、画素
電極およびスイッチング素子がそれぞれ設けられてい
る。

【０００３】上記アクティブマトリクス型の液晶表示装
置は、スイッチング素子を介して駆動電圧を画素電極に
印加し、この画素電極と、液晶を介して画素電極に対向
して配置されている対向電極との電位差によって液晶を
駆動し、透過光もしくは反射光を光変調することで液晶
パネルに画像を表示するようになっている。

【０００４】上記液晶表示装置では、スイッチング素子
として、ＭＩＭ（Metal InsulatorMetal)素子やＴＦＴ
（Thin Film Transistor）素子が用いられている。特
に、ＴＦＴ素子を用いた液晶パネルは、その品質やコス
トの面から、アクティブマトリクス型の液晶表示装置と
して、現在、最も広く用いられている。

【０００５】上記のＴＦＴ素子を用いた液晶表示装置
は、マトリクス状に配置された画素部に対して、スイッ
チング素子を制御する走査信号を入力するための走査線
と、液晶パネルに表示する画像の信号を入力するための
信号線とが縦横に配置されている。また、走査線および
信号線と画素電極との間には層間絶縁膜が形成されてい
る。

【０００６】上記の構造を有する液晶表示装置は、層間
絶縁膜を用いて、走査線および信号線の上に画素電極を
積層させている。そして、たとえば、特開昭５８−１７
２６８５号公報に開示されている液晶表示装置は、かか
る構成を採用することで、各画素において開口率を向上
し、さらに、信号線に起因する電界を絶縁膜でシールド
して液晶の配向不良を抑制するものである。

【０００７】ところで、ＴＦＴ素子などのスイッチング
素子は、一般に強電界に対して弱い。このため、液晶表
示装置の製造工程などにおいて発生する静電気が、ＴＦ
Ｔ素子を破壊することがある。たとえば、液晶表示装置
では、液晶の配向方向を決定するために、ポリイミドな
どからなる配向膜が基板上に形成されている。そして、
この配向膜を布によって一方向にラビングすることで液
晶分子の配向方向を決定しているが、このとき、ラビン
グによって静電気が発生する。

【０００８】上記の静電気によって基板上の走査線や信
号線が帯電すると、ＴＦＴ素子内の半導体層の結晶構造
に影響を及ぼす。これによって、ＴＦＴ素子のしきい値
が数Ｖずれることになる。その結果、スイッチング素子
のスイッチングが正常に行われなくなり、静電気が印加
された部分が欠陥画素として認識されてしまう。

【０００９】上述のような事態を防止するために、基板
の製造工程においては、一般に、走査線および信号線の
すべての入力端子をショートリングと称される金属パタ
ーンで短絡している。しかし、このショートリングは、
アクティブマトリクス基板と対向基板とが貼り合わされ
て液晶パネルが形成された後、上記入力端子にドライバ
等の周辺回路を実装するまでに取り除かれる。したがっ
て、入力端子のショートリングは、実装工程で生じる静
電気に対する対策としては不適である。

【００１０】そこで、走査線および／または信号線にお
ける入力端子の近傍において、隣合う走査線同士および
／または信号線同士を接続するようにして、保護回路を
設けることが行われている。

【００１１】図９は、従来のアクティブマトリクス基板
５１の構成を概略的に示す平面図である。液晶パネル
は、アクティブマトリクス基板５１と対向基板５２とが
シール材（図示せず）によって貼り合わされ、両基板５
１・５２間に液晶（図示せず）が封入されて構成されて
いる。

【００１２】アクティブマトリクス基板５１上には、複
数の走査線５３および複数の信号線５４が縦横に配置さ
れている。この走査線５３と信号線５４とで区分された
各領域が画素部５５となり、画素部５５がマトリクス状
に配置されることにより有効表示領域５６が構成され
る。

【００１３】また、アクティブマトリクス基板５１上に
は、信号線５４の入力側と非入力側とに複数の予備配線
５７が配設されている。

【００１４】さらに、アクティブマトリクス基板５１上
には、各走査線５３および各信号線５４の端部におい
て、走査線入力端子５８および信号線入力端子５９がそ
れぞれ形成されている。そして、保護回路６０は、アク
ティブマトリクス基板５１上に、隣合う走査線５３同士
および信号線５４同士を接続するようにして形成されて
いる。

【００１５】保護回路６０は、たとえば、ダイオードを
利用したスイッチング素子を用いて形成することができ
る。つまり、このスイッチング素子を、図１０に示すよ
うに、逆方向に二つ並列させてダイオードリング構造を
形成することにより、保護回路６０とすることができ
る。これを互いに隣合う走査線５３同士および信号線５
４同士を接続するように形成する。

【００１６】上記の構成は、たとえば特開昭６３−１０
６７８８号公報にも開示されており、これにより、ある
一定の値以上の電界が一箇所に加わった場合に、その電
荷を、近隣の走査線５３および信号線５４に逃がすこと
ができるため、上述の静電破壊による不良の発生を防止
することができる。

【００１７】また、アクティブマトリクス基板５１に
は、図９に示すように、点灯検査用の複数の端子６１が
設けられている。これら端子６１は、点灯検査終了後に
アクティブマトリクス基板５１が分断線６２に沿って切
断されることで、アクティブマトリクス基板５１から取
り除かれる。

【００１８】

【発明が解決しようとする課題】図９に示すように、予
備配線５７は、通常、有効表示領域５６より外側で信号
線５４および／または走査線５３の端部と交差するよう
に配置されている。このため、予備配線５７の端子部６
３においても、走査線５３および信号線５４の端子５８
・５９・６０よりも液晶パネルの隅に近いことが多い。
従って、パネルを扱う際には、他の箇所より予備配線５
７の端子部６３の方が先に触れやすく、静電気を帯びた
物体に触れた場合、さらに、パネル自体が静電気を帯び
ていて、これが触れた物体に対して放電される場合に
は、予備配線５７に高電圧が加わることも多い。

【００１９】しかし、従来の保護回路６０は、ＴＦＴ素
子の静電破壊を防止するために設置されたもので、配線
上に半導体素子を持たない予備配線５７については保護
回路６０は設けられていなかった。

【００２０】ところで、予備配線５７は、信号線５４お
よび／または走査線５３に欠陥があったときにはじめ
て、レーザなどを用いてこれら配線５４・５３と接続さ
れるべく、元来は電気的に浮かされた状態で設置されて
いる。このため、極めて高インピーダンスであり、端子
部６３などから静電気による高電圧が印加された場合、
レーザ接続のための信号線５４および／または走査線５
３との交差部６４において、高電圧による絶縁破壊を引
き起こし、その結果、電気的な不具合を生ずることがあ
った。

【００２１】また、前記交差部６４において絶縁破壊を
起こさなかった場合でも、該交差部６４の容量によって
信号線５４および／または走査線５３の一部の電位が予
備配線５７の電位近傍まで突き上げられ、その結果、各
画素部５５のＴＦＴ素子の動作に不具合をもたらすとい
う問題が生じていた。

【００２２】本発明は上記の問題点に鑑みてなされたも
のであり、その目的は、予備配線と信号線もしくは走査
線との交差部における絶縁破壊を防止し、さらに、電位
の突き上げによるＴＦＴ素子の特性劣化を防止するアク
ティブマトリクス基板およびその検査方法を提供するこ
とにある。

【００２３】

【課題を解決するための手段】本発明の請求項１記載の
アクティブマトリクス基板は、上記の課題を解決するた
めに、基板上に、平行に配設された複数の走査線と、該
走査線と交差するように平行に配設された複数の信号線
と、該信号線および／または走査線の入力側および非入
力側に、該信号線および／または走査線と交差するよう
に配設された複数の予備配線とを有するアクティブマト
リクス基板において、前記予備配線への不所望の高電圧
印加から基板を保護するため、前記予備配線の各隣合う
線を接続する第１の保護回路を備えることを特徴として
いる。

【００２４】上記の構成によれば、ある予備配線に静電
気を帯びた物体が接触した場合、また、パネル自体が帯
電している状態で、ある予備配線が接地された物体や容
量の十分大きい物体に接触した場合においても、上記の
第１の保護回路によって隣接する他の予備配線へ電荷を
逃がすことができ、特定の予備配線に電界が集中するの
を避けることができる。これは、一定量の電荷に対し、
該電荷を受け入れる側の静電容量が上記第１の保護回路
によって接続された本数分だけ増加するため、この電荷
による電圧が実効的に小さくなる作用による。

【００２５】従って、予備配線と信号線もしくは走査線
との交差部における絶縁破壊を防止し、さらに、電位の
突き上げによるＴＦＴ素子の特性劣化を防止することが
できる。

【００２６】本発明の請求項２記載のアクティブマトリ
クス基板は、上記の課題を解決するために、請求項１の
構成において、前記第１の保護回路の抵抗値は、２ＭΩ
以上４００ＭΩ以下であることを特徴としている。

【００２７】上記の構成によれば、第１の保護回路の抵
抗値は、電荷を他の予備配線へ逃がすことができるよう
に、および、表示装置に使用された場合にも表示動作を
支障なく行うことができるように、上記範囲に設定され
ており、従って、上記絶縁破壊の防止およびＴＦＴ素子
の特性劣化の防止を確実に達成するとともに、表示装置
に使用された場合にも装置の信頼性が確保される。

【００２８】例えば、ある予備配線に印加された静電気
は、予備配線の容量と第１の保護回路の抵抗値で決定さ
れる時定数にしたがって、隣接する予備配線に放電され
るが、静電気ができる限り速やかに放電され、高電圧が
かかる時間をできるだけ短くすることが重要であり、こ
の点からは、第１の保護回路の抵抗値ができる限り小さ
くなるように設定することが望ましい。

【００２９】一方、液晶表示装置が表示上問題なく駆動
し、信頼性上も問題を起こさないためには、信号線間や
走査線間と同様に、予備配線間の抵抗値の下限が定ま
り、本発明では、かかる点を考慮し、第１の保護回路の
抵抗値を上記範囲に設定されている。

【００３０】本発明の請求項３記載のアクティブマトリ
クス基板は、上記の課題を解決するために、請求項１ま
たは２の構成において、前記走査線の各隣合う線および
／または前記信号線の各隣合う線を接続する第２の保護
回路を備えるとともに、前記予備配線と前記走査線およ
び／または前記予備配線と前記信号線とを接続する第３
の保護回路を備えることを特徴としている。

【００３１】上記の構成によれば、静電気を予備配線の
配設本数分で受け入れる場合よりも、さらに、予備配線
と信号線もしくは走査線との交差部における絶縁破壊を
防止し、電位の突き上げによるＴＦＴ素子の特性劣化を
防止することができる。

【００３２】これは、一般に、予備配線がせいぜい１０
数本程度に限定されるのに対して、信号線や走査線はそ
の表示容量に応じて数百から数千本あるため、これらを
すべて上記第１〜第３の保護回路で接続したとすると、
同じ電荷量でも電圧としては数百分の一から数千分の一
に低下するためである。

【００３３】また、予備配線と信号線および／または走
査線とを上記第３の保護回路で接続することにより、ど
こか一本の予備配線に静電気が印加されても時間ととも
に前記第２および第３の保護回路を通して、すべての信
号線および／または走査線に流入するため、予備配線と
信号線間および／または予備配線と走査線間に電圧はか
からない。このため、静電気による不良の発生は確実に
防止できる。

【００３４】本発明の請求項４記載のアクティブマトリ
クス基板は、上記の課題を解決するために、請求項３の
構成において、前記第１〜第３の保護回路は、互いに逆
方向に並列接続された二つのダイオード構造の半導体素
子を備えることを特徴としている。

【００３５】上記の構成によれば、第１〜第３の保護回
路は、いわゆるダイオードリング構造を有して構成され
ており、第１の保護回路は、隣接する予備配線のいずれ
に静電気が印加された場合も他の予備配線に電荷を逃が
すことができる。

【００３６】また、第１〜第３の保護回路をかかる構成
とした場合、基板上にＴＦＴ素子を形成する工程を利用
して上記ダイオード構造の半導体素子を形成することが
でき、工程数の増加を抑えることができる。

【００３７】本発明の請求項５記載のアクティブマトリ
クス基板は、上記の課題を解決するために、請求項４の
構成において、前記第１の保護回路における、前記ダイ
オード構造の半導体素子のチャネル幅をチャネル長で除
した比が、０．４以上３０以下であることを特徴として
いる。

【００３８】上記の構成によれば、前記ダイオード構造
の半導体素子のチャネル幅をチャネル長で除した比が、
電荷を他の予備配線へ逃がすことができるように、およ
び、表示装置に使用された場合にも表示動作を支障なく
行うことができるように、上記範囲に設定されており、
従って、上記絶縁破壊の防止およびＴＦＴ素子の特性劣
化の防止を確実に達成するとともに、表示装置に使用さ
れた場合にも装置の信頼性が確保される。

【００３９】本発明の請求項６記載のアクティブマトリ
クス基板は、上記の課題を解決するために、請求項５の
構成において、前記第１の保護回路における、前記ダイ
オード構造の半導体素子のチャネル幅が２００μｍ以下
であり、チャネル長が３μｍ以上であることを特徴とし
ている。

【００４０】上記の構成によれば、前記ダイオード構造
の半導体素子のチャネル幅およびチャネル長を上記範囲
に設定することにより、電荷を他の予備配線へ逃がすこ
とができ、および、表示装置に使用された場合にも表示
動作を支障なく行うことができる。

【００４１】本発明の請求項７記載のアクティブマトリ
クス基板は、上記の課題を解決するために、請求項４の
構成において、前記予備配線と前記走査線とを接続する
前記第３の保護回路における、前記ダイオード構造の半
導体素子のチャネル幅をチャネル長で除した比が、他の
保護回路の比よりも低く設計されていることを特徴とし
ている。

【００４２】上記の構成によれば、表示装置に使用され
た場合に、表示動作時に印加される電圧に応じて、上記
第３の保護回路のチャネル幅をチャネル長で除した比を
低く設定しており、これにより、装置の信頼性をさらに
高めることができる。

【００４３】本発明の請求項８記載のアクティブマトリ
クス基板は、上記の課題を解決するために、請求項１の
構成において、点灯検査後に切り落とされるべき領域
に、前記走査線に接続された点灯検査用の端子および信
号線に接続された点灯検査用の端子と、前記予備配線に
接続された点灯検査用の端子と、前記予備配線の各隣合
う線を接続する第４の保護回路とを備えることを特徴と
している。

【００４４】上記の構成によれば、上記第４の保護回路
を備えているので、さらに、予備配線と信号線もしくは
走査線との交差部における絶縁破壊を防止し、電位の突
き上げによるＴＦＴ素子の特性劣化を防止することがで
きる。

【００４５】予備配線においては、点灯検査時に線欠陥
が発見された場合、レーザによって信号線もしくは走査
線と接続し、これが十分に低抵抗でつながったかどうか
を電気的に検査する必要があるため、複数本の予備配線
同士や他の信号線・走査線とそのまま短絡しておくわけ
にはいかない。そのため、従来ではそれぞれの予備配線
は電気的に独立しており、これが信号線や走査線よりも
静電気に対して弱くなる原因となっていた。

【００４６】上記の構成では、第４の保護回路を備えて
いるので、予備配線をさらに確実に静電気から守ること
に対して有効である。また、第４の保護回路は、点灯検
査後切り離されるべき領域に設けられており、表示動作
時には該保護回路は切り離されているので、この抵抗値
が２ＭΩ以上でなければならないという制約からは解放
される。即ち、第４の保護回路が満たすべき条件は、先
に述べた線欠陥のレーザ修正時に接続箇所の抵抗が十分
低いかどうかを判断できる程度に高抵抗であればよく、
また信頼性も要求されないため、極めて大きなチャネル
幅をもたせることによって静電気を大きく逃がす構造と
しても問題を生じない。

【００４７】なお、上記のように、液晶パネルでは、外
部回路を実装する前に点灯検査を行うが、この際、簡易
的に一部または全部の信号線に同一の信号を供給した
り、走査線を複数本電気的に束ねることによって、検査
をより簡単にし、効率をあげることが一般的である。こ
のため、点灯検査後に切り落とされるべき領域に、一部
または全部の信号線に接続された点灯検査用の端子と、
複数の走査線に接続された点灯検査用の端子とを配し、
検査終了後にこれらを切り離して各信号線および各走査
線をそれぞれ電気的に独立させている。

【００４８】本発明の請求項９記載のアクティブマトリ
クス基板は、上記の課題を解決するために、請求項８の
構成において、前記第４の保護回路の抵抗値は、前記第
１の保護回路の抵抗値よりも小さく、かつ前記予備配線
１本分の抵抗値の２０倍よりも大きいことを特徴として
いる。

【００４９】上記の構成によれば、第４の保護回路の抵
抗値を上記範囲に設定することで、電荷をさらに確実に
他の予備配線へ逃がすことができ、また、線欠陥のレー
ザ修正時に接続箇所の抵抗が十分低いかどうかを判断す
ることができる。

【００５０】本発明の請求項１０記載のアクティブマト
リクス基板は、上記の課題を解決するために、請求項８
の構成において、点灯検査後に切り落とされるべき領域
に、前記走査線の点灯検査用の各端子および／または前
記信号線の点灯検査用の各端子を接続する第５の保護回
路を備えるとともに、前記予備配線と前記走査線および
／または前記予備配線と前記信号線とを接続する第６の
保護回路を備えることを特徴としている。

【００５１】上記の構成によれば、さらに第４および第
５の保護回路を備えるので、静電気を予備配線の配設本
数分で受け入れる場合よりも、さらに、予備配線と信号
線もしくは走査線との交差部における絶縁破壊を防止
し、電位の突き上げによるＴＦＴ素子の特性劣化を防止
することができる。

【００５２】これは、一般に、予備配線がせいぜい１０
数本程度に限定されるのに対して、信号線や走査線はそ
の表示容量に応じて数百から数千本あるため、これらを
すべて上記第１〜第３の保護回路で接続したとすると、
同じ電荷量でも電圧としては数百分の一から数千分の一
に低下するためである。

【００５３】また、走査線の点灯検査用の各端子が、複
数の走査線を束ねるように該複数の走査線に接続され、
信号線の点灯検査用の各端子が、複数の信号線を束ねる
ように該複数の信号線に接続される場合には、上記第５
の保護回路によって、さらに絶縁破壊の防止等の効果を
高めることができる。それは、各線間に保護回路を備え
た構成では、各線間の保護回路の抵抗が直列に挿入され
るのと同等の抵抗値で決まる時定数にしたがって電圧が
緩和されるのに対して、上記の構成では、走査線や信号
線は既に電気的に束ねられているため、電荷の広がり
は、束ねられた配線間に存在する第５の保護回路の抵抗
値にのみ依存するからである。そして、束ねられた配線
全体に急速に電荷が広がる結果、静電気が印加された予
備配線からの距離に伴う電位勾配が発生しないため、静
電破壊等を確実に防止できる。

【００５４】本発明の請求項１１記載のアクティブマト
リクス基板は、上記の課題を解決するために、請求項１
０の構成において、前記第４〜第６の保護回路は、互い
に逆方向に並列接続された二つのダイオード構造の半導
体素子を備えることを特徴としている。

【００５５】上記の構成によれば、第４〜第６の保護回
路は、いわゆるダイオードリング構造を有して構成され
ており、第４の保護回路は、隣接する予備配線のいずれ
に静電気が印加された場合も他の予備配線に電荷を逃が
すことができる。

【００５６】また、第４〜第６の保護回路をかかる構成
とした場合、基板上にＴＦＴ素子を形成する工程を利用
して上記ダイオード構造の半導体素子を形成することが
でき、工程数の増加を抑えることができる。

【００５７】本発明の請求項１２記載のアクティブマト
リクス基板は、上記の課題を解決するために、請求項１
１の構成において、前記第４の保護回路における、前記
ダイオード構造の半導体素子のチャネル幅をチャネル長
で除した比が、前記第１の保護回路の比よりも大きく、
かつ３０００以下であることを特徴としている。

【００５８】上記の構成によれば、前記ダイオード構造
の半導体素子のチャネル幅をチャネル長で除した比が、
電荷を他の予備配線へ逃がすことができるように、およ
び、線欠陥のレーザ修正時に接続箇所の抵抗が十分低い
かどうかを判断できるように、上記範囲に設定されてお
り、従って、上記絶縁破壊の防止およびＴＦＴ素子の特
性劣化の防止を確実に達成するとともに、線欠陥のレー
ザ修正時に接続箇所の抵抗検査を円滑に行うことができ
る。

【００５９】本発明の請求項１３記載のアクティブマト
リクス基板は、上記の課題を解決するために、請求項１
１の構成において、前記第４の保護回路における、前記
半導体素子のゲート絶縁膜は、ゲート電極の陽極酸化膜
を含むことなく構成される一方、前記第１の保護回路に
おいて、前記半導体素子のゲート絶縁膜は、ゲート電極
の陽極酸化膜を含んで構成されることを特徴としてい
る。

【００６０】上記の構成によれば、前記第４の保護回路
における前記半導体素子は、ゲート電極の陽極酸化膜を
含まない構造を採用しており、これにより、抵抗値の減
少を図ることができる。

【００６１】第４の保護回路は、点灯検査後に切り落と
されるものであるから、欠陥の発生に関して深刻度がよ
り小さい。そこで、より小さな領域で効果の大きい保護
回路を実現するために、上記のように、ゲートの陽極酸
化のない構造をとって抵抗値の減少を図ることが有効で
ある。

【００６２】本発明の請求項１４記載のアクティブマト
リクス基板は、上記の課題を解決するために、請求項１
または８の構成において、前記第１の保護回路または第
４の保護回路が遮光されていることを特徴としている。

【００６３】上記の構成によれば、第１の保護回路また
は第４の保護回路が半導体層を備えて構成されている場
合に、該半導体層に光があたることによって電子・正孔
対が発生してリーク電流が増加し、設計したとおりの抵
抗値とならないことを防止でき、また、光のエネルギに
よって半導体層の劣化が加速されることを防止できる。

【００６４】本発明の請求項１５記載のアクティブマト
リクス基板の検査方法は、上記の課題を解決するため
に、請求項８記載のアクティブマトリクス基板の検査方
法であって、前記第４の保護回路の抵抗値が、前記予備
配線１本分の抵抗値の２０倍よりも大きくなる範囲で、
ループ抵抗を測定する抵抗測定装置の印加電圧を決定し
ていることを特徴としている。

【００６５】上記の方法によれば、線欠陥のレーザ修正
時に接続箇所の抵抗が十分低いかどうかを容易に判断で
きる。

【００６６】線欠陥が発見された場合、予備配線は、レ
ーザ接続後、十分低抵抗で接続されたかどうかを電気的
に調べる必要がある。この際、隣合う２本の予備配線を
用いて修正し、この２本の間のレーザ接続部を介したル
ープ抵抗を測定することによって、上記のことを確認す
ることが行われる。

【００６７】このため、前記第４の保護回路を介した抵
抗値は、このループ抵抗より十分大きくなければ正しい
接続抵抗は求められず、従って、この２本の予備配線間
に設置された第４の保護回路の抵抗値が、予備配線１本
分の抵抗値の２０倍よりも大きくなるように、抵抗測定
装置の印加電圧を決定することによって、抵抗検査を円
滑に行うことができる。

【００６８】本発明の請求項１６記載のアクティブマト
リクス基板の検査方法は、上記の課題を解決するため
に、請求項１５記載の方法において、修正を施した複数
の予備配線間に１μＡ以下の電流を流し、その端子間電
圧を測定することにより、ループ抵抗を測定することを
特徴としている。

【００６９】上記の方法によれば、予備配線間に１μＡ
以下の電流を流し、その端子間電圧を測定する検査方法
をとることによって、予備配線が低抵抗でレーザ接続さ
れたかどうかの確認をさらに確実に行うことができる。

【００７０】

【発明の実施の形態】〔実施形態１〕本発明の実施の一
形態について図１〜図７に基づいて説明すれば、以下の
通りである。

【００７１】図１は、本実施形態のアクティブマトリク
ス基板１の構成を概略的に示す平面図である。アクティ
ブマトリクス基板１は、液晶表示装置の液晶パネルに用
いられるものであり、液晶パネルは、アクティブマトリ
クス基板１と対向基板２とがシール材（図示せず）によ
って貼り合わされ、両基板１・２間に液晶（図示せず）
が封入されて構成されている。

【００７２】アクティブマトリクス基板１上には、複数
の走査線３および複数の信号線４が互いに交差するよう
に配置されており、さらに、信号線４の入力側および非
入力側のそれぞれに複数の予備配線７が配設されてい
る。前記走査線３と信号線４とで区分された各領域が画
素部５となり、画素部５がマトリクス状に配置されるこ
とにより有効表示領域６が構成される。

【００７３】アクティブマトリクス基板１上には、各走
査線３および各信号線４の端部において、走査線入力端
子８および信号線入力端子９がそれぞれ形成されてお
り、各予備配線７の端部において、端子１３が形成され
ている。また、アクティブマトリクス基板１上の隣接す
る各走査線３および各信号線４の間に、隣合う走査線３
同士および信号線４同士を接続するようにして保護回路
１０が形成されている。

【００７４】本実施形態のアクティブマトリクス基板１
は、さらに、複数の予備配線７の隣接する線間に保護回
路１２を備えると共に、予備配線７と走査線３との間お
よび予備配線７と信号線４との間に保護回路１１を備え
るが、これについては後述する。

【００７５】図２は、上記のアクティブマトリクス基板
１における画素部５の平面図である。同図に示すよう
に、アクティブマトリクス基板１における、走査線３お
よび信号線４によって区分された画素部５の領域内に
は、ＴＦＴ素子２１、画素電極２２、補助容量配線２
３、コンタクトホール２４、および、透明導電膜２５が
形成されている。

【００７６】走査線３は、ＴＦＴ素子２１のゲート電極
に接続されている。信号線４は、ＴＦＴ素子２１のソー
ス電極に接続されている。ＴＦＴ素子２１のドレイン電
極には、画素電極２２が接続され、さらに、透明導電膜
２５を介して画素部５の補助容量における一方の端子が
接続されている。補助容量配線２３は、補助容量の他方
の端子として機能する。この補助容量配線２３は、画素
電極２２に対向して配置されている対向電極（図示せ
ず）と接続されている。画素電極２２は、後述の層間絶
縁膜３２を貫くように形成されているコンタクトホール
２４を介して、ＴＦＴ素子２１のドレイン電極と接続さ
れている。

【００７７】ＴＦＴ素子２１は、図３に示すような構成
であり、次のように形成されている。ガラス等からなる
透明の絶縁体基板３１の上にゲート電極２６が形成さ
れ、これを覆うようにゲート絶縁膜２７が形成されてい
る。ゲート電極２６の上部に、ゲート絶縁膜２７を介し
て半導体薄膜２８が形成されている。この半導体薄膜２
８のソース部にｎ⁺ −シリコン層よりなるソース電極２
９ａが形成され、ドレイン部に同じくｎ⁺ −シリコン層
よりなるドレイン電極２９ｂが形成されている。

【００７８】上記ソース電極２９ａに対してソース配線
となる金属層３０ａが接続されており、上記ドレイン電
極２９ｂに対してドレイン配線となる金属層３０ｂが接
続されている。このＴＦＴ素子２１の表面は、層間絶縁
膜３２によって覆われている。さらに、層間絶縁膜３２
の上に画素電極２２が形成されている。画素電極２２
は、コンタクトホール２４を介してＴＦＴ素子２１のド
レイン側の金属層３０ｂと接続されている。

【００７９】保護回路１０〜１２は、例えば保護回路１
２の構成を示す図４からも見てとれるように、ダイオー
ド接続された二つのスイッチング素子（半導体素子）１
２ａ・１２ｂが、互いに逆方向に、かつ、並列に接続さ
れてなっており、ダイオードリング構造を有している。

【００８０】上記のように、保護回路１０は、隣接する
各走査線３間および隣接する各信号線４間に設けられ、
保護回路１２は、隣接する各予備配線７間に設けられ、
保護回路１１は、予備配線７と走査線３との間および予
備配線７と信号線４との間に設けられる。しかし、保護
回路１０〜１２は、同様の構造を有するため、以下で
は、図４〜図６を参照して、予備配線７のうちの隣接す
る予備配線７ａ・７ｂの間に設けられる保護回路１２の
構成を例に挙げて、保護回路１０〜１２の構成について
説明する。

【００８１】保護回路１２のスイッチング素子１２ａ
は、ソース部とゲート部とが短絡しており、両部は、ス
イッチング素子１２ｂのドレイン部ならびに予備配線７
ａと電気的に接続されている。スイッチング素子１２ａ
のドレイン部は、予備配線７ｂと電気的に接続され、か
つ、スイッチング素子１２ｂのソース部およびゲート部
に接続されている。

【００８２】一方、スイッチング素子１２ｂは、ソース
部とゲート部とが短絡しており、両部は、スイッチング
素子１２ａのドレイン部ならびに予備配線７ｂと電気的
に接続されている。スイッチング素子１２ｂのドレイン
部は、予備配線７ａと電気的に接続され、かつ、スイッ
チング素子１２ａのソース部およびゲート部に接続され
ている。

【００８３】上記スイッチング素子１２ａは、図５に示
すように、予備配線７ａと一体に形成された金属膜１５
ａ上に半導体薄膜１７等を設けて構成されている。この
半導体薄膜１７のソース部にソース配線となる金属層１
９ａが接続され、ドレイン部にドレイン配線となる金属
層１９ｂが接続されている。金属層１９ｂは、予備配線
７ｂと一体に形成された金属膜１５ｂに接続されてい
る。

【００８４】一方、スイッチング素子１２ｂは、予備配
線７ｂと一体に形成された金属膜１５ｂ上に半導体薄膜
１７等を設けて構成されている。この半導体薄膜１７の
ソース部にソース配線となる金属層１９ａが接続され、
ドレイン部にドレイン配線となる金属層１９ｂが接続さ
れている。金属層１９ｂは、金属膜１５ａに接続されて
いる。

【００８５】スイッチング素子１２ａ・１２ｂでは、図
６に示すように、絶縁性基板３１上に金属膜１５ａ・１
５ｂが互いに分離して形成され、これを覆うようにゲー
ト絶縁膜１６が形成されている。上記金属膜１５ａ・１
５ｂのうちゲート電極となる膜の上部に、ゲート絶縁膜
１６を介して半導体薄膜１７が形成され、この半導体薄
膜１７のソース部にｎ⁺ −シリコン層からなるソース電
極１８ａが形成され、ドレイン部に同じくｎ⁺ −シリコ
ン層からなるドレイン電極１８ｂが形成されている。

【００８６】上記ソース電極１８ａに対してソース配線
となる金属層１９ａが接続されており、上記ドレイン電
極１８ｂに対してドレイン配線となる金属層１９ｂが接
続されている。そしてこれらスイッチング素子１２ａ・
１２ｂを覆う形で層間絶縁膜３２が形成されている。

【００８７】上記の保護回路１２では、予備配線７ａが
静電気などによって帯電した場合には、その電荷はスイ
ッチング素子１２ａを介して予備配線７ｂに逃がされ
る。予備配線７ｂに電荷が発生した場合には、その電荷
はスイッチング素子１２ｂを介して予備配線７ａに逃が
される。従って、いずれかの予備配線７に静電気による
高電圧が印加されたときも、保護回路１２によって隣接
する他の予備配線７へ電荷が流入し、特定の予備配線７
に電界が集中するのを避けることができる。

【００８８】換言すれば、予備配線７に生ずる一定量の
電荷に対し、これを受け入れる側の静電容量が保護回路
１２によって接続された本数分だけ増加するため、この
電荷による電圧が実効的に小さくなる。

【００８９】従って、予備配線７の端子１３等が静電気
を帯びた物体に触れ、予備配線７に静電気による高電圧
が印加された場合、あるいは、パネル自体が静電気を帯
びていて、これが触れた物体に対して放電され、予備配
線７に高電圧が加わる場合においても、保護回路１２を
設けることにより、予備配線７と信号線４または走査線
３との交差部における高電圧による絶縁破壊を防止で
き、さらに、電位の突き上げによるＴＦＴ素子２１の特
性劣化を防止できる。

【００９０】さらに、アクティブマトリクス基板１で
は、隣接する予備配線７間に保護回路１２が設けられて
いるのみならず、予備配線７と走査線３との間および予
備配線７と信号線４との間に保護回路１１が設けられて
いる。

【００９１】これによって、静電気を予備配線７の配設
本数分で受け入れる場合よりも、格段に上記絶縁破壊等
の防止の効果が大きくなる。これは、一般に、予備配線
７がせいぜい１０数本程度に限定されるのに対して、信
号線４や走査線３は、その表示領域に応じて数百から数
千本あるため、これらをすべて保護回路１０〜１２で接
続したとすると、同じ電荷量でも電圧としては数百分の
一から数千分の一に低下するためである。

【００９２】予備配線７と信号線および予備配線７と走
査線３を保護回路１１で接続することにより、どこか一
本の予備配線７に静電気が印加されても、時間とともに
保護回路１１等を通じて、すべての信号線４または走査
線３に電荷が流入するため、予備配線７と信号線４間お
よび予備配線７と走査線３間に電圧はかからない。この
ため、静電気による不良の発生を防止できる。

【００９３】保護回路１２は、端子１３近傍における隣
接する予備配線７の間に設けられているが、隣接する端
子１３の間に設けられてもよい。保護回路１０・１１に
ついても同様である。

【００９４】次に、上記アクティブマトリクス基板１の
製造方法、さらにこれを用いた液晶表示装置の製造方法
について説明する。

【００９５】絶縁性基板３１の上に、スパッタ法などに
より、金属層を所定のパターンに形成する。この金属層
は、走査線３、予備配線７、金属膜１５ａ・１５ｂ、お
よびゲート電極２６となるものである。次いで、ゲート
絶縁膜１６・２７となる絶縁膜を形成する。その上に、
(1) 半導体薄膜１７・２８となる半導体層、(2) ソース
電極１８ａ・２９ａおよびドレイン電極１８ｂ・２９ｂ
となるｎ⁺ −シリコン層、(3) 信号線４、金属層１９ａ
・３０ａおよび金属層１９ｂ・３０ｂとなる金属層を、
スパッタ法などにより、順次所定のパターンに形成す
る。

【００９６】さらに、信号線４等の上に、層間絶縁膜３
２として、感光性のアクリル樹脂をスピン塗布法によっ
て３μｍの膜厚で形成する。これを所定のパターンに従
って露光し、アルカリ性の溶液によって処理することに
よって、層間絶縁膜３２を貫通するコンタクトホール２
４を形成した。

【００９７】層間絶縁膜３２の際、信号線４および走査
線３の端子８・９上は、ＴＡＢを介して外部回路と電気
的接触がとれるように、層間絶縁膜３２が形成されない
ようにするが、保護回路１０〜１２の上層には、層間絶
縁膜３２が配置されるようにしておく。これは、保護回
路１０〜１２上のソース−ドレイン間のリークを防ぐた
めであり、また、外部回路等が実装されて表示装置が完
成した後に、配線上の何らかの物質の付着などによって
ダイオード間に不要な電圧が印加されて、表示に悪影響
を与えるのを防ぐためである。

【００９８】さらに、画素電極２２となる透明導電膜を
スパッタ法によって形成し、パターニングした。この画
素電極２２は、層間絶縁膜３２を貫くコンタクトホール
２４を介し、金属層３０ｂを通じて、ＴＦＴ素子２１の
ドレイン電極２９ｂと接続される。

【００９９】このようにして完成したアクティブマトリ
クス基板１の有効表示領域６に、ポリイミド系の配向膜
を成膜し、ラビングなどの処理により、配向機能を付加
する。対向基板２においても、ＩＴＯなどの透明な共通
電極を成膜した後、有効表示領域６に当たる部分に配向
処理を施しておく。

【０１００】そして、パネルの周囲部において、液晶注
入口の部分だけあけて、パネルを囲むように印刷方式な
どによりシール材を塗布し、さらに、アクティブマトリ
クス基板１上の対向電極用信号入力端子の上に、導電性
物質を付着させた後、液晶層のセル厚を一定にするため
のスペーサを散布し、対向基板２と貼り合わせ、熱を加
えてシール材を硬化させる。

【０１０１】その後、液晶注入口から液晶を注入し、封
止材により液晶注入口を塞ぎ、液晶表示装置の液晶パネ
ル部分が完成し、これにドライバや制御回路、バックラ
イトなどの実装部材を取り付けることにより、液晶表示
装置が完成する。

【０１０２】ところで、本実施形態のアクティブマトリ
クス基板１では、保護回路１２を構成するスイッチング
素子１２ａ・１２ｂのチャネル長Ｌおよびチャネル幅Ｗ
（図５参照）を、Ｌ＝５μｍ、Ｗ＝５０μｍとしている
が、これは次の理由による。なお、図５に示すように、
金属層１９ａ・１９ｂの間隔がチャネル長Ｌに相当し、
半導体薄膜１７の幅がチャネル幅Ｗに相当する。

【０１０３】上記のチャネル長Ｌおよびチャネル幅Ｗの
値を決めるために、従来の信号線間および走査線間のみ
に保護回路が設置された液晶表示装置において、その予
備配線を用いて信号線の修正を行った。

【０１０４】まず、信号線の入力端子に程近い部分にお
いて、レーザを用いて信号線切断を行った。そして、通
常、検査によって線欠陥が発見されたときと同様の手
順、すなわち、信号線の入力側および非入力側にそれぞ
れ設けられた予備配線と、断線した信号線との交差部を
レーザによって溶融接続した。入力側と非入力側の予備
配線は、それぞれ外部回路によって導通しているため、
信号線端子から架せられた信号は、断線箇所以遠は接続
された予備配線を介してパネルの反対側から供給される
ことになる。

【０１０５】そこで、該予備配線の入力端子を抵抗を介
して接地し、この信号系の電流リークに対するマージン
を確認した。その結果、リーク電流は、１ＭΩ以上の場
合には表示上何ら問題を生じず、また実用に耐えるべき
５万時間に相当する信頼性試験においても問題ないが、
これ以下の場合には、該修正ラインで視認されるものが
あることが確認された。

【０１０６】保護回路１２は、一本の配線から隣接する
両側の配線との間で接続されているため、片方の抵抗値
は２ＭΩ以上である必要がある。そこで、保護回路１２
の設計を以下のように行う。

【０１０７】保護回路１２では、図４に示すように、Ｔ
ＦＴのゲート電極とソース電極を短絡させることによっ
て、このゲート／ソース側からドレイン方向に順方向を
もつダイオードとしている。このダイオードを双方向に
並列接続したものが保護回路１２の構成単位であり、予
備配線７ａ・７ｂのどちらが高電位になっても、いずれ
かのダイオードが順方向となるため、電荷を他方に逃が
すことができる。

【０１０８】図７は、かかるダイオードリング構造を有
する保護回路の電気特性を示すグラフであり、隣接する
配線間の電圧に対する電流をリニアスケールおよびログ
スケールでそれぞれ表示したものである。曲線Ｐは、左
の軸のリニアスケールに対応しており、保護回路の電流
Ｉｄｓ−電圧Ｖｄｓ特性を−５μＡ〜５μＡのリニアス
ケールで表したものである。曲線Ｑは、右の軸のログス
ケールに対応しており、保護回路の電流Ｉｄｓ−電圧Ｖ
ｄｓ特性を１０^-14 Ａ〜１０^-5Ａのログスケールで表し
たものである。このように、曲線Ｑによるログ表示を行
うことで、リニア表示では０Ａの軸に重なって見える領
域（−５Ｖ＜Ｖｄｓ＜５Ｖ）の電流値を読み取ることが
できる。但し、ログ表示では、０及びマイナスの電圧値
に対する電流値は表示されていない。

【０１０９】図７に示すように、保護回路は、印加電圧
が大きくなるにつれて抵抗値が飛躍的に小さくなる非線
形素子であって正負対称であることがわかる。

【０１１０】ただし、図７に示す特性は、Ｗ＝１５μ
ｍ、Ｌ＝５μｍ、ゲート絶縁膜としてＳｉＮｘ（比誘電
率６．９）３４４０Å、ゲート配線を形成するＴａの陽
極酸化膜（比誘電率２４）１５００Åとして作成したも
のの実測値である。この特性は、アモルファスシリコン
の電荷の移動度を０．３５ｃｍ² ／ＶＳ、しきい値電圧
を１Ｖとすると、ＭＯＳトランジスタの飽和領域におけ
る一般的な電流近似式である以下の式にＶｄｓ１０Ｖ以
上の領域でほぼ一致する。

【０１１１】 Ｉｄ＝１／２μｃ（Ｗ／Ｌ）（Ｖｇ−Ｖｔｈ）² 上記の式によると、例えば、通常、予備配線７間の最大
電圧値である４Ｖにおいて、上記のとおり２ＭΩ以上の
抵抗値を満たすためには、Ｗ／Ｌは８０以下であればよ
いことがわかる。ところが、実際の設計においては、以
下の理由により、Ｗ／Ｌは、もっと小さくしておく必要
がある。

【０１１２】つまり、アモルファスシリコンの場合、単
結晶Ｓｉなどとは異なり、膜中の欠陥密度が多く、高電
界印加時にはドリフト効果が支配的になって比較的理論
式に一致しやすいものの、弱電界下では拡散やトラップ
準位による捕捉、漏電流の影響が無視できなくなる。実
際、図７に示す特性では、４Ｖにおける抵抗値は１００
ＭΩであり、これとＷ／Ｌの関係から計算すると、２Ｍ
Ω以上を満たすためのＷ／Ｌは１５０以下であればよ
く、計算値とは大きく異なることがわかる。この数値差
は、生産ばらつきによってプラスである場合もマイナス
である場合もあり、この生産品中のばらつきを減じるべ
く、半導体層中の欠陥密度を厳密に制御することは不可
能に近い。

【０１１３】さらに、絶縁膜の膜厚や誘電率のばらつ
き、しきい値や移動度のばらつきもあることを考慮する
と、保護回路１２の設計は理論値から導出するよりも実
測値から帰納的に決定することが望ましい。

【０１１４】従って、実際の生産品のなかから随時抜き
取って特性を測った結果、Ｗ／Ｌ＝３として設計したダ
イオードでは、４Ｖ印加時に２０ｎＡ〜２００ｎＡ、即
ち、抵抗値としては、２０ＭΩ〜２００ＭΩの範囲でば
らつくことがわかった。つまり、工程のばらつきによら
ず、２ＭΩ以上の抵抗値をみたすためには、Ｗ／Ｌを３
０以下として設計すればよいことがわかった。

【０１１５】ところで、上記の構造ではこの通り設計す
ればよいが、構造が異なれば保護回路１２の設計も異な
る値にしなければならないことは当然である。例えば、
ゲートの材料変更やプロセスの変更によって陽極酸化を
しない構造とした場合には、ＳｉＮｘの膜厚をこのまま
とすれば、ゲート絶縁膜の静電容量が増加して電流値が
増加するため、それに伴って、Ｗ／Ｌを０．８９倍の２
７以下にしなければならない。これは、例えば走査線側
と信号線側にそれぞれ保護回路１２を設け、走査線側は
陽極酸化が行われるが、信号線側は構造上陽極酸化が困
難な場合などには、注意が必要である。

【０１１６】また、絶縁膜の容量や膜厚のみならず、半
導体層の移動度やダイオードのしきい値が異なる場合に
もＷ／Ｌの設計を変えておく必要があるのは当然であ
る。

【０１１７】例えば、アモルファスシリコンを用いず、
ｎチャネルの多結晶シリコンを半導体層として用いた場
合には移動度が約５００倍であるため、保護回路１２の
Ｗ／Ｌはアモルファスの場合の１／５００程度に設計せ
ねばならず、プロジェクション用のライトバルブとして
用いられる場合のある単結晶シリコンの場合は、さら
に、保護回路１２はアモルファスの場合の約１／２００
０となる。

【０１１８】後者の場合、Ｗ／Ｌは０．０１５となる
が、アモルファスの場合のようにチャネル長Ｌを５μｍ
に据え置いてチャネル幅Ｗを変化させてＷ／Ｌを決定す
るのはプロセス上困難である。従って、こういう場合
は、例えばＷを３μｍとして、Ｌを２００μｍとするな
どの方法を用いるとよい。ダイオードの電流値に関与す
るのはＷとＬの比であるため、ＷおよびＬのどちらを調
整して上記のようなＷ／Ｌ比を実現しても本質的に変わ
らないからである。

【０１１９】従って、例えば単結晶シリコンの場合のよ
うに、Ｌを２００μｍとしなければならない場合は、端
子間の隙間が不十分であってチャネルを蛇行したような
形で形成せざるを得ない場合があるが、一般的にはプロ
セス上もっとも不良を発生しにくいような構造とするこ
とを第一として、決められたＷ／Ｌ比をみたすようにＷ
およびＬをそれぞれ決定すればよい。

【０１２０】例えば、アモルファスシリコンを用いた本
実施形態の場合では、上記のようにＬ＝５μｍ，Ｗ＝５
０μｍとしたが、チャネル長Ｌを決定すべき金属膜間の
ギャップが５μｍでは短絡欠陥が生じ易い等の理由があ
る場合には、例えばＬ＝１０μｍ，Ｗ＝１００μｍとし
ても効果は同じである。

【０１２１】ただし、液晶表示装置の生産工程では、一
般的に、５μｍのギャップ形成で問題を生じないように
工程管理されており、逆にＷが大きくなりすぎるとダイ
オードの巨大化によってかえって不良率が大きくなるた
め、Ｗは２００μｍ以下にしておくことが望ましい。こ
れは、次のような計算による。

【０１２２】現行の生産パネルを調べると、１３型級の
ＸＧＡパネルではギャップが５μｍ程度の画素−信号線
間の総長は１４００ｍ程度となるが、このギャップにお
ける導電性異物やパターン残りに起因する点欠陥の発生
数はパネルあたり最大１０個程度である。これはすなわ
ち、通常の生産プロセスとして良品レベルのパネルを生
産すると、チャネル幅１４０ｍにつき１個の不良が発生
することをあらわしている。

【０１２３】ところで、この同じパネルの信号線間およ
び走査線間に、保護回路としてＬ＝５μｍ、Ｗ＝２００
μｍのダイオードを、双方向２個を１組としてそれぞれ
配置するものとし、予備配線間に配置する保護回路も、
静電気がどのラインに印加されても同等に他ラインに電
荷が逃げること、保護回路を異ならせることによる静電
気印加時のライン間の帯電量の偏りを防ぐことを実現す
るためには、隣接する信号線間および隣接する走査線間
に設けられたダイオードと同じものとした方が望ましい
ことから、チャネル幅Ｗを２００μｍとしておく。

【０１２４】すると、これらダイオードにおけるチャネ
ル幅Ｗの総長は、２００μｍ×（１０２４×３本＋７６
８本＋予備配線本数）×２＝（１５３６＋α）ｍｍとな
り、パネル当たり約０．０１個の線欠陥を保護回路で発
生させることになる。つまり、生産パネルの良品率低下
は約１％となる。これは、生産機種の設計における一つ
の指標となり、保護回路１２のダイオード構成は、良品
率低下が１％を超えないようにするため、チャネル幅Ｗ
を２００μｍ以下とすることが望ましいということの根
拠となる。

【０１２５】もちろん、工程内のダストの状況や生産技
術の向上によって不良発生率が低下したときや、パネル
の機種によっては信号線や走査線の本数が変わったと
き、設定良品率とコスト構成、静電気に対する抗性など
さまざまな要因を加味して、ダイオードにおける不良発
生リスクより静電気による破壊を防ぐ方を重視した方が
得策であると判断した場合には、抵抗値が２ＭΩを下回
らない範囲でＷを大きくとってもかまわない。

【０１２６】また、保護回路１２上の欠陥が発生したと
きに、随時レーザなどによって保護回路１２と予備配線
７とを切り離せるように、例えばレーザ切断すべき場所
を指定してその部分のパターンをくびらせておくこと
は、望ましい。

【０１２７】逆に、チャネル長Ｌの方は、工程での不良
発生という観点からすると、大きくすることはパターン
の蛇行など特殊な形状を除いては問題ないが、小さくす
る方は直接的に不良発生率の増加を招くため望ましくな
い。具体的には、ガラス基板上に通常の液晶パネルの生
産フローで作成する場合には、Ｌは少なくとも３μｍ以
上なければならない。

【０１２８】このように、保護回路１２の抵抗値の下限
値は決定したが、上限値の決定は困難である。それは、
静電不良を防ぐためには保護回路１２の抵抗値は低けれ
ば低い程よく、最適値というのは存在しないからであ
る。その意味では、上記の下限値に設定するのが最適と
いえる。

【０１２９】静電気印加時の保護回路１２の抵抗値につ
いては、一つには静電気の印加される条件は実にさまざ
まであり、静電破壊メカニズムを解析して対策を講じる
上で印加される電圧値をある値に特定することはできな
い一方で、保護回路１２を構成するダイオードは電圧に
応じて抵抗値が変化する非線型素子であること、もう一
つには静電気は保護回路１２のダイオードの半導体の電
気的特性を変化させるに足る高電圧であり、この高電圧
が印加されるトータルの時間も静電気が発生している環
境によって総電荷量がさまざまに異なり、しかも高電界
印加時にはダイオードの特性は時間的に時々刻々変化
し、そのダイオードの劣化の度合いも簡単に見積ること
ができないことから、静電気印加時の抵抗値を規定する
ことはほとんど不可能である。

【０１３０】そこで、既に示したダイオードの一般的な
式が静電気印加時にも成立したと仮定して、ある電圧に
特化してダイオードの形状を規定せざるをえない。する
と、１００Ｖ印加時に１０ＭΩとなるダイオードはＷ／
Ｌ＝０．４であり、従ってこのダイオードを電圧４Ｖの
ときの抵抗値として定義すると、ダイオードの構成とし
ての規定は２ＭΩ以上４００ＭΩ以下となるような構成
ということになる。

【０１３１】なお、上記の１００Ｖ印加時の１０ＭΩと
いう値は実験的に求めたもので、１００ｐＦ以上のコン
デンサに５０Ｖ以上の何種類かの電圧を充電し、隣接線
間に高抵抗をつないだ予備配線に対して放電を行ったと
きに、１０ＭΩ以上の抵抗でつないだものに関しては全
く静電破壊に対する効果がなかったということに由来し
ている。

【０１３２】もちろん、この抵抗値が小さければ小さい
ほど静電破壊が発生する確率は減るので１０ＭΩ以下で
あれば何Ωでもよいということではなく、逆に例えば３
０Ｖという電圧が徐々にでも放電すればよいという場合
（液晶に直流電圧が長時間印加されて信頼性を損ねるの
を防ぐことを目的とする場合など）には、１０ＭΩ以下
にこだわる必要はなく、もっと大きな抵抗であっても効
果が認められる場合もある。

【０１３３】また、本実施形態では、ダイオードを用い
て保護回路１２を形成しているため、４Ｖ印加時に２Ｍ
Ω以上４００ＭΩ以下という規定であるが、これを例え
ば単層のｎ＋層のような線形素子で形成する場合には、
電圧によらず２ＭΩ以上１０ＭΩ以下ということにもな
りうるものであり、非線形素子であっても電圧電流特性
の如何によっては、同じ２ＭΩ以上であっても４Ｖ印加
時の抵抗値の上限はこれと異なる値となる場合もある。

【０１３４】本実施形態のアクティブマトリクス基板１
では、予備配線７間の保護回路１２のＷ／Ｌは、上記の
ように、Ｗ／Ｌ＝５０／５に設定されている。また、信
号線４間および走査線３間の保護回路１０ではＷ／Ｌ＝
５０／５とし、予備配線７と走査線３との間の保護回路
１１ではＷ／Ｌ＝１５／５としている。これらを異なる
値にしたのは、通常駆動時に保護回路１０〜１２に加わ
る電圧が異なるためで、保護回路１０・１２には通常最
大４Ｖ、保護回路１１には通常最大１４Ｖの電圧が加わ
るためである。ここで、１４Ｖ印加時に２ＭΩとなるた
めのＷ／Ｌの満たすべき条件は、計算上は１４以下であ
るため、他の部分と同じでもよかったが、ダイオードの
万が一の特性変化に備えてマージンを大きくすることを
狙ったためである。

【０１３５】本実施形態のアクティブマトリクス基板１
を用いて液晶表示装置を試作して評価したところ、点灯
確認において問題は発見されず、信頼性上も問題はなか
った。

【０１３６】なお、液晶表示装置の製造では、保護回路
１０〜１２には光があたらないように実装部材を配置し
た。これは、保護回路１０〜１２を構成する半導体層に
光があたることによって電子・正孔対が発生してリーク
電流が増加し、設計したとおりの抵抗値とならないこと
を防ぐと同時に、光のエネルギによって半導体層の劣化
が加速されることを防ぐためである。

【０１３７】走査線３間や信号線４間のみならず、予備
配線４間にも保護回路１２を設けたアクティブマトリク
ス基板１を用いて作製した液晶表示装置は静電気に強
く、同様の工程を経て作製した従来の液晶表示装置の静
電気による不良率が２％であったのに対し、アクティブ
マトリクス基板１を用いた液晶表示装置では０．３％に
とどまった。

【０１３８】〔実施形態２〕本発明の他の実施形態につ
いて図８に基づいて説明すれば、以下の通りである。な
お、説明の便宜上、前記実施形態１の図面に示した部材
と同一の機能を有する部材には、同一の符号を付記し、
その説明を省略する。

【０１３９】本実施形態のアクティブマトリクス基板４
１は、図８に示すように、点灯検査終了後にアクティブ
マトリクス基板４１が分断線４２に沿って切断されるこ
とで、アクティブマトリクス基板４１から取り除かれる
領域４３を備えている。そのほかは、アクティブマトリ
クス基板１と同様の構成である。

【０１４０】また、アクティブマトリクス基板４１で
は、外部回路を実装するべき端子８・９・１３よりも外
側の領域４３に、それぞれ点灯検査用の複数の端子４４
・４５・４６が設けられている。各端子４４には、点灯
検査をより容易に行うために、複数本の走査線３が短絡
配線により電気的に束ねられ接続されており、端子４５
も、点灯検査をより容易に行うために、例えば赤（Ｒ）
・緑（Ｇ）・青（Ｂ）の各色に対応した複数の端子４５
Ｒ・４５Ｇ・４５Ｂに分かれている。各端子４５Ｒ・４
５Ｇ・４５Ｂには、それぞれＲ・Ｇ・Ｂ用の複数本の信
号線４が短絡配線により電気的に束ねられ接続されてい
る。一方、各端子４６は、それぞれ対応する予備配線７
の端子１３に接続されている。

【０１４１】また、アクティブマトリクス基板４１で
は、アクティブマトリクス基板１と同様に、保護回路１
０〜１２を備えるとともに、外側の領域４３において、
保護回路４７・４８・４９を備えている。保護回路４７
は、領域４３上の隣接する各端子４４・４５間に、走査
線３同士および信号線４同士を接続するように設けられ
ている。保護回路４９は、領域４３上の隣接する各端子
４６間に、隣接する予備配線７同士を接続するように設
けられている。保護回路４８は、領域４３上の端子４４
と端子４６との間および端子４５と端子４６との間に、
予備配線７と走査線３および予備配線７と信号線４を接
続するように設けられている。

【０１４２】ここで、予備配線７間に設けた保護回路４
９は、上記のとおり点灯検査終了後に切り離されること
になるので、その抵抗値を２ＭΩ以上にしなければなら
ないという制約から解放されている。従って、保護回路
４９は、より静電気に対して耐性が高くなるように、チ
ャネル幅を広くすることができる。保護回路４８につい
ても同様であり、アクティブマトリクス基板４１では、
保護回路４８・４９のチャネル幅およびチャネル長を、
それぞれ２５００μｍおよび５μｍとした。

【０１４３】上記のアクティブマトリクス基板４１を用
いて液晶パネルを作製し、以下のように点灯検査を行っ
た。

【０１４４】上記のように、信号線４の端子９の外側に
は短絡配線があり、赤・緑・青の各々に相当する信号線
４がこれによって電気的に束ねられている。その束ねら
れた配線に接続された各端子４５Ｒ・４５Ｇ・４５Ｂに
対し、それぞれ信号を入力して点灯検査時に各色の表示
ができるようになっている。

【０１４５】ここで、ある特定の信号線４や走査線３に
不良が発見されたときには、前述のように、レーザによ
り２本の予備配線７を用いて断線しているラインとの接
続を行って修正を施す。その後、十分低抵抗で接続され
たかどうかを電気的に調べる必要があるため、この２本
の予備配線７の間のレーザ接続部を介したループ抵抗を
測定する。このため、保護回路４８・４９を介した抵抗
値は、このループ抵抗より十分大きくなければ正しい接
続抵抗は求められない。

【０１４６】一般に、レーザ接続部分の抵抗は、接続成
功の場合には予備配線１本当たりの抵抗値と比べて二桁
以上小さく無視できるため、ループ抵抗としては予備配
線２本分直列の抵抗値と比べて同等であれば接続の成功
と判断することができる。そのため、保護回路４８・４
９の抵抗はこの予備配線２本分の抵抗値より一桁大きけ
れば十分であり、これは予備配線１本あたりの抵抗値の
２０倍にあたる。そこで、本実施形態では、これを実現
するために保護回路４８・４９を形成するダイオードの
チャネル幅およびチャネル長を、それぞれ２５００μｍ
および５μｍとした。

【０１４７】もちろん、かかる保護回路４８・４９をつ
けたままパネル実装すると、予備配線間７の抵抗値は、
４Ｖ印加時に最低の場合ではせいぜい１２０ｋΩ程度で
あるため、表示上不具合を生ずるが、前述のとおり、検
査後には入力保護回路４８・４９は、信号線４や走査線
３の簡易検査信号入力用の共通線とともに、ガラスごと
取り除かれるため、実装時のパネル状態は実施形態１と
全く同じであり、何ら問題を生じない。

【０１４８】上記のように、アクティブマトリクス基板
４１では、保護回路４８・４９のＷ／Ｌの値は、Ｗ／Ｌ
＝５００に設定されているが、この値の上限値は、３０
００である。これは次のようにして導き出した。

【０１４９】従来の保護回路のＷ／Ｌは３であり、その
静特性は図７に示すとおりであるが、このグラフの横軸
に相当する電圧が０Ｖの近傍においては、流れる電流は
サブスレッショルド電流と呼ばれる極めて微弱な信号で
あり、半導体層の結晶状態や欠陥密度などに強く左右さ
れ、一般にこの領域の適当な近似式を得ることは困難で
ある。

【０１５０】このため、ダイオードの０Ｖ近傍の電流を
より詳細に調べるために、このダイオードのもとになる
トランジスタの静特性の過去に測定したデータの蓄積を
あらい直したところ、ゲートしきい値電圧の大小に応じ
て、０Ｖ近傍におけるサブスレッショルド電流は、１ｐ
Ａから最大でもせいぜい１００ｐＡまでの間であること
がわかった。

【０１５１】一方、予備配線７の抵抗は、修正を施した
ラインと正常なラインとの間のインピーダンスを最小限
に抑える目的でせいぜい２ｋΩ以下に設計されているた
め、保護回路４８・４９に求められる抵抗は、４０ｋΩ
以上となる。

【０１５２】ここで、保護回路４８・４９の抵抗が４０
ｋΩとなるためのＷ／Ｌを求めてみると、これを測定す
るときのテスターの定電流源から供給される電流値が１
μＡとすると、適正に修正されたときのループ抵抗は４
ｋΩ前後であることから、端子間に印加される電圧はせ
いぜい４ｍＶ以下であり、修正箇所が全く接続されてい
ないときは、印加電圧は保護回路４８・４９の抵抗値と
定電流源（この場合は１μＡ）の積で規定される。すな
わち、ループ抵抗を測定できる最低抵抗値である４０ｋ
Ωとなるようにダイオードを設計していたとすると、印
加電圧は４０ｍＶであることがわかる。

【０１５３】上記のＷ／Ｌ＝３のダイオードのサブスレ
ッショルド電流が最大の１００ｐＡであったとして、４
０ｍＶ印加時に１桁の電流増加があるとすると、１ｎＡ
の電流値となり抵抗は４０ＭΩであることから、ここか
ら抵抗値が４０ｋΩとなるダイオードのＷ／Ｌを逆算す
ると、その値は１０００倍の３０００以下である必要が
あることがわかる。

【０１５４】上述のように、保護回路４８・４９のＷ／
Ｌを３０００以下に設定すべきとの結論が得られたが、
実施形態１の説明でも述べたとおり、ダイオードの構
造、絶縁膜の膜厚、半導体層の電気特性などが変わった
場合には、保護回路４８・４９の設計を変更する必要が
あることは当然である。例えば、現在開発が進んでいる
低温多結晶シリコンを用いてダイオードを構成する場合
などはサブスレッショルド領域の漏れ電流は場合によっ
ては２桁ぐらい大きいこともあるので注意を要する。

【０１５５】このように、保護回路４８・４９の抵抗値
の下限は決定されたが、上限はというと実施形態１で述
べたのと同様規定は難しく、抵抗値を大きくすればする
だけ保護回路４８・４９の効果が薄れるばかりである。
ただし、本実施形態の構造は、実施形態１の効果をより
大きくすることが目的のひとつであるため、検査後切り
離されない部分の保護回路１１・１２の抵抗値より小さ
いことが望ましいのは当然である。

【０１５６】また、ゲートの陽極酸化を省いた場合の効
果については実施形態１でも述べたが、本実施形態で
は、かりにＳｉＮｘの欠陥密度が大きくても、検査後切
断される領域４３の保護回路４７〜４９上の欠陥につい
ては、商品として出荷される際には表示装置上に残って
いないことから、欠陥の発生に関しての深刻度がより小
さい。そこで、より小さな領域で効果の大きい保護回路
を実現するために、検査後切断される領域４３の保護回
路４７〜４９のみゲートの陽極酸化のない構造をとって
抵抗値の減少を図ることが有効である。

【０１５７】ところで、これまでの計算からも明らかな
ように、ダイオードは非線形素子であるため、適当な抵
抗値を得るためには、点灯検査における測定時の印加電
圧に注意を払うことが必要である。

【０１５８】一般に、市販され使用されている微少電流
測定用のテスターは、素子に定電流を流し、その両端の
電圧を測定することによって抵抗値を求める方式をとる
ことが多いため、本実施形態でもこの定電流に着目して
印加電圧の制御を行った。Ｗ／Ｌ＝３０００のダイオー
ドにおいては、前述のように１μＡ以下の電流とするこ
とによって、４０ｍＶ以下の電圧となり、抵抗値４０ｋ
Ω以上を得ることができるため、正しい予備配線接続抵
抗を求めることができる。本実施形態ではＷ／Ｌは５０
０であるが、同様に１μＡにおいて測定を行ったとこ
ろ、予備配線修正を行っていないループについては１Ｍ
Ω以上、行ったループについては３ｋΩ〜４ｋΩとい
う、良好な測定結果を得た。

【０１５９】測定電流は、１μＡに限らず、テスターの
測定レンジにあわせて１００ｎＡ、１０ｎＡなど１μＡ
以下の任意の電流値を選択すればよい。ただし、注意す
べきこととしては、半導体素子であるダイオードは、半
導体層に入射する光に反応して、電流が劇的に増加する
特性があるため、抵抗測定に際しては外部からの光が保
護回路４８・４９に当たらないようにしなければならな
い。

【０１６０】また、本実施形態では、この外部入射光に
対するマージンを得るためと、保護回路４８・４９の設
置面積の問題、およびチャネル幅を大きくしすぎたとき
の歩留り低下に対する懸念から、Ｗ／Ｌを５００とした
が、３０００を超えない範囲でＷ／Ｌを大きくした方が
静電気に対して有効であることは言うまでもない。

【０１６１】また、保護回路４８・４９上の欠陥によっ
てパネルの検査自体ができなくなることを防ぐために、
保護回路４８・４９は、任意の時点でレーザなどによっ
て切り離すことができるように、予備配線７本体から離
れた位置に設置することや、保護回路４８・４９と予備
配線７本体との間に、切り離しやすくするための、例え
ばくびれ部を設けるなどの設計を予め講じておくことが
望ましい。このことは、保護回路１１・１２にも当ては
まることである。

【０１６２】上記のアクティブマトリクス基板４１を用
いて生産された液晶パネルは、生産ラインおよび検査ラ
インの信号線４および走査線３の短絡線切断前におけ
る、静電気絡みの不良発生率が従来品より大幅に減少
し、同様のラインを経て生産された従来の液晶パネルの
少なくとも１／１００以下の不良率に留まった。

【０１６３】また、パネル全体を帯電させた後、予備配
線７を接地する静電破壊試験においても、従来品が、１
ｋＶでは予備配線７と信号線４との交差部で絶縁破壊が
生じていたのに対し、本実施形態では、５ｋＶでも絶縁
破壊は発生しなかった。

【０１６４】

【発明の効果】本発明の請求項１記載のアクティブマト
リクス基板は、以上のように、予備配線への不所望の高
電圧印加から基板を保護するため、前記予備配線の各隣
合う線を接続する第１の保護回路を備える構成である。

【０１６５】それゆえ、予備配線と信号線もしくは走査
線との交差部における絶縁破壊を防止し、さらに、電位
の突き上げによるＴＦＴ素子の特性劣化を防止できると
いう効果を奏する。

【０１６６】本発明の請求項２記載のアクティブマトリ
クス基板は、以上のように、請求項１の構成において、
前記第１の保護回路の抵抗値は、２ＭΩ以上４００ＭΩ
以下である構成である。

【０１６７】それゆえ、絶縁破壊の防止およびＴＦＴ素
子の特性劣化の防止を確実に達成するとともに、表示装
置に使用された場合にも装置の信頼性を確保できる。

【０１６８】本発明の請求項３記載のアクティブマトリ
クス基板は、以上のように、請求項１または２の構成に
おいて、前記走査線の各隣合う線および／または前記信
号線の各隣合う線を接続する第２の保護回路を備えると
ともに、前記予備配線と前記走査線および／または前記
予備配線と前記信号線とを接続する第３の保護回路を備
える構成である。

【０１６９】それゆえ、静電気を予備配線の配設本数分
で受け入れる場合よりも、さらに、予備配線と信号線も
しくは走査線との交差部における絶縁破壊を防止し、電
位の突き上げによるＴＦＴ素子の特性劣化を防止するこ
とができる。

【０１７０】本発明の請求項４記載のアクティブマトリ
クス基板は、以上のように、請求項３の構成において、
前記第１〜第３の保護回路は、互いに逆方向に並列接続
された二つのダイオード構造の半導体素子を備える構成
である。

【０１７１】それゆえ、第１〜第３の保護回路は、いわ
ゆるダイオードリング構造を有して構成されており、第
１の保護回路は、隣接する予備配線のいずれに静電気が
印加された場合も他の予備配線に電荷を逃がすことがで
きる。

【０１７２】また、第１〜第３の保護回路をかかる構成
とした場合、基板上にＴＦＴ素子を形成する工程を利用
して上記ダイオード構造の半導体素子を形成することが
でき、工程数の増加を抑えることができる。

【０１７３】本発明の請求項５記載のアクティブマトリ
クス基板は、以上のように、請求項４の構成において、
前記第１の保護回路における、前記ダイオード構造の半
導体素子のチャネル幅をチャネル長で除した比が、０．
４以上３０以下である構成である。

【０１７４】それゆえ、上記絶縁破壊の防止およびＴＦ
Ｔ素子の特性劣化の防止を確実に達成するとともに、表
示装置に使用された場合にも装置の信頼性を確保でき
る。

【０１７５】本発明の請求項６記載のアクティブマトリ
クス基板は、以上のように、請求項５の構成において、
前記第１の保護回路における、前記ダイオード構造の半
導体素子のチャネル幅が２００μｍ以下であり、チャネ
ル長が３μｍ以上である構成である。

【０１７６】それゆえ、前記ダイオード構造の半導体素
子のチャネル幅およびチャネル長を上記範囲に設定する
ことにより、電荷を他の予備配線へ逃がすことができ、
および、表示装置に使用された場合にも表示動作を支障
なく行うことができる。

【０１７７】本発明の請求項７記載のアクティブマトリ
クス基板は、以上のように、請求項４の構成において、
前記予備配線と前記走査線とを接続する前記第３の保護
回路における、前記ダイオード構造の半導体素子のチャ
ネル幅をチャネル長で除した比が、他の保護回路の比よ
りも低く設計されている構成である。

【０１７８】それゆえ、表示装置に使用された場合に、
表示動作時に印加される電圧に応じて、上記第３の保護
回路のチャネル幅をチャネル長で除した比を低く設定し
ており、これにより、装置の信頼性をさらに高めること
ができる。

【０１７９】本発明の請求項８記載のアクティブマトリ
クス基板は、以上のように、請求項１の構成において、
点灯検査後に切り落とされるべき領域に、前記走査線に
接続された点灯検査用の端子および信号線に接続された
点灯検査用の端子と、前記予備配線に接続された点灯検
査用の端子と、前記予備配線の各隣合う線を接続する第
４の保護回路とを備える構成である。

【０１８０】それゆえ、上記第４の保護回路を備えてい
るので、さらに、予備配線と信号線もしくは走査線との
交差部における絶縁破壊を防止し、電位の突き上げによ
るＴＦＴ素子の特性劣化を防止することができる。

【０１８１】本発明の請求項９記載のアクティブマトリ
クス基板は、以上のように、請求項８の構成において、
前記第４の保護回路の抵抗値は、前記第１の保護回路の
抵抗値よりも小さく、かつ前記予備配線１本分の抵抗値
の２０倍よりも大きい構成である。

【０１８２】それゆえ、第４の保護回路の抵抗値を上記
範囲に設定することで、電荷をさらに確実に他の予備配
線へ逃がすことができ、また、線欠陥のレーザ修正時に
接続箇所の抵抗が十分低いかどうかを判断することがで
きる。

【０１８３】本発明の請求項１０記載のアクティブマト
リクス基板は、以上のように、請求項８の構成におい
て、点灯検査後に切り落とされるべき領域に、前記走査
線の点灯検査用の各端子および／または前記信号線の点
灯検査用の各端子を接続する第５の保護回路を備えると
ともに、前記予備配線と前記走査線および／または前記
予備配線と前記信号線とを接続する第６の保護回路を備
える構成である。

【０１８４】それゆえ、さらに第４および第５の保護回
路を備えるので、静電気を予備配線の配設本数分で受け
入れる場合よりも、さらに、予備配線と信号線もしくは
走査線との交差部における絶縁破壊を防止し、電位の突
き上げによるＴＦＴ素子の特性劣化を防止することがで
きる。

【０１８５】本発明の請求項１１記載のアクティブマト
リクス基板は、以上のように、請求項１０の構成におい
て、前記第４〜第６の保護回路は、互いに逆方向に並列
接続された二つのダイオード構造の半導体素子を備える
構成である。

【０１８６】それゆえ、第４〜第６の保護回路は、いわ
ゆるダイオードリング構造を有して構成されており、第
４の保護回路は、隣接する予備配線のいずれに静電気が
印加された場合も他の予備配線に電荷を逃がすことがで
きる。

【０１８７】また、第４〜第６の保護回路をかかる構成
とした場合、基板上にＴＦＴ素子を形成する工程を利用
して上記ダイオード構造の半導体素子を形成することが
でき、工程数の増加を抑えることができる。

【０１８８】本発明の請求項１２記載のアクティブマト
リクス基板は、以上のように、請求項１１の構成におい
て、前記第４の保護回路における、前記ダイオード構造
の半導体素子のチャネル幅をチャネル長で除した比が、
前記第１の保護回路の比よりも大きく、かつ３０００以
下である構成である。

【０１８９】それゆえ、上記絶縁破壊の防止およびＴＦ
Ｔ素子の特性劣化の防止を確実に達成するとともに、線
欠陥のレーザ修正時に接続箇所の抵抗検査を円滑に行う
ことができる。

【０１９０】本発明の請求項１３記載のアクティブマト
リクス基板は、以上のように、請求項１１の構成におい
て、前記第４の保護回路における、前記半導体素子のゲ
ート絶縁膜は、ゲート電極の陽極酸化膜を含むことなく
構成される一方、前記第１の保護回路において、前記半
導体素子のゲート絶縁膜は、ゲート電極の陽極酸化膜を
含んで構成される。

【０１９１】それゆえ、前記第４の保護回路における前
記半導体素子は、ゲート電極の陽極酸化膜を含まない構
造を採用しており、これにより、抵抗値の減少を図るこ
とができる。

【０１９２】本発明の請求項１４記載のアクティブマト
リクス基板は、以上のように、請求項１または８の構成
において、前記第１の保護回路または第４の保護回路が
遮光されている構成である。

【０１９３】それゆえ、第１の保護回路または第４の保
護回路が半導体層を備えて構成されている場合に、該半
導体層に光があたることによって電子・正孔対が発生し
てリーク電流が増加し、設計したとおりの抵抗値となら
ないことを防止でき、また、光のエネルギによって半導
体層の劣化が加速されることを防止できる。

【０１９４】本発明の請求項１５記載のアクティブマト
リクス基板の検査方法は、以上のように、請求項８記載
のアクティブマトリクス基板の検査方法であって、前記
第４の保護回路の抵抗値が、前記予備配線１本分の抵抗
値の２０倍よりも大きくなる範囲で、ループ抵抗を測定
する抵抗測定装置の印加電圧を決定している方法であ
る。

【０１９５】それゆえ、線欠陥のレーザ修正時に接続箇
所の抵抗が十分低いかどうかを容易に判断でき、抵抗検
査を円滑に行うことができるという効果を奏する。

【０１９６】本発明の請求項１６記載のアクティブマト
リクス基板の検査方法は、以上のように、請求項１５記
載の方法において、修正を施した複数の予備配線間に１
μＡ以下の電流を流し、その端子間電圧を測定すること
により、ループ抵抗を測定する方法である。

【０１９７】それゆえ、予備配線間に１μＡ以下の電流
を流し、その端子間電圧を測定する検査方法をとること
によって、予備配線が低抵抗でレーザ接続されたかどう
かの確認をさらに確実に行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態に係るアクティブマトリ
クス基板の構成を概略的に示す平面図である。

【図２】上記のアクティブマトリクス基板における画素
部の平面図である。

【図３】図２の画素部におけるＡ−Ａ’線矢視断面図で
ある。

【図４】上記のアクティブマトリクス基板に設けられる
保護回路の回路図である。

【図５】図４の保護回路の平面図である。

【図６】図５の保護回路におけるＢ−Ｂ’線矢視断面図
である。

【図７】ダイオードリング構造を有する保護回路の電気
特性を示すグラフである。

【図８】本発明の他の実施形態に係るアクティブマトリ
クス基板の構成を概略的に示す平面図である。

【図９】従来のアクティブマトリクス基板の構成を概略
的に示す平面図である。

【図１０】従来のアクティブマトリクス基板に設けられ
る保護回路の回路図である。

【符号の説明】

１ アクティブマトリクス基板 ２ 対向基板 ３ 走査線 ４ 信号線 ５ 画素部 ６ 有効表示領域 ７ 予備配線 ８ 走査線入力端子 ９ 信号線入力端子 １０ 保護回路（第２の保護回路） １１ 保護回路（第３の保護回路） １２ 保護回路（第１の保護回路） １２ａ・１２ｂ スイッチング素子（半導体素子） ４７ 保護回路（第５の保護回路） ４８ 保護回路（第６の保護回路） ４９ 保護回路（第４の保護回路） ３２ 層間絶縁膜

Claims (16)

【特許請求の範囲】
1. 【請求項１】基板上に、平行に配設された複数の走査線
   と、該走査線と交差するように平行に配設された複数の
   信号線と、該信号線および／または走査線の入力側およ
   び非入力側に、該信号線および／または走査線と交差す
   るように配設された複数の予備配線とを有するアクティ
   ブマトリクス基板において、 前記予備配線への不所望の高電圧印加から基板を保護す
   るため、前記予備配線の各隣合う線を接続する第１の保
   護回路を備えることを特徴とするアクティブマトリクス
   基板。
2. 【請求項２】前記第１の保護回路の抵抗値は、２ＭΩ以
   上４００ＭΩ以下であることを特徴とする請求項１記載
   のアクティブマトリクス基板。
3. 【請求項３】前記走査線の各隣合う線および／または前
   記信号線の各隣合う線を接続する第２の保護回路を備え
   るとともに、前記予備配線と前記走査線および／または
   前記予備配線と前記信号線とを接続する第３の保護回路
   を備えることを特徴とする請求項１または２記載のアク
   ティブマトリクス基板。
4. 【請求項４】前記第１〜第３の保護回路は、互いに逆方
   向に並列接続された二つのダイオード構造の半導体素子
   を備えることを特徴とする請求項３記載のアクティブマ
   トリクス基板。
5. 【請求項５】前記第１の保護回路において、前記ダイオ
   ード構造の半導体素子のチャネル幅をチャネル長で除し
   た比が、０．４以上３０以下であることを特徴とする請
   求項４記載のアクティブマトリクス基板。
6. 【請求項６】前記第１の保護回路において、前記ダイオ
   ード構造の半導体素子のチャネル幅が２００μｍ以下で
   あり、チャネル長が３μｍ以上であることを特徴とする
   請求項５記載のアクティブマトリクス基板。
7. 【請求項７】前記予備配線と前記走査線とを接続する前
   記第３の保護回路において、前記ダイオード構造の半導
   体素子のチャネル幅をチャネル長で除した比が、他の保
   護回路の比よりも低く設計されていることを特徴とする
   請求項４記載のアクティブマトリクス基板。
8. 【請求項８】点灯検査後に切り落とされるべき領域にお
   いて、前記走査線に接続された点灯検査用の端子および
   信号線に接続された点灯検査用の端子と、前記予備配線
   に接続された点灯検査用の端子と、前記予備配線の各隣
   合う線を接続する第４の保護回路とを備えることを特徴
   とする請求項１記載のアクティブマトリクス基板。
9. 【請求項９】前記第４の保護回路の抵抗値は、前記第１
   の保護回路の抵抗値よりも小さく、かつ前記予備配線１
   本分の抵抗値の２０倍よりも大きいことを特徴とする請
   求項８記載のアクティブマトリクス基板。
10. 【請求項１０】点灯検査後に切り落とされるべき領域に
    おいて、前記走査線の点灯検査用の各端子および／また
    は前記信号線の点灯検査用の各端子を接続する第５の保
    護回路を備えるとともに、前記予備配線と前記走査線お
    よび／または前記予備配線と前記信号線とを接続する第
    ６の保護回路を備えることを特徴とする請求項８記載の
    アクティブマトリクス基板。
11. 【請求項１１】前記第４〜第６の保護回路は、互いに逆
    方向に並列接続された二つのダイオード構造の半導体素
    子を備えることを特徴とする請求項１０記載のアクティ
    ブマトリクス基板。
12. 【請求項１２】前記第４の保護回路において、前記ダイ
    オード構造の半導体素子のチャネル幅をチャネル長で除
    した比が、前記第１の保護回路の比よりも大きく、かつ
    ３０００以下であることを特徴とする請求項１１記載の
    アクティブマトリクス基板。
13. 【請求項１３】前記第４の保護回路において、前記半導
    体素子のゲート絶縁膜は、ゲート電極の陽極酸化膜を含
    むことなく構成される一方、前記第１の保護回路におい
    て、前記半導体素子のゲート絶縁膜は、ゲート電極の陽
    極酸化膜を含んで構成されることを特徴とする請求項１
    １記載のアクティブマトリクス基板。
14. 【請求項１４】前記第１の保護回路または第４の保護回
    路が遮光されていることを特徴とする請求項１または８
    記載のアクティブマトリクス基板。
15. 【請求項１５】請求項８記載のアクティブマトリクス基
    板の検査方法であって、 前記第４の保護回路の抵抗値が、前記予備配線１本分の
    抵抗値の２０倍よりも大きくなる範囲で、ループ抵抗を
    測定する抵抗測定装置の印加電圧を決定していることを
    特徴とするアクティブマトリクス基板の検査方法。
16. 【請求項１６】修正を施した複数の予備配線間に１μＡ
    以下の電流を流し、その端子間電圧を測定することによ
    り、ループ抵抗を測定することを特徴とする請求項１５
    記載のアクティブマトリクス基板の検査方法。