JP2009104133A - 静電気防止回路とその製造方法及びこれを具備した液晶表示装置 - Google Patents

静電気防止回路とその製造方法及びこれを具備した液晶表示装置 Download PDF

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Abstract

【課題】静電気防止回路とその製造方法及びこれを具備した液晶表示装置に関する。
【解決手段】液晶表示パネルの信号ライン(ゲートライン、データライン及び共通電圧ラインを含む)に形成される静電気防止回路の連結構造を変更し、静電気防止回路の幅と長さを縮める効果がある。また、静電気防止回路に使われる諸トランジスターの連結ノード領域にコンタクトホールを形成し、隣接したトランジスターのソース/ドレーン電極と直接繋がるように改善した。
【選択図】図１

Description

本発明は、静電気防止回路を具備した液晶表示装置に関するものである。
平板表示素子中の一つである液晶表示装置は、液体の流動性と結晶の光学的性質を持つ液晶に電界を加えて光学的異方性を変化させる素子である。液晶表示装置は、従来の陰極線管に比べて消費電力が低く体積が小さくて大型化及びファインピッチが可能であるため広く使われている。
このような液晶表示装置は、画像を表示する液晶表示パネルと前記液晶表示パネルに駆動信号を印加するための駆動回路部を含む。液晶表示パネルは、離隔され合着された第１、第２基板と前記第１、第２基板の間に注入された液晶層を含む。
このような液晶表示装置は、液晶の性質とパターンの構造によって多種多様なモードがある。液晶表示装置は、ＴＮモード(Twisted Nematic Mode)、マルチドメインモード(Multi-Domain Mode)、ＯＣＢモード(Optically Compensated Birefringence Mode)、ＩＰＳモード(In-Plane Switching Mode)及びＶＡモード(Vertical Alignment Mode)を含む。
ＴＮモードは、液晶のディレクターが９０゜ツイストされるように配列した後電圧を加えて液晶のディレクターを制御する。
マルチドメインモードは、一つの画素を多くのドメインに分けてそれぞれのドメインの主視野角方向を異にして広視野角を具現する。
ＯＣＢモードは、補償フィルムを基板外周面に附着して光の進行方向による光の位相変化を補償する。
ＩＰＳモードは、一つの基板上に二つの電極を形成して、液晶のディレクターが配向膜に平行な平面で歪むようにする。
ＶＡモードは、ネガティブ型液晶と垂直配向膜を利用して液晶分子の長軸が配向膜平面に垂直配列するようにする。
一方、液晶表示装置は、駆動信号を印加するゲートラインとグラフィックデータ信号を印加するデータラインの交差によって、マトリックス形態に配列された多数の画素領域が定義される。各画素領域には、画素電極と前記データラインから印加されるデータ信号を画素電極に伝達する薄膜トランジスター（ＴＦＴ）が配置されている。
液晶表示装置には、液晶表示装置のモードにかかわらず製造工程の中または製品使用中、外部や内部で発生する静電気によって、素子及び諸信号ライン(ゲートライン、データライン、共通電圧ラインを含む)が損傷されることを防止するために、静電気防止回路が形成される。前記静電気防止回路は、共通電圧が印加される共通電圧ラインとゲートライン及びデータラインの先端の間に配置される。
しかし、液晶表示装置が小型化及びハイレゾリューション化に進行する中で、静電気防止回路が形成される空間が狭小になるため静電気防止回路の設計に困難がある。特に、静電気防止回は、多数のトランジスターを互いに連結して形成されるため諸ゲートライン間または諸データライン間の間隔が狭い場合には、製造工程中諸ラインの間がショートして不良が発生する問題がある。
最近、動画視聴のために多様なポータブルディスプレー装置が普及し、これらポータブルディスプレー装置は皆、小型ながらハイレゾリューションを求められている。よって、狭小な空間に形成する静電気防止回路が切実に求められている。
本発明は、液晶表示パネルの信号ライン(ゲートライン、データライン及び共通電圧ラインを含む)に形成される静電気防止回路の連結構造を変更し、静電気防止回路の幅と長さを縮めた静電気防止回路とその製造方法及びこれを具備した液晶表示装置を提供することを目的とする。
また、本発明は、静電気防止回路に使われる諸トランジスターの連結ノード領域にコンタクトホールを形成し、隣接したトランジスターのソース/ドレーン電極と直接繋がることができる静電気防止回路とその製造方法及びこれを具備した液晶表示装置を提供することにもう一つの目的がある。
多数の信号ラインと、前記多数の信号ラインに対して奇数番目信号ラインとこれに隣接した偶数番目信号ラインの間に配置された多数のゲート電極と、前記多数のゲート電極上にそれぞれ配置されて多数のトランジスターを形成する諸ソース/ドレーン電極と、前記多数のゲート電極上にそれぞれソース/ドレーン電極と隣接して前記ソース/ドレーン電極と平行に形成された諸連結ノードを含み、前記諸連結ノードそれぞれは、隣接したトランジスターのソース/ドレーン電極及び前記ソース/ドレーン電極下部に形成されたゲート電極をコンタクト部によって直接連結することを特徴とする。
本発明は、液晶表示パネルの信号ライン(ゲートライン、データライン及び共通電圧ラインを含む)に形成される静電気防止回路の連結構造を変更し、静電気防止回路の幅と長さを縮める効果がある。
また、本発明は、静電気防止回路に使われる諸トランジスターの連結ノード領域にコンタクトホールを形成し、隣接したトランジスターのソース/ドレーン電極と直接繋がるように改善する効果がある。
以下、添付された図面を参照して本発明の実施例を詳しく説明する。
諸図面の中で、同一な構成要素または諸部品は、可能な限り同一な参照符号で現わしていることに留意する。実施例を説明するにおいて係る公知機能或いは構成に対する具体的な説明は、実施例の要旨を曖昧にさせないために省略する。
また、実施例の説明において、各層(膜)、領域、パターン、または諸構造物が基板、各層(膜)、領域、パッド、または諸パターンの上（パターンに接した状態又はパターンの上方の状態））に、または下（パターンに接した状態又はパターンの下方の状態）に形成されることに記載される場合、その意味は、各階(膜)、領域、パッド、パターンまたは諸構造物が、直接基板、各層(膜)、領域、パッドまたは諸パターンに接触し形成される場合と解釈することもでき、他の層(膜)、他の領域、他のパッド、他のパターンまたは他の諸構造物が、その間に追加的に形成される場合と解釈することもできる。よって、その意味は発明の技術的思想に基づいて判断されなければならない。
図１は、本発明による液晶表示装置のパネル構造を概略的に図示した図面である。
図１を参照すれば、液晶表示装置１０は、画像をディスプレーする液晶表示パネル１５と、前記液晶表示パネル１５と電気的に繋がれたゲート駆動部３０及びデータ駆動部２０を含む。また、液晶表示装置１０は、前記ゲート駆動部３０とデータ駆動部２０の動作を制御するタイミングコントローラー６０を含む。
前記液晶表示パネル１５は、諸ゲートライン(ＧＬ１〜ＧＬｍ)及び諸データライン(ＤＬ１〜ＤＬｎ)が交差して定義される多数の画素領域がマトリックス形態に配列している。ｍ及びｎは正の整数である。多数の画素領域によって表示領域を定義できる。すなわち、表示領域は多数の画素領域を含む。
前記多数の画素領域それぞれには液晶画素が形成される。
前記ゲート駆動部３０は、１フレーム間(１垂直同期信号の期間)、多数のゲートライン(ＧＬ１〜ＧＬｍ)を順次に一定の期間(例えば、１水平同期信号の期間)毎にイネーブルする。このため、前記ゲート駆動部３０は、水平同期信号の周期毎に順次にシフトするゲートイネーブルパルスをそれぞれ持つ多数のゲート信号を発生する。多数のゲート信号それぞれに含まれたゲートイネーブルパルスは、水平同期信号の期間と等しい幅を持つことができる。前記多数のゲート信号それぞれに含まれたゲートイネーブルパルスは、フレーム周期毎に各ゲートラインに対して一回ずつ発生される。このような多数のゲート信号を発生するために、前記ゲート駆動部３０は、タイミングコントローラー６０からの諸ゲート制御信号(ＧＣＳ)に応答する。前記諸ゲート制御信号(ＧＣＳ)には、ゲートスタートパルス(ＧＳＰ)及び少なくとも一つのゲートクロック(ＧＳＣ)などが含まれる。前記ゲートスタートパルス(ＧＳＰ)は、フレーム期間のスタート時点から一つの水平同期信号の期間にあたる特定論理値(例えば、ハイ論理値)を維持する。
前記データ駆動部２０は、多数のゲートライン(ＧＬ１〜ＧＬｍ)中どれか一つがイネーブルになる度に、データライン(ＤＬ１〜ＤＬｎ)の数にあたる(すなわち、１ゲートラインに配列された諸液晶画素の数にあたる)諸画素データ信号を発生する。これら１ライン分の画素データ信号それぞれは、対応するデータライン(ＤＬ)を経由して前記液晶表示パネル１５上の対応する液晶画素に供給される。ゲートライン(ＧＬ)上に配列された諸液晶画素それぞれは、対応する画素データ信号の電圧レベルにあたる光量を通過させる。１ライン分の画素データ信号を発生するために、データ駆動部２０は、データ制御信号(ＤＣＳ)に応答し、ゲート信号に含まれたゲートイネーブルパルスの期間毎に１ライン分の画素データ信号(ＶＤｄ)を順次に入力する。データ駆動部２０は、順次に入力された１ライン分の画素データ信号(ＶＤｄ)を同時にアナログ形態の画素データ電圧に変換する。
タイミングコントローラー６０は、図示していない外部のビデオソース(例えば、テレビ受信機に含まれる映像復調モジュールまたはコンピューターシステムに含まれるグラフィックモジュール)から諸同期信号(ＳＹＮＣ)を供給される。同期信号(ＳＹＮＣ)にはデータクロック(Ｄｃｌｋ)、データイネーブル信号(ＤＥ)、水平同期信号(HSYNC)及び垂直同期信号(VSYNC)などが含まれる。タイミングコントローラー６０は、同期信号(ＳＹＮＣ)を利用してゲート駆動部３０が各フレーム毎に、液晶表示パネル１５上の前記多数のゲートライン(ＧＬ１〜ＧＬｍ)が順次にスキャンされるようにする前記多数のゲート信号を発生するのに必要な諸ゲート制御信号(ＧＣＳ)を生成する。また、タイミングコントローラー６０は、データ駆動部２０にゲートライン(ＧＬ)がイネーブルになる周期毎に、１ライン分の画素データ信号(VDd)を順次に入力し、その順次入力された１ライン分の画素データ信号(ＶＤｄ)をアナログ形態の画素データ電圧に変換及び出力するのに必要な諸データ制御信号(ＤＣＳ)を発生する。更に、前記タイミングコントローラー６０は、ビデオソースからフレーム単位(１枚の画像単位)に仕分けされた画素データストリーム(ＶＤｉ)を供給される。タイミングコントローラー６０は、フレーム分の画素データストリーム(ＶＤｉ)を１ライン分ずつ画素データ信号(ＶＤｄ)に仕分けして、その仕分けされた１ライン分の画素データストリーム(ＶＤｄ)を前記データ駆動部２０に供給する。
前記諸ゲートライン(ＧＬ１〜ＧＬｍ)と前記諸データライン(ＤＬ１〜ＤＬｎ)端側の先端には、それぞれ諸第１静電気防止回路２６と諸第２静電気防止回路２５が配置されている。前記第１静電気防止回路２６は、奇数番目ゲートラインと、これと隣接した偶数番目ゲートラインをつがいにしてそれぞれ一つずつ配置されていて、前記第２静電気防止回路２５は、奇数番目データラインと、これと隣接した偶数番目データラインをつがいにしてそれぞれ一つずつ配置されている。また、前記第１静電気防止回路２６と第２静電気防止回路２５は液晶表示パネル１５の外郭(非表示領域)に沿って配置されている共通電圧ライン４０に共通に繋がれている。
よって、液晶表示パネル１５の前記諸ゲートライン(ＧＬ１〜ＧＬｍ)と前記諸データライン(ＤＬ１〜ＤＬｎ)に静電気が印加されれば、前記第１静電気防止回路２６と第２静電気防止回路２５によって、前記諸ゲートライン(ＧＬ１〜ＧＬｍ)と前記諸データライン(ＤＬ１〜ＤＬｎ)が前記共通電圧ライン４０と等電位状態になって内部素子及び諸信号ラインを保護する。
図２は、本発明によって液晶表示パネルのデータライン先端に形成された静電気防止回路の回路図で、図３は、図２の静電気防止回路が液晶表示パネルのアレイ基板上に形成された様子を図示した図面である。
図２及び図３を参照すると、本発明による静電気防止回路は、五つのトランジスター(Tr-１、Tr-２、Tr-３、Tr-４、Tr-５)で構成されている。図面では諸データライン(ＤＬ１〜ＤＬｎ)先端にそれぞれ配置される静電気防止回路を中心に説明するが、諸ゲートライン(ＧＬ１〜ＧＬｍ)先端にそれぞれ配置される静電気防止回路も等しい構造に形成することができる。また、図面では五つのトランジスターで静電気防止回路を構成したが、これに限定されるのではなく、少なくとも二つ以上のトランジスターによって静電気防止回路を構成することができる。
奇数番目データライン(DL２n+１)の先端では、静電気防止回路２５の第１トランジスター(Tr-１)のソース電極Ｓ１とゲート電極Ｇ１及び第２トランジスター(Tr-２)のドレーン電極(D２)が第１連結ノード(Nd１)に共通に繋がれていて、偶数番目データライン(DL２n)の先端では、静電気防止回路２５の第５トランジスター(Tr５)のドレーン電極Ｄ５とゲート電極Ｇ５及び第４トランジスター(Tr-４)のソース電極Ｓ４が第５連結ノード(Nd５)に共通に繋がれている。本発明の静電気防止回路では、奇数番目データライン(DL２n+１)と偶数番目データライン(DL２n)それぞれの先端に配置されている第１トランジスター(Tr-１)のソース電極Ｓ１がそれぞれ平行に二つに分離していて、第５トランジスター(Tr-５)のドレーン電極Ｄ５がそれぞれ平行に二つに分離している。一つのソース電極Ｓ１は、第１トランジスター(Tr-１)の電極役割をして、他の一つのソース電極Ｓ１は、第１連結ノード(Nd１)に連結部の役割をする。同じく第５トランジスター(Tr-５)のどれか一つのドレーン電極Ｄ５はトランジスターの電極の役割をして、他の一つのドレーン電極Ｄ５は、第５連結ノード(Nd５)の連結部の役割をする。
また、第２静電気防止回路２５の中央に配置された第３トランジスター(Tr-３)のゲート電極Ｇ３は、共通電圧ライン４０、第２トランジスター(Tr-２)のソース電極Ｓ２及び第４トランジスター(Tr-４)のドレーン電極Ｄ４と一緒に第３連結ノード(Nd３)に共通に繋がれている。前記第２トランジスター(Tr-２)のゲート電極Ｇ２は、前記第１トランジスター(Tr-１)のドレーン電極Ｄ１及び第３トレンジスター(Tr-３)のソース電極Ｓ３と一緒に第２連結ノード(Nd２)に共通に繋がれていて、前記第４トランジスター(Tr４)のゲート電極Ｇ４は、前記第３トランジスター(Tr-３)のドレーン電極Ｄ３及び第５トランジスター(Tr-５)のソース電極Ｓ５と一緒に第４連結ノード(Nd４)に共通に繋がれている。
本発明では、静電気防止回路の全体幅(W)と長さ(L)を縮めるために、前記第１、２、３、４、５トランジスター(Tr-１、Tr-２、Tr-３、Tr-４、Tr-５)の諸ソース/ドレーン電極を奇数番目データラインと隣接した偶数番目データラインの間で、互いに平行な方向に配置するように形成した。
すなわち、図３に図示されるように、第１、３、５トランジスター(Tr-１、Tr-３、Tr-５)の諸ソース/ドレーン電極Ｓ１/Ｄ１、Ｓ３/Ｄ３、Ｓ５/Ｄ５と第２、４トランジスター(Tr-２、Tr-４)の諸ソース/ドレーン電極Ｓ２/Ｄ２、Ｓ４/Ｄ４は、互いに平行に配置されている。また、第２連結ノード(Nd２)と第４連結ノード(Nd４)は、それぞれ第２トランジスター(Tr-２)のゲート電極Ｇ２と第４トランジスター(Tr-４)のゲート電極Ｇ４上にそれぞれ形成され、第１、３、５連結ノード(Nd１、Nd３、Nd５)は、それぞれ第１トランジスター(Tr-１)のゲート電極Ｇ１、第３トランジスター(Tr-３)のゲート電極Ｇ３及び第５トランジスター(Tr-５)のゲート電極Ｇ５上に形成される。
よって、前記第１ないし第５連結ノード(Nd１、Nd２、Nd３、Nd４、Nd５)は、下部に形成されたゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５と電気的コンタクトのための第１コンタクトホール５０が形成されていて、コンタクト部７０a、７０b、７０c、７０d、７０eによって隣接したソース/ドレーン電極Ｓ１/Ｄ１、Ｓ２/Ｄ２、Ｓ３/Ｄ３、Ｓ４/Ｄ４、Ｓ５/Ｄ５及び諸ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５と電気的に繋がる。また、前記諸ゲート電極の中で、第１トランジスター(Tr-１)のゲート電極Ｇ１、第２トランジスター(Tr-２)のゲート電極Ｇ２、第３トランジスター(Tr-３)のゲート電極Ｇ３、第４トランジスター(Tr-４)のゲート電極Ｇ４及び第５トランジスター(Tr-５)のゲート電極Ｇ５は、電気的に分離した構造（アイソレーション）に形成されて、各ゲート電極Ｇ１ないしＧ５)の幅も奇数番目データライン(DL２n+１)と、これと隣接した偶数番目データライン(DL２n)の間の幅を持つ、又はそれより小さな幅を持つように形成される。
そのため、本発明では、静電気防止回路すべての諸トランジスターと電気的に繋がれた諸連結ノードを二つのデータラインの間に形成する。本発明での静電気防止回路の諸ゲート電極幅は３０μｍ〜５０μｍの範囲を持つ。よって、本発明の静電気防止回路の幅(W)も３０μｍ〜５０μｍの範囲を持つ。
また、本発明では、静電気防止回路を構成するためのトランジスターの諸連結ノードをそれぞれのゲート電極上で形成できるようにすることで、最小の空間で静電気防止回路を設計できる。
図４は、前記図３のＩ−Ｉ′とII−II′ラインで切断した断面図である。
図４を参照すれば、前記Ｉ−Ｉ′は、図３の第３トランジスター(Tr-３)領域のソース/ドレーン電極Ｓ３/Ｄ３の断面図で、前記II−II′は、図３の第２トランジスター(Tr-２)領域の第２連結ノードの断面図である。
まず、第３トランジスター(Tr-３)が形成された領域は、基板１００上にゲート電極Ｇ３が形成されていて、ゲート絶縁膜１０２を間に介してチャンネル層１０４が形成されている。前記チャンネル層１０４上には、ソース/ドレーン電極Ｓ３/Ｄ３が形成されていて、前記ソース/ドレーン電極Ｓ３/Ｄ３上には、保護膜１０９が形成されている。前記ゲート電極Ｇ３は、共通電圧ラインと一体に形成されている。
II−II′領域の第２連結ノード(Nd２)領域は、第２トランジスター(Tr-２)のゲート電極Ｇ２上にゲート絶縁膜１０２が形成されている。前記ゲート絶縁膜１０２上には、第１トランジスター(Tr-１)のドレーン電極Ｄ１と第３トランジスター(Tr-３)のソース電極Ｓ３電極が第１コンタクトホール５０を間に介して形成されている。前記第１トランジスター(Tr１)のドレーン電極Ｄ１と第３トランジスター(Tr３)のソース電極Ｓ３下には、チャンネル層パターン１０４aが形成されている。
また、前記第１トランジスター(Tr１)のドレーン電極Ｄ１と第３トランジスター(Tr３)のソース電極Ｓ３電極上には、保護膜１０９が形成されている。前記保護膜１０９上には、第２コンタクトホール５１が形成されている。そして前記第１コンタクトホール５０及び第２コンタクトホール５１を通じて、液晶表示装置の画素電極と等しい物質であるコンタクト部７０bによって、前記第１トランジスター(Tr１)のドレーン電極Ｄ１と第３トランジスター(Tr３)のソース電極Ｓ３及び第２トランジスター(Tr２)のゲート電極Ｇ２とが電気的に繋がる。
よって、本発明での静電気防止回路に使われるトランジスターの連結ノードを、それぞれのトランジスターのゲート電極上に形成することで、静電気防止回路の幅と長さを最小化できる。本発明では、静電気防止回路が形成される奇数番目データラインと隣接した偶数番目データライン間の幅に形成される。
また、図面では、前記奇数番目データラインと偶数番目データラインの間に形成される静電気防止回路を中心に説明したが、同様に奇数番目ゲートラインと隣接した偶数番目ゲートラインの間に静電気防止回路を形成することができる。
図５ａないし図５ｄは、本願発明の液晶表示装置製造工程を図示した断面図である。
特に、図面では、静電気防止回路領域の製造工程を中心に図示したが、製造工程は、液晶表示装置のアレイ基板製造工程と同時に形成されるので、これに対する具体的な説明をする。
図５ａを参照すると、第３トランジスター(Tr３)領域の基板１００と第２連結ノード(Nd２)領域の基板１００上にそれぞれゲート電極Ｇ３と電気的に分離(アイソレーション)された第２トランジスター(Tr２)のゲート電極Ｇ２が形成される。前記第３トランジスター(Tr３)のゲート電極Ｇ３は、共通電圧ラインと等しいラインの一部である。すなわち、共通電圧ラインが形成されれば、第３トランジスター(Tr-３)のゲート電極Ｇ３が完成される。
すなわち、基板１００上に金属膜を蒸着した後、マスク工程を含むフォトリソグラフィー工程とエッチング工程によって液晶表示装置のアレイ基板上には諸ゲートラインと、諸ゲートラインそれぞれから引出された諸ゲート電極が形成される(図示してない)。
前記のように、ゲート電極Ｇ３、Ｇ２が基板１００上に形成されれば、ゲート絶縁膜１０２を基板１００の全領域上に形成する。
その後、図５ｂに図示するように、基板１００上に非晶質シリコン膜とドーピングされた(n+orp+)非晶質シリコン膜を順次に形成し、続いてソース/ドレーン電極形成のために金属膜を形成する。それから、マスク工程を含むフォトリソグラフィー工程とエッチング工程でソース/ドレーン電極及びチャンネル層１０４を同時に形成する。よって、液晶表示装置の静電気防止回路であるＩ−Ｉ′領域には、第３トランジスター(Tr３)のソース/ドレーン電極Ｓ３/Ｄ３及びチャンネル層１０４が形成される。この時、液晶表示装置のアレイ基板上には各画素領域別に薄膜トランジスターが形成され、その薄膜トランジスターのソース/ドレーン電極Ｓ３/Ｄ３とチャンネル層１０４も同時に形成される。追加的にアレイ基板の諸データラインもこの時に形成される。
II−II′領域の第２連結ノード(Nd２)領域では、前記第２連結ノード(Nd２)を中心に隣接した第１トランジスター(Tr１)のドレーン電極Ｄ１と第３トランジスター(Tr３)のソース電極Ｓ３の一部がオーバーラップする。この時、本発明では、４マスク工程によってソース/ドレーン電極とチャンネル層を同時に形成するので、前記第１トランジスター(Tr１)のドレーン電極Ｄ１と第３トランジスター(Tr３)のソース電極Ｓ３下部には、チャンネル層パターン１０４ａが存在する。
図５ｃを参照すると、基板１００上にソース/ドレーン電極Ｓ３/Ｄ３などが形成されれば基板１００全領域上に保護膜１０９を形成し、マスク工程を含むフォトリソグラフィー工程とエッチング工程でコンタクトホール形成工程を進行する。本発明では、静電気防止回路に形成された諸トランジスターの連結ノードが、静電気防止回路諸トランジスターの諸ゲート電極上に形成されるため、ノード領域にオーバーラップするソース/ドレーン電極と連結ノード領域の下部に形成されたゲート電極上にそれぞれコンタクトホールを形成する。
具体的に図５ｃのII−II′領域を見ると、基板１００上に静電気防止回路の第２トランジスター(Tr２)のゲート電極Ｇ２が形成されていて、ゲート電極Ｇ２を中心に両側にそれぞれ隣接した第１トランジスター(Tr１)のドレーン電極Ｄ１と第３トランジスター(Tr３)のソース電極Ｓ３が形成されている。ここで、前記第１トランジスター(Tr１)のドレーン電極Ｄ１と第３トランジスター(Tr３)のソース電極Ｓ３の間にゲート電極Ｇ２が露出するように第１コンタクトホール５０を形成し、前記第１トランジスター(Tr１)のドレーン電極Ｄ１と第３トランジスター(Tr３)のソース電極Ｓ３上にそれぞれ第２コンタクトホール５１を形成する。
この時、図面には図示してないが、液晶表示装置のアレイ基板上に保護膜を形成した後、画素領域に形成された薄膜トランジスターのドレーン電極の一部とゲートラインのパッド領域及びデータラインのパッド領域をそれぞれ露出するコンタクトホールを形成する。
前記のように、コンタクトホール工程が完了すれば、マスク工程を含むフォトリソグラフィー工程及びエッチング工程で図５ｄに図示しているように、第１トランジスター(Tr１)のドレーン電極Ｄ１と第３トランジスター(Tr３)のソース電極Ｓ３及び第２トランジスター(Tr２)のゲート電極Ｇ２を電気的に連結するために、コンタクト部７０bを形成する。
前記コンタクト部７０ｂは、透明性絶縁物質で形成され、これは液晶表示装置のアレイ基板上に画素電極を形成する工程で同時に形成される。よって、液晶表示装置のアレイ基板上に形成された多数の画素領域には画素電極が形成され、各画素電極は、画素領域に形成された薄膜トランジスターのドレーン電極と電気的にコンタクトされる。
よって、本発明では、静電気防止回路に使われるすべてのトランジスターの諸連結ノードが各トランジスターのゲート電極上に位置し、各連結ノードに形成されるトランジスターのソース/ドレーン電極と平行にコンタクト部が形成される。
本発明による液晶表示装置のパネル構造を、概略的に図示した図面である。 本発明によって、液晶表示パネルのデータライン先端に形成された静電気防止回路図である。 前記図２の静電気防止回路が、液晶表示パネルのアレイ基板上に形成された様子を図示した図面である。 前記図３のＩ−Ｉ′とII−II′ラインで切断した断面図である。 本発明の液晶表示装置製造工程を図示した断面図である。 本発明の液晶表示装置製造工程を図示した断面図である。 本発明の液晶表示装置製造工程を図示した断面図である。 本発明の液晶表示装置製造工程を図示した断面図である。
符号の説明
１０ 液晶表示装置
１５ 液晶表示パネル
２０ データ駆動部
２５ 第２静電気防止回路
２６ 第１静電気防止回路
３０ ゲート駆動部
４０ 共通電圧ライン
５０ 第１コンタクトホール
５１ 第２コンタクトホール
６０ タイミングコントローラー
１００ 基板
１０２ 絶縁膜
１０４ チャンネル層
１０９ 保護膜
１０４ａ チャンネル層パターン
７０ａ〜７０ｅ コンタクト部
Ｓ１〜Ｓ５ 第１〜第５ソース電極
Ｄ１〜Ｄ５ 第１〜第５ドレーン電極
Ｇ１〜Ｇ５ 第１〜第５ゲート電極
Ｔｒ１〜Ｔｒ５ 第１〜第５トランジスター
Ｎｄ１〜Ｎｄ５ 第１〜第５連結ノード
Ｗ 静電気防止回路の全体幅
Ｌ 静電気防止回路の全体長さ

Claims (10)

  1. 多数の信号ラインと、
    前記多数の信号ラインに対して奇数番目信号ラインとこれに隣接した偶数番目信号ラインの間に配置された多数のゲート電極と、
    前記多数のゲート電極上にそれぞれ配置されて多数のトランジスターを形成する諸ソース/ドレーン電極と、及び
    前記多数のゲート電極上にそれぞれソース/ドレーン電極と隣接して前記ソース/ドレーン電極と平行的に形成された諸連結ノードを含み、
    前記諸連結ノードそれぞれは、隣接したトランジスターのソース/ドレーン電極及び前記ソース/ドレーン電極下部に形成されたゲート電極をコンタクト部によって直接連結したことを特徴とする静電気防止回路。
  2. 前記多数のゲート電極は、電気的に断絶されていることを特徴とする請求項１に記載の静電気防止回路。
  3. 前記多数の信号ラインは、信号を伝達するためのゲートライン及びデータライン中の一つであることを特徴とする請求項１に記載の静電気防止回路。
  4. 前記多数のゲート電極の中でどれか一つは、共通電圧ラインと電気的に繋がることを特徴とする請求項１に記載の静電気防止回路。
  5. 基板の互いに分離された多数のゲート電極、多数のゲートラインと共通電圧ラインを形成する段階で前記多数のゲート電極は多数のトランジスター領域と多数の連結ノード領域に形成され、
    前記ゲート電極上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上にチャンネル層を形成する段階と、
    前記多数のトランジスター領域の前記チャンネル層上に、前記各ゲート電極に対応する多数のソース/ドレーン電極を形成する段階と、
    前記基板上に保護膜を形成しパターニングして前記各連結ノード領域にソース/ドレーン電極を露出させる段階と、
    前記各連結ノード領域にソース/ドレーン電極と前記ゲート電極が電気的に繋がれたコンタクト部を形成する段階を含むことを特徴とする静電気防止回路の製造方法。
  6. 前記各ゲート電極、前記各チャンネル層、前記各ソース/ドレーン電極によって多数のトランジスターが形成されることを特徴とする請求項５に記載の静電気防止回路の製造方法。
  7. 前記多数のトランジスターは、前記各コンタクト部によって電気的に繋がることを特徴とする請求項６に記載の静電気防止回路の製造方法。
  8. それぞれ奇数番目ラインと偶数番目ラインを含む多数のゲートラインとデータライン、
    前記奇数番目ラインと偶数番目ラインの間に電気的に繋がれた静電気防止回路と、及び
    前記静電気防止回路と電気的に繋がれた共通電圧ラインを含み、
    前記静電気防止回路は、互いに電気的に繋がれた多数のトランジスターを含み、
    前記各トランジスターは、トランジスター領域と連結ノード領域に仕分けされ、
    前記各トランジスターは、前記トランジスター領域と前記連結ノード領域に形成されたゲート電極と、前記トランジスター領域の前記ゲート電極に形成されたチャンネル層と、前記チャンネル層に形成されたソース/ドレーン電極と、前記連結ノード領域の前記ゲート電極と一部領域がオーバーラップする前記ソース/ドレーン電極から延長形成された第１及び第２連結ノードと、及び
    前記第１及び第２連結ノードを通じて前記ゲート電極と前記ソース/ドレーン電極を電気的に直接連結するように形成されたコンタクト部を含むことを特徴とする液晶表示装置。
  9. 前記ゲート電極の幅は、前記奇数番目ラインと前記隣接した偶数番目ラインの間の幅と等しい或いは小さいことを特徴とする請求項８に記載の液晶表示装置。
  10. 前記ゲート電極は、互いに隣接した前記奇数番目ラインと前記偶数番目ラインの間に形成されることを特徴とする請求項８に記載の液晶表示装置。
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