KR102473224B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 정전기 방지 회로를 격벽으로 이용하여 내장형 게이트 구동부로 유입되는 내부광을 차단할 수 있는 표시 장치에 관한 것이다. 한 실시예에 따른 표시 장치는 화소 어레이와 게이트 구동부 사이에서 각 게이트 라인에 개별적으로 접속된 각 정전기 방지 회로가 각 게이트 라인과 다음 게이트 라인 사이의 공간에 배치된다. 각 정전기 방지 회로를 구성하는 적어도 하나의 전극은 화소 어레이로부터 게이트 구동부로 입사되는 내부광을 차단하는 격벽을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 정전기 방지 회로를 격벽으로 이용하여 게이트 구동부로 유입되는 내부광을 차단할 수 있는 표시 장치에 관한 것이다.
표시 장치는 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 전기영동 표시 장치(ElectroPhoretic Display; EPD), 전기 습윤 표시 장치(Electro Wetting Display) 등이 있다.
표시 장치는 각 화소가 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 화소 어레이를 통해 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 게이트 구동부 및 데이터 구동부를 포함한다. 최근 게이트 구동부는 화소 어레이의 TFT 어레이와 함께 형성되어 표시 패널의 비표시 영역에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식을 주로 이용하고 있다.
최근 표시 장치에 적용되는 TFT로는 아몰퍼스 실리콘(Amorphous Silicon) TFT 보다 이동도가 높고, 폴리 실리콘(Poly-Silicon) TFT 보다 저온 공정으로 대면적 응용이 용이한 산화물 반도체(Oxide Semiconductor) TFT(이하 산화물 TFT)가 각광받고 있다.
그러나, 산화물 TFT는 산화물 액티브층은 입사광에 민감하게 반응하여 소자 특성, 즉 문턱 전압이 쉬프트하는 취약점을 갖고 있다. 이를 해결하기 위하여, 산화물 TFT는 액티브층 아래에서 외부광 유입을 차단하는 차광층을 구비하여 외부광 차단 효과를 얻고 있다.
그러나, 차광층을 구비하더라도 많은 배선층과 절연층에 의해 반사 및 산란되어 화소 어레이로부터 내장형 게이트 구동부의 측면으로 유입되는 내부광은 차단하기 어려운 문제점이 있다.
화소 어레이로부터 내장형 게이트 구동부로 유입되는 내부광은 OLED 표시 장치에서 주로 발생하고 있으나, LCD 등과 같은 다른 표시 장치에서도 내부 산란광이 게이트 구동부로 유입되어 전술한 동일 문제가 발생할 수 있으므로, 본 발명은 OLED 표시 장치로 한정되지 않는다.
본 발명은 정전기 방지 회로를 격벽으로 이용하여 내장형 게이트 구동부로 유입되는 내부광을 차단할 수 있는 표시 장치를 제공한다.
본 발명의 한 실시예에 따른 표시 장치는 화소 어레이와 게이트 구동부 사이에서 각 게이트 라인에 개별적으로 접속된 각 정전기 방지 회로를 구비한다. 각 정전기 방지 회로는 각 게이트 라인과 다음 게이트 라인 사이의 공간에 배치된다.
각 정전기 방지 회로를 구성하는 적어도 하나의 전극은 화소 어레이로부터 게이트 구동부로 입사되는 내부광을 차단하는 격벽을 포함한다.
적어도 하나의 전극이 포함하는 격벽은 화소 어레이와 마주하는 길이 방향으로 길게 절연층에 마련된 홈부에 위치한다.
게이트 구동부 및 각 정전기 방지 회로는 코플래너 구조의 산화물 박막 트랜지스터를 포함한다. 홈부는 게이트 절연층 및 게이트 전극을 덮는 층간 절연층을 관통하거나, 층간 절연층으로부터 버퍼층까지 관통하여 마련되고, 제1 및 제2 전극 중 적어도 하나가 홈부를 따라 위치하는 격벽을 포함한다.
제1 전극은 각 게이트 라인과 접속되어 정전기 방지 회로의 길이 방향으로 길게 연장되고, 제2 전극은 다음 게이트 라인과 인접한 그라운드 라인과 접속되어 제1 전극과 반대 방향으로 길게 연장되어 제1 전극과 마주한다.
홈부는 제1 전극의 양측부에 각각 위치하여 제1 전극과 동일한 방향으로 길게 연장된 제1 홈부와, 제2 전극의 양측부에 각각 위치하여 제2 전극과 동일한 방향으로 길게 연장된 제2 홈부를 구비한다.
제1 전극은 제1 홈부에 각각 위치하는 제1 격벽을 포함한다.
제2 전극은 제2 홈부에 각각 위치하는 제2 격벽을 포함한다.
각 정전기 방지 회로는 화소 어레이와 마주하는 길이가 게이트 라인 방향의 폭보다 길게 배치된다.
본 발명의 한 실시예에 따른 표시 장치는 게이트 구동부와 화소 어레이 사이에 위치하여 각 게이트 라인과 접속되는 정전기 방지 회로를 인접한 게이트 라인들 사이에서 그 게이트 라인과 수직한 방향으로 배치하고, 정전기 방지 회로를 구성하는 적어도 하나의 전극을 층간 절연층으로부터 버퍼층까지 관통하여 마련된 홈부에 격벽 구조로 형성함으로써 화소 어레이로부터 게이트 구동부로 유입되는 내부광을 차단할 수 있다.
이에 따라, 본 발명의 한 실시예에 따른 표시 장치는 정전기 방지 회로가 화소 어레이와 마주하는 길이가 상대적으로 길도록 정전기 방지 회로를 수직 "?향으?? 길게 배치함으로써 비표시 영역의 폭이 감소되어 네로우 베젤 구현이 용이할 뿐만 아니라 내장형 게이트 구동부로 유입되는 내부광의 차단 효과에 의해 내장형 게이트 구동부의 누설 전류 및 열화를 감소시킬 수 있으므로 스캔 출력 특성을 향상시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 OLED 표시 장치를 개략적으로 나타낸 도면이다.
도 2는 도 1에 도시된 한 화소의 구성을 예시한 등가회로도이다.
도 3은 도 1에 도시된 한 정전기 방지 회로의 구성을 예시한 등가회로도이다.
도 4는 본 발명의 한 실시예에 따른 정전기 방지 회로를 나타낸 평면도이다.
도 5 및 도 6은 도 4에 도시된 정전기 방지 회로가 A-A'선, B-B'선에 따라 절단된 단면 구조를 나타낸 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 정전기 방지 회로의 단면 구조를 나타낸 단면도이다.
본 발명은 액정 표시 장치(LCD), 유기 발광 다이오드(OLED) 표시 장치 등에 모두 적용될 수 있으나, 이하에서는 설명의 편의상 OLED 표시 장치를 예를 들어 설명한다.
도 1은 본 발명의 한 실시예에 따른 OLED 표시 장치를 개략적으로 나타낸 도면이고, 도 2는 도 1에 도시된 한 화소 구성의 구성을 예시한 등가회로도이고, 도 3은 도 1에 도시된 한 정전기 방지 회로의 구성을 예시한 등가회로도이다.
도 1을 참조하면, OLED 표시 장치는 표시 패널(100)과, 패널 구동부인 게이트 구동부(GIP) 및 데이터 구동부(200)를 포함한다.
데이터 구동부(200)는 타이밍 컨트롤러(도시 생략)로부터 공급된 영상 데이터를 감마 전압들을 이용하여 아날로그 데이터 신호로 변환하고, 아날로그 데이터 신호를 표시 패널(100)의 데이터 라인들(DL)로 각각 공급한다. 데이터 구동부(200)는 표시 패널(100)의 레퍼런스 라인(RL)에 레퍼런스 전압을 공급한다. 데이터 구동부(200)는 전원부(도시 생략)로부터 공급된 고전위 전원 전압(EVDD), 저전위 전원 전압(EVSS), 그라운드 전압(GND)을 표시 패널(100)로 공급할 수 있다.
표시 패널(100)에 내장된 게이트 구동부(GIP)는 타이밍 컨트롤러(도시 생략)로부터의 게이트 제어 신호들에 따라 제어되어 표시 패널(100)의 다수의 게이트 라인을 각각 구동한다. 게이트 구동부(GIP)는 각 게이트 라인에 해당 스캔 기간에서 게이트 온 전압의 스캔 펄스를 공급하고, 나머지 기간에서는 게이트 오프 전압을 공급한다. 게이트 구동부(GIP)는 표시 패널(100)의 비표시 영역에서 화소 어레이의 각 화소(P)를 구성하는 박막 트랜지스터들과 함께 박막 트랜지스터 어레이 기판에 형성되어 표시 패널(100)에 내장된다. 표시 패널(100)에 내장된 게이트 구동부(GIP)를 구성하는 스위칭 소자들은 기생 커패시터 감소를 위하여 소스 및 드레인 전극이 게이트 전극과 오버랩하지 않는 코플래너 구조의 폴리 TFT나 산화물 TFT를 이용할 수 있다.
표시 패널(100)은 매트릭스 형태의 화소 어레이를 통해 영상을 표시한다. 화소 어레이의 각 화소(P)는 TFT에 의해 독립적으로 구동된다. TFT로는 아몰퍼스 실리콘 (a-Si) TFT, 폴리-실리콘(poly-Si) TFT, 산화물(Oxide) TFT, 또는 유기(Organic) TFT 등이 이용될 수 있다.
도 2를 참조하면, 각 화소(P)은 고전위 전원(EVDD) 라인 및 저전위 전원(EVSS) 라인 사이에 접속된 OLED 소자와, OLED 소자를 독립적으로 구동하기 위하여 제1 및 제2 스위칭 TFT(ST1, ST2) 및 구동 TFT(DT)와 스토리지 커패시터(Cst)를 포함하는 화소 회로를 구비하며, 화소 회로 구성은 다양하므로 도 2의 구조로 한정되지 않는다.
OLED 소자는 구동 TFT(DT)와 접속된 애노드와, 저전위 전압(EVSS)과 접속된 캐소드와, 애노드 및 캐소드 사이의 발광층을 구비하여, 구동 TFT(DT)로부터 공급된 전류량에 비례하는 광을 발생한다.
제1 스위칭 TFT(ST1)는 한 게이트 라인(GLa)의 게이트 신호에 의해 구동되어 해당 데이터 라인(DL)으로부터의 데이터 전압을 구동 TFT(DT)의 게이트 노드에 공급하고, 제2 스위칭 TFT(ST2)는 다른 게이트 라인(GLb)의 게이트 신호에 의해 구동되어 레퍼런스 라인(RL)으로부터의 레퍼런스 전압을 구동 TFT(DT)의 소스 노드에 공급한다. 제2 스위칭 TFT(ST2)는 센싱 모드에서 구동 TFT(DT)로부터의 전류를 레퍼런스 라인(R)으로 출력하는 경로로 더 이용된다.
구동 TFT(DT)의 게이트 전극 및 소스 전극 사이에 접속된 스토리지 커패시터(Cst)는 제1 스위칭 TFT(ST1)를 통해 구동 TFT(DT)의 게이트 전극으로 공급된 데이터 전압과, 제2 스위칭 TFT(ST2)를 통해 구동 TFT(DT)의 소스 전극으로 공급된 레퍼런스 전압의 차전압을 충전하고, 충전된 전압을 제1 및 제2 스위칭 TFT(ST1, ST2)가 턴-오프되는 구간에서 구동 TFT(DT)의 구동 전압으로 공급한다.
구동 TFT(DT)는 고전위 전원(EVDD)으로부터 공급되는 전류를 스토리지 커패시터(Cst)로부터 공급된 구동 전압에 따라 제어함으로써 구동 전압에 비례하는 전류를 OLED 소자로 공급하여 OLED 소자를 발광시킨다.
표시 패널(100)의 게이트 라인(GL), 데이터 라인(DL), 레퍼런스 라인(RL), 전원 라인(PL)을 포함하는 모든 배선들 각각에는 정전기 방지 회로(ESD)가 접속된다. 각 정전기 방지 회로(ESD)는 해당 배선들을 통해 정전기가 유입되면 턴-온되어 정전기를 그라운드 배선으로 방전시킴으로써 정전기를 차단한다.
도 3을 참조하면, 각 게이트 라인(GL)과 그라운드 라인(GND) 사이에 접속된 정전기 방지 회로(ESD)는 박막 트랜지스터(T1)와, 박막 트랜지스터(T1)의 게이트 전극(GE)과 제1 전극(E1) 사이에 형성되는 제1 커패시터(C1)와, 게이트 전극(GE)과 제2 전극(E2) 사이에 형성되는 제2 커패시터(C2)를 구비한다. 제1 및 제2 전극(E1, E2) 중 어느 하나는 소스 전극이고 나머지 하나는 드레인 전극이다.
게이트 라인(GL)에 정상적인 스캔 출력이 공급될 때 제1 및 제2 커패시터(C1, C2)에 의해 플로팅 상태의 게이트 전극(GE)에는 스캔 출력이 공급되지 않으므로 박막 트랜지스터(T1)는 턴-오프 상태를 유지한다.
게이트 라인(GL)에 정전기와 같은 비정상적인 전압이 인가될 때 제1 커패시터(C1)에 의해 게이트 전극(GE)에 전압이 발생되고, 제1 및 제2 커패시터(C1, C2)에 의해 게이트 전극(GE)에는 게이트 라인(GL)을 통해 유입된 전압의 1/2이 공급되어 박막 트랜지스터(T1)가 턴-온되어 게이트 라인(GL)으로 유입된 정전기를 그라운드 라인(GND)로 방전시킨다.
게이트 라인(GL)에 정상적인 스캔 출력이 공급될 때 정전기 방지 회로(ESD)를 통해 누설 전류가 흐르는 것을 최소화하기 위하여, 박막 트랜지스터(T1)의 채널 폭을 채널 길이보다 작게 형성하여 채널의 저항값을 증가시킬 수 있다.
특히, 본 발명의 한 실시예에 따른 정전기 방지 회로(ESD)는 각 게이트 라인과 다음 게이트 라인 사이의 공간에서 화소 어레이(AA)와 마주하는 길이 방향으로 길게 배치되어, 화소 어레이(AA)로부터 게이트 구동부(GIP)로 유입되는 내부광을 반사하여 차단하는 격벽 역할을 한다.
화소 어레이(AA)의 내부에서 발생되거나 외부로부터 화소 어레이(AA) 입사된 광이 표시 패널(100) 내부의 많은 배선층과 절연층에 의해 내부 전반사 및 산란되면서 절연층을 따라 게이트 구동부(GIP)로 유입되어 게이트 구동부(GIP)를 구성하는 스위칭 소자들의 산화물 액티브층의 특성을 가변시킬 수 있다.
이를 방지하기 위하여, 화소 어레이(AA)와 게이트 구동부(GIP) 사이에 배치된 정전기 방지 회로(ESD)는 적어도 하나의 전극이 화소 어레이(AA)로부터 절연층을 따라 유입되는 내부광을 반사시키는 격벽을 구비함으로써 게이트 구동부(GIP)로 유입되는 내부광을 차단할 수 있다.
도 4는 본 발명의 한 실시예에 따른 정전기 방지 회로(ESD)를 나타낸 평면도이고, 도 5 및 도 6은 도 4에 도시된 정전기 방지 회로(ESD)가 A-A'선, B-B'선에 따라 절단된 단면 구조를 나타낸 단면도이고, 도 7은 본 발명의 다른 실시예에 따른 정전기 방지 회로의 단면 구조를 나타낸 단면도이다.
도 1 및 도 4를 참조하면, 정전기 방지 회로(ESD)는 화소 어레이(AA)로부터 게이트 구동부(GIP)로 유입되는 내부광을 차단하는 격벽 역할을 하기 위하여, 각 게이트 라인(GL)과 다음 게이트 라인 사이의 공간에서 화소 어레이(AA)와 마주하는 길이가 게이트 라인 방향의 폭보다 길게 배치된다.
정전기 방지 회로(ESD)를 구성하는 적어도 하나의 전극, 즉 제1 및 제2 전극(E1, E2) 중 적어도 하나는 화소 어레이(AA)와 마주하는 길이 방향으로 길게 절연층에 마련된 홈부에 위치하여, 화소 어레이(AA)로부터 게이트 구동부(GIP)로 입사되는 내부광을 반사시켜 차단하는 격벽(PW1, PW2, PW3, PW4)을 구비한다
게이트 라인(GL)과 컨택홀(H3)을 통해 접속된 제1 전극(E1)은 정전기 방지 회로의 길이 방향으로 길게 연장된다. 다음 게이트 라인과 인접한 그라운드 라인(GND)과 컨택홀(H2)을 통해 접속된 제2 전극(E2)은 제1 전극(E1)과 반대 방향으로 길게 연장되어 제1 전극(E1)과 마주한다. 제1 및 제2 전극(E1, E2) 중 어느 하나는 소스 전극이고 나머지 하나는 드레인 전극이다. 제1 및 제2 전극(E1, E2)은 각각의 홈부가 서로 마주하는 U자형 구조로 형성될 수 있다.
제1 전극(E1)은 자신의 양측부에서 절연층을 관통하여 제1 전극(E1)과 동일한 방향으로 길게 연장된 홈부에 각각 위치하는 격벽(PW1, PW2)을 구비한다. 제2 전극(E2)은 자신의 양측부에서 절연층을 관통하여 제2 전극(E2)과 동일한 방향으로 길게 연장된 홈부에 각각 위치하는 격벽(PW3, PW4)을 구비한다.
컨택홀(H1, H2)을 통해 제1 및 제2 전극(E1, E2)과 각각 접속된 액티브층(ACT)은 제1 및 제2 전극(E1, E2) 사이에서 채널 폭이 채널 길이보다 작은 구조로 형성되어 채널의 저항값을 증가시킴으로써 누설 전류를 최소화할 수 있다. 액티브층(ACT)에서 채널 폭이 감소된 부분이 제1 전극(E1)의 홈부와 제2 전극(E2)의 홈부를 경유한다.
제1 및 제2 전극(E1, E2) 사이에는 액티브층(ACT)과 오버랩하면서 플로팅된 게이트 전극(GE)을 구비한다. 게이트 전극(GE)은 제1 및 제2 전극(E1, E2)과도 부분적으로 오버랩하여 전술한 제1 및 제2 커패시터(C1, C2)를 형성한다.
도 5 및 도 6을 참조하면, 정전기 방지 회로(ESD)의 박막 트랜지스터(T1)는 기판(SUB) 상에 형성된 차광층(LS), 그 차광층(LS)을 덮는 버퍼층(BUF), 버퍼층(BUF) 상에 형성된 액티브층(ACT), 액티브층(ACT) 상에 적층된 게이트 절연층(GI) 및 게이트 전극(GE), 게이트 절연층(GI) 및 게이트 전극(GE)을 덮는 층간 절연층(ILD), 층간 절연층(ILD) 상에 위치하고 컨택홀(H1, H2)을 통해 액티브층(ACT)가 각각 접속된 제1 및 제2 전극(E1, E2), 제1 및 제2 전극(E1, E2)을 덮는 페시베이션층(PAS)을 구비한다.
게이트 라인(GL1) 및 그라운드 라인(GND)은 게이트 전극(GE)과 동일층인 게이트 절연층(GI) 상에 게이트 금속 물질로 형성된다. 게이트 라인(GL1)은 층간 절연층(ILD)을 관통하는 컨낵홀(H3)을 통해 제1 전극(E1)과 접속된다. 그라운드 라인(GND)는 층간 절연층(ILD)을 관통하는 컨택홀(H4)을 통해 제2 전극(E2)과 접속된다.
기판(SUB) 상의 차광층(LS)은 액티브층(ACT)의 특성을 가변시키는 외부의 빛이 액티브층(ACT)으로 유입되는 것을 차단하기 위하여 차광 기능을 갖는 금속 재료로 형성된다. 차광층(LS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
기판(SUB) 상에서 차광층(LS)을 덮는 버퍼층(BUF)은 외부로부터 액티브층(ACT)으로 수분, 가스 등의 오염 물질이 유입되는 것을 억제한다. 버퍼층(BUF)은 단일 절연층 또는 복수의 절연층이 적층된 구조로 형성된다. 산화물 액티브층(ACT)이 질화물계 절연 물질로부터 수소 유입으로 인한 특성 변화를 방지하기 위하여, 버퍼층(BUF)은 산화 실리콘(SiOx), 산화 알루미늄(AlOx) 등과 같은 산화물계 절연 물질로 형성될 수 있다.
액티브층(ACT)은 제1 전극(E1)과 컨택홀(H1)을 통해 접속된 제1 도체화 영역(C1)과, 제2 전극(E2)과 컨택홀(H2)을 통해 접속된 제2 도체화 영역(C2)과, 제1 및 제2 도체화 영역(C1, C2) 사이의 채널 영역(CH)을 구비한다. 액티브층(ACT)은 In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni, Cu 중 적어도 하나의 금속을 포함하는 산화물 반도체로 형성될 수 있다. 액티브층(ACT)의 제1 및 제2 도체화 영역(C1, C2)은 액티브층(ACT)이 플라즈마, 자외선(UV) 또는 에천트에 의해 노출되어 산소가 다소 제거됨에 따라 도체화된다.
액티브층(ACT) 상에 형성된 게이트 절연층(GI)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다. 게이트 절연층(GI)은 산화물 액티브층(ACT)의 특성 변화를 방지하기 위하여 산화물계 절연 물질로 형성될 수 있다.
게이트 절연층(ILD) 상의 게이트 전극(GE), 게이트 라인(GL), 그라운드 라인(GND)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
버퍼층(BUF) 상에서 액티브층(ACT), 게이트 절연층(GI), 게이트 전극(GE)을 덮는 층간 절연층(ILD)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성되거나, 유기 절연 물질로 형성될 수 있다.
층간 절연층(ILD) 상의 제1 및 제2 전극(E1, E2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
층간 절연층(ILD) 상에서 제1 및 제2 전극(E1, E2)을 덮는 페시베이션층(PAS)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다.
제1 전극(E1)은 자신의 양측부에서 층간 절연층(ILD) 및 버퍼층(BUF)을 관통하여 마련된 홈부(WH1, WH2)에 각각 위치하는 격벽(PW1, PW2)을 구비한다. 제2 전극(E2)은 자신의 양측부에서 층간 절연층(ILD) 및 버퍼층(BUF)을 관통하여 제2 전극(E2)과 동일한 방향으로 길게 연장된 홈부에 각각 위치하는 격벽(PW3, PW4)을 구비한다.
한편, 홈부(WH1, WH2)는 도 7에 도시된 바와 같이 층간 절연층(ILD)만 관통하도록 형성되어 제1 전극(E1) 및 제2 전극(E2)의 격벽(PW1, PW2, PW3, PW4)은 버퍼층(BUF) 상에 형성될 수 있다.
제1 전극(E1) 및 제2 전극(E2)의 격벽(PW1, PW2, PW3, PW4)은 내부 전반사에 의해 화소 어레이(AA)로부터 유입되는 내부광을 반사시켜 게이트 구동부(GIP)의 액티브층(ACT)으로 내부광이 유입되는 것을 차단한다.
전술한 바와 같이, 본 발명의 한 실시예에 따른 표시 장치는 게이트 구동부와 화소 어레이 사이에 위치하여 각 게이트 라인과 접속되는 정전기 방지 회로를 인접한 게이트 라인들 사이에서 그 게이트 라인과 수직한 방향으로 배치하고, 정전기 방지 회로를 구성하는 적어도 하나의 전극을 층간 절연층으로부터 버퍼층까지 관통하여 마련된 홈부에 격벽 구조로 형성함으로써 화소 어레이로부터 게이트 구동부로 유입되는 내부광을 차단할 수 있다.
이에 따라, 본 발명의 한 실시예에 따른 표시 장치는 정전기 방지 회로가 화소 어레이와 마주하는 길이가 상대적으로 길도록 정전기 방지 회로를 수직 "?향으?? 길게 배치함으로써 비표시 영역의 폭이 감소되어 네로우 베젤 구현이 용이할 뿐만 아니라 내장형 게이트 구동부로 유입되는 내부광의 차단 효과에 의해 내장형 게이트 구동부의 누설 전류 및 열화를 감소시킬 수 있으므로 스캔 출력 특성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.
SUB: 기판 LS: 차광층
BUF: 버퍼층 ACT: 액티브층
CH: 채널 영역 C1, C2: 도체화 영역
H1, H2, H3, H4: 컨택홀 GI: 게이트 절연층
GE: 게이트 전극 E1: 제1 전극
E2: 제2 전극 PAS: 페시베이션층
ILD: 층간 절연층 PW1, PW2: 격벽
WH1, WH2: 홈부 ESD: 정전기 방지 회로
GIP: 게이트 구동부 100: 표시 패널
200: 데이터 구동부 GND: 그라운드 라인
GL: 게이트 라인 DL: 데이터 라인
RL: 레퍼런스 라인 PL: 전원 라인
ST1, ST2: 스위칭 TFT DT: 구동 TFT

Claims (5)

  1. 화소 어레이와,
    상기 화소 어레이의 각 게이트 라인을 구동하는 게이트 구동부와,
    상기 화소 어레이와 상기 게이트 구동부 사이에서 상기 각 게이트 라인과 그라운드 라인에 개별적으로 접속된 각 정전기 방지 회로를 구비하고,
    상기 각 정전기 방지 회로는 상기 각 게이트 라인과 다음 게이트 라인 사이의 공간에 배치되고, 액티브층, 게이트 전극 및 컨택홀을 통해 상기 액티브층에 전기적으로 연결되는 제1 및 제2 전극을 구비한 박막트랜지스터로 구성되고,
    상기 제1 및 제2 전극 중 적어도 하나의 전극은 상기 화소 어레이로부터 상기 게이트 구동부로 입사되는 내부광을 반사 및 산란하는 적어도 하나의 격벽을 포함하며,
    상기 적어도 하나의 격벽은 상기 컨택홀의 양측에서 절연층을 관통하여 상기 전극과 동일한 방향으로 길게 연장된 홈부에 위치하는 표시 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 박막트랜지스터는 산화물 박막 트랜지스터를 포함하고,
    상기 산화물 박막 트랜지스터는
    기판 상에 순차 적층된 차광층, 버퍼층, 및 상기 액티브층과,
    상기 액티브층 상에 적층된 게이트 절연층, 및 상기 게이트 전극과,
    상기 게이트 전극을 덮는 층간 절연층 상에 형성되는 상기 제1 및 제2 전극을 구비하고,
    상기 홈부는 상기 게이트 절연층 및 상기 층간 절연층을 관통하거나, 상기 층간 절연층으로부터 상기 버퍼층까지 관통하여 마련되고,
    상기 제1 및 제2 전극 중 적어도 하나가 상기 홈부를 따라 위치하는 상기 격벽을 포함하는 표시 장치.
  4. 청구항 3에 있어서,
    상기 제1 전극은 상기 각 게이트 라인과 접속되어 상기 정전기 방지 회로의 길이 방향으로 길게 연장되고,
    상기 제2 전극은 상기 다음 게이트 라인과 인접한 그라운드 라인과 접속되어 상기 제1 전극과 반대 방향으로 길게 연장되어 상기 제1 전극과 마주하고,
    상기 홈부는 상기 제1 전극의 양측부에 각각 위치하여 상기 제1 전극과 동일한 방향으로 길게 연장된 제1 홈부와, 상기 제2 전극의 양측부에 각각 위치하여 상기 제2 전극과 동일한 방향으로 길게 연장된 제2 홈부를 구비하고,
    상기 제1 전극은 상기 제1 홈부에 각각 위치하는 제1 격벽을 포함하고,
    상기 제2 전극은 상기 제2 홈부에 각각 위치하는 제2 격벽을 포함하는 표시 장치.
  5. 청구항 1, 3 및 4중 어느 하나의 항에 있어서,
    상기 각 정전기 방지 회로는 상기 화소 어레이와 마주하는 길이가 상기 게이트 라인 방향의 폭보다 길게 배치된 표시 장치.
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