JPH0756191A - 表示装置 - Google Patents
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- JPH0756191A JPH0756191A JP20390293A JP20390293A JPH0756191A JP H0756191 A JPH0756191 A JP H0756191A JP 20390293 A JP20390293 A JP 20390293A JP 20390293 A JP20390293 A JP 20390293A JP H0756191 A JPH0756191 A JP H0756191A
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- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
(57)【要約】
【目的】 静電気による放電回路素子の破壊を防止する
ことができ、かつ十分な放電能力を持つ放電回路を有し
た液晶表示装置を提供すること。 【構成】 マトリックス配置された画素電極にそれぞれ
接続されたスイッチング用ＴＦＴ，スイッチング用ＴＦ
Ｔを制御する複数本のアドレス線３及びこれに直交する
複数本のデータ線４が設けられた表示領域と、表示領域
を囲むように設けられた短絡用外周配線１０と、外周配
線１０とアドレス線３及びデータ線４との間にそれぞれ
接続された放電用薄膜トランジスタ２１とを備えた液晶
表示装置において、各々の放電用薄膜トランジスタ１０
のゲートとソースとの間にゲート，ソースを共通接続し
た第１の充電用薄膜トランジスタ２２を接続し、各々の
放電用薄膜トランジスタ２１のゲートとドレインとの間
にゲート，ソースを共通接続した第２の充電用薄膜トラ
ンジスタ２２を接続したことを特徴とする。
ことができ、かつ十分な放電能力を持つ放電回路を有し
た液晶表示装置を提供すること。 【構成】 マトリックス配置された画素電極にそれぞれ
接続されたスイッチング用ＴＦＴ，スイッチング用ＴＦ
Ｔを制御する複数本のアドレス線３及びこれに直交する
複数本のデータ線４が設けられた表示領域と、表示領域
を囲むように設けられた短絡用外周配線１０と、外周配
線１０とアドレス線３及びデータ線４との間にそれぞれ
接続された放電用薄膜トランジスタ２１とを備えた液晶
表示装置において、各々の放電用薄膜トランジスタ１０
のゲートとソースとの間にゲート，ソースを共通接続し
た第１の充電用薄膜トランジスタ２２を接続し、各々の
放電用薄膜トランジスタ２１のゲートとドレインとの間
にゲート，ソースを共通接続した第２の充電用薄膜トラ
ンジスタ２２を接続したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等の平面
型の表示装置に係わり、特にスイッチング素子に薄膜ト
ランジスタ（ＴＦＴ）を用いた表示装置に関する。
型の表示装置に係わり、特にスイッチング素子に薄膜ト
ランジスタ（ＴＦＴ）を用いた表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は薄型・軽量であり、低電
圧駆動が可能で更にカラー化も容易である等の特徴を有
し、近年、パーソナルコンピュータ，ワープロなどの表
示装置として広く利用されている。中でも各画素毎に、
スイッチング素子として薄膜トランジスタ（ＴＦＴ）を
設けたいわゆるアクティブマトリックス型液晶表示装置
は、多画素にしてもコントラスト，レスポンス等の劣化
がなく、しかも中間調表示も可能であることから、フル
カラーテレビやＯＡ用の表示装置として最適な方式であ
る。
圧駆動が可能で更にカラー化も容易である等の特徴を有
し、近年、パーソナルコンピュータ，ワープロなどの表
示装置として広く利用されている。中でも各画素毎に、
スイッチング素子として薄膜トランジスタ（ＴＦＴ）を
設けたいわゆるアクティブマトリックス型液晶表示装置
は、多画素にしてもコントラスト，レスポンス等の劣化
がなく、しかも中間調表示も可能であることから、フル
カラーテレビやＯＡ用の表示装置として最適な方式であ
る。
【０００３】このアクティブマトリックス型液晶表示装
置は、２枚の平面ガラス基板（アレイ基板，対向基板）
と、これら基板間に挟まれた液晶層とからなる基板構成
を取っている。対向基板上には、各画素に対応したカラ
ーフィルタ配列と透明電極（対向電極）が形成されてい
る。アレイ基板には、マトリックス状に配列された透明
電極からなる画素電極と、各画素電極にそのソース電極
が接続されたＴＦＴが設けられている。ＴＦＴのゲート
電極はアドレス線に接続され、ドレイン電極はアドレス
線と直角方向に設けられたデータ線に接続されている。
置は、２枚の平面ガラス基板（アレイ基板，対向基板）
と、これら基板間に挟まれた液晶層とからなる基板構成
を取っている。対向基板上には、各画素に対応したカラ
ーフィルタ配列と透明電極（対向電極）が形成されてい
る。アレイ基板には、マトリックス状に配列された透明
電極からなる画素電極と、各画素電極にそのソース電極
が接続されたＴＦＴが設けられている。ＴＦＴのゲート
電極はアドレス線に接続され、ドレイン電極はアドレス
線と直角方向に設けられたデータ線に接続されている。
【０００４】このように構成された液晶表示装置では、
所定のタイミングでアドレス線，データ線にそれぞれア
ドレス信号，データ信号を印加することにより、各画素
電極に表示に対応した電圧を選択的に印加することがで
きる。液晶層の配向、即ち光透過率は、対向電極と画素
電極の電位差で制御でき、これにより任意の表示が可能
となる。詳細は、T.P.Brody らの文献（IEEE Trans. on
electron. Devices,Vol.ED-20, Nov., 1973, pp.995-1
001）に述べられている。
所定のタイミングでアドレス線，データ線にそれぞれア
ドレス信号，データ信号を印加することにより、各画素
電極に表示に対応した電圧を選択的に印加することがで
きる。液晶層の配向、即ち光透過率は、対向電極と画素
電極の電位差で制御でき、これにより任意の表示が可能
となる。詳細は、T.P.Brody らの文献（IEEE Trans. on
electron. Devices,Vol.ED-20, Nov., 1973, pp.995-1
001）に述べられている。
【０００５】表示特性はスイッチング素子として用いら
れているＴＦＴの性能に大きく依存する。この性能は一
般的に、電子移動度μn ，しきい値電圧Ｖth及びオフ電
流Ｉoff で代表される。いずれの特性も表示特性に対し
て重要な因子となり、製造プロセスの管理により所望の
値が維持されている。
れているＴＦＴの性能に大きく依存する。この性能は一
般的に、電子移動度μn ，しきい値電圧Ｖth及びオフ電
流Ｉoff で代表される。いずれの特性も表示特性に対し
て重要な因子となり、製造プロセスの管理により所望の
値が維持されている。
【０００６】ところで、ＴＦＴはＳｉＩＣのＭＯＳトラ
ンジスタと同様に静電気に弱いため、静電気を逃がす工
夫が液晶表示装置になされている。例えば、製造工程中
のＴＦＴアレイ基板では、図７に示すように、短絡用外
周配線１０を設けて静電気を逃がすようにしている。
ンジスタと同様に静電気に弱いため、静電気を逃がす工
夫が液晶表示装置になされている。例えば、製造工程中
のＴＦＴアレイ基板では、図７に示すように、短絡用外
周配線１０を設けて静電気を逃がすようにしている。
【０００７】即ち、アドレス線３とデータ線４との交点
７にＴＦＴと画素電極とからなる単位画素が設けられた
アレイ基板において、全てのアドレス線３及びデータ線
４をＴＦＴアレイ領域の外側で短絡用外周配線１０と短
絡し、これにより、製造工程中に発生した静電気を、ア
ドレス線３−外周配線１０−データ線４を介して瞬時に
放電させることにより、単位画素中のＴＦＴの特性劣化
を防止している。そして製造工程の終了後には、この外
周配線１０スクライブによりアレイ基板から切り離すこ
とにより、各線３，４，１０をそれぞれ電気的に分離
し、アドレス線３，データ線４に外部駆動信号をＩＣか
ら供給することにより液晶表示装置に信号を与える。
７にＴＦＴと画素電極とからなる単位画素が設けられた
アレイ基板において、全てのアドレス線３及びデータ線
４をＴＦＴアレイ領域の外側で短絡用外周配線１０と短
絡し、これにより、製造工程中に発生した静電気を、ア
ドレス線３−外周配線１０−データ線４を介して瞬時に
放電させることにより、単位画素中のＴＦＴの特性劣化
を防止している。そして製造工程の終了後には、この外
周配線１０スクライブによりアレイ基板から切り離すこ
とにより、各線３，４，１０をそれぞれ電気的に分離
し、アドレス線３，データ線４に外部駆動信号をＩＣか
ら供給することにより液晶表示装置に信号を与える。
【０００８】このような静電気に対する保護回路をアレ
イ工程に続くセル工程やモジュール工程、更には最終製
品まで残すことにより、液晶表示装置を静電気からより
完璧に保護することが可能となる。この場合、各電極配
線に電気信号を正常に印加するためには、上記アドレス
線３及びデータ線４と外周配線１０との間にインピーダ
ンス素子を配置する。インピーダンス素子の抵抗値は静
電気を放電しやすくするため低抵抗が望ましいが、駆動
信号を正常に印加するためにはドライバＩＣの出力イン
ピーダンスよりも十分高い抵抗値であることが要求され
る。
イ工程に続くセル工程やモジュール工程、更には最終製
品まで残すことにより、液晶表示装置を静電気からより
完璧に保護することが可能となる。この場合、各電極配
線に電気信号を正常に印加するためには、上記アドレス
線３及びデータ線４と外周配線１０との間にインピーダ
ンス素子を配置する。インピーダンス素子の抵抗値は静
電気を放電しやすくするため低抵抗が望ましいが、駆動
信号を正常に印加するためにはドライバＩＣの出力イン
ピーダンスよりも十分高い抵抗値であることが要求され
る。
【０００９】図８の例では、ａ−ＳｉＴＦＴ１１（１１
ａ，１１ｂ）を２個並列に接続したインピーダンス素子
の例を示している。ここで、ＴＦＴ１１ａ，１１ｂを並
列接続しているのは、アドレス線３，データ線４と外周
配線１０とのいずれが高電位になっても一方のＴＦＴが
オンさせるためである。
ａ，１１ｂ）を２個並列に接続したインピーダンス素子
の例を示している。ここで、ＴＦＴ１１ａ，１１ｂを並
列接続しているのは、アドレス線３，データ線４と外周
配線１０とのいずれが高電位になっても一方のＴＦＴが
オンさせるためである。
【００１０】アレイ工程のみならず、最終のモジュール
工程或いは完成された製品までこれらの静電気放電回路
を残す場合、前記の並列接続されたＴＦＴ回路では幾つ
かの不都合を生じる。即ち、高い電位の静電気が加わっ
た場合、ＴＦＴのゲート絶縁膜が破壊され、前記電極配
線と短絡用外周配線間が電気的にショートされる場合が
発生する。電極配線数は１０００本以上あるが、１本で
もこのショートが発生すると線欠陥となるため不良とな
る。ＴＦＴのゲート絶縁膜の耐圧は通常１００Ｖ程度で
あるが、静電気はときにはこの耐圧以上になることがあ
り、ショート不良がしばしば発生していた。
工程或いは完成された製品までこれらの静電気放電回路
を残す場合、前記の並列接続されたＴＦＴ回路では幾つ
かの不都合を生じる。即ち、高い電位の静電気が加わっ
た場合、ＴＦＴのゲート絶縁膜が破壊され、前記電極配
線と短絡用外周配線間が電気的にショートされる場合が
発生する。電極配線数は１０００本以上あるが、１本で
もこのショートが発生すると線欠陥となるため不良とな
る。ＴＦＴのゲート絶縁膜の耐圧は通常１００Ｖ程度で
あるが、静電気はときにはこの耐圧以上になることがあ
り、ショート不良がしばしば発生していた。
【００１１】さらに、静電気の放電能力を高めるために
は放電用のＴＦＴのインピーダンスを十分低くし、かつ
ドライバＩＣの出力インピーダンスよりも高く設定する
必要があるが、ａ−ＳｉのＴＦＴを用いる場合、電子移
動度が低いためこの放電用ＴＦＴの占有面積が非常に大
きくなるという問題がある。この素子領域面積の大きさ
は表示装置の外形にも影響を及ぼし、また配線間のショ
ート欠陥を発生させやすくなり、歩留まりを低下させる
という問題があった。
は放電用のＴＦＴのインピーダンスを十分低くし、かつ
ドライバＩＣの出力インピーダンスよりも高く設定する
必要があるが、ａ−ＳｉのＴＦＴを用いる場合、電子移
動度が低いためこの放電用ＴＦＴの占有面積が非常に大
きくなるという問題がある。この素子領域面積の大きさ
は表示装置の外形にも影響を及ぼし、また配線間のショ
ート欠陥を発生させやすくなり、歩留まりを低下させる
という問題があった。
【００１２】
【発明が解決しようとする課題】このように、従来の液
晶表示装置においては、その製造工程中で発生する静電
気に対するＴＦＴ特性の劣化対策が不十分であるため
に、静電気による線欠陥が発生しやすいという問題があ
った。また、この問題は表示装置に限らず、スイッチン
グ素子としてＴＦＴを用いた各種の表示装置について同
様に言えることである。
晶表示装置においては、その製造工程中で発生する静電
気に対するＴＦＴ特性の劣化対策が不十分であるため
に、静電気による線欠陥が発生しやすいという問題があ
った。また、この問題は表示装置に限らず、スイッチン
グ素子としてＴＦＴを用いた各種の表示装置について同
様に言えることである。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、静電気による放電回路
素子の破壊を防止することができ、かつ十分な放電能力
を持つ放電回路を有した表示装置を提供することにあ
る。
ので、その目的とするところは、静電気による放電回路
素子の破壊を防止することができ、かつ十分な放電能力
を持つ放電回路を有した表示装置を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明の骨子は、アドレ
ス線及びデータ線と短絡用外周配線間を結ぶ放電回路に
おいて、静電気による破壊が発生しにくい構成のＴＦＴ
放電回路を用いることにある。
ス線及びデータ線と短絡用外周配線間を結ぶ放電回路に
おいて、静電気による破壊が発生しにくい構成のＴＦＴ
放電回路を用いることにある。
【００１５】即ち本発明は、マトリックス配置された画
素電極にそれぞれ接続されたスイッチング用薄膜トラン
ジスタ，スイッチング用薄膜トランジスタを制御する複
数本のアドレス線及びこれに直交する複数本のデータ線
が設けられた表示領域と、表示領域を囲むように設けら
れた短絡用外周配線と、外周配線とアドレス線及びデー
タ線との間にそれぞれ接続された放電用薄膜トランジス
タとを備えた表示装置において、各々の放電用薄膜トラ
ンジスタのゲートに第１及び第２の充電用薄膜トランジ
スタをそれぞれ接続し、第１の充電用薄膜トランジスタ
のゲート，ソースを放電用薄膜トランジスタのソースに
接続し、第２の充電用薄膜トランジスタゲート，ソース
を放電用薄膜トランジスタのドレインに接続するように
したものである。
素電極にそれぞれ接続されたスイッチング用薄膜トラン
ジスタ，スイッチング用薄膜トランジスタを制御する複
数本のアドレス線及びこれに直交する複数本のデータ線
が設けられた表示領域と、表示領域を囲むように設けら
れた短絡用外周配線と、外周配線とアドレス線及びデー
タ線との間にそれぞれ接続された放電用薄膜トランジス
タとを備えた表示装置において、各々の放電用薄膜トラ
ンジスタのゲートに第１及び第２の充電用薄膜トランジ
スタをそれぞれ接続し、第１の充電用薄膜トランジスタ
のゲート，ソースを放電用薄膜トランジスタのソースに
接続し、第２の充電用薄膜トランジスタゲート，ソース
を放電用薄膜トランジスタのドレインに接続するように
したものである。
【００１６】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１の充電用薄膜トランジスタのゲートとソース間
にゲート、ソースが共通接続された第３の充電用薄膜ト
ランジスタを配置し、第２の充電用薄膜トランジスタの
ゲートとソース間にゲート、ソースが共通接続された第
４の充電用薄膜トランジスタを配置すること。 (2) 放電用薄膜トランジスタ，第１及び第２の充電用薄
膜トランジスタからなる放電回路を２つ直列に接続する
こと。 (3) 充電用薄膜トランジスタの代わりに、抵抗素子又は
容量素子を用いること。
は、次のものがあげられる。 (1) 第１の充電用薄膜トランジスタのゲートとソース間
にゲート、ソースが共通接続された第３の充電用薄膜ト
ランジスタを配置し、第２の充電用薄膜トランジスタの
ゲートとソース間にゲート、ソースが共通接続された第
４の充電用薄膜トランジスタを配置すること。 (2) 放電用薄膜トランジスタ，第１及び第２の充電用薄
膜トランジスタからなる放電回路を２つ直列に接続する
こと。 (3) 充電用薄膜トランジスタの代わりに、抵抗素子又は
容量素子を用いること。
【００１７】
【作用】本発明の構成では、アドレス線及びデータ線を
放電用薄膜トランジスタを介して短絡用外周配線に接続
しているため、正負どちらの電荷がアドレス線又はデー
タ線に帯電しても、放電用薄膜トランジスタのゲート電
極にしきい値以上の電圧が印加されると、放電用薄膜ト
ランジスタがオンになり、短絡用外周配線に電荷を流し
放電させることができる。放電用薄膜トランジスタのゲ
ート電極には充電用薄膜トランジスタを介して静電気が
印加されるため、高電圧の静電気が直接加わることがな
く、放電用薄膜トランジスタ及びこのゲート電極に接続
された充電用薄膜トランジスタが同時に破壊されること
はない。従って、アドレス線或いはデータ線と短絡用外
周配線間が電気的にショートすることがないため、ドラ
イバＩＣの出力信号を正常に印加することができる。
放電用薄膜トランジスタを介して短絡用外周配線に接続
しているため、正負どちらの電荷がアドレス線又はデー
タ線に帯電しても、放電用薄膜トランジスタのゲート電
極にしきい値以上の電圧が印加されると、放電用薄膜ト
ランジスタがオンになり、短絡用外周配線に電荷を流し
放電させることができる。放電用薄膜トランジスタのゲ
ート電極には充電用薄膜トランジスタを介して静電気が
印加されるため、高電圧の静電気が直接加わることがな
く、放電用薄膜トランジスタ及びこのゲート電極に接続
された充電用薄膜トランジスタが同時に破壊されること
はない。従って、アドレス線或いはデータ線と短絡用外
周配線間が電気的にショートすることがないため、ドラ
イバＩＣの出力信号を正常に印加することができる。
【００１８】また、１本のアドレス線又はデータ線に対
して面積の大きな放電用薄膜トランジスタは１つで済む
ため、従来２個必要としていたのに比して放電回路部の
面積縮小をはかることができる。なお、充電用薄膜トラ
ンジスタが新たに必要であるが、この充電用薄膜トラン
ジスタは面積が小さくてよいので、これによる面積増大
は殆ど問題とならない。
して面積の大きな放電用薄膜トランジスタは１つで済む
ため、従来２個必要としていたのに比して放電回路部の
面積縮小をはかることができる。なお、充電用薄膜トラ
ンジスタが新たに必要であるが、この充電用薄膜トラン
ジスタは面積が小さくてよいので、これによる面積増大
は殆ど問題とならない。
【００１９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わる液
晶表示装置の概略構成を示す平面図である。ＴＦＴを含
む画素電極がマトリックス状に配列されたＴＦＴアレイ
基板１と、カラーフィルタが形成された対向基板２との
間に、図示しない液晶層が封入されている。
する。 （実施例１）図１は、本発明の第１の実施例に係わる液
晶表示装置の概略構成を示す平面図である。ＴＦＴを含
む画素電極がマトリックス状に配列されたＴＦＴアレイ
基板１と、カラーフィルタが形成された対向基板２との
間に、図示しない液晶層が封入されている。
【００２０】アレイ基板１にはＴＦＴを制御する電気信
号を伝えるためのゲート電極配線（アドレス線）３が複
数本平行配置されている。さらに、アドレス線３と平行
に複数本のデータ線４が配置されており、データ線４は
ＴＦＴを介して画素電極に接続されている。アレイ基板
１の周辺部にはアドレス線３に接続されて外部から電気
信号を受けとるための電気端子５と、データ線４に接続
されて外部から電気信号を受けとるための電気端子６と
が設けられている。
号を伝えるためのゲート電極配線（アドレス線）３が複
数本平行配置されている。さらに、アドレス線３と平行
に複数本のデータ線４が配置されており、データ線４は
ＴＦＴを介して画素電極に接続されている。アレイ基板
１の周辺部にはアドレス線３に接続されて外部から電気
信号を受けとるための電気端子５と、データ線４に接続
されて外部から電気信号を受けとるための電気端子６と
が設けられている。
【００２１】ＴＦＴアレイ基板１の表示領域の外周に
は、静電気を放電するときに用いる短絡用外周配線１０
が設けられている。そして、外周配線１０とアドレス線
３との間に放電回路１３が設けられ、外周配線１０とデ
ータ線４との間に放電回路１４が設けられている。
は、静電気を放電するときに用いる短絡用外周配線１０
が設けられている。そして、外周配線１０とアドレス線
３との間に放電回路１３が設けられ、外周配線１０とデ
ータ線４との間に放電回路１４が設けられている。
【００２２】放電回路１３，１４はいずれも同じ構成で
あり、次のように構成されている。図２は図１の放電回
路１３に対応するもので、アドレス線３と短絡用外周配
線１０との間に放電用の薄膜トランジスタ（ＴＦＴ）２
１が設けられている。ＴＦＴ２１のゲート電極は、制御
用としての充電用薄膜トランジスタ（ＴＦＴ）２２，２
３のドレインに接続されており、第１の充電用ＴＦＴ２
２のゲート，ソースは外周配線１０に接続され、第２の
充電用ＴＦＴ２３のゲート，ソースはアドレス線３に接
続されている。
あり、次のように構成されている。図２は図１の放電回
路１３に対応するもので、アドレス線３と短絡用外周配
線１０との間に放電用の薄膜トランジスタ（ＴＦＴ）２
１が設けられている。ＴＦＴ２１のゲート電極は、制御
用としての充電用薄膜トランジスタ（ＴＦＴ）２２，２
３のドレインに接続されており、第１の充電用ＴＦＴ２
２のゲート，ソースは外周配線１０に接続され、第２の
充電用ＴＦＴ２３のゲート，ソースはアドレス線３に接
続されている。
【００２３】薄膜トランジスタはいずれもゲート電極下
置きの逆スタッガー型で、放電用ＴＦＴ２１は、チャネ
ル長１２μｍ，チャネル幅２０００μｍであり、放電用
ＴＦＴ２１のゲート電位を制御する充電用ＴＦＴ２２，
２３は、共にチャネル長１２μｍ，チャネル幅１００μ
ｍである。放電用ＴＦＴ２１のオン抵抗はゲート電圧２
０Ｖのとき約１００ｋΩであり、この値はドライバＩＣ
の出力インピーダンス２ｋΩに比べ十分大きいため、通
常の表示動作には全く影響しない。
置きの逆スタッガー型で、放電用ＴＦＴ２１は、チャネ
ル長１２μｍ，チャネル幅２０００μｍであり、放電用
ＴＦＴ２１のゲート電位を制御する充電用ＴＦＴ２２，
２３は、共にチャネル長１２μｍ，チャネル幅１００μ
ｍである。放電用ＴＦＴ２１のオン抵抗はゲート電圧２
０Ｖのとき約１００ｋΩであり、この値はドライバＩＣ
の出力インピーダンス２ｋΩに比べ十分大きいため、通
常の表示動作には全く影響しない。
【００２４】なお、図２において、２１ａ，２１ｂは放
電用ＴＦＴ２１のチャネル容量、２２ａ，２２ｂは充電
用ＴＦＴ２２のチャネル容量、２３ａ，２３ｂは充電用
ＴＦＴ２３のチャネル容量を示している。
電用ＴＦＴ２１のチャネル容量、２２ａ，２２ｂは充電
用ＴＦＴ２２のチャネル容量、２３ａ，２３ｂは充電用
ＴＦＴ２３のチャネル容量を示している。
【００２５】ＴＦＴアレイ基板の静電気帯電による破壊
には２種類がある。一つは気流との摩擦などによる帯電
がアレイ基板内で不均一に起こり、この結果アレイ基板
の面内で放電破壊するタイプであり、もう一つのタイプ
は、アレイ基板外の物体との間で放電破壊するものであ
る。特に、後者のタイプでは瞬間的に大きな電圧が加わ
ることになり、従来構成の放電回路では放電用のＴＦＴ
のゲートとソース・ドレイン間のゲート絶縁膜が破壊し
てしまい、この結果配線電極と短絡用外周配線がショー
トしてしまい、ドライバＩＣの信号電圧を配線電極に正
常に加えることができず欠陥表示となっていた。
には２種類がある。一つは気流との摩擦などによる帯電
がアレイ基板内で不均一に起こり、この結果アレイ基板
の面内で放電破壊するタイプであり、もう一つのタイプ
は、アレイ基板外の物体との間で放電破壊するものであ
る。特に、後者のタイプでは瞬間的に大きな電圧が加わ
ることになり、従来構成の放電回路では放電用のＴＦＴ
のゲートとソース・ドレイン間のゲート絶縁膜が破壊し
てしまい、この結果配線電極と短絡用外周配線がショー
トしてしまい、ドライバＩＣの信号電圧を配線電極に正
常に加えることができず欠陥表示となっていた。
【００２６】図２に示す実施例の放電回路では、短絡線
１０とアドレス線３間に印加された静電気による電圧
は、まずＴＦＴ２２と２３のチャネル容量２２ｂと２３
ａ、及びＴＦＴ２１のチャネル容量２１ａと２１ｂに加
わるため、放電用のＴＦＴ２１のゲート絶縁膜には半分
の電圧しか印加されない。ここで、例えば外周配線１０
の電位がアドレス線３の電位よりも高いとすると、ＴＦ
Ｔ２２はオン状態となり放電用ＴＦＴ２１のゲート電極
容量を短絡配線の電位まで充電する。このとき、ＴＦＴ
２３はオフ状態である。ＴＦＴ２１はオン状態となるた
め、アドレス線３に帯電した電荷はＴＦＴ２１を通し
て、外周配線１０に放電される。
１０とアドレス線３間に印加された静電気による電圧
は、まずＴＦＴ２２と２３のチャネル容量２２ｂと２３
ａ、及びＴＦＴ２１のチャネル容量２１ａと２１ｂに加
わるため、放電用のＴＦＴ２１のゲート絶縁膜には半分
の電圧しか印加されない。ここで、例えば外周配線１０
の電位がアドレス線３の電位よりも高いとすると、ＴＦ
Ｔ２２はオン状態となり放電用ＴＦＴ２１のゲート電極
容量を短絡配線の電位まで充電する。このとき、ＴＦＴ
２３はオフ状態である。ＴＦＴ２１はオン状態となるた
め、アドレス線３に帯電した電荷はＴＦＴ２１を通し
て、外周配線１０に放電される。
【００２７】ここで、静電気の電位が非常に高く、例え
ばＴＦＴ２２のチャネル容量２２ｂが破壊されたとす
る。このとき、外周配線１０の電位は直接放電用ＴＦＴ
２１のゲート電極に印加されるため、ＴＦＴ２１はオン
状態となり帯電電荷を放電することができる。次に、放
電用ＴＦＴ２１のゲート絶縁膜容量２１ｂが破壊された
ときは、ＴＦＴ２１のゲート電極に直接短絡配線の電位
が印加されるため、ＴＦＴ２２はオン状態となり帯電電
荷を放電できる。２つのＴＦＴ２１及び２２のゲート絶
縁膜容量２１ｂ及び２２ｂが同時に破壊されることは殆
どなく、図２に示す放電回路が瞬時に印加される静電気
に非常に強いことが実験的に判明した。
ばＴＦＴ２２のチャネル容量２２ｂが破壊されたとす
る。このとき、外周配線１０の電位は直接放電用ＴＦＴ
２１のゲート電極に印加されるため、ＴＦＴ２１はオン
状態となり帯電電荷を放電することができる。次に、放
電用ＴＦＴ２１のゲート絶縁膜容量２１ｂが破壊された
ときは、ＴＦＴ２１のゲート電極に直接短絡配線の電位
が印加されるため、ＴＦＴ２２はオン状態となり帯電電
荷を放電できる。２つのＴＦＴ２１及び２２のゲート絶
縁膜容量２１ｂ及び２２ｂが同時に破壊されることは殆
どなく、図２に示す放電回路が瞬時に印加される静電気
に非常に強いことが実験的に判明した。
【００２８】このように本実施例によれば、短絡用外周
配線１０とアドレス配線３及びデータ線４との間に放電
用ＴＦＴ２１をそれぞれ接続し、放電用ＴＦＴ２１のゲ
ートとソース及びドレインとの間に充電用ＴＦＴ２２，
２３をそれぞれ接続しているので、アドレス線３又はデ
ータ線４に正負いずれの電荷が帯電しても放電用ＴＦＴ
２１がオンとなり、スイッチング用のＴＦＴの破壊を未
然に防止することができる。
配線１０とアドレス配線３及びデータ線４との間に放電
用ＴＦＴ２１をそれぞれ接続し、放電用ＴＦＴ２１のゲ
ートとソース及びドレインとの間に充電用ＴＦＴ２２，
２３をそれぞれ接続しているので、アドレス線３又はデ
ータ線４に正負いずれの電荷が帯電しても放電用ＴＦＴ
２１がオンとなり、スイッチング用のＴＦＴの破壊を未
然に防止することができる。
【００２９】そしてこの場合、放電用ＴＦＴ２１のゲー
ト電極には充電用ＴＦＴ２２，２３を介して静電気が印
加されるため、高電圧の静電気が直接加わることがな
く、放電用ＴＦＴ２１及びそのゲート電極に接続された
充電用ＴＦＴ２２，２３が同時に破壊されることはな
い。従って、アドレス線３或いはデータ線４と短絡用外
周配線１０間が電気的にショートすることがないため、
ドライバＩＣの出力信号を正常に印加することができ
る。
ト電極には充電用ＴＦＴ２２，２３を介して静電気が印
加されるため、高電圧の静電気が直接加わることがな
く、放電用ＴＦＴ２１及びそのゲート電極に接続された
充電用ＴＦＴ２２，２３が同時に破壊されることはな
い。従って、アドレス線３或いはデータ線４と短絡用外
周配線１０間が電気的にショートすることがないため、
ドライバＩＣの出力信号を正常に印加することができ
る。
【００３０】また、図８の従来構成と比較して分かるよ
うに本実施例では、１本のアドレス線３又はデータ線４
に対して充電用ＴＦＴ２２，２３が新たに必要である
が、放電用ＴＦＴ２１は１個で済むことになにる。充電
用ＴＦＴ２２，２３はその面積が極めて小さいため、面
積の大きな放電用ＴＦＴ２１が１個少なくなることによ
り、放電回路の面積が縮小できる利点もある。 （実施例２）図３は、本発明の第２の実施例に係わる液
晶表示装置の要部構成（放電回路部構成）を示す回路図
である。なお、図２と同一部分には同一符号を付して、
その詳しい説明は省略する。
うに本実施例では、１本のアドレス線３又はデータ線４
に対して充電用ＴＦＴ２２，２３が新たに必要である
が、放電用ＴＦＴ２１は１個で済むことになにる。充電
用ＴＦＴ２２，２３はその面積が極めて小さいため、面
積の大きな放電用ＴＦＴ２１が１個少なくなることによ
り、放電回路の面積が縮小できる利点もある。 （実施例２）図３は、本発明の第２の実施例に係わる液
晶表示装置の要部構成（放電回路部構成）を示す回路図
である。なお、図２と同一部分には同一符号を付して、
その詳しい説明は省略する。
【００３１】本実施例における放電回路は、図２におけ
る実施例の第１の充電用ＴＦＴ２２のゲート電極に第３
の充電用ＴＦＴ２４が、そして第２の充電用ＴＦＴ２３
のゲートに第４の充電用ＴＦＴ２５が接続されている。
これらのＴＦＴ２４，２５もＴＦＴ２２，２３と同様に
ゲートとソースが共通接続されている。
る実施例の第１の充電用ＴＦＴ２２のゲート電極に第３
の充電用ＴＦＴ２４が、そして第２の充電用ＴＦＴ２３
のゲートに第４の充電用ＴＦＴ２５が接続されている。
これらのＴＦＴ２４，２５もＴＦＴ２２，２３と同様に
ゲートとソースが共通接続されている。
【００３２】アドレス線３に正の静電気による高電位が
発生したとする。この場合、まずＴＦＴ２５がオン状態
となりＴＦＴ２３のゲート電極に正の高電圧が印加され
る。これにより、ＴＦＴ２３もオン状態となり放電用の
ＴＦＴ２１のゲート電極にも正の高電圧が印加されて、
ＴＦＴ２１がオン状態となり、アドレス線３の静電気が
ＴＦＴ２１を介して周辺短絡配線１へ放電される。アド
レス線３に負の静電気が発生した場合は、ＴＦＴ２４，
ＴＦＴ２２がオン状態となり、放電用のＴＦＴ２１をオ
ン状態として静電気の放電が行われる。
発生したとする。この場合、まずＴＦＴ２５がオン状態
となりＴＦＴ２３のゲート電極に正の高電圧が印加され
る。これにより、ＴＦＴ２３もオン状態となり放電用の
ＴＦＴ２１のゲート電極にも正の高電圧が印加されて、
ＴＦＴ２１がオン状態となり、アドレス線３の静電気が
ＴＦＴ２１を介して周辺短絡配線１へ放電される。アド
レス線３に負の静電気が発生した場合は、ＴＦＴ２４，
ＴＦＴ２２がオン状態となり、放電用のＴＦＴ２１をオ
ン状態として静電気の放電が行われる。
【００３３】本実施例では、各ゲート絶縁膜に加わる静
電気による電圧は３つのＴＦＴにより分割されるため図
２の実施例よりも小さくなり、ＴＦＴが破壊される割合
は大幅に改善される。１つのＴＦＴが破壊されても他に
２つのＴＦＴが残るため、それ以後の製造工程中での更
なる静電気発生によるＴＦＴの破壊に対しても放電効果
を維持できる特徴がある。 （実施例３）図４（ａ）（ｂ）は、本発明の第３の実施
例に係わる液晶表示装置の要部構成（放電回路部構成）
を示す回路図である。なお、図２と同一部分には同一符
号を付して、その詳しい説明は省略する。
電気による電圧は３つのＴＦＴにより分割されるため図
２の実施例よりも小さくなり、ＴＦＴが破壊される割合
は大幅に改善される。１つのＴＦＴが破壊されても他に
２つのＴＦＴが残るため、それ以後の製造工程中での更
なる静電気発生によるＴＦＴの破壊に対しても放電効果
を維持できる特徴がある。 （実施例３）図４（ａ）（ｂ）は、本発明の第３の実施
例に係わる液晶表示装置の要部構成（放電回路部構成）
を示す回路図である。なお、図２と同一部分には同一符
号を付して、その詳しい説明は省略する。
【００３４】図４（ａ）に示す本実施例の放電回路は、
図２に示す放電回路を直列に接続したものである。即
ち、放電用ＴＦＴ２１及び充電用ＴＦＴ２２，２３から
なる放電回路と、放電用ＴＦＴ３１及び充電用ＴＦＴ３
２，３３からなる放電回路とが直列に接続されている。
図２に示す放電回路を直列に接続したものである。即
ち、放電用ＴＦＴ２１及び充電用ＴＦＴ２２，２３から
なる放電回路と、放電用ＴＦＴ３１及び充電用ＴＦＴ３
２，３３からなる放電回路とが直列に接続されている。
【００３５】図２の実施例では放電用のＴＦＴ２１がパ
ターン形成時などにソース・ドレイン電極間がショート
不良を生じた場合には、アドレス線３が短絡線１０にシ
ョートしているために正常の動作ができなくなり線欠陥
を生じる。本実施例は、このような放電回路を設けたた
めに発生するショート不良に対する冗長回路であり、Ｔ
ＦＴ２１又はＴＦＴ３１のいずれかがショート不良を生
じても、表示欠陥を生じることなく、かつ静電気を放電
することができる。
ターン形成時などにソース・ドレイン電極間がショート
不良を生じた場合には、アドレス線３が短絡線１０にシ
ョートしているために正常の動作ができなくなり線欠陥
を生じる。本実施例は、このような放電回路を設けたた
めに発生するショート不良に対する冗長回路であり、Ｔ
ＦＴ２１又はＴＦＴ３１のいずれかがショート不良を生
じても、表示欠陥を生じることなく、かつ静電気を放電
することができる。
【００３６】図４（ｂ）に示す別の実施例においても、
図４（ａ）と同様な効果を得ることができる。 （実施例４）図５は、本発明の第４の実施例に係わる液
晶表示装置での放電回路の配置例を示す図である。図中
の○印１３，１４が放電回路に相当し、短絡用外周配線
１０とアドレス線３及びデータ線４との間に配置され
る。放電回路４２ａ，４２ｂ，４２ｃは、短絡用外周配
線１０と対向基板２のカラーフィルタ上に設けられた対
向透明電極の端子４４ａ，４４ｂ，４４ｃとの間に設け
られている。これらの端子４４ａ〜４４ｃは、液晶層の
一方の電位（対向電位）を加えるために設けられたもの
である。
図４（ａ）と同様な効果を得ることができる。 （実施例４）図５は、本発明の第４の実施例に係わる液
晶表示装置での放電回路の配置例を示す図である。図中
の○印１３，１４が放電回路に相当し、短絡用外周配線
１０とアドレス線３及びデータ線４との間に配置され
る。放電回路４２ａ，４２ｂ，４２ｃは、短絡用外周配
線１０と対向基板２のカラーフィルタ上に設けられた対
向透明電極の端子４４ａ，４４ｂ，４４ｃとの間に設け
られている。これらの端子４４ａ〜４４ｃは、液晶層の
一方の電位（対向電位）を加えるために設けられたもの
である。
【００３７】アレイ基板１の周辺には、配線４３ａ，４
３ｂ，４３ｃを介して対向電極と電気的に接続された電
極領域４１ａ，４１ｂ，４１ｃが設けられている。これ
らの端子はアレイ基板１の製造中にハンドリングする必
要があるときにまず触れる部分であり、ハンドリング時
の静電気を容量の大きな対向基板２側にまず放電するこ
とにより、アレイ基板１上の特定の配線に沿ったＴＦＴ
が劣化するのを防止するのに有効である。
３ｂ，４３ｃを介して対向電極と電気的に接続された電
極領域４１ａ，４１ｂ，４１ｃが設けられている。これ
らの端子はアレイ基板１の製造中にハンドリングする必
要があるときにまず触れる部分であり、ハンドリング時
の静電気を容量の大きな対向基板２側にまず放電するこ
とにより、アレイ基板１上の特定の配線に沿ったＴＦＴ
が劣化するのを防止するのに有効である。
【００３８】なお、本発明は上述した各実施例に限定さ
れるものではない。例えば、放電用ＴＦＴのゲート電極
の電位をコントロールする充電用ＴＦＴ２２，２３の代
わりに、図６（ａ）に示すように抵抗素子６１，６２を
用いてもよいし、さらに図６（ｂ）に示すように容量素
子６３，６４を用いることもできる。要するに、放電用
ＴＦＴ２１を１つにすることにより限られたスペースに
放電効果の高いオン抵抗の小さな放電用ＴＦＴを実現す
ることができる。これは、制御用ＴＦＴは放電用ＴＦＴ
の１／１０程度以下の大きさでも十分機能を果たすこと
ができるからである。
れるものではない。例えば、放電用ＴＦＴのゲート電極
の電位をコントロールする充電用ＴＦＴ２２，２３の代
わりに、図６（ａ）に示すように抵抗素子６１，６２を
用いてもよいし、さらに図６（ｂ）に示すように容量素
子６３，６４を用いることもできる。要するに、放電用
ＴＦＴ２１を１つにすることにより限られたスペースに
放電効果の高いオン抵抗の小さな放電用ＴＦＴを実現す
ることができる。これは、制御用ＴＦＴは放電用ＴＦＴ
の１／１０程度以下の大きさでも十分機能を果たすこと
ができるからである。
【００３９】また、図３に示す実施例のように、複数の
制御用ＴＦＴを設ける場合は、ＴＦＴ２４，２５を抵抗
素子や容量素子に置き換えてもよい。さらに、放電用Ｔ
ＦＴの設計値は、通常の動作時に誤動作しないような抵
抗値に設定する。即ち、液晶表示装置の動作状態におい
て、アドレス線３やデータ線４を駆動するドライバＩＣ
の出力抵抗値よりも１桁以上大きな値となるように設定
する。
制御用ＴＦＴを設ける場合は、ＴＦＴ２４，２５を抵抗
素子や容量素子に置き換えてもよい。さらに、放電用Ｔ
ＦＴの設計値は、通常の動作時に誤動作しないような抵
抗値に設定する。即ち、液晶表示装置の動作状態におい
て、アドレス線３やデータ線４を駆動するドライバＩＣ
の出力抵抗値よりも１桁以上大きな値となるように設定
する。
【００４０】また、実施例では短絡用外周配線１０を対
向基板２よりも外側に設けたが、対向基板２の内側領域
に対向するアレイ基板１上に設け、直接外気に晒されな
いように設置すると、信頼性をより向上させることがで
きる。
向基板２よりも外側に設けたが、対向基板２の内側領域
に対向するアレイ基板１上に設け、直接外気に晒されな
いように設置すると、信頼性をより向上させることがで
きる。
【００４１】また、実施例では液晶表示装置を例に説明
したが、スイッチング素子としてＴＦＴを用いアドレス
線とデータ線を備えた各種の表示装置に適用することが
できる。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
したが、スイッチング素子としてＴＦＴを用いアドレス
線とデータ線を備えた各種の表示装置に適用することが
できる。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
【００４２】
【発明の効果】以上詳述したように本発明によれば、ア
ドレス線及びデータ線をＴＦＴを用いた放電回路で短絡
用外周配線に接続しているため、製造工程中に発生する
静電気を放電することができスイッチング用ＴＦＴの劣
化を防止することができる。さらに、放電用のＴＦＴは
最小の１つでよいため、従来の複数個設けた方式の放電
用ＴＦＴに比べ、より低い放電抵抗やより少ない設置面
積などで実現でき、効果的な放電を行うことができる。
ドレス線及びデータ線をＴＦＴを用いた放電回路で短絡
用外周配線に接続しているため、製造工程中に発生する
静電気を放電することができスイッチング用ＴＦＴの劣
化を防止することができる。さらに、放電用のＴＦＴは
最小の１つでよいため、従来の複数個設けた方式の放電
用ＴＦＴに比べ、より低い放電抵抗やより少ない設置面
積などで実現でき、効果的な放電を行うことができる。
【図１】第１の実施例に係わる液晶表示装置の概略構成
を示す平面図。
を示す平面図。
【図２】第１の実施例に用いた放電回路を示す回路構成
図。
図。
【図３】第２の実施例に係わる液晶表示装置の要部構成
を示す回路構成図。
を示す回路構成図。
【図４】第３の実施例に係わる液晶表示装置の要部構成
を示す回路構成図。
を示す回路構成図。
【図５】第４の実施例に係わる液晶表示装置の放電回路
の配置例を示す平面図。
の配置例を示す平面図。
【図６】本発明の変形例を示す回路構成図。
【図７】従来の液晶表示装置を示す平面図。
【図８】従来の放電回路の一例を示す回路構成図。
１…ＴＦＴアレイ基板 ２…対向基板 ３…アドレス線 ４…データ線 ５，６…電気端子 １０…短絡用外周配線 １３，１４…放電回路 ２１，３１…放電用ＴＦＴ ２２，３２…第１の充電用ＴＦＴ ２３，３３…第２の充電用ＴＦＴ ２４…第３の充電用ＴＦＴ ２５…第４の充電用ＴＦＴ ４１ａ，４１ｂ，４１ｃ…電極領域 ４２ａ，４２ｂ，４２ｃ…放電回路 ４３ａ，４３ｂ，４３ｃ…配線 ４４ａ，４４ｂ，４４ｃ…対向透明電極の端子 ６１，６２…抵抗素子 ６３，６４…容量素子
Claims (1)
- 【請求項１】マトリックス配置された画素電極にそれぞ
れ接続されたスイッチング用薄膜トランジスタ，スイッ
チング用薄膜トランジスタを制御する複数本のアドレス
線及びこれに直交する複数本のデータ線が設けられた表
示領域と、この表示領域を囲むように設けられた短絡用
外周配線と、この外周配線と前記アドレス線及びデータ
線との間にそれぞれ接続された放電用薄膜トランジスタ
と、各々の放電用薄膜トランジスタのゲート電極にドレ
イン電極が接続されゲート及びソース電極が前記外周配
線に接続された第１の充電用薄膜トランジスタと、前記
放電用薄膜トランジスタのゲート電極にドレイン電極が
接続されゲート及びソース電極が前記アドレス線若しく
はデータ線に接続された第２の充電用薄膜トランジスタ
とを具備してなることを特徴とする表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20390293A JP3290772B2 (ja) | 1993-08-18 | 1993-08-18 | 表示装置 |
| KR1019940020203A KR0161050B1 (ko) | 1993-08-18 | 1994-08-17 | 박막 트랜지스터 보호 회로와 이것을 이용한 표시 장치 |
| US08/292,287 US5606340A (en) | 1993-08-18 | 1994-08-18 | Thin film transistor protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20390293A JP3290772B2 (ja) | 1993-08-18 | 1993-08-18 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0756191A true JPH0756191A (ja) | 1995-03-03 |
| JP3290772B2 JP3290772B2 (ja) | 2002-06-10 |
Family
ID=16481606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20390293A Expired - Fee Related JP3290772B2 (ja) | 1993-08-18 | 1993-08-18 | 表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5606340A (ja) |
| JP (1) | JP3290772B2 (ja) |
| KR (1) | KR0161050B1 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09152620A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 液晶表示素子 |
| JP2001318644A (ja) * | 2000-05-08 | 2001-11-16 | Toshiba Electronic Engineering Corp | 平面表示パネル |
| JP2005234492A (ja) * | 2004-02-23 | 2005-09-02 | Fujitsu Display Technologies Corp | 表示装置用基板、液晶表示パネル及び液晶表示装置並びにリペア用配線の欠陥検査方法 |
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