JPH0792448A - 液晶表示装置の入力保護回路 - Google Patents
液晶表示装置の入力保護回路Info
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- JPH0792448A JPH0792448A JP6088383A JP8838394A JPH0792448A JP H0792448 A JPH0792448 A JP H0792448A JP 6088383 A JP6088383 A JP 6088383A JP 8838394 A JP8838394 A JP 8838394A JP H0792448 A JPH0792448 A JP H0792448A
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Abstract
(57)【要約】
【目的】ＴＦＴなどで構成されるアクティブマトリック
ス表示装置において、静電気などによるアクティブマト
リックスを構成する素子の破壊を防止する。 【構成】表示領域の外周に導電線を配置し、該導電線と
走査電極との間にそー素領域とゲートを短絡させたＭＯ
Ｓ型トランジスタとゲートとドレイン領域短絡させたＭ
ＯＳ型トランジスタを直列に接続させる。 【効果】アクティブマトリックスの入力端子に静電気等
が入力しても、表示素子を破壊することがない。
ス表示装置において、静電気などによるアクティブマト
リックスを構成する素子の破壊を防止する。 【構成】表示領域の外周に導電線を配置し、該導電線と
走査電極との間にそー素領域とゲートを短絡させたＭＯ
Ｓ型トランジスタとゲートとドレイン領域短絡させたＭ
ＯＳ型トランジスタを直列に接続させる。 【効果】アクティブマトリックスの入力端子に静電気等
が入力しても、表示素子を破壊することがない。
Description
【０００１】
【産業上の利用分野】本発明はＴＦＴ（Thin Film Tr
s）などで構成されるアクティブマトリックスにおい
て、静電気などによる前記マトリックスを構成する素子
の破壊を防止するための保護回路に関する。
s）などで構成されるアクティブマトリックスにおい
て、静電気などによる前記マトリックスを構成する素子
の破壊を防止するための保護回路に関する。
【０００２】ＴＦＴは絶縁基坂上にトランジスタが形成
されるため、静電気やノイズなどによる素子破壊を防止
する保護回路を、前記絶縁基板上にモノリシックに形成
することが困難である。この理由は、ＴＦＴで構成され
る回路の端子から静電気などが入った時、電流を吸わす
べき共通の基坂がないことによる。また、単結晶シリコ
ン基板上に形成される通常のＩＣやＬＳＩで採用され、
技術的に完成度が高く、実績もある保護回路がＴＦＴで
は採用出来ないことも理由の１つである。従って本発明
の目的は、絶線基板上に形成されるＴＦＴなどで構成さ
れるアクティブマトリックスを、静電気などによる破壊
から守る保護回路を提供することである。 以下実施例
に沿って本発明の詳細を説明する。図１は従来のＴＦＴ
アクテイブマトリックスを示す。各Ｘライン（Ｘ1，Ｘ2
・・・Ｘn） は両端に外部回路と接続するための電極が
あり、前記両端の電極間では、図１で明らかなように各
ＴＦＴのゲートに接続されている。各Ｙライン（Ｙ１，
Ｙ…Ｙｍ）も両端には外部回路と接続するための電極が
あり、前記両端の電極間は図１で明らかなように各ＴＦ
Ｔのソースに接続されている。図１に示すようなアクテ
イブマトリツクスをパネルとして組み立てる工程などで
該アクテイブマトリツクスのＸ及びＹラインの端子から
静電気が入力することが多い。例えば図１のＸ1ライン
の左側端子から人体などの接触により静電気が入力した
とすると、該静電気はＸ1ラインの配線抵抗に応じて入
力波形を変化させながら、Ｔ11のゲートから順次Ｔ1mゲ
ートまで電圧が印加していく。前記静電気の入力電圧が
低い時には、Ｔ1mのゲートまで前記静電気波形が伝播し
た後では、Ｘ1 ライン全体かある電位になり、時間の
経過に伴い前記静電気は表面リークなどにより放電し、
前記電位は徐々に低下する。
されるため、静電気やノイズなどによる素子破壊を防止
する保護回路を、前記絶縁基板上にモノリシックに形成
することが困難である。この理由は、ＴＦＴで構成され
る回路の端子から静電気などが入った時、電流を吸わす
べき共通の基坂がないことによる。また、単結晶シリコ
ン基板上に形成される通常のＩＣやＬＳＩで採用され、
技術的に完成度が高く、実績もある保護回路がＴＦＴで
は採用出来ないことも理由の１つである。従って本発明
の目的は、絶線基板上に形成されるＴＦＴなどで構成さ
れるアクティブマトリックスを、静電気などによる破壊
から守る保護回路を提供することである。 以下実施例
に沿って本発明の詳細を説明する。図１は従来のＴＦＴ
アクテイブマトリックスを示す。各Ｘライン（Ｘ1，Ｘ2
・・・Ｘn） は両端に外部回路と接続するための電極が
あり、前記両端の電極間では、図１で明らかなように各
ＴＦＴのゲートに接続されている。各Ｙライン（Ｙ１，
Ｙ…Ｙｍ）も両端には外部回路と接続するための電極が
あり、前記両端の電極間は図１で明らかなように各ＴＦ
Ｔのソースに接続されている。図１に示すようなアクテ
イブマトリツクスをパネルとして組み立てる工程などで
該アクテイブマトリツクスのＸ及びＹラインの端子から
静電気が入力することが多い。例えば図１のＸ1ライン
の左側端子から人体などの接触により静電気が入力した
とすると、該静電気はＸ1ラインの配線抵抗に応じて入
力波形を変化させながら、Ｔ11のゲートから順次Ｔ1mゲ
ートまで電圧が印加していく。前記静電気の入力電圧が
低い時には、Ｔ1mのゲートまで前記静電気波形が伝播し
た後では、Ｘ1 ライン全体かある電位になり、時間の
経過に伴い前記静電気は表面リークなどにより放電し、
前記電位は徐々に低下する。
【０００３】静電気が入力しても、前記のような過程で
静電気が放電する時は、ＴＦＴは何らの損傷も受けな
い。
静電気が放電する時は、ＴＦＴは何らの損傷も受けな
い。
【０００４】しかし、前記Ｘ1 ラインの左端より入力し
た静電気の電圧が十分に高くＴＦＴのゲート破壊電圧を
越えた時には、Ｔ11のゲート部まで前記静電気が達した
とき、Ｔ11のゲート酸化膜を破壊することがある。この
ような場合はＴＦＴは回復不能な損傷を受ける。
た静電気の電圧が十分に高くＴＦＴのゲート破壊電圧を
越えた時には、Ｔ11のゲート部まで前記静電気が達した
とき、Ｔ11のゲート酸化膜を破壊することがある。この
ような場合はＴＦＴは回復不能な損傷を受ける。
【０００５】そこで本発明の目的は、アクテイブマトリ
ックスの端子に静電気が入力しても、ＴＦＴが破壊しな
いような保護回路を提供することである。本発明の実施
例を図２に示す。図２で明らかなように、本発明のポイ
ントはアクテイプマトリックスの外側に導電線が配線さ
れており（以下、配線Ａという）、該配線Ａと各Ｘ及び
Ｙラインとの間に２個のＭＯＳ型トランジスタがシリー
スに接続されていることである。前記２ケのＭＯＳ型ト
ランジスタはＴＸ11，ＴＸ12，・・・Ｔn1，ＴＸn2，Ｔ
Ｙ11，ＴＹ12，・・ＴＹm1，ＴＹm2で示す。Ｘラインに
接線される２個のＭＯＳ型トランジスタのうち、Ｘライ
ンに近い方のＭＯＳ型トランジスタ（ＴＸ11，ＴＸ21，
・・・ＴＸn1）のゲートは各Ｘラインに接続これ、同様
にＹラインに接続される２個のＭＯＳ型トランジスタの
うち、Ｙラインに近い方のＭＯＳ型トランジスタ(TY11,
TY21,・・・TYm1）のゲートは各Ｙラインに接続されて
いる。一方Ｘライン及びＹラインから違い方に接続され
ているＭＯＳ型トランジスタ（ＴＸ12,…ＴＸ12，TY12
・・・TYm2）のゲートはアクティブマトリックスの外側
に設けられた配線Ａに接続されている。従って本発明に
よる保護回路は、図２に示すように配線Ａと、該配線Ａ
とＸ乃至Ｙラインの間に挿入された２個のＭＯＳ型トラ
ンジスタから成っている。
ックスの端子に静電気が入力しても、ＴＦＴが破壊しな
いような保護回路を提供することである。本発明の実施
例を図２に示す。図２で明らかなように、本発明のポイ
ントはアクテイプマトリックスの外側に導電線が配線さ
れており（以下、配線Ａという）、該配線Ａと各Ｘ及び
Ｙラインとの間に２個のＭＯＳ型トランジスタがシリー
スに接続されていることである。前記２ケのＭＯＳ型ト
ランジスタはＴＸ11，ＴＸ12，・・・Ｔn1，ＴＸn2，Ｔ
Ｙ11，ＴＹ12，・・ＴＹm1，ＴＹm2で示す。Ｘラインに
接線される２個のＭＯＳ型トランジスタのうち、Ｘライ
ンに近い方のＭＯＳ型トランジスタ（ＴＸ11，ＴＸ21，
・・・ＴＸn1）のゲートは各Ｘラインに接続これ、同様
にＹラインに接続される２個のＭＯＳ型トランジスタの
うち、Ｙラインに近い方のＭＯＳ型トランジスタ(TY11,
TY21,・・・TYm1）のゲートは各Ｙラインに接続されて
いる。一方Ｘライン及びＹラインから違い方に接続され
ているＭＯＳ型トランジスタ（ＴＸ12,…ＴＸ12，TY12
・・・TYm2）のゲートはアクティブマトリックスの外側
に設けられた配線Ａに接続されている。従って本発明に
よる保護回路は、図２に示すように配線Ａと、該配線Ａ
とＸ乃至Ｙラインの間に挿入された２個のＭＯＳ型トラ
ンジスタから成っている。
【０００６】図２に示す本発明による保護回路を持った
アクテイブマトリックスが静電気に対して強くなる理由
は、入力した静電気が流れる電流パスを増やすことによ
り、アクティブマトリックスを構成するＴＦＴのゲート
に印加する実効電位が下がることによる。各Ｘ乃至Ｙラ
インに新らたに追加挿入された２固のＭＯＳ型トランジ
スタは、印加した静電気の正負に対応してどちらか一方
がＯＮし、他方はＯＦＦとなる。静電気の一部はＯＦＦ
したＭＯＳ型トランジスタのソース・ドレイン間のブレ
イクダウンにより配線Ａに流れる。図２のアクテイブマ
トリックスが組立工程の途上にある時は、配線Ａはフロ
ーティングとなっている。従って前記静電気が配線Ａに
流れる割合は、配線Ａのフローテイング電位と該配線の
容量によって決まる。
アクテイブマトリックスが静電気に対して強くなる理由
は、入力した静電気が流れる電流パスを増やすことによ
り、アクティブマトリックスを構成するＴＦＴのゲート
に印加する実効電位が下がることによる。各Ｘ乃至Ｙラ
インに新らたに追加挿入された２固のＭＯＳ型トランジ
スタは、印加した静電気の正負に対応してどちらか一方
がＯＮし、他方はＯＦＦとなる。静電気の一部はＯＦＦ
したＭＯＳ型トランジスタのソース・ドレイン間のブレ
イクダウンにより配線Ａに流れる。図２のアクテイブマ
トリックスが組立工程の途上にある時は、配線Ａはフロ
ーティングとなっている。従って前記静電気が配線Ａに
流れる割合は、配線Ａのフローテイング電位と該配線の
容量によって決まる。
【０００７】配線Ａの容量は大きい方が発電発による破
壊防止の効果が大きい。具体的には配線Ａの配線巾を大
きくしたり、図２に示した配線Ａはアクテイブマトリッ
クスの外周１／２に配線されているが、全外周に配線す
ることなどにより、配線Ａの面積をより大きくするとよ
い。アクテイブマトリックスが周辺回路などに接続され
て組み立てが完了した時は、配線ＡもＧＮＤ電位に接続
するとよい。この場合は静電気だけでなく、周辺回路を
通して入力するサージに対しても本発明の保護回路は役
立つ。
壊防止の効果が大きい。具体的には配線Ａの配線巾を大
きくしたり、図２に示した配線Ａはアクテイブマトリッ
クスの外周１／２に配線されているが、全外周に配線す
ることなどにより、配線Ａの面積をより大きくするとよ
い。アクテイブマトリックスが周辺回路などに接続され
て組み立てが完了した時は、配線ＡもＧＮＤ電位に接続
するとよい。この場合は静電気だけでなく、周辺回路を
通して入力するサージに対しても本発明の保護回路は役
立つ。
【０００８】各Ｘ乃至Ｙラインと配線Ａの間に挿入され
た２個のＭＯＳ型トランジスタの接続方法は、アクティ
ブマトリックスが正常に動作するためにも必要である。
アクテイブマトリックスの動作のためには、少なくと
も、Ｙラインの電位がＧＮＤ電位に対して正負の両方に
振れる必要がある。Ｘ、Ｙの両方の電位が正負に振れる
アクテイブマトリックスもある。前記２個のＭＯＳ型ト
ランジスタは、正常なＸ、Ｙの電位に対し、必ずどちら
か１つがＯＦＦとなり、Ｘ、Ｙの電位が確保されアクテ
イブマトリックスの動作が保償される。
た２個のＭＯＳ型トランジスタの接続方法は、アクティ
ブマトリックスが正常に動作するためにも必要である。
アクテイブマトリックスの動作のためには、少なくと
も、Ｙラインの電位がＧＮＤ電位に対して正負の両方に
振れる必要がある。Ｘ、Ｙの両方の電位が正負に振れる
アクテイブマトリックスもある。前記２個のＭＯＳ型ト
ランジスタは、正常なＸ、Ｙの電位に対し、必ずどちら
か１つがＯＦＦとなり、Ｘ、Ｙの電位が確保されアクテ
イブマトリックスの動作が保償される。
【０００９】図３は本発明による別の保護回路を示す。
図２に対し各ラインに抵抗（ＲＸ1,ＲＹ1） を追加挿入
したものである。前記抵抗は静電気などの印加波形をな
まらせる役目をし、素子破壊の防止がより効果的にな
る。保護回路としての基本動作は 図２での説明と同様
である。
図２に対し各ラインに抵抗（ＲＸ1,ＲＹ1） を追加挿入
したものである。前記抵抗は静電気などの印加波形をな
まらせる役目をし、素子破壊の防止がより効果的にな
る。保護回路としての基本動作は 図２での説明と同様
である。
【図１】従来のアクティブマトリックスを示す図。
【図２】本発明の第１の実施例を示す図。
【図３】本発明の第２の実施例を示す図。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】明細書
【発明の名称】液晶表示装置の入力保護回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＴＦＴ（Ｔｈｉｎ Ｆｉ
ｌｍ Ｔｒｓ）などで構成されるアクティブマトリック
スにおいて、静電気などによる前記マトリックスを構成
する素子の破壊を防止するための保護回路に関する。
ｌｍ Ｔｒｓ）などで構成されるアクティブマトリック
スにおいて、静電気などによる前記マトリックスを構成
する素子の破壊を防止するための保護回路に関する。
【０００２】
【従来の技術】ＴＦＴは絶縁基坂上にトランジスタが形
成されるため、静電気やノイズなどによる素子破壊を防
止する保護回路を、前記絶縁基板上にモノリシックに形
成することが困難である。この理由は、ＴＦＴで構成さ
れる回路の端子から静電気などが入った時、電流を吸わ
すべき共通の基坂がないことによる。また、単結晶シリ
コン基板上に形成される通常のＩＣやＬＳＩで採用さ
れ、技術的に完成度が高く、実績もある保護回路がＴＦ
Ｔでは採用出来ないことも理由の１つである。
成されるため、静電気やノイズなどによる素子破壊を防
止する保護回路を、前記絶縁基板上にモノリシックに形
成することが困難である。この理由は、ＴＦＴで構成さ
れる回路の端子から静電気などが入った時、電流を吸わ
すべき共通の基坂がないことによる。また、単結晶シリ
コン基板上に形成される通常のＩＣやＬＳＩで採用さ
れ、技術的に完成度が高く、実績もある保護回路がＴＦ
Ｔでは採用出来ないことも理由の１つである。
【０００３】
【発明が解決しようとする課題】従って本発明の目的
は、絶線基板上に形成されるＴＦＴなどで構成されるア
クティブマトリックスを、静電気などによる破壊から守
る保護回路を提供することである。
は、絶線基板上に形成されるＴＦＴなどで構成されるア
クティブマトリックスを、静電気などによる破壊から守
る保護回路を提供することである。
【０００４】
【課題を解決するための手段】本発明の液晶表示装置の
入力保護回路は、一対の絶縁基板間に液晶が封入され、
該基板の一方の基板上又は両方の基坂上に複数の走査電
極及び複数の信号電極がマトリクス状に形成され、各走
査電極と各信号電極との交点には画素電極が形成されて
なる液晶表示装置において、該画素電極は表示部を形成
し、該表示部の外周には電気的にフローティング状態で
ある導電線が配線され、該走査電極と該導電線の間には
ソース領域とゲートを短絡させたＭＯＳ型トランジスタ
と、ゲートとドレイン領域を短絡させたＭＯＳ型トラン
ジスタとが直列に接続されてなることを特徴とする。
入力保護回路は、一対の絶縁基板間に液晶が封入され、
該基板の一方の基板上又は両方の基坂上に複数の走査電
極及び複数の信号電極がマトリクス状に形成され、各走
査電極と各信号電極との交点には画素電極が形成されて
なる液晶表示装置において、該画素電極は表示部を形成
し、該表示部の外周には電気的にフローティング状態で
ある導電線が配線され、該走査電極と該導電線の間には
ソース領域とゲートを短絡させたＭＯＳ型トランジスタ
と、ゲートとドレイン領域を短絡させたＭＯＳ型トラン
ジスタとが直列に接続されてなることを特徴とする。
【０００５】
【作用】本発明によれば、アクティブマトリックス端子
に静電気等が入力した際、直列に接続されたソース領域
とゲートを短絡させたＭＯＳ型トランジスタと、ゲート
とドレイン領域を短絡させたＭＯＳ型トランジスタを介
して、静電気等が導電線に流し込まれるため、静電気等
によって素子破壊を起こすことがない。
に静電気等が入力した際、直列に接続されたソース領域
とゲートを短絡させたＭＯＳ型トランジスタと、ゲート
とドレイン領域を短絡させたＭＯＳ型トランジスタを介
して、静電気等が導電線に流し込まれるため、静電気等
によって素子破壊を起こすことがない。
【０００６】
【実施例】以下実施例に沿って本発明の詳細を説明す
る。図１は従来のＴＦＴアクテイブマトリックスを示
す。各Ｘライン（Ｘ１，Ｘ２・・・Ｘｎ） は両端に外
部回路と接続するための電極があり、前記両端の電極間
では、図１で明らかなように各ＴＦＴのゲートに接続さ
れている。各Ｙライン（Ｙ１，Ｙ…Ｙｍ）も両端には外
部回路と接続するための電極があり、前記両端の電極間
は図１で明らかなように各ＴＦＴのソースに接続されて
いる。図１に示すようなアクテイブマトリツクスをパネ
ルとして組み立てる工程などで該アクテイブマトリツク
スのＸ及びＹラインの端子から静電気が入力することが
多い。例えば図１のＸ１ラインの左側端子から人体など
の接触により静電気が入力したとすると、該静電気はＸ
１ラインの配線抵抗に応じて入力波形を変化させなが
ら、Ｔ１１のゲートから順次Ｔ１ｍゲートまで電圧が印
加していく。前記静電気の入力電圧が低い時には、Ｔ１
ｍのゲートまで前記静電気波形が伝播した後では、Ｘ１
ライン全体かある電位になり、時間の経過に伴い前記静
電気は表面リークなどにより放電し、前記電位は徐々に
低下する。
る。図１は従来のＴＦＴアクテイブマトリックスを示
す。各Ｘライン（Ｘ１，Ｘ２・・・Ｘｎ） は両端に外
部回路と接続するための電極があり、前記両端の電極間
では、図１で明らかなように各ＴＦＴのゲートに接続さ
れている。各Ｙライン（Ｙ１，Ｙ…Ｙｍ）も両端には外
部回路と接続するための電極があり、前記両端の電極間
は図１で明らかなように各ＴＦＴのソースに接続されて
いる。図１に示すようなアクテイブマトリツクスをパネ
ルとして組み立てる工程などで該アクテイブマトリツク
スのＸ及びＹラインの端子から静電気が入力することが
多い。例えば図１のＸ１ラインの左側端子から人体など
の接触により静電気が入力したとすると、該静電気はＸ
１ラインの配線抵抗に応じて入力波形を変化させなが
ら、Ｔ１１のゲートから順次Ｔ１ｍゲートまで電圧が印
加していく。前記静電気の入力電圧が低い時には、Ｔ１
ｍのゲートまで前記静電気波形が伝播した後では、Ｘ１
ライン全体かある電位になり、時間の経過に伴い前記静
電気は表面リークなどにより放電し、前記電位は徐々に
低下する。
【０００７】静電気が入力しても、前記のような過程で
静電気が放電する時は、ＴＦＴは何らの損傷も受けな
い。
静電気が放電する時は、ＴＦＴは何らの損傷も受けな
い。
【０００８】しかし、前記Ｘ１ラインの左端より入力し
た静電気の電圧が十分に高くＴＦＴのゲート破壊電圧を
越えた時には、Ｔ１１のゲート部まで前記静電気が達し
たとき、Ｔ１１のゲート酸化膜を破壊することがある。
このような場合はＴＦＴは回復不能な損傷を受ける。
た静電気の電圧が十分に高くＴＦＴのゲート破壊電圧を
越えた時には、Ｔ１１のゲート部まで前記静電気が達し
たとき、Ｔ１１のゲート酸化膜を破壊することがある。
このような場合はＴＦＴは回復不能な損傷を受ける。
【０００９】そこで本発明の目的は、アクテイブマトリ
ックスの端子に静電気が入力しても、ＴＦＴが破壊しな
いような保護回路を提供することである。本発明の実施
例を図２に示す。図２で明らかなように、本発明のポイ
ントはアクテイブマトリックスの外側に導電線が配線さ
れており（以下、配線Ａという）、該配線Ａと各Ｘ及び
Ｙラインとの間に２個のＭＯＳ型トランジスタがシリー
スに接続されていることである。前記２ケのＭＯＳ型ト
ランジスタはＴＸ１１，ＴＸ１２，・・・Ｔｎ１，ＴＸ
ｎ２，ＴＹ１１，ＴＹ１２，・・ＴＹｍ１，ＴＹｍ２で
示す。Ｘラインに接線される２個のＭＯＳ型トランジス
タのうち、Ｘラインに近い方のＭＯＳ型トランジスタ
（ＴＸ１１，ＴＸ２１，・・・ＴＸｎ１）のゲートは各
Ｘラインに接続これ、同様にＹラインに接続される２個
のＭＯＳ型トランジスタのうち、Ｙラインに近い方のＭ
ＯＳ型トランジスタ（ＴＹ１１，ＴＹ２１，・・・ＴＹ
ｍ１）のゲートは各Ｙラインに接続されている。一方Ｘ
ライン及びＹラインから違い方に接続されているＭＯＳ
型トランジスタ（ＴＸ１２，…ＴＸ１２，ＴＹ１２・・
・ＴＹｍ２）のゲートはアクティブマトリックスの外側
に設けられた配線Ａに接続されている。従って本発明に
よる保護回路は、図２に示すように配線Ａと、該配線Ａ
とＸ乃至Ｙラインの間に挿入された２個のＭＯＳ型トラ
ンジスタから成っている。
ックスの端子に静電気が入力しても、ＴＦＴが破壊しな
いような保護回路を提供することである。本発明の実施
例を図２に示す。図２で明らかなように、本発明のポイ
ントはアクテイブマトリックスの外側に導電線が配線さ
れており（以下、配線Ａという）、該配線Ａと各Ｘ及び
Ｙラインとの間に２個のＭＯＳ型トランジスタがシリー
スに接続されていることである。前記２ケのＭＯＳ型ト
ランジスタはＴＸ１１，ＴＸ１２，・・・Ｔｎ１，ＴＸ
ｎ２，ＴＹ１１，ＴＹ１２，・・ＴＹｍ１，ＴＹｍ２で
示す。Ｘラインに接線される２個のＭＯＳ型トランジス
タのうち、Ｘラインに近い方のＭＯＳ型トランジスタ
（ＴＸ１１，ＴＸ２１，・・・ＴＸｎ１）のゲートは各
Ｘラインに接続これ、同様にＹラインに接続される２個
のＭＯＳ型トランジスタのうち、Ｙラインに近い方のＭ
ＯＳ型トランジスタ（ＴＹ１１，ＴＹ２１，・・・ＴＹ
ｍ１）のゲートは各Ｙラインに接続されている。一方Ｘ
ライン及びＹラインから違い方に接続されているＭＯＳ
型トランジスタ（ＴＸ１２，…ＴＸ１２，ＴＹ１２・・
・ＴＹｍ２）のゲートはアクティブマトリックスの外側
に設けられた配線Ａに接続されている。従って本発明に
よる保護回路は、図２に示すように配線Ａと、該配線Ａ
とＸ乃至Ｙラインの間に挿入された２個のＭＯＳ型トラ
ンジスタから成っている。
【００１０】図２に示す本発明による保護回路を持った
アクテイブマトリックスが静電気に対して強くなる理由
は、入力した静電気が流れる電流パスを増やすことによ
り、アクティブマトリックスを構成するＴＦＴのゲート
に印加する実効電位が下がることによる。各Ｘ乃至Ｙラ
インに新らたに追加挿入された２固のＭＯＳ型トランジ
スタは、印加した静電気の正負に対応してどちらか一方
がＯＮし、他方はＯＦＦとなる。静電気の一部はＯＦＦ
したＭＯＳ型トランジスタのソース・ドレイン間のブレ
イクダウンにより配線Ａに流れる。図２のアクティブマ
トリックスが組立工程の途上にある時は、配線Ａはフロ
ーティングとなっている。従って前記静電気が配線Ａに
流れる割合は、配線Ａのフローテイング電位と該配線の
容量によって決まる。
アクテイブマトリックスが静電気に対して強くなる理由
は、入力した静電気が流れる電流パスを増やすことによ
り、アクティブマトリックスを構成するＴＦＴのゲート
に印加する実効電位が下がることによる。各Ｘ乃至Ｙラ
インに新らたに追加挿入された２固のＭＯＳ型トランジ
スタは、印加した静電気の正負に対応してどちらか一方
がＯＮし、他方はＯＦＦとなる。静電気の一部はＯＦＦ
したＭＯＳ型トランジスタのソース・ドレイン間のブレ
イクダウンにより配線Ａに流れる。図２のアクティブマ
トリックスが組立工程の途上にある時は、配線Ａはフロ
ーティングとなっている。従って前記静電気が配線Ａに
流れる割合は、配線Ａのフローテイング電位と該配線の
容量によって決まる。
【００１１】配線Ａの容量は大きい方が発電発による破
壊防止の効果が大きい。具体的には配線Ａの配線巾を大
きくしたり、図２に示した配線Ａはアクテイブマトリッ
クスの外周１／２に配線されているが、全外周に配線す
ることなどにより、配線Ａの面積をより大きくするとよ
い。アクテイブマトリックスが周辺回路などに接続され
て組み立てが完了した時は、配線ＡもＧＮＤ電位に接続
するとよい。この場合は静電気だけでなく、周辺回路を
通して入力するサージに対しても本発明の保護回路は役
立つ。
壊防止の効果が大きい。具体的には配線Ａの配線巾を大
きくしたり、図２に示した配線Ａはアクテイブマトリッ
クスの外周１／２に配線されているが、全外周に配線す
ることなどにより、配線Ａの面積をより大きくするとよ
い。アクテイブマトリックスが周辺回路などに接続され
て組み立てが完了した時は、配線ＡもＧＮＤ電位に接続
するとよい。この場合は静電気だけでなく、周辺回路を
通して入力するサージに対しても本発明の保護回路は役
立つ。
【００１２】各Ｘ乃至Ｙラインと配線Ａの間に挿入され
た２個のＭＯＳ型トランジスタの接続方法は、アクティ
ブマトリックスが正常に動作するためにも必要である。
アクテイブマトリックスの動作のためには、少なくと
も、Ｙラインの電位がＧＮＤ電位に対して正負の両方に
振れる必要がある。Ｘ、Ｙの両方の電位が正負に振れる
アクテイブマトリックスもある。前記２個のＭＯＳ型ト
ランジスタは、正常なＸ、Ｙの電位に対し、必ずどちら
か１つがＯＦＦとなリ、Ｘ、Ｙの電位が確保されアクテ
イブマトリックスの動作が保償される。
た２個のＭＯＳ型トランジスタの接続方法は、アクティ
ブマトリックスが正常に動作するためにも必要である。
アクテイブマトリックスの動作のためには、少なくと
も、Ｙラインの電位がＧＮＤ電位に対して正負の両方に
振れる必要がある。Ｘ、Ｙの両方の電位が正負に振れる
アクテイブマトリックスもある。前記２個のＭＯＳ型ト
ランジスタは、正常なＸ、Ｙの電位に対し、必ずどちら
か１つがＯＦＦとなリ、Ｘ、Ｙの電位が確保されアクテ
イブマトリックスの動作が保償される。
【００１３】図３は本発明による別の保護回路を示す。
図２に対し各ラインに抵抗（ＲＸ１，ＲＹ１）を追加挿
入したものである。前記抵抗は静電気などの印加波形を
なまらせる役目をし、素子破壊の防止がより効果的にな
る。保護回路としての基本動作は 図２での説明と同様
である。
図２に対し各ラインに抵抗（ＲＸ１，ＲＹ１）を追加挿
入したものである。前記抵抗は静電気などの印加波形を
なまらせる役目をし、素子破壊の防止がより効果的にな
る。保護回路としての基本動作は 図２での説明と同様
である。
【図面の簡単な説明】
【図１】従来のアクティブマトリックスを示す図。
【図２】本発明の第１の実施例を示す図。
【図３】本発明の第２の実施例を示す図。
Claims (3)
- 【請求項１】 一対の絶縁基板間に液晶が封入され、該
基板の一方の基板上又は両方の基坂上に複数の走査電極
及び複数の信号電極がマトリクス状に形成され、各走査
電極と各信号電極との交点には画素電極が形成されてな
る液晶表示装置において、該画素電極は表示部を形成
し、該表示部の外周には導電線が配線され、該走査電極
と該導電線の間にはソース領域とゲートを短絡させたＭ
ＯＳ型トランジスタと、ゲートとドレイン領域を短絡さ
せたＭＯＳ型トランジスタとが直列に接続されてなるこ
とを特徴とする液晶表示装置の入力保護回路。 - 【請求項２】 一対の絶縁基坂間に液晶が封入され、該
基板の一方の基板上又は両方の基板上に複数の走査電極
及び複数の信号電極がマトリクス状に形成され各走査電
極と各信号電極との交点には画素電極が形成されてなる
液晶表示装置において、該画素電極は表示部を形成し、
該表示部の外周には導電線が配線され、該信号電極と該
導電線の間にはソース領域とゲートを短絡させたＭＯＳ
型トランジスタと、ゲートとドレイン領域を短絡させた
ＭＯＳ型トランジスタとが直列に接続されてなることを
特徴とする液晶表示装置の入力保護回路。 - 【請求項３】 該走査電極または該信号電極の入力部に
抵抗を有することを特徴とする請求項１、請求項２記載
の液晶表示装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8838394A JPH0830799B2 (ja) | 1994-04-26 | 1994-04-26 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8838394A JPH0830799B2 (ja) | 1994-04-26 | 1994-04-26 | 液晶表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002443A Division JPS59126663A (ja) | 1983-01-11 | 1983-01-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0792448A true JPH0792448A (ja) | 1995-04-07 |
| JPH0830799B2 JPH0830799B2 (ja) | 1996-03-27 |
Family
ID=13941280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8838394A Expired - Lifetime JPH0830799B2 (ja) | 1994-04-26 | 1994-04-26 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830799B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100336896B1 (ko) * | 1998-12-30 | 2003-06-12 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시소자 |
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| KR20120120047A (ko) | 2011-04-22 | 2012-11-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR20130116016A (ko) | 2012-04-13 | 2013-10-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
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| US8970999B2 (en) | 2011-06-29 | 2015-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit |
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| JPH0549966A (ja) * | 1991-08-21 | 1993-03-02 | Shinko Electric Co Ltd | 非磁性金属分離装置 |
-
1994
- 1994-04-26 JP JP8838394A patent/JPH0830799B2/ja not_active Expired - Lifetime
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| KR20120120047A (ko) | 2011-04-22 | 2012-11-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8941958B2 (en) | 2011-04-22 | 2015-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20210123249A (ko) | 2011-06-29 | 2021-10-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 구동 회로, 구동 회로의 제작 방법 및 구동 회로를 이용한 표시 장치 |
| KR20200091842A (ko) | 2011-06-29 | 2020-07-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 구동 회로, 구동 회로의 제작 방법 및 구동 회로를 이용한 표시 장치 |
| US8970999B2 (en) | 2011-06-29 | 2015-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit |
| KR20190107639A (ko) | 2011-06-29 | 2019-09-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 구동 회로, 구동 회로의 제작 방법 및 구동 회로를 이용한 표시 장치 |
| US9997514B2 (en) | 2011-06-29 | 2018-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit |
| KR20180103797A (ko) | 2011-06-29 | 2018-09-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 구동 회로, 구동 회로의 제작 방법 및 구동 회로를 이용한 표시 장치 |
| US9515065B2 (en) | 2011-06-29 | 2016-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit |
| US9166054B2 (en) | 2012-04-13 | 2015-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10153307B2 (en) | 2012-04-13 | 2018-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with reduced electrostatic discharge (ESD) in a manufacturing process |
| KR20130116016A (ko) | 2012-04-13 | 2013-10-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| US9917115B2 (en) | 2012-08-02 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an effective use of the conductive layer formed in the same process as one electrode |
| US9461178B2 (en) | 2012-08-02 | 2016-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an effective use of the conductive layer formed in the same process as one electrode |
| US8981376B2 (en) | 2012-08-02 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2014174190A (ja) * | 2013-03-06 | 2014-09-22 | Seiko Epson Corp | 電気光学装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0830799B2 (ja) | 1996-03-27 |
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