JP2014174190A - 電気光学装置及び電子機器 - Google Patents

電気光学装置及び電子機器 Download PDF

Info

Publication number
JP2014174190A
JP2014174190A JP2013043795A JP2013043795A JP2014174190A JP 2014174190 A JP2014174190 A JP 2014174190A JP 2013043795 A JP2013043795 A JP 2013043795A JP 2013043795 A JP2013043795 A JP 2013043795A JP 2014174190 A JP2014174190 A JP 2014174190A
Authority
JP
Japan
Prior art keywords
circuit
transistor
wiring
region
electro
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013043795A
Other languages
English (en)
Other versions
JP6186757B2 (ja
Inventor
Sakahito Yoshii
栄仁 吉井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2013043795A priority Critical patent/JP6186757B2/ja
Priority to TW103107083A priority patent/TW201435850A/zh
Priority to PCT/JP2014/001120 priority patent/WO2014136419A1/ja
Priority to CN201480011846.3A priority patent/CN105027187B/zh
Priority to KR1020157027046A priority patent/KR20150128769A/ko
Priority to US14/770,775 priority patent/US20160013264A1/en
Publication of JP2014174190A publication Critical patent/JP2014174190A/ja
Application granted granted Critical
Publication of JP6186757B2 publication Critical patent/JP6186757B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13454Drivers integrated on the active matrix substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136204Arrangements to prevent high voltage or static electricity failures
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Ceramic Engineering (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Theoretical Computer Science (AREA)

Abstract

【課題】静電気に強い周辺回路を備えた電気光学装置及びこの電気光学装置を備えた電子機器を提供すること。
【解決手段】電気光学装置としての液晶装置は、画素回路と、画素回路を駆動制御する周辺回路と、を備え、周辺回路としてのデータ線駆動回路101は、データ線駆動回路101における初段回路及び最終段回路に含まれるトランジスター121,123,125,127のゲート、ソース、ドレインに対して直列に付加された抵抗Rsを有する。
【選択図】図3

Description

本発明は、電気光学装置及び電子機器に関する。詳しくは、電気光学装置における静電気対策に関する。
電気光学装置として、製造中及び使用中における静電破壊防止対策が施された回路基板を有する電気光学装置が知られている(特許文献1)。
上記特許文献1に記載の回路基板は、基板上に形成された複数の端子と、互いに隣接する端子間に形成された抵抗と、を備え、複数の端子のうちアナログ端子に接続された抵抗は、デジタル端子に接続された抵抗よりも高い抵抗値を示す構成となっている。これによれば、すべての端子において抵抗による静電保護を図りつつ、アナログ端子におけるクロストークの発生を排除できるとしている。
特開2004−152901号公報
しかしながら、静電気対策用の抵抗を導入しようとすると、従来の配線パターンを修正する必要が生ずる。従来の配線パターンが複雑であったり、高精細であったりすると、配線パターンの修正が困難であるという課題があった。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
[適用例1]本適用例に係わる電気光学装置は、画素回路と、前記画素回路を駆動制御する周辺回路と、を備え、前記周辺回路は、前記周辺回路における初段回路及び最終段回路のうち少なくとも一方の回路に含まれるトランジスターに付加された抵抗を有することを特徴とする。
画素回路を駆動制御する周辺回路には、配線レイアウトの関係で画素回路よりも大きな面積の配線(例えば、電源配線、定電位配線など)が接続されるため、該配線がアンテナとなって静電気を引き寄せ易い。すなわち、周辺回路は静電気破壊が生じ易い。
本適用例によれば、周辺回路における初段回路及び最終段回路のうち少なくとも一方の回路に含まれるトランジスターに付加された抵抗を有するので、周辺回路に静電気が侵入しても該抵抗によって静電気を消費させることができる。つまり、静電気に対して強い周辺回路を備えた電気光学装置を提供することができる。
[適用例2]上記適用例に係わる電気光学装置において、前記抵抗は、前記トランジスターのゲートとゲート配線との間、前記トランジスターのソースとソース配線との間、前記トランジスターのドレインとドレイン配線との間のうち、少なくとも1つの間に直列に付加されているとしてもよい。
この構成によれば、静電気によって周辺回路のトランジスターが破壊されることを低減することができる。
[適用例3]上記適用例に係わる電気光学装置において、前記抵抗は、前記トランジスターのゲートとゲート配線との間、前記トランジスターのソースとソース配線との間、前記トランジスターのドレインとドレイン配線との間のうち、少なくとも1つの間に設けられたコンタクト部であり、前記コンタクト部は、前記周辺回路における初段回路及び最終段回路以外の回路に含まれるトランジスターに対して、前記コンタクト部の大きさが小さいとしてもよい。
[適用例4]上記適用例に係わる電気光学装置において、前記抵抗は、前記トランジスターのゲートとゲート配線との間、前記トランジスターのソースとソース配線との間、前記トランジスターのドレインとドレイン配線との間のうち、少なくとも1つの間に設けられたコンタクト部であり、前記コンタクト部は、前記周辺回路における初段回路及び最終段回路以外の回路に含まれるトランジスターに対して、前記コンタクト部の数が少ないとしてもよい。
これらの構成によれば、静電気によって周辺回路のトランジスターが破壊されることを低減することができる。また、コンタクト部の大きさや数を変えることによって静電気対策用の抵抗とするので、新たに静電気対策用の抵抗を付加しなくてもよく、周辺回路における配線パターンが複雑にならずに済む。
[適用例5]上記適用例に係わる電気光学装置において、前記トランジスターは、チャネル領域と、前記チャネル領域に接したLDD(Lightly Doped Drain)領域とを有する半導体層を備え、前記抵抗は前記LDD領域であって、前記周辺回路の初段回路及び最終段回路以外の回路に含まれるトランジスターのLDD領域よりもLDD長が大きいとしてもよい。
[適用例6]上記適用例に係わる電気光学装置において、前記トランジスターは、チャネル領域と、前記チャネル領域に接したLDD(Lightly Doped Drain)領域とを有する半導体層を備え、前記抵抗は前記LDD領域であって、前記周辺回路の初段回路及び最終段回路以外の回路に含まれるトランジスターのLDD領域よりも不純物イオンのドーズ量が小さいとしてもよい。
これらの構成によれば、LDD領域の長さを大きくしたり、LDD領域における不純物イオンのドーズ量を小さくすることによって、当該LDD領域が静電気対策用の抵抗として機能するので、静電気によって周辺回路のトランジスターが破壊されることを低減することができる。また、LDD領域を静電気対策用の抵抗とするので、新たに静電気対策用の抵抗を付加しなくてもよく、周辺回路における配線パターンが複雑にならずに済む。
[適用例7]本適用例に係わる電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。
本適用例によれば、製造中または使用中の静電気に対して対策された電気光学装置を備えているので、コストパフォーマンスに優れ、従来よりも静電気に対して強い電子機器を提供することができる。
(a)は液晶装置の構成を示す概略平面図、(b)は(a)に示す液晶装置のH−H’線に沿う概略断面図。 液晶装置の電気的な構成を示す等価回路図。 データ線駆動回路における論理回路図。 データ線駆動回路の一例を示す回路図。 (a)は実施例1の初段回路のトランジスターの構成を示す概略平面図、(b)は実施例1の2段目の回路のトランジスターの構成を示す概略平面図。 (a)は実施例2の初段回路のトランジスターの構成を示す概略平面図、(b)は実施例2の2段目の回路のトランジスターの構成を示す概略平面図。 (a)は実施例3の初段回路のトランジスターの構成を示す概略平面図、(b)は実施例3の2段目の回路のトランジスターの構成を示す概略平面図。 投射型表示装置の構成を示す概略図。
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
なお、以下の形態において、例えば「基板上に」と記載された場合、基板の上に接するように配置される場合、または基板の上に他の構成物を介して配置される場合、または基板の上に一部が接するように配置され、一部が他の構成物を介して配置される場合を表すものとする。
(第1実施形態)
本実施形態では、薄膜トランジスター(Thin Film Transistor;TFT)を画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば後述する投射型表示装置(液晶プロジェクター)の光変調素子(液晶ライトバルブ)として好適に用いることができるものである。
<液晶装置>
まず、本実施形態の電気光学装置としての液晶装置について、図1及び図2を参照して説明する。図1(a)は液晶装置の構成を示す概略平面図、図1(b)は図1(a)に示す液晶装置のH−H’線に沿う概略断面図である。図2は液晶装置の電気的な構成を示す等価回路図である。
図1(a)及び(b)に示すように、本実施形態の電気光学装置としての液晶装置100は、対向配置された素子基板10及び対向基板20と、これら一対の基板によって挟持された液晶層50とを有する。素子基板10の基材10s及び対向基板20の基材20sは、それぞれ透明な例えば石英基板やガラス基板が用いられている。
素子基板10は対向基板20よりも大きく、両基板は、対向基板20の外縁に沿って配置されたシール材40を介して間隔を置いて貼り合わされ、その間隔に正または負の誘電異方性を有する液晶が封入されて液晶層50が構成されている。シール材40は、例えば熱硬化性または紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材40には、一対の基板の上記間隔を一定に保持するためのスペーサー(図示省略)が混入されている。
シール材40の内側には、マトリックス状に配列した複数の画素Pを含む画素領域Eが設けられている。また、シール材40と画素領域Eとの間に画素領域Eを取り囲んで見切り部21が設けられている。見切り部21は、例えば遮光性の金属あるいは金属酸化物などからなる。なお、画素領域Eは、表示に寄与する複数の画素Pに加えて、複数の画素Pを囲むように配置されたダミー画素を含むとしてもよい。また、図1では図示省略したが、画素領域Eにおいて複数の画素Pをそれぞれ平面的に区分する遮光部(ブラックマトリックス;BM)が対向基板20に設けられている。
素子基板10には、複数の外部接続端子104が配列した端子部が設けられている。該端子部に沿った第1の辺部とシール材40との間にデータ線駆動回路101が設けられている。また、第1の辺部に対向する第2の辺部に沿ったシール材40と画素領域Eとの間に検査回路103が設けられている。さらに、第1の辺部と直交し互いに対向する第3及び第4の辺部に沿ったシール材40と画素領域Eとの間に走査線駆動回路102が設けられている。第2の辺部のシール材40と検査回路103との間に、2つの走査線駆動回路102を繋ぐ複数の配線105が設けられている。
これらデータ線駆動回路101、走査線駆動回路102に繋がる配線は、第1の辺部に沿って配列した複数の外部接続端子104に接続されている。以降、第1の辺部に沿った方向をX方向とし、第3の辺部に沿った方向をY方向として説明する。なお、検査回路103の配置はこれに限定されず、データ線駆動回路101と画素領域Eとの間のシール材40の内側に沿った位置に設けてもよい。
図1(b)に示すように、素子基板10の液晶層50側の表面には、画素Pごとに設けられた透光性の画素電極15及びスイッチング素子である薄膜トランジスター(以降、TFTと呼称する)30と、信号配線と、これらを覆う配向膜18とが形成されている。また、TFT30における半導体層に光が入射してスイッチング動作が不安定になることを防ぐ遮光構造が採用されている。素子基板10は、基材10sと、基材10s上に形成された画素電極15、TFT30、信号配線、配向膜18を含むものである。
素子基板10に対向配置される対向基板20は、基材20sと、基材20s上に形成された見切り部21と、これを覆うように成膜された平坦化層22と、平坦化層22を覆い、少なくとも画素領域Eに亘って設けられた共通電極23と、共通電極23を覆う配向膜24とを含むものである。
見切り部21は、図1(a)に示すように画素領域Eを取り囲むと共に、平面的に走査線駆動回路102、検査回路103と重なる位置に設けられている。これにより対向基板20側からこれらの回路に入射する光を遮蔽して、これらの回路が光によって誤動作することを防止する役目を果たしている。また、不必要な迷光が画素領域Eに入射しないように遮蔽して、画素領域Eの表示における高いコントラストを確保している。
平坦化層22は、例えば酸化シリコンなどの無機材料からなり、光透過性を有して見切り部21を覆うように設けられている。このような平坦化層22の形成方法としては、例えばプラズマCVD法などを用いて成膜する方法が挙げられる。
共通電極23は、例えばITO(Indium Tin Oxide)などの透明導電膜からなり、平坦化層22を覆うと共に、図1(a)に示すように対向基板20の四隅に設けられた上下導通部106により素子基板10側の配線に電気的に接続している。
画素電極15を覆う配向膜18及び共通電極23を覆う配向膜24は、液晶装置100の光学設計に基づいて選定される。例えば、ポリイミドなどの有機材料を成膜して、その表面をラビングすることにより、正の誘電異方性を有する液晶分子に対して略水平配向処理が施された有機配向膜や、気相成長法を用いてSiOx(酸化シリコン)などの無機材料を成膜して、負の誘電異方性を有する液晶分子に対して略垂直配向させた無機配向膜が挙げられる。
このような液晶装置100は透過型であって、電圧無印加状態で画素Pの透過率が最大となるノーマリーホワイトモードや、電圧無印加状態で画素Pの透過率が最小となるノーマリーブラックモードの光学設計が採用される。素子基板10と対向基板20とを含む液晶パネル110の光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。
次に図2を参照して、液晶装置100の電気的な構成について説明する。液晶装置100は、少なくとも画素領域Eにおいて互いに絶縁されて直交する信号配線としての複数の走査線3a及び複数のデータ線6aと、データ線6aに沿って平行に配置された容量線3bとを有する。走査線3aが延在する方向がX方向であり、データ線6aが延在する方向がY方向である。
走査線3aとデータ線6aならびに容量線3bと、これらの信号線類により区分された領域に、画素電極15と、TFT30と、蓄積容量16とが設けられ、これらが画素Pの画素回路を構成している。
走査線3aはTFT30のゲートに電気的に接続され、データ線6aはTFT30のソースに電気的に接続されている。画素電極15はTFT30のドレインに電気的に接続されている。
データ線6aはデータ線駆動回路101(図1参照)に接続されており、データ線駆動回路101から供給される画像信号D1,D2,…,Dnを画素Pに供給する。走査線3aは走査線駆動回路102(図1参照)に接続されており、走査線駆動回路102から供給される走査信号SC1,SC2,…,SCmを画素Pに供給する。
データ線駆動回路101からデータ線6aに供給される画像信号D1〜Dnは、この順に線順次で供給してもよく、互いに隣り合う複数のデータ線6a同士に対してグループごとに供給してもよい。走査線駆動回路102は、走査線3aに対して、走査信号SC1〜SCmを所定のタイミングでパルス的に線順次で供給する。
液晶装置100は、スイッチング素子であるTFT30が走査信号SC1〜SCmの入力により一定期間だけオン状態とされることで、データ線6aから供給される画像信号D1〜Dnが所定のタイミングで画素電極15に書き込まれる構成となっている。そして、画素電極15を介して液晶層50に書き込まれた所定レベルの画像信号D1〜Dnは、画素電極15と液晶層50を介して対向配置された共通電極23との間で一定期間保持される。
保持された画像信号D1〜Dnがリークするのを防止するため、画素電極15と共通電極23との間に形成される液晶容量と並列に蓄積容量16が接続されている。蓄積容量16は、TFT30のドレインと容量線3bとの間に設けられている。
なお、図1(a)に示した検査回路103には、データ線6aが接続されており、液晶装置100の製造過程において、上記画像信号を検出することで液晶装置100の動作欠陥などを確認できる構成となっているが、図2の等価回路では省略している。
本実施形態における画素回路を駆動制御する周辺回路は、データ線駆動回路101、走査線駆動回路102、検査回路103を含んでいる。また、周辺回路は、上記画像信号をサンプリングしてデータ線6aに供給するサンプリング回路、データ線6aに所定電圧レベルのプリチャージ信号を上記画像信号に先行して供給するプリチャージ回路を含むものとしてもよい。
次に、周辺回路のうちデータ線駆動回路101の回路構成を例に挙げて、本発明における周辺回路の静電気対策について説明する。
図3はデータ線駆動回路における論理回路図、図4はデータ線駆動回路の一例を示す回路図である。
周辺回路の1つであるデータ線駆動回路101は、例えば、図3に示すように、データ線6aのそれぞれに設けられたバッファ101bと、シフトレジスタ101sとを含んで構成されている。各データ線6aとシフトレジスタ101sとはバッファ101bを経由して電気的に接続されている。シフトレジスタ101sは、前述した画像信号D1〜Dnをクロック信号CLX及び転送開始パルスDXに基づいて対応するデータ線6aに送出するための回路である。また、シフトレジスタ101sは、転送方向制御信号DIRXに基づいて、X方向に配列する複数のデータ線6aに対して、画像信号D1〜Dnの書き込み方向を変えることができる構成となっている。
Figure 2014174190
具体的には、図4に示すように、シフトレジスタ101sは、各データ線6aへの画像信号D1〜Dnの書き込み方向に対応してカスケード接続された複数のインバーター回路を有している。バッファ101bは、データ線6aに供給される画像信号D1〜Dnにおける電流や電圧の変動を防ぐために、データ線6aに対して直列及び並列に接続されたトランジスターを有している。上記インバーター回路もまた画像信号D1〜Dnの伝達方向にトランジスターが直列及び並列に接続された構成となっている。バッファ101bと、シフトレジスタ101sとには、それぞれ、基準電位VSSや駆動電位VDDが供給される電源配線が接続されている。
本発明の周辺回路における初段回路は、データ線駆動回路101の場合、X方向に配列する複数のデータ線6aのうち1本目のデータ線6aに接続されたバッファ101b1と、バッファ101b1が接続されたインバーター回路101s1とを含むものである。
また、本発明の周辺回路における最終段回路は、データ線駆動回路101の場合、X方向に配列する複数のデータ線6aのうちn本目のデータ線6aに接続されたバッファ101bnと、バッファ101bnが接続されたインバーター回路101snとを含むものである。
素子基板10における配線レイアウトの関係で、これらの初段回路と最終段回路の双方に接続されている上記電源配線は、周辺回路の内部の電源配線に比べて、配線抵抗による電位降下を抑えるために面積が大きくなっている。それゆえに、初段回路、最終段回路に接続される上記電源配線がアンテナの役目を果たして、静電気を周辺回路に呼び込み易い。
そこで、本実施形態では、初段回路としてのバッファ101b1及びインバーター回路101s1、最終段回路としてのバッファ101bn及びインバーター回路101snのそれぞれに含まれるトランジスターに静電気対策用の抵抗Rsが付加されている。
具体的には、初段回路のインバーター回路101s1に含まれるすべてのトランジスター121のゲート、ソース、ドレインのそれぞれに対して直列に抵抗Rsが付加されている。また、初段回路のバッファ101b1に含まれるすべてのトランジスター123のゲート、ソース、ドレインのそれぞれに対して直列に抵抗Rsが付加されている。
最終段回路のインバーター回路101snに含まれるすべてのトランジスター125のゲート、ソース、ドレインのそれぞれに対して直列に抵抗Rsが付加されている。また、最終段回路のバッファ101bnに含まれるすべてのトランジスター127のゲート、ソース、ドレインのそれぞれに対して直列に抵抗Rsが付加されている。
初段回路及び最終段回路以外の回路、例えば、2段目のインバーター回路101s2に含まれるすべてのトランジスター122のゲート、ソース、ドレインのそれぞれには抵抗Rsが付加されていない。また、2段目のバッファ101b2に含まれるすべてのトランジスター124のゲート、ソース、ドレインのそれぞれには抵抗Rsが付加されていない。
本実施形態の周辺回路であるデータ線駆動回路101では、X方向に並んだ初段回路と最終段回路の双方に基準電位VSSや駆動電位VDDが供給される電源配線が接続されている。したがって、初段回路及び最終段回路に含まれるすべてのトランジスターのゲート、ソース、ドレインのそれぞれに静電気対策用の抵抗Rsを付加した。一方で、周辺回路の片側から上記電源配線が接続されている場合は、上記電源配線が接続された側の初段回路または最終段回路に含まれるすべてのトランジスターのゲート、ソース、ドレインのそれぞれに静電気対策用の抵抗Rsを付加することが好ましい。
静電気対策用の抵抗Rsを例えば抵抗を有する配線によって実現しようとすると、周辺回路における配線パターンを修正しなくてはならない。周辺回路におけるトランジスターなどの素子や素子に繋がる配線がすでに複雑あるいは高精細な配置(パターン)であった場合、新たに静電気対策用の配線を追加することは困難となる。そこで、発明者は、周辺回路における従来の回路配置を利用して、静電気対策用の抵抗Rsを付加する方法を開発した。以降、具体的な実施例を挙げて説明する。なお、実施例では、初段回路と2段目の回路とに含まれるトランジスターを例に挙げて説明する。
(実施例1)
図5(a)は実施例1の初段回路のトランジスターの構成を示す概略平面図、図5(b)は実施例1の2段目の回路のトランジスターの構成を示す概略平面図である。
図5(a)に示すように、実施例1の初段回路としてのシフトレジスタ101sのインバーター回路101s1に含まれるトランジスター121は、半導体層121aと、ゲート電極121gとを有している。半導体層121aは、例えばポリシリコンからなり、不純物イオンを選択的且つ濃度を異ならせて注入することによって、チャネル領域121cと、ソース領域121sと、チャネル領域121cとソース領域121sとの間のLDD(Lightly Doped Drain)領域121eと、ドレイン領域121dと、チャネル領域121cとドレイン領域121dとの間のLDD領域121fとが形成されている。つまり、トランジスター121は、チャネル領域121cのソース側にLDD領域121eが接し、チャネル領域121cのドレイン側にLDD領域121fが接しているLDD構造となっている。
半導体層121aのソース領域121sには、コンタクト部135を介してソース配線131が電気的に接続されている。ドレイン領域121dには、コンタクト部136を介してドレイン配線132が電気的に接続されている。つまり、コンタクト部135がソース電極として機能し、コンタクト部136がドレイン電極として機能している。
また、ゲート絶縁膜(図示省略)を挟んでチャネル領域121cに対向する位置にゲート電極121gが形成され、ゲート電極121gはコンタクト部137を介してゲート配線133に電気的に接続されている。
図5(b)に示すように、実施例1の2段目の回路としてのシフトレジスタ101sのインバーター回路101s2に含まれるトランジスター122は、半導体層122aと、ゲート電極122gとを有している。半導体層122aもまた例えばポリシリコンからなり、不純物イオンを選択的且つ濃度を異ならせて注入することによって、LDD構造が形成されている。したがって、半導体層122aは、ソース領域122s、LDD領域122e、チャネル領域122c、LDD領域122f、ドレイン領域122dを有する。
半導体層122aのソース領域122sには、コンタクト部145を介してソース配線141が電気的に接続されている。ドレイン領域122dには、コンタクト部146を介してドレイン配線142が電気的に接続されている。つまり、コンタクト部145がソース電極として機能し、コンタクト部146がドレイン電極として機能している。
また、ゲート絶縁膜(図示省略)を挟んでチャネル領域122cに対向する位置にゲート電極122gが形成され、ゲート電極122gはコンタクト部147を介してゲート配線143に電気的に接続されている。
図5(a)及び(b)に示すように、初段回路のトランジスター121におけるコンタクト部135,136,137は、2段目の回路のトランジスター122におけるコンタクト部145,146,147よりも平面的な大きさが小さい。これらのコンタクト部は、例えば、半導体層121a,122aを覆うゲート絶縁膜や層間絶縁膜を貫通するコンタクトホールである。このコンタクトホールの内部を導電膜で被覆することで電気的な導通が得られる。例えば、トランジスター121のコンタクト部135,136,137の平面形状は、1辺の長さがおよそ0.5μmの正方形である。これに対して、トランジスター122のコンタクト部145,146,147の平面形状は、1辺の長さがおよそ1.0μmの正方形である。コンタクトホールの内部を被覆する導電膜を例えばAl(アルミニウム)とし、半導体層121a,122aをポリシリコンとすると、コンタクト部135,136,137の接続抵抗はおよそ1250Ωとなる。これに対して、コンタクト部145,146,147の接続抵抗はおよそ750Ωとなる。つまり、トランジスター121は、トランジスター122に対して、ゲート、ソース、ドレインのそれぞれにおよそ500Ωの静電気対策用の抵抗Rsを付加した構成となる。
なお、コンタクト部135,136,137,145,146,147の平面形状は正方形であることに限定されず、例えば円形であってもよい。
(実施例2)
図6(a)は実施例2の初段回路のトランジスターの構成を示す概略平面図、図6(b)は実施例2の2段目の回路のトランジスターの構成を示す概略平面図である。
実施例2は周辺回路における初段回路のトランジスターと他の回路(2段目)のトランジスターのコンタクト部の大きさを同じにして、コンタクト部の数を異ならせたものである。したがって、実施例1と同じ構成については同じ符号を付して詳細の説明は省略する。
具体的には、図6(a)に示すように、初段回路のトランジスター121は、ソース電極として機能するコンタクト部135、ドレイン電極として機能するコンタクト部136、ゲート電極121gとゲート配線133とを電気的に接続させるコンタクト部137、合計3つのコンタクト部を有している。
これに対して、2段目の回路のトランジスター122は、ソース電極として機能する2つのコンタクト部145a,145b、ドレイン電極として機能する2つのコンタクト部146a,146b、ゲート電極122gとゲート配線143とを電気的に接続させる2つのコンタクト部147a,147b、合計6つのコンタクト部を有している。
2つのコンタクト部145a,145bはソース配線141の延在方向に並んで配置されている。2つのコンタクト部146a,146bはドレイン配線142の延在方向に並んで配置されている。2つのコンタクト部147a,147bはゲート配線143の延在方向に並んで配置されている。
これらのコンタクト部135,136,137,145a,145b,146a,146b,147a,147bの平面形状は、1辺の長さがおよそ0.5μmの正方形である。
したがって、実施例1で説明したように、コンタクトホールの内部を被覆する導電膜を例えばAl(アルミニウム)とし、半導体層121a,122aをポリシリコンとすると、コンタクト部135,136,137の接続抵抗はおよそ1250Ωとなる。これに対して、ソース電極として機能する2つのコンタクト部145a,145bの接続抵抗はおよそ625Ωとなる。他のコンタクト部146a,146b、コンタクト部147a,147bも同様である。つまり、実施例2のトランジスター121は、トランジスター122に対して、ゲート、ソース、ドレインのそれぞれにおよそ625Ωの静電気対策用の抵抗Rsを付加した構成となる。
なお、トランジスター121とトランジスター122のコンタクト部の数はこれに限定されるものではない。コンタクト部の大きさが同じであれば、トランジスター122よりもトランジスター121のコンタクト部の数を少なくすればよい。
(実施例3)
図7(a)は実施例3の初段回路のトランジスターの構成を示す概略平面図、図7(b)は実施例3の2段目の回路のトランジスターの構成を示す概略平面図である。
実施例3は初段回路のトランジスターの半導体層におけるLDD領域を抵抗Rsとして利用するものである。したがって、実施例1と同じ構成については同じ符号を付して詳細の説明は省略する。
図7(a)及び(b)を参照して、実施例3の初段回路のトランジスター121と、2段目の回路のトランジスター122の素子基板10における基材10s上の構造を説明する。
図7(a)に示すように、基材10sを覆って例えば酸化シリコンなどからなる下地絶縁膜10aが形成される。下地絶縁膜10a上に遮光性を有する配線3cが形成される。配線3cは、例えば、Al、Ti、Cr、W、Ta、Moなどの金属単体、またはこれらの金属単体のうちの少なくとも1つを含む合金、金属シリサイド、ポリシリサイド、ナイトライド、あるいはこれらが積層されたものを用いることができる。
配線3cを覆うように例えば酸化シリコンなどからなる第1層間絶縁膜11aが形成され、第1層間絶縁膜11a上において配線3cと重なる位置に島状にトランジスター121の半導体層121aが形成される。半導体層121aは前述したように例えばポリシリコンからなり、不純物イオンが注入されて、ソース領域121s、LDD領域121e、チャネル領域121c、LDD領域121f、ドレイン領域121dを有するLDD構造が形成されている。遮光性を有する配線3cの上層に半導体層121aを配置することにより、基材10s側からの入射光を配線3cにより遮光して、入射光によるトランジスター121の誤動作を防止する構造となっている。
半導体層121aを覆うようにゲート絶縁膜11bが形成される。さらにゲート絶縁膜11bを挟んでチャネル領域121cに対向する位置にゲート電極121gが形成される。
ゲート電極121gとゲート絶縁膜11bとを覆う第2層間絶縁膜11cが形成され、半導体層121aのソース領域121s及びドレイン領域121dと重なる位置にゲート絶縁膜11b、第2層間絶縁膜11cを貫通する2つのコンタクトホールが形成される。そして、2つのコンタクトホールを埋めると共に第2層間絶縁膜11cを覆うようにAl(アルミニウム)などの遮光性の導電部材料を用いて導電膜が成膜される。成膜された導電膜をパターニングすることにより、コンタクト部135,136が形成される。また、コンタクト部135を介してソース領域121sに繋がるソース配線131が形成される。同時にコンタクト部136を介してドレイン領域121dに繋がるドレイン配線132が形成される。
図7(b)に示すように、トランジスター122の半導体層122aもまた、基材10sの第1層間絶縁膜11a上において、配線3cと重なる位置に島状に形成される。半導体層122aもまた前述したように例えばポリシリコンからなり、不純物イオンが注入されて、ソース領域122s、LDD領域122e、チャネル領域122c、LDD領域122f、ドレイン領域122dを有するLDD構造が形成されている。
初段回路のトランジスター121の半導体層121aにおいて、チャネル領域121cとソース領域121sとの間のLDD領域121eの長さL1(以降、LDD長L1と呼ぶ)は、2段目の回路のトランジスター122の半導体層122aにおけるLDD領域122eの長さL2(以降、LDD長L2と呼ぶ)に比べて大きい(長い)。本実施形態では、LDD領域121eとLDD領域121fのLDD長は同じL1である。また、LDD領域122eとLDD領域122fのLDD長は同じL2である。トランジスター122に対して、トランジスター121のLDD領域121e,121fの長さを大きく(長く)することによって、LDD領域121e,121fを抵抗Rsとして機能させることができる。また、実施例3は、実施例1に示したコンタクト部135,136,137の平面形状を小さくする構成と、LDD領域121e,121fの長さを大きくする構成とを含んでいるので、トランジスター121のソース側及びドレイン側における抵抗Rsの値をさらに大きくすることができる。よって、実施例3の初段回路のトランジスター121は、2段目の回路のトランジスター122に対して、ゲート、ソース、ドレインのそれぞれに静電気対策用の抵抗Rsを付加した構成となる。
なお、トランジスター121,122におけるLDD構造は、これに限定されず、チャネル領域に対してソース側またはドレイン側に1つのLDD領域が接する構成としてもよい。また、初段回路のトランジスター121のLDD領域を静電気対策用の抵抗Rsとする方法は、不純物イオン濃度が低い該LDD領域の長さを大きく(長く)することに限らない。例えば、トランジスター122に対して、初段回路のトランジスター121の該LDD領域におけるドーズ量(注入される不純物イオン濃度)を小さくすれば、該LDD領域の大きさを変えずに電気的な抵抗を大きくして静電気対策用の抵抗Rsとして機能させることができる。
実施例1では、初段回路のトランジスター121におけるコンタクト部135,136,137の抵抗値(1250Ω)は、2段目のトランジスター121におけるコンタクト部145,146,147の抵抗値(750Ω)に対して、約1.7倍となっている。
実施例2では、初段回路のトランジスター121におけるコンタクト部135,136,137の抵抗値(1250Ω)は、2段目のトランジスター121におけるコンタクト部145a,145b、146a,146b、147a,147bの抵抗値(625Ω)に対して、2倍となっている。
周辺回路の構成にもよるが、周辺回路が本来伝達すべき信号の電気特性が劣化しないように、コンタクト部135,136,137の抵抗値を設定することが望ましい。具体的には、1つのトランジスター121のゲート、ソース、ドレインに付加される抵抗Rsの抵抗値は、トランジスター122のゲート、ソース、ドレインが接続される配線との間の抵抗値に対して、1.25倍〜1.5倍程度が好ましい。1.5倍以上とする場合には、液晶装置100における表示品質を確認する必要がある。
以上、静電気対策用の抵抗Rsについて実施例1〜実施例3を挙げて説明したが、コンタクト部の数を少なくする実施例2とLDD領域を抵抗Rsとする実施例3とを組み合わせてもよい。
また、前述したように、電源配線が接続される周辺回路の初段回路及び/または最終段回路に含まれるトランジスターに対して、静電気対策用の抵抗Rsを付加すればよい。
さらには、静電気破壊が起き易い傾向を考慮すると、基準電位VSSよりも電位が大きい駆動電位VDDが供給される電源配線が接続される側のソースまたはドレイン、あるいはゲート絶縁膜11bを挟んでチャネル領域121cに対向配置されるゲート電極121gに直列に抵抗Rsを付加することが好ましい。つまり、トランジスター121のゲート、ソース、ドレインのうちの少なくとも1つに直列に抵抗Rsが付加されていれば、静電気対策として有効である。
加えて、静電気対策用の抵抗Rsを付加する周辺回路は、データ線駆動回路101に限定されず、前述したように、走査線駆動回路102、検査回路103、サンプリング回路、プリチャージ回路にも適用することができる。
(第2実施形態)
<電子機器>
次に、第2実施形態である電子機器としての投射型表示装置について、図8を参照して説明する。図8は投射型表示装置の構成を示す概略図である。
図8に示すように、本実施形態の電子機器としての投射型表示装置1000は、システム光軸Lに沿って配置された偏光照明装置1100と、光分離素子としての2つのダイクロイックミラー1104,1105と、3つの反射ミラー1106,1107,1108と、5つのリレーレンズ1201,1202,1203,1204,1205と、3つの光変調手段としての透過型の液晶ライトバルブ1210,1220,1230と、光合成素子としてのクロスダイクロイックプリズム1206と、投射レンズ1207とを備えている。
偏光照明装置1100は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット1101と、インテグレーターレンズ1102と、偏光変換素子1103とから概略構成されている。
ダイクロイックミラー1104は、偏光照明装置1100から射出された偏光光束のうち、赤色光(R)を反射させ、緑色光(G)と青色光(B)とを透過させる。もう1つのダイクロイックミラー1105は、ダイクロイックミラー1104を透過した緑色光(G)を反射させ、青色光(B)を透過させる。
ダイクロイックミラー1104で反射した赤色光(R)は、反射ミラー1106で反射した後にリレーレンズ1205を経由して液晶ライトバルブ1210に入射する。
ダイクロイックミラー1105で反射した緑色光(G)は、リレーレンズ1204を経由して液晶ライトバルブ1220に入射する。
ダイクロイックミラー1105を透過した青色光(B)は、3つのリレーレンズ1201,1202,1203と2つの反射ミラー1107,1108とからなる導光系を経由して液晶ライトバルブ1230に入射する。
液晶ライトバルブ1210,1220,1230は、クロスダイクロイックプリズム1206の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ1210,1220,1230に入射した色光は、映像情報(映像信号)に基づいて変調されクロスダイクロイックプリズム1206に向けて射出される。このプリズムは、4つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ1207によってスクリーン1300上に投射され、画像が拡大されて表示される。
液晶ライトバルブ1210は、上述した液晶装置100が適用されたものである。液晶装置100の色光の入射側と射出側とにクロスニコルに配置された一対の偏光素子が隙間を置いて配置されている。他の液晶ライトバルブ1220,1230も同様である。
このような投射型表示装置1000によれば、液晶ライトバルブ1210,1220,1230として、静電気対策が施された周辺回路を有する液晶装置100が用いられているので、所望の電気光学特性を有すると共に静電気に強い投射型表示装置1000を提供することができる。
本発明は、上記した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学装置を適用する電子機器もまた本発明の技術的範囲に含まれるものである。上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
(変形例1)上記第1実施形態の液晶装置100におけるデータ線駆動回路101は、素子基板10の基材10s上に形成されることに限定されない。例えば、IC(集積回路)チップとして別に製造され、素子基板10の端子部に直接あるいは中継基板を介して間接に実装される構成としてもよい。
(変形例2)上記第1実施形態の周辺回路における静電気対策用の抵抗Rsを適用可能な電気光学装置は、透過型の液晶装置100に限定されない。例えば、反射型の液晶装置にも適用可能である。また、液晶装置に限らず、画素Pごとに発光素子を備えた有機エレクトロルミネッセンス装置にも適用することができる。
(変形例3)電気光学装置としての液晶装置100が適用される電子機器は、上記第3実施形態の投射型表示装置1000に限定されない。例えば、投射型のHUD(ヘッドアップディスプレイ)や直視型のHMD(ヘッドマウントディスプレイ)、または電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、POSなどの情報端末機器の表示部に適用することができる。
100…電気光学装置としての液晶装置、101…周辺回路としてのデータ線駆動回路、102…周辺回路としての走査線駆動回路,103…周辺回路としての検査回路、121…抵抗が付加されたトランジスター、121a…半導体層、121c…チャネル領域、121e,121f…LDD領域、131…ソース配線、132…ドレイン配線、133…ゲート配線、135,136,137…コンタクト部、1000…電子機器としての投射型表示装置、P…画素、Rs…抵抗。

Claims (7)

  1. 画素回路と、
    前記画素回路を駆動制御する周辺回路と、を備え、
    前記周辺回路は、前記周辺回路における初段回路及び最終段回路のうち少なくとも一方の回路に含まれるトランジスターに付加された抵抗を有することを特徴とする電気光学装置。
  2. 前記抵抗は、前記トランジスターのゲートとゲート配線との間、前記トランジスターのソースとソース配線との間、前記トランジスターのドレインとドレイン配線との間のうち、少なくとも1つの間に直列に付加されていることを特徴とする請求項1に記載の電気光学装置。
  3. 前記抵抗は、前記トランジスターのゲートとゲート配線との間、前記トランジスターのソースとソース配線との間、前記トランジスターのドレインとドレイン配線との間のうち、少なくとも1つの間に設けられたコンタクト部であり、
    前記コンタクト部は、前記周辺回路における初段回路及び最終段回路以外の回路に含まれるトランジスターに対して、前記コンタクト部の大きさが小さいことを特徴とする請求項1に記載の電気光学装置。
  4. 前記抵抗は、前記トランジスターのゲートとゲート配線との間、前記トランジスターのソースとソース配線との間、前記トランジスターのドレインとドレイン配線との間のうち、少なくとも1つの間に設けられたコンタクト部であり、
    前記コンタクト部は、前記周辺回路における初段回路及び最終段回路以外の回路に含まれるトランジスターに対して、前記コンタクト部の数が少ないことを特徴とする請求項1に記載の電気光学装置。
  5. 前記トランジスターは、チャネル領域と、前記チャネル領域に接したLDD(Lightly Doped Drain)領域とを有する半導体層を備え、
    前記抵抗は前記LDD領域であって、前記周辺回路の初段回路及び最終段回路以外の回路に含まれるトランジスターのLDD領域よりもLDD長が大きいことを特徴とする請求項1に記載の電気光学装置。
  6. 前記トランジスターは、チャネル領域と、前記チャネル領域に接したLDD(Lightly Doped Drain)領域とを有する半導体層を備え、
    前記抵抗は前記LDD領域であって、前記周辺回路の初段回路及び最終段回路以外の回路に含まれるトランジスターのLDD領域よりも不純物イオンのドーズ量が小さいことを特徴とする請求項1に記載の電気光学装置。
  7. 請求項1乃至6のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
JP2013043795A 2013-03-06 2013-03-06 電気光学装置及び電子機器 Expired - Fee Related JP6186757B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2013043795A JP6186757B2 (ja) 2013-03-06 2013-03-06 電気光学装置及び電子機器
TW103107083A TW201435850A (zh) 2013-03-06 2014-03-03 光電裝置、電子機器及驅動電路
PCT/JP2014/001120 WO2014136419A1 (ja) 2013-03-06 2014-03-03 電気光学装置及び電子機器並びに駆動回路
CN201480011846.3A CN105027187B (zh) 2013-03-06 2014-03-03 电光装置、电子设备和驱动电路
KR1020157027046A KR20150128769A (ko) 2013-03-06 2014-03-03 전기 광학 장치 및 전자 기기 및 구동 회로
US14/770,775 US20160013264A1 (en) 2013-03-06 2014-03-03 Electro-optical device, electronic apparatus, and drive circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013043795A JP6186757B2 (ja) 2013-03-06 2013-03-06 電気光学装置及び電子機器

Publications (2)

Publication Number Publication Date
JP2014174190A true JP2014174190A (ja) 2014-09-22
JP6186757B2 JP6186757B2 (ja) 2017-08-30

Family

ID=51490955

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013043795A Expired - Fee Related JP6186757B2 (ja) 2013-03-06 2013-03-06 電気光学装置及び電子機器

Country Status (6)

Country Link
US (1) US20160013264A1 (ja)
JP (1) JP6186757B2 (ja)
KR (1) KR20150128769A (ja)
CN (1) CN105027187B (ja)
TW (1) TW201435850A (ja)
WO (1) WO2014136419A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102621447B1 (ko) * 2016-08-31 2024-01-08 엘지디스플레이 주식회사 액정 표시장치
CN107819022A (zh) * 2017-11-15 2018-03-20 武汉天马微电子有限公司 一种显示面板及显示装置
CN114255690A (zh) * 2020-09-21 2022-03-29 华为技术有限公司 显示面板与半导体显示装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0792448A (ja) * 1994-04-26 1995-04-07 Seiko Epson Corp 液晶表示装置の入力保護回路
JPH07114363A (ja) * 1993-10-19 1995-05-02 Toshiba Corp 表示装置用駆動回路およびそれを用いた液晶表示装置
US20030071803A1 (en) * 1998-04-28 2003-04-17 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor circuit and a semiconductor display using the same
JP2004152901A (ja) * 2002-10-29 2004-05-27 Seiko Epson Corp 回路基板、その製造方法、電気光学装置および電子機器
JP2006017767A (ja) * 2004-06-30 2006-01-19 Optrex Corp 表示装置及び電子機器
JP2010097010A (ja) * 2008-10-17 2010-04-30 Hitachi Displays Ltd 表示装置
JP2010181698A (ja) * 2009-02-06 2010-08-19 Hitachi Displays Ltd 表示装置及びその製造方法
JP2011053642A (ja) * 2009-09-02 2011-03-17 Samsung Mobile Display Co Ltd 有機電界発光表示装置
JP2012145619A (ja) * 2011-01-07 2012-08-02 Seiko Epson Corp 電気光学装置の製造方法および電気光学装置
JP2012164976A (ja) * 2011-01-21 2012-08-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497146A (en) * 1992-06-03 1996-03-05 Frontec, Incorporated Matrix wiring substrates
JP3290772B2 (ja) * 1993-08-18 2002-06-10 株式会社東芝 表示装置
JP2613015B2 (ja) * 1994-02-08 1997-05-21 インターナショナル・ビジネス・マシーンズ・コーポレイション 液晶表示装置
JP3029531B2 (ja) * 1994-03-02 2000-04-04 シャープ株式会社 液晶表示装置
US5852480A (en) * 1994-03-30 1998-12-22 Nec Corporation LCD panel having a plurality of shunt buses
JPH0822024A (ja) * 1994-07-05 1996-01-23 Mitsubishi Electric Corp アクティブマトリクス基板およびその製法
US6275278B1 (en) * 1996-07-19 2001-08-14 Hitachi, Ltd. Liquid crystal display device and method of making same
US7872728B1 (en) * 1996-10-22 2011-01-18 Seiko Epson Corporation Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same
US6337722B1 (en) * 1997-08-07 2002-01-08 Lg.Philips Lcd Co., Ltd Liquid crystal display panel having electrostatic discharge prevention circuitry
TW457690B (en) * 1999-08-31 2001-10-01 Fujitsu Ltd Liquid crystal display
JP4297103B2 (ja) * 2005-02-17 2009-07-15 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに電子機器
KR20060134730A (ko) * 2005-06-23 2006-12-28 삼성전자주식회사 어레이 기판 및 이를 구비한 표시 장치
JP2008046377A (ja) * 2006-08-17 2008-02-28 Sony Corp 表示装置
JP5151172B2 (ja) * 2007-02-14 2013-02-27 ソニー株式会社 画素回路および表示装置
CN101978480B (zh) * 2008-04-25 2012-05-02 夏普株式会社 多层配线、半导体装置、显示装置用基板和显示装置
CN102386236B (zh) * 2008-10-24 2016-02-10 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
WO2010061662A1 (ja) * 2008-11-26 2010-06-03 シャープ株式会社 表示装置
JP5102878B2 (ja) * 2008-12-05 2012-12-19 シャープ株式会社 表示装置用基板及び表示装置
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114363A (ja) * 1993-10-19 1995-05-02 Toshiba Corp 表示装置用駆動回路およびそれを用いた液晶表示装置
JPH0792448A (ja) * 1994-04-26 1995-04-07 Seiko Epson Corp 液晶表示装置の入力保護回路
US20030071803A1 (en) * 1998-04-28 2003-04-17 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor circuit and a semiconductor display using the same
JP2004152901A (ja) * 2002-10-29 2004-05-27 Seiko Epson Corp 回路基板、その製造方法、電気光学装置および電子機器
JP2006017767A (ja) * 2004-06-30 2006-01-19 Optrex Corp 表示装置及び電子機器
JP2010097010A (ja) * 2008-10-17 2010-04-30 Hitachi Displays Ltd 表示装置
JP2010181698A (ja) * 2009-02-06 2010-08-19 Hitachi Displays Ltd 表示装置及びその製造方法
JP2011053642A (ja) * 2009-09-02 2011-03-17 Samsung Mobile Display Co Ltd 有機電界発光表示装置
JP2012145619A (ja) * 2011-01-07 2012-08-02 Seiko Epson Corp 電気光学装置の製造方法および電気光学装置
JP2012164976A (ja) * 2011-01-21 2012-08-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Also Published As

Publication number Publication date
US20160013264A1 (en) 2016-01-14
JP6186757B2 (ja) 2017-08-30
TW201435850A (zh) 2014-09-16
KR20150128769A (ko) 2015-11-18
WO2014136419A1 (ja) 2014-09-12
CN105027187B (zh) 2018-08-28
CN105027187A (zh) 2015-11-04

Similar Documents

Publication Publication Date Title
JP5834705B2 (ja) 電気光学装置、及び電子機器
US10088727B2 (en) Liquid crystal device and electronic apparatus
JP6079077B2 (ja) 電気光学装置、電気光学装置の製造方法、及び電子機器
JP6186835B2 (ja) 電気光学装置、電気光学装置の製造方法、電子機器
JP2013109192A (ja) 液晶装置および電子機器
JP2018101067A (ja) 電気光学装置、電子機器
JP3744521B2 (ja) 電気光学装置及び電子機器
JP2012078624A (ja) 電気光学装置、電子機器
JP2018136477A (ja) 電気光学装置、電子機器
JP2015094880A (ja) 電気光学装置、および電子機器
JP6186757B2 (ja) 電気光学装置及び電子機器
JP5919890B2 (ja) 電気光学装置、及び電子機器
JP6303748B2 (ja) 電気光学装置、光学ユニット、及び電子機器
JP2017120295A (ja) 電気光学装置、電子機器
JP2013182144A (ja) 電気光学装置、及び電子機器
JP6044700B2 (ja) 電気光学装置、及び電子機器
JP5849605B2 (ja) 電気光学装置、及び電子機器
JP2012181308A (ja) 電気光学装置および電子機器
JP2017083679A (ja) 表示装置および電子機器
JP2014182251A (ja) 電気光学装置、電気光学装置の製造方法、及び電子機器
JP6402999B2 (ja) 電気光学装置、電気光学装置の製造方法、電子機器
US10871681B2 (en) Electro-optical device and electronic apparatus
JP2014174189A (ja) 電気光学装置及び電子機器
JP6103091B2 (ja) 液晶装置および電子機器
JP2013178435A (ja) 電気光学装置及び電子機器

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20150109

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151002

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20160609

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20160623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170704

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170717

R150 Certificate of patent or registration of utility model

Ref document number: 6186757

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees