KR20150128769A - 전기 광학 장치 및 전자 기기 및 구동 회로 - Google Patents

전기 광학 장치 및 전자 기기 및 구동 회로 Download PDF

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KR20150128769A
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마사히또 요시이
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명의 과제는 정전기에 강한 주변 회로를 구비한 전기 광학 장치 및 이 전기 광학 장치를 구비한 전자 기기를 제공하는 것이다. 전기 광학 장치로서의 액정 장치는, 화소 회로와, 화소 회로를 구동 제어하는 주변 회로를 구비하고, 주변 회로로서의 데이터선 구동 회로(101)는, 데이터선 구동 회로(101)에 있어서의 초단 회로 및 최종단 회로에 포함되는 트랜지스터(121, 123, 125, 127)의 게이트, 소스, 드레인에 대해 직렬로 부가된 저항(Rs)을 갖는다.

Description

전기 광학 장치 및 전자 기기 및 구동 회로 {ELECTRO-OPTICAL DEVICE, ELECTRONIC APPARATUS, AND DRIVE CIRCUIT}
본 발명은 전기 광학 장치 및 전자 기기에 관한 것이다. 상세하게는, 전기 광학 장치에 있어서의 정전기 대책에 관한 것이다. 또한, 구동 회로 등에 관한 것이다.
전기 광학 장치로서, 제조 중 및 사용 중에 있어서의 정전 파괴 방지 대책이 실시된 회로 기판을 갖는 전기 광학 장치가 알려져 있다(특허문헌 1).
상기 특허문헌 1에 기재된 회로 기판은, 기판 상에 형성된 복수의 단자와, 서로 인접하는 단자간에 형성된 저항을 구비하고, 복수의 단자 중 아날로그 단자에 접속된 저항은, 디지털 단자에 접속된 저항보다도 높은 저항값을 나타내는 구성으로 되어 있다. 이것에 의하면, 모든 단자에 있어서 저항에 의한 정전 보호를 도모하면서, 아날로그 단자에 있어서의 크로스 토크의 발생을 배제할 수 있다고 되어 있다.
일본 특허 출원 공개 제2004-152901호 공보
그러나, 정전기 대책용 저항을 도입하려고 하면, 종래의 배선 패턴을 수정할 필요가 발생한다. 종래의 배선 패턴이 복잡하거나, 고정밀하면, 배선 패턴의 수정이 곤란하다고 하는 과제가 있었다.
본 발명은 상술한 과제의 적어도 일부를 해결하기 위해 이루어진 것이며, 이하의 형태 또는 적용예로서 실현하는 것이 가능하다.
[적용예 1] 본 적용예에 관한 전기 광학 장치는, 화소 회로와, 상기 화소 회로를 구동 제어하는 주변 회로를 구비하고, 상기 주변 회로는, 상기 주변 회로에 있어서의 초단 회로 및 최종단 회로 중 적어도 한쪽의 회로에 포함되는 트랜지스터에 부가된 저항을 갖는 것을 특징으로 한다.
화소 회로를 구동 제어하는 주변 회로에는, 배선 레이아웃의 관계에서 화소 회로보다도 큰 면적의 배선(예를 들어, 전원 배선, 정전위 배선 등)이 접속되므로, 상기 배선이 안테나로 되어 정전기를 끌어당기기 쉽다. 즉, 주변 회로는 정전기 파괴가 발생하기 쉽다.
본 적용예에 의하면, 주변 회로에 있어서의 초단 회로 및 최종단 회로 중 적어도 한쪽의 회로에 포함되는 트랜지스터에 부가된 저항을 가지므로, 주변 회로에 정전기가 침입해도 상기 저항에 의해 정전기를 소비시킬 수 있다. 즉, 정전기에 대해 강한 주변 회로를 구비한 전기 광학 장치를 제공할 수 있다.
[적용예 2] 상기 적용예에 관한 전기 광학 장치에 있어서, 상기 저항은, 상기 트랜지스터의 게이트와 게이트 배선 사이, 상기 트랜지스터의 소스와 소스 배선 사이, 상기 트랜지스터의 드레인과 드레인 배선 사이 중 적어도 하나의 사이에 직렬로 부가되어 있는 것으로 해도 된다.
이 구성에 의하면, 정전기에 의해 주변 회로의 트랜지스터가 파괴되는 것을 저감시킬 수 있다.
[적용예 3] 상기 적용예에 관한 전기 광학 장치에 있어서, 상기 저항은, 상기 트랜지스터의 게이트와 게이트 배선 사이, 상기 트랜지스터의 소스와 소스 배선 사이, 상기 트랜지스터의 드레인과 드레인 배선 사이 중 적어도 하나의 사이에 설치된 콘택트부이며, 상기 콘택트부는, 상기 주변 회로에 있어서의 초단 회로 및 최종단 회로 이외의 회로에 포함되는 트랜지스터에 대해, 상기 콘택트부의 크기가 작은 것으로 해도 된다.
[적용예 4] 상기 적용예에 관한 전기 광학 장치에 있어서, 상기 저항은, 상기 트랜지스터의 게이트와 게이트 배선 사이, 상기 트랜지스터의 소스와 소스 배선 사이, 상기 트랜지스터의 드레인과 드레인 배선 사이 중 적어도 하나의 사이에 설치된 콘택트부이며, 상기 콘택트부는, 상기 주변 회로에 있어서의 초단 회로 및 최종단 회로 이외의 회로에 포함되는 트랜지스터에 대해, 상기 콘택트부의 수가 적은 것으로 해도 된다.
이 구성에 의하면, 정전기에 의해 주변 회로의 트랜지스터가 파괴되는 것을 저감시킬 수 있다. 또한, 콘택트부의 크기나 수를 바꿈으로써 정전기 대책용 저항으로 하므로, 새롭게 정전기 대책용 저항을 부가하지 않아도 되고, 주변 회로에 있어서의 배선 패턴이 복잡해지지 않아도 된다.
[적용예 5] 상기 적용예에 관한 전기 광학 장치에 있어서, 상기 트랜지스터는, 채널 영역과, 상기 채널 영역에 접한 LDD(Lightly Doped Drain) 영역을 갖는 반도체층을 구비하고, 상기 저항은 상기 LDD 영역이며, 상기 주변 회로의 초단 회로 및 최종단 회로 이외의 회로에 포함되는 트랜지스터의 LDD 영역보다도 LDD 길이가 큰 것으로 해도 된다.
[적용예 6] 상기 적용예에 관한 전기 광학 장치에 있어서, 상기 트랜지스터는, 채널 영역과, 상기 채널 영역에 접한 LDD(Lightly Doped Drain) 영역을 갖는 반도체층을 구비하고, 상기 저항은 상기 LDD 영역이며, 상기 주변 회로의 초단 회로 및 최종단 회로 이외의 회로에 포함되는 트랜지스터의 LDD 영역보다도 불순물 이온의 도우즈량이 작은 것으로 해도 된다.
이 구성에 의하면, LDD 영역의 길이를 크게 하거나, LDD 영역에 있어서의 불순물 이온의 도우즈량을 작게 함으로써, 당해 LDD 영역이 정전기 대책용 저항으로서 기능하므로, 정전기에 의해 주변 회로의 트랜지스터가 파괴되는 것을 저감시킬 수 있다. 또한, LDD 영역을 정전기 대책용 저항으로서 사용하므로, 새롭게 정전기 대책용 저항을 부가하지 않아도 되어, 주변 회로에 있어서의 배선 패턴이 복잡해지지 않아도 된다.
[적용예 7] 본 적용예에 관한 전자 기기는, 상기 적용예에 기재된 전기 광학 장치를 구비한 것을 특징으로 한다.
본 적용예에 의하면, 제조 중 또는 사용 중의 정전기에 대해 대책된 전기 광학 장치를 구비하고 있으므로, 코스트 퍼포먼스가 우수하고, 종래보다도 정전기에 대해 강한 전자 기기를 제공할 수 있다.
도 1의 (a)는 액정 장치의 구성을 도시하는 개략 평면도, (b)는 (a)에 도시하는 액정 장치의 H-H'선을 따르는 개략 단면도.
도 2는 액정 장치의 전기적인 구성을 도시하는 등가 회로도.
도 3은 데이터선 구동 회로에 있어서의 논리 회로도.
도 4는 데이터선 구동 회로의 일례를 나타내는 회로도.
도 5의 (a)는 실시예 1의 초단 회로의 트랜지스터의 구성을 도시하는 개략 평면도, (b)는 실시예 1의 2단째의 회로의 트랜지스터의 구성을 도시하는 개략 평면도.
도 6의 (a)는 실시예 2의 초단 회로의 트랜지스터의 구성을 도시하는 개략 평면도, (b)는 실시예 2의 2단째의 회로의 트랜지스터의 구성을 도시하는 개략 평면도.
도 7의 (a)는 실시예 3의 초단 회로의 트랜지스터의 구성을 도시하는 개략 평면도, (b)는 실시예 3의 2단째의 회로의 트랜지스터의 구성을 도시하는 개략 평면도.
도 8은 투사형 표시 장치의 구성을 도시하는 개략도.
이하, 본 발명을 구체화한 실시 형태에 대해 도면에 따라 설명한다. 또한, 사용하는 도면은, 설명하는 부분이 인식 가능한 상태로 되도록, 적절히 확대 또는 축소하여 표시하고 있다.
또한, 이하의 형태에 있어서, 예를 들어 「기판 상에」라고 기재된 경우, 기판 상에 접하도록 배치되는 경우, 또는 기판 상에 다른 구성물을 통해 배치되는 경우, 또는 기판 상에 일부가 접하도록 배치되고, 일부가 다른 구성물을 통해 배치되는 경우 등을 나타내는 것으로 한다.
(제1 실시 형태)
본 실시 형태에서는, 박막 트랜지스터(Thin Film Transistor;TFT)를 화소의 스위칭 소자로서 구비한 액티브 매트릭스형의 액정 장치를 예로 들어 설명한다. 이 액정 장치는, 예를 들어 후술하는 투사형 표시 장치(액정 프로젝터)의 광 변조 소자(액정 라이트밸브)로서 적절하게 사용할 수 있는 것이다.
<액정 장치>
우선, 본 실시 형태의 전기 광학 장치로서의 액정 장치에 대해, 도 1 및 도 2를 참조하여 설명한다. 도 1의 (a)는 액정 장치의 구성을 도시하는 개략 평면도, 도 1의 (b)는 도 1의 (a)에 도시하는 액정 장치의 H-H'선을 따르는 개략 단면도이다. 도 2는 액정 장치의 전기적인 구성을 도시하는 등가 회로도이다.
도 1의 (a) 및 (b)에 도시하는 바와 같이, 본 실시 형태의 전기 광학 장치로서의 액정 장치(100)는, 대향 배치된 소자 기판(10) 및 대향 기판(20)과, 이들 한 쌍의 기판에 의해 끼움 지지된 액정층(50)을 갖는다. 소자 기판(10)의 기재(10s) 및 대향 기판(20)의 기재(20s)는, 각각 투명한 예를 들어 석영 기판이나 유리 기판이 사용되어 있다.
소자 기판(10)은 대향 기판(20)보다도 크고, 양 기판은, 대향 기판(20)의 외연을 따라 배치된 시일재(40)를 개재하여 간격을 두고 접합되고, 그 간격에 정 또는 부의 유전 이방성을 갖는 액정이 봉입되어 액정층(50)이 구성되어 있다. 시일재(40)는, 예를 들어 열경화성 또는 자외선 경화성의 에폭시 수지 등의 접착제가 채용되어 있다. 시일재(40)에는, 한 쌍의 기판의 상기 간격을 일정하게 유지하기 위한 스페이서(도시 생략)가 혼입되어 있다.
시일재(40)의 내측에는, 매트릭스 형상으로 배열한 복수의 화소(P)를 포함하는 화소 영역(E)이 형성되어 있다. 또한, 시일재(40)와 화소 영역(E) 사이에 화소 영역(E)을 둘러싸고 분할부(21)가 설치되어 있다. 분할부(21)는, 예를 들어 차광성의 금속 혹은 금속 산화물 등으로 이루어진다. 또한, 화소 영역(E)은, 표시에 기여하는 복수의 화소(P) 외에, 복수의 화소(P)를 둘러싸도록 배치된 더미 화소를 포함하는 것으로 해도 된다. 또한, 도 1에서는 도시 생략하였지만, 화소 영역(E)에 있어서 복수의 화소(P)를 각각 평면적으로 구분하는 차광부(블랙 매트릭스;BM)가 대향 기판(20)에 설치되어 있다.
소자 기판(10)에는, 복수의 외부 접속 단자(104)가 배열된 단자부가 설치되어 있다. 상기 단자부를 따른 제1 변부와 시일재(40) 사이에 데이터선 구동 회로(101)가 설치되어 있다. 또한, 제1 변부에 대향하는 제2 변부를 따른 시일재(40)와 화소 영역(E) 사이에 검사 회로(103)가 설치되어 있다. 또한, 제1 변부와 직교하고 서로 대향하는 제3 및 제4 변부를 따른 시일재(40)와 화소 영역(E) 사이에 주사선 구동 회로(102)가 설치되어 있다. 제2 변부의 시일재(40)와 검사 회로(103) 사이에, 2개의 주사선 구동 회로(102)를 연결하는 복수의 배선(105)이 설치되어 있다.
이들 데이터선 구동 회로(101), 주사선 구동 회로(102)에 연결되는 배선은, 제1 변부를 따라 배열된 복수의 외부 접속 단자(104)에 접속되어 있다. 이후, 제1 변부를 따른 방향을 X 방향으로 하고, 제3 변부를 따른 방향을 Y 방향으로 하여 설명한다. 또한, 검사 회로(103)의 배치는 이것에 한정되지 않고, 데이터선 구동 회로(101)와 화소 영역(E) 사이의 시일재(40)의 내측을 따른 위치에 설치해도 된다.
도 1의 (b)에 도시하는 바와 같이, 소자 기판(10)의 액정층(50)측의 표면에는, 화소(P)마다 형성된 투광성의 화소 전극(15) 및 스위칭 소자인 박막 트랜지스터(이후, TFT라고 호칭함)(30)와, 신호 배선과, 이들을 덮는 배향막(18)이 형성되어 있다. 또한, TFT(30)에 있어서의 반도체층에 광이 입사되어 스위칭 동작이 불안정해지는 것을 방지하는 차광 구조가 채용되어 있다. 소자 기판(10)은, 기재(10s)과, 기재(10s) 상에 형성된 화소 전극(15), TFT(30), 신호 배선, 배향막(18)을 포함하는 것이다.
소자 기판(10)에 대향 배치되는 대향 기판(20)은, 기재(20s)와, 기재(20s) 상에 형성된 분할부(21)와, 이것을 덮도록 성막된 평탄화층(22)과, 평탄화층(22)을 덮고, 적어도 화소 영역(E)에 걸쳐 형성된 공통 전극(23)과, 공통 전극(23)을 덮는 배향막(24)을 포함하는 것이다.
분할부(21)는, 도 1의 (a)에 도시하는 바와 같이 화소 영역(E)을 둘러쌈과 함께, 평면적으로 주사선 구동 회로(102), 검사 회로(103)와 겹치는 위치에 설치되어 있다. 이에 의해 대향 기판(20)측으로부터 이들 회로에 입사되는 광을 차폐하여, 이들 회로가 광에 의해 오동작하는 것을 방지하는 역할을 하고 있다. 또한, 불필요한 미광이 화소 영역(E)에 입사되지 않도록 차폐하여, 화소 영역(E)의 표시에 있어서의 높은 콘트라스트를 확보하고 있다.
평탄화층(22)은, 예를 들어 산화 실리콘 등의 무기 재료로 이루어지고, 광 투과성을 가지고 분할부(21)를 덮도록 형성되어 있다. 이러한 평탄화층(22)의 형성 방법으로서는, 예를 들어 플라즈마 CVD법 등을 이용하여 성막하는 방법을 들 수 있다.
공통 전극(23)은, 예를 들어 ITO(Indium Tin Oxide) 등의 투명 도전막을 포함하고, 평탄화층(22)을 덮음과 함께, 도 1의 (a)에 도시하는 바와 같이 대향 기판(20)의 네 코너에 설치된 상하 도통부(106)에 의해 소자 기판(10)측의 배선에 전기적으로 접속되어 있다.
화소 전극(15)을 덮는 배향막(18) 및 공통 전극(23)을 덮는 배향막(24)은, 액정 장치(100)의 광학 설계에 기초하여 선정된다. 예를 들어, 폴리이미드 등의 유기 재료를 성막하여, 그 표면을 러빙함으로써, 정(正)의 유전 이방성을 갖는 액정 분자에 대해 대략 수평 배향 처리가 실시된 유기 배향막이나, 기상 성장법을 이용하여 SiOx(산화 실리콘) 등의 무기 재료를 성막하여, 부(負)의 유전 이방성을 갖는 액정 분자에 대해 대략 수직 배향시킨 무기 배향막을 들 수 있다.
이러한 액정 장치(100)는 투과형이며, 전압 무인가 상태에서 화소(P)의 투과율이 최대로 되는 노멀리 화이트 모드나, 전압 무인가 상태에서 화소(P)의 투과율이 최소로 되는 노멀리 블랙 모드의 광학 설계가 채용된다. 소자 기판(10)과 대향 기판(20)을 포함하는 액정 패널(110)의 광의 입사측과 사출측에 각각 편광 소자가 광학 설계에 따라 배치되어 사용된다.
다음으로 도 2를 참조하여, 액정 장치(100)의 전기적인 구성에 대해 설명한다. 액정 장치(100)는, 적어도 화소 영역(E)에 있어서 서로 절연되어 직교하는 신호 배선으로서의 복수의 주사선(3a) 및 복수의 데이터선(6a)과, 데이터선(6a)을 따라 평행하게 배치된 용량선(3b)을 갖는다. 주사선(3a)이 연장되는 방향이 X 방향이며, 데이터선(6a)이 연장되는 방향이 Y 방향이다.
주사선(3a)과 데이터선(6a) 및 용량선(3b)과, 이들 신호선류에 의해 구분된 영역에, 화소 전극(15)과, TFT(30)와, 축적 용량(16)이 형성되고, 이들이 화소(P)의 화소 회로를 구성하고 있다.
주사선(3a)은 TFT(30)의 게이트에 전기적으로 접속되고, 데이터선(6a)은 TFT(30)의 소스에 전기적으로 접속되어 있다. 화소 전극(15)은 TFT(30)의 드레인에 전기적으로 접속되어 있다.
데이터선(6a)은 데이터선 구동 회로(101)(도 1 참조)에 접속되어 있고, 데이터선 구동 회로(101)로부터 공급되는 화상 신호(D1, D2, …, Dn)를 화소(P)에 공급한다. 주사선(3a)은 주사선 구동 회로(102)(도 1 참조)에 접속되어 있고, 주사선 구동 회로(102)로부터 공급되는 주사 신호(SC1, SC2, …, SCm)를 화소(P)에 공급한다.
데이터선 구동 회로(101)로부터 데이터선(6a)에 공급되는 화상 신호(D1∼Dn)는, 이 순서대로 선 순차로 공급해도 되고, 서로 인접하는 복수의 데이터선(6a)끼리에 대해 그룹마다 공급해도 된다. 주사선 구동 회로(102)는, 주사선(3a)에 대해, 주사 신호(SC1∼SCm)를 소정의 타이밍에 펄스적으로 선 순차로 공급한다.
액정 장치(100)는, 스위칭 소자인 TFT(30)가 주사 신호(SC1∼SCm)의 입력에 의해 일정 기간만큼 온 상태로 됨으로써, 데이터선(6a)으로부터 공급되는 화상 신호(D1∼Dn)가 소정의 타이밍에 화소 전극(15)에 기입되는 구성으로 되어 있다. 그리고, 화소 전극(15)을 통해 액정층(50)에 기입된 소정 레벨의 화상 신호(D1∼Dn)는, 화소 전극(15)과 액정층(50)을 통해 대향 배치된 공통 전극(23) 사이에서 일정 기간 유지된다.
유지된 화상 신호(D1∼Dn)가 누설되는 것을 방지하기 위해, 화소 전극(15)과 공통 전극(23) 사이에 형성되는 액정 용량과 병렬로 축적 용량(16)이 접속되어 있다. 축적 용량(16)은, TFT(30)의 드레인과 용량선(3b) 사이에 형성되어 있다.
또한, 도 1의 (a)에 도시한 검사 회로(103)에는, 데이터선(6a)이 접속되어 있고, 액정 장치(100)의 제조 과정에 있어서, 상기 화상 신호를 검출함으로써 액정 장치(100)의 동작 결함 등을 확인할 수 있는 구성으로 되어 있지만, 도 2의 등가 회로에서는 생략하고 있다.
본 실시 형태에 있어서의 화소 회로를 구동 제어하는 주변 회로는, 데이터선 구동 회로(101), 주사선 구동 회로(102), 검사 회로(103)를 포함하고 있다. 또한, 주변 회로는, 상기 화상 신호를 샘플링하여 데이터선(6a)에 공급하는 샘플링 회로, 데이터선(6a)에 소정 전압 레벨의 프리차지 신호를 상기 화상 신호에 선행하여 공급하는 프리차지 회로를 포함하는 것으로 해도 된다.
다음으로, 주변 회로 중 데이터선 구동 회로(101)의 회로 구성을 예로 들어, 본 발명에 있어서의 주변 회로의 정전기 대책에 대해 설명한다.
도 3은 데이터선 구동 회로에 있어서의 논리 회로도, 도 4는 데이터선 구동 회로의 일례를 나타내는 회로도이다.
주변 회로의 하나인 데이터선 구동 회로(101)는, 예를 들어 도 3에 도시하는 바와 같이, 데이터선(6a)의 각각에 설치된 버퍼(101b)와, 시프트 레지스터(101s)를 포함하여 구성되어 있다. 각 데이터선(6a)과 시프트 레지스터(101s)는 버퍼(101b)를 경유하여 전기적으로 접속되어 있다. 시프트 레지스터(101s)는, 전술한 화상 신호(D1∼Dn)를 클럭 신호(CLX) 및 전송 개시 펄스(DX)에 기초하여 대응하는 데이터선(6a)에 송출하기 위한 회로이다. 또한, 시프트 레지스터(101s)는, 전송 방향 제어 신호(DIRX)에 기초하여, X 방향으로 배열되는 복수의 데이터선(6a)에 대해, 화상 신호(D1∼Dn)의 기입 방향을 바꿀 수 있는 구성으로 되어 있다.
Figure pct00001
구체적으로는, 도 4에 도시하는 바와 같이, 시프트 레지스터(101s)는, 각 데이터선(6a)에의 화상 신호(D1∼Dn)의 기입 방향에 대응하여 캐스케이드 접속된 복수의 인버터 회로를 갖고 있다. 버퍼(101b)는, 데이터선(6a)에 공급되는 화상 신호(D1∼Dn)에 있어서의 전류나 전압의 변동을 방지하기 위해, 데이터선(6a)에 대해 직렬 및 병렬로 접속된 트랜지스터를 갖고 있다. 상기 인버터 회로도 또한 화상 신호(D1∼Dn)의 전달 방향으로 트랜지스터가 직렬 및 병렬로 접속된 구성으로 되어 있다. 버퍼(101b)와, 시프트 레지스터(101s)에는, 각각, 기준 전위(VSS)나 구동 전위(VDD)가 공급되는 전원 배선이 접속되어 있다.
본 발명의 주변 회로에 있어서의 초단 회로는, 데이터선 구동 회로(101)의 경우, X 방향으로 배열되는 복수의 데이터선(6a) 중 1개째의 데이터선(6a)에 접속된 버퍼(101b1)와, 버퍼(101b1)가 접속된 인버터 회로(101s1)를 포함하는 것이다.
또한, 본 발명의 주변 회로에 있어서의 최종단 회로는, 데이터선 구동 회로(101)의 경우, X 방향으로 배열되는 복수의 데이터선(6a) 중 n개째의 데이터선(6a)에 접속된 버퍼(101bn)와, 버퍼(101bn)가 접속된 인버터 회로(101sn)를 포함하는 것이다.
소자 기판(10)에 있어서의 배선 레이아웃의 관계에서, 이들 초단 회로와 최종단 회로의 양쪽에 접속되어 있는 상기 전원 배선은, 주변 회로의 내부의 전원 배선에 비해, 배선 저항에 의한 전위 강하를 억제하기 위해 면적이 크게 되어 있다. 그러므로, 초단 회로, 최종단 회로에 접속되는 상기 전원 배선이 안테나의 역할을 하여, 정전기를 주변 회로에 끌어들이기 쉽다.
따라서, 본 실시 형태에서는, 초단 회로로서의 버퍼(101b1) 및 인버터 회로(101s1), 최종단 회로로서의 버퍼(101bn) 및 인버터 회로(101sn)의 각각에 포함되는 트랜지스터에 정전기 대책용 저항(Rs)이 부가되어 있다.
구체적으로는, 초단 회로의 인버터 회로(101s1)에 포함되는 모든 트랜지스터(121)의 게이트, 소스, 드레인의 각각에 대해 직렬로 저항(Rs)이 부가되어 있다. 또한, 초단 회로의 버퍼(101b1)에 포함되는 모든 트랜지스터(123)의 게이트, 소스, 드레인의 각각에 대해 직렬로 저항(Rs)이 부가되어 있다.
최종단 회로의 인버터 회로(101sn)에 포함되는 모든 트랜지스터(125)의 게이트, 소스, 드레인의 각각에 대해 직렬로 저항(Rs)이 부가되어 있다. 또한, 최종단 회로의 버퍼(101bn)에 포함되는 모든 트랜지스터(127)의 게이트, 소스, 드레인의 각각에 대해 직렬로 저항(Rs)이 부가되어 있다.
초단 회로 및 최종단 회로 이외의 회로, 예를 들어 2단째의 인버터 회로(101s2)에 포함되는 모든 트랜지스터(122)의 게이트, 소스, 드레인의 각각에는 저항(Rs)이 부가되어 있지 않다. 또한, 2단째의 버퍼(101b2)에 포함되는 모든 트랜지스터(124)의 게이트, 소스, 드레인의 각각에는 저항(Rs)이 부가되어 있지 않다.
본 실시 형태의 주변 회로인 데이터선 구동 회로(101)에서는, X 방향으로 배열된 초단 회로와 최종단 회로의 양쪽에 기준 전위(VSS)나 구동 전위(VDD)가 공급되는 전원 배선이 접속되어 있다. 따라서, 초단 회로 및 최종단 회로에 포함되는 모든 트랜지스터의 게이트, 소스, 드레인의 각각에 정전기 대책용 저항(Rs)을 부가하였다. 한편, 주변 회로의 편측으로부터 상기 전원 배선이 접속되어 있는 경우에는, 상기 전원 배선이 접속된 측의 초단 회로 또는 최종단 회로에 포함되는 모든 트랜지스터의 게이트, 소스, 드레인의 각각에 정전기 대책용 저항(Rs)을 부가하는 것이 바람직하다.
정전기 대책용 저항(Rs)을 예를 들어 저항을 갖는 배선에 의해 실현하려고 하면, 주변 회로에 있어서의 배선 패턴을 수정해야 한다. 주변 회로에 있어서의 트랜지스터 등의 소자나 소자에 연결되는 배선이 이미 복잡 혹은 고정밀한 배치(패턴)인 경우, 새롭게 정전기 대책용 배선을 추가하는 것은 곤란해진다. 따라서, 발명자는, 주변 회로에 있어서의 종래의 회로 배치를 이용하여, 정전기 대책용 저항(Rs)을 부가하는 방법을 개발하였다. 이후, 구체적인 실시예를 들어 설명한다. 또한, 실시예에서는, 초단 회로와 2단째의 회로에 포함되는 트랜지스터를 예로 들어 설명한다.
(실시예 1)
도 5의 (a)는 실시예 1의 초단 회로의 트랜지스터의 구성을 도시하는 개략 평면도, 도 5의 (b)는 실시예 1의 2단째의 회로의 트랜지스터의 구성을 도시하는 개략 평면도이다.
도 5의 (a)에 도시하는 바와 같이, 실시예 1의 초단 회로로서의 시프트 레지스터(101s)의 인버터 회로(101s1)에 포함되는 트랜지스터(121)는, 반도체층(121a)과, 게이트 전극(121g)을 갖고 있다. 반도체층(121a)은, 예를 들어 폴리실리콘으로 이루어지고, 불순물 이온을 선택적 또한 농도를 다르게 하여 주입함으로써, 채널 영역(121c)과, 소스 영역(121s)과, 채널 영역(121c)과 소스 영역(121s) 사이의 LDD(Lightly Doped Drain) 영역(121e)과, 드레인 영역(121d)과, 채널 영역(121c)과 드레인 영역(121d) 사이의 LDD 영역(121f)이 형성되어 있다. 즉, 트랜지스터(121)는, 채널 영역(121c)의 소스측에 LDD 영역(121e)이 접하고, 채널 영역(121c)의 드레인측에 LDD 영역(121f)이 접하고 있는 LDD 구조로 되어 있다.
반도체층(121a)의 소스 영역(121s)에는, 콘택트부(135)를 통해 소스 배선(131)이 전기적으로 접속되어 있다. 드레인 영역(121d)에는, 콘택트부(136)를 통해 드레인 배선(132)이 전기적으로 접속되어 있다. 즉, 콘택트부(135)가 소스 전극으로서 기능하고, 콘택트부(136)가 드레인 전극으로서 기능하고 있다.
또한, 게이트 절연막(도시 생략)을 사이에 두고 채널 영역(121c)에 대향하는 위치에 게이트 전극(121g)이 형성되고, 게이트 전극(121g)은 콘택트부(137)를 통해 게이트 배선(133)에 전기적으로 접속되어 있다.
도 5의 (b)에 도시하는 바와 같이, 실시예 1의 2단째의 회로로서의 시프트 레지스터(101s)의 인버터 회로(101s2)에 포함되는 트랜지스터(122)는, 반도체층(122a)과, 게이트 전극(122g)을 갖고 있다. 반도체층(122a)도 또한 예를 들어 폴리실리콘으로 이루어지고, 불순물 이온을 선택적 또한 농도를 다르게 하여 주입함으로써, LDD 구조가 형성되어 있다. 따라서, 반도체층(122a)은, 소스 영역(122s), LDD 영역(122e), 채널 영역(122c), LDD 영역(122f), 드레인 영역(122d)을 갖는다.
반도체층(122a)의 소스 영역(122s)에는, 콘택트부(145)를 통해 소스 배선(141)이 전기적으로 접속되어 있다. 드레인 영역(122d)에는, 콘택트부(146)를 통해 드레인 배선(142)이 전기적으로 접속되어 있다. 즉, 콘택트부(145)가 소스 전극으로서 기능하고, 콘택트부(146)가 드레인 전극으로서 기능하고 있다.
또한, 게이트 절연막(도시 생략)을 사이에 두고 채널 영역(122c)에 대향하는 위치에 게이트 전극(122g)이 형성되고, 게이트 전극(122g)은 콘택트부(147)를 통해 게이트 배선(143)에 전기적으로 접속되어 있다.
도 5의 (a) 및 (b)에 도시하는 바와 같이, 초단 회로의 트랜지스터(121)에 있어서의 콘택트부(135, 136, 137)는, 2단째의 회로의 트랜지스터(122)에 있어서의 콘택트부(145, 146, 147)보다도 평면적인 크기가 작다. 이들 콘택트부는, 예를 들어 반도체층(121a, 122a)을 덮는 게이트 절연막이나 층간 절연막을 관통하는 콘택트 홀이다. 이 콘택트 홀의 내부를 도전막으로 피복함으로써 전기적인 도통이 얻어진다. 예를 들어, 트랜지스터(121)의 콘택트부(135, 136, 137)의 평면 형상은, 1변의 길이가 약 0.5㎛인 정사각형이다. 이에 반해, 트랜지스터(122)의 콘택트부(145, 146, 147)의 평면 형상은, 1변의 길이가 약 1.0㎛인 정사각형이다. 콘택트 홀의 내부를 피복하는 도전막을 예를 들어 Al(알루미늄)로 하고, 반도체층(121a, 122a)을 폴리실리콘으로 하면, 콘택트부(135, 136, 137)의 접속 저항은 약 1250Ω로 된다. 이것에 반해, 콘택트부(145, 146, 147)의 접속 저항은 약 750Ω로 된다. 즉, 트랜지스터(121)는, 트랜지스터(122)에 대해, 게이트, 소스, 드레인의 각각에 약 500Ω의 정전기 대책용 저항(Rs)을 부가한 구성으로 된다.
또한, 콘택트부(135, 136, 137, 145, 146, 147)의 평면 형상은 정사각형인 것에 한정되지 않고, 예를 들어 원형이어도 된다.
(실시예 2)
도 6의 (a)는 실시예 2의 초단 회로의 트랜지스터의 구성을 도시하는 개략 평면도, 도 6의 (b)는 실시예 2의 2단째의 회로의 트랜지스터의 구성을 도시하는 개략 평면도이다.
실시예 2는 주변 회로에 있어서의 초단 회로의 트랜지스터와 다른 회로(2단째)의 트랜지스터의 콘택트부의 크기를 동일하게 하여, 콘택트부의 수를 다르게 한 것이다. 따라서, 실시예 1과 동일한 구성에 대해서는 동일한 부호를 부여하여 상세의 설명은 생략한다.
구체적으로는, 도 6의 (a)에 도시하는 바와 같이, 초단 회로의 트랜지스터(121)는, 소스 전극으로서 기능하는 콘택트부(135), 드레인 전극으로서 기능하는 콘택트부(136), 게이트 전극(121g)과 게이트 배선(133)을 전기적으로 접속시키는 콘택트부(137), 합계 3개의 콘택트부를 갖고 있다.
이에 반해, 2단째의 회로의 트랜지스터(122)는, 소스 전극으로서 기능하는 2개의 콘택트부(145a, 145b), 드레인 전극으로서 기능하는 2개의 콘택트부(146a, 146b), 게이트 전극(122g)과 게이트 배선(143)을 전기적으로 접속시키는 2개의 콘택트부(147a, 147b), 합계 6개의 콘택트부를 갖고 있다.
2개의 콘택트부(145a, 145b)는 소스 배선(141)의 연장 방향으로 나란히 배치되어 있다. 2개의 콘택트부(146a, 146b)는 드레인 배선(142)의 연장 방향으로 나란히 배치되어 있다. 2개의 콘택트부(147a, 147b)는 게이트 배선(143)의 연장 방향으로 나란히 배치되어 있다.
이 콘택트부(135, 136, 137, 145a, 145b, 146a, 146b, 147a, 147b)의 평면 형상은, 1변의 길이가 약 0.5㎛인 정사각형이다.
따라서, 실시예 1에서 설명한 바와 같이, 콘택트 홀의 내부를 피복하는 도전막을 예를 들어 Al(알루미늄)로 하고, 반도체층(121a, 122a)을 폴리실리콘으로 하면, 콘택트부(135, 136, 137)의 접속 저항은 약 1250Ω로 된다. 이에 반해, 소스 전극으로서 기능하는 2개의 콘택트부(145a, 145b)의 접속 저항은 약 625Ω로 된다. 다른 콘택트부(146a, 146b), 콘택트부(147a, 147b)도 마찬가지이다. 즉, 실시예 2의 트랜지스터(121)는, 트랜지스터(122)에 대해, 게이트, 소스, 드레인의 각각에 약 625Ω의 정전기 대책용 저항(Rs)을 부가한 구성으로 된다.
또한, 트랜지스터(121)와 트랜지스터(122)의 콘택트부의 수는 이것에 한정되는 것은 아니다. 콘택트부의 크기가 동일하면, 트랜지스터(122)보다도 트랜지스터(121)의 콘택트부의 수를 적게 하면 된다.
(실시예 3)
도 7의 (a)는 실시예 3의 초단 회로의 트랜지스터의 구성을 도시하는 개략 평면도, 도 7의 (b)는 실시예 3의 2단째의 회로의 트랜지스터의 구성을 도시하는 개략 평면도이다.
실시예 3은 초단 회로의 트랜지스터의 반도체층에 있어서의 LDD 영역을 저항(Rs)으로서 이용하는 것이다. 따라서, 실시예 1과 동일한 구성에 대해서는 동일한 부호를 부여하여 상세의 설명은 생략한다.
도 7의 (a) 및 (b)를 참조하여, 실시예 3의 초단 회로의 트랜지스터(121)와, 2단째의 회로의 트랜지스터(122)의 소자 기판(10)에 있어서의 기재(10s) 상의 구조를 설명한다.
도 7의 (a)에 도시하는 바와 같이, 기재(10s)를 덮고 예를 들어 산화 실리콘 등으로 이루어지는 하지(下地) 절연막(10a)이 형성된다. 하지 절연막(10a) 상에 차광성을 갖는 배선(3c)이 형성된다. 배선(3c)은, 예를 들어 Al, Ti, Cr, W, Ta, Mo 등의 금속 단체, 또는 이들 금속 단체 중 적어도 하나를 포함하는 합금, 금속 실리사이드, 폴리실리사이드, 나이트라이드, 혹은 이들이 적층된 것을 사용할 수 있다.
배선(3c)을 덮도록 예를 들어 산화 실리콘 등으로 이루어지는 제1 층간 절연막(11a)이 형성되고, 제1 층간 절연막(11a) 상에 있어서 배선(3c)과 겹치는 위치에 섬 형상으로 트랜지스터(121)의 반도체층(121a)이 형성된다. 반도체층(121a)은 전술한 바와 같이 예를 들어 폴리실리콘으로 이루어지고, 불순물 이온이 주입되어, 소스 영역(121s), LDD 영역(121e), 채널 영역(121c), LDD 영역(121f), 드레인 영역(121d)을 갖는 LDD 구조가 형성되어 있다. 차광성을 갖는 배선(3c)의 상층에 반도체층(121a)을 배치함으로써, 기재(10s)측으로부터의 입사광을 배선(3c)에 의해 차광하여, 입사광에 의한 트랜지스터(121)의 오동작을 방지하는 구조로 되어 있다.
반도체층(121a)을 덮도록 게이트 절연막(11b)이 형성된다. 또한 게이트 절연막(11b)을 사이에 두고 채널 영역(121c)에 대향하는 위치에 게이트 전극(121g)이 형성된다.
게이트 전극(121g)과 게이트 절연막(11b)을 덮는 제2 층간 절연막(11c)이 형성되고, 반도체층(121a)의 소스 영역(121s) 및 드레인 영역(121d)과 겹치는 위치에 게이트 절연막(11b), 제2 층간 절연막(11c)을 관통하는 2개의 콘택트 홀이 형성된다. 그리고, 2개의 콘택트 홀을 메움과 함께 제2 층간 절연막(11c)을 덮도록 Al(알루미늄) 등의 차광성의 도전부 재료를 사용하여 도전막이 성막된다. 성막된 도전막을 패터닝함으로써, 콘택트부(135, 136)가 형성된다. 또한, 콘택트부(135)를 통해 소스 영역(121s)에 연결되는 소스 배선(131)이 형성된다. 동시에 콘택트부(136)를 통해 드레인 영역(121d)에 연결되는 드레인 배선(132)이 형성된다.
도 7의 (b)에 도시하는 바와 같이, 트랜지스터(122)의 반도체층(122a)도 또한, 기재(10s)의 제1 층간 절연막(11a) 상에 있어서, 배선(3c)과 겹치는 위치에 섬 형상으로 형성된다. 반도체층(122a)도 또한 전술한 바와 같이 예를 들어 폴리실리콘으로 이루어지고, 불순물 이온이 주입되어, 소스 영역(122s), LDD 영역(122e), 채널 영역(122c), LDD 영역(122f), 드레인 영역(122d)을 갖는 LDD 구조가 형성되어 있다.
초단 회로의 트랜지스터(121)의 반도체층(121a)에 있어서, 채널 영역(121c)과 소스 영역(121s) 사이의 LDD 영역(121e)의 길이 L1(이후, LDD 길이 L1이라고 함)은, 2단째의 회로의 트랜지스터(122)의 반도체층(122a)에 있어서의 LDD 영역(122e)의 길이 L2(이후, LDD 길이 L2라고 함)에 비해 크다(길다). 본 실시 형태에서는, LDD 영역(121e)과 LDD 영역(121f)의 LDD 길이는 동일한 L1이다. 또한, LDD 영역(122e)과 LDD 영역(122f)의 LDD 길이는 동일한 L2이다. 트랜지스터(122)에 대해, 트랜지스터(121)의 LDD 영역(121e, 121f)의 길이를 크게(길게) 함으로써, LDD 영역(121e, 121f)을 저항(Rs)으로서 기능시킬 수 있다. 또한, 실시예 3은 실시예 1에 나타낸 콘택트부(135, 136, 137)의 평면 형상을 작게 하는 구성과, LDD 영역(121e, 121f)의 길이를 크게 하는 구성을 포함하고 있으므로, 트랜지스터(121)의 소스측 및 드레인측에 있어서의 저항(Rs)의 값을 더욱 크게 할 수 있다. 따라서, 실시예 3의 초단 회로의 트랜지스터(121)는, 2단째의 회로의 트랜지스터(122)에 대해, 게이트, 소스, 드레인의 각각에 정전기 대책용 저항(Rs)을 부가한 구성으로 된다.
또한, 트랜지스터(121, 122)에 있어서의 LDD 구조는, 이것에 한정되지 않고, 채널 영역에 대해 소스측 또는 드레인측에 1개의 LDD 영역이 접하는 구성으로 해도 된다. 또한, 초단 회로의 트랜지스터(121)의 LDD 영역을 정전기 대책용 저항(Rs)으로 하는 방법은, 불순물 이온 농도가 낮은 상기 LDD 영역의 길이를 크게(길게) 하는 것에 한정하지 않는다. 예를 들어, 트랜지스터(122)에 대해, 초단 회로의 트랜지스터(121)의 상기 LDD 영역에 있어서의 도우즈량(주입되는 불순물 이온 농도)을 작게 하면, 상기 LDD 영역의 크기를 바꾸지 않고 전기적인 저항을 크게 하여 정전기 대책용 저항(Rs)으로서 기능시킬 수 있다.
실시예 1에서는, 초단 회로의 트랜지스터(121)에 있어서의 콘택트부(135, 136, 137)의 저항값(1250Ω)은, 2단째의 트랜지스터(121)에 있어서의 콘택트부(145, 146, 147)의 저항값(750Ω)에 대해 약 1.7배로 되어 있다.
실시예 2에서는, 초단 회로의 트랜지스터(121)에 있어서의 콘택트부(135, 136, 137)의 저항값(1250Ω)은, 2단째의 트랜지스터(121)에 있어서의 콘택트부(145a, 145b, 146a, 146b, 147a, 147b)의 저항값(625Ω)에 대해 2배로 되어 있다.
주변 회로의 구성에도 의존하지만, 주변 회로가 본래 전달해야 할 신호의 전기 특성이 열화되지 않도록, 콘택트부(135, 136, 137)의 저항값을 설정하는 것이 바람직하다. 구체적으로는, 1개의 트랜지스터(121)의 게이트, 소스, 드레인에 부가되는 저항(Rs)의 저항값은, 트랜지스터(122)의 게이트, 소스, 드레인이 접속되는 배선과의 사이의 저항값에 대해, 1.25배∼1.5배 정도가 바람직하다. 1.5배 이상으로 하는 경우에는, 액정 장치(100)에 있어서의 표시 품질을 확인할 필요가 있다.
이상, 정전기 대책용 저항(Rs)에 대해 실시예 1∼실시예 3을 들어 설명하였지만, 콘택트부의 수를 적게 하는 실시예 2와 LDD 영역을 저항(Rs)으로 하는 실시예 3을 조합해도 된다.
또한, 전술한 바와 같이, 전원 배선이 접속되는 주변 회로의 초단 회로 및/또는 최종단 회로에 포함되는 트랜지스터에 대해, 정전기 대책용 저항(Rs)을 부가하면 된다.
나아가서는, 정전기 파괴가 일어나기 쉬운 경향을 고려하면, 기준 전위(VSS)보다도 전위가 큰 구동 전위(VDD)가 공급되는 전원 배선이 접속되는 측의 소스 또는 드레인, 혹은 게이트 절연막(11b)을 사이에 두고 채널 영역(121c)에 대향 배치되는 게이트 전극(121g)에 직렬로 저항(Rs)을 부가하는 것이 바람직하다. 즉, 트랜지스터(121)의 게이트, 소스, 드레인 중 적어도 하나에 직렬로 저항(Rs)이 부가되어 있으면, 정전기 대책으로서 유효하다.
덧붙여 말하면, 정전기 대책용 저항(Rs)을 부가하는 주변 회로는, 데이터선 구동 회로(101)에 한정되지 않고, 전술한 바와 같이, 주사선 구동 회로(102), 검사 회로(103), 샘플링 회로, 프리차지 회로에도 적용할 수 있다.
또한, 상기한 데이터선 구동 회로는 그 일례를 나타내고 있는 것이며, 다른 형태의 데이터 전 구동 회로에 본 발명을 적용하는 것이 가능한 것은 물론이다.
(제2 실시 형태)
<전자 기기>
다음으로, 제2 실시 형태인 전자 기기로서의 투사형 표시 장치에 대해, 도 8을 참조하여 설명한다. 도 8은 투사형 표시 장치의 구성을 도시하는 개략도이다.
도 8에 도시하는 바와 같이, 본 실시 형태의 전자 기기로서의 투사형 표시 장치(1000)는, 시스템 광축(L)을 따라 배치된 편광 조명 장치(1100)와, 광 분리 소자로서의 2개의 다이크로익 미러(1104, 1105)와, 3개의 반사 미러(1106, 1107, 1108)와, 5개의 릴레이 렌즈(1201, 1202, 1203, 1204, 1205)와, 3개의 광 변조 수단으로서의 투과형의 액정 라이트밸브(1210, 1220, 1230)와, 광합성 소자로서의 크로스 다이크로익 프리즘(1206)과, 투사 렌즈(1207)를 구비하고 있다.
편광 조명 장치(1100)는, 초고압 수은등이나 할로겐 램프 등의 백색 광원을 포함하는 광원으로서의 램프 유닛(1101)과, 인테그레이터 렌즈(1102)와, 편광 변환 소자(1103)를 개략 포함하고 있다.
다이크로익 미러(1104)는, 편광 조명 장치(1100)로부터 사출된 편광 광속 중, 적색광(R)을 반사시키고, 녹색광(G)과 청색광(B)을 투과시킨다. 또 하나의 다이크로익 미러(1105)는, 다이크로익 미러(1104)를 투과한 녹색광(G)을 반사시키고, 청색광(B)을 투과시킨다.
다이크로익 미러(1104)에서 반사한 적색광(R)은, 반사 미러(1106)에서 반사한 후에 릴레이 렌즈(1205)를 경유하여 액정 라이트밸브(1210)에 입사된다.
다이크로익 미러(1105)에서 반사한 녹색광(G)은, 릴레이 렌즈(1204)를 경유하여 액정 라이트밸브(1220)에 입사된다.
다이크로익 미러(1105)를 투과한 청색광(B)은, 3개의 릴레이 렌즈(1201, 1202, 1203)와 2개의 반사 미러(1107, 1108)를 포함하는 도광계를 경유하여 액정 라이트밸브(1230)에 입사된다.
액정 라이트밸브(1210, 1220, 1230)는, 크로스 다이크로익 프리즘(1206)의 색광마다의 입사면에 대해 각각 대향 배치되어 있다. 액정 라이트밸브(1210, 1220, 1230)에 입사된 색광은, 영상 정보(영상 신호)에 기초하여 변조되어 크로스 다이크로익 프리즘(1206)을 향해 사출된다. 이 프리즘은, 4개의 직각 프리즘이 접합되고, 그 내면에 적색광을 반사하는 유전체 다층막과 청색광을 반사하는 유전체 다층막이 십자 형상으로 형성되어 있다. 이들 유전체 다층막에 의해 3개의 색광이 합성되어, 컬러 화상을 나타내는 광이 합성된다. 합성된 광은, 투사 광학계인 투사 렌즈(1207)에 의해 스크린(1300) 상에 투사되고, 화상이 확대되어 표시된다.
액정 라이트밸브(1210)는, 상술한 액정 장치(100)가 적용된 것이다. 액정 장치(100)의 색광의 입사측과 사출측에 크로스 니콜로 배치된 한 쌍의 편광 소자가 간극을 두고 배치되어 있다. 다른 액정 라이트밸브(1220, 1230)도 마찬가지이다.
이러한 투사형 표시 장치(1000)에 의하면, 액정 라이트밸브(1210, 1220, 1230)로서, 정전기 대책이 실시된 주변 회로를 갖는 액정 장치(100)가 사용되어 있으므로, 원하는 전기 광학 특성을 가짐과 함께 정전기에 강한 투사형 표시 장치(1000)를 제공할 수 있다.
본 발명은 상기한 실시 형태에 한정되는 것이 아니라, 청구범위 및 명세서 전체로부터 파악할 수 있는 발명의 요지 혹은 사상에 반하지 않는 범위에서 적절히 변경 가능하고, 그러한 변경을 수반하는 전기 광학 장치 및 상기 전기 광학 장치를 적용하는 전자 기기도 또한 본 발명의 기술적 범위에 포함되는 것이다. 상기 실시 형태 이외에도 다양한 변형예가 생각된다. 이하, 변형예를 들어 설명한다.
(변형예 1) 상기 제1 실시 형태의 액정 장치(100)에 있어서의 데이터선 구동 회로(101)는, 소자 기판(10)의 기재(10s) 상에 형성되는 것에 한정되지 않는다. 예를 들어, IC(집적 회로) 칩으로서 별도로 제조되고, 소자 기판(10)의 단자부에 직접 혹은 중계 기판을 통해 간접적으로 실장되는 구성으로 해도 된다.
(변형예 2) 상기 제1 실시 형태의 주변 회로에 있어서의 정전기 대책용 저항(Rs)을 적용 가능한 전기 광학 장치는, 투과형의 액정 장치(100)에 한정되지 않는다. 예를 들어, 반사형의 액정 장치에도 적용 가능하다. 또한, 액정 장치에 한정하지 않고, 화소(P)마다 발광 소자를 구비한 유기 일렉트로 루미네센스 장치에도 적용할 수 있다.
(변형예 3) 전기 광학 장치로서의 액정 장치(100)가 적용되는 전자 기기는, 상기 제3 실시 형태의 투사형 표시 장치(1000)에 한정되지 않는다. 예를 들어, 투사형의 HUD(헤드 업 디스플레이)나 직시형의 HMD(헤드 마운트 디스플레이) 또는 전자북, 퍼스널 컴퓨터, 디지털 스틸 카메라, 액정 TV, 뷰 파인더형 혹은 모니터 직시형의 비디오 리코더, 카 내비게이션 시스템, 전자 수첩, POS 등의 정보 단말 기기의 표시부에 적용할 수 있다.
100 : 전기 광학 장치로서의 액정 장치
101 : 주변 회로로서의 데이터선 구동 회로
102 : 주변 회로로서의 주사선 구동 회로
103 : 주변 회로로서의 검사 회로
121 : 저항이 부가된 트랜지스터
121a : 반도체층
121c : 채널 영역
121e, 121f : LDD 영역
131 : 소스 배선
132 : 드레인 배선
133 : 게이트 배선
135, 136, 137 : 콘택트부
1000 : 전자 기기로서의 투사형 표시 장치
P : 화소
Rs : 저항

Claims (13)

  1. 화소 회로와,
    상기 화소 회로를 구동 제어하는 주변 회로를 구비하고,
    상기 주변 회로는, 상기 주변 회로에 있어서의 초단 회로 및 최종단 회로 중 적어도 한쪽의 회로에 포함되는 트랜지스터에 부가된 저항을 갖는 것을 특징으로 하는 전기 광학 장치.
  2. 제1항에 있어서,
    상기 저항은, 상기 트랜지스터의 게이트와 게이트 배선 사이, 상기 트랜지스터의 소스와 소스 배선 사이, 상기 트랜지스터의 드레인과 드레인 배선 사이 중, 적어도 하나의 사이에 직렬로 부가되어 있는 것을 특징으로 하는 전기 광학 장치.
  3. 제1항에 있어서,
    상기 저항은, 상기 트랜지스터의 게이트와 게이트 배선 사이, 상기 트랜지스터의 소스와 소스 배선 사이, 상기 트랜지스터의 드레인과 드레인 배선 사이 중, 적어도 하나의 사이에 설치된 콘택트부이며,
    상기 콘택트부는, 상기 주변 회로에 있어서의 초단 회로 및 최종단 회로 이외의 회로에 포함되는 트랜지스터에 대해, 상기 콘택트부의 크기가 작은 것을 특징으로 하는 전기 광학 장치.
  4. 제1항에 있어서,
    상기 저항은, 상기 트랜지스터의 게이트와 게이트 배선 사이, 상기 트랜지스터의 소스와 소스 배선 사이, 상기 트랜지스터의 드레인과 드레인 배선 사이 중, 적어도 하나의 사이에 설치된 콘택트부이며,
    상기 콘택트부는, 상기 주변 회로에 있어서의 초단 회로 및 최종단 회로 이외의 회로에 포함되는 트랜지스터에 대해, 상기 콘택트부의 수가 적은 것을 특징으로 하는 전기 광학 장치.
  5. 제1항에 있어서,
    상기 트랜지스터는, 채널 영역과, 상기 채널 영역에 접한 LDD(Lightly Doped Drain) 영역을 갖는 반도체층을 구비하고,
    상기 저항은 상기 LDD 영역이며, 상기 주변 회로의 초단 회로 및 최종단 회로 이외의 회로에 포함되는 트랜지스터의 LDD 영역보다도 LDD 길이가 큰 것을 특징으로 하는 전기 광학 장치.
  6. 제1항에 있어서,
    상기 트랜지스터는, 채널 영역과, 상기 채널 영역에 접한 LDD(Lightly Doped Drain) 영역을 갖는 반도체층을 구비하고,
    상기 저항은 상기 LDD 영역이며, 상기 주변 회로의 초단 회로 및 최종단 회로 이외의 회로에 포함되는 트랜지스터의 LDD 영역보다도 불순물 이온의 도우즈량이 작은 것을 특징으로 하는 전기 광학 장치.
  7. 초단 회로와,
    2단째의 회로와,
    최종단 회로
    를 포함하고,
    상기 초단 회로 및 상기 최종단 회로 중 적어도 한쪽의 회로에 포함되는 트랜지스터에 부가된 저항을 갖는 것을 특징으로 하는 구동 회로.
  8. 제7항에 있어서,
    상기 저항은, 상기 트랜지스터의 게이트와 게이트 배선 사이, 상기 트랜지스터의 소스와 소스 배선 사이, 상기 트랜지스터의 드레인과 드레인 배선 사이 중, 적어도 하나의 사이에 부가되어 있는 것을 특징으로 하는 구동 회로.
  9. 제7항에 있어서,
    상기 저항은, 상기 트랜지스터의 게이트와 게이트 배선 사이, 상기 트랜지스터의 소스와 소스 배선 사이, 상기 트랜지스터의 드레인과 드레인 배선 사이 중, 적어도 하나의 사이에 설치된 콘택트부의 저항의 일부이며,
    상기 콘택트부의 면적은, 상기 2단째의 회로에 포함되는 트랜지스터와 배선 사이에 설치되는 콘택트부의 면적보다 작은 것을 특징으로 하는 구동 회로.
  10. 제7항에 있어서,
    상기 저항은, 상기 트랜지스터의 게이트와 게이트 배선 사이, 상기 트랜지스터의 소스와 소스 배선 사이, 상기 트랜지스터의 드레인과 드레인 배선 사이 중, 적어도 하나의 사이에 설치된 콘택트부의 저항의 일부이며,
    상기 콘택트부의 수는, 상기 2단째의 회로에 포함되는 트랜지스터와 배선 사이에 설치되는 콘택트부의 수보다 적은 것을 특징으로 하는 구동 회로.
  11. 제7항에 있어서,
    상기 트랜지스터는, 채널 영역과, 상기 채널 영역에 접한 LDD(Lightly Doped Drain) 영역을 갖는 반도체층을 구비하고,
    상기 저항은 상기 LDD 영역의 저항의 일부이며, 상기 LDD 영역의 LDD 길이는, 상기 2단째의 회로에 포함되는 트랜지스터의 LDD 영역의 LDD 길이보다도 큰 것을 특징으로 하는 구동 회로.
  12. 제7항에 있어서,
    상기 트랜지스터는, 채널 영역과, 상기 채널 영역에 접한 LDD(Lightly Doped Drain) 영역을 갖는 반도체층을 구비하고,
    상기 저항은 상기 LDD 영역의 저항의 일부이며, 상기 LDD 영역의 불순물 농도는, 상기 2단째의 회로에 포함되는 트랜지스터의 LDD 영역의 불순물 농도가 작은 것을 특징으로 하는 구동 회로.
  13. 제1항 내지 제6항 중 어느 한 항에 기재된 전기 광학 장치를 구비한 것을 특징으로 하는 전자 기기.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102621447B1 (ko) * 2016-08-31 2024-01-08 엘지디스플레이 주식회사 액정 표시장치
CN107819022A (zh) * 2017-11-15 2018-03-20 武汉天马微电子有限公司 一种显示面板及显示装置
CN114255690A (zh) * 2020-09-21 2022-03-29 华为技术有限公司 显示面板与半导体显示装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497146A (en) * 1992-06-03 1996-03-05 Frontec, Incorporated Matrix wiring substrates
JP3290772B2 (ja) * 1993-08-18 2002-06-10 株式会社東芝 表示装置
JP3311835B2 (ja) * 1993-10-19 2002-08-05 株式会社東芝 表示装置用駆動回路およびそれを用いた液晶表示装置
JP2613015B2 (ja) * 1994-02-08 1997-05-21 インターナショナル・ビジネス・マシーンズ・コーポレイション 液晶表示装置
JP3029531B2 (ja) * 1994-03-02 2000-04-04 シャープ株式会社 液晶表示装置
US5852480A (en) * 1994-03-30 1998-12-22 Nec Corporation LCD panel having a plurality of shunt buses
JPH0830799B2 (ja) * 1994-04-26 1996-03-27 セイコーエプソン株式会社 液晶表示装置
JPH0822024A (ja) * 1994-07-05 1996-01-23 Mitsubishi Electric Corp アクティブマトリクス基板およびその製法
US6275278B1 (en) * 1996-07-19 2001-08-14 Hitachi, Ltd. Liquid crystal display device and method of making same
US7872728B1 (en) * 1996-10-22 2011-01-18 Seiko Epson Corporation Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same
US6337722B1 (en) * 1997-08-07 2002-01-08 Lg.Philips Lcd Co., Ltd Liquid crystal display panel having electrostatic discharge prevention circuitry
JP3844613B2 (ja) * 1998-04-28 2006-11-15 株式会社半導体エネルギー研究所 薄膜トランジスタ回路およびそれを用いた表示装置
TW457690B (en) * 1999-08-31 2001-10-01 Fujitsu Ltd Liquid crystal display
JP3794368B2 (ja) * 2002-10-29 2006-07-05 セイコーエプソン株式会社 Ｅｌ表示装置
JP2006017767A (ja) * 2004-06-30 2006-01-19 Optrex Corp 表示装置及び電子機器
JP4297103B2 (ja) * 2005-02-17 2009-07-15 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに電子機器
KR20060134730A (ko) * 2005-06-23 2006-12-28 삼성전자주식회사 어레이 기판 및 이를 구비한 표시 장치
JP2008046377A (ja) * 2006-08-17 2008-02-28 Sony Corp 表示装置
JP5151172B2 (ja) * 2007-02-14 2013-02-27 ソニー株式会社 画素回路および表示装置
WO2009130822A1 (ja) * 2008-04-25 2009-10-29 シャープ株式会社 多層配線、半導体装置、表示装置用基板及び表示装置
JP5229804B2 (ja) * 2008-10-17 2013-07-03 株式会社ジャパンディスプレイイースト 表示装置
KR102251817B1 (ko) * 2008-10-24 2021-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8780310B2 (en) * 2008-11-26 2014-07-15 Sharp Kabushiki Kaisha Display device having higher-layer wiring that does not overlap connection portion
WO2010064468A1 (ja) * 2008-12-05 2010-06-10 シャープ株式会社 表示装置用基板及び表示装置
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
JP5221408B2 (ja) * 2009-02-06 2013-06-26 株式会社ジャパンディスプレイイースト 表示装置及びその製造方法
KR101040859B1 (ko) * 2009-09-02 2011-06-14 삼성모바일디스플레이주식회사 유기전계발광 표시장치
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
JP2012145619A (ja) * 2011-01-07 2012-08-02 Seiko Epson Corp 電気光学装置の製造方法および電気光学装置
TWI544525B (zh) * 2011-01-21 2016-08-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法

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