KR102089326B1 - 표시장치 - Google Patents

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Abstract

본 발명은 표시 패널; 표시 패널의 표시 영역에 형성된 서브 픽셀들; 표시 영역의 중앙 영역을 기준으로 분할된 상부 데이터배선들 및 하부 데이터배선들; 및 표시 영역의 중앙 영역에 형성되고 상부 데이터배선들 및 하부 데이터배선들의 끝단에 각각 연결된 정전기방전 회로부를 포함하는 표시장치를 제공한다.

Description

표시장치{Display Device}
본 발명의 실시예는 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
표시장치는 매트릭스 형태로 배치된 서브 픽셀들을 포함하는 표시 패널, 표시 패널을 구동하는 구동부 및 구동부를 제어하는 타이밍 제어부 등이 포함된다. 구동부에는 표시 패널에 게이트신호를 공급하는 게이트 구동부 및 표시 패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
앞서 설명한 바와 같은 표시장치 중 일부는 고해상도 모델로 구현되고 있다. 고해상도 모델의 경우 서브 픽셀들에 공급된 데이터신호가 충분히 충전될 수 있는 충전 시간 확보를 위해 표시 패널의 중앙 영역을 기준으로 데이터라인을 상하로 분리한 구조가 제안된바 있다.
이 구조는 표시 패널의 중앙 영역에서 데이터라인이 상하로 분리됨에 따라 데이터라인의 끝단(중앙 영역에 위치하는 부분)이 전기적으로 플로팅된 "Data Line Output floating" 구조로 설계되어 있다. 이에 따라, 종래 제안된 구조는 데이터라인의 끝단에서 표시 패널의 디스차징(Discharging) 효과가 약하게 나타나고 또한 정전기에 취약한 단점이 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 표시 패널의 디스차징 효과를 향상시킴과 더불어 정전기에 강한 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시 패널; 표시 패널의 표시 영역에 형성된 서브 픽셀들; 표시 영역의 중앙 영역을 기준으로 분할된 상부 데이터배선들 및 하부 데이터배선들; 및 표시 영역의 중앙 영역에 형성되고 상부 데이터배선들 및 하부 데이터배선들의 끝단에 각각 연결된 정전기방전 회로부를 포함하는 표시장치를 제공한다.
서브 픽셀들은 표시 영역의 중앙 영역을 기준으로 상부 영역에 위치하고 상부 데이터배선들에 연결된 상부 서브 픽셀그룹과, 표시 영역의 중앙 영역을 기준으로 하부 영역에 위치하고 하부 데이터배선들에 연결된 하부 서브 픽셀그룹을 포함할 수 있다.
상부 서브 픽셀그룹과 하부 서브 픽셀그룹은 표시 영역의 중앙 영역을 기준으로 미러 형태로 배치될 수 있다.
표시 패널은 액정표시 패널로 이루어지고, 상부 및 하부 서브 픽셀그룹의 서브 픽셀들은 빛을 출사하는 개구영역이 표시 영역의 중앙 영역을 향하도록 배치될 수 있다.
상부 및 하부 서브 픽셀그룹에 포함된 서브 픽셀들의 박막 트랜지스터들은 일측 방향으로 나란히 배치될 수 있다.
상부 서브 픽셀그룹에 포함된 서브 픽셀들의 박막 트랜지스터들은 일측 방향으로 나란히 배치되고, 하부 서브 픽셀그룹에 포함된 서브 픽셀들의 박막 트랜지스터들은 타측 방향으로 나란히 배치될 수 있다.
정전기방전 회로부는 상부 데이터배선들의 끝단과 공통전압배선 사이에 연결된 상부 정전기방전 회로부와, 하부 데이터배선들의 끝단과 공통전압배선 사이에 연결된 하부 정전기방전 회로부를 포함할 수 있다.
정전기방전 회로부는 액정표시 패널의 빛샘을 방지하는 블랙매트릭스에 의해 가려질 수 있다.
표시 패널은 유기발광표시 패널로 이루어지고, 상부 및 하부 서브 픽셀그룹의 서브 픽셀들은 빛을 미출사하는 트랜지스터영역이 표시 영역의 중앙 영역을 향하도록 배치될 수 있다.
정전기방전 회로부는 상부 데이터배선들의 끝단과 그라운드배선 사이에 연결된 상부 정전기방전 회로부와, 하부 데이터배선들의 끝단과 그라운드배선 사이에 연결된 하부 정전기방전 회로부를 포함할 수 있다.
본 발명은 데이터배선이 상하로 분할된 구조를 갖는 표시 패널의 중앙 영역에 ESD회로부를 삽입하여 표시 패널의 디스차징 효과를 향상시킴과 더불어 정전기에 강한 표시장치를 제공하는 효과가 있다.
도 1은 표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 3은 본 발명의 제1실시예에 따른 표시 패널의 구성을 나타낸 평면도.
도 4는 본 발명의 제1실시예에 따른 도 3의 중앙 영역의 확대도.
도 5는 도 4의 ESD회로부의 확대도.
도 6은 상부 및 하부 ESD회로부를 나타낸 평면 예시도.
도 7은 도 6의 A1-A2 영역의 단면 예시도.
도 8 내지 도 10은 ESD회로부의 회로 구성 예시도들.
도 11은 본 발명의 제1실시예와 이의 변형된 예를 나타낸 도면.
도 12는 본 발명의 제2실시예에 따른 도 3의 중앙 영역의 확대도.
도 13은 도 12의 ESD회로부의 확대도.
도 14는 도 13의 B1-B2 영역의 단면 예시도.
도 15 내지 도 17은 ESD회로부의 회로 구성 예시도들.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
<제1실시예>
도 1은 표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 1에 도시된 바와 같이, 표시장치에는 영상공급부(110), 타이밍제어부(120), 게이트구동부(130), 데이터구동부(140U, 140L) 및 표시 패널(150)이 포함된다.
영상공급부(110)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 및 데이터신호(DATA)를 타이밍제어부(120)에 공급한다. 영상공급부(110)는 집적회로(Integrated Circuit; IC) 형태로 형성되고, 시스템보드 또는 메인보드 등과 같은 별도의 회로기판 상에 실장된다.
타이밍제어부(120)는 영상공급부(110)로 공급된 각종 신호에 대응하여 게이트구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(140U, 140L)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 데이터신호(DATA)를 데이터구동부(140U, 140L)에 공급한다.
게이트구동부(130)는 타이밍제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트구동부(130)는 게이트배선들(GL1 ~ GLm)을 통해 표시 패널(150)에 포함된 서브 픽셀들(SP)에 게이트신호를 공급한다. 게이트구동부(130)는 집적회로 형태로 형성되어 연성회로기판 등에 실장되거나 표시 패널(150)의 비표시영역에 게이트인패널(Gate In Panel) 방식으로 형성된다.
데이터구동부(140U, 140L)는 타이밍제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압으로 변환하여 출력한다. 데이터구동부(140U, 140L)는 표시 패널(150)의 상부에서 데이터신호를 출력하는 상부 데이터구동부(140U)와 표시 패널(150)의 하부에서 데이터신호를 출력하는 하부 데이터구동부(140L)를 포함한다. 상부 및 하부 데이터구동부(140U, 140L)는 표시 패널(150)의 상부 및 하부로 분리된 상부 및 하부 데이터배선들(DLU1 ~ DLUn, DLL1 ~ DLLn)을 통해 표시 패널(150)에 포함된 서브 픽셀들(SP)에 데이터신호(DATA)를 공급한다. 데이터구동부(140)는 집적회로 형태로 형성되어 연성회로기판 등에 실장된다.
표시 패널(150)은 게이트구동부(130)로부터 공급된 게이트신호와 데이터구동부(140U, 140L)로부터 공급된 데이터신호(DATA)에 대응하여 영상을 표시한다. 표시 패널(150)은 하부기판과 상부기판 사이에 위치하며 영상을 표시하기 위해 빛을 발광하거나 빛을 제어하는 서브 픽셀들(SP)이 포함된다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 게이트배선(GL1)과 데이터배선(DL1)에 연결된 박막 트랜지스터(TFT)와 박막 트랜지스터(TFT)를 통해 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 표시 패널은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시 패널로 구성되거나 유기발광소자를 포함하는 유기발광표시 패널로 구성된다.
표시 패널(150)이 액정표시 패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다. 표시 패널(150)이 유기발광표시 패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
이하, 본 발명의 제1실시예에 대한 설명을 구체화한다. 다만, 이하의 설명에서는 표시 패널(150)이 액정표시 패널인 것을 예로 한다.
도 3은 본 발명의 제1실시예에 따른 표시 패널의 구성을 나타낸 평면도이고, 도 4는 본 발명의 제1실시예에 따른 도 3의 중앙 영역의 확대도이며, 도 5는 도 4의 ESD회로부의 확대도이다.
도 3에 도시된 바와 같이, 표시 패널(150)의 상부에는 상부 데이터구동부(140U)가 위치하고, 표시 패널(150)의 하부에는 하부 데이터구동부(140L)가 위치한다. 이하, 상부 및 하부 데이터구동부(140U, 140L)가 연성회로기판 상에 실장된 형태로 표시 패널과 전기적으로 연결되는 것을 일례로 설명한다. 그러나, 상부 및 하부 데이터구동부(140U, 140L)는 표시 패널(150) 상에 COG(Chip On Glass) 형태로 실장되거나 다른 형태로 형성될 수 있으므로 이에 한정되지 않는다.
상부 및 하부 데이터구동부(140U, 140L)는 상부 및 하부 연성회로기판(145U, 145L) 상에 실장된다. 상부 및 하부 연성회로기판(145U, 145L)은 이방성 도전필름 등에 의해 표시 패널(150)의 상부 및 하부에 부착된다. 상부 및 하부 데이터구동부(140U, 140L)는 표시 패널(150)에 부착된 상부 및 하부 연성회로기판(145U, 145L)에 의해 표시 패널(150)의 상부 및 하부 데이터배선들(DLU, DLL)과 전기적으로 각각 구분되어 연결된다.
상부 및 하부 데이터배선들(DLU, DLL)은 표시 영역(AA) 또는 표시 패널(150)의 중앙 영역(CA)을 기준으로 각각 전기적으로 분리 및 플로팅된 "Data Line Output floating" 구조로 설계된다. 상부 및 하부 데이터배선들(DLU, DLL)은 서브 픽셀들(SP)의 사이에 배치되도록 세로 방향(y)으로 분할되어 배선된다.
상부 및 하부 데이터배선들(DLU, DLL) 사이에 해당하는 표시 영역(AA) 또는 표시 패널(150)의 중앙 영역(CA)에는 정전기방전(EIectro-Static Discharge) 회로부(ESD)(이하 ESD회로부로 약기함)가 형성된다.
ESD회로부(ESD)는 상부 및 하부 데이터배선들(DLU, DLL)의 끝단(중앙 영역에 위치하는 부분)에서 표시 패널에 대한 디스차징(Discharging)과 정전기방전을 돕는 정전기 패스를 형성한다. ESD회로부(ESD)는 상부 및 하부 데이터배선들(DLU, DLL)의 끝단(중앙 영역에 위치하는 부분)에서 가로 방향(x)으로 배치된다.
상부 및 하부 데이터배선들(DLU, DLL)이 이와 같이 분리됨에 따라, 표시 패널(150)의 상부 데이터배선들(DLU)에 연결된 서브 픽셀들은 상부 서브 픽셀그룹(SPUG)으로 정의되고, 하부 데이터배선들(DLL)에 연결된 서브 픽셀들은 하부 서브 픽셀그룹(SPLG)으로 정의된다. 즉, 표시 영역(AA)의 중앙 영역(CA)을 기준으로 상부 영역에 위치하는 서브 픽셀들은 상부 서브 픽셀그룹(SPUG)에 포함되고, 표시 영역(AA)의 중앙 영역(CA)을 기준으로 하부 영역에 위치하는 서브 픽셀들은 하부 서브 픽셀그룹(SPLG)에 포함된다.
도 4에 도시된 바와 같이, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)과 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)은 표시 영역(AA)의 중앙 영역(CA)을 기준으로 개구영역(OPN)과 트랜지스터영역(TFTA)이 미러(mirror, 거울) 형태로 배치된다.
달리 말하면, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)과 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP) 중 하나는 개구영역(OPN)이 표시 영역(AA)의 중앙 영역(CA) 방향을 향하도록 뒤집어 진다. 그리고 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)과 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP) 중 하나는 미러 형태를 취하기 위해 좌우가 반전된다. 이에 따라, 상부 및 하부 서브 픽셀그룹(SPUG, SPLG)의 구분없이 서브 픽셀들(SP)의 박막 트랜지스터들(TFT)은 일측(도면에서의 좌측) 방향으로 나란히 배치된다.
공통전극에 공통전압을 전달하는 공통전극배선들(Vcom)은 상부 및 하부 데이터배선들(DLU, DLL)에 인접하여 형성된다. 공통전극배선들(Vcom)은 상부 및 하부 데이터배선들(DLU, DLL)과 달리 세로 방향(y) 및 가로 방향(x)으로 배치된 그물 형상을 취할 수 있으나 이에 한정되지 않는다. 공통전극배선들(Vcom)은 상부 및 하부 데이터배선들(DLU, DLL)과 같이 상부 및 하부로 분리되거나 서로 전기적으로 연결된다.
도면을 근거로 설명하면, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)은 개구영역(OPN)이 표시 영역(AA)의 중앙 영역(CA) 방향을 향하도록 뒤집힌 형태로 배치된다. 따라서, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)은 개구영역(OPN)보다 트랜지스터영역(TFTA)이 상부에 위치하게 된다.
이와 달리, 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)은 개구영역(OPN)이 표시 영역(AA)의 중앙 영역(CA) 방향을 향하도록 정상적인 형태로 배치된다. 따라서, 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)은 트랜지스터영역(TFTA)보다 개구영역(OPN)이 상부에 위치하게 된다.
위의 설명에서, 개구영역(OPN)은 빛을 발광하는 발광영역에 해당하고, 트랜지스터영역(TFTA)은 빛을 비발광하는 비발광영역에 해당한다. 개구영역(OPN)에는 화소전극과 공통전극이 포함되고, 트랜지스터영역(TFTA)에는 박막 트랜지스터(TFT) 등이 포함된다.
한편, 발광영역과 달리 비발광영역은 블랙매트릭스에 의해 가려지는 영역이다. 통상, 블랙매트릭스는 액정표시 패널의 상부 기판의 내부면 또는 외부면 등에 형성된다. 블랙매트릭스는 비발광영역으로부터의 빛샘을 방지하는 빛샘 차단용 구조물로서, 검정색 계열의 안료와 수지 등으로 이루어진다. 블랙매트릭스는 서브 픽셀들(SP) 간의 상하 사이 또는 상하좌우 사이에 대응하여 위치한다.
위의 설명과 같이, 표시 영역(AA)의 중앙 영역(CA)을 기준으로 서브 픽셀들(SP)을 미러 형태로 배치하면 블랙매트릭스가 형성되는 영역에 대응하여 ESD회로부(ESD)를 배치할 수 있게 된다. 이로 인하여, 표시 영역(AA)의 중앙 영역(CA)에 ESD회로부(ESD)를 배치 및 형성하더라도 블랙매트릭스에 의해 ESD회로부(ESD)가 가려지게 된다. 즉, 서브 픽셀들(SP)의 배치가 위와 같음에 따라, 표시 패널(150)의 중앙 영역(CA)을 기준으로 상부 및 하부 데이터배선들(DLU, DLL)이 전기적으로 분리 및 플로팅된 "Data Line Output floating" 구조에도 ESD회로부(ESD)를 용이하게 형성할 수 있게 된다.
도 5에 도시된 바와 같이, ESD회로부(ESD)는 상부 및 하부 ESD회로부(ESDU, ESDL)를 포함한다. 상부 ESD회로부(ESDU)는 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)에 대한 디스차징과 정전기방전을 돕는 정전기 패스를 형성하고, 하부 ESD회로부(ESDL)는 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)에 대한 디스차징과 정전기방전을 돕는 정전기 패스를 형성한다.
이하, 상부 및 하부 ESD회로부(ESDU, ESDL)의 구성 및 구조에 대한 설명을 구체화한다.
도 6은 상부 및 하부 ESD회로부를 나타낸 평면 예시도이고, 도 7은 도 6의 A1-A2 영역의 단면 예시도이며, 도 8 내지 도 10은 ESD회로부의 회로 구성 예시도들이다.
도 6에 도시된 바와 같이, 상부 및 하부 ESD회로부(ESDU, ESDL)는 제1 내지 제3트랜지스터들(M1 ~ M3)을 각각 포함한다. 상부 및 하부 ESD회로부(ESDU, ESDL)의 제1 내지 제3트랜지스터들(M1 ~ M3)은 각기 구분되는 영역을 갖도록 형성된다. 상부 및 하부 ESD회로부(ESDU, ESDL)는 제1 내지 제3트랜지스터들(M1 ~ M3)에 연결된 공통전압배선(Vcom)을 통해 서브 픽셀들(SP)에 대한 디스차징과 정전기방전을 돕는 정전기 패스를 형성한다.
상부 ESD회로부(ESDU)는 상부 서브 픽셀그룹(SPUG)의 서브 픽셀들(SP)에 연결된 상부 데이터배선들(DLU)과 공통전압배선(Vcom)에 전기적으로 연결된다. 상부 ESD회로부(ESDU)는 상부 데이터배선들(DLU)에 형성된 전하나 정전기를 공통전압배선(Vcom)을 통해 방전시킨다. 그리고 하부 ESD회로부(ESDL)는 하부 서브 픽셀그룹(SPLG)의 서브 픽셀들(SP)에 연결된 하부 데이터배선들(DLL)과 공통전압배선(Vcom)에 전기적으로 연결된다. 하부 ESD회로부(ESDL)는 하부 데이터배선들(DLL)에 형성된 전하나 정전기를 공통전압배선(Vcom)을 통해 방전시킨다.
상부 및 하부 ESD회로부(ESDU, ESDL)의 제1 내지 제3트랜지스터들(M1 ~ M3)은 서브 픽셀들(SP)의 박막 트랜지스터와 동일한 공정을 통해 형성할 수 있다. 이에 대한 이해를 돕기 위해, 상부 ESD회로부(ESDU)의 제2트랜지스터(M2)와 제3트랜지스터(M2, M3)가 전기적으로 접속되는 영역의 단면을 참조하여 설명하면 다음과 같다.
도 7에 도시된 바와 같이, 표시 영역의 중앙 영역으로 정의된 하부 기판(150) 상에는 제3트랜지스터(M3)의 게이트전극(151)이 형성된다. 제3트랜지스터(M3)의 게이트전극(151) 상에는 제1절연막(151)이 형성된다.
제1절연막(151)의 일측(도면에서의 좌측) 상에는 제2트랜지스터(M2)의 소오스 또는 드레인전극이 되는 제1전극(153)이 형성된다. 제1절연막(151)의 타측(도면에서의 우측) 상에는 제3트랜지스터(M3)의 반도체층(154)이 형성된다. 제3트랜지스터(M3)의 제1전극(153) 및 반도체층(154) 상에는 제2절연막(155)이 형성된다.
제2절연막(155) 상에는 연결전극(156)이 형성된다. 연결전극(156)은 제2트랜지스터(M2)의 제1전극(153)과 제3트랜지스터(M2)의 게이트전극(151)을 전기적으로 연결하는 전극이다. 연결전극(156)은 제2절연막(155)의 하부를 노출하는 제1콘택홀(CH1)과 제1 및 제2절연막(152, 155)의 하부를 노출하는 제2콘택홀(CH2)을 통해 제2트랜지스터(M2)의 제1전극(153)과 제3트랜지스터(M2)의 게이트전극(151)을 전기적으로 연결한다.
위의 설명에 따르면, 상부 및 하부 ESD회로부(ESDU, ESDL)의 제1 내지 제3트랜지스터들(M1 ~ M3) 또한 서브 픽셀들(SP)의 박막 트랜지스터와 동일한 공정을 통해 형성될 수 있음을 알 수 있다.
한편, 위의 설명에서는 ESD회로부(ESD)가 3개의 트랜지스터로 이루어진 것을 일례로 설명하였으나 이는 4개, 5개 또는 M(M은 5 이상 정수)개의 트랜지스터로 이루어질 수도 있다. 이에 대한 이해를 돕기 위해, ESD회로부(ESD)의 회로 구성에 대해 설명하면 다음과 같다.
도 8에 도시된 바와 같이, ESD회로부(ESD)는 제1 내지 제3트랜지스터(M1 ~ M3)로 이루어질 수 있다. 제1트랜지스터(M1)는 데이터배선(DL)에 연결된 제1노드(NET1)에 게이트전극과 제1전극이 공통으로 연결되고, 제2트랜지스터(M2)의 게이트전극과 제3트랜지스터(M3)의 제1전극에 연결된 제2노드(NET2)에 제2전극이 연결된다. 제2트랜지스터(M2)는 제1노드(NET1)에 제1전극이 연결되고, 제2노드(NET2)에 게이트전극이 연결되며, 공통전압배선(Vcom)에 연결된 제3노드(NET3)에 제2전극이 연결된다. 제3트랜지스터(M3)는 제2노드(NET2)에 제1전극이 연결되고, 제3노드(NET3)에 게이트전극과 제2전극이 공통으로 연결된다.
ESD회로부(ESD)가 3개의 트랜지스터로 이루어진 경우, 데이터배선(DL)을 통해 유입된 정전기 등은 턴온된 제2트랜지스터(M2)에 의해 "I_M2"의 경로를 타고 공통전압배선(Vcom)을 통해 디스차징된다.
도 9에 도시된 바와 같이, ESD회로부(ESD)는 제1 내지 제4트랜지스터(M1 ~ M4)로 이루어질 수 있다. 제1트랜지스터(M1)는 데이터배선(DL)에 연결된 제1노드(NET1)에 게이트전극과 제1전극이 공통으로 연결되고, 제2 및 제4트랜지스터(M2, M4)의 게이트전극과 제3트랜지스터(M3)의 제1전극에 연결된 제2노드(NET2)에 제2전극이 연결된다. 제2트랜지스터(M2)는 제1노드(NET1)에 제1전극이 연결되고, 제2노드(NET2)에 게이트전극과 제2전극이 공통으로 연결된다. 제3트랜지스터(M3)는 제2노드(NET2)에 제1전극이 연결되고, 공통전압배선(Vcom)에 연결된 제3노드(NET3)에 게이트전극과 제2전극이 공통으로 연결된다. 제4트랜지스터(M4)는 제2노드(NET2)에 게이트전극과 제1전극이 공통으로 연결되고, 제3노드(NET3)에 제2전극이 연결된다.
ESD회로부(ESD)가 4개의 트랜지스터로 이루어진 경우, 데이터배선(DL)을 통해 유입된 정전기 등은 턴온된 제1 및 제4트랜지스터(M1, M4)에 의해 "I_M4"의 경로를 타고 공통전압배선(Vcom)을 통해 디스차징된다.
도 10에 도시된 바와 같이, ESD회로부(ESD)는 제1 내지 제5트랜지스터(M1 ~ M5)로 이루어질 수 있다. 제1트랜지스터(M1)는 데이터배선(DL)에 연결된 제1노드(NET1)에 게이트전극과 제1전극이 공통으로 연결되고, 제3트랜지스터(M3)의 게이트전극과 제4트랜지스터(M4)의 제1전극에 연결된 제2노드(NET2)에 제2전극이 연결된다. 제2트랜지스터(M2)는 제1노드(NET)에 제1전극이 연결되고, 제3노드(NET3)에 게이트전극과 제2전극이 공통으로 연결된다. 제3트랜지스터(M3)는 제2노드(NET)에 게이트전극이 연결되고, 제3노드(NET3)에 제1전극이 연결되며 제2노드(NET2)에 제2전극이 연결된다. 제4트랜지스터(M4)는 제2노드(NET2)에 제1전극이 연결되고, 공통전압배선(Vcom)에 연결된 제4노드(NET4)에 게이트전극과 제2전극이 공통으로 연결된다. 제5트랜지스터(M5)는 제3노드(NET3)에 게이트전극과 제1전극이 공통으로 연결되고, 공통전압배선(Vcom)에 연결된 제4노드(NET4)에 제2전극이 연결된다.
ESD회로부(ESD)가 5개의 트랜지스터로 이루어진 경우, 데이터배선(DL)을 통해 유입된 정전기 등은 턴온된 제1, 제3 및 제5트랜지스터(M1, M3, M5)에 의해 "I_M5"의 경로를 타고 공통전압배선(Vcom)을 통해 디스차징된다.
이하, 본 발명의 제1실시예의 변형된 예에 대해 설명한다.
도 11은 본 발명의 제1실시예와 이의 변형된 예를 나타낸 도면이다.
도 11의 (a)는 본 발명의 제1실시예에서 설명된 구조이다. 도 11의 (a)에 도시된 바와 같이, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)과 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)은 표시 영역(AA)의 중앙 영역(CA)을 기준으로 개구영역(OPN)과 트랜지스터영역(TFTA)이 미러 형태로 배치된다.
도 11의 (b)는 본 발명의 제1실시예의 변형된 예를 나타낸 구조이다. 도 11의 (b)에 도시된 바와 같이, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)과 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)은 표시 영역(AA)의 중앙 영역(CA)을 기준으로 개구영역(OPN)만 미러 형태로 배치된다. 즉, 트랜지스터영역(TFTA)의 경우 반드시 미러 형태를 취하지 않아도 된다.
도면을 근거로 설명하면, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)은 개구영역(OPN)이 표시 영역(AA)의 중앙 영역(CA) 방향을 향하도록 뒤집힌 형태로 배치된다. 따라서, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)은 개구영역(OPN)보다 트랜지스터영역(TFTA)이 상부에 위치하게 된다.
이와 달리, 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)은 개구영역(OPN)이 표시 영역(AA)의 중앙 영역(CA) 방향을 향하도록 정상적인 형태로 배치된다. 따라서, 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)은 트랜지스터영역(TFTA)보다 개구영역(OPN)이 상부에 위치하게 된다.
그러나, 상부 서브 픽셀그룹(SPUG)의 서브 픽셀들(SP)에 포함된 박막 트랜지스터(TFT)는 일측(도면에서의 좌측) 방향에 인접하도록 배치되지만 하부 서브 픽셀그룹(SPLG)의 서브 픽셀들(SP)에 포함된 박막 트랜지스터(TFT)는 타측(도면에서의 우측) 방향에 인접하도록 배치된다. 즉, 상부 서브 픽셀그룹(SPUG)의 서브 픽셀들(SP)에 포함된 박막 트랜지스터(TFT)와 하부 서브 픽셀그룹(SPLG)의 서브 픽셀들(SP)에 포함된 박막 트랜지스터(TFT)는 배치된 위치가 다르다. 이에 따라, 상부 및 하부 데이터배선(DLU, DLL)은 물론 이와 인접하는 공통전압배선(Vcom)의 위치도 상부와 하부가 달라진다.
상부 서브 픽셀그룹(SPUG) 및 하부 서브 픽셀그룹(SPLG)의 서브 픽셀들은 위의 설명과 같이 표시 영역의 중앙 영역을 기준으로 상부와 하부 두 개의 영역으로 구분되어 각기 다른 배치 구조를 취할 수 있다. 그러나 위의 구조는 예시일 뿐, 표시 영역의 중앙 영역에서 블랙매트릭스에 의해 ESD회로부(ESD)가 가려지기만 하면 되므로 중앙 영역과 인접하지 않는 서브 픽셀들의 배치구조는 다양한 형태로 변형이 가능하다.
<제2실시예>
도 12는 본 발명의 제2실시예에 따른 도 3의 중앙 영역의 확대도이고, 도 13은 도 12의 ESD회로부의 확대도이며, 도 14는 도 13의 B1-B2 영역의 단면 예시도이다.
제1실시예의 도 3을 참조하여 설명한 바와 같이 본 발명의 제2실시예의 상부 및 하부 데이터배선들(DLU, DLL) 또한 표시 패널(150)의 중앙 영역(CA)을 기준으로 각각 전기적으로 분리 및 플로팅된 "Data Line Output floating" 구조로 설계된다. 상부 및 하부 데이터배선들(DLU, DLL)은 서브 픽셀들(SP)의 사이에 배치되도록 세로 방향(y)으로 분할되어 배선된다.
상부 및 하부 데이터배선들(DLU, DLL) 사이에 해당하는 표시 패널(150)의 중앙 영역(CA)에는 정전기방전(EIectro-Static Discharge) 회로부(ESD)(이하 ESD회로부로 약기함)가 형성된다. ESD회로부(ESD)는 상부 및 하부 데이터배선들(DLU, DLL)의 끝단(중앙 영역에 위치하는 부분)에서 표시 패널에 대한 디스차징(Discharging)과 정전기방전을 돕는 정전기 패스를 형성한다. ESD회로부(ESD)는 상부 및 하부 데이터배선들(DLU, DLL)의 끝단(중앙 영역에 위치하는 부분)에서 가로 방향(x)으로 배치된다.
상부 및 하부 데이터배선들(DLU, DLL)이 이와 같이 분리됨에 따라, 표시 패널(150)의 상부 데이터배선들(DLU)에 연결된 서브 픽셀들은 상부 서브 픽셀그룹(SPUG)으로 정의되고, 하부 데이터배선들(DLL)에 연결된 서브 픽셀들은 하부 서브 픽셀그룹(SPLG)으로 정의된다.
이하, 본 발명의 제2실시예에 대한 설명을 구체화한다. 다만, 이하의 설명에서는 표시 패널(150)이 유기발광표시 패널인 것을 예로 한다.
도 12에 도시된 바와 같이, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)과 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)은 표시 영역(AA)의 중앙 영역(CA)을 기준으로 개구영역(OPN)과 트랜지스터영역(TFTA)이 미러(mirror, 거울) 형태로 배치된다.
달리 말하면, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)과 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP) 중 하나는 트랜지스터영역(TFTA)이 표시 영역(AA)의 중앙 영역(CA) 방향을 향하도록 뒤집어 진다. 이때, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)과 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP) 중 하나는 미러 형태를 취하기 위해 좌우가 반전될 수 있다.
도면을 근거로 설명하면, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)은 트랜지스터영역(TFTA)이 표시 영역(AA)의 중앙 영역(CA) 방향을 향하도록 정상적인 형태로 배치된다. 따라서, 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)은 트랜지스터영역(TFTA)보다 개구영역(OPN)이 상부에 위치하게 된다.
이와 달리, 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)은 트랜지스터영역(TFTA)이 표시 영역(AA)의 중앙 영역(CA) 방향을 향하도록 뒤집힌 형태로 배치된다. 따라서, 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)은 개구영역(OPN)보다 트랜지스터영역(TFTA)이 상부에 위치하게 된다.
위의 설명에서, 개구영역(OPN)은 빛을 발광하는 발광영역에 해당하고, 트랜지스터영역(TFTA)은 빛을 비발광하는 비발광영역에 해당한다. 개구영역(OPN)에는 애노드전극, 유기 발광층 및 캐소드전극을 포함하는 유기 발광다이오드(OLED)가 포함되고, 트랜지스터영역(TFTA)에는 박막 트랜지스터(TFT) 등이 포함된다.
한편, 발광영역과 달리 비발광영역은 빛을 출사하지 않는 영역이다. 통상, 유기발광표시 패널은 액정표시 패널과 달리 백라이트유닛으로부터 출사된 빛을 이용하지 않고 개구영역(OPN)의 유기 발광다이오드(OLED)로부터 출사된 빛을 이용하므로 비발광영역을 가리는 블랙매트릭스와 같은 구조물이 요구되지 않는다. 그러나, 비발광영역에 해당하는 트랜지스터영역(TFTA)이 증가하지 않도록 설계해야 한다.
위의 설명과 같이, 표시 영역(AA)의 중앙 영역(CA)을 기준으로 서브 픽셀들(SP)을 미러 형태로 배치하면 비발광영역에 해당하는 트랜지스터영역(TFTA)의 증가를 방지하면서 표시 영역(AA)의 중앙 영역(CA)에 ESD회로부(ESD)를 배치 및 형성할 수 있게 된다. 즉, 서브 픽셀들(SP)의 배치가 위와 같음에 따라, 표시 패널(150)의 중앙 영역(CA)을 기준으로 상부 및 하부 데이터배선들(DLU, DLL)이 전기적으로 분리 및 플로팅된 "Data Line Output floating" 구조에도 ESD회로부(ESD)를 용이하게 형성할 수 있게 된다.
상부 서브 픽셀그룹(SPUG) 및 하부 서브 픽셀그룹(SPLG)의 서브 픽셀들은 위의 설명과 같이 표시 영역의 중앙 영역을 기준으로 상부와 하부 두 개의 영역으로 구분되어 각기 다른 배치 구조를 취할 수 있다. 그러나 위의 구조는 예시일 뿐, 표시 영역의 중앙 영역에서 비발광영역에 해당하는 트랜지스터영역(TFTA)의 증가를 방지하면서도 ESD회로부(ESD)를 배치할 수 있다면 서브 픽셀들의 배치구조는 다른 형태로 변형이 가능하다.
도 13에 도시된 바와 같이, ESD회로부(ESD)는 상부 및 하부 ESD회로부(ESDU, ESDL)를 포함한다. 상부 ESD회로부(ESDU)는 상부 서브 픽셀그룹(SPUG)에 포함된 서브 픽셀들(SP)에 대한 디스차징과 정전기방전을 돕는 정전기 패스를 형성하고, 하부 ESD회로부(ESDL)는 하부 서브 픽셀그룹(SPLG)에 포함된 서브 픽셀들(SP)에 대한 디스차징과 정전기방전을 돕는 정전기 패스를 형성한다.
상부 및 하부 ESD회로부(ESDU, ESDL)는 제1 내지 제3트랜지스터들(M1 ~ M3)을 각각 포함한다. 상부 및 하부 ESD회로부(ESDU, ESDL)의 제1 내지 제3트랜지스터들(M1 ~ M3)은 각기 구분되는 영역을 갖도록 형성된다. 상부 및 하부 ESD회로부(ESDU, ESDL)는 제1 내지 제3트랜지스터들(M1 ~ M3)에 연결된 그라운드배선(VSS)을 통해 서브 픽셀들(SP)에 대한 디스차징과 정전기방전을 돕는 정전기 패스를 형성한다.
상부 ESD회로부(ESDU)는 상부 서브 픽셀그룹(SPUG)의 서브 픽셀들(SP)에 연결된 상부 데이터배선들(DLU)과 그라운드배선(VSS)에 전기적으로 연결된다. 상부 ESD회로부(ESDU)는 상부 데이터배선들(DLU)에 형성된 전하나 정전기를 그라운드배선(VSS)을 통해 방전시킨다. 그리고 하부 ESD회로부(ESDL)는 하부 서브 픽셀그룹(SPLG)의 서브 픽셀들(SP)에 연결된 하부 데이터배선들(DLL)과 그라운드배선(VSS)에 전기적으로 연결된다. 하부 ESD회로부(ESDL)는 하부 데이터배선들(DLL)에 형성된 전하나 정전기를 그라운드(VSS)을 통해 방전시킨다.
상부 및 하부 ESD회로부(ESDU, ESDL)의 제1 내지 제3트랜지스터들(M1 ~ M3)은 서브 픽셀들(SP)의 박막 트랜지스터와 동일한 공정을 통해 형성할 수 있다. 이에 대한 이해를 돕기 위해, 상부 ESD회로부(ESDU)의 제2트랜지스터(M2)와 제3트랜지스터(M2, M3)가 전기적으로 접속되는 영역의 단면을 참조하여 설명하면 다음과 같다.
도 14에 도시된 바와 같이, 표시 영역의 중앙 영역으로 정의된 하부 기판(150) 상에는 제3트랜지스터(M3)의 게이트전극(151)이 형성된다. 제3트랜지스터(M3)의 게이트전극(151) 상에는 제1절연막(151)이 형성된다.
제1절연막(151)의 일측(도면에서의 좌측) 상에는 제2트랜지스터(M2)의 소오스 또는 드레인전극이 되는 제1전극(153)이 형성된다. 제1절연막(151)의 타측(도면에서의 우측) 상에는 제3트랜지스터(M3)의 반도체층(154)이 형성된다. 제3트랜지스터(M3)의 제1전극(153) 및 반도체층(154) 상에는 제2절연막(155)이 형성된다.
제2절연막(155) 상에는 연결전극(156)이 형성된다. 연결전극(156)은 제2트랜지스터(M2)의 제1전극(153)과 제3트랜지스터(M2)의 게이트전극(151)을 전기적으로 연결하는 전극이다. 연결전극(156)은 제2절연막(155)의 하부를 노출하는 제1콘택홀(CH1)과 제1 및 제2절연막(152, 155)의 하부를 노출하는 제2콘택홀(CH2)을 통해 제2트랜지스터(M2)의 제1전극(153)과 제3트랜지스터(M2)의 게이트전극(151)을 전기적으로 연결한다.
위의 설명에 따르면, 상부 및 하부 ESD회로부(ESDU, ESDL)의 제1 내지 제3트랜지스터들(M1 ~ M3) 또한 서브 픽셀들(SP)의 박막 트랜지스터와 동일한 공정을 통해 형성될 수 있음을 알 수 있다.
한편, 위의 설명에서는 ESD회로부(ESD)가 3개의 트랜지스터로 이루어진 것을 일례로 설명하였으나 이는 4개, 5개 또는 M(M은 5 이상 정수)개의 트랜지스터로 이루어질 수도 있다. 이에 대한 이해를 돕기 위해, ESD회로부(ESD)의 회로 구성에 대해 설명하면 다음과 같다.
도 15 내지 도 17은 ESD회로부의 회로 구성 예시도들이다.
도 15에 도시된 바와 같이, ESD회로부(ESD)는 제1 내지 제3트랜지스터(M1 ~ M3)로 이루어질 수 있다. 제1트랜지스터(M1)는 데이터배선(DL)에 연결된 제1노드(NET1)에 게이트전극과 제1전극이 공통으로 연결되고, 제2트랜지스터(M2)의 게이트전극과 제3트랜지스터(M3)의 제1전극에 연결된 제2노드(NET2)에 제2전극이 연결된다. 제2트랜지스터(M2)는 제1노드(NET1)에 제1전극이 연결되고, 제2노드(NET2)에 게이트전극이 연결되며, 그라운드배선(VSS)에 연결된 제3노드(NET3)에 제2전극이 연결된다. 제3트랜지스터(M3)는 제2노드(NET2)에 제1전극이 연결되고, 제3노드(NET3)에 게이트전극과 제2전극이 공통으로 연결된다.
ESD회로부(ESD)가 3개의 트랜지스터로 이루어진 경우, 데이터배선(DL)을 통해 유입된 정전기 등은 턴온된 제2트랜지스터(M2)에 의해 "I_M2"의 경로를 타고 그라운드배선(VSS)을 통해 디스차징된다.
도 16에 도시된 바와 같이, ESD회로부(ESD)는 제1 내지 제4트랜지스터(M1 ~ M4)로 이루어질 수 있다. 제1트랜지스터(M1)는 데이터배선(DL)에 연결된 제1노드(NET1)에 게이트전극과 제1전극이 공통으로 연결되고, 제2 및 제4트랜지스터(M2, M4)의 게이트전극과 제3트랜지스터(M3)의 제1전극에 연결된 제2노드(NET2)에 제2전극이 연결된다. 제2트랜지스터(M2)는 제1노드(NET1)에 제1전극이 연결되고, 제2노드(NET2)에 게이트전극과 제2전극이 공통으로 연결된다. 제3트랜지스터(M3)는 제2노드(NET2)에 제1전극이 연결되고, 그라운드배선(VSS)에 연결된 제3노드(NET3)에 게이트전극과 제2전극이 공통으로 연결된다. 제4트랜지스터(M4)는 제2노드(NET2)에 게이트전극과 제1전극이 공통으로 연결되고, 제3노드(NET3)에 제2전극이 연결된다.
ESD회로부(ESD)가 4개의 트랜지스터로 이루어진 경우, 데이터배선(DL)을 통해 유입된 정전기 등은 턴온된 제1 및 제4트랜지스터(M1, M4)에 의해 "I_M4"의 경로를 타고 그라운드배선(VSS)을 통해 디스차징된다.
도 17에 도시된 바와 같이, ESD회로부(ESD)는 제1 내지 제5트랜지스터(M1 ~ M5)로 이루어질 수 있다. 제1트랜지스터(M1)는 데이터배선(DL)에 연결된 제1노드(NET1)에 게이트전극과 제1전극이 공통으로 연결되고, 제3트랜지스터(M3)의 게이트전극과 제4트랜지스터(M4)의 제1전극에 연결된 제2노드(NET2)에 제2전극이 연결된다. 제2트랜지스터(M2)는 제1노드(NET)에 제1전극이 연결되고, 제3노드(NET3)에 게이트전극과 제2전극이 공통으로 연결된다. 제3트랜지스터(M3)는 제2노드(NET)에 게이트전극이 연결되고, 제3노드(NET3)에 제1전극이 연결되며 제2노드(NET2)에 제2전극이 연결된다. 제4트랜지스터(M4)는 제2노드(NET2)에 제1전극이 연결되고, 그라운드배선(VSS)에 연결된 제4노드(NET4)에 게이트전극과 제2전극이 공통으로 연결된다. 제5트랜지스터(M5)는 제3노드(NET3)에 게이트전극과 제1전극이 공통으로 연결되고, 그라운드배선(VSS)에 연결된 제4노드(NET4)에 제2전극이 연결된다.
ESD회로부(ESD)가 5개의 트랜지스터로 이루어진 경우, 데이터배선(DL)을 통해 유입된 정전기 등은 턴온된 제1, 제3 및 제5트랜지스터(M1, M3, M5)에 의해 "I_M5"의 경로를 타고 그라운드배선(VSS)을 통해 디스차징된다.
이상 본 발명에서는 상부 및 하부 데이터배선들이 표시 패널의 중앙 영역을 기준으로 각각 전기적으로 분리 및 플로팅된 "Data Line Output floating" 구조로 설계된 액정표시 패널과 유기발광표시 패널을 예로 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 전기영동표시 패널 등 다양한 표시 패널에 적용가능하다. 그리고, 본 발명의 제1 및 제2실시예에서는 각각 공통전압배선 및 그라운드배선을 통해 정전기 등을 디스차징하는 것을 일례로 설명하였으나, 별도의 배선을 통해 정전기 등이 디스차징되도록 설계될 수도 있다.
이상 본 발명은 데이터배선이 상하로 분할된 구조를 갖는 표시 패널의 중앙 영역에 ESD회로부를 삽입하여 표시 패널의 디스차징 효과를 향상시킴과 더불어 정전기에 강한 표시장치를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
140U, 140L: 데이터구동부 150: 표시 패널
AA: 표시 영역 CA: 중앙 영역
SP: 서브 픽셀들 SPUG: 상부 서브 픽셀그룹
SPLG: 하부 서브 픽셀그룹 DLU, DLL: 상부 및 하부 데이터배선들
OPN: 개구영역 TFTA: 트랜지스터영역
ESDU, ESDL: 상부 및 하부 ESD회로부 M1 ~ M5: 제1 내지 제5트랜지스터들
Vcom: 공통전압배선 VSS: 그라운드배선

Claims (12)

  1. 표시 패널;
    상기 표시 패널의 표시 영역에 형성된 서브 픽셀들;
    상기 표시 영역의 중앙 영역을 기준으로 분할된 상부 데이터배선들 및 하부 데이터배선들; 및
    상기 표시 영역의 중앙 영역에 형성되고 상기 상부 데이터배선들 및 상기 하부 데이터배선들의 끝단에 각각 연결되어 상기 서브 픽셀들에 대한 디스차징과 정전기방전을 돕는 정전기 패스를 형성하는 정전기방전 회로부를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 서브 픽셀들은
    상기 표시 영역의 중앙 영역을 기준으로 상부 영역에 위치하고 상기 상부 데이터배선들에 연결된 상부 서브 픽셀그룹과,
    상기 표시 영역의 중앙 영역을 기준으로 하부 영역에 위치하고 상기 하부 데이터배선들에 연결된 하부 서브 픽셀그룹을 포함하는 표시장치.
  3. 제2항에 있어서,
    상기 상부 서브 픽셀그룹과 상기 하부 서브 픽셀그룹은
    상기 표시 영역의 중앙 영역을 기준으로 미러 형태로 배치된 것을 특징으로 하는 표시장치.
  4. 제2항에 있어서,
    상기 표시 패널은 액정표시 패널로 이루어지고,
    상기 상부 및 상기 하부 서브 픽셀그룹의 서브 픽셀들은
    빛을 출사하는 개구영역이 상기 표시 영역의 중앙 영역을 향하도록 배치된 것을 특징으로 하는 표시장치.
  5. 제4항에 있어서,
    상기 상부 및 상기 하부 서브 픽셀그룹에 포함된 서브 픽셀들의 박막 트랜지스터들은 일측 방향으로 나란히 배치된 것을 특징으로 하는 표시장치.
  6. 제4항에 있어서,
    상기 상부 서브 픽셀그룹에 포함된 서브 픽셀들의 박막 트랜지스터들은 일측 방향으로 나란히 배치되고,
    상기 하부 서브 픽셀그룹에 포함된 서브 픽셀들의 박막 트랜지스터들은 타측 방향으로 나란히 배치된 것을 특징으로 하는 표시장치.
  7. 제4항에 있어서,
    상기 정전기방전 회로부는
    상기 상부 데이터배선들의 끝단과 공통전압배선 사이에 연결된 상부 정전기방전 회로부와,
    상기 하부 데이터배선들의 끝단과 공통전압배선 사이에 연결된 하부 정전기방전 회로부를 포함하는 표시장치.
  8. 제4항에 있어서,
    상기 정전기방전 회로부는
    상기 액정표시 패널의 빛샘을 방지하는 블랙매트릭스에 의해 가려지는 것을 특징으로 하는 표시장치.
  9. 제2항에 있어서,
    상기 표시 패널은 유기발광표시 패널로 이루어지고,
    상기 상부 및 상기 하부 서브 픽셀그룹의 서브 픽셀들은
    빛을 미출사하는 트랜지스터영역이 상기 표시 영역의 중앙 영역을 향하도록 배치된 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서,
    상기 정전기방전 회로부는
    상기 상부 데이터배선들의 끝단과 그라운드배선 사이에 연결된 상부 정전기방전 회로부와,
    상기 하부 데이터배선들의 끝단과 그라운드배선 사이에 연결된 하부 정전기방전 회로부를 포함하는 표시장치.
  11. 제1항에 있어서,
    상기 정전기방전 회로부는
    상기 서브 픽셀들과 상기 정전기 패스를 형성하기 위한 배선 사이에 배치된 적어도 3개의 트랜지스터를 포함하는 표시장치.
  12. 제11항에 있어서,
    상기 적어도 3개의 트랜지스터는
    기판 상의 게이트전극과, 상기 게이트전극을 덮는 제1절연막과, 상기 제1절연막 상의 소오스 드레인전극과, 상기 제1절연막 상의 반도체층과, 상기 소오스 드레인전극 및 상기 반도체층을 덮는 제2절연막과, 상기 제2절연막 상의 연결전극을 각각 포함하고,
    상기 연결전극은 상호 이웃하는 두 개의 트랜지스터에 각각 존재하는 게이트전극과 소오스 드레인전극을 전기적으로 연결하는 역할을 하는 표시장치.
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