JPS59124152A - 静電破壊防止素子 - Google Patents
静電破壊防止素子Info
- Publication number
- JPS59124152A JPS59124152A JP23163282A JP23163282A JPS59124152A JP S59124152 A JPS59124152 A JP S59124152A JP 23163282 A JP23163282 A JP 23163282A JP 23163282 A JP23163282 A JP 23163282A JP S59124152 A JPS59124152 A JP S59124152A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- vin
- circuit
- level
- vee
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015556 catabolic process Effects 0.000 title claims abstract description 24
- 230000002265 prevention Effects 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 19
- 230000006378 damage Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、半導体回路の静電破壊防止素子に関する０
（２）技術の背景
半導体回路、例えばＥＣＬ回路においては、を源に対し
て負になる静電圧（またはサージ電圧）が入力に印加さ
れた場合に内部回路が破壊されることがある。従って、
このような静電破壊を防止すること必要がある。
て負になる静電圧（またはサージ電圧）が入力に印加さ
れた場合に内部回路が破壊されることがある。従って、
このような静電破壊を防止すること必要がある。
（３）従来技術と問題点
Ｅ、ＣＬ回路の入力端子における従来形の静電破壊防止
素子が第１図に示される。第１図において、１１はＥＣ
Ｌ回路等の半導体回路、１２はダイオードから成る静電
破壊防止素子である。ＥＣＬ回路１１は、接地（０■）
と負電源Ｖ、、（−５，２Ｖ）の間に接続されておシ、
入力電圧ｖ１Ｎが供給される。
素子が第１図に示される。第１図において、１１はＥＣ
Ｌ回路等の半導体回路、１２はダイオードから成る静電
破壊防止素子である。ＥＣＬ回路１１は、接地（０■）
と負電源Ｖ、、（−５，２Ｖ）の間に接続されておシ、
入力電圧ｖ１Ｎが供給される。
静電破壊防止用のダイオード１２は入力電圧■１Ｎと負
電源ｖＥＥの間に接続される。従って、第１図の回路に
おいては、入力電圧ｖＤＩに負電源ｖＥＥよシも負であ
る静電圧が印加された場合傾ダイオード１２を通して静
電荷を放電させることによシＥＣＬ回路１１の内部回路
を保護することができるカニ入力電圧ｖ１Ｎが負電源Ｖ
□に対してダイオードの順方向電圧■□１段分低い値に
クランプされるために、ＥＣＬ回路１１の電源を断にし
た場合に電源ＶＦ、Ｆ、が接地レベルまで上昇すること
によシ入力電圧が−ｖＢＥ（０，８Ｖ程度すなわちＥＣ
Ｌ （７） ” Ｈ”レベル）にクランプされることに
なる。
電源ｖＥＥの間に接続される。従って、第１図の回路に
おいては、入力電圧ｖＤＩに負電源ｖＥＥよシも負であ
る静電圧が印加された場合傾ダイオード１２を通して静
電荷を放電させることによシＥＣＬ回路１１の内部回路
を保護することができるカニ入力電圧ｖ１Ｎが負電源Ｖ
□に対してダイオードの順方向電圧■□１段分低い値に
クランプされるために、ＥＣＬ回路１１の電源を断にし
た場合に電源ＶＦ、Ｆ、が接地レベルまで上昇すること
によシ入力電圧が−ｖＢＥ（０，８Ｖ程度すなわちＥＣ
Ｌ （７） ” Ｈ”レベル）にクランプされることに
なる。
（４）発明の目的
本発明の目的は、前記の従来形の問題点にかんがみ、Ｐ
ＮＰ）ランジスタのスイッチング特性を利用することに
よ多入力電圧に印加された負の静電圧をすみやかに除去
することができるとともに、電源断の場合にも入力電圧
が°゛Ｈ″Ｈ″レベルンプされることがない、半導体回
路の静電破壊防止素子を提供することにある。
ＮＰ）ランジスタのスイッチング特性を利用することに
よ多入力電圧に印加された負の静電圧をすみやかに除去
することができるとともに、電源断の場合にも入力電圧
が°゛Ｈ″Ｈ″レベルンプされることがない、半導体回
路の静電破壊防止素子を提供することにある。
（５）発明の構成
本発明においては、接地と負電源の間で給電される半導
体回路において、前記半導体回路の入力端子と前記負電
源の間に接続される静電破壊防止素子であって、前記静
電破壊防止素子は、コレクタが前記入力端子に接続され
エミッタが前記負電源に接続されるＰＮＰ ）ランソス
タ、および、カソードが前記入力端子に接続されアノー
ドが前記ＰＮＰ ）ランジスタのペースに接続されるダ
イオードを有することを特徴とする、半導体回路の静電
破壊防止素子が提供される。
体回路において、前記半導体回路の入力端子と前記負電
源の間に接続される静電破壊防止素子であって、前記静
電破壊防止素子は、コレクタが前記入力端子に接続され
エミッタが前記負電源に接続されるＰＮＰ ）ランソス
タ、および、カソードが前記入力端子に接続されアノー
ドが前記ＰＮＰ ）ランジスタのペースに接続されるダ
イオードを有することを特徴とする、半導体回路の静電
破壊防止素子が提供される。
（６）発明の実施例
本発明の一実施例としての半導体回路の静電破壊防止素
子が第２図に示される。第２図において、２１はＥＣＬ
回路、２２は静電破壊防止素子、２３は入力電圧回路で
ある。
子が第２図に示される。第２図において、２１はＥＣＬ
回路、２２は静電破壊防止素子、２３は入力電圧回路で
ある。
ＥＣＬ回路２１は、接地と負電源ｖ。（−５゜２Ｖ）の
間に接続されておシ、入力電圧Ｖ１Ｎが入力されている
。静電破壊防止素子２２は、ＰＮＰ ）ランジスタ２２
１およびダイオード２２２からなり、ＰＮＰ ）ランジ
スタ２２１のコレクタは入力電圧■１Ｎに接続され、エ
ミッタは負電源Ｖ。に接続され、ペースはダイオード２
２２のアノードに接続され、ダイオード２２２のカソー
ドは入力電圧■、に接続される。
間に接続されておシ、入力電圧Ｖ１Ｎが入力されている
。静電破壊防止素子２２は、ＰＮＰ ）ランジスタ２２
１およびダイオード２２２からなり、ＰＮＰ ）ランジ
スタ２２１のコレクタは入力電圧■１Ｎに接続され、エ
ミッタは負電源Ｖ。に接続され、ペースはダイオード２
２２のアノードに接続され、ダイオード２２２のカソー
ドは入力電圧■、に接続される。
第２図の回路において、通常の状態では入力電圧ＶＩＮ
は接地と負電源ｖＦ、Ｉ、の間のレベルにｓｂ従ってＰ
ＮＰ ）ランジスタ２２１はオフである。入力電圧Ｖ１
Ｎに負電源ｖＦ、Ｅよシも負である静電圧（またはサー
ジ電圧）が印加された場合には、ＰＮＰトランジスタ２
２１がオンすることに−よ多入力電圧ｖＩＮの負電荷を
迅速に負電源■。８側に吸収し、それによ、ｊ７ ＥＣ
Ｌ回路２１が静電破壊されることを防止する。さらに、
第２図の回路においては、負電源ｖＥＩＣが断となシそ
のレベルが接地レベル（Ｏｖ）近くまで上昇した場合に
、入力電圧ＶＩＮは、ＰＮＰトランジスタ２２１とダイ
オード２２２の２段の■ＢＥを通してクランプされるの
で、−１，６ＶすなわちＥＣＬの“′Ｌ″レベルまで低
下することが可能である。従って、電源■Ｅｇが断であ
る場合にも入力電圧ｖＸＮが”Ｈ”レベルにクランプさ
れることが防止される。
は接地と負電源ｖＦ、Ｉ、の間のレベルにｓｂ従ってＰ
ＮＰ ）ランジスタ２２１はオフである。入力電圧Ｖ１
Ｎに負電源ｖＦ、Ｅよシも負である静電圧（またはサー
ジ電圧）が印加された場合には、ＰＮＰトランジスタ２
２１がオンすることに−よ多入力電圧ｖＩＮの負電荷を
迅速に負電源■。８側に吸収し、それによ、ｊ７ ＥＣ
Ｌ回路２１が静電破壊されることを防止する。さらに、
第２図の回路においては、負電源ｖＥＩＣが断となシそ
のレベルが接地レベル（Ｏｖ）近くまで上昇した場合に
、入力電圧ＶＩＮは、ＰＮＰトランジスタ２２１とダイ
オード２２２の２段の■ＢＥを通してクランプされるの
で、−１，６ＶすなわちＥＣＬの“′Ｌ″レベルまで低
下することが可能である。従って、電源■Ｅｇが断であ
る場合にも入力電圧ｖＸＮが”Ｈ”レベルにクランプさ
れることが防止される。
第３図には、第２図の静電破壊防止素子を半導体基板上
に構成した構造が示される。第３図において、斜線部は
金属電極層であシ、３１は入力電圧■□、に接続され、
３２はトランジスタ２２１のペースとダイオード２２２
のアノードを接続する層である。３３は絶縁膜である。
に構成した構造が示される。第３図において、斜線部は
金属電極層であシ、３１は入力電圧■□、に接続され、
３２はトランジスタ２２１のペースとダイオード２２２
のアノードを接続する層である。３３は絶縁膜である。
ＰＮＰトランジスタ２２１は、Ｐ＋層３４．Ｎ一層３５
および２層３６によ多形成され、ダイオード２２２は、
Ｎ層３７および２層３８によ多形成される。Ｎ層３８は
埋込み層であシ、金属電極層３２をトランジスタ２２１
０ベース領域と接続している。負電源ｖＥＥはＰ＋層３
４に接続されている。
および２層３６によ多形成され、ダイオード２２２は、
Ｎ層３７および２層３８によ多形成される。Ｎ層３８は
埋込み層であシ、金属電極層３２をトランジスタ２２１
０ベース領域と接続している。負電源ｖＥＥはＰ＋層３
４に接続されている。
第４図には、ＰＮＰトランジスタ２２１直下の埋込み層
３９を除去した構成が示される。この場合には、ＰＮＰ
トランジスタ２２１の電流増幅率βを増大させることが
でき、かつ除去する幅を調整することによシパンチスル
ー電圧を制御し、通常使用時における耐圧低下咳よる動
作不良を防止することができる。
３９を除去した構成が示される。この場合には、ＰＮＰ
トランジスタ２２１の電流増幅率βを増大させることが
でき、かつ除去する幅を調整することによシパンチスル
ー電圧を制御し、通常使用時における耐圧低下咳よる動
作不良を防止することができる。
（７）発明の効果
本発明によれは、ＰＮＰ）ランジスタを用いることによ
多入力電圧に印加された負の静電圧を迅速に除去するこ
とによシ内部回路の静電破壊を確実に防止することかで
き、かつ、負電源の断の場合にも入力電圧をＨ＃にクラ
ンプすることが防止された、半導体回路の静電破壊防止
素子が提供され得る。
多入力電圧に印加された負の静電圧を迅速に除去するこ
とによシ内部回路の静電破壊を確実に防止することかで
き、かつ、負電源の断の場合にも入力電圧をＨ＃にクラ
ンプすることが防止された、半導体回路の静電破壊防止
素子が提供され得る。
第１図は、従来形の静電破壊防止素子の回路図、第２図
は、本発明の一実施例としての静電破壊防止素子の回路
図、 第３図は、第２図の静電破壊防止素子を形成した半導体
基板上の構造を示す図、 第４図は、第３図においてＰＮＰトランジスタ直下の埋
込み層を除去した場合の構造を示す図である。 （符号の説明） １１ 、２１ ： ＥＣＬ回路、１２．２２：静電破壊
防止素子、２３：入力電圧回路、３１．３２：金属電極
層、３３：絶縁層、３４．Ｐ層、３５：Ｎ一層、３６：
Ｐ層、３７：Ｎ層、３８：Ｐ層、３９：Ｎ 埋込み層。 第２図
は、本発明の一実施例としての静電破壊防止素子の回路
図、 第３図は、第２図の静電破壊防止素子を形成した半導体
基板上の構造を示す図、 第４図は、第３図においてＰＮＰトランジスタ直下の埋
込み層を除去した場合の構造を示す図である。 （符号の説明） １１ 、２１ ： ＥＣＬ回路、１２．２２：静電破壊
防止素子、２３：入力電圧回路、３１．３２：金属電極
層、３３：絶縁層、３４．Ｐ層、３５：Ｎ一層、３６：
Ｐ層、３７：Ｎ層、３８：Ｐ層、３９：Ｎ 埋込み層。 第２図
Claims (1)
- 接地と負電源の間で給電される半導体回路において、前
記半導体回路の入力端子と前記負電源の間に接続される
静電破壊防止素子であって、前記静電破壊防止素子は、
コレクタが前記入力端子に接続でれエミッタが前記負電
源に接続されるＰＮＰ ）ランジスタ、および、カソー
ドが前記入力端子に接続されアノードが前記ＰＮＰ ）
ランジスタのペースに接続されるダイオードを有するこ
とを判徴とする静電破壊防止素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23163282A JPS59124152A (ja) | 1982-12-29 | 1982-12-29 | 静電破壊防止素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23163282A JPS59124152A (ja) | 1982-12-29 | 1982-12-29 | 静電破壊防止素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124152A true JPS59124152A (ja) | 1984-07-18 |
| JPH0158666B2 JPH0158666B2 (ja) | 1989-12-13 |
Family
ID=16926544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23163282A Granted JPS59124152A (ja) | 1982-12-29 | 1982-12-29 | 静電破壊防止素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290251A (ja) * | 1988-05-18 | 1989-11-22 | Sanyo Electric Co Ltd | 静電破壊防止装置 |
-
1982
- 1982-12-29 JP JP23163282A patent/JPS59124152A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290251A (ja) * | 1988-05-18 | 1989-11-22 | Sanyo Electric Co Ltd | 静電破壊防止装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0158666B2 (ja) | 1989-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0032046B1 (en) | Circuitry for protecting a semiconductor device against static electricity | |
| JP4294748B2 (ja) | トリガー電圧が低く、保持電圧が調整可能な、ｅｓｄ保護のための積層ｓｃｒ | |
| JPH07321628A (ja) | ヒステリシストリガ回路を用いる静電放電保護 | |
| JPH02119169A (ja) | 保護回路 | |
| JPH0214792B2 (ja) | ||
| JPH02140979A (ja) | 改良型ｅｓｄ低抵抗入力構成体 | |
| US6980409B2 (en) | Protective circuit for semiconductor device | |
| EP0257774A1 (en) | Protection circuit for large-scale integrated circuit | |
| US6894881B1 (en) | ESD protection methods and devices using additional terminal in the diode structures | |
| US20070264804A1 (en) | Method and system for reducing charge damage in silicon-on-insulator technology | |
| JPS59124152A (ja) | 静電破壊防止素子 | |
| JPH11178205A (ja) | 保護回路 | |
| JP2684228B2 (ja) | コレクタ側に共振性負荷を有する電力デバイスのための集積化駆動回路におけるバイポーラトランジスタの降伏に対する保護用デバイス | |
| JPH09181267A (ja) | Ｅｓｄ保護回路 | |
| JPS5823471A (ja) | 半導体装置 | |
| JPH05267588A (ja) | 半導体保護装置 | |
| JPS6151431B2 (ja) | ||
| JPS6230361A (ja) | Ｃｍｏｓ入力保護回路 | |
| JPH10294425A (ja) | 集積回路用保護装置 | |
| JPH0414523B2 (ja) | ||
| US6624502B2 (en) | Method and device for limiting the substrate potential in junction isolated integrated circuits | |
| JP3135277B2 (ja) | 過電圧保護装置 | |
| JPS60117653A (ja) | 半導体集積回路装置 | |
| JPH0374870A (ja) | 半導体装置 | |
| JPS60160158A (ja) | 電流の過渡を抑止するモノリシツク回路にて使用する保護クランプ回路 |