JPH0364959A

JPH0364959A - 半導体集積回路

Info

Publication number: JPH0364959A
Application number: JP20185289A
Authority: JP
Inventors: Kazuo Imanishi; 今西　和雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-08-03
Filing date: 1989-08-03
Publication date: 1991-03-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は接合分離型の半導体集積回路に関するもので、
特に高周波動作における集積回路ブロック間の電気的分
離に使用するものである。

（従来の技術）一般に、ｐ型半導体基板上に形成される接合分離を用い
た集積回路は、高周波動作における電気回路ブロック間
の電気的干渉を避けるため、電気回路的には動作しない
独立したｎ型半導体の島、いわゆるダミー島を形成して
いる。即ち、第３図に示すように、このダミー島１１０
は、通常、電気回路ブロック　ｔｘｔ、　　１１２間に
形成され、接地電位が印加されている。これにより、ダ
ミー島１１０に電気的シールド効果を持たせ、電気回路
ブロックｉｌｌ、　　１１２間の分離を行っている。

一方、コイル、ブラウン管のカソード等を直接ドライブ
する出力段回路では、基板上に形成される回路よりも高
い電圧が、その出力端子に印加される条件が存在する。

これは、コイルの場合には逆起電力であり、又ブラウン
管の場合にはプレートよりカソードへの管内スパークで
ある。そこで、第４図に示すように、これらの状態によ
り基板上のトランジスタ等の接合に過大な電圧が印加さ
れないよう、通常はｎ型半導体の島と、その中に形成さ
れるｐ型半導体とを用いたダイオード１１３を、例えば
出力回路１１４の出力端子と電源端子間に挿入している
。そして、この出力端子の電位をダイオード１１３の順
方向電圧でクランプすることにより、前記トランジスタ
等の保護を行っている。

・しかしながら、この保護用ダイオードを前述のシール
ド用ダミー島と共に用いると、第５図に示すように、保
護用ダイオードＤ、のｐ側（ｐ＋層１０２）をエミッタ
、ｎ側（ｎ−層１０３）をベース、ｐ型半導体基板１０
１をコレクタとするｐｎｐ型トランジスタＱ１が働く。

また、ダイオードＤ１のｎ型半導体の島（ｎ″層１ｏ３
）をコレクタ、ｐ型半導体基板１０１をベース、ダミー
島（ｎ−層１０４）をエミッタとするｎｐｎ型トランジ
スタＱ２が働く。このため、半導体基板１０１から接地
点までの抵抗をＲｓ　ｕ　ｂとすると、このＲａ　ｖ　
ｂの両端の電位がトランジスタＱ２がオンするのに必要
なベース・エミッタ間電圧Ｖ　ＢＥ（ＯＮＩを越えると
き、結果として第６図に示すような寄生サイリスタがオ
ンする。

具体的には、第６図に示す出力点から電源への電源電流
は、寄生ｐｎｐ型トランジスタ。、のベース電流Ｉ　Ｂ
ＱＩである。即ち、エミッタ接地電流増幅率をβ２、ト
ランジスタ。１のエミッタ電流をＩ　ＥＱＩとするとき
、ベース電流Ｉ　ＢＱＩは、が流れるのみであり、残り
はコレクタ電流工。。１として、がｐ型半導体基板１０１に流れる。

即ち、ダイオードＤ１は、コレクタ電流Ｉ　ＣＱＪがへＩＣＱＩ　Ｘ　Ｒａｉ＋ｂ＜　Ｖａａ＋ｏＮ＋の範囲に
あるときにのみ電流を吸収することができ、これを越え
るサージ電流が加わると、トランジスタＱ１及びＱ２の
寄生サイリスタがオンする。

このため、出力端子と接地点間が低インピーダンスで導
通し、寄生トランジスタ等の接合を破壊する。

（発明が解決しようとする課題）このように、従来は、保護用ダイオードをシールド用ダ
ミー島と共に用いると、寄生サイリスタカざオンするこ
とにより、寄生トランジスタ等の接合を破壊するという
欠点があった。

よって、本発明は、寄生サイリスタが形成されに＜＜、
かつ、高周波動作における集積回路ブロック間の電気的
分離が良好に行えるような半導体集積回路を提供するこ
とを目的とする。

［発明の構成］（課題を解決するための手段）上記目的を達成するため、本発明の半導体集積回路は、
第１導電型半導体基板と、この第１導電型半導体基板上
に形成される少なくとも２つの回路ブロックと、その回
路ブロック間の電気的干渉を避けるため、前記第１導電
型半導体基板上に形成され、接地電位が印加される第２
導電型の島と、この第２導電型の島と接地電位間に接続
される抵抗素子とを有している。

（作用）このような構成によれば、回路ブロック間の電気的干渉
を避けるための第２導電型の島が、直接接地されずに、
抵抗素子を介してから接地されている。よって、寄生サ
イリスクが形成されにくく、高周波動作における集積回
路ブロック間の電気的分離が良好に行える。

（実施例）以下、図面を参照しながら本発明の一実施例について詳
細に説明する。

第１図は本発明の一実施例に係わる半導体集積回路を示
すものである。ここで、１０Ｂはｎ＋埋め込み層、１０
７はｐ型拡散層である。また、第１図において、前記第
５図に示す従来の半導体集積回路と同一の部分には同じ
符号が付しである。

ｐ型半導体基板（サブストレート）　　１０１にはれ＋
埋め込み層１０Ｂが形成されている。また、基板１０１
上にはｎ−型のエピタキシャル層が形成されている。こ
のエピタキシャル層の表面から基板１０１に達するよう
にｐ型拡散層１０７が形成されている。さらに、基板ｌ
ｏｔ上にはｐｎ接合分離を用いた集積回路ブロック（図
示せず）が形成されている。また、ｎ型半導体の島（ｎ
−層１０３）と、その中に形成されたｐ型半導体（ｐ＋
層１０２）とを用いた。ダイオードが、例えば出力回路
（図示せず）の出力端子と電源端子間に接続されている
。

そして、高周波動作における電気回路ブロック間の電気
的干渉を避けるため、電気回路的には動作しない独立し
たｎ型半導体の島、いわゆるダミー島１０４が形成され
ている。

さらに、このダミー島１０４は、直接接地されることな
く、抵抗素子（９１層１０５）を介して接地されている
。また、このダミー島１０４は電気回路的には動作しな
いため、接地電位が印加されている。よって、電気的シ
ールド効果を持ち、電気回路ブロック間の分離を行うこ
とができる。

第２図は前記第１図の半導体集積回路に形成される寄生
サイリスタの等価回路を示すものである。以下、同図及
び前記第１図を参照しながらこの寄生サイリスタについ
て説明する。

ｐｎｐ型トランジスタＱ１のエミッｒ（妾地亨流増幅率
をβ２、ダミー島１０４と接地点間、に接続される抵抗
をＲＥ、）’ランジスタＱ１のエミッタ電流をＩ　ＥＱ
Ｉ　とし、又ｎｐｎ型トランジスタＱ２のエミッタ接地
電流増幅率をβ。、トランジスタＱ２のエミッタ電流を
’［１０２、ｌ’ランジスタＱ２がオンするのに必要な
ベース・エミッタ間電圧をＶ　Ｂ！Ｉ＋ＯＮ＋とすると
き、寄生サイリスタのオン条件は、の両方が成立するときである。

即ち、ＩＥ、２ＸＲ，の電圧降下の発生分だけ゛寄生サ
イリスタがオンしにくくなり、出力端子と接地点間の導
通によりトランジスタ等の接合が破壊するようなことが
大幅に低減される。

また、ダミー島１０４と接地点間に抵抗素子が挿入され
ることで、前記サイリスタがオンしたときにもエミッタ
抵抗が存在することになり、寄生トランジスタが破壊し
にくくなる。

一方、ダミー島１（１４のシールド効果は、抵抗素子を
介して接地しても何等変わることがない。

なぜなら、ダミー島１０４には電流を流さないため、こ
のダミー島１０４の電位を接地電位に保つことができる
からである。

このような半導体集積回路では、寄生サイリスタがオン
するために必要な電流が大きくなり、結果として保護用
ダイオードのサージ吸収能力が高められる。

なお、上記実施例において、抵抗素子としては、単結晶
シリコン抵抗、多結晶シリコン抵抗、金属薄膜抵抗等を
用いることができる。また、上述の実施例とは逆導電型
の半導体集積回路においても本発明が適用できることは
言うまでもない。

［発明の効果］以上、説明したように、本発明の半導体集積回路によれ
ば、次のような効果を奏する。

高周波動作における集積回路ブロック間の電気的分離に
使用するダミー島を直接接地せずに、抵抗素子を介して
接地している。よって、例えば保護用ダイオードと共に
前記ダミー島を使用しても、寄生サイリスタが形成され
に＜＜、集積回路ブロック間の電気的分離を良好に行う
ことができる。

また、寄生サイリスタがオンするために必要な電流が大
きくなり、結果として保護用ダイオードのサージ吸収能
力が高められる。

さらに、ダミー島と接地点間に抵抗素子が挿入されるこ
とで、サイリスタがオンしたときにもエミッタ抵抗が存
在することになり、寄生トランジスタが破壊しにくくな
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体集積回路を示
す断面図、第２図は前記第１図の半導体集積回路に形成
される寄生サイリスタを示す等価回路、第３図は従来の
ダミー島を示す断面図、第４図は出力端子と電源端子間
に設けられたサージ吸収用ダイオードを示す回路図、第
５図は保護用ダイオードをシールド用ダミー島と共に用
いた場合の半導体集積回路を示す断面図、第６図は前記
第５図の半導体集積回路に形成される寄生サイリスタを
示す等価回路である。１０１・・・ｐ型半導体基板、１０２・・・ｐ＋層、１
０３・・・ｎ−層、ｌ　０４　・・・ダミー島、１０５
−ｐ＋層（抵抗素子）。

Claims

【特許請求の範囲】

接合分離型の半導体集積回路であって、第１導電型半導
体基板と、この第１導電型半導体基板上に形成される少
なくとも２つの回路ブロックと、その回路ブロック間の
電気的干渉を避けるため、前記第１導電型半導体基板上
に形成され、接地電位が印加される第２導電型の島と、
この第２導電型の島と前記接地電位間に接続される抵抗
素子とを具備したことを特徴とする半導体集積回路。