JP2020071710A - リニア電源回路 - Google Patents

Abstract

【課題】高速応答が可能であって、回路面積を大幅に増大させることなく天絡保護が可能なリニア電源回路を提供する。【解決手段】リニア電源回路は、入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、前記出力電圧の分圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、電圧クランプ回路と、を備える。前記ドライバは、前記分圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備える。前記差動増幅器及び前記変換器の電源電圧は、前記出力電圧に基づく電圧であり、前記電圧クランプ回路を介して、前記差動増幅器及び前記変換器に供給される。【選択図】図３

Description

本発明は、リニア電源回路に関する。

ＬＤＯ［low drop out］などのリニア電源回路は様々なデバイスの電源手段として用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００３−８４８４３号公報

リニア電源回路は、負荷が急激に変化した場合でも出力電圧の変動を小さく抑えられるように、高速応答が可能であることが望ましい。また、例えば車載品の電源手段として用いられるリニア電源回路に関しては、車載品の品質要求の高まりに伴い、天絡したときでもリニア電源回路を確実に保護する需要が高まっている。しかしながら、単純に高耐圧の内部素子でリニア電源回路を構成して天絡保護を実現すると、回路面積が大幅に増大してしまう。したがって、リニア電源回路は、回路面積を大幅に増大させることなく天絡したときの内部素子の破壊を防止できることが望ましい。

本発明は、上記の状況に鑑み、高速応答が可能であって、回路面積を大幅に増大させることなく天絡保護が可能なリニア電源回路を提供することを目的とする。

上記目的を達成するために、本発明に係るリニア電源回路は、入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、前記出力電圧の分圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、電圧クランプ回路と、を備え、前記ドライバは、前記分圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、前記差動増幅器及び前記変換器の電源電圧は、前記出力電圧に基づく電圧であり、前記電圧クランプ回路を介して、前記差動増幅器及び前記変換器に供給される構成（第１の構成）とする。

また、上記第１の構成であるリニア電源回路において、前記電圧クランプ回路は、電流ソース型であって前記出力端に接続されるカレントミラー回路と、前記カレントミラー回路の一端に接続される電流源と、前記カレントミラー回路の他端並びに前記差動増幅器及び前記変換器に接続されるツェナーダイオードと、を備える構成（第２の構成）であってもよい。

また、上記第１又は第２の構成であるリニア電源回路において、前記入力端である第１ピンと、前記出力端である第２ピンと、前記グランド電位が印加される第３ピンと、を備え、前記第１ピンと前記第２ピンとが隣り合っている構成（第３の構成）であってもよい。

また、上記第１〜第３いずれかの構成であるリニア電源回路において、前記分圧は前記差動増幅器及び前記変換器の電源電圧より低い構成（第４の構成）であってもよい。

また、上記１〜第４いずれかの構成であるリニア電源回路において、前記差動増幅器及び前記変換器の耐圧は、前記入力電圧より低い構成（第５の構成）であってもよい。

また、上記第１〜第５いずれかの構成であるリニア電源回路において、前記差動増幅器及び前記変換器の耐圧は、前記入力電圧に前記出力電圧に対する前記分圧の比を乗じた値以上である構成（第６の構成）であってもよい。

また、上記第１〜第６いずれかの構成であるリニア電源回路において、前記電流増幅器の電源電圧が定電圧である構成（第７の構成）であってもよい。

また、上記第７の構成であるリニア電源回路において、前記差動増幅器及前記変換器の耐圧は、前記電流増幅器の耐圧より低い構成（第８の構成）であってもよい。

また、上記第１〜第８いずれかの構成であるリニア電源回路において、前記差動増幅器のゲインは、前記電流増幅器のゲインより小さい構成（第９の構成）であってもよい。

また、上記第１〜第９いずれかの構成であるリニア電源回路において、前記電流増幅器は、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とをそれぞれ複数備え、前記電流シンク型カレントミラー回路それぞれのミラー比が５以下であり、前記電流ソース型カレントミラー回路それぞれのミラー比が５以下である構成（第１０の構成）であってもよい。

また、本発明に係る車両は、上記第１〜第１０いずれかの構成であるリニア電源回路を備える構成（第１１の構成）とする。

本発明によれば、リニア電源回路におい高速応答が可能であって、回路面積を大幅に増大させることなく天絡保護が可能である。

本発明者が開発したリニア電源回路の構成を示す図 図１に示すリニア電源回路の出力特性を示すタイムチャート 一実施形態に係るリニア電源回路の構成を示す図 電流増幅器の一構成例を示す図 図３に示すリニア電源回路におけるピン配置の一例を示す平面図である。 図３に示すリニア電源回路におけるピン配置の他の例を示す平面図である。 車両の外観図

＜１．高速応答が可能なリニア電源回路＞
図１は、高速応答が可能なリニア電源回路として本発明者が開発したリニア電源回路の構成を示す図である。図１に示すリニア電源回路は、入力端Ｔ１と、出力端Ｔ２と、出力トランジスタ１と、ドライバ２と、基準電圧生成部３と、抵抗４及び５と、を備える。

図１に示すリニア電源回路には出力コンデンサ６及び負荷７が外付けされる。具体的には、出力コンデンサ６及び負荷７が外付けで出力端Ｔ２に並列接続される。図１に示すリニア電源回路は、入力電圧ＶＩＮを降圧して出力電圧ＶＯＵＴを生成し、出力電圧ＶＯＵＴを負荷７に供給する。

出力トランジスタ１は、入力電圧ＶＩＮが印加される入力端Ｔ１と出力電圧ＶＯＵＴが印加される出力端Ｔ２との間に設けられる。

ドライバ２は、出力トランジスタ１を駆動する。具体的には、ドライバ２は、出力トランジスタ１のゲートにゲート信号Ｇ１を供給して出力トランジスタ１を駆動する。出力トランジスタ１の導通度（裏を返せばオン抵抗値）はゲート信号Ｇ１によって制御される。なお、図１に示す構成では、出力トランジスタ１として、ＰＭＯＳＦＥＴ［P-channel type MOSFET］が用いられている。従って、ゲート信号Ｇ１が低いほど、出力トランジスタ１の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。逆に、ゲート信号Ｇ１が高いほど、出力トランジスタ１の導通度が低くなり、出力電圧ＶＯＵＴが低下する。ただし、出力トランジスタ１としては、ＰＭＯＳＦＥＴに代えて、ＮＭＯＳＦＥＴを用いてもよいし、バイポーラトランジスタを用いてもよい。

基準電圧生成部３は基準電圧ＶＲＥＦを生成する。抵抗４及び５は、出力電圧ＶＯＵＴの分圧である帰還電圧ＶＦＢを生成する。

ドライバ２の非反転入力端（＋）に帰還電圧ＶＦＢが印加され、ドライバ２の反転入力端（−）に基準電圧ＶＲＥＦが印加される。ドライバ２は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分値ΔＶ（＝ＶＦＢ−ＶＲＥＦ）に基づいて出力トランジスタ１を駆動する。ドライバ２は、差分値ΔＶが大きいほどゲート信号Ｇ１を高くし、逆に、差分値ΔＶが小さいほどゲート信号Ｇ１を低くする。

ドライバ２は、差動増幅器２１と、容量２２と、ＰＭＯＳＦＥＴ２３と、電流増幅器２４と、ＰＭＯＳＦＥＴ２５と、を備える。

差動増幅器２１は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差に応じた電圧を出力する。差動増幅器２１の電源電圧は出力電圧ＶＯＵＴである。すなわち、差動増幅器２１は、出力電圧ＶＯＵＴとグランド電位との間の電圧で駆動する。

差動増幅器２１の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１の小型化を図ることができる。

容量２２の一端に差動増幅器２１の出力が印加され、容量２２の他端にグランド電位が印加される。

ＰＭＯＳＦＥＴ２３のソースに出力電圧ＶＯＵＴが印加され、ＰＭＯＳＦＥＴ２３のゲートに差動増幅器２１の出力に基づく電圧（差動増幅器２１と容量２２との接続ノード電圧）が印加される。ＰＭＯＳＦＥＴ２３は、差動増幅器２１の出力に基づく電圧を電流に変換してドレインから出力する。差動増幅器２１と容量２２との接続ノードが高周波帯域でグランド接地になるため、ドライバ２の高速応答を実現することができる。

電流増幅器２４は、ＰＭＯＳＦＥＴ２３のドレインから出力される電流Ｉａを電流増幅する。電流増幅器２４の電源電圧は定電圧ＶＲＥＧである。すなわち、電流増幅器２４は、定電圧ＶＲＥＧとグランド電位との間の電圧で駆動する。

ＰＭＯＳＦＥＴ２５は、出力トランジスタ１とともにカレントミラー回路を構成している。ＰＭＯＳＦＥＴ２５は、電流増幅器２４から出力される電流Ｉｂを電圧に変換して出力トランジスタ１のゲートに供給する。

図２は、図１に示すリニア電源回路の出力特性を示すタイムチャートである。図２は、出力電圧ＶＯＵＴの設定値がＶＳであり、出力コンデンサ６の静電容量が所定値である状態において、負荷７を第１の状態から第２の状態に切り替えた後再び第１の状態に戻した場合のタイムチャートである。第１の状態は出力電流ＩＯＵＴの理論値がＩ１となる軽負荷状態であり、第２の状態は出力電流ＩＯＵＴの理論値がＩ２（＞Ｉ１）となる重負荷状態である。

図１に示すリニア電源回路は高速応答が可能であるため、行き過ぎ量ＯＳを小さくすることができる。ここで、図１に示す回路構成において天絡保護を実現すると、差動増幅器２１及びＰＭＯＳＦＥＴ２３の耐圧を入力電圧ＶＩＮ以上にする必要があり、入力電圧ＶＩＮの値が出力電圧ＶＯＵＴの設定値に比して非常に大きい場合に、差動増幅器２１及びＰＭＯＳＦＥＴ２３の回路面積が大幅に増大してしまう。その結果、差動増幅器２１での応答時間に遅延が生じて図１に示すリニア電源回路の応答性が劣化する。

＜２．一実施形態＞
図３は、図１に示すリニア電源回路の問題点を解決するために本発明者が開発したリニア電源回路の一実施形態を示す図である。図３において図１と同一の部分には同一の符号を付し詳細な説明を省略する。

図３に示すリニア電源回路は、電圧クランプ回路８を備える点で、図１に示すリニア電源回路と異なっている。

図３に示すリニア電源回路は、図１に示すリニア電源回路と同様に、差動増幅器２１と容量２２との接続ノードが高周波帯域でグランド接地になるため、ドライバ２の高速応答を実現することができる。

図３に示すリニア電源回路は、上記の通り電圧クランプ回路８を備える。そして、差動増幅器２１及びＰＭＯＳＦＥＴ２３の電源電圧は、出力電圧ＶＯＵＴであり、電圧クランプ回路８を介して差動増幅器２１及びＰＭＯＳＦＥＴ２３に供給される。したがって、図３に示すリニア電源回路は、天絡が生じた場合でも差動増幅器２１及びＰＭＯＳＦＥＴ２３の電源電圧を電圧クランプ回路８によってクランプされる電圧に抑えることができる。つまり、図３に示すリニア電源回路は、差動増幅器２１及びＰＭＯＳＦＥＴ２３の高耐圧化を行うことなく電圧クランプ回路８の追加のみで天絡保護を実現できるので、回路面積を大幅に増大させることなく天絡保護が可能である。具体的には、図３に示すリニア電源回路において、差動増幅器２１及びＰＭＯＳＦＥＴ２３の耐圧を入力電圧ＶＩＮより低くすればよい。

また、図３に示すリニア電源回路によると、天絡保護が可能である構成であっても、差動増幅器２１の高耐圧化（回路面積増加）を抑えることができるので、高速応答が可能である。

電圧クランプ回路８は、カレントミラー回路８１と、電流源８２と、ツェナーダイオード８３と、を備える。カレントミラー回路８１は電流ソース型のカレントミラー回路である。カレントミラー回路８１を構成する第１ＰＭＯＳＦＥＴ及び第２ＰＭＯＳＦＥＴの各ソースに出力電圧ＶＯＵＴが印加される。上記第１ＰＭＯＳＦＥＴのゲート及びドレイン並びに上記第２ＰＭＯＳＦＥＴのゲートは電流源８２の一端に接続される。電流源８２の他端にグランド電位が接続される。上記第２ＰＭＯＳＦＥＴのドレインはツェナーダイオード８３のカソード、差動増幅器２１の電源電圧入力端子、及びＰＭＯＳＦＥＴ２３のソースに接続される。ツェナーダイオード８３のアノードはグランド電位に接続される。

電圧クランプ回路８は、差動増幅器２１及びＰＭＯＳＦＥＴ２３の電源電圧をツェナーダイオード８３のツェナー電圧にクランプする。ツェナーダイオード８３のツェナー電圧は、例えば想定される負荷７の変動から求まる出力電圧ＶＯＵＴの最大値より大きい値に設定すればよい。これにより、負荷７の変動が想定される範囲内であれば、差動増幅器２１及びＰＭＯＳＦＥＴ２３の電源電圧を、常時、出力電圧ＶＯＵＴに依存する電圧にすることができるので、高速応答が可能である。したがって、クランプ電圧（電圧クランプ回路８の回路構成ではツェナーダイオード８３のツェナー電圧）は、出力電圧ＶＯＵＴの設定値ＶＳ（図２参照）より大きいことが望ましい。

また、電圧クランプ回路８の回路構成によると、天絡が生じている場合でも電圧クランプ回路８から差動増幅器２１及びＰＭＯＳＦＥＴ２３に供給される電流が、電流源８２のインピーダンス及びカレントミラー回路８１のミラー比（上記第１ＰＭＯＳＦＥＴのサイズに対する上記第２ＰＭＯＳＦＥＴのサイズ）によって制限される。したがって、天絡が生じている場合でも消費電流を抑えることができる。

なお、差動増幅器２１及びＰＭＯＳＦＥＴ２３の電源電圧として、出力電圧ＶＯＵＴの代わりに、出力電圧ＶＯＵＴより低い電圧であって出力電圧ＶＯＵＴに依存する電圧を用いてもよい。すなわち、電圧クランプ回路８に出力電圧ＶＯＵＴより低い電圧であって出力電圧ＶＯＵＴに依存する電圧を供給してもよい。ただし、帰還電圧ＶＦＢを差動増幅器２１及びＰＭＯＳＦＥＴ２３の電源電圧より低くする。これにより、差動増幅器２１が正常に動作する。

差動増幅器２１及びＰＭＯＳＦＥＴ２３の耐圧は、入力電圧ＶＩＮに出力電圧ＶＯＵＴに対する帰還電圧ＶＦＢの比（＝ＶＦＢ／ＶＯＵＴ）を乗じた値以上である。これにより、天絡時にドライバ２の非反転入力端（＋）に印加される電圧によって差動増幅器２１が破壊することを防止することができる。

差動増幅器２１の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１の小型化を図ることができる。

ＰＭＯＳＦＥＴ２３の耐圧は、電流増幅器２４の耐圧より低い。これにより、ＰＭＯＳＦＥＴ２３の小型化を図ることができる。

＜３．電流増幅器の一構成例＞
図４は、電流増幅器２４一構成例を示す図である。電流増幅器２４は、電流シンク型カレントミラー回路ＣＭ＿１、ＣＭ＿２、・・・、及びＣＭ＿ｎと、電流ソース型カレントミラー回路ＣＭ＿３、・・・、及びＣＭ＿ｎ−１（ただしＣＭ＿ｎ−１は図４において不図示）と、を備える。電流シンク型カレントミラー回路ＣＭ＿１及び定電流Ｉ１を流す定電流源ＣＳ１と電流シンク型カレントミラー回路ＣＭ＿ｎとの間において電流増幅器２４の入力から出力に向かって、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とが交互に配置される。各カレントミラー回路で発生するポールをできるだけ低帯域に寄らないようにするために、各カレントミラー回路のミラー比（入力側トランジスタのサイズに対する出力側トランジスタのサイズ）は５以下であることが好ましく、より好ましくは３以下である。但し、各カレントミラー回路のミラー比を小さくするほど、電流増幅器２４の回路面積は大きくなってしまうので、周波数特性の改善と小型化とのトレードオフを考慮して各カレントミラー回路のミラー比を決定すればよい。

＜４．ピン配置＞
図５は、半導体集積回路装置（パッケージ品）である図３に示すリニア電源回路におけるピン配置の一例を示す平面図である。図５に示すピン配置例では、略矩形であるパッケージの一辺ＳＤ１に第１ピンＰ１〜第３ピンＰ１が設けられる。第１ピンＰ１は、図３に示すリニア電源回路の外部から入力電圧ＶＩＮが印加されるピンである。第２ピンＰ２は、図３に示すリニア電源回路によって生成される出力電圧ＶＯＵＴが印加されるピンである。第３ピンＰ３は、グランド電位が接続されるピンである。図５に示すピン配置例では、第１ピンＰ１と第２ピンＰ２との間に第３ピンＰ３が配置される。この配置により、単一の隣接ピン間ショート（第１ピンＰ１と第３ピンＰ３とのショート、又は、第２ピンＰ２と第３ピンＰ３とのショート）が生じただけでは天絡が生じないので、天絡の発生を抑制することができる。

しかしながら、図３に示すリニア電源回路は天絡保護を行う回路であるため、仮に天絡が発生しても破壊を防止することができる。したがって、図３に示すリニア電源回路において図６に示すピン配置例を採用してもよい。すなわち、図３に示すリニア電源回路は、ピン配置の自由度が高い。なお、図６において図５と同一の部分には同一の符号を付す。

図６に示すピン配置例でも、図５に示すピン配置例と同様に、略矩形であるパッケージの一辺ＳＤ１に第１ピンＰ１〜第３ピンＰ１が設けられる。図６に示すピン配置例は、第１ピンＰ１と第２ピンＰ２とが隣接し、第２ピンＰ２と第３ピンＰ３とが隣接する点で図５に示すピン配置例と異なっている。

＜５．用途＞
図７は、車両Ｘの外観図である。本構成例の車両Ｘは、不図示のバッテリから出力される電圧の供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置は、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明したリニア電源回路は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜６．その他＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。例えば、リニア電源回路は、図３中の電圧クランプ回路８とは異なる回路構成の電圧クランプ回路を備えてもよい。

１ 出力トランジスタ
２ ドライバ
８ 電圧クランプ回路
８１ カレントミラー回路
８２ 電流源
８３ ツェナーダイオード
２１ 差動増幅器
２２ 容量
２３ ＰＭＯＳＦＥＴ（変換器の一例）
２４ 電流増幅器
Ｘ 車両

Claims (11)

1. 入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、
   前記出力電圧の分圧と基準電圧との差に基づいて前記出力トランジスタを駆動するドライバと、
   電圧クランプ回路と、
   を備え、
   前記ドライバは、前記分圧と前記基準電圧との差に応じた電圧を出力する差動増幅器と、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される容量と、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、を備え、
   前記差動増幅器及び前記変換器の電源電圧は、前記出力電圧に基づく電圧であり、前記電圧クランプ回路を介して、前記差動増幅器及び前記変換器に供給される、
   リニア電源回路。
2. 前記電圧クランプ回路は、
   電流ソース型であって前記出力端に接続されるカレントミラー回路と、
   前記カレントミラー回路の一端に接続される電流源と、
   前記カレントミラー回路の他端並びに前記差動増幅器及び前記変換器に接続されるツェナーダイオードと、
   を備える、請求項１に記載のリニア電源回路。
3. 前記入力端である第１ピンと、
   前記出力端である第２ピンと、
   前記グランド電位が印加される第３ピンと、を備え、
   前記第１ピンと前記第２ピンとが隣り合っている、請求項１又は請求項２に記載のリニア電源回路。
4. 前記分圧は前記差動増幅器及び前記変換器の電源電圧より低い、請求項１〜３のいずれか一項に記載のリニア電源回路。
5. 前記差動増幅器及び前記変換器の耐圧は、前記入力電圧より低い、請求項１〜４のいずれか一項に記載のリニア電源回路。
6. 前記差動増幅器及び前記変換器の耐圧は、前記入力電圧に前記出力電圧に対する前記分圧の比を乗じた値以上である、請求項１〜５のいずれか一項に記載のリニア電源回路。
7. 前記電流増幅器の電源電圧が定電圧である、請求項１〜６のいずれか一項に記載のリニア電源回路。
8. 前記差動増幅器及前記変換器の耐圧は、前記電流増幅器の耐圧より低い、請求項７に記載のリニア電源回路。
9. 前記差動増幅器のゲインは、前記電流増幅器のゲインより小さい、請求項１〜８のいずれか一項に記載のリニア電源回路。
10. 前記電流増幅器は、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とをそれぞれ複数備え、
    前記電流シンク型カレントミラー回路それぞれのミラー比が５以下であり、
    前記電流ソース型カレントミラー回路それぞれのミラー比が５以下である、請求項１〜９のいずれか一項に記載のリニア電源回路。
11. 請求項１〜１０のいずれか一項に記載のリニア電源回路を備える、車両。

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