WO2023228552A1 - リニアレギュレータ、半導体装置、スイッチング電源 - Google Patents

リニアレギュレータ、半導体装置、スイッチング電源 Download PDF

Info

Publication number
WO2023228552A1
WO2023228552A1 PCT/JP2023/012464 JP2023012464W WO2023228552A1 WO 2023228552 A1 WO2023228552 A1 WO 2023228552A1 JP 2023012464 W JP2023012464 W JP 2023012464W WO 2023228552 A1 WO2023228552 A1 WO 2023228552A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
current
bias current
voltage
linear regulator
Prior art date
Application number
PCT/JP2023/012464
Other languages
English (en)
French (fr)
Inventor
健一 岡島
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Publication of WO2023228552A1 publication Critical patent/WO2023228552A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the present disclosure relates to a linear regulator, a semiconductor device, and a switching power supply.
  • Linear regulators are used as power sources for various devices.
  • Patent Document 1 can be mentioned as an example of the conventional technology related to the above.
  • the linear regulator disclosed herein includes a first N-channel transistor configured to be connected between an input voltage application end and a stabilization voltage application end, and the first transistor and an N-channel type second transistor configured to form a current mirror type output stage to generate an output current flowing to the first transistor by mirroring the bias current flowing through itself, and the stabilizing voltage.
  • a feedback control section configured to control the bias current according to a difference between a feedback voltage corresponding to the feedback voltage and a predetermined reference voltage; and a load configured to draw 1 leakage current.
  • FIG. 1 is a diagram showing the overall configuration of a switching power supply.
  • FIG. 2 is a diagram showing a schematic configuration of a linear regulator.
  • FIG. 3 is a diagram showing a first embodiment (comparative example) of a linear regulator.
  • FIG. 4 is a diagram showing a second embodiment of the linear regulator.
  • FIG. 5 is a diagram showing temperature characteristics of source voltage and gate voltage.
  • FIG. 6 is a diagram showing the temperature characteristics of circuit current.
  • FIG. 1 is a diagram showing the overall configuration of a switching power supply.
  • the switching power supply X of this configuration example is a step-down DC/DC converter that steps down the input voltage Vin to generate a desired output voltage Vout.
  • the switching power supply X includes a semiconductor device 10 and various discrete components externally attached to the semiconductor device 10 (capacitors C1 and C2, inductor L1, and resistors R1 and R2).
  • the semiconductor device 10 is a main body (so-called power supply control IC [integrated circuit]) that centrally controls the operation of the switching power supply X.
  • the semiconductor device 10 includes a plurality of external terminals (pins 1 to 6 in the figure) as means for establishing electrical connection with the outside of the device.
  • pin 1 is an enable input terminal EN.
  • the 2nd pin is a power good output terminal PGD.
  • the third pin is a feedback input terminal FB.
  • the 4th pin is a ground terminal GND.
  • the 5th pin is a switch output terminal SW.
  • the 6th pin is a power supply terminal VIN to which the input voltage Vin is applied.
  • a first end of the capacitor C1 is connected to a power supply terminal VIN.
  • a second end of the capacitor C1 is connected to a ground end.
  • a first end of the inductor L1 is connected to the switch output terminal SW.
  • the second end of the inductor L1 and the first ends of the resistor R1 and capacitor C2 are all connected to the application end of the output voltage Vout.
  • the second terminals of the capacitor C2 and the resistor R2 are both connected to a ground terminal.
  • the inductor L1 and capacitor C2 function as an LC filter that rectifies and smoothes the rectangular waveform switch voltage Vsw to generate the output voltage Vout.
  • a speed-up capacitor may be connected in parallel between both ends of the resistor R1 so that the switching power supply X starts up smoothly. If the output voltage Vout is within the input dynamic range of the semiconductor device 10, the resistors R1 and R2 may be omitted and the output voltage Vout may be directly input to the feedback input terminal FB.
  • the semiconductor device 10 of this configuration example includes an error amplifier 11, a comparator 12, an on-time setting circuit 13, a ripple generation circuit 14, an addition circuit 15, a drive control circuit 16, a soft start circuit 17, and a reference circuit.
  • a linear regulator 20 a capacitor C3, an output element M1, a synchronous rectifier M2, transistors M3 and M4, and a resistor R3 are integrated.
  • the error amplifier 11 operates according to the difference between the lower of the reference voltage Vref and soft start voltage Vss inputted to two non-inverting input terminals (+) and the feedback voltage Vfb inputted to the inverting input terminal (-). Error voltage Vc is generated. Note that the error voltage Vc rises when the feedback voltage Vfb is lower than the lower one of the reference voltage Vref and the soft start voltage Vss, and rises when the feedback voltage Vfb is higher than the lower one of the reference voltage Vref and the soft start voltage Vss. descend.
  • the comparator 12 compares the slope voltage Vslp input to the inverting input terminal (-) and the error voltage Vc input to the non-inverting input terminal (+) to generate a comparison signal Sc.
  • the comparison signal Sc becomes a high level when the slope voltage Vslp is lower than the error voltage Vc, and becomes a low level when the slope voltage Vslp is higher than the error voltage Vc.
  • the comparator 12 may have hysteresis characteristics.
  • the on-time setting circuit 13 generates the switch control signal S0 to maintain the output element M1 in the on-state for the on-time Ton after the comparison signal Sc rises to a high level.
  • the ripple generation circuit 14 generates a ripple voltage Vr that simulates the ripple component of the output voltage Vout in synchronization with the switch control signal S0.
  • Adder circuit 15 adds ripple voltage Vr to feedback voltage Vfb to generate slope voltage Vslp.
  • the drive control circuit 16 includes a controller 161 and drivers 162 and 163 as its components.
  • the controller 161 As basic output feedback control, the controller 161 generates gate control signals S1 and S2 so that the output voltage Vout matches a desired target value using a bottom detection type on-time fixed method according to the switch control signal S0. do.
  • controller 161 performs switching drive for each of the output element M1 and the synchronous rectifier M2 in accordance with the low input protection signal SA, overheat protection signal SB, overvoltage protection signal SC, short circuit protection signal SD, and overcurrent protection signal SE. It has a function to forcefully stop.
  • the controller 161 also has a function of stopping the switching drive of each of the output element M1 and the synchronous rectifier M2 during light loads in response to the zero-crossing detection signal SF. For example, when the zero-cross detection signal SF rises to a high level when the output element M1 is in the off state and the synchronous rectifier M2 is in the on state, the controller 161 detects that the switch voltage Vsw is at the zero-cross detection value (for example, GND ), the synchronous rectifier M2 may be turned off.
  • the zero-cross detection signal SF rises to a high level when the output element M1 is in the off state and the synchronous rectifier M2 is in the on state
  • the controller 161 detects that the switch voltage Vsw is at the zero-cross detection value (for example, GND ), the synchronous rectifier M2 may be turned off.
  • controller 161 also has a function of generating a gate drive signal G3 for the transistor M3 in response to an enable signal SEN externally input to the enable input terminal EN.
  • the driver 162 drives the output element M1 by generating a gate drive signal G1 according to the gate control signal S1.
  • the gate drive signal G1 becomes high level when the gate control signal S1 is high level, and becomes low level when the gate control signal S1 is low level.
  • the driver 163 drives the synchronous rectifier M2 by generating a gate drive signal G2 according to the gate control signal S2.
  • the gate drive signal G2 becomes high level when the gate control signal S2 is high level, and becomes low level when the gate control signal S2 is low level.
  • the soft start circuit 17 generates a soft start voltage Vss that gradually increases after the semiconductor device 10 starts up.
  • the power good detection circuit 19 detects whether the feedback voltage Vfb exceeds a predetermined power good detection threshold and generates the gate drive signal G4.
  • the low input protection circuit 1A detects whether the input voltage Vin exceeds a predetermined low input protection threshold and generates the low input protection signal SA.
  • the overheat protection circuit 1B detects whether the junction temperature Tj of the semiconductor device 10 (particularly the output element M1) exceeds a predetermined overheat protection threshold and generates an overheat protection signal SB.
  • the overvoltage protection circuit 1C detects whether the feedback voltage Vfb exceeds a predetermined overvoltage protection threshold and generates an overvoltage protection signal SC.
  • the short circuit protection circuit 1D monitors the feedback voltage Vfb and generates the short circuit protection signal SD.
  • the overcurrent protection circuit 1E generates the overcurrent protection signal SE by monitoring the switch voltage Vsw.
  • the capacitor C3 is connected between the output end of the error amplifier 11 and the ground end as a phase compensation means for preventing the error amplifier 11 from oscillating.
  • the output element M1 (for example, NMOSFET [N-channel type metal oxide semiconductor field effect transistor]) functions as an upper switch of the switch output stage SWO that generates the switch voltage Vsw from the input voltage Vin.
  • the drain of the output element M1 is connected to the power supply terminal VIN.
  • the source of the output element M1 is connected to the switch output terminal SW.
  • the gate of the output element M1 is connected to the application end of the gate drive signal G1.
  • the output element M1 is turned on when the gate drive signal G1 is at a high level, and is turned off when the gate drive signal G1 is at a low level.
  • the synchronous rectifier M2 (eg, NMOSFET) functions as a lower switch of the switch output stage SWO.
  • the drain of the synchronous rectifier M2 is connected to the switch output terminal SW.
  • the source of the synchronous rectifier M2 is connected to the ground terminal GND.
  • the gate of the synchronous rectifier M2 is connected to the application end of the gate drive signal G2.
  • the synchronous rectifier M2 is turned on when the gate drive signal G2 is at a high level, and is turned off when the gate drive signal G2 is at a low level.
  • a rectifier diode for example, a Schottky barrier diode whose cathode is connected to the switch output terminal SW and whose anode is connected to the ground terminal GND may be used instead of the synchronous rectifier M2.
  • the output element M1 and the synchronous rectifier M2 may be externally attached to the semiconductor device 10.
  • an external input terminal for the switch voltage Vsw and an external output terminal for each of the gate drive signals G1 and G2 are required.
  • a high voltage element such as an IGBT [insulated gate bipolar transistor], a SiC device, or a GaN device is used as the output element M1 and the synchronous rectifier M2. Good too.
  • the switch output stage SWO is driven in pulses between the input voltage Vin and the ground voltage PGND by complementarily turning on and off the output element M1 and the synchronous rectifier M2 connected to form a half bridge.
  • a rectangular waveform switch voltage Vsw is generated.
  • the word "complementary" in this specification refers to cases where the on/off states of output element M1 and synchronous rectifier M2 are completely reversed, as well as cases where there is a delay in the on/off transition timing of each.
  • the first end of the resistor R3 is connected to the switch output terminal SW.
  • a second end of the resistor R3 is connected to the drain of the transistor M3.
  • the source of transistor M3 is connected to ground terminal GND.
  • the gate of transistor M3 is connected to the application terminal of gate drive signal G3.
  • the transistor M3 is turned on when the gate drive signal G3 is at a high level, and is turned off when the gate drive signal G3 is at a low level.
  • the resistor R3 and transistor M3 connected in this manner function as a pull-down circuit for fixing the switch output terminal SW to the same potential as the ground terminal GND when the enable signal SEN is at the disabled logic level.
  • Transistor M4 functions as an open-drain output stage.
  • the source of transistor M4 is connected to the ground terminal.
  • the gate of transistor M4 is connected to the application terminal of gate drive signal G4. The transistor M4 is turned on when the gate drive signal G4 is at a high level, and is turned off when the gate drive signal G4 is at a low level.
  • the linear regulator 20 generates a stabilized voltage VREG by stepping down the input voltage Vin.
  • the linear regulator 20 for example, an LDO [low drop out] regulator can be suitably used.
  • the stabilized voltage VREG is used, for example, as an internal power supply voltage of the semiconductor device 10.
  • FIG. 2 is a diagram showing a schematic configuration of the linear regulator 20.
  • the linear regulator 20 of this configuration example includes a stabilizing voltage generation circuit 21 and resistors 22 and 23.
  • the stabilized voltage generation circuit 21 operates an output stage (not shown) so that the reference voltage VREF input to the non-inverting input terminal (+) and the feedback voltage VFB input to the inverting input terminal (-) match. By controlling, the input voltage Vin is stepped down to generate the stabilized voltage VREG. Note that in the stabilizing voltage generation circuit 21, enable/disable of the bias current generation operation is switched according to the bias enable signal ENBIAS.
  • VFB feedback voltage of the stabilized voltage VREG
  • FIG. 3 is a diagram showing a first embodiment of the linear regulator 20 (corresponding to a comparative example compared to a second embodiment described later).
  • the stabilizing voltage generation circuit 21 includes, for example, transistors M11 and M12 (for example, NMOSFET), transistors M21 to M23 (for example, NMOSFET), transistors M24 and M25 (for example, PMOSFET), and an operational amplifier.
  • AMP current sources CS1 and CS2, and a resistor R4.
  • the drain of the transistor M11 is connected to the application terminal of the input voltage Vin.
  • the gates of transistors M11 and M12 are both connected to the drain of transistor M12.
  • the source of transistor M12 is connected to the first end of resistor R4.
  • the drain of the transistor M11 and the second end of the resistor R4 are both connected to the application end of the stabilizing voltage VREG.
  • a current mirror type output stage 201 is formed.
  • the transistor M11 corresponds to an N-channel type first transistor configured to be connected between the application end of the input voltage Vin and the application end of the stabilizing voltage VREG.
  • the transistor M12 forms a current mirror type output stage 201 together with the transistor M11, thereby mirroring the bias current Ib flowing through itself to generate an output current Io flowing through the transistor M11. This corresponds to 2 transistors.
  • the first end of the current source CS1 is connected to the power supply end.
  • the second end of current source CS1 is connected to the drains of transistors M21 and M23.
  • the current source CS1 connected in this manner functions as a first bias current generation circuit configured to generate the first bias current I1.
  • the gate of the transistor M23 is connected to the output end of the operational amplifier AMP (corresponding to the application end of the gate drive signal G23).
  • the source of transistor M23 is connected to the ground terminal.
  • the operational amplifier AMP generates a gate drive signal G23 according to a reference voltage VREF input to an inverting input terminal (-) and a feedback voltage VFB input to a non-inverting input terminal (+).
  • the second bias current I2 decreases when the feedback voltage VFB is lower than the reference voltage VREF, and increases when the feedback voltage VFB is higher than the reference voltage VREF.
  • the gates of transistors M21 and M22 are both connected to the drain of transistor M21.
  • the sources of transistors M21 and M22 are both connected to a ground terminal.
  • the gates of transistors M24 and M25 are both connected to the drain of transistor M24.
  • the sources of the transistors M24 and M25 are both connected to the application terminal of the input voltage Vin.
  • the drain of transistor M25 is connected to the drain of transistor M12.
  • the transistors M24 and M25 connected in this way are configured to generate a bias current Ib flowing through the transistor M25 by mirroring the fifth bias current I5 flowing through the transistor M24 at a mirror ratio ⁇ (however, ⁇ 1).
  • the current mirror CM2 functions as a second current mirror CM2.
  • the fifth bias current I5 is ⁇ times the fourth bias current I4 (however, ⁇ 1).
  • the bias current Ib flowing through the transistor M12 is expressed as (I1-I2) ⁇ .
  • the first bias current I1 is a fixed value
  • the current source CS1, the transistors M21 to M25, and the operational amplifier AMP are configured to control the bias current Ib according to the difference between the feedback voltage VFB according to the stabilizing voltage VREG and the predetermined reference voltage VREF.
  • a feedback control section 202 is formed.
  • the first end of the current source CS2 is connected to the application end of the stabilizing voltage VREG.
  • a second end of current source CS2 is connected to a ground terminal.
  • the current source CS2 connected in this manner functions as a sink current generation circuit configured to draw a predetermined sink current Is from the application end of the stabilizing voltage VREG.
  • an element with a low on-threshold voltage Vth (so-called low Vth element) may be used as the transistor M11.
  • the current source CS2 is used to extract the sink current Is from the application terminal of the stabilizing voltage VREG, even if the output leakage current of the transistor M11 increases at high temperatures, the rise in the stabilizing voltage VREG can be suppressed. can. However, in this configuration, since the output leakage current itself is not suppressed, the increase in the circuit current Ic consumed by the linear regulator 20 cannot be eliminated.
  • FIG. 4 is a diagram showing a second embodiment of the linear regulator 20.
  • the stabilizing voltage generation circuit 21 further includes a load 203 and a bias current adjustment section 204 in addition to the above-mentioned components.
  • the load 203 is configured to draw the first leakage current ILK1 from the gate common to both transistors M11 and M12.
  • the load 203 includes a transistor M31 (for example, an NMOSFET).
  • the drain of the transistor M31 is connected to the gates of each of the transistors M11 and M12.
  • the source and gate of the transistor M31 are both connected to the ground terminal. That is, the transistor M31 is always in a fully off state.
  • the transistor M31 corresponds to an N-channel type third transistor configured to have the same leakage current characteristics as the transistor M11.
  • the output current Io flowing through the transistor M11 is narrowed to a small value, so the ratio of the output leak current to the circuit current Ic of the linear regulator 20 increases. Therefore, by introducing the load 203 and suppressing an increase in output leakage current, it is possible to increase efficiency at high temperatures in a light load state.
  • the bias current adjustment unit 204 is configured to increase the bias current Ib by at least the same amount as the first leakage current ILK1 when turning on the transistor M11.
  • the bias current adjustment section 204 includes a transistor M41 (for example, NMOSFET) and transistors M42 and M43 (for example, PMOSFET).
  • a transistor M41 for example, NMOSFET
  • transistors M42 and M43 for example, PMOSFET
  • the drain of the transistor M41 is connected to the drain of the transistor M42.
  • the source and gate of the transistor M41 are both connected to the ground terminal. In other words, the transistor M41 is always in a fully off state.
  • the transistor M41 corresponds to an N-channel type fourth transistor configured to have the same leakage current characteristics as the transistor M31 (and by extension, the transistor M11).
  • the gates of transistors M42 and M43 are both connected to the drain of transistor M42.
  • the sources of transistors M42 and M43 are both connected to the power supply terminal.
  • the drain of transistor M43 is connected to the drains of transistors M21 and M23.
  • the transistors M42 and M43 connected in this way form a third current mirror configured to generate a mirror current I6 flowing through the transistor M43 by mirroring the second leakage current ILK2 flowing through the transistor M42 at a mirror ratio ⁇ .
  • the mirror ratio ⁇ depends on the element size of each of the transistors M31 and M41. When the element sizes of transistors M31 and M41 are the same, ⁇ 1/( ⁇ ). It is necessary to set the mirror ratio ⁇ relatively large in consideration of variations in the transistors M31 and M41 and variations in the third current mirror CM3.
  • the maximum value Ibmax of the bias current Ib becomes (I1+ILK2 ⁇ ) ⁇ . . That is, by introducing the bias current adjustment unit 204, the maximum value Ibmax of the bias current Ib is increased by an additional amount ILK2 ⁇ ( ⁇ ILK1) corresponding to the second leakage current ILK2.
  • the second leak current ILK2 when the first leak current ILK1 increases at high temperatures, the second leak current ILK2 also increases in the same manner as this, so the maximum value Ibmax of the bias current Ib is increased. Therefore, with the minimum required mirror current I6, it is possible to prevent the first leakage current ILK1 from becoming larger than the maximum value Ibmax of the bias current Ib due to device variations or the like. That is, there is an advantage that unnecessary current does not flow at a temperature where the first leakage current ILK1 is small.
  • the bias current Ib required to turn on the transistor M11 is There is no shortage. Therefore, no problem occurs in the on-transition of the transistor M11, and the output current supply capability of the linear regulator 20 is not impaired.
  • the gate voltage Vg of the transistor M11 decreases only to the source voltage Vs.
  • FIG. 6 is a diagram showing the temperature characteristics of the circuit current Ic of the linear regulator 20. Note that the horizontal axis of this figure indicates temperature, and the vertical axis of this figure indicates current. Moreover, the solid line shows the behavior of the second embodiment (FIG. 4), and the broken line shows the behavior of the first embodiment (FIG. 3).
  • the circuit current Ic of the linear regulator 20 at high temperatures can be suppressed to a smaller value than in the first embodiment (broken line).
  • the linear regulator disclosed herein includes a first N-channel transistor configured to be connected between an input voltage application end and a stabilization voltage application end, and the first transistor and an N-channel type second transistor configured to form a current mirror type output stage to generate an output current flowing to the first transistor by mirroring the bias current flowing through itself, and the stabilizing voltage.
  • a feedback control section configured to control the bias current according to a difference between a feedback voltage corresponding to the feedback voltage and a predetermined reference voltage;
  • the first configuration includes a load configured to draw out one leakage current (first configuration).
  • the load may include a third N-channel transistor configured to have the same leakage current characteristics as the first transistor (second configuration). good.
  • the linear regulator according to the first or second configuration further includes a bias current adjustment section configured to increase the bias current by at least the same amount as the first leakage current when turning on the first transistor. (Third configuration) may also be used.
  • the bias current adjustment section has a configuration (fourth configuration) including an N-channel type fourth transistor configured to have the same leakage current characteristics as the load. Good too.
  • the feedback control section includes a first bias current generation circuit configured to generate a predetermined first bias current, a first bias current generation circuit configured to generate a predetermined first bias current, a first bias current generation circuit configured to generate a predetermined first bias current, a first bias current generation circuit configured to generate a predetermined first bias current, a second bias current generation circuit configured to generate a second bias current according to a difference from a reference voltage; and a second bias current generating circuit configured to generate a second bias current according to a difference from a reference voltage;
  • a configuration (fifth configuration) including a current mirror configured to generate a bias current may also be used.
  • the feedback control section includes a first bias current generation circuit configured to generate a predetermined first bias current, and a difference between the feedback voltage and the reference voltage.
  • a second bias current generation circuit configured to generate a second bias current according to the second bias current; and a second bias current generation circuit configured to generate a second bias current according to A configuration (sixth configuration) including a current mirror configured to generate the bias current by mirroring a differential current obtained by subtracting two bias currents may be adopted.
  • the linear regulator according to any one of the first to sixth configurations has a configuration (seventh configuration) that further includes a sink current generation circuit configured to extract a predetermined sink current from the stabilizing voltage application terminal. Good too.
  • the output stage may have a mirror ratio of 10 or more (eighth configuration).
  • the semiconductor device disclosed in this specification has a configuration (ninth configuration) including a linear regulator according to any one of the first to eighth configurations described above.
  • the switching power supply disclosed in this specification includes a semiconductor device according to the ninth configuration, and has a configuration (tenth configuration) that drives a switch output stage to generate a desired output voltage from the input voltage. composition).

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

リニアレギュレータは、入力電圧Ｖｉｎの印加端と安定化電圧ＶＲＥＧの印加端との間に接続されるように構成されたＮチャネル型の第１トランジスタＭ１１と、第１トランジスタＭ１１と共にカレントミラー型の出力段２０１を形成することにより自身に流れるバイアス電流Ｉｂをミラーして第１トランジスタＭ１１に流れる出力電流Ｉｏを生成するように構成されたＮチャネル型の第２トランジスタＭ１２と、安定化電圧ＶＲＥＧに応じた帰還電圧ＶＦＢと所定の基準電圧ＶＲＥＦとの差分に応じてバイアス電流Ｉｂを制御するように構成された帰還制御部２０２と、第１トランジスタＭ１１及び第２トランジスタＭ１２の双方に共通する制御端から第１リーク電流ＩＬＫ１を引き抜くように構成された負荷２０３と、を備える。

Description

リニアレギュレータ、半導体装置、スイッチング電源
　本開示は、リニアレギュレータ、半導体装置、及び、スイッチング電源に関する。
　リニアレギュレータは、様々なデバイスの電源手段として用いられている。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０２０－０７１７１０号公報
　しかしながら、従来のリニアレギュレータは、高温時における出力リーク電流の抑制について改善の余地があった。
　本明細書中に開示されているリニアレギュレータは、入力電圧の印加端と安定化電圧の印加端との間に接続されるように構成されたＮチャネル型の第１トランジスタと、前記第１トランジスタと共にカレントミラー型の出力段を形成することにより自身に流れるバイアス電流をミラーして前記第１トランジスタに流れる出力電流を生成するように構成されたＮチャネル型の第２トランジスタと、前記安定化電圧に応じた帰還電圧と所定の基準電圧との差分に応じて前記バイアス電流を制御するように構成された帰還制御部と、前記第１トランジスタ及び前記第２トランジスタの双方に共通する制御端から第１リーク電流を引き抜くように構成された負荷と、を備える。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本開示によれば、高温時における出力リーク電流を抑制することのできるリニアレギュレータ、半導体装置、及び、スイッチング電源を提供することが可能となる。
図１は、スイッチング電源の全体構成を示す図である。 図２は、リニアレギュレータの概略構成を示す図である。 図３は、リニアレギュレータの第１実施形態（比較例）を示す図である。 図４は、リニアレギュレータの第２実施形態を示す図である。 図５は、ソース電圧及びゲート電圧の温度特性を示す図である。 図６は、回路電流の温度特性を示す図である。
＜スイッチング電源＞
　図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源Ｘは、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する降圧型のＤＣ／ＤＣコンバータである。本図に即して述べると、スイッチング電源Ｘは、半導体装置１０と、これに外付けされる種々のディスクリート部品（キャパシタＣ１及びＣ２、インダクタＬ１、並びに、抵抗Ｒ１及びＲ２）と、を備える。
　半導体装置１０は、スイッチング電源Ｘの動作を統括的に制御する主体（いわゆる電源制御ＩＣ［integrated　circuit］）である。半導体装置１０は、装置外部との電気的な接続を確立する手段として複数の外部端子（本図では１ピン～６ピン）を備える。
　なお、１ピンは、イネーブル入力端子ＥＮである。２ピンは、パワーグッド出力端子ＰＧＤである。３ピンは、帰還入力端子ＦＢである。４ピンは、接地端子ＧＮＤである。５ピンは、スイッチ出力端子ＳＷである。６ピンは、入力電圧Ｖｉｎが印加される電源端子ＶＩＮである。
　次に、半導体装置１０の外部接続について説明する。キャパシタＣ１の第１端は、電源端子ＶＩＮに接続されている。キャパシタＣ１の第２端は、接地端に接続されている。インダクタＬ１の第１端は、スイッチ出力端子ＳＷに接続されている。インダクタＬ１の第２端と抵抗Ｒ１及びキャパシタＣ２それぞれの第１端は、いずれも出力電圧Ｖｏｕｔの印加端に接続されている。抵抗Ｒ１の第２端と抵抗Ｒ２の第１端は、いずれも帰還入力端子ＦＢ（＝帰還電圧Ｖｆｂの印加端）に接続されている。キャパシタＣ２及び抵抗Ｒ２それぞれの第２端は、いずれも接地端に接続されている。
　インダクタＬ１とキャパシタＣ２は、矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏｕｔを生成するＬＣフィルタとして機能する。
　抵抗Ｒ１及びＲ２は、相互間の接続ノードから出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂ（＝出力電圧Ｖｏｕｔの分圧電圧）を出力する帰還電圧生成回路（分圧回路）として機能する。本図では明示していないが、抵抗Ｒ１の両端間には、スイッチング電源Ｘがスムーズに起動するように、スピードアップ用のキャパシタを並列接続してもよい。出力電圧Ｖｏｕｔが半導体装置１０の入力ダイナミックレンジに収まっている場合には、抵抗Ｒ１及びＲ２を省略し、出力電圧Ｖｏｕｔを帰還入力端子ＦＢに直接入力しても構わない。
＜半導体装置＞
　引き続き、図１を参照しながら、半導体装置１０の内部構成について詳細に説明する。本構成例の半導体装置１０には、エラーアンプ１１と、コンパレータ１２と、オン時間設定回路１３と、リップル生成回路１４と、加算回路１５と、駆動制御回路１６と、ソフトスタート回路１７と、基準電圧生成回路１８と、パワーグッド検出回路１９と、低入力保護回路１Ａと、過熱保護回路１Ｂと、過電圧保護回路１Ｃと、短絡保護回路１Ｄと、過電流保護回路１Ｅと、ゼロクロス検出回路１Ｆと、リニアレギュレータ２０と、キャパシタＣ３と、出力素子Ｍ１と、同期整流素子Ｍ２と、トランジスタＭ３及びＭ４と、抵抗Ｒ３と、が集積化されている。
　エラーアンプ１１は、２つの非反転入力端（＋）にそれぞれ入力される基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓの低い方と、反転入力端（－）に入力される帰還電圧Ｖｆｂとの差分に応じた誤差電圧Ｖｃを生成する。なお、誤差電圧Ｖｃは、基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓの低い方よりも帰還電圧Ｖｆｂが低いときに上昇し、基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓの低い方よりも帰還電圧Ｖｆｂが高いときに低下する。
　コンパレータ１２は、反転入力端（－）に入力されるスロープ電圧Ｖｓｌｐと、非反転入力端（＋）に入力される誤差電圧Ｖｃとを比較して比較信号Ｓｃを生成する。比較信号Ｓｃは、スロープ電圧Ｖｓｌｐが誤差電圧Ｖｃよりも低いときにハイレベルとなり、スロープ電圧Ｖｓｌｐが誤差電圧Ｖｃよりも高いときにローレベルとなる。なお、コンパレータ１２には、ヒステリシス特性を持たせてもよい。
　オン時間設定回路１３は、比較信号Ｓｃがハイレベルに立ち上がってからオン時間Ｔｏｎに亘って出力素子Ｍ１をオン状態に維持するようにスイッチ制御信号Ｓ０を生成する。
　リップル生成回路１４は、スイッチ制御信号Ｓ０に同期して出力電圧Ｖｏｕｔのリップル成分を模擬したリップル電圧Ｖｒを生成する。
　加算回路１５は、帰還電圧Ｖｆｂにリップル電圧Ｖｒを足し合わせてスロープ電圧Ｖｓｌｐを生成する。
　駆動制御回路１６は、その構成要素として、コントローラ１６１とドライバ１６２及び１６３を含む。
　コントローラ１６１は、基本的な出力帰還制御として、スイッチ制御信号Ｓ０に応じたボトム検出型のオン時間固定方式により、出力電圧Ｖｏｕｔが所望の目標値と一致するようにゲート制御信号Ｓ１及びＳ２を生成する。
　なお、コントローラ１６１は、低入力保護信号ＳＡ、過熱保護信号ＳＢ、過電圧保護信号ＳＣ、短絡保護信号ＳＤ、及び、過電流保護信号ＳＥに応じて、出力素子Ｍ１及び同期整流素子Ｍ２それぞれのスイッチング駆動を強制的に停止する機能を備えている。
　また、コントローラ１６１は、ゼロクロス検出信号ＳＦに応じて、軽負荷時に出力素子Ｍ１及び同期整流素子Ｍ２それぞれのスイッチング駆動を停止する機能も備えている。例えば、コントローラ１６１は、出力素子Ｍ１がオフ状態であって同期整流素子Ｍ２がオン状態であるときにゼロクロス検出信号ＳＦがハイレベルに立ち上がったとき、すなわち、スイッチ電圧Ｖｓｗがゼロクロス検出値（例えばＧＮＤ）よりも高くなったことが検出されたときに、同期整流素子Ｍ２をオフ状態としてもよい。
　更に、コントローラ１６１は、イネーブル入力端子ＥＮに外部入力されるイネーブル信号ＳＥＮに応じてトランジスタＭ３のゲート駆動信号Ｇ３を生成する機能も備えている。
　ドライバ１６２は、ゲート制御信号Ｓ１に応じてゲート駆動信号Ｇ１を生成することにより出力素子Ｍ１を駆動する。ゲート駆動信号Ｇ１は、例えば、ゲート制御信号Ｓ１がハイレベルであるときにハイレベルとなり、ゲート制御信号Ｓ１がローレベルであるときにローレベルとなる。
　ドライバ１６３は、ゲート制御信号Ｓ２に応じてゲート駆動信号Ｇ２を生成することにより同期整流素子Ｍ２を駆動する。ゲート駆動信号Ｇ２は、例えば、ゲート制御信号Ｓ２がハイレベルであるときにハイレベルとなり、ゲート制御信号Ｓ２がローレベルであるときにローレベルとなる。
　ソフトスタート回路１７は、半導体装置１０が起動してから緩やかに上昇するソフトスタート電圧Ｖｓｓを生成する。
　基準電圧生成回路１８は、所定の基準電圧Ｖｒｅｆ（＝帰還電圧Ｖｆｂの目標値、延いては、出力電圧Ｖｏｕｔの目標値に相当）を生成する。なお、基準電圧生成回路１８は、イネーブル入力端子ＥＮに外部入力されるイネーブル信号ＳＥＮに応じてイネーブル／ディセーブルが切り替えられる。
　パワーグッド検出回路１９は、帰還電圧Ｖｆｂが所定のパワーグッド検出閾値を上回っているか否かを検出してゲート駆動信号Ｇ４を生成する。
　低入力保護回路１Ａ（いわゆるＵＶＬＯ［under　voltage　locked　out］回路）は、入力電圧Ｖｉｎが所定の低入力保護閾値を上回っているか否かを検出して低入力保護信号ＳＡを生成する。
　過熱保護回路１Ｂは、半導体装置１０（特に出力素子Ｍ１）のジャンクション温度Ｔｊが所定の過熱保護閾値を上回っているか否かを検出して過熱保護信号ＳＢを生成する。
　過電圧保護回路１Ｃは、帰還電圧Ｖｆｂが所定の過電圧保護閾値を上回っているかいなんかを検出して過電圧保護信号ＳＣを生成する。
　短絡保護回路１Ｄは、帰還電圧Ｖｆｂを監視して短絡保護信号ＳＤを生成する。
　過電流保護回路１Ｅは、スイッチ電圧Ｖｓｗを監視することにより過電流保護信号ＳＥを生成する。
　ゼロクロス検出回路１Ｆは、出力素子Ｍ１がオフ状態であって同期整流素子Ｍ２がオン状態であるときに、同期整流素子Ｍ２の両端間電圧（＝スイッチ電圧Ｖｓｗに相当）を監視することにより、同期整流素子Ｍ２に流れるインダクタ電流ＩＬのゼロクロス（逆流）を検出する。
　キャパシタＣ３は、エラーアンプ１１の発振を防止するための位相補償手段として、エラーアンプ１１の出力端と接地端との間に接続されている。
　出力素子Ｍ１（例えば、ＮＭＯＳＦＥＴ［N-channel　type　metal　oxide　semiconductor　field　effect　transistor］）は、入力電圧Ｖｉｎからスイッチ電圧Ｖｓｗを生成するスイッチ出力段ＳＷＯの上側スイッチとして機能する。出力素子Ｍ１のドレインは、電源端子ＶＩＮに接続されている。出力素子Ｍ１のソースは、スイッチ出力端子ＳＷに接続されている。出力素子Ｍ１のゲートは、ゲート駆動信号Ｇ１の印加端に接続されている。出力素子Ｍ１は、ゲート駆動信号Ｇ１がハイレベルであるときにオン状態となり、ゲート駆動信号Ｇ１がローレベルであるときにオフ状態となる。
　同期整流素子Ｍ２（例えばＮＭＯＳＦＥＴ）は、スイッチ出力段ＳＷＯの下側スイッチとして機能する。同期整流素子Ｍ２のドレインは、スイッチ出力端子ＳＷに接続されている。同期整流素子Ｍ２のソースは、接地端子ＧＮＤに接続されている。同期整流素子Ｍ２のゲートは、ゲート駆動信号Ｇ２の印加端に接続されている。同期整流素子Ｍ２は、ゲート駆動信号Ｇ２がハイレベルであるときにオン状態となり、ゲート駆動信号Ｇ２がローレベルであるときにオフ状態となる。
　なお、整流素子としては、同期整流素子Ｍ２に代えて、カソードがスイッチ出力端子ＳＷに接続されてアノードが接地端子ＧＮＤに接続された整流ダイオード（例えばショットキーバリアダイオード）を用いてもよい。
　また、出力素子Ｍ１及び同期整流素子Ｍ２は、半導体装置１０に外付けしてもよい。その場合には、スイッチ出力端子ＳＷに代えて、スイッチ電圧Ｖｓｗの外部入力端子とゲート駆動信号Ｇ１及びＧ２それぞれの外部出力端子が必要となる。
　また、スイッチ出力段ＳＷＯに高電圧が印加され得る場合には、出力素子Ｍ１及び同期整流素子Ｍ２として、ＩＧＢＴ［insulated　gate　bipolar　transistor］、ＳｉＣデバイス、又は、ＧａＮデバイスなどの高耐圧素子を用いてもよい。
　スイッチ出力段ＳＷＯは、ハーフブリッジを形成するように接続された出力素子Ｍ１と同期整流素子Ｍ２を相補的にオン／オフすることにより、入力電圧Ｖｉｎと接地電圧ＰＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗを生成する。
　なお、本明細書中の「相補的」という文言は、出力素子Ｍ１と同期整流素子Ｍ２それぞれのオン／オフ状態が完全に逆転している場合のほか、それぞれのオン／オフ遷移タイミングに遅延が与えられている場合（＝同時オフ期間が設けられている場合）も含む意味で用いられている。
　抵抗Ｒ３の第１端は、スイッチ出力端子ＳＷに接続されている。抵抗Ｒ３の第２端は、トランジスタＭ３のドレインに接続されている。トランジスタＭ３のソースは、接地端子ＧＮＤに接続されている。トランジスタＭ３のゲートは、ゲート駆動信号Ｇ３の印加端に接続されている。トランジスタＭ３は、ゲート駆動信号Ｇ３がハイレベルであるときにオン状態となり、ゲート駆動信号Ｇ３がローレベルであるときにオフ状態となる。このように接続された抵抗Ｒ３及びトランジスタＭ３は、イネーブル信号ＳＥＮがディセーブル時の論理レベルであるときに、スイッチ出力端子ＳＷを接地端子ＧＮＤと同電位に固定するためのプルダウン回路として機能する。
　トランジスタＭ４は、オープンドレイン出力段として機能する。トランジスタＭ４のドレインは、パワーグッド出力端子ＰＧＤ（＝パワーグッド信号ＳＰＧＤの印加端）に接続されている。トランジスタＭ４のソースは、接地端に接続されている。トランジスタＭ４のゲートは、ゲート駆動信号Ｇ４の印加端に接続されている。トランジスタＭ４は、ゲート駆動信号Ｇ４がハイレベルであるときにオン状態となり、ゲート駆動信号Ｇ４がローレベルであるときにオフ状態となる。
　リニアレギュレータ２０は、入力電圧Ｖｉｎを降圧することにより、安定化電圧ＶＲＥＧを生成する。リニアレギュレータ２０としては、例えば、ＬＤＯ［low　drop　out］レギュレータを好適に用いることができる。安定化電圧ＶＲＥＧは、例えば、半導体装置１０の内部電源電圧として利用される。
＜リニアレギュレータ（概略構成）＞
　図２は、リニアレギュレータ２０の概略構成を示す図である。本構成例のリニアレギュレータ２０は、安定化電圧生成回路２１と、抵抗２２及び２３と、を含む。
　安定化電圧生成回路２１は、非反転入力端（＋）に入力される基準電圧ＶＲＥＦと、反転入力端（－）に入力される帰還電圧ＶＦＢとが一致するように、不図示の出力段を制御することにより、入力電圧Ｖｉｎを降圧して安定化電圧ＶＲＥＧを生成する。なお、安定化電圧生成回路２１は、バイアスイネーブル信号ＥＮＢＩＡＳに応じて、バイアス電流生成動作のイネーブル／ディセーブルが切り替えられる。
　抵抗２２及び２３は、相互間の接続ノードから安定化電圧ＶＲＥＧに応じた帰還電圧ＶＦＢ（＝安定化電圧ＶＲＥＧの分圧電圧）を出力する帰還電圧生成回路（分圧回路）として機能する。
＜リニアレギュレータ（第１実施形態）＞
　図３は、リニアレギュレータ２０の第１実施形態（＝後出の第２実施形態と対比される比較例に相当）を示す図である。本実施形態のリニアレギュレータ２０において、安定化電圧生成回路２１は、例えば、トランジスタＭ１１及びＭ１２（例えばＮＭＯＳＦＥＴ）と、トランジスタＭ２１～Ｍ２３（例えばＮＭＯＳＦＥＴ）と、トランジスタＭ２４及びＭ２５（例えばＰＭＯＳＦＥＴ）と、オペアンプＡＭＰと、電流源ＣＳ１及びＣＳ２と、抵抗Ｒ４と、を含む。
　トランジスタＭ１１のドレインは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＭ１１及びＭ１２それぞれのゲートは、いずれもトランジスタＭ１２のドレインに接続されている。トランジスタＭ１２のソースは、抵抗Ｒ４の第１端に接続されている。トランジスタＭ１１のドレインと抵抗Ｒ４の第２端は、いずれも安定化電圧ＶＲＥＧの印加端に接続されている。
　このように接続されたトランジスタＭ１１及びＭ１２と抵抗Ｒ４は、トランジスタＭ１２に流れるバイアス電流Ｉｂをミラー比α（少なくともミラー比αは１０倍以上）でミラーすることにより、トランジスタＭ１１に流れる出力電流Ｉｏを生成するカレントミラー型の出力段２０１を形成する。
　なお、トランジスタＭ１１は、入力電圧Ｖｉｎの印加端と安定化電圧ＶＲＥＧの印加端との間に接続されるように構成されたＮチャネル型の第１トランジスタに相当する。トランジスタＭ１２は、トランジスタＭ１１と共にカレントミラー型の出力段２０１を形成することにより、自身に流れるバイアス電流ＩｂをミラーしてトランジスタＭ１１に流れる出力電流Ｉｏを生成するように構成されたＮチャネル型の第２トランジスタに相当する。
　電流源ＣＳ１の第１端は、電源端に接続されている。電流源ＣＳ１の第２端は、トランジスタＭ２１及びＭ２３それぞれのドレインに接続されている。このように接続された電流源ＣＳ１は、第１バイアス電流Ｉ１を生成するように構成された第１バイアス電流生成回路として機能する。
　トランジスタＭ２３のゲートは、オペアンプＡＭＰの出力端（＝ゲート駆動信号Ｇ２３の印加端に相当）に接続されている。トランジスタＭ２３のソースは、接地端に接続されている。オペアンプＡＭＰは、反転入力端（－）に入力される基準電圧ＶＲＥＦと、非反転入力端（＋）に入力される帰還電圧ＶＦＢに応じてゲート駆動信号Ｇ２３を生成する。
　このように接続されたトランジスタＭ２３とオペアンプＡＭＰは、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分に応じた第２バイアス電流Ｉ２（＝トランジスタＭ２３のドレイン電流に相当）を生成するように構成された第２バイアス電流生成回路として機能する。第２バイアス電流Ｉ２は、基準電圧ＶＲＥＦよりも帰還電圧ＶＦＢが低いときに減少し、基準電圧ＶＲＥＦよりも帰還電圧ＶＦＢが高いときに増大する。
　トランジスタＭ２１及びＭ２２それぞれのゲートは、いずれもトランジスタＭ２１のドレインに接続されている。トランジスタＭ２１及びＭ２２それぞれのソースは、いずれも接地端に接続されている。このように接続されたトランジスタＭ２１及びＭ２２は、第１バイアス電流Ｉ１から第２バイアス電流Ｉ２を差し引いた差分電流としてトランジスタＭ２１に流れる第３バイアス電流Ｉ３（＝Ｉ１－Ｉ２）をミラー比β（ただしβ≧１）でミラーすることにより、トランジスタＭ２２に流れる第４バイアス電流Ｉ４を生成するように構成された第１カレントミラーＣＭ１として機能する。
　トランジスタＭ２４及びＭ２５それぞれのゲートは、いずれもトランジスタＭ２４のドレインに接続されている。トランジスタＭ２４及びＭ２５それぞれのソースは、いずれも入力電圧Ｖｉｎの印加端に接続されている。トランジスタＭ２５のドレインは、トランジスタＭ１２のドレインに接続されている。このように接続されたトランジスタＭ２４及びＭ２５は、トランジスタＭ２４に流れる第５バイアス電流Ｉ５をミラー比γ（ただしγ≧１）でミラーすることにより、トランジスタＭ２５に流れるバイアス電流Ｉｂを生成するように構成された第２カレントミラーＣＭ２として機能する。
　また、トランジスタＭ２２及びＭ２４それぞれのドレイン間に不図示のカレントミラーが挿入されている場合、第５バイアス電流Ｉ５は、第４バイアス電流Ｉ４のδ倍（ただしδ≧１）となる。このとき、トランジスタＭ１２に流れるバイアス電流Ｉｂは、（Ｉ１－Ｉ２）×β×γ×δとして表される。
　なお、第１バイアス電流Ｉ１は固定値であり、第２バイアス電流Ｉ２は可変値である。従って、バイアス電流Ｉｂは、第２バイアス電流Ｉ２が大きいほど小さくなり、第２バイアス電流Ｉ２が小さいほど大きくなる。言い換えると、バイアス電流Ｉｂは、帰還電圧ＶＦＢが基準電圧ＶＲＥＦよりも低いときに増大し、帰還電圧ＶＦＢが基準電圧ＶＲＥＦよりも高いときに減少する。なお、バイアス電流Ｉｂは、第２バイアス電流Ｉ２がゼロであるときに、最大値Ｉｂｍａｘ（＝Ｉ１×β×γ×δ）となる。
　このように、電流源ＣＳ１、トランジスタＭ２１～Ｍ２５及びオペアンプＡＭＰは、安定化電圧ＶＲＥＧに応じた帰還電圧ＶＦＢと所定の基準電圧ＶＲＥＦとの差分に応じてバイアス電流Ｉｂを制御するように構成された帰還制御部２０２を形成している。
　電流源ＣＳ２の第１端は、安定化電圧ＶＲＥＧの印加端に接続されている。電流源ＣＳ２の第２端は、接地端に接続されている。このように接続された電流源ＣＳ２は、安定化電圧ＶＲＥＧの印加端から所定のシンク電流Ｉｓを引き抜くように構成されたシンク電流生成回路として機能する。
　ところで、出力段２０１を形成しているトランジスタＭ１１がＮチャネル型である場合には、入力電圧Ｖｉｎと安定化電圧ＶＲＥＧの差が小さいと、トランジスタＭ１１のゲート・ソース間電圧Ｖｇｓ（＝Ｖｇ－Ｖｓ）を確保することができなくなり、トランジスタＭ１１をオン状態に維持することができなくなる。そのため、半導体装置１０の減電限界電圧（＝低入力保護回路１Ａの低入力保護閾値に相当）を低く設定することができない。
　半導体装置１０の減電限界電圧を引き下げるためには、トランジスタＭ１１として、オン閾値電圧Ｖｔｈの低い素子（いわゆる低Ｖｔｈ素子）を用いればよい。しかしながら、低Ｖｔｈ素子は、一般に、高温時の出力リーク電流（＝トランジスタＭ１１がフルオフ状態であっても漏れ流れてしまう出力電流Ｉｏのリーク成分）が大きい。そのため、トランジスタＭ１１として低Ｖｔｈ素子を用いる場合には、高温時における出力リーク電流の抑制対策を施すことが望ましい。
　なお、電流源ＣＳ２を用いて安定化電圧ＶＲＥＧの印加端からシンク電流Ｉｓを引き抜く構成であれば、高温時にトランジスタＭ１１の出力リーク電流が増大しても、安定化電圧ＶＲＥＧの上昇を抑えることができる。ただし、本構成では、出力リーク電流そのものを抑制しているわけではないので、リニアレギュレータ２０で消費される回路電流Ｉｃの増大を解消することはできない。
　以下では、上記の考察に鑑み、高温時における出力リーク電流を抑制することのできる第２実施形態を提案する。
＜リニアレギュレータ（第２実施形態）＞
　図４は、リニアレギュレータ２０の第２実施形態を示す図である。本実施形態のリニアレギュレータ２０において、安定化電圧生成回路２１は、先出の構成要素に加えて、負荷２０３とバイアス電流調整部２０４をさらに備える。
　負荷２０３は、トランジスタＭ１１及びＭ１２の双方に共通するゲートから第１リーク電流ＩＬＫ１を引き抜くように構成されている。本図に即して述べると、負荷２０３は、トランジスタＭ３１（例えばＮＭＯＳＦＥＴ）を含む。
　トランジスタＭ３１のドレインは、トランジスタＭ１１及びＭ１２それぞれのゲートに接続されている。トランジスタＭ３１のソース及びゲートは、いずれも接地端に接続されている。すなわち、トランジスタＭ３１は、常にフルオフ状態とされている。なお、トランジスタＭ３１は、トランジスタＭ１１と同一のリーク電流特性を持つように構成されたＮチャネル型の第３トランジスタに相当する。
　本構成によれば、高温時においてトランジスタＭ３１に流れる第１リーク電流ＩＬＫ１が増大すると、トランジスタＭ１１のゲート・ソース間電圧Ｖｇｓが負電圧（＝トランジスタＭ１１のゲート電圧Ｖｇがソース電圧Ｖｓよりも低い状態）となる。従って、トランジスタＭ１１のオン抵抗が引き上げられるので、トランジスタＭ１１に流れる出力リーク電流の増大が抑制され、リニアレギュレータ２０の回路電流Ｉｃの増大が解消される。
　特に、軽負荷状態では、トランジスタＭ１１に流れる出力電流Ｉｏが小さく絞られるので、リニアレギュレータ２０の回路電流Ｉｃに占める出力リーク電流の比率が増大する。そのため、負荷２０３を導入して出力リーク電流の増大を抑制することにより、軽負荷状態における高温時の効率を高めることが可能となる。
　バイアス電流調整部２０４は、トランジスタＭ１１をオンするときに少なくとも第１リーク電流ＩＬＫ１と同じだけバイアス電流Ｉｂを増大させるように構成されている。
　本図に即して述べると、バイアス電流調整部２０４は、トランジスタＭ４１（例えばＮＭＯＳＦＥＴ）と、トランジスタＭ４２及びＭ４３（例えばＰＭＯＳＦＥＴ）とを含む。
　トランジスタＭ４１のドレインは、トランジスタＭ４２のドレインに接続されている。トランジスタＭ４１のソース及びゲートは、いずれも接地端に接続されている。つまり、トランジスタＭ４１は、常にフルオフ状態とされている。なお、トランジスタＭ４１は、トランジスタＭ３１（延いてはトランジスタＭ１１）と同一のリーク電流特性を持つように構成されたＮチャネル型の第４トランジスタに相当する。
　トランジスタＭ４２及びＭ４３それぞれのゲートは、いずれもトランジスタＭ４２のドレインに接続されている。トランジスタＭ４２及びＭ４３それぞれのソースは、いずれも電源端に接続されている。トランジスタＭ４３のドレインは、トランジスタＭ２１及びＭ２３それぞれのドレインに接続されている。このように接続されたトランジスタＭ４２及びＭ４３は、トランジスタＭ４２に流れる第２リーク電流ＩＬＫ２をミラー比εでミラーすることにより、トランジスタＭ４３に流れるミラー電流Ｉ６を生成するように構成された第３カレントミラーＣＭ３として機能する。ミラー比εは、トランジスタＭ３１及びＭ４１それぞれの素子サイズに依存する。トランジスタＭ３１及びＭ４１それぞれの素子サイズが同一である場合には、ε≧１／（β×γ×δ）となる。トランジスタＭ３１及びＭ４１のばらつき、及び、第３カレントミラーＣＭ３のばらつきを考慮して、ミラー比εを大きめに設定する必要がある。
　なお、バイアス電流調整部２０４の導入に伴い、第１カレントミラーＣＭ１のトランジスタＭ２１に流れる第３バイアス電流Ｉ３は、第２リーク電流ＩＬＫ２のミラー電流Ｉ６（＝ＩＬＫ２×ε）と第１バイアス電流Ｉ１との加算電流Ｉ７（＝Ｉ１＋Ｉ６）から第２バイアス電流Ｉ２を差し引いた差分電流（＝Ｉ１－Ｉ２＋ＩＬＫ２×ε）となる。
　そのため、例えば、帰還電圧ＶＦＢが基準電圧ＶＲＥＦよりも低く、トランジスタＭ２３がフルオフ状態（Ｉ２＝０）であるときには、バイアス電流Ｉｂの最大値Ｉｂｍａｘが（Ｉ１＋ＩＬＫ２×ε）×β×γ×δとなる。すなわち、バイアス電流調整部２０４の導入により、第２リーク電流ＩＬＫ２に応じた上乗せ分ＩＬＫ２×β×γ×δ×ε（≧ＩＬＫ１）だけバイアス電流Ｉｂの最大値Ｉｂｍａｘが増大される。
　本構成によれば、高温時に第１リーク電流ＩＬＫ１が増えるときには、これと同じ挙動で第２リーク電流ＩＬＫ２も増えるので、バイアス電流Ｉｂの最大値Ｉｂｍａｘが増大される。従って、必要最小限のミラー電流Ｉ６で、素子ばらつき等に起因して第１リーク電流ＩＬＫ１がバイアス電流Ｉｂの最大値Ｉｂｍａｘよりも大きくならないようにすることが可能となる。すなわち、第１リーク電流ＩＬＫ１が小さい温度では、不要な電流を流さないという利点がある。
　そのため、例えば、リニアレギュレータ２０の回路電流Ｉｃを削減するために第１バイアス電流Ｉ１が極力小さい電流値に設定されている場合であっても、トランジスタＭ１１をオンするために必要なバイアス電流Ｉｂが不足することはない。従って、トランジスタＭ１１のオン遷移に支障が生じることはなく、また、リニアレギュレータ２０の出力電流供給能力が損われることもない。
　一方、帰還電圧ＶＦＢが基準電圧ＶＲＥＦよりも高くなると、トランジスタＭ２３がフルオン状態となり、第２リーク電流ＩＬＫ２に応じたミラー電流Ｉ６が全てトランジスタＭ２３に引き抜かれる形となる。従って、第１リーク電流ＩＬＫ１による先述のゲート・ソース間電圧Ｖｇｓの負バイアス動作に支障を来すことはない。
＜温度特性＞
　図５は、トランジスタＭ１１のソース電圧Ｖｓ（＝安定化電圧ＶＲＥＧ）及びゲート電圧Ｖｇの温度特性を示す図である。なお、本図の横軸は温度を示しており、本図の縦軸は電圧を示している。また、ゲート電圧Ｖｇについて、実線は第２実施形態（図４）の挙動を示しており、破線は第１実施形態（図３）の挙動を示している。
　本図で示すように、第１実施形態（破線）では、温度が上昇しても、トランジスタＭ１１のゲート電圧Ｖｇがソース電圧Ｖｓまでしか低下しない。一方、第２実施形態（実線）であれば、温度の上昇に伴い、トランジスタＭ１１のゲート電圧Ｖｇがソース電圧Ｖｓを下回る。すなわち、高温時には、トランジスタＭ１１のゲート・ソース間電圧Ｖｇｓ（＝Ｖｇ－Ｖｓ）が負電圧となる。従って、トランジスタＭ１１のオン抵抗が引き上げられるので、トランジスタＭ１１に流れる出力リーク電流の増大が抑制され、リニアレギュレータ２０の回路電流Ｉｃの増大が解消される。
　図６は、リニアレギュレータ２０の回路電流Ｉｃの温度特性を示す図である。なお、本図の横軸は温度を示しており、本図の縦軸は電流を示している。また、実線は第２実施形態（図４）の挙動を示しており、破線は第１実施形態（図３）の挙動を示している。
　本図で示すように、第２実施形態（実線）であれば、第１実施形態（破線）と比べて、高温時におけるリニアレギュレータ２０の回路電流Ｉｃを小さく抑えることができる。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　本明細書中に開示されているリニアレギュレータは、入力電圧の印加端と安定化電圧の印加端との間に接続されるように構成されたＮチャネル型の第１トランジスタと、前記第１トランジスタと共にカレントミラー型の出力段を形成することにより自身に流れるバイアス電流をミラーして前記第１トランジスタに流れる出力電流を生成するように構成されたＮチャネル型の第２トランジスタと、前記安定化電圧に応じた帰還電圧と所定の基準電圧との差分に応じて前記バイアス電流を制御するように構成された帰還制御部と、前記第１トランジスタ及び前記第２トランジスタの双方に共通する制御端から第１リーク電流を引き抜くように構成された負荷と、を備える構成（第１の構成）とされている。
　上記第１の構成によるリニアレギュレータにおいて、前記負荷は、前記第１トランジスタと同一のリーク電流特性を持つように構成されたＮチャネル型の第３トランジスタを含む構成（第２の構成）にしてもよい。
　上記第１又は第２の構成によるリニアレギュレータは、前記第１トランジスタをオンするときに少なくとも前記第１リーク電流と同じだけ前記バイアス電流を増大させるように構成されたバイアス電流調整部をさらに備える構成（第３の構成）にしてもよい。
　上記第３の構成によるリニアレギュレータにおいて、前記バイアス電流調整部は、前記負荷と同一のリーク電流特性を持つように構成されたＮチャネル型の第４トランジスタを含む構成（第４の構成）にしてもよい。
　なお、上記第１～第３いずれかの構成によるリニアレギュレータにおいて、前記帰還制御部は、所定の第１バイアス電流を生成するように構成された第１バイアス電流生成回路と、前記帰還電圧と前記基準電圧との差分に応じた第２バイアス電流を生成するように構成された第２バイアス電流生成回路と、前記第１バイアス電流から前記第２バイアス電流を指し引いた差分電流をミラーして前記バイアス電流を生成するように構成されたカレントミラーと、を含む構成（第５の構成）にしてもよい。
　また、上記第４の構成によるリニアレギュレータにおいて、前記帰還制御部は、所定の第１バイアス電流を生成するように構成された第１バイアス電流生成回路と、前記帰還電圧と前記基準電圧との差分に応じた第２バイアス電流を生成するように構成された第２バイアス電流生成回路と、前記第４トランジスタに流れる第２リーク電流又はそのミラー電流と前記第１バイアス電流との加算電流から前記第２バイアス電流を差し引いた差分電流をミラーして前記バイアス電流を生成するように構成されたカレントミラーと、を含む構成（第６の構成）にしてもよい。
　上記第１～第６いずれかの構成によるリニアレギュレータは、前記安定化電圧の印加端から所定のシンク電流を引き抜くように構成されたシンク電流生成回路をさらに備える構成（第７の構成）にしてもよい。
　上記第１～第７いずれかの構成によるリニアレギュレータにおいて、前記出力段は１０以上のミラー比を持つ構成（第８の構成）にしてもよい。
　また、例えば、本明細書中に開示されている半導体装置は、上記第１～第８いずれかの構成によるリニアレギュレータを備える構成（第９の構成）とされている。
　また、例えば、本明細書中に開示されているスイッチング電源は、上記第９の構成による半導体装置を備え、スイッチ出力段を駆動して前記入力電圧から所望の出力電圧を生成する構成（第１０の構成）とされている。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１０　　半導体装置（電源制御ＩＣ）
　　　１１　　エラーアンプ
　　　１２　　コンパレータ
　　　１３　　オン時間設定回路
　　　１４　　リップル生成回路
　　　１５　　加算回路
　　　１６　　駆動制御回路
　　　１６１　　コントローラ
　　　１６２、１６３　　ドライバ
　　　１７　　ソフトスタート回路
　　　１８　　基準電圧生成回路
　　　１９　　パワーグッド検出回路
　　　１Ａ　　低入力保護回路
　　　１Ｂ　　過熱保護回路
　　　１Ｃ　　過電圧保護回路
　　　１Ｄ　　短絡保護回路
　　　１Ｅ　　過電流保護回路
　　　１Ｆ　　ゼロクロス検出回路
　　　２０　　リニアレギュレータ
　　　２１　　安定化電圧生成回路
　　　２２、２３　　抵抗
　　　２０１　　出力段
　　　２０２　　帰還制御部
　　　２０３　　負荷
　　　２０４　　バイアス電流調整部
　　　ＡＭＰ　　オペアンプ
　　　Ｃ１～Ｃ３　　キャパシタ
　　　ＣＳ１、ＣＳ２　　電流源
　　　Ｌ１　　インダクタ
　　　Ｍ１　　出力素子（ＮＭＯＳＦＥＴ）
　　　Ｍ２　　同期整流素子（ＮＭＯＳＦＥＴ）
　　　Ｍ３、Ｍ４　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　Ｍ１１、Ｍ１２　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　Ｍ２１～Ｍ２３　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　Ｍ２４、Ｍ２５　　トランジスタ（ＰＭＯＳＦＥＴ）
　　　Ｍ３１　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　Ｍ４１　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　Ｍ４２、Ｍ４３　　トランジスタ（ＰＭＯＳＦＥＴ）
　　　Ｒ１～Ｒ４　　抵抗
　　　ＳＷＯ　　スイッチ出力段
　　　Ｘ　　スイッチング電源

Claims (10)

  1. 　入力電圧の印加端と安定化電圧の印加端との間に接続されるように構成されたＮチャネル型の第１トランジスタと、
    　前記第１トランジスタと共にカレントミラー型の出力段を形成することにより自身に流れるバイアス電流をミラーして前記第１トランジスタに流れる出力電流を生成するように構成されたＮチャネル型の第２トランジスタと、
    　前記安定化電圧に応じた帰還電圧と所定の基準電圧との差分に応じて前記バイアス電流を制御するように構成された帰還制御部と、
    　前記第１トランジスタ及び前記第２トランジスタの双方に共通する制御端から第１リーク電流を引き抜くように構成された負荷と、
    　を備える、リニアレギュレータ。
  2. 　前記負荷は、前記第１トランジスタと同一のリーク電流特性を持つように構成されたＮチャネル型の第３トランジスタを含む、請求項１に記載のリニアレギュレータ。
  3. 　前記第１トランジスタをオンするときに少なくとも前記第１リーク電流と同じだけ前記バイアス電流を増大させるように構成されたバイアス電流調整部をさらに備える、請求項１又は２に記載のリニアレギュレータ。
  4. 　前記バイアス電流調整部は、前記負荷と同一のリーク電流特性を持つように構成されたＮチャネル型の第４トランジスタを含む、請求項３に記載のリニアレギュレータ。
  5. 　前記帰還制御部は、
    　所定の第１バイアス電流を生成するように構成された第１バイアス電流生成回路と、
    　前記帰還電圧と前記基準電圧との差分に応じた第２バイアス電流を生成するように構成された第２バイアス電流生成回路と、
    　前記第１バイアス電流から前記第２バイアス電流を指し引いた差分電流をミラーして前記バイアス電流を生成するように構成されたカレントミラーと、
    　を含む、請求項１～３のいずれか一項に記載のリニアレギュレータ。
  6. 　前記帰還制御部は、
    　所定の第１バイアス電流を生成するように構成された第１バイアス電流生成回路と、
    　前記帰還電圧と前記基準電圧との差分に応じた第２バイアス電流を生成するように構成された第２バイアス電流生成回路と、
    　前記第４トランジスタに流れる第２リーク電流又はそのミラー電流と前記第１バイアス電流との加算電流から前記第２バイアス電流を差し引いた差分電流をミラーして前記バイアス電流を生成するように構成されたカレントミラーと、
    　を含む、請求項４に記載のリニアレギュレータ。
  7. 　前記安定化電圧の印加端から所定のシンク電流を引き抜くように構成されたシンク電流生成回路をさらに備える、請求項１～６のいずれか一項に記載のリニアレギュレータ。
  8. 　前記出力段は１０以上のミラー比を持つ、請求項１～７のいずれか一項に記載のリニアレギュレータ。
  9. 　請求項１～８のいずれか一項に記載のリニアレギュレータを備える、半導体装置。
  10. 　請求項９に記載の半導体装置を備え、スイッチ出力段を駆動して前記入力電圧から所望の出力電圧を生成する、スイッチング電源。
PCT/JP2023/012464 2022-05-24 2023-03-28 リニアレギュレータ、半導体装置、スイッチング電源 WO2023228552A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-084737 2022-05-24
JP2022084737 2022-05-24

Publications (1)

Publication Number Publication Date
WO2023228552A1 true WO2023228552A1 (ja) 2023-11-30

Family

ID=88919065

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/012464 WO2023228552A1 (ja) 2022-05-24 2023-03-28 リニアレギュレータ、半導体装置、スイッチング電源

Country Status (1)

Country Link
WO (1) WO2023228552A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000322136A (ja) * 1999-05-10 2000-11-24 Sharp Corp 直流安定化電源回路の保護回路
JP2010211721A (ja) * 2009-03-12 2010-09-24 Rohm Co Ltd レギュレータ回路
US20190179398A1 (en) * 2017-12-12 2019-06-13 Texas Instruments Incorporated Signal powered energy detect and wakeup system
JP2020071710A (ja) * 2018-10-31 2020-05-07 ローム株式会社 リニア電源回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000322136A (ja) * 1999-05-10 2000-11-24 Sharp Corp 直流安定化電源回路の保護回路
JP2010211721A (ja) * 2009-03-12 2010-09-24 Rohm Co Ltd レギュレータ回路
US20190179398A1 (en) * 2017-12-12 2019-06-13 Texas Instruments Incorporated Signal powered energy detect and wakeup system
JP2020071710A (ja) * 2018-10-31 2020-05-07 ローム株式会社 リニア電源回路

Similar Documents

Publication Publication Date Title
US10924003B2 (en) Switching power supply
US7598715B1 (en) Apparatus and method for reverse current correction for a switching regulator
US9048742B2 (en) Systems and methods for adjusting current consumption of control chips to reduce standby power consumption of power converters
JP3948448B2 (ja) スイッチング電源装置
JP4481879B2 (ja) スイッチング電源装置
US8295062B2 (en) Switching power supply apparatus and semiconductor device
US10008932B2 (en) Synchronous rectification DC/DC converter
US20170373602A1 (en) Current limit peak regulation circuit for power converter with low standby power dissipation
US8058860B2 (en) Single pin multi-VID bit interface circuit for dynamic voltage change of a DC/DC converter
CN101379685A (zh) 用于调节电压的方法及其电路
JP2012105546A (ja) スイッチング電源
US7723972B1 (en) Reducing soft start delay and providing soft recovery in power system controllers
KR20070094486A (ko) 비절연 강압형 ｄｃ-ｄｃ 컨버터
US10110129B2 (en) Switching control circuit, switching power supply device and electronic apparatus
JPWO2019187544A1 (ja) 力率改善回路及び半導体装置
JP6831713B2 (ja) ブートストラップ回路
US11722105B2 (en) Recovery control for power converter
US11411499B2 (en) Integrated circuit and power supply circuit
US8228050B2 (en) Switching power supply
WO2023228552A1 (ja) リニアレギュレータ、半導体装置、スイッチング電源
JP2021010286A (ja) 駆動回路
US11955880B2 (en) Overcurrent protection circuit, power supply control device, inverting type switching power supply
US20230421044A1 (en) Switch driving circuit, power supply control device, and switching power supply
JP7421367B2 (ja) スイッチング電源用回路
JP7214749B2 (ja) スイッチング電源

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23811431

Country of ref document: EP

Kind code of ref document: A1