以下、図面を参照して本発明の実施の形態について説明する。
図1は、力率改善回路を含むスイッチング電源装置の参考例を示す図である。
図1に示すように、力率改善回路を含むスイッチング電源装置1は、交流電源2と、フィルタ3と、ブリッジダイオード4と、入力コンデンサ5と、インダクタ6と、スイッチング素子7と、ダイオード8と、出力コンデンサ9と、制御IC 10とを含む。また、スイッチング電源装置1は、分圧抵抗R1,R2,R3,及びR4と、位相補償回路11と、抵抗12及び13とを含む。
スイッチング電源装置1は、商用交流電源が供給される電子機器おいて、電子機器内の各種電子回路を駆動する直流電源を得ることに用いられる。スイッチング電源装置1において交流電源2から出力される正弦波電圧は、例えば、インダクタ及びコンデンサを含むフィルタ3を通過し、ブリッジダイオード4で全波整流される。入力コンデンサ5はスイッチング電源装置1のスイッチング動作による全波整流後の電圧のリップルをとるためのものであり、当該リップルが除去された全波整流後の正弦波状の電圧が、力率改善回路に供給される。
スイッチング電源装置1における力率改善回路は、昇圧コンバータで構成されており、出力電圧を直流電圧(DC電圧)に制御しながら、入力電流を入力電圧と同相の交流波形(AC波形)となるよう制御する回路である。図1のスイッチング電源装置1における力率改善回路は、インダクタ6と、スイッチング素子7と、ダイオード8と、出力コンデンサ9と、制御IC 10とを含む。
力率改善回路は、インダクタ6、スイッチング素子7、及び抵抗12が直列に接続された回路に全波整流電圧を入力し、制御IC 10によりスイッチング素子7のオン/オフを制御して交流電源2の力率を改善するとともに、ダイオード8及び出力コンデンサ9により整流・平滑して直流電圧Voutを得る。
力率改善回路の制御IC 10は、全波整流電圧と、出力された直流電圧Voutと、スイッチング電源装置1の負荷の状態とに基づいて、スイッチング素子7のオン/オフを制御する制御回路を含む半導体装置である。スイッチング素子7としてMOSFETを用いる場合、制御IC(半導体装置)10は、MOSFETのオン/オフを制御する信号(PFC SW)を生成し、OUT端子と接続されたMOSFET(スイッチング素子7)のゲートに出力する。
制御IC 10は、フリップフロップ回路15により、スイッチング素子(MOSFET)7のオン/オフを制御する信号(PFC SW)を生成する。フリップフロップ回路15は、RS型であり、第1のOR回路16からリセット(R)端子に入力される信号と、第2のOR回路17からセット(S)端子に入力される信号との組み合わせに応じた出力信号が、出力端子(Q)から出力される。第1のOR回路16及び第2のOR回路17は、それぞれ、制御IC 10内に設けられている。
第1のOR回路16は、第1のコンパレータ(Comp1)18の出力信号と、第2のコンパレータ(Comp2)19の出力信号と、第3のコンパレータ(Comp3)20の出力信号と、AND回路21の出力信号S3との論理和を出力する。第1のコンパレータ18、第2のコンパレータ19、及び第3のコンパレータ20、並びにAND回路21は、それぞれ、制御IC 10内に設けられている。
まず、第1のコンパレータ18について説明する。第1のコンパレータ18は、エラーアンプ22の出力電圧Vcompと、ランプ発振器23の出力電圧Vrampとの大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。図1の制御IC 10における第1のコンパレータ18は、非反転入力端子(+入力端子)にエラーアンプ22の出力電圧Vcompが入力され、反転入力端子(−入力端子)にランプ発振器23の出力電圧Vrampが入力される。したがって、入力された電圧の大小関係がVcomp>Vrampである場合には、第1のコンパレータ18は、Highレベルの信号を出力する。一方、入力された電圧の大小関係がVramp>Vcompである場合には、第1のコンパレータ18は、Lowレベルの信号を出力する。
ランプ発振器23は、制御IC 10内に設けられており、制御IC 10のRT端子を介して抵抗13と接続されている。図1のスイッチング電源装置1では、RS型フリップフロップ回路15の出力信号の立ち上がりでトリガされて、すなわちスイッチング素子7のターンオンに同期して、ランプ発振器23の出力電圧Vrampが、RT端子に接続されている抵抗13の抵抗値により定まる傾きで所定の初期値からの上昇を開始する。ランプ発振器23は、スイッチング素子のターンオンに同期して所定の初期値からの上昇を開始する第2の電圧を出力する第2の回路の一例である。
エラーアンプ22はトランスコンダクタンスアンプであり、制御IC 10のFB端子から入力された入力電圧Vout’と、第1の内部基準電圧源の直流電圧Vth1との差分(誤差)に応じた電流を出力する。エラーアンプ22の出力電流が位相補償回路11により一種の積分処理されることにより、エラーアンプ22の出力電圧Vcompが生成される。位相補償回路11はまた、エラーアンプ22の出力電圧Vcompから交流電源2の正弦波状の振幅変化に起因するリップル分を取り除く機能も有している。
エラーアンプ22は、制御IC 10内に設けられている。エラーアンプ22に入力される入力電圧Vout’は、力率改善回路により得られる直流電圧Voutが直列に接続された第1の分圧抵抗R1と第2の分圧抵抗R2とにかかる場合の、第2の分圧抵抗R2にかかる電圧である。エラーアンプ22及び位相補償回路11は、力率改善回路が出力する出力電圧を分圧して得られる電圧と基準電圧との誤差に応じた第1の電圧を出力する第1の回路の一例である。また、第1の回路は、エラーアンプ22をトランスコンダクタンスアンプではなく通常の演算増幅器とし、当該演算増幅器の入出力間に位相補償回路を接続するようにしてもよい。分圧抵抗R1及びR2、並びに位相補償回路11は、例えば、制御IC 10を実装するプリント配線板に設けられる。
なお、エラーアンプ22の出力電圧Vcompは、バースト動作用の出力電圧検出回路50の検出結果に応じて変更される。出力電圧検出回路50は、第4のコンパレータ(ヒステリシスコンパレータ)24と、第2の内部基準電圧源Vth2と、分圧抵抗R3及びR4とを含む。
第4のコンパレータ24は、制御IC 10のFB’端子から入力された入力電圧Vout”と第2の内部基準電圧源Vth2の直流電圧(以下の説明では、この電圧もVth2で示す)との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。第4のコンパレータ24の出力はAND回路21の一方の入力に接続され、AND回路21の出力は図1の引き下げ回路51に含まれるMOSFET 25のゲートに接続されている。引き下げ回路51のMOSFET 25は、制御IC 10内に設けられている。AND回路21の他方の入力には、S2IN端子を介して外部信号S2が入力される。第4のコンパレータ24に入力される入力電圧Vout”は、力率改善回路により出力される直流電圧Voutの、直列に接続された第3の分圧抵抗R3と第4の分圧抵抗R4による分圧である。第4のコンパレータ24は、制御IC 10内に設けられる。また、分圧抵抗R3及びR4は、例えば、制御IC 10を実装するプリント配線板に設けられる。
図1の引き下げ回路51に含まれるMOSFET 25は、ドレインがCOMP端子と接続しており、ソースが接地されている。このため、第4のコンパレータ24の出力信号S1がHighレベルの信号であるとともに外部信号S2がHighレベルの信号であるとAND回路21の出力信号S3がHighレベルとなり、MOSFET 25のゲートがオンして、エラーアンプ22の出力電圧Vcompは制御IC 10の接地電位(GND電位)に引き下げられる。外部信号S2は、後述のように負荷状態を示す信号であり、外部信号S2がHighレベルであると軽負荷もしくは無負荷であり、バースト動作を指示する信号となる。以下の説明では、第4のコンパレータ24の出力信号S1及び外部信号S2を、それぞれ、単に「信号S1」及び「信号S2」ともいう。
図1の制御IC 10では、信号S2がHighレベルとなって、バースト制御モードが有効となりバースト動作を行っている期間のうちの、スイッチング素子7のスイッチング動作が禁止されている期間に、エラーアンプ22の出力電圧Vcompを制御IC 10の接地電位に引き下げる。すなわち、図1の制御IC 10は、バースト動作時に第4のコンパレータ24が出力する信号S1がHighレベルの信号となって、スイッチング動作が禁止されて停止状態となる期間(以下「禁止期間」という)になると、引き下げ回路51による引き下げ動作が実行される。なお、信号S2がLowレベルとなってバースト制御モードが無効である場合、及びバースト制御モードが有効であっても第4のコンパレータ24が出力する信号S1がLowレベルの信号となって、スイッチング素子7のスイッチング動作が許可されている期間(以下「許可期間」という)である場合には、エラーアンプ22の出力電圧Vcompは、入力電圧Vout’及び負荷状態に応じたレベルの電圧となる。
第4のコンパレータ24は、ヒステリシスコンパレータであり、反転入力端子に入力されている基準電圧Vth2は、実際は2つの基準電圧Vth2HとVth2L(Vth2H>Vth2L)からなり、第4のコンパレータ24の出力がHighレベルのときはVth2=Vth2Lとなり、LowレベルのときはVth2=Vth2Hとなる。Vth2HとVth2Lの間にある非反転入力端子への入力電圧Vout”に対する第4のコンパレータ24の出力信号S1は、基準電圧Vth2Hが選択されているときはLowレベルとなり、基準電圧Vth2Lが選択されているときはHighレベルとなる。
次に、第2のコンパレータ19について説明する。第2のコンパレータ19は、過電流保護を行うためのもので、レベルシフト回路26の出力電圧Vlsと第3の内部基準電圧源Vth3の直流電圧(以下の説明では、この電圧もVth3で示す)との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。図1の制御IC 10における第2のコンパレータ19は、反転入力端子に電圧Vlsが入力され、非反転入力端子に直流電圧Vth3が入力される。このため、入力された電圧の大小関係がVls>Vth3であれば、第2のコンパレータ19は、Lowレベルの信号を出力する。一方、入力された電圧の大小関係がVth3>Vlsであれば、第2のコンパレータ19は、Highレベルの信号を出力する。
レベルシフト回路26は、抵抗12に流れる電流(インダクタ6に流れる電流に等しい)により発生する制御IC 10のIS端子への入力電圧である第1の電圧レベルの電圧を、制御IC 10内で適用される第2の電圧レベルの電圧に変換して出力する回路である。回路の構成上、第1の電圧レベルの電圧は負電圧となるので、レベルシフト回路26によりプルアップして制御IC 10が扱える正電圧Vlsに変換する。この場合、抵抗12に流れる電流が大きいほど正電圧Vlsは低くなり、抵抗12に流れる電流が小さいほど正電圧Vlsは高くなる。これにより、インダクタ6に流れる電流が過電流の基準を超えるとVth3>Vlsとなり、第2のコンパレータ19がHighレベルの信号を出力してフリップフロップ回路15をリセットする。なお、レベルシフト回路26は、制御IC 10内に設けられている。
次に、第3のコンパレータ20について説明する。第3のコンパレータ20は過電圧保護を行うためのもので、FB端子から入力された入力電圧Vout’と第4の内部基準電圧源Vth4の直流電圧(以下の説明では、この電圧もVth4で示す)との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。図1の制御IC 10における第3のコンパレータ20は、非反転入力端子に入力電圧Vout’が入力され、反転入力端子に過電圧保護基準となる直流電圧Vth4が入力される。このため、入力された電圧の大小関係がVout’>Vth4であれば、第3のコンパレータ20がHighレベルの信号を出力してフリップフロップ回路15をリセットする。一方、入力された電圧の大小関係がVth4>Vout’であれば、第3のコンパレータ20は、Lowレベルの信号を出力する。
次に、AND回路21について説明する。AND回路21は、第4のコンパレータ(ヒステリシスコンパレータ)24の出力信号S1と、負荷状態を示す信号(バースト制御信号)S2との論理積を出力する。負荷状態を示す信号S2は、スイッチング電源装置1の負荷の状態が軽負荷及び無負荷のいずれかであるか否かを識別可能な情報(言い換えると、バースト制御モードを有効にするか否かを示す情報)を含む信号である。負荷状態を示す信号S2は、制御IC 10の外部に設けられた別の回路(図示せず)から入力される。
また、負荷状態を示す信号S2は、Highレベルの信号とLowレベルの信号との2通りの信号であり、かつ軽負荷状態又は無負荷状態である場合にHighレベルの信号とする。この場合、AND回路21は、スイッチング電源装置1の負荷状態が軽負荷又は無負荷であり、かつ第4のコンパレータ24に入力された電圧の大小関係がVout”>Vth2であるときにのみ、Highレベルの信号を出力する。
このように、第1のOR回路16には、第1のコンパレータ(Comp1)18、第2のコンパレータ(Comp2)19、第3のコンパレータ(Comp3)20、及びAND回路21のそれぞれの出力が入力される。そして、第1のOR回路16は、入力された4個の信号の全てがLowレベルの信号である場合にのみLowレベルの信号を出力し、少なくとも一つの出力がHighレベルとなっている他の組み合わせの場合は、Highレベルの信号を出力する。第1のOR回路16が出力した信号は、RS型のフリップフロップ回路15におけるリセット(R)端子に入力される。
これに対し、第2のOR回路17は、遅延回路27の出力信号とタイマー28の出力信号との論理和を出力する。遅延回路27は、第5のコンパレータ29の出力信号を遅延させる回路である。第5のコンパレータ29は、臨界動作を実現するためにインダクタ6の電流がゼロとなるタイミングを検出するためのもので、非反転入力端子にはレベルシフト回路26の出力電圧Vlsが入力されている。第5のコンパレータ29の反転入力端子に入力されている基準電圧Vth5は、ゼロより少しだけ大きいインダクタ6の電流に相当する。インダクタ6の電流が基準電圧Vth5に相当する電流より小さくなると、第5のコンパレータ29の出力はHighレベルになる。
遅延回路27は、第5のコンパレータ29の出力はHighレベルになるタイミングがインダクタ6の電流がゼロとなるタイミングではないことと、各素子の遅れ時間とを調整するためのものである。第5のコンパレータ29の出力がHighレベルになってから遅延回路27によって規定される遅延時間が経過するとフリップフロップ回路15がセットされる。なお、出力のバタつきを防ぐため、第5のコンパレータ29はヒステリシスコンパレータの構成となっている。タイマー28は、スイッチング電源装置1の起動時にスイッチング動作を正常に立ち上げるためのもので、立ち上げ以外の動作には関係しない。
制御IC 10のVH端子には、ブリッジダイオード4の出力であり、力率改善回路の入力電圧であるVinが接続されている。VH端子は、スイッチング電源装置1の立ち上げ時に、入力電圧Vinから定電流を生成して制御IC 10の図示しない電源端子に接続されているコンデンサを充電し、制御IC 10の電源電圧を確保するためのものである。
次に、図2を参照しながら、図1のスイッチング電源装置1の動作を説明する。図2は、図1のスイッチング電源装置におけるバースト動作を説明する波形図である。
図2には、スイッチング電源装置1が出力する直流電圧Vout、スイッチング素子7のオン/オフ(スイッチング動作)を制御する制御信号PFC SW、COMP端子の電圧Vcomp、及びバースト制御信号S2の時間変化を示している。なお、制御信号PFC SWは、図1に示したように、フリップフロップ回路15の出力信号である。
図2の波形図におけるバースト制御信号S2は、上記のように、制御IC 10の外部に設けられた別の回路から制御IC 10に入力される、スイッチング電源装置1の負荷状態を示す情報を含む信号である。バースト制御信号S2は、負荷の状態が軽負荷及び無負荷のいずれかである場合にはHighレベル(H)となり、他の状態である場合にはLowレベル(L)となる。すなわち、バースト制御信号S2がLowレベルの信号である場合、制御IC 10の動作状態は、バースト制御モードが有効になっていない状態(言い換えるとバースト動作ではなく、通常のスイッチング動作を行っている状態)となる。
図2に示した波形図では、時刻t0から時刻t1までの期間、バースト制御信号S2はLowレベルである。このため、時刻t0から時刻t1までの期間に制御IC 10が行うスイッチング素子7のオン/オフの制御は、バースト動作を伴わない制御(いわゆる通常の制御)となる。このため、スイッチング素子7に入力される信号PFC SWはHigh(H)/Low(L)が連続的に切り替わり、COMP端子の電圧Vcompは入力電圧Vout’と負荷状態とに応じた電圧V1で維持される。したがって、スイッチング電源装置1が出力する直流電圧Voutは、所定の値(図2では390V)に維持される。
そして、時刻t1において、例えば、制御IC 10の外部に設けられた他の回路において軽負荷及び無負荷のいずれかであることを検出すると、制御IC 10に入力されるバースト制御信号S2がLowレベル(L)からHighレベル(H)に切り替わる。これにより、制御IC 10では、バースト制御モードが有効となる。
図2におけるVout=390Vはヒステリシスコンパレータ(第4のコンパレータ)24に入力されている基準電圧Vth2Hに相当し、V2は基準電圧Vth2Lに相当する。通常動作でVoutが390Vに達しているので、時刻t1ではヒステリシスコンパレータ24の出力がHighレベルになっている。これにより、バースト制御信号S2がHighレベルになってバースト制御モードが有効となるとAND回路21の出力信号S3がHighレベルになり、フリップフロップ回路15のリセット入力がHighレベルとなるので、図2のように、スイッチング電源装置1は、まず、スイッチング素子7のスイッチング動作を禁止した(スイッチング素子7がオフした状態で停止した)状態で動作する。また、上記のように、AND回路21の出力信号S3がHighレベルとなるバースト動作時におけるスイッチング動作の禁止期間には、引き下げ回路51のMOSFET 25のゲートがオンとなり、COMP端子の電圧Vcompが制御IC 10の接地電位(図2では0V)に引き下げられる。このようにスイッチング動作の禁止期間にCOMP端子の電圧Vcompを引き下げることにより、直流電圧Voutの低下に伴い電圧Vcompが上限値まで上昇し、スイッチング動作の禁止期間から許可期間に切り替わった際に最大のオン幅となってしまうことを防ぐことが可能となる。
スイッチング電源装置1の力率改善回路から出力される直流電圧Voutは、スイッチング動作が停止しているため、時間の経過とともに低下し、時刻t2に所定の電位V2となる。直流電圧Voutが所定の電位V2まで低下した時刻t2において、ヒステリシスコンパレータ24の出力信号S1及びAND回路21の出力信号S3がLowレベルに切り替わり、これによりフリップフロップ回路15のリセット入力が外れて、スイッチング電源装置1が行うバースト動作は、スイッチング動作を禁止した動作からスイッチング動作を許可する動作に切り替わる。すなわち、スイッチング電源装置1は、時刻t2に、スイッチング素子7のスイッチング動作を再開する。また、上記のように、バースト動作時におけるスイッチング動作の許可期間には、引き下げ回路51のMOSFET 25のゲートがオフとなる。このため、時刻t2以降、COMP端子の電圧Vcompは、上昇し、エラーアンプ22に入力される入力電圧Vout’と直流電圧Vth1と差分に応じたオン幅V1に達するが、入力電圧Vout’と直流電圧Vth1にまだ差があるのでその後もCOMP端子の電圧Vcompは上昇を続ける。COMP端子の電圧Vcompの上昇に伴い、スイッチング電源装置1から出力される直流電圧Voutも上昇し、時刻t3に基準電圧Vth2Hに相当する電圧に到達する。このため、時刻t3においてヒステリシスコンパレータ24の出力信号S1及びAND回路21の出力信号S3が再びHighレベルに切り替わり、スイッチング電源装置1が行うバースト動作は、スイッチング動作を許可する動作から、再度スイッチング動作を禁止する動作に切り替わる。その後、スイッチング電源装置1は、バースト制御信号S2がLowレベル(L)になるまで、スイッチング動作を禁止する動作と許可する動作とを繰り返す。
なお、上記のように、図1のスイッチング電源装置1では、制御IC 10のCOMP端子に位相補償用のコンデンサを含む位相補償回路11が接続されている。このため、図1のスイッチング電源装置1では、スイッチング動作の禁止期間から許可期間に切り替わるタイミングで直流電圧Voutのアンダーシュートが大きくなり、許可期間から禁止期間に切り替わるタイミングで直流電圧Voutのオーバーシュートが大きくなる。
スイッチング動作の禁止期間から許可期間に切り替わるタイミング(例えば図2の時刻t2)では、COMP端子の電圧Vcompは制御IC 10のGND電位まで引き下げられている。このため、時刻t2にスイッチング素子7のスイッチング動作を開始しても電圧Vcompがすぐには上昇せず、直流電圧Voutを上昇させることが可能なオン幅になるまでに時間を要する。したがって、時刻t2にスイッチング動作を開始しても、電圧Vcompが出力電圧Voutを上昇させることが可能なオン幅になるまでは、直流電圧Voutが低下し続けることとなり、直流電圧Voutのアンダーシュートが起こる。
これに対し、スイッチング動作の許可期間から禁止期間に切り替わるタイミング(例えば図2の時刻t3)では、その時点のオン幅によってはインダクタ6の電流が過剰になる。このため、時刻t3にスイッチング素子7の動作を停止しても直流電圧Voutの出力が続き、直流電圧Voutのオーバーシュートが起こる。
このように、図1のスイッチング電源装置1では、バースト動作時に起こる直流電圧Voutのアンダーシュート及びオーバーシュートが大きくなることがある。このため、図1のスイッチング電源装置1では、バースト動作時の直流電圧Voutが後段のコンバータにおける入力電圧範囲を外れてしまうことがある。この状態は、後段のコンバータのスイッチング動作による変換効率の低下、すなわち電力損失の増大につながってしまう。
以下、バースト動作時に起こる直流電圧Voutのアンダーシュート及びオーバーシュートを抑制することが可能なスイッチング電源装置1について説明する。
<第1の実施形態>
図3は、第1の実施形態に係るスイッチング電源装置の回路構成を示す図である。
図3のスイッチング電源装置1は、交流電源2と、フィルタ3と、ブリッジダイオード4と、入力コンデンサ5と、インダクタ6と、スイッチング素子7と、ダイオード8と、出力コンデンサ9と、制御IC 10とを含む。また、スイッチング電源装置1は、分圧抵抗R1,R2,R3,及びR4と、位相補償回路11と、抵抗12及び13とを含む。
図3のスイッチング電源装置1は、図1のスイッチング電源装置1と同様、昇圧コンバータで構成される力率改善回路を含む。図3のスイッチング電源装置1における力率改善回路は、インダクタ6と、スイッチング素子7と、ダイオード8と、出力コンデンサ9と、制御IC 10とを含む。
なお、本実施形態に係るスイッチング電源装置1は、図3に示したように、制御IC 10に引き下げ回路51の代わりにVcompクランプ回路100を設けた点を除き、図1のスイッチング電源装置1と同じ構成となっている。
Vcompクランプ回路100は、第4のコンパレータ24の出力信号S1と、外部から制御IC 10に入力される負荷状態を示す信号(バースト制御信号)S2とに基づいて、バースト動作時におけるCOMP端子の電圧Vcompを所定の電圧範囲内にクランプする(制限する)。具体的には、スイッチング動作の禁止期間における電圧Vcompの下限値を制御IC 10におけるGND電位よりも高い下限電圧Vclp_Lとし、スイッチング動作の許可期間における電圧Vcompの上限値を、非バースト動作時における電圧Vcompの電位よりも低い上限電圧Vclp_Hとする。
本実施形態のスイッチング電源装置1において、交流電源2から出力される正弦波電圧は、インダクタ及びコンデンサを含むフィルタ3を通過し、ブリッジダイオード4で全波整流される。全波整流後の電圧は、入力コンデンサ5によりスイッチング動作によるリップルが除去されて、力率改善回路に供給される。力率改善回路は、インダクタ6、スイッチング素子7、及び抵抗12が直列に接続された回路にリップルが除去された全波整流電圧を入力し、制御IC 10によりスイッチング素子7のオン/オフを制御して交流電源2の力率を改善するとともに、ダイオード8及び出力コンデンサ9により整流・平滑して直流電圧Voutを得る。
力率改善回路の制御IC 10は、リップルが除去された全波整流電圧と、出力された直流電圧Voutと、スイッチング電源装置1の負荷の状態とに基づいて、スイッチング素子7のオン/オフを制御する制御回路を含む半導体装置である。スイッチング素子7としてMOSFETを用いる場合、制御IC 10は、MOSFETのオン/オフを制御する信号(PFC SW)を生成し、OUT端子と接続されたMOSFET(スイッチング素子7)のゲートに出力する。
制御IC 10は、フリップフロップ回路15により、スイッチング素子(MOSFET)7のオン/オフを制御する信号(PFC SW)を生成する。フリップフロップ回路15は、RS型であり、第1のOR回路16からリセット(R)端子に入力される信号と、第2のOR回路17からセット(S)端子に入力される信号との組み合わせに応じた出力信号が、出力端子(Q)から出力される。第1のOR回路16及び第2のOR回路17は、それぞれ、制御IC 10内に設けられている。
第1のOR回路16は、第1のコンパレータ(Comp1)18の出力信号と、第2のコンパレータ(Comp2)19の出力信号と、第3のコンパレータ(Comp3)20の出力信号と、AND回路21の出力信号S3との論理和を出力する。
第1のコンパレータ18は、エラーアンプ22の出力電圧Vcompと、ランプ発振器23の出力電圧Vrampとの大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。電圧の大小関係がVcomp>Vrampである場合には、第1のコンパレータ18は、Highレベルの信号を出力する。一方、電圧の大小関係がVramp>Vcompである場合には、第1のコンパレータ18は、Lowレベルの信号を出力する。エラーアンプ22及び位相補償回路11は、力率改善回路が出力する直流電圧Voutを分圧して得られる電圧と基準電圧との誤差に応じた第1の電圧を出力する第1の回路の一例である。また、ランプ発振器23は、スイッチング素子がオンになると上昇する第2の電圧を出力する第2の回路の一例である。
第2のコンパレータ19は、過電流保護を行うためのもので、レベルシフト回路26の出力電圧Vlsと第3の内部基準電圧源Vth3の直流電圧Vth3との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。電圧の大小関係がVls>Vth3であれば、第2のコンパレータ19は、Lowレベルの信号を出力する。一方、電圧の大小関係がVth3>Vlsであれば、第2のコンパレータ19は、Highレベルの信号を出力する。
レベルシフト回路26は、抵抗12に流れる電流(インダクタ6に流れる電流に等しい)により発生する制御IC 10のIS端子への入力電圧が負電圧であるので、これをプルアップして正電圧Vlsに変換する。抵抗12に流れる電流が大きいほど正電圧Vlsは低くなり、抵抗12に流れる電流が小さいほど正電圧Vlsは高くなる。これにより、インダクタ6に流れる電流が過電流の基準を超えるとVth3>Vlsとなり、第2のコンパレータ19がHighレベルの信号を出力してフリップフロップ回路15をリセットする。
第3のコンパレータ20は、過電圧保護を行うためのもので、FB端子から入力された入力電圧Vout’と第4の内部基準電圧源Vth4の直流電圧Vth4との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。電圧の大小関係がVout’>Vth4であれば、第3のコンパレータ20は、Highレベルの信号を出力してフリップフロップ回路15をリセットする。一方、電圧の大小関係がVth4>Vout’であれば、第3のコンパレータ20は、Lowレベルの信号を出力する。
AND回路21は、第4のコンパレータ(ヒステリシスコンパレータ)24の出力信号S1と、負荷状態を示す信号(バースト制御信号)S2との論理積S3を出力する。負荷状態を示す信号S2は、制御IC 10の外部に設けられた別の回路(図示せず)から入力される。
これに対し、第2のOR回路17は、遅延回路27の出力信号とタイマー28の出力信号との論理和を出力する。遅延回路27は、第5のコンパレータ29の出力信号を遅延させる回路である。第5のコンパレータ29は臨界動作を実現するために、インダクタ6の電流がゼロとなるタイミングを検出するためのもので、非反転入力端子にはレベルシフト回路26の出力電圧Vlsが入力されている。第5のコンパレータ29の反転入力端子に入力されている基準電圧Vth5は、ゼロより少しだけ大きいインダクタ6の電流に相当する。インダクタ6の電流が基準電圧Vth5に相当する電流より小さくなると、第5のコンパレータ29の出力はHighレベルになる。
遅延回路27は、第5のコンパレータ29の出力はHighレベルになるタイミングがインダクタ6の電流がゼロとなるタイミングではないことと、各素子の遅れ時間とを調整するためのものである。第5のコンパレータ29の出力がHighレベルになってから遅延回路27によって規定される遅延時間が経過するとフリップフロップ回路15がセットされる。なお、出力のバタつきを防ぐため、第5のコンパレータ29はヒステリシスコンパレータの構成となっている。タイマー28は、スイッチング電源装置1の起動時にスイッチング動作を正常に立ち上げるためのもので、立ち上げ以外の動作には関係しない。
図4は、第1の実施形態に係るVcompクランプ回路の構成を示す図である。
図4に示すように、本実施形態のVcompクランプ回路100は、2個のpチャネルMOSFET 101及び102と、2個のnチャネルMOSFET 103及び104と、2個の電流源105及び106とを含む。また、Vcompクランプ回路100は、NOT回路(インバータ)107と、2個の演算増幅器108及び109と、AND回路110と、OR回路120とを含む。
2個のpチャネルMOSFET 101及び102は、第1のpチャネルMOSFET 101のドレインと第2のpチャネルMOSFET 102のソースとが接続するよう直列に接続している。第1のpチャネルMOSFET 101のソースは、第1の電流源105を介して電源VDDに接続されている。第2のpチャネルMOSFET 102のドレインは、第1のnチャネルMOSFET 103のドレインと接続している。更に、第1のpチャネルMOSFET 101のバックゲート、及び第2のpチャネルMOSFET 102のバックゲートは、それぞれ、電源VDDに接続している。
2個のnチャネルMOSFET 103及び104は、第1のnチャネルMOSFET 103のソースと、第2のnチャネルMOSFET 104のドレインとが接続するよう直列に接続している。第1のnチャネルMOSFET 103のドレインは、上記のように、第2のpチャネルMOSFET 102のドレインと接続している。第2のnチャネルMOSFET 104のソースは第2の電流源106を介して接地している。更に、第1のnチャネルMOSFET 103のバックゲート、及び第2のnチャネルMOSFET 104のバックゲートは、それぞれ、接地している。
第1のpチャネルMOSFET 101のゲートには、OR回路120の出力が接続されている。OR回路120には、NOT回路(インバータ)107によりバースト制御信号S2の論理レベルを反転させた信号と第4のコンパレータ24の出力信号S1とが入力される。バースト制御信号S2は、上記のように、負荷の状態が軽負荷及び無負荷のいずれかである場合に、論理レベルがHigh(H)となる。一方、第4のコンパレータ24の出力信号S1は、上述のように、バースト動作時におけるスイッチング動作の禁止期間(S1がHighレベル)と許可期間(S1がLowレベル)との切替を行う切替信号として機能する。この構成により、バースト動作時のスイッチング動作の許可期間のみ、第1のpチャネルMOSFET 101のゲートにLowレベルの信号が印加され、第1のpチャネルMOSFET 101がオンする。
第2のpチャネルMOSFET 102のゲートには、第1の演算増幅器(Amp1)108の出力信号が入力される。第1の演算増幅器108は、非反転入力端子(+入力端子)に第2のpチャネルMOSFET 102のドレインが接続され、反転入力端子(−入力端子)に上限電圧Vclp_Hが入力される。第1のpチャネルMOSFET 101がオンしていると、第2のpチャネルMOSFET 102が活性化して第1の演算増幅器(Amp1)108の2つの入力を仮想短絡させる動作が行われるので、第2のpチャネルMOSFET 102のドレイン電圧V3が上限電圧Vclp_Hに等しくなる。この仮想短絡動作はスイッチング動作の許可期間に行われるので電圧V3を上昇させる方向に働くが、その速度は主に電流源105の電流の大きさにより律速される。このため、電圧V3はある程度時間をかけて上昇し、上限電圧Vclp_Hに達したところで仮想短絡動作が完了し、電圧V3は上限電圧Vclp_Hに固定される。なお、第1のpチャネルMOSFET 101がオフしていると第2のpチャネルMOSFET 102が不活性となるので、COMP端子電圧Vcompは第1のnチャネルMOSFET 103のドレイン電圧V4に等しくなる。
第1のnチャネルMOSFET 103のゲートには、第2の演算増幅器(Amp2)109の出力信号が入力される。第2の演算増幅器109は、非反転入力端子に第1のnチャネルMOSFET 103のドレインが接続され、反転入力端子に下限電圧Vclp_Lが入力される。第2のnチャネルMOSFET 104がオンしていると、第1のnチャネルMOSFET 103が活性化して第2の演算増幅器(Amp1)109の2つの入力を仮想短絡させる動作が行われるので、第1のnチャネルMOSFET 103のドレイン電圧V4が下限電圧Vclp_Lに等しくなる。この仮想短絡動作はスイッチング動作の禁止期間に行われるので電圧V4を減少させる方向に働くが、その速度は電流源106の電流の大きさにより律速される。このため、電圧V4はある程度時間をかけて減少し、下限電圧Vclp_Lに達したところで仮想短絡動作が完了し、電圧V4は下限電圧Vclp_Lに固定される。なお、第2のnチャネルMOSFET 104がオフしていると第1のnチャネルMOSFET 103が不活性となるので、COMP端子電圧Vcompは第2のpチャネルMOSFET 102のドレイン電圧V3に等しくなる。
第2のnチャネルMOSFET 104のゲートには、AND回路110の出力信号が入力される。AND回路110は、負荷の状態を示すバースト制御信号S2と、バースト動作時におけるスイッチング動作の禁止期間と許可期間との切替を行う信号S1との論理積を出力する。バースト制御信号S2は、上記のように、負荷の状態が軽負荷及び無負荷のいずれかである場合にはHighレベルとなり、その他の場合にはLowレベルとなる信号である。また、信号S1は、禁止期間を示す信号をHighレベルの信号とし、許可期間を示す信号をLowレベルの信号とする。この構成により、バースト動作時のスイッチング動作の禁止期間のみ、第2のnチャネルMOSFET 104のゲートにHighレベルの信号が印加され、第2のnチャネルMOSFET 104がオンする。
以下、図5を参照しながら、図4のVcompクランプ回路100を含む本実施形態のスイッチング電源装置1の動作を説明する。図5は、第1の実施形態に係るスイッチング電源装置におけるバースト動作を説明する波形図である。
図5には、図4のVcompクランプ回路100を含む本実施形態のスイッチング電源装置1が出力する直流電圧Vout、スイッチング素子7のオン/オフを制御する制御信号PFC SW、COMP端子の電圧Vcomp、及びバースト制御信号S2の時間変化を示している。
図5の波形図におけるバースト制御信号S2は、上記のように、制御IC 10の外部に設けられた別の回路から制御IC 10に入力される、スイッチング電源装置1の負荷状態を示す情報を含む信号である。バースト制御信号S2は、負荷の状態が軽負荷及び無負荷のいずれかである場合にはHighレベル(H)となり、他の状態である場合にはLowレベル(L)となる。すなわち、バースト制御信号S2がLowレベルの信号である場合、制御IC 10の動作状態は、バースト制御モードが有効になっていない状態(言い換えるとバースト動作を行わない通常の状態)となる。
図5に示した波形図では、時刻t0から時刻t1までの期間、バースト制御信号S2はLowレベル(L)である。このため、時刻t0から時刻t1までの期間に制御IC 10が行うスイッチング素子7のオン/オフの制御は、バースト動作を伴わない制御(いわゆる通常の制御)となる。また、Vcompクランプ回路100の第1のpチャネルMOSFET 101と第2のnチャネルMOSFET 104がオフとなっているので、Vcompクランプ回路100によるクランプ動作も行われない。このため、スイッチング素子7に入力される信号PFC SWは連続的にHigh(H)/Low(L)が切り替わり、COMP端子の電圧Vcompは入力電圧Vout’と負荷状態とに応じた電圧V1で維持される。したがって、スイッチング電源装置1が出力する直流電圧Voutは、所定の値(図5では390V)に維持される。
図5におけるVout=390Vはヒステリシスコンパレータ24に入力されている基準電圧Vth2Hに相当し、V2は基準電圧Vth2Lに相当する。通常動作でVoutが390Vに達しているので、時刻t1ではヒステリシスコンパレータ24の出力S1、すなわちスイッチング動作の禁止期間と許可期間との切替を行う切替信号S1がHighレベルになっている。
そして、時刻t1において、例えば、制御IC 10の外部に設けられた他の回路において軽負荷及び無負荷のいずれかであることを検出すると、制御IC 10に入力されるバースト制御信号S2がLowレベル(L)からHighレベル(H)に切り替わる。これにより、制御IC 10では、バースト制御モードが有効となる。また、制御IC 10に入力されるバースト制御信号S2がHighレベル(H)に切り替わり切替信号S1がHighレベルになっていることから、Vcompクランプ回路100における第1のpチャネルMOSFET 101がオフとなり、第2のnチャネルMOSFET 104がオンとなる。これにより、Vcompクランプ回路100では、第2の演算増幅器(Amp2)109によりCOMP端子の電圧Vcompを下限電圧Vclp_Lにクランプする回路が動作する。
時刻t1でバースト制御モードが有効となりバースト動作を開始すると、切替信号S1がHighレベルになっているので、図5のように、スイッチング電源装置1は、まず、スイッチング素子7のスイッチング動作を禁止した状態で動作する。このため、時刻t1以降、力率改善回路から出力される直流電圧Voutは、時間の経過とともに低下する。また、スイッチング動作の禁止期間中はCOMP端子の電圧Vcompも低下するが、Vcompクランプ回路100において、第2の演算増幅器(Amp2)109によりCOMP端子の電圧Vcompの下限を下限電圧Vclp_Lにクランプする回路が動作する。このため、スイッチング動作の禁止期間におけるCOMP端子の電圧Vcompは、制御IC 10の接地電位よりも高い下限電圧Vclp_Lにクランプされる。
その後、直流電圧Voutが所定の電位V2まで低下した時刻t2において、ヒステリシスコンパレータ24の出力S1がLowレベルに切り替わるため、スイッチング電源装置1が行うバースト動作は、スイッチング動作を禁止した動作からスイッチング動作を許可する動作に切り替わる。すなわち、スイッチング電源装置1は、時刻t2に、スイッチング素子7のスイッチング動作を再開する。このとき、Vcompクランプ回路100のAND回路110に入力されるバースト制御信号S2はHighレベルの信号のままであるが、切替信号S1は許可期間を示すLowレベル(L)となっている。このため、AND回路110の出力信号はHighレベル(H)からLowレベル(L)に切り替わり、第2のnチャネルMOSFET 104はオフとなる。一方、切替信号S1が許可期間を示すLowレベルとなってOR回路120の出力もLowレベルとなるため、第1のpチャネルMOSFET 101はオンする。これにより、時刻t2以降、Vcompクランプ回路100は、第1の演算増幅器108によりCOMP端子の電圧Vcompの上限を上限電圧Vclp_Hにクランプする回路のみが動作するようになる。
時刻t2を過ぎると、スイッチング電源装置1は、スイッチング素子7の動作を再開するため、直流電圧Voutが上昇する。また、Vcompクランプ回路100では、COMP端子の電圧Vcompを引き下げる回路の動作が停止して、引き上げる回路が動作するためCOMP端子の電圧Vcompは上昇するが、電圧Vcompは上限電圧Vclp_Hにクランプされる。このため、スイッチング動作の許可期間におけるCOMP端子の電圧Vcompは、非バースト動作時の電圧V1よりも低い上限電圧Vclp_Hにクランプされる。
そして、直流電圧Voutが所定の電位(図5では390V)に戻る時刻t3において、ヒステリシスコンパレータ24の出力S1がHighレベルに切り替わるため、スイッチング電源装置1が行うバースト動作は、スイッチング動作を許可する動作から、再度スイッチング動作を禁止する動作に切り替わる。その後、スイッチング電源装置1は、バースト制御信号S2がLowレベル(L)になるまで、スイッチング動作を禁止する動作と許可する動作とを繰り返す。
このように、本実施形態のスイッチング電源装置1では、バースト動作時におけるCOMP端子の電圧Vcompの範囲を、上限電圧Vclp_Hから下限電圧Vclp_Lの範囲に制限する。このため、本実施形態のスイッチング電源装置1においてスイッチング動作を禁止した状態から許可する状態に切り替わる際のCOMP端子の電圧Vcompは、図1のスイッチング電源装置1における切り替わり時点の電圧Vcomp(GND電位)よりも電位が高い状態にしておくことが可能となる。したがって、時刻t2にスイッチング素子7のスイッチング動作を開始した後、COMP端子の電圧Vcompが直流電圧Voutを上昇させることが可能なオン幅になるまでの時間を短縮できる。また、COMP端子の電圧Vcompで決まるスイッチング素子のオン時間が、スイッチング動作の禁止期間から許可期間に切り替わった直後でもゼロではない有意な長さになっているので、切り替わり直後における直流電圧Voutのアンダーシュートを小さくすることが可能となる。
また、本実施形態のスイッチング電源装置1では、スイッチング動作の許可期間から禁止期間に切り替わるタイミング(時刻t3)での電圧Vcompを、非バースト動作時の電位(V1)よりも低い上限電圧Vclp_Hにクランプしている。このため、本実施形態のスイッチング電源装置1では、スイッチング動作の許可期間から禁止期間に切り替わるタイミングにおけるインダクタ6の電流を低く抑えることが可能となり、直流電圧Voutのオーバーシュートを小さくすることが可能となる。
すなわち、本実施形態のスイッチング電源装置1では、バースト動作時に直流電圧Voutのアンダーシュート及びオーバーシュートが大きくなり直流電圧Voutを出力することのできない期間が生じることを防ぐことが可能となる。このため、本実施形態の力率改善回路を含むスイッチング電源装置1によれば、後段のコンバータがスイッチング動作を行っても負荷に有効に出力電圧を送ることのできない期間がなくなる、もしくは短くなり、スイッチング損失が低減する。
なお、本実施形態のスイッチング電源装置1におけるVcompクランプ回路100は、図4に示した構成に限らず、適宜変更可能である。例えば、Vcompクランプ回路100は、入力電圧の情報を含む信号Vinhに基づいて、バースト動作時におけるCOMP端子の電圧Vcompの上限電圧Vclp_Hを変更可能にした回路であってもよい。
図6は、第1の実施形態に係るVcompクランプ回路の別の構成を示す図である。
図6のVcompクランプ回路100は、図4のVcompクランプ回路100と同様、2個のpチャネルMOSFET 101及び102と、2個のnチャネルMOSFET 103及び104と、2個の電流源105及び106とを含む。また、図6のVcompクランプ回路100は、NOT回路107と、第1の演算増幅器(Amp1)108と、第2の演算増幅器(Amp2)109と、AND回路110と、OR回路120とを含む。
図6のVcompクランプ回路100において図4のVcompクランプ回路100と異なる点は、第1の演算増幅器108に入力する上限電圧Vclp_Hを与える電圧源を、入力電圧の情報を含む信号Vinhに応じて上限電圧Vclp_Hの電位を変更可能な可変電圧源に変更した点である。ここで、入力電圧の情報を含む信号Vinhは、例えば、制御IC 10に入力される電圧Vinの分圧に対するピークホールド回路を設け、該ピークホールド回路の出力と電圧Vinピーク値の高低を判断する基準電圧とを比較して生成される信号である。この信号により、例えば交流電源2が100V系の電源か200V系の電源かを判断することができる。このように、上限電圧Vclp_Hを可変にすることにより、スイッチング動作の禁止期間から許可期間に切り替わった直後の直流電圧Voutのオーバーシュートをより適切に抑制することが可能となる。このため、オーバーシュートにより直流電圧Voutを出力することのできない期間を更に短くすることが可能となり、バースト動作時におけるスイッチング損失をより一層低減することが可能となる。
<第2の実施形態>
本実施形態では、図3のスイッチング電源装置1におけるVcompクランプ回路100についての更に別の構成について説明する。
図7は、第2の実施形態に係るVcompクランプ回路の構成を示す図である。
図7に示すように、本実施形態のVcompクランプ回路100は、2個のpチャネルMOSFET 101及び102と、1個のnチャネルMOSFET 103と、1個の電流源105と、1個の引き抜き抵抗111とを含む。また、Vcompクランプ回路100は、NOT回路107と、1個の演算増幅器108と、2個のAND回路110及び112と、ヒステリシスコンパレータ113と、OR回路120とを含む。
図4に示すVcompクランプ回路100の構成との違いは、図4のnチャネルMOSFET 104、演算増幅器109及び電流源106を削除するとともに、引き抜き抵抗111、AND回路112及びヒステリシスコンパレータ113を追加したことにある。以下、図4のものと同じ構成・動作については説明を省略し、異なる部分についての説明を行う。
nチャネルMOSFET 103のゲートには、AND回路112の出力信号が入力される。AND回路112は、AND回路110の出力信号と、ヒステリシスコンパレータ113の出力信号との論理積を出力する。
AND回路110は、上記のように、スイッチング動作の禁止期間と許可期間とを切り替える切替信号S1とバースト制御信号S2との論理積を出力する。
ヒステリシスコンパレータ113は、COMP端子の電圧Vcompと、下限電圧(Vclp_L又は(Vclp_L−ΔV))との大小関係に応じて、Highレベルの信号及びLowレベルの信号のいずれかを出力する。ここで、下限電圧Vclp_Lと(Vclp_L−ΔV)におけるΔV(>0)は、ヒステリシスコンパレータ113のヒステリシス電圧幅であり、電圧Vclp_Lと比べて小さい電圧である。ヒステリシスコンパレータ113は、非反転入力端子にCOMP端子の電圧Vcompが入力され、反転入力端子に下限電圧Vclp_L又は(Vclp_L−ΔV)のいずれかがヒステリシスコンパレータ113の出力がHighレベルかLowレベルかによって選択されて入力される。このため、ヒステリシスコンパレータ113がHighレベルの信号を出力する場合、電圧Vcompが(Vclp_L−ΔV)まで低下するとヒステリシスコンパレータ113の出力がLowレベルに反転する。一方、ヒステリシスコンパレータ113がLowレベルの信号を出力する場合、電圧VcompがVclp_Lまで上昇するとヒステリシスコンパレータ113の出力がHighレベルに反転する。
本実施形態のVcompクランプ回路100では、バースト制御信号S2及び切替信号S1がHighレベルであり、かつヒステリシスコンパレータ113の出力がHighレベルである場合に、nチャネルMOSFET 103がオンとなる。バースト制御信号S2がHighレベル(H)である場合、バースト制御モードが有効となり、スイッチング電源装置1はバースト動作を行う。また、切替信号S1がHighレベルである場合、スイッチング電源装置1は、スイッチング素子7のスイッチング動作を禁止する。すなわち、nチャネルMOSFET 103は、バースト動作のスイッチング動作を禁止した状態において、ヒステリシスコンパレータ113の出力がHighレベルのときオンとなり、ヒステリシスコンパレータ113の出力がLowレベルのときオフとなる。nチャネルMOSFET 103は、ソースが引き抜き抵抗111を介して接地しており、ドレインがCOMP端子と接続している。このため、nチャネルMOSFET 103は、バースト動作において、図1のスイッチング電源装置1における引き下げ回路51のMOSFET 25と同等の機能を持つ。
以下、図8を参照しながら、図7のVcompクランプ回路100を含む第2の実施形態のスイッチング電源装置1の動作を説明する。図8は、第2の実施形態に係るスイッチング電源装置におけるバースト動作を説明する波形図である。
図8には、図7のVcompクランプ回路100を含む本実施形態のスイッチング電源装置1が出力する直流電圧Vout、スイッチング素子7のオン/オフを制御する制御信号PFC SW、COMP端子の電圧Vcomp、及びバースト制御信号S2の時間変化を示している。
図8の波形図におけるバースト制御信号S2は、上記のように、制御IC 10の外部に設けられた別の回路から制御IC 10に入力される、スイッチング電源装置1の負荷状態を示す情報を含む信号である。バースト制御信号S2は、負荷の状態が軽負荷及び無負荷のいずれかである場合にはHighレベル(H)となり、他の状態である場合にはLowレベル(L)となる。すなわち、バースト制御信号S2がLowレベルの信号である場合、制御IC 10の動作状態は、バースト制御モードが有効になっていない状態(言い換えるとバースト動作を行っていない通常の状態)となる。
図8に示した波形図では、時刻t0から時刻t1までの期間、バースト制御信号S2はLowレベル(L)である。このため、時刻t0から時刻t1までの期間に制御IC 10が行うスイッチング素子7のオン/オフの制御は、バースト動作を伴わない制御(いわゆる通常の制御)となる。また、Vcompクランプ回路100の第1のpチャネルMOSFET 101とnチャネルMOSFET 103がオフとなっているので、Vcompクランプ回路100によるクランプ動作も行われない。このため、スイッチング素子7に入力される信号PFC SWは連続的にHigh(H)/Low(L)が切り替わり、COMP端子の電圧Vcompは入力電圧Vout’と負荷状態とに応じた電圧V1で維持される。したがって、スイッチング電源装置1が出力する直流電圧Voutは、所定の値(図8では390V)に維持される。
図8におけるVout=390Vはヒステリシスコンパレータ24に入力されている基準電圧Vth2Hに相当し、V2は基準電圧Vth2Lに相当する。通常動作でVoutが390Vに達しているので、時刻t1ではヒステリシスコンパレータ24の出力S1、すなわちスイッチング動作の禁止期間と許可期間との切替を行う切替信号S1がHighレベルになっている。
そして、時刻t1において、例えば、制御IC 10の外部に設けられた他の回路において軽負荷及び無負荷のいずれかであることを検出すると、制御IC 10に入力されるバースト制御信号S2がLowレベル(L)からHighレベル(H)に切り替わる。これにより、制御IC 10では、バースト制御モードが有効となる。また、制御IC 10に入力されるバースト制御信号S2がHighレベル(H)に切り替わり切替信号S1がHighレベルになっていることから、Vcompクランプ回路100における第1のpチャネルMOSFET 101がオフを維持する。一方、時刻t1ではVcomp>Vclp_Lであり、ヒステリシスコンパレータ113の出力がHighレベルであることから、AND回路110及び112の出力がHighレベルとなる。これにより、Vcompクランプ回路100では、nチャネルMOSFET 103がオンして、COMP端子の電圧Vcompの引き下げ(プルダウン)動作が行われる。
時刻t1でバースト制御モードが有効となりバースト動作を開始すると、切替信号S1がHighレベルになっているので、図8のように、スイッチング電源装置1は、まず、スイッチング素子7のスイッチング動作を禁止した状態で動作する。また、上述のように、時刻t1及びその直後にヒステリシスコンパレータ113が出力する信号及びAND回路110,112の出力はHighレベルの信号となる。このため、時刻t1以降、Vcompクランプ回路100は、nチャネルMOSFET 103がオンとなり、COMP端子の電圧Vcompを引き下げる回路が動作する。電圧Vcompが下限電圧Vclp_L−ΔVまで引き下げられ、ヒステリシスコンパレータ113の出力がLowレベルとなってnチャネルMOSFET 103がオフすると、エラーアンプ22の本来の機能によりCOMP端子の電圧Vcompは上昇する。そして電圧Vcompが下限電圧Vclp_Lに達するとヒステリシスコンパレータ113の出力が再びHighレベルとなるため、電圧Vcompは減少に転ずる。以降、電圧Vcompは、図8に示したように、ヒステリシス電圧幅ΔVに応じた電圧範囲Vclp_L〜(Vclp_L−ΔV)内での変動を繰り返す。このため、ヒステリシスコンパレータ113における基準電圧に対するヒステリシス電圧ΔVを非常に小さい値とすることで、COMP端子の電圧Vcompを、ほぼ所望の下限電圧Vclp_Lにクランプすることが可能となる。
その後、直流電圧Voutが所定の電位V2まで低下した時刻t2において、ヒステリシスコンパレータ24の出力S1、すなわちスイッチング動作の禁止期間と許可期間との切替を行う切替信号S1がLowレベルになるので、スイッチング電源装置1が行うバースト動作は、スイッチング動作を禁止した動作からスイッチング動作を許可する動作に切り替わる。すなわち、スイッチング電源装置1は、時刻t2に、スイッチング素子7のスイッチング動作を再開する。このとき、Vcompクランプ回路100のAND回路110及びOR回路120に入力されるバースト制御信号S2はHighレベルの信号のままであるが、切替信号S1は許可期間を示すLowレベル(L)に切り替わることになる。このため、AND回路110及びOR回路120の出力信号はHighレベル(H)からLowレベル(L)に切り替わり、pチャネルMOSFET 101はオン、nチャネルMOSFET 103はオフとなる。これにより、時刻t2以降、Vcompクランプ回路100は、演算増幅器108によりCOMP端子の電圧Vcompの上限を上限電圧Vclp_Hにクランプする回路のみが動作するようになる。
時刻t2を過ぎると、スイッチング電源装置1がスイッチング素子7の動作を再開するため、直流電圧Voutが上昇する。また、Vcompクランプ回路100では、COMP端子の電圧Vcompを引き下げる回路の動作が停止し、引き上げる回路が動作するためCOMP端子の電圧Vcompは上昇するが、演算増幅器108の仮想短絡により電圧Vcompは上限電圧Vclp_Hにクランプされる。このため、図8に示したように、スイッチング動作の許可期間における電圧Vcompは、非バースト動作時の電圧V1よりも低い上限電圧Vclp_Hにクランプされる。
そして、直流電圧Voutが所定の電位(図8では390V)に戻る時刻t3において、ヒステリシスコンパレータ24の出力S1である切替信号S1がHighレベルになるので、スイッチング電源装置1が行うバースト動作は、スイッチング動作を許可する動作から、再度スイッチング動作を禁止する動作に切り替わる。その後、スイッチング電源装置1は、バースト制御信号S2がLowレベル(L)になるまで、スイッチング動作を禁止する動作と許可する動作とを繰り返す。
バースト制御信号S2がLowレベル(L)になると、AND回路21の出力信号S3がLowレベルになってフリップフロップ回路15のリセットが外れてスイッチングが再開される。また、AND回路110の出力がLowレベル、OR回路120の出力がHighレベルになって、pチャネルMOSFET 101及びnチャネルMOSFET 103がともにオフするため、Vcompクランプ回路100の機能は停止する。そのため、エラーアンプ22の本来の機能によりCOMP端子の電圧Vcompは、時刻t0から時刻t1までの期間と同様、上限電圧Vclp_Hよりも高い非バースト動作時の電圧V1に上昇する。
このように、本実施形態のスイッチング電源装置1では、バースト動作時におけるCOMP端子の電圧Vcompの範囲を、上限電圧Vclp_Hから下限電圧Vclp_Lの範囲に制限する。このため、本実施形態のスイッチング電源装置1においてスイッチング動作を禁止した状態から許可する状態に切り替わる際のCOMP端子の電圧Vcompは、図1のスイッチング電源装置1における切り替わり時点の電圧Vcomp(GND電位)よりも電位が高い状態にしておくことが可能となる。したがって、時刻t2にスイッチング素子7のスイッチング動作を開始した後、COMP端子の電圧Vcompが直流電圧Voutを上昇させることが可能なオン幅になるまでの時間を短縮できる。また、COMP端子の電圧Vcompで決まるスイッチング素子のオン時間が、スイッチング動作の禁止期間から許可期間に切り替わった直後でもゼロではない有意な長さになっているので、切り替わり直後における直流電圧Voutのアンダーシュートを小さくすることが可能となる。
また、本実施形態のスイッチング電源装置1では、スイッチング動作の許可期間から禁止期間に切り替わるタイミング(時刻t3)での電圧Vcompを、非バースト動作時の電位よりも低い上限電圧Vclp_Hにクランプしている。このため、本実施形態のスイッチング電源装置1では、スイッチング動作の許可期間から禁止期間に切り替わるタイミングにおけるインダクタ6の電流を低く抑えることが可能となり、直流電圧Voutのオーバーシュートを小さくすることが可能となる。
すなわち、本実施形態のスイッチング電源装置1では、バースト動作時に直流電圧Voutのアンダーシュート及びオーバーシュートが大きくなって後段のコンバータがスイッチング動作を行っても負荷に有効に出力電圧を送る期間が生じることを防ぐことが可能となる。このため、本実施形態の力率改善回路を含むスイッチング電源装置1によれば、バースト動作時における直流電圧Vcompを出力することのできない期間が短くなり、スイッチング損失が低減する。
なお、本実施形態のスイッチング電源装置1におけるVcompクランプ回路100は、図7に示した構成に限らず、適宜変更可能である。例えば、Vcompクランプ回路100は、入力電圧の情報を含む信号Vinhに基づいて、バースト動作時におけるCOMP端子の電圧Vcompの上限電圧Vclp_Hを変更可能にした回路であってもよい。
図9は、第2の実施形態に係るVcompクランプ回路の別の構成を示す図である。
図9のVcompクランプ回路100は、2個のpチャネルMOSFET 101及び102と、2個のnチャネルMOSFET 103及び104と、1個の電流源105と、2個の引き抜き抵抗111及び115とを含む。また、Vcompクランプ回路100は、3個のNOT回路107,118及び119と、演算増幅器108と、3個のAND回路110,116及び117と、OR回路120と、ヒステリシスコンパレータ113とを含む。
2個のpチャネルMOSFET 101及び102は、第1のpチャネルMOSFET 101のドレインと第2のpチャネルMOSFET 102のソースとが接続するよう直列に接続している。第1のpチャネルMOSFET 101のソースは、第1の電流源105を介して電源VDDに接続されている。第2のpチャネルMOSFET 102のドレインは、COMP端子と接続している。更に、第1のpチャネルMOSFET 101のバックゲート、及び第2のpチャネルMOSFET 102のバックゲートは、それぞれ、電源VDDに接続している。
第1のnチャネルMOSFET 103は、ドレインがCOMP端子と接続している。また、第1のnチャネルMOSFET103のソースは、引き抜き抵抗111の一端と接続している。引き抜き抵抗111の他端は接地している。更に、第1のnチャネルMOSFET 103のバックゲートは、接地している。
第2のnチャネルMOSFET 104は、ドレインがCOMP端子と接続している。また、第2のnチャネルMOSFET104のソースは、引き抜き抵抗115の一端と接続している。引き抜き抵抗115の他端は接地している。更に、第2のnチャネルMOSFET 104のバックゲートは、接地している。
第1のpチャネルMOSFET 101のゲートには、OR回路120の出力が入力される。OR回路120には、切替信号S1とNOT回路(インバータ)107によりバースト制御信号S2の論理レベルを反転させた信号とが入力される。バースト制御信号S2は、上記のように、負荷の状態が軽負荷及び無負荷のいずれかである場合に、論理レベルがHigh(H)となる。したがって、負荷の状態が軽負荷及び無負荷のいずれかであり、かつ切替信号S1がLowレベルの場合に、第1のpチャネルMOSFET 101のゲートには、Lowレベルの信号が印加される。
第2のpチャネルMOSFET 102のゲートには、演算増幅器(Amp1)108の出力信号が入力される。演算増幅器108、上限電圧Vclp_Hを与える電圧源、及び入力電圧の情報を含む信号Vinhにかかる機能や構成は図6に示すものと同様なので、詳細な説明は省略する。
第1のnチャネルMOSFET 103のゲートには、AND回路116の出力信号が入力される。AND回路116は、AND回路110の出力信号と、ヒステリシスコンパレータ113の出力信号と、入力電圧の情報を含む信号Vinhとの論理積を出力する。AND回路110は、上記のように、スイッチング動作の禁止期間と許可期間とを切り替える切替信号S1とバースト制御信号S2との論理積を出力する。ヒステリシスコンパレータ113と電圧源により与えられる下限電圧Vclp_L/(Vclp_L−ΔV)にかかる機能や構成は図7に示すものと同様なので、詳細な説明は省略する。また、AND回路116に入力される入力電圧の情報を含む信号Vinhは、第1のNOT回路118及び第2のNOT回路119により論理レベルを2度反転させることにより、クランプ回路100に入力された時点での論理レベルの信号に戻ってAND回路116に入力される。
第2のnチャネルMOSFET 104のゲートには、AND回路117の出力信号が入力される。AND回路117は、AND回路110の出力信号と、ヒステリシスコンパレータ113の出力信号と、入力電圧の情報を含む信号Vinhの反転信号との論理積を出力する。AND回路117に入力されるAND回路110の出力信号、及びヒステリシスコンパレータ113の出力信号は、それぞれ、AND回路116に入力される出力信号と論理レベルが同一の信号である。これに対し、入力電圧の情報を含む信号Vinhの扱いについては、AND回路117には第1のNOT回路118により信号Vinhの論理レベルを反転させた信号が入力されて、AND回路116に入力される信号とは論理レベルが逆の信号が入力されるようになっている。すなわち、AND回路116とAND回路117とは、両方の出力信号が同時にHighレベルとなることはない。
図9のVcompクランプ回路100では、例えば、入力電圧の情報を含む信号Vinhとして、前述のように交流電源2が100V系の電源か200V系の電源かを判断したHighレベルの信号又はLowレベルの信号を入力する。信号Vinhが、交流電源2が100V系と判断した場合のLowレベルの信号であるとすると、AND回路117に入力される信号はHighレベルとなり、AND回路116に入力される信号はLowレベルとなる。また、信号Vinhが、交流電源2が200V系と判断した場合のHighレベルの信号であるとすると、AND回路117に入力される信号はLowレベルとなり、AND回路116に入力される信号はHighレベルとなる。すなわち、図9のVcompクランプ回路100では、交流電源2が100V系の電源か200V系の電源かによって、COMP端子の電圧Vcompを引き下げる回路を切り替えることが可能となる。このため、引き抜き抵抗111及び115の抵抗値を交流電源に応じて設定することにより、交流電源2が100V系の電源もしくは200V系のいずれであってもCOMP端子の電圧Vcompの引き下げ速度を最適化することが可能となる。
なお、図3のスイッチング電源装置1は、上記の各実施形態に係る力率改善回路を含むスイッチング電源装置の一例に過ぎない。上記の力率改善回路(制御IC 10)を含むスイッチング電源装置1は、図3に示した構成に限らず、適宜変更可能である。また、図3の制御IC 10は、上記の各実施形態に係るVcompクランプ回路100を含む半導体装置の一例に過ぎない。制御IC 10は、図3に示した構成に限らず、適宜変更可能である。
更に、上記の各実施形態に係るVcompクランプ回路100は、図4、図6、図7、及び図9に示した構成に限らず、上記の各実施形態で説明した要旨を逸脱しない範囲において適宜変更可能である。