JP7214749B2 - スイッチング電源 - Google Patents

Description

本明細書中に開示されている発明は、スイッチング電源に関する。

従来、入力電圧から所望の出力電圧を生成するスイッチング電源が様々なアプリケーションで用いられている。

なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。

特開２００８－６７４５４号公報

しかしながら、従来のスイッチング電源では、負荷応答特性ないし電源応答特性を改善する余地があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、負荷応答特性ないし電源応答特性の高いスイッチング電源を提供することを目的とする。

本明細書中に開示されているスイッチング電源は、出力トランジスタのオン／オフに応じてパルス駆動されるスイッチ電圧を整流及び平滑することにより出力電圧を生成するスイッチ出力段と、前記出力電圧が目標値を超えている状態が所定時間に亘って継続したときに前記出力電圧を放電する放電回路と、を有する。

また、本明細書中に開示されているスイッチング電源は、出力トランジスタのオン／オフに応じてパルス駆動されるスイッチ電圧を整流及び平滑することにより出力電圧を生成するスイッチ出力段と、所定のスイッチング周波数でオン期間とオフ期間を周期的に繰り返すオン信号を生成する発振回路と、前記オン信号の前記オン期間を前記出力トランジスタの最大オン期間として設定するロジック回路と、を有し、前記発振回路は、前記出力トランジスタが前記最大オン期間に亘ってオンされても前記出力電圧が目標値から低下したときに前記オン信号の前記オフ期間をスキップする。

なお、本発明のその他の特徴、要素、ステップ、利点、及び、特性については、以下に続く実施形態の詳細な説明やこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、負荷応答特性ないし電源応答特性の高いスイッチング電源を提供することが可能となる。

スイッチング電源の全体構成を示す図 ロジック回路の要部構成（第１実施形態）を示す図 第１実施形態における放電動作の一例を示すタイミングチャート 負荷応答特性の改善効果を示す図 瞬停時における放電動作の一例を示すタイミングチャート ロジック回路の要部構成（第２実施形態）を示す図 ブート異常検出回路の一構成例を示す図 第２実施形態における放電動作の一例を示すタイミングチャート ロジック回路の要部構成（第３実施形態）を示す図 第３実施形態における放電動作の一例を示すタイミングチャート 過電流保護動作の一例を示すタイミングチャート 半導体装置及びこれを実装するプリント配線基板の一構成例を示す図 ロジック回路の要部構成（第４実施形態）を示す図 第４実施形態における最大デューティ制御の一例を示すタイミングチャート ロジック回路の要部構成（第５実施形態）を示す図 ブート異常検出回路の一構成例を示す図 第５実施形態における出力放電制御の一例を示すタイミングチャート 基準電圧切替機構の一例を示す図

＜スイッチング電源（全体構成）＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１は、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する降圧型のＤＣ／ＤＣコンバータであり、半導体装置１００と、これに外付けされている種々のディスクリート部品（抵抗Ｒ１～Ｒ４、キャパシタＣ１～Ｃ５、インダクタＬ１、及び、ダイオードＤ１）と、を有する。スイッチング電源１は、例えば、無線基地局で無線信号の相受信処理を行うＲＲＨ［Remote Radio Head］用の高耐圧ＤＣ／ＤＣコンバータとして用いられる。

半導体装置１００は、いわゆるスイッチング電源ＩＣであり、出力トランジスタ１０１と、ドライバ回路１０２と、ロジック回路１０３と、第１レギュレータ回路１０４と、第２レギュレータ回路１０５と、第３レギュレータ回路１０６と、ブートストラップ回路１０７と、基準電圧生成回路１０８と、ソフトスタート電圧生成回路１０９と、誤差増幅回路１１０と、発振回路１１１と、スロープ電圧生成回路１１２と、比較回路１１３と、減電圧保護回路１１４と、温度保護回路１１５と、短絡保護回路１１６と、過電圧保護回路１１７と、過電流保護回路１１８と、ソフトスタート発振回路１１９と、放電回路１２０と、を集積化して成る。

また、半導体装置１００は、装置外部との電気的な接続を確立するための手段として、８本の外部端子（１～８ピン）を有している。

１ピン（スイッチ端子ＳＷ）は、インダクタＬ１の第１端とダイオードＤ１のカソードに接続されている。インダクタＬ１の第２端は、出力電圧Ｖｏｕｔの出力端（＝負荷Ｚ）と、キャパシタＣ２の第１端と、抵抗Ｒ１の第１端に接続されている。ダイオードＤ１のカソードとキャパシタＣ２の第２端は、接地端に接続されている。抵抗Ｒ１の第２端は、抵抗Ｒ２の第１端に接続されている。抵抗Ｒ２の第２端は、接地端に接続されている。

２ピン（接地端子ＧＮＤ）は、接地端に接続されている。

３ピン（位相補償端子ＣＯＭＰ）は、抵抗Ｒ３及びキャパシタＣ５それぞれの第１端に接続されている。抵抗Ｒ３の第２端は、キャパシタＣ４の第１端に接続されている。キャパシタＣ４及びＣ５それぞれの第２端は、接地端に接続されている。

４ピン（帰還端子ＦＢ）は、抵抗Ｒ１と抵抗Ｒ２との接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続されている。なお、出力電圧Ｖｏｕｔが４ピン（ＦＢ）の入力ダイナミックレンジに収まっているのであれば、抵抗Ｒ１及びＲ２を割愛し、帰還電圧Ｖｆｂとして出力電圧Ｖｏｕｔを直接入力してもよい。

５ピン（周波数設定端子ＲＴ）は、抵抗Ｒ４の第１端に接続されている。抵抗Ｒ４の第２端は、接地端に接続されている。

６ピン（イネーブル端子ＥＮ）は、イネーブル信号の入力端に接続されている。

７ピン（ブートストラップ端子ＢＯＯＴ）は、キャパシタＣ３（＝ブートストラップ回路１０７を形成するブートキャパシタに相当）の第１端に接続されている。キャパシタＣ３の第２端は、１ピン（ＳＷ）に接続されている。

８ピン（電源端子ＶＩＮ）は、入力電圧Ｖｉｎの入力端とキャパシタＣ１の第１端に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。

続いて、半導体装置１００に集積化された回路ブロック毎の概要を説明する。

出力トランジスタ１０１は、８ピン（ＶＩＮ）と１ピン（ＳＷ）との間に接続されたＮチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタである。出力トランジスタ１０１のドレインは、８ピン（ＶＩＮ）に接続されている。出力トランジスタ１０１のソースとバックゲートは、いずれも１ピン（ＳＷ）に接続されている。出力トランジスタ１０１のゲートは、ドライバ回路１０２の出力端（＝ゲート信号ＨＧの出力端）に接続されている。出力トランジスタ１０１は、ゲート信号ＨＧがハイレベル（＝Ｖｂ）であるときにオンし、ゲート信号ＨＧがローレベル（＝Ｖｓｗ）であるときにオフする。

出力トランジスタ１０１をオン／オフさせると、１ピン（ＳＷ）に矩形波状のスイッチ電圧Ｖｓｗ（ハイレベル：Ｖｉｎ、ローレベル：ＧＮＤ）が現れる。このようにパルス駆動されるスイッチ電圧ＶｓｗをインダクタＬ１、ダイオードＤ１、及び、キャパシタＣ２で整流及び平滑することにより、出力電圧Ｖｏｕｔが生成される。

このように、本構成例のスイッチング電源１では、出力トランジスタ１０１、ダイオードＤ１、インダクタＬ１、及び、キャパシタＣ２を用いることにより、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成するスイッチ出力段が形成されている。

なお、出力トランジスタ１０１は、半導体装置１００に外付けすることも可能である。その場合には、ゲート信号ＨＧを外部出力するための外部端子が必要となる。また、出力トランジスタ１０１として、Ｐチャネル型ＭＯＳ電界効果トランジスタを用いることも可能である。その場合には、ブートストラップ回路１０７が不要となる。また、出力トランジスタ１０１として、ＩＧＢＴ［insulated gate bipolar transistor］などを用いることも可能である。

また、スイッチ出力段の整流方式としては、ダイオード整流方式に代えて同期整流方式を採用することも可能である。

また、スイッチ出力段は、降圧型に限らず、昇圧型、昇降圧型、ないしは、反転型（負出力型）としても構わない。

ドライバ回路１０２は、ロジック回路１０３から入力されるオン／オフ制御信号Ｓ３の電流能力を高めてゲート信号ＨＧ（ハイレベル：Ｖｂ、ローレベル：Ｖｓｗ）を生成することによりスイッチ出力段の出力トランジスタ１０１を駆動する。

なお、出力トランジスタ１０１が複数の単位トランジスタで形成されている場合、ドライバ回路１０２から各単位トランジスタのゲートに至る配線の長さや寄生容量の違いにより、各単位トランジスタのオン／オフタイミングにばらつきが生じてスイッチ電圧Ｖｓｗの駆動波形が乱れる。このような不具合を解消するためには、例えば、ドライバ回路１０２のハーフブリッジ出力段を形成する上側トランジスタ（＝Ｐチャネル型ＭＯＳ電界効果トランジスタ）を小分けにし、ゲートに近い上側トランジスタについては電流能力を小さく設計し、ゲートから遠い上側トランジスタについては電流能力を大きく設計することにより、出力トランジスタ１０１を形成する各単位トランジスタのオン／オフタイミングを揃えてスイッチ電圧Ｖｓｗの駆動波形を整えることが可能となる。特に、スイッチ電圧Ｖｓｗのスルーレートを高める必要がある場合には、当該構成が有効になると考えられる。

ロジック回路１０３は、オン信号Ｓ１及びオフ信号Ｓ２に応じてオン／オフ制御信号Ｓ３を生成する。具体的に述べると、ロジック回路１０３は、基本的に、オン信号Ｓ１のパルスエッジを受けてオン／オフ制御信号Ｓ３をハイレベルとし、オフ信号Ｓ２のパルスエッジを受けてオン／オフ制御信号Ｓ３をローレベルとする。

また、ロジック回路１０３は、異常保護信号ＳＰに応じてスイッチ出力段のスイッチング動作を強制的に停止させる機能（＝オン／オフ制御信号Ｓ３を強制的にローレベルとする機能）も備えている。

また、ロジック回路１０３は、放電回路１２０を制御するためのゲート信号ＬＧを生成する機能も備えている（詳細は後述）。

第１レギュレータ回路１０４は、入力電圧Ｖｉｎから第１定電圧Ｖｐｒｅｇ生成するプリレギュレータに相当する。なお、第１レギュレータ回路１０４は、６ピン（ＥＮ）を介して入力されるイネーブル信号に応じてその出力動作が許可／禁止される。具体的に述べると、第１レギュレータ回路１０４の出力動作は、イネーブル信号がハイレベルであるときに許可され、イネーブル信号がローレベルであるときに禁止される。

第２レギュレータ回路１０５は、第１定電圧Ｖｐｒｅｇから第２定電圧Ｖｒｅｇを生成するメインレギュレータに相当する。このように、プリレギュレータとメインレギュレータの２段構成とすることにより、入力変動の影響を受けにくい第２定電圧Ｖｒｅｇを生成することが可能となる。

第３レギュレータ回路１０６は、入力電圧Ｖｉｎから第３定電圧Ｖｂｒｅｇを生成するブートストラップ用レギュレータに相当する。

ブートストラップ回路１０７は、先述のキャパシタＣ３と半導体装置１００に内蔵されているダイオードＤ２を用いてブースト電圧Ｖｂを生成し、これをドライバ回路１０２に供給する。ダイオードＤ２のアノードは、第３レギュレータ回路１０６の出力端（＝第３定電圧Ｖｂｒｅｇの出力端）に接続されている。また、ダイオードＤ２のカソード（＝ブースト電圧Ｖｂの印加端）は、７ピン（ＢＯＯＴ）に接続されている。

ブートストラップ回路１０７の動作について簡単に説明する。１ピン（ＳＷ）に現れるスイッチ電圧Ｖｓｗがローレベル（０Ｖまたはこれよりも低い負電圧）であるときには、ダイオードＤ２が順バイアスとなるので、第３定電圧Ｖｂｒｅｇを用いたキャパシタＣ３の充電が行われる。このとき、ブースト電圧Ｖｂは、第３定電圧ＶｂｒｅｇからダイオードＤ３の順方向降下電圧Ｖｆを差し引いた電圧値（＝Ｖｂｒｅｇ－Ｖｆ）となる。

一方、スイッチ電圧Ｖｓｗがローレベル（０Ｖ）からハイレベル（Ｖｉｎ）に立ち上がると、キャパシタＣ３の電荷保存則により、ブースト電圧Ｖｂもスイッチ電圧Ｖｓｗの上昇分だけ引き上げられる。すなわち、ブースト電圧Ｖｂは、入力電圧ＶｉｎにキャパシタＣ３の両端間電圧ＶＣ３（＝Ｖｂｒｅｇ－Ｖｆ）を足し合わせた高電圧（＝Ｖｉｎ＋Ｖｂｒｅｇ－Ｖｆ）となる。

このようなブースト電圧Ｖｂをドライバ回路１０２に供給すれば、ゲート信号ＨＧのハイレベルを入力電圧Ｖｉｎよりも高めることができるので、出力トランジスタ１０１を確実にオンすることが可能となる。

基準電圧生成回路１０８は、第１レギュレータ回路１０４の出力端（＝第１定電圧Ｖｐｒｅｇの出力端）と接地端との間に直列接続された抵抗Ｒ５及びＲ６を含み、互いの接続ノードから基準電圧Ｖｒｅｆ（＝第１定電圧Ｖｐｒｅｇの分圧電圧に相当）を出力する。

ソフトスタート電圧生成回路１０９は、スイッチング電源１の起動時において、所定の傾きを持って緩やかに上昇するソフトスタート電圧Ｖｓｓを生成する。

誤差増幅回路１１０は、第１非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと第２非反転入力端（＋）に入力されるソフトスタート電圧Ｖｓｓのより低い方と、反転入力端（－）に印加される帰還電圧Ｖｆｂとの差分に応じて誤差電圧Ｖ１を生成する。誤差電圧Ｖ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ（またはソフトスタート電圧Ｖｓｓ）よりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ（またはソフトスタート電圧Ｖｓｓ）よりも高いときに低下する。なお、誤差増幅回路１１０の出力端には、３ピン（ＣＯＭＰ）を介して位相補償回路（キャパシタＣ４及びＣ５と抵抗Ｒ３）が接続されている。

発振回路１１１は、第１定電圧Ｖｐｒｅｇの供給を受けて動作し、所定のスイッチング周波数ｆｓｗで矩形波状のオン信号Ｓ１を生成する。スイッチング周波数ｆｓｗは、５ピン（ＲＴ）の外付けされた抵抗Ｒ４に応じて調整することが可能である。

スロープ電圧生成回路１１２は、オン信号Ｓ１に同期してスロープ波状（三角波状や鋸波状など）のスロープ電圧Ｖ２を生成する。なお、スロープ電圧生成回路１１２は、スイッチ出力段に流れるインダクタ電流ＩＬの大きさに応じて、スロープ電圧Ｖ２の傾きを調整する機能（＝スロープ補償機能）を備えている。このような構成とすることにより、いわゆるカレントモード制御を行うことができるので、スイッチング電源１の負荷応答性を高めることが可能となる。

比較回路１１３は、反転入力端（－）に印加される誤差電圧Ｖ１と非反転入力端（＋）に印加されるスロープ電圧Ｖ２とを比較してオフ信号Ｓ２を生成する。オフ信号Ｓ２は、誤差電圧Ｖ１がスロープ電圧Ｖ２よりも高いときにローレベルとなり、誤差電圧Ｖ１がスロープ電圧Ｖ２よりも低いときにハイレベルとなる。

減電圧保護回路１１４は、第１定電圧Ｖｐｒｅｇと入力電圧Ｖｉｎを監視して減電圧異常を検出する。

温度保護回路１１５は、第１定電圧Ｖｐｒｅｇの供給を受けて動作し、半導体装置１００の接合温度Ｔｊを監視して温度異常を検出する。

短絡保護回路１１６は、第２定電圧Ｖｒｅｇの供給を受けて動作し、例えば帰還電圧Ｖｆｂを監視して短絡異常（例えば出力電圧Ｖｏｕｔの出力端が接地端ないしはこれに準ずる低電位端に短絡した地絡状態）を検出する。

過電圧保護回路１１７は、第２定電圧Ｖｒｅｇの供給を受けて動作し、例えば帰還電圧Ｖｆｂを監視して過電圧異常を検出する。

過電流保護回路１１８は、第２定電圧Ｖｒｅｇの供給を受けて動作し、例えばスイッチ電圧Ｖｓｗを監視してスイッチ出力段に流れる過電流を検出する。過電流保護回路１１８の形式としては、一周期毎にスイッチング動作の強制停止と自己復帰を繰り返すパルスバイパルス形式が採用されている。

ソフトスタート発振回路１１９は、異常保護信号ＳＰに応じてソフトスタート電圧Ｖｓｓを初期値（０Ｖ）にリセットする。

放電回路１２０は、ロジック回路１０３からのゲート信号ＬＧに応じてスイッチ電圧Ｖｓｗ（延いては出力電圧Ｖｏｕｔ）を放電する機能ブロックであり、放電トランジスタＭ１（本図ではＮチャネル型ＭＯＳ電界効果トランジスタ）と、ダイオードＤ３を含む。ダイオードＤ３のアノードは、１ピン（ＳＷ）に接続されている。ダイオードＤ３のカソードは、放電トランジスタＭ１のドレインに接続されている。放電トランジスタＭ１のソース及びバックゲートは、２ピン（ＧＮＤ）に接続されている。放電トランジスタＭ１のゲートは、ゲート信号ＬＧの印加端に接続されている。放電トランジスタＭ１は、ＬＧ＝Ｈであるときにオンし、ＬＧ＝Ｌであるときにオフする。なお、ダイオードＤ３は、２ピン（ＧＮＤ）から１ピン（ＳＷ）への逆流防止素子として機能する。

＜ロジック回路（第１実施形態）＞
図２は、ロジック回路１０３の要部構成（第１実施形態）を示す図である。本実施形態のロジック回路１０３は、ゲート信号ＬＧの生成に関わる機能ブロックとして、放電制御部１０３ａとゲート信号駆動部１０３ｂを含む。

放電制御部１０３ａは、ソフトスタート確認信号ＳＳＯＫ（詳細は後述）がハイレベルであり、かつ、オフ信号Ｓ２が所定の判定時間Ｔ１に亘ってハイレベル（＝オフ時の論理レベル）に維持されたときに、放電制御信号Ｓａをハイレベル（＝出力放電時の論理レベル）に立ち上げる。

ゲート信号駆動部１０３ｂは、放電制御部１０３ａから入力される放電制御信号Ｓａの電流能力を高めてゲート信号ＬＧを生成することにより、放電回路１２０の放電トランジスタＭ１を駆動する。

図３は、第１実施形態における放電動作の一例を示すタイミングチャートであり、紙面上側から順に、出力電圧Ｖｏｕｔ、負荷Ｚに流れる出力電流Ｉｏｕｔ、誤差電圧Ｖ１（破線）及びスロープ電圧Ｖ２（実線）、オフ信号Ｓ２、並びに、放電制御信号Ｓａ（延いてはゲート信号ＬＧ）が描写されている。なお、放電制御信号Ｓａについては、（１）放電トランジスタＭ１を連続的にオンする場合の信号波形と、（２）放電トランジスタＭ１を周期的にオン／オフする場合の信号波形が上下に並べて描写されている。

本図では、時刻ｔ１において、出力電流Ｉｏｕｔがゼロから最大値まで急峻に増大した後、時刻ｔ２において、出力電流Ｉｏｕｔが最大値からゼロまで急峻に減少している。

特に、時刻ｔ２に着目すると、負荷電流Ｉｏｕｔの急減に伴い、出力電圧Ｖｏｕｔが目標値を外れて上昇した結果、誤差電圧Ｖ１がスロープ電圧Ｖ２の最低値（オフセット値）を下回り、オフ信号Ｓ２がハイレベル（＝オフ時の論理レベル）に維持されている。このような状態では、出力トランジスタ１０１がオフされて１ピン（ＳＷ）が出力ハイインピーダンス状態となる。そのため、仮に放電回路１２０が設けられていない場合には、出力電圧Ｖｏｕｔがなかなか目標値まで下がらなくなる（出力電圧Ｖｏｕｔの破線を参照）。

一方、本実施形態では、オフ信号Ｓ２がハイレベルに立ち上がってから、所定の判定時間Ｔ１（例えばＴ１＞１／ｆｓｗ）が経過した時刻ｔ３において、放電制御信号Ｓａ（延いてはゲート信号ＬＧ）がハイレベルに立ち上げられる。その結果、放電トランジスタＭ１がオンされるので、１ピン（ＳＷ）からダイオードＤ３と放電トランジスタＭ１を介して２ピン（ＧＮＤ）に至る放電経路が導通し、出力電圧Ｖｏｕｔが速やかに放電される。

なお、上記の出力放電制御は、出力電圧Ｖｏｕｔが目標値を超えている状態が所定の判定時間Ｔ１に亘って継続したときに、放電トランジスタＭ１をオンして出力電圧Ｖｏｕｔを放電する動作に他ならない。

このように、オフ信号Ｓ２のハイレベル維持を検出して出力放電制御を行う構成であれば、出力トランジスタ１０１のＰＷＭ［pulse width modulation］駆動用に設けられている比較回路１１３を出力放電制御用にも流用することができるので、回路規模の不必要な増大を招かずに済む。

また、放電トランジスタＭ１がオンされるときには、Ｓ２＝Ｈなので、出力トランジスタ１０１が必ずオフされている。従って、出力トランジスタ１０１と放電トランジスタＭ１の同時オンはあり得ず、複雑なデッドタイム制御は不要である。

なお、３ピン（ＣＯＭＰ）に外付けされる位相補償回路（Ｃ４、Ｃ５、Ｒ３）の時定数τを大きくし過ぎると、誤差電圧Ｖ１がスロープ電圧Ｖ２の最低値（オフセット値）を下回るまでに長時間を要するので、オフ信号Ｓ２がなかなかハイレベルに維持されず、出力電圧Ｖｏｕｔの放電が遅れる。そのため、位相補償回路（Ｃ４、Ｃ５、Ｒ３）の時定数τは、位相補償と出力放電制御を両立し得る範囲で適宜調整することが望ましい。

また、放電トランジスタＭ１は、時刻ｔ３以降、連続的にオンしてもよいし、或いは、オン期間Ｔ２（例えば５００ｎｓ）とオフ期間Ｔ３（例えば４μｓ）を繰り返すように、周期的にオン／オフしてもよい。若しくは、時刻ｔ３以降、放電トランジスタＭ１を連続的にオンする第１放電モードと、放電トランジスタＭ１を周期的にオン／オフする第２放電モードとを必要に応じて任意に切り替えられる構成としてもよい。また、放電トランジスタＭ１を周期的にオン／オフする場合には、例えば、放電すべき出力電圧Ｖｏｕｔに応じて、オン期間Ｔ２とオフ期間Ｔ３をそれぞれ可変制御してもよい。

また、本図では明示されていないが、出力電圧Ｖｏｕｔの放電が進み、誤差電圧Ｖ１がスロープ電圧Ｖ２の最低値（オフセット値）を上回った結果、オフ信号Ｓ２がローレベルに立ち下がると、判定時間Ｔ１のカウントがリセットされて放電制御信号Ｓａ（延いてはゲート信号ＬＧ）がローレベルに立ち下げられるので、放電トランジスタＭ１がオフされる。従って、これ以降、オン信号Ｓ１にパルスが生成されれば、出力トランジスタ１０１がオンし、スイッチング電源１が通常動作に復帰する。

なお、負荷変動以外の要因で出力電圧Ｖｏｕｔが上昇した場合でも、オフ信号Ｓ２が所定の判定時間Ｔ１に亘ってハイレベルに維持されれば、上記と同様の出力放電制御が行われる。これを鑑みると、上記の出力放電制御は、過電圧保護機能の一種として理解することも可能である。

次に、スイッチング電源１の起動時や動作中において、例えば、１ピン（ＳＷ）の天絡（＝入力電圧Ｖｉｎの印加端またはこれに準ずる高電位端への短絡）が生じた場合について検討する。この場合、帰還電圧Ｖｆｂが常に基準電圧Ｖｒｅｆを上回るので、誤差電圧Ｖ１がスロープ電圧Ｖ２の最低値（オフセット値）を下回り、オフ信号Ｓ２がハイレベルに維持される。その結果、先述の出力放電制御により放電トランジスタＭ１がオンする。

このとき、放電トランジスタＭ１を連続的にオンしていると、放電トランジスタＭ１に大電流が流れ続けるので、放電トランジスタＭ１が発熱して破壊に至るおそれがある。これを鑑みると、放電トランジスタＭ１は、周期的にオン／オフさせることが望ましい。

なお、１ピン（ＳＷ）の天絡に伴い、帰還電圧Ｖｆｂが過電圧検出閾値ＶｔｈＬ（例えばＶｔｈＬ＝Ｖｒｅｆ×１．２）よりも高くなると、過電圧保護回路１１７により、出力トランジスタ１０１が強制的にオフされる。このとき、放電トランジスタＭ１の保護を鑑み、放電トランジスタＭ１も強制的にオフすることが考えられる。ただし、このような保護を掛けた場合、過電圧検出閾値ＶｔｈＬの設定によっては、先に説明した負荷変動時の出力放電制御が十全に機能しなくなるおそれがある。また、ブートストラップ回路１０７を形成するキャパシタＣ３の充電動作にも支障を来すおそれがある。

そこで、通常の過電圧検出閾値ＶｔｈＬとは別に、これよりも高い天絡検出閾値ＶｔｈＨ（例えばＶｔｈＨ＝Ｖｒｅｆ×２．０）を設けておき、ＶｔｈＬ≦Ｖｆｂ＜ＶｔｈＨであるときには、出力トランジスタ１０１のみを強制的にオフする一方、Ｖｆｂ≧ＶｔｈＨであるときには、出力トランジスタ１０１と放電トランジスタＭ１の双方を強制的にオフすることが望ましい。

図４は、負荷応答特性の改善効果を示す図であり、紙面上側から順に、出力電圧Ｖｏｕｔ（実線：放電回路あり、破線：放電回路なし）と出力電流Ｉｏｕｔが描写されている。なお、本図中の時刻ｔ１～ｔ３は、図３のそれぞれに相当する。

本図で示したように、放電回路１２０を導入したことにより、スイッチング電源１の負荷応答特性を大幅に改善することができる。また、出力電圧Ｖｏｕｔがより早く収束することも確認済みである。さらに、連続的な負荷変動に対する応答特性も向上する。

図５は、入力電圧Ｖｉｎの瞬停時における放電動作の一例を示すタイミングチャートであり、紙面上側から順に、入力電圧Ｖｉｎ、ソフトスタート電圧Ｖｓｓ（実線）及び帰還電圧Ｖｆｂ（破線）、ソフトスタート確認信号ＳＳＯＫ、オフ信号Ｓ２、並びに、放電制御信号Ｓａ（延いてはゲート信号ＬＧ）が描写されている。

時刻ｔ１１において、入力電圧Ｖｉｎが投入され、スイッチング電源１が起動すると、ソフトスタート電圧Ｖｓｓ（実線）が０Ｖから所定の傾きで緩やかに上昇し始める。そのため、ソフトスタート電圧Ｖｓｓが基準電圧Ｖｒｅｆを下回っているソフトスタート期間Ｔｓｓ（時刻ｔ１１～ｔ１３）には、帰還電圧Ｖｆｂ（破線）とソフトスタート電圧Ｖｓｓ（実線）との差分に応じた誤差電圧Ｖ１（延いてはオフ信号Ｓ２）が生成され、これに基づいて出力トランジスタ１０１のＰＷＭ駆動が行われる。

ところで、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミング（＝オフ信号Ｓ２のパルス生成タイミング）は、誤差電圧Ｖ１が高いほど遅くなり、誤差電圧Ｖ１が低いほど早くなる。言い換えると、トランジスタ１０１のオン期間Ｔｏｎは、誤差電圧Ｖ１が高いほど長くなり、誤差電圧Ｖ１が低いほど短くなる。このように、スイッチング電源１では、誤差電圧Ｖ１に応じてトランジスタ１０１のオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔ）を決定することにより、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成される。

先に述べたように、ソフトスタート期間Ｔｓｓには、０Ｖから緩やかに上昇するソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂとの差分に応じて誤差電圧Ｖ１が生成されるので、誤差電圧Ｖ１が十分に低い状態からスイッチング電源１が起動する。従って、出力トランジスタ１０１のオンデューティＤｏｎもその最小値から徐々に大きくなっていくので、キャパシタＣ２や負荷への突入電流を防止することが可能となる。

なお、ソフトスタート電圧Ｖｓｓの傾きは、上記のソフトスタート期間Ｔｓｓが所望の長さとなるように適宜設定すればよい。また、ソフトスタート電圧Ｖｓｓは、最終的に基準電圧Ｖｒｅｆよりも高い電圧値まで上昇する。

また、スイッチング電源１には、ソフトスタート電圧Ｖｓｓが基準電圧Ｖｒｅｆまたはその近傍値（本図ではＶｒｅｆ×０．９）に達しているか否かを示すソフトスタート確認信号ＳＳＯＫが導入されている。本図に即して述べると、ソフトスタート確認信号ＳＳＯＫは、Ｖｓｓ＞Ｖｒｅｆ×０．９となる時刻ｔ１２において、ローレベルからハイレベルに立ち上がっている。

なお、先出の図２で示したように、ソフトスタート確認信号ＳＳＯＫは、ロジック回路１０３の放電制御部１０３ａに入力されており、たとえオフ信号Ｓ２がハイレベルに維持されていたとしても、ソフトスタート確認信号ＳＳＯＫがハイレベルに立ち上がっていなければ、判定時間Ｔ１のカウントが開始されることはない。以下では、このようなソフトスタート確認信号ＳＳＯＫの導入意義について詳細に説明する。

時刻ｔ１４～ｔ１５において、入力電圧Ｖｉｎの瞬停（＝瞬間的な停電状態）が生じた場合、ソフトスタート電圧Ｖｓｓは、減電圧保護動作により０Ｖにリセットされた後、再び所定の傾きで緩やかに上昇し始める。一方、出力電圧Ｖｏｕｔ（延いては帰還電圧Ｖｆｂ）は、キャパシタＣ２による電荷の保持により、時刻ｔ１４以降も殆ど低下せず、それ以前の電圧値に保持される。従って、入力電圧Ｖｉｎの瞬停解消後には、帰還電圧Ｖｆｂがソフトスタート電圧Ｖｓｓよりも高い状態（＝プリバイアス状態）でスイッチング電源１が再起動されることになる。

このとき、誤差電圧Ｖ１がスロープ電圧Ｖ２の最低値（オフセット値）を下回る電圧値まで低下すると、オフ信号Ｓ２がハイレベルに維持されたままとなる。そのため、仮にソフトスタート確認信号ＳＳＯＫが導入されていなければ、スイッチング電源１の再起動中に放電制御信号Ｓａ（延いてはゲート信号ＬＧ）がハイレベルに立ち上がるので、出力電圧Ｖｏｕｔが不必要に放電されてしまう。

一方、ソフトスタート確認信号ＳＳＯＫがハイレベルに立ち上がるまで、オフ信号Ｓ２のハイレベル維持を無視する構成であれば、入力電圧Ｖｉｎの瞬停によりソフトスタート確認信号ＳＳＯＫがローレベルに立ち下がっている間（＝時刻ｔ１４～ｔ１６）、放電制御信号Ｓａ（延いてはゲート信号ＬＧ）がハイレベルに立ち上げられることはないので、出力電圧Ｖｏｕｔの意図しない放電を防止することが可能となる。

時刻ｔ１６において、Ｖｓｓ＞Ｖｒｅｆ×０．９となり、ソフトスタート確認信号ＳＳＯＫがハイレベルに立ち上がると、その後、所定の判定時間Ｔ１に亘ってオフ信号Ｓ２がハイレベルに維持された時点で、放電制御信号Ｓａ（延いてはゲート信号ＬＧ）がハイレベルに立ち上がり、出力電圧Ｖｏｕｔの放電が開始される。このような出力電圧Ｖｏｕｔの放電動作は、時刻ｔ１７において、Ｖｓｓ＞Ｖｒｅｆ（≒Ｖｆｂ）となり、オフ信号Ｓ２のハイレベル維持が解消されるまで継続される。

なお、入力電圧Ｖｉｎの瞬停に伴うスイッチング電源１の再起動時において、出力電圧Ｖｏｕｔが放電される期間（＝時刻ｔ１６～ｔ１７）は非常に短いが、当該期間における出力電圧Ｖｏｕｔの低下をできるだけ抑制するためには、放電トランジスタＭ１を連続的にオンするのではなく、本図で示したように、放電制御信号Ｓａ（延いてはゲート信号ＬＧ）をパルス駆動することにより、放電トランジスタＭ１を周期的にオン／オフすることが望ましい。

＜ロジック回路（第２実施形態）＞
図６は、ロジック回路１０３の要部構成（第２実施形態）を示す図である。本実施形態のロジック回路１０３は、放電制御部１０３ａの前段に、論理和演算器１０３ｃを含む。

論理和演算器１０３ｃは、比較回路１１３から入力されるオフ信号Ｓ２と、ブート異常検出回路１３０から入力されるブート異常信号ＢＴＵＶＬＯとの論理和信号Ｓｃを生成して放電制御部１０３ａに出力する。論理和信号Ｓｃは、オフ信号Ｓ２とブート異常信号ＢＴＵＶＬＯの少なくとも一方がハイレベルであるときにハイレベルとなり、オフ信号Ｓ２とブート異常信号ＢＴＵＶＬＯの双方がローレベルであるときにローレベルとなる。

ブート異常検出回路１３０は、キャパシタＣ３の両端間電圧ＶＣ３が低下しているか否かを検出してブート異常信号ＢＴＵＶＬＯを生成する。ブート異常信号ＢＴＵＶＬＯは、異常検出時にハイレベルとなり、異常未検出時にローレベルとなる。

放電制御部１０３ａは、オフ信号Ｓ２に代えて論理和信号Ｓｃの入力を受けており、ソフトスタート確認信号ＳＳＯＫがハイレベルであり、かつ、論理和信号Ｓｃが所定の判定時間Ｔ１に亘ってハイレベルに維持されたときに、放電制御信号Ｓａをハイレベル（＝出力放電時の論理レベル）に立ち上げる。

このように、放電制御部１０３ａは、オフ信号Ｓ２が判定時間Ｔ１に亘ってハイレベル（＝オフ時の論理レベル）に維持されたときだけでなく、ブート異常信号ＢＴＵＶＬＯが判定時間Ｔ１に亘ってハイレベル（＝異常検出時の論理レベル）に維持されたときにも、放電制御信号Ｓａをハイレベルに立ち上げる。

図７は、ブート異常検出回路１３０の一構成例を示す図である。本構成例のブート異常検出回路１３０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ１３１及び１３２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１３３及び１３４と、抵抗１３５及び１３６と、シュミットバッファ１３７と、を含む。

トランジスタ１３１のソースは、ブースト電圧Ｖｂの印加端（＝７ピン（ＢＯＯＴ））に接続されている。トランジスタ１３１のゲートは、スイッチ電圧Ｖｓｗの印加端（＝１ピン（ＳＷ））に接続されている。すなわち、トランジスタ１３１のゲート・ソース間には、キャパシタＣ３の両端間電圧ＶＣ３（＝Ｖｂ－Ｖｓｗ）が印加されている。

トランジスタ１３３のドレインは、トランジスタ１３１のドレインに接続されている。トランジスタ１３３のゲートは、第３定電圧Ｖｂｒｅｇの印加端に接続されている。トランジスタ１３３のソースは、抵抗１３５の第１端（＝論理信号Ｓｘの出力端）に接続されている。抵抗１３５の第２端は、接地端に接続されている。このように接続されたトランジスタ１３３は、トランジスタ１３１のドレイン・ソース間電圧を所定の上限値以下に制限するクランパとして機能する。また、ブート異常検出回路１３０に流れる駆動電流を小さく抑えるためには、抵抗１３５を十分に大きい値に設定しておくことが望ましい。

トランジスタ１３２のソースは、第１定電圧Ｖｐｒｅｇ（＝半導体装置１００の内部で一番最初に立ち上がり、かつ、一番最後まで立ち下がらない内部電源電圧）の印加端に接続されている。トランジスタ１３２及び１３４それぞれのゲートは、抵抗１３５の第１端に接続されている。トランジスタ１３２及び１３４それぞれのドレインは、抵抗１３６の第１端に接続されている。トランジスタ１３４のソースと抵抗１３６の第２端は、接地端に接続されている。このように接続されたトランジスタ１３２及び１３４は、論理信号Ｓｘを論理反転して論理信号Ｓｙ（＝ＳｘＢ）を生成するＣＭＯＳインバータとして機能する。また、抵抗１３６は、論理固定抵抗（＝プルダウン抵抗）として機能する。

シュミットバッファ１３７は、ブート異常検出回路１３０の出力段として機能し、論理信号Ｓｙをブート異常信号ＢＴＵＶＬＯとして出力する。

本構成例のブート異常検出回路１３０において、キャパシタＣ３の両端間電圧ＶＣ３が所定の閾値電圧Ｖｔｈ（＝トランジスタ１３１のオンスレッショルド電圧に相当し、例えば２．５Ｖ）よりも高ければ、トランジスタ１３１がオンするので、論理信号Ｓｘがハイレベルとなる。従って、論理信号Ｓｙがローレベルとなるので、ブート異常信号ＢＴＵＶＬＯもローレベル（＝異常未検出時の論理レベル）となる。

一方、キャパシタＣ３の両端間電圧ＶＣ３が閾値電圧Ｖｔｈよりも低ければ、トランジスタ１３１がオフするので、論理信号Ｓｘがローレベルとなる。従って、論理信号Ｓｙがハイレベルとなるので、ブート異常信号ＢＴＵＶＬＯもハイレベル（＝異常検出時の論理レベル）となる。

図８は、第２実施形態における放電動作の一例を示すタイミングチャートであり、紙面上側から順に、キャパシタＣ３の両端間電圧ＶＣ（＝Ｖｂ－Ｖｓｗ）、ブート異常信号ＢＴＵＶＬＯ、及び、放電制御信号Ｓａ（延いてはゲート信号ＬＧ）が描写されている。

時刻ｔ２１以前には、両端間電圧ＶＣ３が閾値電圧Ｖｔｈよりも高いので、ブート異常信号ＢＴＵＶＬＯがローレベル（＝異常未検出時の論理レベル）となっている。従って、放電制御信号Ｓａ（延いてはゲート信号ＬＧ）は、ローレベルに維持されている。

時刻ｔ２１において、何らかの異常により、両端間電圧ＶＣ３が閾値電圧Ｖｔｈよりも低くなると、ブート異常信号ＢＴＵＶＬＯがローレベルからハイレベル（＝異常検出時の論理レベル）に立ち上がる。ただし、この時点では判定時間Ｔ１が経過していないので、放電制御信号Ｓａ（延いてはゲート信号ＬＧ）は、引き続きローレベルのままである。

その後も両端間電圧ＶＣ３が閾値電圧Ｖｔｈ以上に復帰することなく、判定時間Ｔ１に亘りブート異常信号ＢＴＵＶＬＯがハイレベルに維持されると、時刻ｔ２２において、放電制御信号Ｓａ（延いてはゲート信号ＬＧ）がハイレベルに立ち上げられる。その結果、放電トランジスタＭ１がオンされるので、先述の出力放電制御が行われる。このとき、１ピン（ＳＷ）がほぼ接地電位（０Ｖ）となるので、キャパシタＣ３が充電されて、その両端間電圧ＶＣ３が上昇する。

なお、ブート異常検出時には、放電トランジスタＭ１を連続的にオンするのではなく、本図で示したように、放電制御信号Ｓａ（延いてはゲート信号ＬＧ）をパルス駆動することにより、放電トランジスタＭ１を周期的にオン／オフすることが望ましい。

また、ブート異常回路１３０の検出閾値と解除閾値には、ヒステリシスを持たせておくことが望ましい（例えば、検出閾値：２．５Ｖ、解除閾値：３．０Ｖ）。

＜ロジック回路（第３実施形態）＞
図９は、ロジック回路１０３の要部構成（第３実施形態）を示す図である。本実施形態のロジック回路１０３は、既出の放電制御部１０３ａ及びゲート信号駆動部１０３ｂに加えて、第２放電制御部１０３ｄと論理和演算器１０３ｅを含む。

第２放電制御部１０３ｄは、オン信号Ｓ１の入力を受け付けており、第２放電制御信号Ｓｄの周期的なパルス生成を行う（詳細は後述）。

論理和演算器１０３ｅは、放電制御信号Ｓａ、第２放電制御信号Ｓｄ、及び、ブート異常信号ＢＴＵＶＬＯの入力を受け付けて論理和信号Ｓｅを生成し、これをゲート信号駆動部１０３ｂに出力する。論理和信号Ｓｅは、放電制御信号Ｓａ、第２放電制御信号Ｓｄ、及び、ブート異常信号ＢＴＵＶＬＯの少なくとも一つがハイレベルであるときにハイレベルとなり、放電制御信号Ｓａ、第２放電制御信号Ｓｄ、及び、ブート異常信号ＢＴＵＶＬＯの全てがローレベルであるときにローレベルとなる。

ゲート信号駆動部１０３ｂは、放電制御信号Ｓａに代えて入力される論理和信号Ｓｅの電流能力を高めてゲート信号ＬＧを生成することにより、放電回路１２０の放電トランジスタＭ１を駆動する。

図１０は、第３実施形態における放電動作の一例を示すタイミングチャートであり、紙面上側から順に、オン信号Ｓ１、オフ信号Ｓ２、オン／オフ制御信号Ｓ３、及び、第２放電制御信号Ｓｄが描写されている。

オン／オフ制御信号Ｓ３は、基本的に、オン信号Ｓ１の立上りタイミング（例えば時刻ｔ３１及びｔ３４）でハイレベルに立ち上がり、オフ信号Ｓ２の立上りタイミング（例えば時刻ｔ３２）でローレベルに立ち下がる。

従って、時刻ｔ３１～ｔ３４は、出力トランジスタ１０１のスイッチング周期Ｔ（＝１／ｆｓｗ）に相当する。また、時刻ｔ３１～ｔ３２は、出力トランジスタ１０１のオン期間Ｔｏｎに相当し、時刻ｔ３２～ｔ３４は、出力トランジスタ１０１のオフ期間Ｔｏｆｆ（＝Ｔ－Ｔｏｎ）に相当する。

また、本図では明示されていないが、仮にオフ信号Ｓ２にパルスが生成されない場合でも、オン／オフ制御信号Ｓ３は、オン信号Ｓ１の立下りタイミング（例えば時刻ｔ３３）で強制的にローレベルに立ち下がる。

従って、時刻ｔ３１～ｔ３３は、出力トランジスタ１０１の最大オン期間Ｔｍａｘに相当する。逆に言えば、少なくとも時刻ｔ３３～ｔ３４は、確実に出力トランジスタ１０１のオフ期間となる。

そこで、先出の第２放電制御部１０３ｄは、オン信号Ｓ１がローレベルに立ち下げられてから次にハイレベルに立ち上げられるまでの期間（＝時刻ｔ３３～ｔ３４）において、第２放電制御信号Ｓｄのパルス生成を行う。

より具体的に述べると、第２放電制御部１０３ｄは、オン信号Ｓ１がハイレベルに立ち上げられる直前に、所定のオン期間Ｔ４（例えば１００ｎｓ）だけ、第２放電制御信号Ｓｄをハイレベルに立ち上げる。

このような出力放電制御により、出力トランジスタ１０１のオフ期間毎に放電トランジスタＭ１を瞬時的にオンすることができるので、キャパシタＣ３を確実に充電し、ブート異常を未然に回避することが可能となる。

＜過電流保護動作＞
図１１は、地絡（＝接地端またはこれに準ずる低電位端への短絡）の発生時における過電流保護動作の一例を示すタイミングチャートであり、紙面上側から順に、過電流保護信号ＯＣＰ、ヒカップ信号ＨＩＣＣＵＰ、スイッチ電圧Ｖｓｗ、及び、出力電流Ｉｏｕｔが描写されている。なお、本図の右側には、破線枠αの拡大波形が描写されている。

出力電圧Ｖｏｕｔの出力端が地絡することにより、出力電流Ｉｏｕｔが過電流状態に陥ると、過電流保護回路１１８は、過電流保護信号ＯＣＰをハイレベルに立ち上げて、出力トランジスタ１０１を強制的にオフすることにより、出力電流Ｉｏｕｔを抑制する。

ただし、上記の過電流保護動作は、パルスバイパルス方式で実施されるので、一周期毎にスイッチング動作の強制停止と自己復帰が繰り返される。そのため、出力トランジスタ１０１のオン期間Ｔｏｎをどれだけ短く制限しても、長期間に亘ってスイッチング動作の強制停止と自己復帰を繰り返すうちに、出力トランジスタ１０１の発熱が大きくなり、最終的には、温度保護回路１１５によるシャットダウンに至るおそれがある。

そこで、ロジック回路１０３は、所定の頻度で過電流保護が掛かると、所定のクールダウン期間Ｔ５（＞スイッチング周期Ｔ、例えば２０ｍｓ）に亘ってヒカップ信号ＨＩＣＣＵＰをハイレベルに立ち上げることにより、１ピン（ＳＷ）を強制的に出力ハイインピーダンス状態として、スイッチ出力段をヒカップ動作に移行するとよい。このような過電流保護動作（地絡保護動作）により、出力トランジスタ１０１の発熱を防止することができるので、温度保護回路１１５によるシャットダウンを未然に回避することが可能となる。

なお、上記所定の頻度については、例えば、１６カウント中、過電流保護信号ＯＣＰが４回ハイレベルに立ち上がった時点で、ヒカップ動作に移行すればよい。

＜パッケージ及びプリント配線基板＞
図１２は、半導体装置とこれを実装するプリント配線基板の一構成例を示す図である。なお、本図では、紙面の上下左右方向を、半導体装置１００ないしはプリント配線基板２００の上下左右方向と定義して、それぞれのレイアウトに関する説明を行う。

本構成例の半導体装置１００では、そのパッケージとして、左右２辺から４本ずつ、合計８本のピンが導出されたＳＯＰ［small outline package］（ないしはＴＳＯＰ［thin SOP］若しくはTSSOP［thin shrink SOP］）が採用されている。

半導体装置１００のパッケージ左辺には、上側から順に、１ピン（ＳＷ）、２ピン（ＧＮＤ）、３ピン（ＣＯＭＰ）、及び、４ピン（ＦＢ）が配列されている。また、半導体装置１００のパッケージ右辺には、下側から順に、５ピン（ＲＴ）、６ピン（ＥＮ）、７ピン（ＢＯＯＴ）、及び、８ピン（ＶＩＮ）が配列されている。これらの８ピンは、いずれも途中で屈曲成形されている。また、半導体装置１００のパッケージ底面（＝プリント配線基板２００との対向面）には、放熱パッド（破線枠を参照）が露出されている。

一方、プリント配線基板２００の表面には、複数の配線パターン２０１～２１２（ハッチング領域を参照）が形成されている。また、プリント配線基板２００の裏面（ないしは中間配線層）にも、複数の配線パターン２１３及び２１４が形成されている。

配線パターン２０１は、半導体装置１００の２ピン（ＧＮＤ）と放熱パッドに接続される幅広の配線パターンであり、半導体装置１００の直下領域において、パッケージ底面の放熱パッドがボンディングされる。配線パターン２０１は、半導体装置１００の直下領域から紙面上方向に延出されており、さらに紙面右方向に屈曲されている。紙面上方向に伸びる延出部分には、半導体装置１００の近傍にダイオードＤ１のアノードが接続されており、左上角部にキャパシタＣ２の第２端が接続される。ダイオードＤ１とキャパシタＣ２は、いずれも横向き（＝紙面左右方向を長手方向とする向き、以下同様）に配置される。上記延出部分から紙面右方向に伸びる屈曲部分の右下角部には、縦向き（＝紙面上下方向を長手方向とする向き、以下同様）に配置されたキャパシタＣ１の第２端が接続される。

配線パターン２０１は、半導体装置１００の直下領域から紙面下方向にも延出されており、さらに紙面右方向及び紙面左方向にそれぞれ分岐されている。紙面右方向に伸びる分岐部分の右上角部には、縦向きに配置された抵抗Ｒ４の第２端が接続される。一方、紙面左方向に伸びる分岐部分は、そこからさらに紙面上方向及び紙面右方向に順次屈曲されており、最終的には、２ピン（ＧＮＤ）との接続領域を経て半導体装置１００の直下領域に繋がるＧＮＤ配線ループ２０１ａが形成されている。

配線パターン２０２は、半導体装置１００の８ピン（ＶＩＮ）が接続される配線パターンであり、半導体装置１００の右上角部から紙面右方向に伸びている。配線パターン２０２の右端には、キャパシタＣ１の第１端が接続される。

配線パターン２０３は、半導体装置１００の７ピン（ＢＯＯＴ）が接続される配線パターンであり、配線パターン２０２の下側にこれと平行して敷設されている。配線パターン２０３の左端には、横向きに配置されたキャパシタＣ３の第１端が接続される。

配線パターン２０４は、配線パターン２０３の右端と所定の間隔を空けて、配線パターン２０２の下側かつ配線パターン２０３の右側に形成されている。配線パターン２０４の左端には、キャパシタＣ３の第２端が接続される。

配線パターン２０５は、半導体装置１００の６ピン（ＥＮ）が接続される配線パターンであり、配線パターン２０３及び２０４の下側にこれらと平行して敷設されている。

配線パターン２０６は、半導体装置１００の５ピン（ＲＴ）が接続される配線パターンであり、半導体装置１００の右下角部から紙面右方向に伸びている。配線パターン２０６の右端は、紙面下向きに屈曲されており、その先端には抵抗Ｒ４の第１端が接続される。

配線パターン２０７は、配線パターン２０１及び２０８と所定の間隔を空けて、配線パターン２０１の左側かつ配線パターン２０８の上側に形成されている。配線パターン２０７の右端には、キャパシタＣ２の第１端が接続される。配線パターン２０７の下端には、縦向きに配置されたインダクタＬ１の第２端が接続される。

配線パターン２０８は、半導体装置１００の１ピン（ＳＷ）が接続される配線パターンであり、半導体装置１００の左上角部から紙面左方向に伸びている。なお、配線パターン２０８の左端は、紙面上向きに屈曲されている。その屈曲部分の先端には、インダクタＬ１の第１端が接続される。また、上記屈曲部分の右端には、ダイオードＤ１のカソードが接続される。

配線パターン２０９は、半導体装置１００の３ピン（ＣＯＭＰ）が接続される配線パターンであり、ＧＮＤ配線ループ２０１ａにより周囲を取り囲まれた閉空間に敷設されている。配線パターン２０９の左端は、紙面上下方向に広がるように拡張されており、その拡張部分には、横向きに配置されたキャパシタＣ５及び抵抗Ｒ３それぞれの第１端が接続される。キャパシタＣ５の第２端は、ＧＮＤ配線ループ２０１ａから配線パターン２０９に向けて伸ばされた突出部分に接続される。

配線パターン２１０は、配線パターン２０９及びＧＮＤ配線ループ２０１ａそれぞれと所定の間隔を空けて、配線パターン２０９の左側に形成されている。配線パターン２１０の右端には、抵抗Ｒ３の第２端が接続される。配線パターン２１０の左端には、横向きに配置されたキャパシタＣ４の第１端が接続される。キャパシタＣ４の第２端は、ＧＮＤ配線ループ２０１ａから配線パターン２１０に向けて伸ばされた突出部分に接続される。

配線パターン２１１は、半導体装置１００の４ピン（ＦＢ）が接続される配線パターンであり、ＧＮＤ配線ループ２０１ａにより周囲を取り囲まれた閉空間に敷設されている。配線パターン２１１の左端には、横向きに配置された抵抗Ｒ２の第１端が接続される。抵抗Ｒ２の第２端は、ＧＮＤ配線ループ２０１ａから配線パターン２１１に向けて伸ばされた突出部分に接続される。また、配線パターン２１１の左端は、紙面下向きに屈曲されており、その屈曲部分には、横向きに配置された抵抗Ｒ１の第２端が接続される。

配線パターン２１２は、配線パターン２１１の左端と所定の間隔を空けて、配線パターン２１１の左側に形成されている。配線パターン２１２の右端には、抵抗Ｒ１の第１端が接続される。

配線パターン２１３（一点鎖線）は、スルーホール２１５を介して配線パターン２０４と導通されると共に、スルーホール２１６を介して配線パターン２０８とも導通されている。すなわち、配線パターン２０４と配線パターン２０８との間は、配線パターン２１３とスルーホール２１５及び２１６を介して導通されている。

配線パターン２１４（二点鎖線）は、スルーホール２１７を介して配線パターン２０７と導通されると共に、スルーホール２１８を介して配線パターン２１２とも導通されている。すなわち、配線パターン２０７と配線パターン２１２との間は、配線パターン２１４とスルーホール２１７及び２１８を介して導通されている。

＜ロジック回路（第４実施形態）＞
図１３は、ロジック回路１０３の要部構成（第４実施形態）を示す図である。本実施形態のロジック回路１０３は、オン／オフ制御信号Ｓ３とゲート信号ＬＧの生成動作に関わる機能ブロックとして、リセット制御部１０３Ａと、ＲＳフロップフロップ１０３Ｂと、放電制御部１０３Ｃと、ゲート信号駆動部１０３Ｄと、を含む。

リセット制御部１０３Ａは、オン信号Ｓ１がハイレベルからローレベルに立ち下がるタイミングと、オフ信号Ｓ２がローレベルからハイレベルに立ち上がるタイミングのうち、より早いタイミングでリセット信号ＳＡにワンショットパルスを生成する。

ＲＳフリップフロップ１０３Ｂは、セット端（Ｓ）に入力されるオン信号Ｓ１（＝セット信号）とリセット端（Ｒ）に入力されるリセット信号ＳＡに応じて、出力端（Ｑ）から出力されるオン／オフ制御信号Ｓ３の論理レベルを切り替える。具体的に述べると、ＲＳフリップフロップ１０３Ｂは、オン信号Ｓ１の立上りタイミングでオン／オフ制御信号Ｓ３をハイレベル（＝オン時の論理レベル）にセットし、リセット信号ＳＡの立上りタイミングでオン／オフ制御信号Ｓ３をローレベル（＝オフ時の論理レベル）にリセットする。

放電制御部１０３Ｃは、オン信号Ｓ１の入力を受け付けており、オン信号Ｓ１のローレベル期間（＝オフ期間）毎にスイッチ電圧Ｖｓｗが放電されるように、放電制御信号ＳＣの周期的なパルス生成を行う。

ゲート信号駆動部１０３Ｄは、放電制御部１０３Ｃから入力される放電制御信号ＳＣの電流能力を高めてゲート信号ＬＧを生成することにより、放電回路１２０の放電トランジスタＭ１を駆動する。

発振回路１１１は、所定のスイッチング周波数ｆｓｗでハイレベル期間（＝オン期間）とローレベル期間（＝オフ期間）を周期的に繰り返すオン信号Ｓ１を生成する。特に、発振回路１１１は、出力トランジスタ１０１が最大オン期間Ｔｍａｘ（＝オン信号Ｓ１のハイレベル期間に相当、詳細は後述）に亘ってオンされても出力電圧Ｖｏｕｔが目標値から低下したときに、オン信号Ｓ１のローレベル期間（＝オフ期間）をスキップすることにより、疑似的に１００％デューティを実現する機能を備えている。以下では、このような最大デューティ制御について詳細に説明する。

図１４は、第４実施形態における最大デューティ制御の一例を示すタイミングチャートであり、紙面の上側から順に、負荷Ｚへの出力電流Ｉｏｕｔ、帰還電圧Ｖｆｂ、オン信号Ｓ１、放電制御信号ＳＣ（延いてはゲート信号ＬＧ）、誤差電圧Ｖ１（破線）及びスロープ電圧Ｖ２（実線）、オフ信号Ｓ２、並びに、オン／オフ制御信号Ｓ３（延いてはゲート信号ＨＧ）が描写されている。

まず、出力電流Ｉｏｕｔが最も小さい第１負荷領域（＝時刻ｔ１０１～ｔ１０３）に着目する。第１負荷領域では、オン信号Ｓ１がハイレベルに立ち上がった後、ローレベルに立ち下がる前に、誤差電圧Ｖ１とスロープ電圧Ｖ２が交差し、オフ信号Ｓ２がハイレベルに立ち上がる。従って、オン／オフ制御信号Ｓ３は、オン信号Ｓ１の立上りタイミングでハイレベルに立ち上がり、オフ信号Ｓ２の立上りタイミングでローレベルに立ち下がる。

なお、オン信号Ｓ１の立上りタイミングから次回の立上りタイミングまでの間隔は、出力トランジスタ１０１のスイッチング周期Ｔ（＝１／ｆｓｗ）に相当する。また、オン／オフ制御信号Ｓ３のハイレベル期間は、出力トランジスタ１０１のオン期間Ｔｏｎに相当し、オン／オフ制御信号Ｓ３のローレベル期間は、出力トランジスタ１０１のオフ期間Ｔｏｆｆ（＝Ｔ－Ｔｏｎ）に相当する。従って、第１負荷領域における出力トランジスタ１０１のオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔ）は、誤差電圧Ｖ１が高いほど大きくなり、誤差電圧Ｖ１が低いほど小さくなるように、ＰＷＭ［pulse width modulation］制御される。

次に、出力電流Ｉｏｕｔが第１負荷領域（＝時刻ｔ１０１～ｔ１０３）よりも大きい第２負荷領域（＝時刻ｔ１０３～ｔ１０５）に着目する。第２負荷領域では、出力電流Ｉｏｕｔの増大に伴い、第１負荷領域よりも誤差電圧Ｖ１が上昇する。その結果、オン信号Ｓ１がハイレベルに立ち上がった後、ローレベルに立ち下がった時点では、誤差電圧Ｖ１とスロープ電圧Ｖ２が交差しておらず、オフ信号Ｓ２が未だハイレベルに立ち上がっていない。従って、オン／オフ制御信号Ｓ３は、オン信号Ｓ１の立上りタイミングでハイレベルに立ち上がり、オン信号Ｓ１の立下りタイミングで強制的にローレベルに立ち下がる。

すなわち、オン信号Ｓ１のハイレベル期間（＝オン期間）は、出力トランジスタ１０１の最大オン期間Ｔｍａｘとして設定される。従って、第２負荷領域における出力トランジスタ１０１のオンデューティＤｏｎは、所定の最大値（＝Ｔｍａｘ／Ｔ）に制限される。

最後に、出力電流Ｉｏｕｔが第２負荷領域（＝時刻ｔ１０３～ｔ１０５）よりもさらに大きい第３負荷領域（＝時刻ｔ１０５～ｔ１０９）に着目する。第３負荷領域では、出力電流Ｉｏｕｔのさらなる増大に伴い、第２負荷領域よりも誤差電圧Ｖ１が上昇している。その結果、出力トランジスタ１０１を最大オン期間Ｔｍａｘに亘ってオンしても、出力電圧Ｖｏｕｔ（延いては帰還電圧Ｖｆｂ）が目標値から低下してしまう。

そこで、発振回路１１１は、このような出力電圧Ｖｏｕｔの低下が生じたときにオン信号Ｓ１のローレベル期間（＝オフ期間）をスキップする（オン信号Ｓ１の破線を参照）。

例えば、発振回路１１１は、帰還電圧Ｖｆｂが所定値よりも低いときに、オン信号Ｓ１のローレベル期間（＝オフ期間）をスキップするとよい。或いは、発振回路１１１は、誤差電圧Ｖ１が所定値よりも高いときに、オン信号Ｓ１のローレベル期間（＝オフ期間）をスキップしてもよい。若しくは、発振回路１１１は、出力トランジスタ１０１がオンされてから所定時間が経過してもオフ信号Ｓ２がハイレベルに立ち上がらないときに、オン信号Ｓ１のローレベル期間（＝オフ期間）をスキップしてもよい。

なお、オン信号Ｓ１のパルススキップを実現する手法としては、例えば、オン信号Ｓ１のパルス生成動作自体を一時的に停止してもよいし、或いは、論理ゲートなどを用いてオン信号Ｓ１をマスク（＝ハイレベルに固定）してもよい。

このような最大オンデューティ制御により、見かけ上、オン信号Ｓ１がｎ分周された形となるので、スイッチング周期Ｔがｎ×Ｔに伸びる（本図ではｎ＝２）。従って、出力トランジスタ１０１のオン期間Ｔｏｎが先述の最大オン期間Ｔｍａｘを超えて延長されるので、出力トランジスタ１０１のオンデューティＤｏｎが疑似的に１００％まで引き上げられる（例えば、時刻ｔ１０５～ｔ１０６や時刻ｔ１０７～ｔ１０８を参照）。その結果、スイッチング電源１の負荷応答特性や電源応答特性を高めることができるので、出力電圧Ｖｏｕｔの意図しない変動を最小限に抑えることが可能となる。

なお、スロープ電圧生成回路１１２は、オン信号Ｓ１のローレベル期間（＝オフ期間）がスキップされるときに、スロープ電圧Ｖ２の傾きを調整するとよい。例えば、スロープ電圧Ｖ２の傾きをより緩やかにすれば、誤差電圧Ｖ１との交差タイミングを遅らせて、出力トランジスタ１０１のオン期間Ｔｏｎを伸ばすことができる。従って、出力電圧Ｖｏｕｔの低下をより抑えることが可能となり、延いては、誤差電圧Ｖ１のサチュレート（＝誤差増幅回路１１０の出力上限値に振り切れた状態）を未然に防止することも可能となる。

また、本実施形態のスイッチング電源１であれば、Ｐチャネル型の出力トランジスタよりもオン抵抗値の小さいＮチャネル型の出力トランジスタ１０１を用いながら、そのオンデューティＤｏｎを理論上ほぼ１００％まで引き上げることができる。従って、高電圧・大電流を取り扱うアプリケーションにも好適であると言える。

ただし、Ｎチャネル型の出力トランジスタ１０１を駆動するためには、スイッチ電圧Ｖｓｗよりも高いブースト電圧Ｖｂを生成するためのブートストラップ回路１０７が必要となり、さらには、上記の最大デューティ制御がキャパシタＣ３の充電動作に支障を来さないようにするための工夫（＝出力放電制御）が必要となる。以下では、この出力放電制御について詳細に説明する。

先にも述べたように、放電制御部１０３Ｃは、オン信号Ｓ１のローレベル期間（＝オフ期間）毎に放電制御信号ＳＣ（延いてはゲート信号ＬＧ）の周期的なパルス生成を行う。具体的に述べると、放電制御部１０３Ｃは、オン信号Ｓ１がローレベルに立ち下げられた後、再びハイレベルに立ち上げられる直前に、所定のオン期間（例えば１００ｎｓ）だけ放電制御信号ＳＣ（延いてはゲート信号ＬＧ）をハイレベルに立ち上げる。

このような出力放電制御により、出力トランジスタ１０１のオフ期間毎に放電トランジスタＭ１を瞬時的にオンすることができるので、キャパシタＣ３を確実に充電し、ブート異常を未然に回避することが可能となる。

ただし、先述の最大デューティ制御により、オン信号Ｓ１のローレベル期間（＝オフ期間）がスキップされると、図中の破線で示したように、放電制御信号ＳＣ（延いてはゲート信号ＬＧ）がハイレベルに立ち上がる機会も失われる。その結果、キャパシタＣ３の充電が不十分になると、出力トランジスタ１０１を正しくオンできなくなるおそれがある。以下では、このような不具合を解消することのできる第５実施形態について提案する。

＜ロジック回路（第５実施形態）＞
図１５は、ロジック回路１０３の要部構成（第５実施形態）を示す図である。本実施形態のロジック回路１０３において、放電制御部１０３Ｃは、オン信号Ｓ１だけでなく、ブート異常検出回路１４０からブート異常信号ＢＴＵＶＬＯの入力を受け付けており、オン信号Ｓ１とブート異常信号ＢＴＵＶＬＯの双方に応じて放電制御信号ＳＣを生成する。

＜ブート異常検出回路＞
図１６は、ブート異常検出回路１４０の一構成例を示す図である。ブート異常検出回路１４０は、キャパシタＣ３の両端間電圧ＶＣ３が低下しているか否かを検出してブート異常信号ＢＴＵＶＬＯを生成する機能部であり、ＲＳフリップフロップ１４１を含む。

ＲＳフリップフロップ１４１は、セット端（Ｓ）に入力されるオン／オフ制御信号Ｓ３と、リセット端（Ｒ）に入力されるゲート信号ＨＧ（＝出力スイッチ段のスイッチ駆動信号に相当）に応じて、出力端（Ｑ）から出力されるブート異常信号ＢＴＵＶＬＯの論理レベルを切り替える。

より具体的に述べると、ＲＳフリップフロップ１４１は、オン／オフ制御信号Ｓ３の立上りタイミングでブート異常信号ＢＴＵＶＬＯをハイレベルにセットし、ゲート信号ＨＧの立上りタイミングでブート異常信号ＢＴＵＶＬＯをローレベルにリセットする。

従って、キャパシタＣ３の両端間電圧ＶＣ３が十分に高く、オン／オフ制御信号Ｓ３がハイレベルに立ち上がった後、ゲート信号ＨＧも正しくハイレベルに立ち上がったときには、ブート異常信号ＢＴＵＶＬＯがハイレベルに立ち上がってから再びローレベルに立ち下がる。すなわち、ブート異常信号ＢＴＵＶＬＯには、周期的なパルスが生成される。

一方、キャパシタＣ３の両端間電圧ＶＣ３が異常に低下しており、オン／オフ制御信号Ｓ３がハイレベルに立ち上がっても、ゲート信号ＨＧが正しくハイレベルに立ち上がらないときには、ブート異常信号ＢＴＵＶＬＯがハイレベルに立ち上がった後、ローレベルに立ち下がることなくハイレベルに維持される。すなわち、ブート異常信号ＢＴＵＶＬＯには、周期的なパルスが生成されなくなる。

このように、本構成例のブート異常検出回路１４０は、ＲＳフリップフロップ１４１を用いて、オン／オフ制御信号Ｓ３がハイレベルに切り替わってから、ゲート信号ＨＧが正しくハイレベルに切り替わらないことを検出することにより、ブート異常信号ＢＴＵＶＬＯを生成する。従って、回路規模の大きいコンパレータを用いる必要がないので、ブート異常検出回路１４０（延いてはスイッチング電源１）の小型化を図ることが可能となる。

なお、ブート異常信号ＢＴＵＶＬＯのパルス幅を確保する必要がある場合、例えば、ゲート信号ＨＧをＲＳフリップフロップ１４１のリセット端（Ｒ）に直接入力するのではなく、遅延回路によりゲート信号ＨＧに所定の遅延を与えてから入力してもよい。

図１７は、第２実施形態における出力放電制御の一例を示したタイミングチャートであり、紙面上側から順に、キャパシタＣ３の両端間電圧ＶＣ３（＝Ｖｂ－Ｖｓｗ）、オン信号Ｓ１、オフ信号Ｓ２、オン／オフ制御信号Ｓ３、ゲート信号ＨＧ、ブート異常信号ＢＴＵＶＬＯ、及び、放電制御信号ＳＣ（延いてはゲート信号ＬＧ）が描写されている。

時刻ｔ１１３以前には、両端間電圧ＶＣ３が十分に高いものとする。この場合、オン信号Ｓ１の立上りタイミングでオン／オフ制御信号Ｓ３がハイレベルに立ち上がると、所定の遅延時間Ｔｄ（＝ドライバ回路１０２での信号遅延時間、または、遅延回路で意図的に与えられた信号遅延時間）を経て、ゲート信号ＨＧも正しくハイレベルに立ち上がる。従って、ブート異常信号ＢＴＵＶＬＯは、オン／オフ制御信号Ｓ３の立上りタイミングでハイレベルにセットされ、ゲート信号ＨＧの立上りタイミングでローレベルにリセットされる。すなわち、ブート異常信号ＢＴＵＶＬＯは、周期的なパルスが生成される状態（＝異常未検出時の状態）となる。

また、放電制御部１０３Ｃは、オン信号Ｓ１のローレベル期間（＝オフ期間）毎に、放電制御信号ＳＣ（延いてはゲート信号ＬＧ）をハイレベルに立ち上げる。このとき、ブート異常信号ＢＴＵＶＬＯがハイレベルに維持されていなければ、放電制御信号ＳＣ（延いてはゲート信号ＬＧ）は、オン期間Ｔ１１（例えば１００ｎｓ）だけハイレベルとなる。

このような出力放電制御により、放電トランジスタＭ１が周期的にオンされるので、キャパシタＣ３を確実に充電し、ブート異常を未然に回避することが可能となる。

一方、時刻ｔ１１３以降、何らかの異常で両端間電圧ＶＣ３が低下すると、オン信号Ｓ１の立上りタイミングでオン／オフ制御信号Ｓ３がハイレベルに立ち上がっても、ゲート信号ＨＧが正しくハイレベルに立ち上がらなくなる（ゲート信号ＨＧの破線を参照）。従って、ブート異常信号ＢＴＵＶＬＯは、オン／オフ制御信号Ｓ３の立上りタイミングでハイレベルにセットされた後、ローレベルにリセットされず、ハイレベルに維持されたままとなる。すなわち、ブート異常信号ＢＴＵＶＬＯは、周期的なパルスが生成されない状態（＝異常検出時の状態）となる（ブート異常信号ＢＴＵＶＬＯの破線を参照）。

このとき、放電制御部１０３Ｃは、ブート異常信号ＢＴＵＶＬＯがハイレベルに維持されていることを受けて、オン信号Ｓ１のローレベル期間（＝オフ期間）毎に、先のオン期間Ｔ１１よりも長いオン期間Ｔ１２（例えば５００ｎｓ）ずつ、放電制御信号ＳＣ（延いてはゲート信号ＬＧ）をハイレベルに立ち上げる。

このような出力放電制御により、異常未検出時と比べて、放電トランジスタＭ１を長くオンすることができるので、キャパシタＣ３を十分に充電し、ブート異常を迅速に解消することが可能となる。

なお、本図では、ブート異常検出時に放電制御信号ＳＣ（延いてはゲート信号ＬＧ）をパルス駆動し、放電トランジスタＭ１を周期的にオン／オフする例を挙げたが、例えば、ブート異常信号ＢＴＵＶＬＯがハイレベルに維持されている間、放電制御信号ＳＣ（延いてはゲート信号ＬＧ）をハイレベルに維持し、放電トランジスタＭ１を連続的にオンすることも可能である。

また、本図では、ブート異常未検出時の出力放電制御（オン期間Ｔ１１）とブート異常検出時の出力放電制御（オン期間Ｔ１２）をいずれも実施する例を挙げたが、それぞれを単独で実施することも可能である。例えば、異常未検出時には出力放電制御を実施せず、異常検出時にのみ出力放電制御を行っても構わない。

なお、ブート異常検出時に放電制御信号ＳＣ（延いてはゲート信号ＬＧ）をパルス駆動して放電トランジスタＭ１を周期的にオン／オフする場合、ブートストラップ回路１０７のチャージ電流能力が十分に高ければ、放電トランジスタＭ１を１回（ないしは数回）オンするだけでブート異常を解消することが可能である。

一方、ブートストラップ回路１０７のチャージ電流能力が低く、放電トランジスタＭ１を何度もオンしなければならない場合には、ブートストラップ回路１０７の基準電圧をより高い電圧に切り替えて、ブートストラップ回路１０７のチャージ電流能力を一時的に引き上げてやることが望ましい。以下、このような基準電圧切替機構について詳述する。

図１８は、ブート異常検出時における基準電圧切替機構の一構成例を示す図である。本図で示すように、本構成例のスイッチング電源１は、ブートストラップ回路１０７を形成するダイオードＤ２のアノードに印加される基準電圧として、第３定電圧Ｖｂｒｅｇと入力電圧Ｖｉｎのいずれか一方を選択するためのセレクタ１５０を有している。

なお、セレクタ１５０は、ロジック回路１０３からの切替信号ＳＥＬに応じて、ブート異常未検出時には第３定電圧Ｖｂｒｅｇを選択し、ブート異常検出時には入力電圧Ｖｉｎ（＞Ｖｂｒｅｇ）を選択する。

このような基準電圧切替機構を導入することにより、ブート異常検出時にブートストラップ回路１０７のチャージ電流能力を引き上げることができるので、ブート異常を解消するために必要な放電トランジスタＭ１のオン回数を減らすことが可能となる。

＜総括＞
以下では、本明細書中に開示されている種々の実施形態について、総括的に述べる。

本明細書中に開示されているスイッチング電源は、出力トランジスタのオン／オフに応じてパルス駆動されるスイッチ電圧を整流及び平滑することにより出力電圧を生成するスイッチ出力段と、前記出力電圧が目標値を超えている状態が所定時間に亘って継続したときに前記出力電圧を放電する放電回路と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチング電源において、前記放電回路は、前記スイッチ電圧の印加端と接地端との間に接続された放電トランジスタを含み、前記放電トランジスタは、前記出力電圧の放電に際して連続的にオンされる或いは周期的にオン／オフされる構成（第２の構成）にしてもよい。

また、上記第２の構成から成るスイッチング電源において、前記放電トランジスタは、前記出力電圧が天絡検出閾値に達した時にオフされる構成（第３の構成）にしてもよい。

また、上記第１～第３いずれかの構成から成るスイッチング電源は、前記出力電圧に応じた帰還電圧の入力を受けて誤差電圧を生成する誤差増幅回路と、所定のスイッチング周波数でオン信号を生成する発振回路と、前記オン信号に同期してスロープ電圧を生成するスロープ電圧生成回路と、前記誤差電圧と前記スロープ電圧とを比較してオフ信号を生成する比較回路と、前記オン信号と前記オフ信号に応じてオン／オフ制御信号を生成するロジック回路と、前記オン／オフ制御信号に応じて前記スイッチ出力段を駆動するドライバ回路とをさらに有する構成（第４の構成）にしてもよい。

また、上記第４の構成から成るスイッチング電源において、前記ロジック回路は、前記オフ信号が前記所定時間に亘ってオフ時の論理レベルに維持されたときに前記出力電圧を放電するように前記放電回路を制御する構成（第５の構成）にしてもよい。

また、上記第４または第５の構成から成るスイッチング電源は、所定の傾きで上昇するソフトスタート電圧を生成するソフトスタート電圧生成回路をさらに有し、前記誤差増幅回路は、所定の基準電圧及び前記ソフトスタート電圧の低い方と前記帰還電圧との差分に応じて前記誤差電圧を生成し、前記ロジック回路は、前記ソフトスタート電圧が前記基準電圧またはその近傍値に達するまで前記出力電圧を放電しないように前記放電回路を制御する構成（第６の構成）にしてもよい。

また、上記第４～第６いずれかの構成から成るスイッチング電源は、前記スイッチ電圧にブートキャパシタの両端間電圧を足し合わせたブースト電圧を生成して前記ドライバ回路に供給するブートストラップ回路をさらに有する構成（第７の構成）にしてもよい。

また、上記第７の構成から成るスイッチング電源は、前記両端間電圧の低下を検出して異常信号を生成する異常検出回路をさらに有し、前記ロジック回路は、前記異常信号が前記所定時間に亘って異常時の論理レベルに維持されたときに前記スイッチ電圧の印加端と接地端との間に接続された放電トランジスタをオンするように前記放電回路を制御する構成（第８の構成）にしてもよい。

また、上記第７または第８の構成から成るスイッチング電源において、前記ロジック回路は、前記出力トランジスタのオフ期間毎に前記スイッチ電圧の印加端と接地端との間に接続された放電トランジスタを瞬時的にオンするように前記放電回路を制御する構成（第９の構成）にしてもよい。

また、上記第４～第９いずれかの構成から成るスイッチング電源は、前記スイッチ出力段の過電流を検出して一周期毎に前記スイッチ出力段の強制停止と自己復帰を繰り返す過電流保護回路をさらに有し、前記ロジック回路は、所定の頻度で過電流保護が掛かると前記スイッチ出力段をヒカップ動作に移行する構成（第１０の構成）にしてもよい。

また、本明細書中に開示されているスイッチング電源は、出力トランジスタのオン／オフに応じてパルス駆動されるスイッチ電圧を整流及び平滑することにより出力電圧を生成するスイッチ出力段と、所定のスイッチング周波数でオン期間とオフ期間を周期的に繰り返すオン信号を生成する発振回路と、前記オン信号の前記オン期間を前記出力トランジスタの最大オン期間として設定するロジック回路と、を有し、前記発振回路は、前記出力トランジスタが前記最大オン期間に亘ってオンされても前記出力電圧が目標値から低下したときに前記オン信号の前記オフ期間をスキップする構成（第１１の構成）とされている。

なお、第１１の構成から成るスイッチング電源は、前記出力電圧に応じた帰還電圧の入力を受けて誤差電圧を生成する誤差増幅回路と、前記オン信号に同期してスロープ電圧を生成するスロープ電圧生成回路と、前記誤差電圧と前記スロープ電圧とを比較してオフ信号を生成する比較回路と、オン／オフ制御信号に応じてスイッチ駆動信号を生成するドライバ回路と、をさらに有し、前記ロジック回路は、前記オン信号と前記オフ信号に応じて前記オン／オフ制御信号を生成する構成（第１２の構成）にしてもよい。

また、第１２の構成から成るスイッチング電源において、前記発振回路は、前記帰還電圧が所定値よりも低いとき、または、前記誤差電圧が所定値よりも高いとき、若しくは、前記出力トランジスタがオンされてから所定時間が経過しても前記オフ信号の論理レベルが切り替わらないときに、前記オン信号の前記オフ期間をスキップする構成（第１３の構成）にしてもよい。

また、第１２または第１３の構成から成るスイッチング電源において、前記スロープ電圧生成回路は、前記オン信号の前記オフ期間がスキップされるときに前記スロープ電圧の傾きを調整する構成（第１４の構成）にしてもよい。

また、第１２～第１４いずれかの構成から成るスイッチング電源は、前記スイッチ電圧にブートキャパシタの両端間電圧を足し合わせたブースト電圧を生成して前記ドライバ回路に供給するブートストラップ回路をさらに有する構成（第１５の構成）にしてもよい。

また、第１５の構成から成るスイッチング電源は、前記オン信号の前記オフ期間毎に前記スイッチ電圧を放電する放電回路をさらに有する構成（第１６の構成）にしてもよい。

また、第１５または第１６の構成から成るスイッチング電源は、前記両端間電圧の低下を検出して異常信号を生成する異常検出回路をさらに有する構成（第１７の構成）にしてもよい。

また、第１７の構成から成るスイッチング電源において、前記異常検出回路は、前記オン／オフ制御信号がオン時の論理レベルに切り替わってから、前記スイッチ駆動信号がオン時の論理レベルに切り替わらないことを検出して前記異常信号を生成する構成（第１８の構成）にしてもよい。

また、第１７または第１８の構成から成るスイッチング電源は、前記異常信号に応じて前記スイッチ電圧を放電する放電回路を更に有する構成（第１９の構成）にしてもよい。

また、第１９の構成から成るスイッチング電源は、前記スイッチ電圧を放電するときに前記ブートストラップ回路の基準電圧をこれよりも高い電圧に切り替えるセレクタをさらに有する構成（第２０の構成）にしてもよい。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、種々の実施形態は、矛盾のない限り、適宜組み合わせても構わない。このように、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、ＯＡ［office automation］機器、二次側電源、アダプタ機器、ないしは、通信機器などに利用することが可能である。

１ スイッチング電源
１００ 半導体装置（スイッチング電源ＩＣ）
１０１ 出力トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
１０２ ドライバ回路
１０３ ロジック回路
１０３ａ 放電制御部
１０３ｂ ゲート信号駆動部
１０３ｃ 論理和演算器
１０３ｄ 第２放電制御部
１０３ｅ 論理和演算器
１０３Ａ リセット制御部
１０３Ｂ ＲＳフロップフロップ
１０３Ｃ 放電制御部
１０３Ｄ ゲート信号駆動部
１０４ 第１レギュレータ回路
１０５ 第２レギュレータ回路
１０６ 第３レギュレータ回路
１０７ ブートストラップ回路
１０８ 基準電圧生成回路
１０９ ソフトスタート電圧生成回路
１１０ 誤差増幅回路
１１１ 発振回路
１１２ スロープ電圧生成回路
１１３ 比較回路
１１４ 減電圧保護回路
１１５ 温度保護回路
１１６ 短絡保護回路
１１７ 過電圧保護回路
１１８ 過電流保護回路
１１９ ソフトスタート発振回路
１２０ 放電回路
１３０ ブート異常検出回路
１３１、１３２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１３３、１３４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１３５、１３６ 抵抗
１３７ シュミットバッファ
１４０ ブート異常検出回路
１４１ ＲＳフリップフロップ
１５０ セレクタ
２００ プリント基板
２０１～２１４ 配線パターン
２０１ａ ＧＮＤ配線ループ
２１５～２１８ スルーホール
Ｃ１～Ｃ５ キャパシタ
Ｄ１～Ｄ３ ダイオード
Ｌ１ インダクタ
Ｍ１ 放電トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
Ｒ１～Ｒ６ 抵抗

Claims (20)

1. 出力トランジスタのオン／オフに応じてパルス駆動されるスイッチ電圧を整流及び平滑することにより出力電圧を生成するスイッチ出力段と、
   前記出力電圧が目標値を超えている状態が所定時間に亘って継続したときに前記出力電圧を放電する放電回路と、
   を有することを特徴とするスイッチング電源。
2. 前記放電回路は、前記スイッチ電圧の印加端と接地端との間に接続された放電トランジスタを含み、前記放電トランジスタは、前記出力電圧の放電に際して連続的にオンされる或いは周期的にオン／オフされることを特徴とする請求項１に記載のスイッチング電源。
3. 前記放電トランジスタは、前記出力電圧が天絡検出閾値に達したときにオフされることを特徴とする請求項２に記載のスイッチング電源。
4. 前記出力電圧に応じた帰還電圧の入力を受けて誤差電圧を生成する誤差増幅回路と、
   所定のスイッチング周波数でオン信号を生成する発振回路と、
   前記オン信号に同期してスロープ電圧を生成するスロープ電圧生成回路と、
   前記誤差電圧と前記スロープ電圧とを比較してオフ信号を生成する比較回路と、
   前記オン信号と前記オフ信号に応じてオン／オフ制御信号を生成するロジック回路と、
   前記オン／オフ制御信号に応じて前記スイッチ出力段を駆動するドライバ回路と、
   をさらに有することを特徴とする請求項１～３のいずれかに記載のスイッチング電源。
5. 前記ロジック回路は、前記オフ信号が前記所定時間に亘ってオフ時の論理レベルに維持されたときに前記出力電圧を放電するように前記放電回路を制御することを特徴とする請求項４に記載のスイッチング電源。
6. 所定の傾きで上昇するソフトスタート電圧を生成するソフトスタート電圧生成回路をさらに有し、前記誤差増幅回路は、所定の基準電圧及び前記ソフトスタート電圧の低い方と前記帰還電圧との差分に応じて前記誤差電圧を生成し、前記ロジック回路は、前記ソフトスタート電圧が前記基準電圧またはその近傍値に達するまで前記出力電圧を放電しないように前記放電回路を制御することを特徴とする請求項５に記載のスイッチング電源。
7. 前記スイッチ電圧にブートキャパシタの両端間電圧を足し合わせたブースト電圧を生成して前記ドライバ回路に供給するブートストラップ回路をさらに有することを特徴とする請求項４～６のいずれかに記載のスイッチング電源。
8. 前記両端間電圧の低下を検出して異常信号を生成する異常検出回路をさらに有し、前記ロジック回路は、前記異常信号が前記所定時間に亘って異常時の論理レベルに維持されたときに前記スイッチ電圧の印加端と接地端との間に接続された放電トランジスタをオンするように前記放電回路を制御することを特徴とする請求項７に記載のスイッチング電源。
9. 前記ロジック回路は、前記出力トランジスタのオフ期間毎に、前記スイッチ電圧の印加端と接地端との間に接続された放電トランジスタを瞬時的にオンするように前記放電回路を制御することを特徴とする請求項７または８に記載のスイッチング電源。
10. 前記スイッチ出力段の過電流を検出して一周期毎に前記スイッチ出力段の強制停止と自己復帰を繰り返す過電流保護回路をさらに有し、前記ロジック回路は、所定の頻度で過電流保護が掛かると前記スイッチ出力段をヒカップ動作に移行することを特徴とする請求項４～９のいずれかに記載のスイッチング電源。
11. 出力トランジスタのオン／オフに応じてパルス駆動されるスイッチ電圧を整流及び平滑することにより出力電圧を生成するスイッチ出力段と、
    所定のスイッチング周波数でオン期間とオフ期間を周期的に繰り返すオン信号を生成する発振回路と、
    前記オン信号の前記オン期間を前記出力トランジスタの最大オン期間として設定するロジック回路と、
    を有し、
    前記発振回路は、前記出力トランジスタが前記最大オン期間に亘ってオンされても前記出力電圧が目標値から低下したときに前記オン信号の前記オフ期間をスキップすることを特徴とするスイッチング電源。
12. 前記出力電圧に応じた帰還電圧の入力を受けて誤差電圧を生成する誤差増幅回路と、
    前記オン信号に同期してスロープ電圧を生成するスロープ電圧生成回路と、
    前記誤差電圧と前記スロープ電圧とを比較してオフ信号を生成する比較回路と、
    オン／オフ制御信号に応じてスイッチ駆動信号を生成するドライバ回路と、
    をさらに有し、
    前記ロジック回路は、前記オン信号と前記オフ信号に応じて前記オン／オフ制御信号を生成することを特徴とする請求項１１に記載のスイッチング電源。
13. 前記発振回路は、前記帰還電圧が所定値よりも低いとき、または、前記誤差電圧が所定値よりも高いとき、若しくは、前記出力トランジスタがオンされてから所定時間が経過しても前記オフ信号の論理レベルが切り替わらないときに、前記オン信号の前記オフ期間をスキップすることを特徴とする請求項１２に記載のスイッチング電源。
14. 前記スロープ電圧生成回路は、前記オン信号の前記オフ期間がスキップされるときに前記スロープ電圧の傾きを調整することを特徴とする請求項１２または請求項１３に記載のスイッチング電源。
15. 前記スイッチ電圧にブートキャパシタの両端間電圧を足し合わせたブースト電圧を生成して前記ドライバ回路に供給するブートストラップ回路をさらに有することを特徴とする請求項１２～請求項１４のいずれか一項に記載のスイッチング電源。
16. 前記オン信号の前記オフ期間毎に前記スイッチ電圧を放電する放電回路をさらに有することを特徴とする請求項１５に記載のスイッチング電源。
17. 前記両端間電圧の低下を検出して異常信号を生成する異常検出回路をさらに有することを特徴とする請求項１５または請求項１６に記載のスイッチング電源。
18. 前記異常検出回路は、前記オン／オフ制御信号がオン時の論理レベルに切り替わってから前記スイッチ駆動信号がオン時の論理レベルに切り替わらないことを検出して前記異常信号を生成することを特徴とする請求項１７に記載のスイッチング電源。
19. 前記異常信号に応じて前記スイッチ電圧を放電する放電回路をさらに有することを特徴とする請求項１７または請求項１８に記載のスイッチング電源。
20. 前記スイッチ電圧を放電するときに前記ブートストラップ回路の基準電圧をこれよりも高い電圧に切り替えるセレクタをさらに有することを特徴とする請求項１９に記載のスイッチング電源。

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