JP2016009230A - 電圧レギュレータ - Google Patents

Abstract

【課題】回路安定化のための位相補償を複雑化することなく高いリップル除去比を確保可能とする。【解決手段】電流減算回路１０３は、バイアス回路１０４から供給されるバイアス電流と電圧制御電流源１０２の出力電流の差分に応じた電流を出力可能に構成される一方、トランジスタ駆動回路１０５は、電流減算回路１０３の出力電流を出力トランジスタ１の制御電圧に変換して出力トランジスタ１を動作制御するよう構成されており、それによって、入力リップル除去比の向上と共に、一定の出力電圧を得ることができるものとなっている。【選択図】図１

Description

本発明は、出力電圧を一定にする電圧レギュレータに係り、特に、動作特性の向上等を図ったものに関する。

この種の回路としては、例えば、低飽和出力のリニアレギュレータ回路等が種々提案されている（例えば、特許文献１等参照）。
図９には、特許文献１に開示されているリニアレギュレータ回路が示されており、以下、同図を参照しつつ、この従来回路について説明する。
このリニアレギュレータ回路は、誤差増幅器１１Ａ、とバッファ回路１２Ａと、出力トランジスタＴｒ１とを主たる構成要素として構成されたものとなっている。

すなわち、リニアレギュレータ回路は、出力トランジスタＴｒ１のドレインとグランドとの間に直列接続された抵抗器Ｒ１ａ，Ｒ２ａの相互の接続点に得られる出力電圧Ｖｏに対応したフィードバック電圧と基準電圧ｅ１とを比較する誤差増幅器１１Ａの出力信号が、バッファ回路１２Ａを介して出力トランジスタＴｒ１のゲートに印加され、出力トランジスタＴｒ１が出力電圧Ｖｏに応じて動作制御されるよう構成されたものとなっている。

かかる従来回路においては、出力電圧Ｖｏが低下して、フィードバック電圧が低下すると、誤差増幅器１１Ａの動作により出力トランジスタＴｒ１のゲート電圧が低下して、出力トランジスタＴｒ１のオン抵抗が減少し、出力電圧Ｖｏが引き上げられる。
また、出力電圧Ｖｏが上昇すると、誤差増幅器１１Ａの動作により、出力トランジスタＴｒ１のゲート電圧が上昇して、出力トランジスタＴｒ１のオン抵抗が増大し、出力電圧Ｖｏが引き下げられる。

基準電圧ｅ１は、出力トランジスタＴｒ１がオン抵抗の小さい領域で動作するよう設定されるものとなっている。
また、出力端子Ｔｏとグランドとの間に設けられている容量Ｃ１は、出力端子Ｔｏに接続される負荷による出力電圧Ｖｏの変動を抑圧するよう作用するものとなっている。

このように従来回路においては、出力電圧Ｖｏの変動が誤差増幅器１１Ａ及び容量Ｃ１により抑圧され、入力電圧Ｖｉからの電圧降下の小さな出力電圧Ｖｏが出力されるという動作特性を有する。
さらに、出力電圧Ｖｏの低周波数の変動は、誤差増幅器１１Ａの変動により抑圧され、高周波数の変動は容量Ｃ１により抑制されるものとなっている。

図１０には、特許文献１に開示された、上述の誤差増幅器１１Ａ及びバッファ回路１２Ａの具体的な回路構成例が示されており、以下、同図について説明する。
基準電圧ｅ１と抵抗器Ｒ１ａ，Ｒ２ａの相互の接続点に得られるフィードバック電圧は、差動増幅回路を構成する入力トランジスタＴｒ２，Ｔｒ３に入力される。
そして、トランジスタＴｒ２のドレイン電流に基づいてトランジスタＴｒ４，Ｔｒ５がカレントミラー動作をなすと共に、トランジスタＴｒ５のドレイン電流に基づいてトランジスタＴｒ６，Ｔｒ７がカレントミラー動作をなすようになっている。

また、トランジスタＴｒ３のドレイン電流に基づいてトランジスタＴｒ８，Ｔｒ９がカレントミラー動作をなすようになっている。
そして、トランジスタＴｒ７，Ｔｒ９のドレインがバッファ回路１２ＡのトランジスタＴｒ１０のゲートに接続されている。
トランジスタＴｒ１０には、ＰチャンネルＭＯＳトランジスタが用いられており、そのソースには定電流Ｉ３ａが供給され、ドレインはグランドに接続されている。

そして、トランジスタＴｒ１０のソースが出力トランジスタＴｒ１のゲートに接続されている。
また、出力端子ＴｏとトランジスタＴｒ４，Ｔｒ５のゲートとの間には、容量Ｃ４ａが接続されており、出力電圧Ｖｏの高周波の変動に対する誤差増幅器１１Ａの応答性が向上されるようになっている。

しかして、上述の従来回路においては、誤差増幅器１１Ａの出力端子と入力電圧Ｖｉが供給されるノードとの間に直列接続された容量Ｃ３ａ及び抵抗器Ｒ３ａにより、入力電圧Ｖｉの変動の高周波成分を、誤差増幅器１１Ａとバッファ回路１２Ａで構成されるフィードバックループに加えることで、入力電圧Ｖｉの変動に対する出力電圧Ｖｏの変動の比、すなわち、入力リップル除去比が高められるものとなっている。

特開２００７−２４９７１２号公報（第４−８頁、図１−図６）

しかしながら、図１０に示された回路における容量Ｃ４ａにより、リニアレギュレータ回路の動作を安定化させるため、上述のフィードバックループの位相補償を行っているが、先の容量Ｃ３ａ及び抵抗器Ｒ３ａがフィードバックループに入るため、新たなポール周波数とゼロ周波数が発生し、容量Ｃ４ａと容量Ｃ３ａと抵抗器Ｒ３ａの組み合わせで位相補償を行わなくてはならず、位相補償が複雑化してしまうという問題がある。

本発明は、上記実状に鑑みてなされたもので、回路安定化のための位相補償を複雑化することなく高いリップル除去比を確保可能な電圧レギュレータを提供するものである。

上記本発明の目的を達成するため、本発明に係る電圧レギュレータは、
外部からの電圧が印加される入力ノードと、安定化された電圧が出力される出力ノードとの間に、入出力電位差の最小値が最小飽和電圧となるメイントランジスタが設けられると共に、前記入力ノードに印加される入力電圧に応じたバイアス電流を出力するバイアス回路と、出力電圧の変動を検出する電圧検出回路が設けられ、前記電圧検出回路の出力段は、前記電圧検出回路の出力に応じて定電流を発生する電圧制御電流源に接続され、前記電圧制御電流源の出力段は、電流減算回路の入力段に接続され、前記電流減算回路の出力段は、前記メイントランジスタの動作を制御するトランジスタ駆動回路に接続され、
前記電流減算回路は、前記バイアス回路から供給される前記バイアス電流と前記電圧制御電流源の出力電流の差分に応じた電流を出力可能に構成され、
前記トランジスタ駆動回路は、前記電流減算回路の出力電流を前記メイントランジスタの制御電圧に変換して前記メイントランジスタの動作を制御するよう構成され、前記トランジスタ駆動回路による前記メイントランジスタの動作制御により一定の出力電圧を出力可能としてなるものである。

本発明によれば、出力電圧を安定化させるフィードバック回路に相当する電圧検出回路や電流減算回路において、電圧検出回路を出力ノードに接続する一方、電流減算回路のバイアス電流を、入力段に接続された定電流源から供給されるようにすることで、入力電圧の変動を受けにくく、そのため、入力リップル除去比が従来に比してより向上される。
また、フィードバック回路において、出力電圧の変動を電流変化の信号に変換し、その電流変化の信号をトランジスタ駆動回路において電圧信号に変換しているので、電圧検出回路からトランジスタ駆動回路へ至る経路において発生するポール周波数を高くすることができ、それ故、位相補償の複雑化を回避することができる。
また、バイアス回路がスタータの機能を果たすため、回路の確実な起動が可能となる。
さらに、電流減算回路にカレントミラー回路を用いることにより、回路に発生するポール周波数を高くすることができ、また、カレントミラー回路の構成によってフィードバックループの利得調整が可能となる。
またさらに、トランジスタ駆動回路を、抵抗成分を有する電流・電圧変換回路を用いた構成とすることにより、出力トランジスタの制御電圧を入力電圧の変動に関わらず一定に保持することができるので、入力電圧変動に対して一定の負荷電流を供給することができ、出力電圧の変動を抑圧して入力リップル除去比を高くすることが可能となる。
また、電圧検出回路において、差動増幅器を用い、その入力端子の一方に基準電圧を、他方に出力電圧に対応した電圧を、それぞれ印加する構成とすることで、基準電圧と差動増幅器とで出力電圧の検出を行うことから出力電圧の精度を確保することが可能となる。
さらに、電圧検出回路及び電圧制御電流源に、バンドギャップ回路を適用することで、先に述べたように出力電圧の変動を抑圧して高い入力リップル除去比を得ることができるという基本的な効果に加えて、温度変動に殆ど依存することがない安定した出力電圧を得ることができる電圧レギュレータを提供することが可能となる。

本発明の実施の形態の電圧レギュレータの基本回路構成例を示す回路図である。 図１に示された基本回路構成例の第１の具体回路構成例を示す回路図である。 図１に示された基本回路構成例の第２の具体回路構成例を示す回路図である。 図１に示された基本回路構成例の第３の具体回路構成例を示す回路図である。 第２及び第３の具体回路構成例における誤差増幅器及び電圧制御電流源の具体回路構成例を示す回路図である。 図１に示された基本回路構成例の第４の具体回路構成例を示す回路図である。 図１に示された基本回路構成例の第５の具体回路構成例を示す回路図である。 図１に示された基本回路構成例の第６の具体回路構成例を示す回路図である。 従来回路の基本回路構成例を示す構成図である。 図９に示された従来回路の具体的回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施例における電圧レギュレータの基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における電圧レギュレータは、電圧検出回路１０１と、電圧制御電流源１０２と、電流減算回路１０３と、バイアス回路１０４と、トランジスタ駆動回路１０５と、出力トランジスタ（図１においては「Ｍｐ１」と表記）１とを主たる構成要素として構成されたものとなっている。

電圧検出回路１０１は、出力ノードとしての出力端子４６における出力電圧ＶOUTの基準電圧に対する変動を検出し、その検出結果に応じた電圧を電圧制御電流源１０２へ出力するようになっているものである。
電圧制御電流源１０２は、電圧検出回路１０１の出力電圧に応じた電流を出力するよう構成されてなるもので、その出力段は電流減算回路１０３の入力段に接続されたものとなっている（詳細は後述）。
電流減算回路１０３は、バイアス回路１０４から供給される電流と電圧制御電流源１０２の出力電流との減算結果に比例した電流をトランジスタ駆動回路１０５へ供給するよう構成されてなるものである。
バイアス回路１０４は、入力電圧ＶINが印加される入力ノードとしての入力端子４５と電流減算回路１０３との間に接続されて、後述するように所定のバイアス電流を電流減算回路１０３へ供給するよう構成されたものである。

トランジスタ駆動回路１０５は、上述したように電流減算回路１０３から供給された電流を電圧に変換して、メイントランジスタとしての出力トランジスタ１のゲートへ印加するよう構成されてなるものである。
本発明の実施の形態において、出力トランジスタ１には、Ｐ型ＭＯＳトランジスタが用いられており、そのソースには、入力端子４５を介して入力電圧ＶINが印加されるようになっている一方、ドレインとグランドとの間には、出力コンデンサ（図１においては「ＣOUT」と表記）４１が直列接続されて設けられている。

次に、かかる構成における基本的動作について説明する。
入力電圧ＶINが印加されると、バイアス回路１０４からバイアス電流Ｉbias1が電流減算回路１０３へ供給開始される。このとき、出力電圧ＶOUTの電圧上昇が生じておらず、電圧制御電流源１０２には電流は流れていないとする。
電流減算回路１０３からバイアス電流Ｉbias1に比例した電流Ｉbias2が出力されてトランジスタ駆動回路１０５へ入力されて、出力トランジスタ１のゲートには、電流Ｉbias2に応じた電圧が印加される。

ゲート電圧の印加により、出力トランジスタ１が導通して出力電圧ＶOUTが上昇する。そして、入力電圧ＶINをさらに上昇させてゆき、それによって出力電圧ＶOUTが電圧検出回路１０１の基準電圧より高くなると、電圧検出回路１０１からは所定の電圧が出力され、それに応じて、電圧制御電流源１０２から電流ＩFBが出力されることとなる。
電圧制御電流源１０２にフィードバック電流ＩFBが流れると、電流減算回路１０３の出力電流は、下記する式１で表されるように、起動時の出力電流Ｉbias2より少なくなる。

Ｉbias2＝Ａ２×（Ｉbias1−ＩFB）・・・式１

ここで、Ａ２は、電流減算回路１０３の電流増幅率であり、Ｉbias1は、バイアス回路１０４から供給されるバイアス電流である。
この式１で表されるバイアス電流Ｉbias2により、トランジスタ駆動回路１０５は、出力トランジスタ１のゲート・ソース間電圧を低下させて出力トランジスタ１を飽和領域で動作せしめる電圧を、出力トランジスタ１へ出力することとなり、そのため、出力トランジスタ１に流れる電流は、一定電流に制限されることとなる。
かかる出力トランジスタ１の動作により、出力電圧ＶOUTは、電圧検出回路１０１において設定されている電圧で安定することとなる。
なお、出力トランジスタ１は、入力端子４５と出力端子４６の間の電位差（入出力電位差）の最小値が、最小飽和電圧となるものを用いると好適である。

出力端子４６に流れる電流により、出力電圧ＶOUTが、ΔＶOUT変動した際の制御動作は、まず、電圧検出回路１０１により変動電圧ΔＶOUTが検出されて、Ａ１倍増幅されて電圧制御電流源１０２へ出力される。
この場合の電圧検出回路１０１の出力電圧Ｖ１は、下記する式２により表される。

Ｖ１＝Ａ１×ΔＶOUT・・・式２

そして、電圧制御電流源１０２のコンダクタンスをＧ１とすると、フィードバック電流ＩFBの変化分ΔＩFBは、下記する式３で表される。

ΔＩFB＝Ｇ１×Ｖ１＝Ｇ１×Ａ１×ΔＶOUT・・・式３

また、電流減算回路１０３の出力のバイアス電流Ｉbias2の変化分ΔＩbias2は、式１に基づいて、下記する式４により表される。

ΔＩbias2＝Ａ２×（−ΔＩFB）＝−Ｇ１×Ａ１×Ａ２×ΔＶOUT・・・式４

トランジスタ駆動回路１０５のコンダクタンスをＧ２とすると、電流ΔＩbias2が流れることによってトランジスタ駆動回路１０５から出力される電圧ΔＶGは、下記する式５で表される。

ΔＶG＝ΔＩbias2／Ｇ２＝−（Ｇ１／Ｇ２）×Ａ１×Ａ２×ΔＶOUT・・・式５

そして、出力トランジスタ１のコンダクタンスをｇｍ１とすると、出力トランジスタ１のドレイン電流の変化分、すなわち、出力電流の変化分ΔＩOUTは、下記する式６により表される。

ΔＩOUT＝ｇｍ１×ΔＶG＝−ｇｍ１×（Ｇ１／Ｇ２）×Ａ１×Ａ２×ΔＶOUT・・・式６

したがって、この式６は、出力電圧ＶOUTがΔＶOUT変化した際の出力トランジスタ１から出力される出力電流の変化分を表すものである。
一般的に、出力端子４６に負荷ＲL（図示せず）が接続されると、出力電圧ＶOUTと出力電流ＩOUTの関係は、下記する式７で表されるものとなる。

ＶOUT＝ＩOUT×ＲL・・・式７

ここで、ＲLは負荷の抵抗値である。
負荷ＲLが小さくなった際に、出力電圧ＶOUTを一定にしようとすると、式７から出力電流ＩOUTを増やす必要があることが解る。負荷ＲLが小さくなった瞬間においては、負荷ＲLが小さくなる直前の出力電流ＩOUTが流れ続けているので、出力電圧ＶOUTがΔＶOUT低下することとなる。つまり、ΔＶOUTが負となって、電圧検出回路１０１からのフィードバックにより、出力トランジスタ１の出力電流ＩOUTが制御されて、式６に示されたようにΔＩOUTの電流が増える。

一方、負荷ＲLが大きくなった場合には、出力電圧ＶOUTを一定にしようとすると、出力電流は減らす必要がある。負荷ＲLが大きくなった瞬間においては、出力電圧ＶOUTは高くなる。つまり、ΔＶOUTが正となるので、電圧検出回路１０１からのフィードバックにより、出力トランジスタ１の出力電流ＩOUTは、式６に示されたΔＩOUTの電流減少となる。
このようにして、本発明の実施の形態における電圧レギュレータは一定電圧を出力する動作を実現するものとなっている。

次に、図１に示された基本回路構成例をより具体化した第１の具体回路構成例について図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第１の具体回路構成例は、特に、電流減算回路１０３と、トランジスタ駆動回路１０５の具体回路例を示したものである。
電流減算回路１０３は、減算用第１及び第２のＭＯＳトランジスタ（図２においては、それぞれ「Ｍｎ１」、「Ｍｎ２」と表記）２，３によるカレントミラー回路で構成されたものとなっている。

減算用第１及び第２のＭＯＳトランジスタ２，３には、Ｎ型ＭＯＳトランジスタが用いられており、各々のゲートは、相互に接続されると共に、第１のＭＯＳトランジスタ２のドレインと接続されたものとなっている。
また、減算用第１及び第２のＭＯＳトランジスタ２，３の各々のソースは、共にグランドに接続される一方、減算用第１のＭＯＳトランジスタ２のドレインは、電圧制御電流源１０２の出力段及びバイアス回路１０４の出力段に接続されたものとなっている。また、減算用第２のＭＯＳトランジスタ３のドレインは、トランジスタ駆動回路１０５を構成する第１の抵抗器（図２においては「Ｒ１」と表記）３１の一端に接続されると共に、出力トランジスタ１のゲートに接続されている。

トランジスタ駆動回路１０５は、第１の抵抗器３１を用いてなり、その一端は出力トランジスタ１のソースと共に、入力端子４５に接続される一方、他端は先に述べたように電圧制御電流源１０２の減算用第２のＭＯＳトランジスタ３のドレインと共に出力トランジスタ１のゲートに接続されたものとなっている。

次に、かかる構成における動作等について説明する。
まず、減算用第１のＭＯＳトランジスタ２のチャンネル長をＬ１、チャンネル幅をＷ１とし、また、減算用第２のＭＯＳトランジスタ３のチャンネル長をＬ２、チャンネル幅をＷ２とし、減算用第１のＭＯＳトランジスタ２のアスペクト比（Ｗ１／Ｌ１）に対する減算用第２のＭＯＳトランジスタ３のアスペクト比（Ｗ２／Ｌ２）の比率を表すサイズ比をｍとすると、ｍは、下記する式８で表される。

ｍ＝（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）・・・式８

減算用第１のＭＯＳトランジスタ２におけるカレントミラー回路の入力電流は、（Ｉbias2−ＩFB）となるので、減算用第１及び第２のＭＯＳトランジスタ２，３によるカレントミラー回路の出力電流Ｉbias2は、下記する式９で表される。

Ｉbias2＝ｍ×（Ｉbias1−ＩFB）・・・式９

このバイアス電流Ｉbias2は、トランジスタ駆動回路１０５の第１の抵抗器３１に流れることでゲート電圧に変換され、出力トランジスタ１のゲートへ印加されることで、出力トランジスタ１の動作が制御されるようになっている。

なお、図２に示された減算用第１及び第２のＭＯＳトランジスタ２，３により構成されたカレントミラー回路は、基本的な構成例であるが、この構成に限定される必要はなく、例えば、カスコード型などの他の構成のカレントミラー回路を適用しても良い。カスコード型などの出力抵抗が大きいカレントミラー回路を適用した場合には、ロードレギュレーション特性の向上が可能となる。
また、基本的な回路動作は、図１に示された回路構成例について説明した動作と同様であるので、ここでの再度の詳細な説明は省略することとする。

次に、図１に示された基本回路構成例をより具体化した第２の具体回路構成例について図３を参照しつつ説明する。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の具体回路構成例は、特に、電圧検出回路１０１の具体回路例を示したものである。

すなわち、電圧検出回路１０１は、差動増幅器（図３においては「ＡＭＰ」と表記）２０を用いて構成されたものとなっている。
差動増幅器２０は、非反転入力端子が出力端子４６に接続される一方、反転端子には、基準電圧Ｖref1が印加されるようになっている。そして、差動増幅器２０の出力端子は、電圧制御電流源１０２の入力段に接続されたものとなっている。

なお、この第２の具体回路構成例においては、位相補償のためのコンデンサ（図３においては「Ｃｃ」と表記）４２が出力トランジスタ１のゲートと出力端子４６との間に直列接続されて設けられている。かかるコンデンサ４２は、差動増幅器２０を用いると、フィードバックループの利得が大きくなり、出力電圧ＶOUTが安定しなくなる可能性があるため、位相補償を行い回路動作の安定性を確保するためのものである。

次に、かかる構成における動作について説明する。
差動増幅器２０の入力において、出力電圧ＶOUTの変動分ΔＶOUTが検出されるが、かかる変動分ΔＶOUTは、下記する式１０で表される。

ΔＶOUT＝ＶOUT−Ｖref1・・・式１０

差動増幅器２０の増幅率は、先に述べたようにＡ１であるので、式１０は、下記する式１１のように表すことができる。

Ａ１×ΔＶOUT＝Ａ１×（ＶOUT−Ｖref1）・・・式１１

すなわち、この第２の具体回路構成例においては、上述のように出力電圧ＶOUTの変動分ΔＶOUTが差動増幅器２０により増幅されるため、出力電圧が高い精度で確保されることとなる。
なお、上述の点を除けば、他の基本的な回路動作は、図１に示された回路構成例について説明した動作と同様であるので、ここでの再度の詳細な説明は省略することとする。

次に、図１に示された基本回路構成例をより具体化した第３の具体回路構成例について図４を参照しつつ説明する。
なお、図１乃至図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の具体回路構成例は、特に、次述するような構成の電圧検出回路１０１Ａを有する点が、先の図２に示された第２の具体回路構成例と異なるものである。

この電圧検出回路１０１Ａは、差動増幅器２０を用いて、出力電圧ＶOUTの分圧電圧を入力可能に構成されたものとなっている。
具体的には、まず、出力端子４６とグランドとの間に、出力端子４６側から第１の分圧抵抗器（図４においては「ＲA」と表記）３７、第２の分圧抵抗器（図４においては「ＲB」と表記）３８が直列接続されて設けられており、相互の接続点が、差動増幅器２０の非反転入力端子に接続されたものとなっている。
かかる構成においては、出力電圧ＶOUTの変動分ΔＶOUTが生ずると、差動増幅器２０の出力は、下記する式１２で表される値となる。

Ａ１×ΔＶOUT×ＲB／（ＲA＋ＲB）＝Ａ１×｛ＶOUT×ＲB／（ＲA＋ＲB）−Ｖref1｝・・・式１２

すなわち、この第３の具体回路構成例においては、上述のように出力電圧ＶOUTの変動分ΔＶOUTが増幅される点は、先の図３に示された第２の具体回路構成例と同一であり、その増幅度が異なるのみで、出力電圧が高い精度で確保されることとなる点は同一である。
なお、上述の点を除けば、他の基本的な回路動作は、図１に示された回路構成例について説明した動作と同様であるので、ここでの再度の詳細な説明は省略することとする。

次に、図３、図４に示された差動増幅器２０の具体回路構成例と電圧制御電流源１０２の具体回路構成例について図５を参照しつつ説明する。
差動増幅器２０は、増幅器用第１及び第２のＰ型ＭＯＳトランジスタ（図５においては、それぞれ「Ｍp11」、「Ｍp12」と表記）４，５と、増幅器用第１及び第２のＮ型ＭＯＳトランジスタ（図５においては、それぞれ「Ｍn11」、「Ｍn12」と表記）６，７と、定電流源９とを有して構成されたものとなっている。

増幅器用第１及び第２のＰ型ＭＯＳトランジスタ４，５は、各々のソースが相互に接続されて、その接続点と図示されない電源との間には、定電流源９が直列接続されて設けられるようになっている。
増幅器用第１のＰ型ＭＯＳトランジスタ４のゲートは，非反転入力端子として、増幅器用第２のＰ型ＭＯＳトランジスタ５のゲートは，反転入力端子として、それぞれ用いられるようになっており、増幅器用第１及び第２のＰ型ＭＯＳトランジスタ４，５は、差動増幅器２０の差動入力段を構成するものとなっている。

また、増幅器用第１及び第２のＮ型ＭＯＳトランジスタ６，７は、増幅器用第１及び第２のＰ型ＭＯＳトランジスタ４，５に対するカレントミラー負荷回路となっている。
すなわち、増幅器用第１及び第２のＮ型ＭＯＳトランジスタ６，７は、各々のゲートが相互に接続されると共に、増幅器用第１のＮ型ＭＯＳトランジスタ６のドレインと共に増幅器用第１のＰ型ＭＯＳトランジスタ４のドレインに接続されている。

また、増幅器用第２のＮ型ＭＯＳトランジスタ７のドレインは、増幅器用第２のＰ型ＭＯＳトランジスタ５のドレインに接続され、増幅器用第１及び第２のＮ型ＭＯＳトランジスタ６，７のソースは、共にグランドに接続されている。
一方、電圧制御電流源１０２は、電流源用Ｎ型ＭＯＳトランジスタ（図５においては「Ｍn21」と表記）８を用いて構成されたものとなっている。
すなわち、電流源用Ｎ型ＭＯＳトランジスタ８のドレインは電流減算回路１０３の減算用第１のＭＯＳトランジスタ２のソースに接続される一方（図３、図４参照）、電流源用Ｎ型ＭＯＳトランジスタ８のソースはグランドに接続されたものとなっている。

そして、電流源用Ｎ型ＭＯＳトランジスタ８のゲートには、先の増幅器用第２のＮ型ＭＯＳトランジスタ７のドレインが接続されている。
かかる電圧制御電流源１０２は、電流源用Ｎ型ＭＯＳトランジスタ８のトランスコンダクタにより、電流源用Ｎ型ＭＯＳトランジスタ８のゲート電圧を出力電流ＩFBに変換して出力するものとなっている。

次に、上記構成を、図４に示された回路に適用した場合の回路動作について説明する。
入力電圧ＶINが印加されて差動増幅器２０の非反転入力端子の電圧が、未だ基準電圧Ｖref1に達していない場合は、増幅器用第１のＰ型ＭＯＳトランジスタ４のドレイン電流が、増幅器用第２のＰ型ＭＯＳトランジスタ５のドレイン電流より大となるので、増幅器用第２のＮ型ＭＯＳトランジスタ７のドレイン電圧は、論理値Ｌｏｗに相当するレベルとなり、同時に、電圧制御電流源１０２の電流源用Ｎ型ＭＯＳトランジスタ８ゲートも論理値Ｌｏｗに相当するレベルとなるため、電流源用Ｎ型ＭＯＳトランジスタ８のドレイン電流ＩFBは流れない。

そのため、バイアス回路１０４のバイアス電流Ｉbias1が電流減算回路１０３のカレントミラー回路により折り返されて、トランジスタ駆動回路１０５のバイアス電流Ｉbias2として供給され、第１の抵抗器３１に生ずる電圧によって出力トランジスタ１はオン状態となり、入力電圧ＶINと出力電圧ＶOUTがほぼ等しくなる。

次いで、入力電圧ＶINがさらに高くなり、差動増幅器２０の非反転入力端子の電圧が基準電圧Ｖref1よりわずかに高くなると、増幅器用第２のＰ型ＭＯＳトランジスタ５のドレイン電流が、増幅器用第１のＰ型ＭＯＳトランジスタ４のドレイン電流よりも大となるので、増幅器用第２のＮ型ＭＯＳトランジスタ７のドレイン電圧が上昇して、電圧制御電流源１０２の電流源用Ｎ型ＭＯＳトランジスタ８にドレイン電流ＩFBが流れることとなる。

その結果、電流減算回路１０３からトランジスタ駆動回路１０５へのバイアス電流Ｉbias2は減り、第１の抵抗器３１の電圧は小さくなるため、出力トランジスタ１は飽和領域で動作して、差動増幅器２０の非反転入力端子と反転入力端子の電圧が等しくなるように制御され、出力電圧OUTは一定となる。

次に、入力電圧ＶINが変動した場合の出力電圧OUTの状態について説明する。
入力端子４５に接続されているのは、バイアス回路１０４とトランジスタ駆動回路１０５であり、他の回路は、電圧検出回路１０１は出力端子４６に接続され、電圧制御電流源１０２と電流減算回路１０３はグランドのみ接続されており、入力端子４５とは接続されていない。
入力電圧ＶINが変動した際、バイアス回路１０４のバイアス電流Ｉbias1は定電流源１０４ａから得られるものであるので、入力電圧ＶINが変動の影響を受けることは殆ど無い。

また、入力電圧ＶINが変動した直後にあっては、出力電圧ＶOUTは、出力コンデンサ４１の作用によって変動せず、電圧検出回路１０１の出力電圧、及び、電圧制御電流源１０２の出力電流ＩFBは変化しない。
そのため、電流減算回路１０３の出力電流Ｉbias2も入力電圧ＶINの変動の影響を殆ど受けず、トランジスタ駆動回路１０５の第１の抵抗器３１の電圧もあまり変化せず、出力トランジスタ１のゲート・ソース間電圧は、力電圧ＶINが変動してもほぼ一定となり、結局、出力電流ＩOUTは殆ど変化しない。

したがって、入力電圧ＶINが変動したときに出力端子４６における負荷抵抗が変化しなければ、出力電圧ＶOUTは、ほぼ一定に保たれることとなる。
つまり、本発明の実施の形態における回路は、入力電圧ＶINの変動に対する出力電圧ＶOUTの変動は僅かとなり、いわゆる入力リップル除去比を高くすることが可能となっている。

さらに、出力電圧ＶOUTのフィードバック制御の安定性は、次述するようになる。
電圧制御電流源１０２の電流源用Ｎ型ＭＯＳトランシスタ８のドレイン側から見た小信号抵抗は、減算用第１のＭＯＳトランジスタ２のトランスコンダクタンスｇｍｎ１の逆数１／ｇｍｎ１となり、ゲートやドレインの寄生容量で生ずるポール周波数は高くなる。

また、電流減算回路１０３の減算用第２のＭＯＳトランジスタ３のゲートの容量で生ずるポール周波数は、減算用第２のＭＯＳトランジスタ３のゲート側から見た小信号抵抗が、減算用第１のＭＯＳトランジスタ２のトランスコンダクタンスｇｍｎ１の逆数１／ｇｍｎ１となるので、減算用第１のＭＯＳトランジスタ２で発生するポール周波数と同じく高くなる。そうすると、出力トランジスタ１のゲート側から見た小信号抵抗が、第１の抵抗器３１と減算用第２のＭＯＳトランジスタ３の出力抵抗ｒｄｎ２の合成抵抗となる。そのため、出力トランジスタ１のドレイン側から見た小信号抵抗が出力負荷抵抗ＲL（図示せず）と出力トランジスタ１の出力抵抗ｒｄｎ１の合成となり、出力トランジスタ１のゲート及びドレインの寄生容量や出力コンデンサ４１とで発生するポール周波数が電圧レギュレータのフィードバックループのメインのポール周波数となりうるため、位相補償のコンデンサ４２を出力端子４６と出力トランジスタ１のゲートとの間に接続することで、出力電圧ＶOUTのフィードバック制御の安定性が確保される。

なお、出力コンデンサ４１の値や出力負荷抵抗ＲLの範囲、トランジスタ駆動回路１０５の第１抵抗器３１の値、電圧検出回路１０１などのフィードバックループの利得などによっては、位相補償のコンデンサ４２を必要としない場合も有り得る。
したがって、位相補償を複雑にすることなく、リップル除去比を高めることが可能となる。

次に、図１に示された基本回路構成例をより具体化した第４の具体回路構成例について図６を参照しつつ説明する。
なお、図１乃至図５に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この構成例は、特に、電圧検出回路１０１の他の具体回路構成例として、電圧検出回路１０１Ｂを示すと共に、電圧制御電流源１０２及びバイアス回路１０４の具体回路構成例を示したものである。

電圧検出回路１０１Ｂは、カレントミラー回路を構成する検出回路用第１及び第２のＰＮＰ型トランジスタ（図６においては、それぞれ「Ｑｐ２」、「Ｑｐ３」と表記）１２，１３を主たる構成要素として構成されたものとなっている。
すなわち、検出回路用第１及び第２のＰＮＰ型トランジスタ１２，１３は、各々のベースが相互に接続されると共に、検出回路用第１のＰＮＰ型トランジスタ１２のコレクタと接続されている。

検出回路用第２のＰＮＰ型トランジスタ１３のエミッタは、検出回路用第１の抵抗器（図６においては「Ｒ４」と表記）３４を介して検出回路用第１のＰＮＰ型トランジスタ１２のエミッタと接続され、その接続点は、出力端子４６と接続されている。
一方、検出回路用第１のＰＮＰ型トランジスタ１２のコレクタは、検出回路用第２の抵抗器（図６においては「Ｒ５」と表記）３５を介して、検出回路用第２のＰＮＰ型トランジスタ１３のコレクタは、検出回路用第３の抵抗器（図６においては「Ｒ６」と表記）３６を介して、共に検出回路用第３のＰＮＰ型トランジスタ（図６においては「Ｑｐ５」と表記）１５のエミッタに接続されている。

また、検出回路用第２のＰＮＰ型トランジスタ１３のコレクタは、電圧制御電流源１０２の入力段に接続されている。
そして、検出回路用第３のＰＮＰ型トランジスタ１５のベースとコレクタは、共にグランドに接続されたものとなっている。

電圧制御電流源１０２は、電流源用ＰＮＰ型トランジスタ（図６においては「Ｑｐ４」と表記）１４と、電流源用第１及び第２のＮ型ＭＯＳトランジスタ（図６においては、それぞれ「Ｍｎ３」、「Ｍｎ４」と表記）１６，１７を有して構成されたものとなっている。
電流源用ＰＮＰ型トランジスタ１４は、エミッタが出力端子４６に接続される一方、コレクタは、次述するようにカレントミラー回路を構成する電流源用第１のＮ型ＭＯＳトランジスタ１６のドレインに接続され、ベースは、先の検出回路用第２のＰＮＰ型トランジスタ１３のコレクタと接続されている。

電流源用第１及び第２のＮ型ＭＯＳトランジスタ１６，１７は、各々のゲートが相互に接続されると共に、電流源用第１のＮ型ＭＯＳトランジスタ１６のドレインと接続されている。
また、電流源用第１及び第２のＮ型ＭＯＳトランジスタ１６，１７は、各々のソースが共にグランドに接続される一方、電流源用第２のＮ型ＭＯＳトランジスタ１７のドレインは、電流減算回路１０３を構成する減算用第１のＭＯＳトランジスタ２のドレインに接続されている。かかる電流源用第１及び第２のＮ型ＭＯＳトランジスタ１６，１７により、電流源用カレントミラー回路が構成されたものとなっている。

バイアス回路１０４は、バイアス回路用ＰＮＰ型トランジスタ（図６においては「Ｑｐ１」）１１と、第２及び第３の抵抗器（図６においては、それぞれ「Ｒ２」、「Ｒ３」と表記）３２，３３を有して構成されたものとなっている。
第２の抵抗器３２は、その一端が入力端子４５に接続される一方、他端が第３の抵抗器３３の一端と接続され、第３の抵抗器３３の他端は、電流減算回路１０３を構成する減算用第１のＭＯＳトランジスタ２のドレインに接続されている。
また、バイアス回路用ＰＮＰ型トランジスタ１１は、そのコレクタがグランドに接続される一方、エミッタは、第２の抵抗器３２と第３の抵抗器３３の接続点に接続され、ベースは、第３の抵抗器３３と共に、減算用第１のＭＯＳトランジスタ２のドレインに接続されている。

次に、かかる構成における回路動作について説明する。
この構成例においては、電圧検出回路１０１Ｂと電圧制御電流源１０２は、バンドギャップ回路が構成されたものとなっており、検出回路用第１のＰＮＰ型トランジスタ１２と検出回路用第２のＰＮＰ型トランジスタ１３の面積比率を１対ｎとすると検出回路用第１の抵抗器３４に流れる電流ＩR4は、下記する式１３により表される値となる。なお、検出回路用第１の抵抗器３４の抵抗値をＲ４とする。

ＩR4＝ＶT×ｌｎ（ｎ）／Ｒ４・・・式１３

ここで、ＶTは熱電圧であり、下記する式１４により表される。

ＶT＝ｋ・Ｔ／ｑ・・・式１４

式１４において、ｋはボルツマン係数、Ｔは絶対温度、ｑは電荷量である。
検出回路用第３の抵抗器３６には、上述の電流ＩR4が流れるので、検出回路用第３の抵抗器３６に発生する電圧ＶR6は、下記する式１５により表される値となる。

ＶR6＝（Ｒ６／Ｒ４）×ＶT×ｌｎ（ｎ）・・・式１５

検出回路用第３の抵抗器３６の一方には、検出回路用第３のＰＮＰ型トランジスタ１５のベース・エミッタ間の電圧ＶBE5が生じ、他方には、出力電圧ＶOUTから電流源用ＰＮＰ型トランジスタ１４のベース・エミッタ間電圧ＶBE4分だけ下がった電圧が生じているため、これにより出力電圧ＶOUTは、下記する式１６のように表される。

ＶOUT＝ＶBE4＋ＶBE5＋ＶR6＝２・ＶBE＋（Ｒ６／Ｒ４）×ＶT×ｌｎ（ｎ）・・・式１６

しかして、この式１６で表された電圧が電圧レギュレータの設定電圧となる。
バイポーラトランジスタのベース・エミッタ間電圧ＶBEは、負の温度特性があり、熱電圧ＶTは正の温度特性となることから、式１６より、第４及び第６の抵抗器３４，３６、並びに、面積比ｎの値を調整することで、出力電圧OUTの温度特性の相殺が可能であることが理解できる。

次に、バイアス回路１０４においては、第３の抵抗器３３に生じる電圧は、バイアス回路用ＰＮＰ型トランジスタ１１のベース・エミッタ間電圧ＶBE1であるため、バイアス電流Ｉbias1は、下記する式１７で表される。

Ｉbias1＝ＶBE1／Ｒ３・・・式１７

ここで、Ｒ３は、第３の抵抗器３３の抵抗値である。
なお、第２の抵抗器３２に流れる電流ＩR2は、バイアス回路用ＰＮＰ型トランジスタ１１のエミッタに生じる電圧が、電圧ＶBE1と減算用第１のＭＯＳトランジスタ２のゲート・ソース間電圧ＶGSn1との和となるので、下記する式１８で表される値となる。

ＩR2＝（ＶIN−ＶBE1−ＶGSn1）／Ｒ３・・・式１８

また、バイアス回路用ＰＮＰ型トランジスタ１１のコレクタ電流は、（ＩR2−Ｉbias1）となる。
しかして、この構成例においては、電流減算回路１０３の動作により、バイアス回路１０４からの電流Ｉbias1から電圧制御電流源１０２のフィードバック電流ＩFBを差し引いた差分の電流に比例した電流Ｉbias2を、トランジスタ回路１０５に出力して、出力トランジスタ１を制御することで、出力電圧が電圧検出回路１０１Ｂで設定された電圧に一定に維持されることとなる。
電流減算回路１０３による制御による出力トランジスタ１の動作の詳細は、先に図１、図２で説明した通りであるので、ここでの再度の詳細な説明は省略する。

次に、図１に示された基本回路構成例をより具体化した第５の具体回路構成例について図７を参照しつつ説明する。
なお、図１乃至図６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この構成例は、特に、電圧検出回路１０１及び電圧制御電流源１０２の他の具体回路構成例として、電圧検出回路１０１Ｃ及び電圧制御電流源１０２Ａの具体回路構成例を示したもので、他の具体回路構成部分は、図６に示されたものと同一である。

電圧検出回路１０１Ｃは、検出回路用第１及び第２のＮＰＮ型トランジスタ（図７においては、それぞれ「Ｑｎ１」、「Ｑｎ２」と表記）２１，２２と、検出回路用第３のＮＰＮ型トランジスタ（図７においては「Ｑｎ４」と表記）２４を主たる構成要素として構成されたものとなっている。
検出回路用第１及び第２のＮＰＮ型トランジスタ２１，２２は、カレントミラー回路を構成するよう設けられたものとなっている。
すなわち、検出回路用第１及び第２のＮＰＮ型トランジスタ２１，２２は、各々のベースが相互に接続されると共に、検出回路用第１及び第２のＮＰＮ型トランジスタ２１のコレクタと接続されている。

また、検出回路用第１のＮＰＮ型トランジスタ２１のエミッタはグランドに接続される一方、検出回路用第２のＮＰＮ型トランジスタ２２のエミッタは、検出回路用第１の抵抗器３４を介してグランドに接続されている。
さらに、検出回路用第１のＮＰＮ型トランジスタ２１のコレクタは、検出回路用第２の抵抗器３５を介して、検出回路用第２のＮＰＮ型トランジスタ２２のコレクタは、検出回路用第３の抵抗器３６を介して、共に検出回路用第３のＮＰＮ型トランジスタ２４のエミッタに接続されると共に、検出回路用第２のＮＰＮ型トランジスタ２２のコレクタは、電圧制御電流源１０２Ａの入力段に後述するように接続されている。

検出回路用第３のＮＰＮ型トランジスタ２４は、コレクタが出力端子４６に接続されたものとなっている一方、ベースは、第１及び第２の分圧抵抗器３７，３８の相互の接続点に接続されたものとなっている。

電圧制御電流源１０２Ａは、電流源用ＮＰＮ型トランジスタ２３を用いて構成されたものとなっている。
すなわち、電流源用ＮＰＮ型トランジスタ２３は、コレクタが電流減算回路１０３の減算用第１のＭＯＳトランジスタ２のドレインに接続される一方、エミッタは、グランドに接続されている。
そして、電流源用ＮＰＮ型トランジスタ２３のベースには、先の検出回路用第２のＮＰＮ型トランジスタ２２のコレクタが接続されている。

次に、かかる構成における回路動作について説明する。
この構成例も、図６に示された構成例同様、電圧検出回路１０１Ｃと電圧制御電流源１０２Ａは、バンドギャップ回路の構成を用いたものとなっている。
第１及び第２の分圧抵抗器３７，３８による分圧電圧をＶABとすると、下記する式１９により表される。

ＶAB＝ＶOUT×ＲB／（ＲA＋ＲB）・・・式１９

ここで、ＲAは第１の分圧抵抗器３７の抵抗値、ＲBは第２の分圧抵抗器３８の抵抗値とする。
また、分圧電圧ＶABは、検出回路用第３のＮＰＮ型トランジスタ２４のベース・エミッタ間電圧ＶBE4と、検出回路用第３の抵抗器３６の電圧降下ＶR6と、電流源用ＮＰＮ型トランジスタ２３のベース・エミッタ間電圧ＶBE3とを加算した電圧として表すことができる（式２０参照）。

ＶAB＝ＶBE3＋ＶBE4＋ＶR6・・・式２０

検出回路用第３の抵抗器３６の電圧ＶR6は、検出回路用第３の抵抗器３６に流れる電流により発生する。また、検出回路用第１のＮＰＮ型トランジスタ２１と検出回路用第２のＮＰＮ型トランジスタ２２の面積比率を１対ｎとすると、検出回路用第１の抵抗器３４に流れる電流ＩR4は、下記する式２１により表される。

ＩR4＝ＶT×ｌｎ（ｎ）／Ｒ４・・・式２１

ここで、Ｒ４は、検出回路用第１の抵抗器３４の抵抗値であり、ＶTは熱電圧で、式１４に示した通りである。
検出回路用第３の抵抗器３６に流れる電流ＩR6は、電流ＩR4とほぼ同じであるので、検出回路用第３の抵抗器３６の電圧ＶR6は下記する式２２により表される。

ＶR6＝（Ｒ６／Ｒ４）×ＶT×ｌｎ（ｎ）・・・式２２

したがって、分圧電圧ＶABは、下記する式２３により表される。

ＶAB＝ＶBE3＋ＶBE4＋（Ｒ６／Ｒ４）×ＶT×ｌｎ（ｎ）＝２×ＶBE＋（Ｒ６／Ｒ４）×ＶT×ｌｎ（ｎ）・・・式２３

そのため、出力電圧ＶOUTは、下記する式２４により表すことができる。

ＶOUT＝（１＋ＲA/ＲB）×｛２×ＶBE＋（Ｒ６／Ｒ４）×ＶT×ｌｎ（ｎ）｝・・・式２４

この式は、式１６と同様であり、式１６で説明したように出力電圧ＶOUTの温度特性を相殺させることができることを意味するものである。
電圧制御電流源１０２Ａの電流源用ＮＰＮ型トランジスタ２３のコレクタからフィードバック電流ＩFBが流れ、電流減算回路１０３とトランジスタ駆動回路１０５、並びに、出力トランジスタ１の動作により、出力電圧ＶOUTは式２４で表される値に保持されることとなる、

次に、図１に示された基本回路構成例をより具体化した第６の具体回路構成例について図８を参照しつつ説明する。
なお、図１乃至図７に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この構成例は、特に、電圧検出回路１０１の他の具体回路構成例として、電圧検出回路１０１Ｄの具体回路構成例を示したもので、他の具体回路構成部分は、図６に示されたものと同一である。

電圧検出回路１０１Ｄは、検出回路用第１及び第２のＰＮＰ型トランジスタ１２，１３と、検出回路用第１及び第２のＮＰＮ型トランジスタ２１，２２を有して構成されたものとなっている。
この構成例も、先の図７の構成例同様、電圧検出回路１０１Ｄは、バンドギャップ回路を適用したものである。
以下、具体的に説明すれば、まず、検出回路用第１及び第２のＮＰＮ型トランジスタ２１，２２は、各々のベースが相互に接続されると共に、その接続点は、第１及び第２の分圧抵抗器３７，３８の相互の接続点に接続されている。

検出回路用第１のＮＰＮ型トランジスタ２１のエミッタは第４及び第５の抵抗器３４，３５を介してグランドに接続される一方、検出回路用第２のＮＰＮ型トランジスタ２２のエミッタは、第４及び第５の抵抗器３４，３５の相互の接続点に接続されている。

一方、検出回路用第１及び第２のＰＮＰ型トランジスタ１２，１３はカレントミラー回路を構成するように設けられている。
すなわち、検出回路用第１及び第２のＰＮＰ型トランジスタ１２，１３の各々のベースは相互に接続されると共に、検出回路用第１のＰＮＰ型トランジスタ１２のコレクタに接続されている。

また、検出回路用第１及び第２のＰＮＰ型トランジスタ１２，１３のエミッタは共に出力端子４６に接続される一方、検出回路用第１のＰＮＰ型トランジスタ１２のコレクタは、検出回路用第１のＮＰＮ型トランジスタ２１のコレクタに接続され、検出回路用第２のＰＮＰ型トランジスタ１３のコレクタは、検出回路用第２のＰＮＰ型トランジスタ１３のコレクタ及び電流源用ＰＮＰ型トランジスタ１４のベースに接続されている。

次に、かかる構成における回路動作について説明する。
電圧検出回路１０１Ｄにおける第１及び第２の分圧抵抗器３７，３８による分圧電圧をＶABは、図７に示された構成例と同様、先の式１９により表される。
電圧ＶABは、検出回路用第２のＮＰＮ型トランジスタ２２のベース・エミッタ電圧ＶBE2と、検出回路用第２の抵抗器３５の電圧ＶR5との和となるので、下記する式２５により表される。

ＶAB＝ＶBE2＋ＶR5・・・式２５

検出回路用第２の抵抗器３５に流れる電流ＩR5は、検出回路用第１の抵抗器３４に流れる電流ＩR4と、電流ＩR4が検出回路用第１及び第２のＰＮＰ型トランジスタ１２，１３により構成されたカレントミラー回路で折り返される電流との和となる。
検出回路用第１及び第２のＰＮＰ型トランジスタ１２，１３により構成されたカレントミラー回路の電流比を１対１とすると電流ＩR5は、下記する式２６により表される。

ＩR5＝２×ＩR4・・・式２６

検出回路用第１及び第２のＮＰＮ型トランジスタ２１，２２の面積比率を１対ｎとすると、検出回路用第１の抵抗器３４に流れる電流ＩR4は、先の図７に示された回路における電流ＩR4と同じになるので、電圧ＶABは、下記する式２７により表される。

ＶAB＝ＶBE2＋２（Ｒ５／Ｒ４）×ＶT×ｌｎ（ｎ）｝・・・式２７

ここで、ＶTは、熱電圧であり、式１４に示された通りである。
したがって、出力電圧ＶOUTは、下記する式２８により表される。

ＶOUT＝（１＋ＲA/ＲB）×｛ＶBE＋２（Ｒ５／Ｒ４）×ＶT×ｌｎ（ｎ）｝・・・式２８

この式も式１６と同様に、バイポーラトランジスタのベース・エミッタ間電圧ＶBEと熱電圧ＶTの温度特性から第４及び第５の抵抗器３４，３５の抵抗値、並びに、検出回路用第１及び第２のＮＰＮ型トランジスタ２１，２２の面積比率１対ｎを調整することで、出力電圧ＶOUTの温度特性を相殺させることができることを意味するものである。

そして、電圧制御電流源１０２から電流減算回路１０３を経由してトランジスタ駆動回路１０５により出力トランジスタ１が制御されて、出力電圧ＶOUTを一定とする動作は、先の図５に示された回路の動作説明と同様となるが、式２７で表される電圧ＶABが成立するように検出回路用第２のＮＰＮ型トランジスタ２２のコレクタ電圧の動作点が定まり、それに応じて電圧制御電流源１０２によりフィードバック電流ＩFBが出力されることとなる。

なお、図６乃至図８で説明した３種類のバンドギャップ回路を適応した構成例においても、入力リップル除去比を高めることになることや位相補償が複雑となるないことのなどの利点は、図４に示された電圧レギュレータに図５の具体回路を適用した場合の回路について説明したと同様である。

回路安定化のための位相補償を複雑化することなく高いリップル除去比を確保が所望される電圧レギュレータに適用できる。

１０１…電圧検出回路
１０２…電圧制御電流源
１０３…電流減算回路
１０４…バイアス回路
１０５…トランジスタ駆動回路

Claims (7)

1. 外部からの電圧が印加される入力ノードと、安定化された電圧が出力される出力ノードとの間に、入出力電位差の最小値が最小飽和電圧となるメイントランジスタが設けられると共に、前記入力ノードに印加される入力電圧に応じたバイアス電流を出力するバイアス回路と、出力電圧の変動を検出する電圧検出回路が設けられ、前記電圧検出回路の出力段は、前記電圧検出回路の出力に応じて定電流を発生する電圧制御電流源に接続され、前記電圧制御電流源の出力段は、電流減算回路の入力段に接続され、前記電流減算回路の出力段は、前記メイントランジスタの動作を制御するトランジスタ駆動回路に接続され、
   前記電流減算回路は、前記バイアス回路から供給される前記バイアス電流と前記電圧制御電流源の出力電流の差分に応じた電流を出力可能に構成され、
   前記トランジスタ駆動回路は、前記電流減算回路の出力電流を前記メイントランジスタの制御電圧に変換して前記メイントランジスタの動作を制御するよう構成され、前記トランジスタ駆動回路による前記メイントランジスタの動作制御により一定の出力電圧を出力可能としたことを特徴とする電圧レギュレータ。
2. 前記電流減算回路は、カレントミラー回路を有して構成される一方、前記トランジスタ駆動回路は、抵抗素子を用いた電流・電圧変換回路を用いてなることを特徴とする請求項１記載の電圧レギュレータ。
3. 前記電圧検出回路は、一方の入力端子に基準電圧が印加され、他方の入力端子に出力電圧が印加されるよう設けられた差動増幅器を用いてなることを特徴とする請求項１記載の電圧レギュレータ。
4. 前記電圧検出回路は、一方の入力端子に基準電圧が印加され、他方の入力端子に出力電圧の分圧電圧が印加されるよう設けられた差動増幅器を用いてなることを特徴とする請求項１記載の電圧レギュレータ。
5. 前記電圧検出回路は、検出回路用第１乃至第３のＰＮＰ型トランジスタを有し、前記検出回路用第１及び第２のＰＮＰ型トランジスタは、各々のベースが相互に接続されると共に、前記検出回路用第１のＰＮＰ型トランジスタのコレクタに接続され、前記検出回路用第１のＰＮＰ型トランジスタのエミッタは、前記出力ノードに接続され、前記検出回路用第２のＰＮＰ型トランジスタのエミッタは、検出回路用第１の抵抗器を介して前記出力ノードに接続され、
   前記検出回路用第１のＰＮＰ型トランジスタのコレクタは、検出回路用第２の抵抗器を介して、前記検出回路用第２のＰＮＰ型トランジスタのコレクタは、検出回路用第３の抵抗器を介して、共に前記検出回路用第３のＰＮＰ型トランジスタのエミッタに接続され、前記検出回路用第３のＰＮＰ型トランジスタのベース及びコレクタは、共にグランドに接続されてなる一方、
   前記電圧制御電流源は、電流源用ＰＮＰ型トランジスタと電流源用カレントミラー回路を有し、前記電流源用ＰＮＰ型トランジスタのベースは前記電圧検出回路の前記検出回路用第２のＰＮＰ型トランジスタのコレクタに接続され、エミッタは、前記出力ノードに接続される一方、コレクタは、前記電流源用カレントミラー回路の入力段に接続され、前記電流源用カレントミラー回路の出力段に、電圧制御電流を出力可能としてなることを特徴とする請求項１記載の電圧レギュレータ。
6. 前記電圧検出回路は、検出回路用第１乃至第３のＮＰＮ型トランジスタを有し、前記検出回路用第３のＮＰＮ型トランジスのベースは、前記出力ノードにおける出力電圧を分圧した分圧電圧が印加可能とされる一方、コレクタは前記出力ノードに接続され、エミッタは検出回路用第２の抵抗器を介して検出回路用第１のＮＰＮ型トランジスタのコレクタに接続されると共に、検出回路用第３の抵抗器を介して検出回路用第２のＮＰＮ型トランジスタのコレクタに接続され、
   前記検出回路用第１及び第２のＮＰＮ型トランジスタは、各々のベースが相互に接続されると共に、前記検出回路用第１のＮＰＮ型トランジスタのコレクタに接続され、前記検出回路用第１のＮＰＮ型トランジスタのエミッタはグランドに、前記検出回路用第２のＮＰＮ型トランジスタのエミッタは、検出回路用第３の抵抗器を介してグランドに、それぞれ接続されてなる一方、
   前記電圧制御電流源は、電流源用ＮＰＮ型トランジスタを有し、前記電流源用ＮＰＮ型トランジスタのベースは前記電圧検出回路の前記検出回路用第２のＮＰＮ型トランジスタのコレクタに接続され、エミッタは、グランドに接続される一方、コレクタに電圧制御電流を出力可能としてなることを特徴とする請求項１記載の電圧レギュレータ。
7. 前記電圧検出回路は、検出回路用第１及び第２のＰＮＰ型トランジスタと検出回路用第１及び第２のＮＰＮ型トランジスタを有し、
   前記検出回路用第１及び第２のＰＮＰ型トランジスタは、各々のベースが相互に接続されると共に、前記検出回路用第１のＰＮＰ型トランジスタのコレクタに接続され、前記検出回路用第１及び第２のＰＮＰ型トランジスタのエミッタは、共に前記出力ノードに接続される一方、
   前記検出回路用第１及び第２のＮＰＮ型トランジスタは、各々のベースが相互に接続されると共に、前記出力ノードにおける出力電圧を分圧した分圧電圧が印加可能とされ、前記検出回路用第１のＮＰＮ型トランジスタのコレクタは、前記検出回路用第１のＰＮＰ型トランジスタのコレクタに、前記検出回路用第２のＮＰＮ型トランジスタのコレクタは、前記検出回路用第２のＰＮＰ型トランジスタのコレクタに、それぞれ接続され、
   前記検出回路用第１のＮＰＮ型トランジスタのエミッタは、検出回路用第１及び第２の抵抗器を介してグランドに接続され、前記検出回路用第２のＮＰＮ型トランジスタのエミッタは、前記検出回路用第１及び第２の抵抗器の相互の接続点に接続されてなる一方、
   前記電圧制御電流源は、電流源用ＰＮＰ型トランジスタと電流源用カレントミラー回路を有し、前記電流源用ＰＮＰ型トランジスタのベースは前記電圧検出回路の前記検出回路用第２のＰＮＰ型トランジスタのコレクタに接続され、エミッタは、前記出力ノードに接続される一方、コレクタは、前記電流源用カレントミラー回路の入力段に接続され、前記電流源用カレントミラー回路の出力段に、電圧制御電流を出力可能としてなることを特徴とする請求項１記載の電圧レギュレータ。

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