KR101796769B1 - 캡리스 로우 드랍 아웃 레귤레이터 및 그 제어 회로 - Google Patents

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Abstract

출력 전압에 발생된 스파크를 상쇄시키도록 동작하는 LDO(Low Drop Out) 레귤레이터가 제공된다. 상기 LDO 레귤레이터는 출력 전압에 발생된 스파크를 상쇄시키기 위해 기준 전류를 증가 또는 감소시키는 메인 회로부, 상기 출력 전압 및 기설정된 기준 전압의 제1 비교 결과에 따라 제1 증폭기가 제1 트랜지스터를 턴 온 하고, 상기 제1 트랜지스터의 제1 전류를 상기 메인 회로부로 제공하여 상기 기준 전류를 증가 시키는 제1 동적 전류 소스부 및 상기 출력 전압 및 상기 기준 전압의 제2 비교 결과에 따라 제2 증폭기가 제2 트랜지스터를 턴 온 하고, 상기 제2 트랜지스터는 상기 메인 회로부로부터 제2 전류를 공급 받아 상기 기준 전류를 감소시키는 제2 동적 전류 소스부를 포함할 수 있다.

Description

캡리스 로우 드랍 아웃 레귤레이터 및 그 제어 회로{CAPACITORLESS LOW DROP OUT REGULATOR AND CONTROLLING CIRCUIT THEREFOR}
전압 제어 기술에 연관된다. 보다 구체적으로는, 캡리스 LDO(Low Drop Out) 레귤레이터와 그 제어 회로에 연관된다.
스마트 폰, 휴대폰, 랩 톱(lap top) 컴퓨터, 개인용 휴대 단말기 등과 같은 전자 기기들은 통신 및 멀티미디어 프로그램을 지원하기 위한 프로세싱 장치를 포함할 수 있다. 더하여, 프로세싱 장치가 동작하기 위해 하나 이상의 칩들이 임베딩(embedding)될 수 있다. LDO 레귤레이터는 하나 이상의 칩 각각에 대응하는 전력 도메인에서 회로들에 제공되는 전압을 조절하기 위하여 사용된다. 전자 기기들 내에서 수행되는 작업에 따라 다양한 주파수들에 걸쳐 가변하는 로드들이 위의 프로세싱 장치에 연결될 수 있다. LDO 레귤레이터는 전압 오버 슈팅(overshooting)이나 언더 슈팅(undershooting)과 같은 스파크 환경 내에서 전자 기기가 더욱 안정적으로 동작하도록 할 수 있다.
종래 방식으로는 출력 단자와 연결되는 커패시터 또는 저항과 같은 부가적인 회로를 추가하여 LDO 레귤레이터를 구현하는 방식이 존재한다. 다만, 위의 방식은 커패시터, 저항으로 인한 회로 면적이 추가되어 전체 회로의 복잡성을 증가시킨다는 한계가 존재한다.
일측에 따르면, 출력 전압에 발생된 스파크를 상쇄시키도록 동작하는 LDO(Low Drop Out) 레귤레이터가 제공된다. 상기 LDO 레귤레이터는 출력 전압에 발생된 스파크를 상쇄시키기 위해 기준 전류를 증가 또는 감소시키는 메인 회로부, 상기 출력 전압 및 기설정된 기준 전압의 제1 비교 결과에 따라 제1 증폭기가 제1 트랜지스터를 턴 온 하고, 상기 제1 트랜지스터의 제1 전류를 상기 메인 회로부로 제공하여 상기 기준 전류를 증가 시키는 제1 동적 전류 소스부 및 상기 출력 전압 및 상기 기준 전압의 제2 비교 결과에 따라 제2 증폭기가 제2 트랜지스터를 턴 온 하고, 상기 제2 트랜지스터는 상기 메인 회로부로부터 제2 전류를 공급 받아 상기 기준 전류를 감소시키는 제2 동적 전류 소스부를 포함할 수 있다.
일실시예에 따르면, 상기 제1 동적 전류 소스부는 상기 출력 전압이 상기 기준 전압보다 제1 임계치 이상인 경우에, 상기 제1 증폭기가 상기 제1 트랜지스터를 턴 온 하고, 상기 제1 트랜지스터의 상기 제1 전류를 상기 메인 회로부로 제공하여 상기 기준 전류를 증가시킬 수 있다.
다른 일실시예에 따르면, 상기 제2 동적 전류 소스부는 상기 출력 전압이 상기 기준 전압보다 제2 임계치 이하인 경우에, 상기 제2 증폭기가 상기 제2 트랜지스터를 턴 온 하고, 상기 제2 트랜지스터는 상기 메인 회로부로부터 상기 제2 전류를 공급 받아 상기 기준 전류를 감소시킬 수 있다.
또 다른 일실시예에 따르면, 상기 제1 동적 전류 소스부는 상기 제1 증폭기를 포함하고, 상기 제1 증폭기는 비반전 단자에 상기 기준 전압이 입력되고, 반전 단자에 상기 출력 전압이 입력될 수 있다. 더하여, 상기 제1 증폭기는 직렬로 연결된 상기 기준 전압 및 오프셋 전압이 상기 비반전 단자에 입력될 수 있다.
또 다른 일실시예에 따르면, 상기 제2 동적 전류 소스부는 상기 제2 증폭기를 포함하고, 상기 제2 증폭기는 비반전 단자에 상기 출력 전압이 입력되고, 반전 단자에 상기 기준 전압이 입력될 수 있다. 더하여, 상기 제2 증폭기는 직렬로 연결된 상기 출력 전압 및 오프셋 전압이 상기 비반전 단자에 입력될 수 있다. 또한, 상기 제2 동적 전류 소스부는 상기 제2 증폭기의 출력단에 연결되는 전류 미러 회로를 포함하고, 상기 제2 트랜지스터는 상기 전류 미러 회로 내의 제3 트랜지스터를 턴 온하고, 상기 제3 트랜지스터는 상기 메인 회로부로부터 제2 전류를 공급 받아 상기 기준 전류를 감소시킬 수 있다.
다른 일측에 따르면, LDO 레귤레이터의 동작을 제어하는 동적 전류원이 제공된다. 보다 구체적으로, 상기 동적 전류원은 상기 LDO 레귤레이터의 출력 전압 및 소정의 기준 전압의 차이에 따라 턴 온 되는 증폭기 및 상기 증폭기의 출력 전압에 따라 턴 온 되어 출력 전류를 제공하는 트랜지스터를 포함할 수 있다. 더하여, 상기 증폭기는 비반전 단자의 입력 전압을 입력 받는 제1 트랜지스터와 반전 단자의 입력 전압을 입력 받는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 소정의 외형비(aspect ratio)를 갖는 것을 특징으로 할 수 있다.
일실시예에 따르면, 상기 증폭기는 상기 소정의 외형비에 기초하여 크기 결정된 오프셋 전압을 상기 비반전 단자에 직렬로 연결할 수 있다.
다른 일실시예에 따르면, 상기 제1 트랜지스터의 드레인 단자 및 상기 제2 트랜지스터의 드레인 단자 각각은 적어도 두 개의 트랜지스터를 포함하는 전류 미러 회로의 출력 단자 각각에 연결될 수 있다. 더하여, 상기 제1 트랜지스터의 드레인 단자는 제3 PMOS 트랜지스터의 드레인 단자와 연결되고, 상기 제2 트랜지스터의 드레인 단자는 제4 PMOS 트랜지스터의 드레인 단자와 연결되고, 상기 제3 PMOS 트랜지스터 및 상기 제4 PMOS 트랜지스터는 상기 전류 미러 회로에 포함될 수 있다. 보다 구체적으로, 상기 증폭기는 상기 제2 트랜지스터의 드레인 단자와 연결되는 출력 단자를 포함할 수 있다.
또 다른 일실시예에 따르면, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 1 : 3 또는 3: 1로부터 소정 범위 이내의 외형비를 갖는 것을 특징으로 할 수 있다.
도 1은 일실시예에 따른 LDO 레귤레이터의 동작을 설명하기 위한 블록도이다.
도 2는 일실시예에 따른 LDO 레귤레이터의 회로를 설명하는 예시도이다.
도 3a, 도 3b 및 도 3c는 LDO 레귤레이터의 동작 모드에 따른 회로의 동작을 보다 구체적으로 설명하는 예시도이다.
도 4a 및 도 4b는 일실시예에 따른 LDO 레귤레이터 내에 포함되는 증폭기의 회로도를 나타낸다.
도 5a 및 도 5b는 일실시예에 따른 LDO 레귤레이터의 동적 전류 소스부의 동작을 보다 구체적으로 설명하는 그래프이다.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서 타켓 전압의 크기를 조절하는 LDO(Low Drop Out) 레귤레이터(regulator)의 다양한 회로 토폴로지와 그 동작 방법이 서술된다. 또한, 실시예들의 LDO 레귤레이터는 로드 전류를 갖는 다양한 형태의 서브 시스템에 적용될 수 있다. 구체적으로, 본 실시예에 상응하는 LDO 레귤레이터들은 부하에서 발생하는 오버 슈팅 또는 언더 슈팅과 같은 전압 문제들을 감소시키거나 제거할 수 있고, 시스템 레벨에서 적절한 크기의 전압을 일정하게 공급하도록 기여할 수 있다.
도 1은 일실시예에 따른 LDO 레귤레이터의 동작을 설명하기 위한 블록도이다.
도 1을 참조하면, LDO(Low Drop Out) 레귤레이터(100)의 블록도가 도시된다. 예시적으로, LDO 레귤레이터는 커패시터를 포함하지 않고 구현되는 캡리스(capacitorless) LDO 레귤레이터일 수 있다. LDO 레귤레이터(100)는 제1 동적 전류 소스부(110)(DCS: Dynamic Current Source), 제2 동적 전류 소스부(120), 메인 회로부(130) 및 제어 전압 생성부(140)를 포함할 수 있다.
메인 회로부(130)는 LDO 레귤레이터(100)의 출력 단자와 연결될 수 있다. 더하여, 상기 출력 단자의 출력 전압 또는 출력 전류에 스파크가 발생하는 경우에 메인 회로부(130)는 제1 동적 전류 소스부(110) 또는 제2 동적 전류 소스부(120)로부터 소정의 전류를 제공 받거나, 제공하는 방식으로 상기 스파크를 상쇄시킬 수 있다. 보다 구체적으로, 상기 스파크는 임계치 이상으로 전압 또는 전류의 크기가 증가하는 오버 슈팅(over shooting) 또는 임계치 이하로 전압 또는 전류의 크기가 감소하는 언더 슈팅(under shooting)을 포함할 수 있다.
제어 전압 생성부(140)는 메인 회로부(130)가 LDO 레귤레이터(100)의 출력 전압을 오버 슈팅 상태 또는 언더 슈팅 상태로 판단하기 위한 기준 전압을 공급할 수 있다. 보다 구체적으로, 메인 회로부(130)는 상기 출력 전압과 상기 기준 전압의 차이값에 기초하여 오버 슈팅 상태 또는 언더 슈팅 상태를 판단할 수 있다.
제1 동적 전류 소스부(110) 및 제2 동적 전류 소스부(120)는 가변적인 전류 크기를 제공하는 동적 전류원을 나타낼 수 있다. 보다 구체적으로, 제1 동적 전류 소스부(110) 및 제2 동적 전류 소스부(120)는 출력 전압의 스파크를 상쇄시키기 위해 전류를 공급하거나 공급 받는 역할을 수행할 수 있다.
보다 구체적으로, 제1 동적 전류 소스부(110) 및 제2 동적 전류 소스부(120)는 풀 업(pull up) 동적 전류원 및 풀 다운(pull down) 동적 전류원 중 어느 하나의 역할을 수행할 수 있다. 제1 동적 전류 소스부(110) 및 제2 동적 전류 소스부(120)는 적어도 하나의 연산 증폭기를 포함할 수 있다. 제1 동적 전류 소스부(110) 및 제2 동적 전류 소스부(120)는 상기 연산 증폭기의 반전 단자 및 비반전 단자에 입력되는 전압의 차이값에 따라 내부 전류원이 턴 온 되거나 턴 오프 되는 방식으로 동작할 수 있다. 제1 동적 전류 소스부(110) 및 제2 동적 전류 소스부(120)의 구체적인 구현에 대한 보다 자세한 설명은 이해에서 추가될 도면에서 함께 설명될 수 있다.
도 2는 일실시예에 따른 LDO 레귤레이터의 회로를 설명하는 예시도이다.
도 2를 참조하면, 제1 동적 전류 소스부(210), 제2 동적 전류 소스부(220), 메인 회로부(230) 및 제어 전압 생성부(240)를 포함하는 LDO 레귤레이터의 회로가 도시된다. 일실시예에 따르면, 제1 동적 전류 소스부(210)는 LDO 레귤레이터의 회로에서 풀 업 동적 전류원으로 동작할 수 있다. 예시적으로, 제1 동적 전류 소스부(210)는 증폭기 AMPH 및 트랜지스터 M4를 포함할 수 있다. 보다 구체적으로, 제1 동적 전류 소스부(210) 내의 증폭기 AMPH의 출력 단자는 트랜지스터 M4의 게이트(gate) 단자에 연결될 수 있다. 더하여, 증폭기 AMPH의 비반전 입력 단자로는 기준 전압 VREF가 입력될 수 있다. 기준 전압 VREF은 제어 전압 생성부(240)에 포함되는 트랜지스터 MC2의 게이트 단자 전압을 나타낼 수 있다. 또한, 증폭기 AMPH의 반전 입력 단자로는 출력 전압 VOUT이 입력될 수 있다. 보다 구체적으로, 출력 전압 VOUT은 LDO 레귤레이터가 부하(load) 또는 외부 기기에 제공하는 전압을 나타낼 수 있다.
제2 동적 전류 소스부(220)는 LDO 레귤레이터의 회로에서 풀 다운 동적 전류원으로 동작할 수 있다. 예시적으로, 제2 동적 전류 소스부(220)는 증폭기 AMPL 및 트랜지스터 M5, M6 및 M7을 포함할 수 있다. 보다 구체적으로, 제2 동적 전류 소스부(220) 내의 증폭기 AMPL의 출력 단자는 M7의 게이트 단자에 연결될 수 있다. 더하여, 트랜지스터 M7의 드레인(drain) 단자는 트랜지스터 M6의 드레인 단자와 연결될 수 있다. 트랜지스터 M6 및 M7은 게이트 단자가 공유되는 전류 미러 형태로 연결될 수 있다.
본 실시예에 따를 때, 정상 상태(steady state)에서는 증폭기 AMPH에 의해서 트랜지스터 M4가 턴 오프 되고, 또한 증폭기 AMPL에 의해서 트랜지스터 M7이 턴 오프 될 수 있다. 그에 따라, 출력 전압 VOUT의 크기를 결정하는 트랜지스터 M1의 게이트 전압은 전류원 IB2의 전류의 크기에 따라 결정될 수 있다.
다른 일실시예로서, LDO 레귤레이터의 출력 단자에 오버 슈팅이 발생한 경우를 가정하자. 이 경우에, 증폭기 AMPH는 트랜지스터 M4을 턴 온 할 수 있다. 다만, 증폭기 AMPL에 의해서 트랜지스터 M7은 턴 오프 된 상태를 유지할 수 있다. 그에 따라, 출력 전압 VOUT의 크기를 결정하는 트랜지스터 M1의 게이트 전압은 전류원 IB2의 전류와 트랜지스터 M4의 드레인 전류의 합에 따라 결정될 수 있다.
또 다른 일실시예로서, LDO 레귤레이터의 출력 단자에 언더 슈팅이 발생한 경우를 가정하자. 이 경우에, 증폭기 AMPL는 트랜지스터 M7을 턴 온 할 수 있다. 전류 거울 회로에 따라, 트랜지스터 M6에 흐르는 드레인 전류는 트랜지스터 M5에 흐르는 드레인 전류와 같아질 수 있다. 그에 따라, 출력 전압 VOUT의 크기를 결정하는 트랜지스터 M1의 게이트 전압은 전류원 IB2의 전류와 트랜지스터 M5의 드레인 전류의 차이값에 따라 결정될 수 있다.
도 2에서 설명하는 실시예는 본 발명의 이해를 돕기 위한 예시적 연결 관계일 뿐 다른 실시예의 범위를 제한하거나 한정하는 것은 아니다. 또한, 제1 동적 전류 소스부(210) 및 제2 동적 전류 소스부(220) 내의 포함되는 증폭기 AMPH 및 AMPL의 동작 및 구현에 관한 보다 자세한 설명은 아래에서 추가될 도면과 함께 기재될 것이다.
도 3a, 도 3b 및 도 3c는 LDO 레귤레이터의 동작 모드에 따른 회로의 동작을 보다 구체적으로 설명하는 예시도이다.
도 3a, 도 3b 및 도 3c를 참조하면, LDO 레귤레이터 회로 내에서 각각의 동작 모드에 따라 턴 온 된 부분이 실선으로 도시되고, 턴 오프 된 부분이 점선으로 도시된다. 도 3a는 정상 상태에서 동작하는 LDO 레귤레이터 회로를 나타낼 수 있다. 도 3a에서 도시된 것과 같이, 정상 상태에서는 LDO 레귤레이터 회로의 출력 전압 VOUT과 기준 전압 VREF이 동일한 값을 가질 수 있다. 그에 따라, 증폭기의 AMPH 및 AMPL의 출력 전압은 High 값을 가질 수 있다. 그에 따라, 트랜지스터 M4 및 M7는 턴 오프 된 상태로 유지될 수 있다. 따라서, 출력 전압 VOUT의 크기를 결정하는 트랜지스터 M1의 게이트 전압은 전류원 IB2의 전류에 의해 결정될 수 있다.
도 3b는 오버 슈팅 상태에서 동작하는 LDO 레귤레이터 회로를 나타낼 수 있다. 도 3b에서 도시된 것과 같이, LDO 레귤레이터의 출력 전압 VOUT에는 일시적으로 오버 슈팅이 발생할 수 있다. 출력 전압 VOUT의 오버 슈팅에 따라, 출력 전압 VOUT과 기준 전압 VREF에는 차이가 발생할 수 있다. 그에 따라, 출력 전압 VOUT이 반전 입력 단자로 연결되는 증폭기 AMPH의 경우에는, 증폭기 AMPH의 출력 전압이 Low로 변화될 것이고, 그에 따라 트랜지스터 M4가 턴 온 될 수 있다. 다만 출력 전압 VOUT이 비반전 입력 단자로 연결되는 증폭기 AMPL의 경우에는, 증폭기 AMPL의 출력 전압이 여전히 High로 유지될 것이고, 마찬가지로 트랜지스터 M7 역시도 턴 오프 상태를 유지할 것이다. 트랜지스터 M4에 흐르는 드레인 전류는 풀 업 전류로서 전류원 IB2의 전류와 합쳐질 수 있다. 풀 업 전류가 더해짐에 따라 출력 전압 VOUT의 크기가 빠르게 작아질 수 있다.
도 3c는 언더 슈팅 상태에서 동작하는 LDO 레귤레이터 회로를 나타낼 수 있다. 도 3c에서 도시된 것과 같이, LDO 레귤레이터의 출력 전압 VOUT에는 일시적으로 전압 값이 작아지는 언더 슈팅이 발생할 수 있다. 도 3b의 경우와 마찬가지로, 출력 전압 VOUT의 언더 슈팅에 따라, 출력 전압 VOUT과 기준 전압 VREF에는 차이가 발생할 수 있다. 출력 전압 VOUT이 비반전 입력 단자로 연결되는 증폭기 AMPL의 경우에는, 증폭기 AMPL의 출력 전압이 Low가 될 것이고, 트랜지스터 M7이 턴 온 될 수 있다. 더하여, 트랜지스터 M7의 드레인 전류가 트랜지스터 M6의 드레인 단자 및 소스 단자를 통하여 흐르게 될 것이다. 트랜지스터 M6가 턴 온 됨에 따라, 전류 거울 형태로 연결된 트랜지스터 M5도 턴 온 되고, 트랜지스터 M6의 드레인 전류와 동일한 크기의 전류가 흐르게 될 것이다. 그에 따라, 전류원 IB2의 전류의 일부가 풀 다운 전류로서 트랜지스터 M5를 통해 흐르게 되어, LDO 레귤레이터의 출력 전압 VOUT의 크기가 빠르게 증가할 수 있다.
도 4a 및 도 4b는 일실시예에 따른 LDO 레귤레이터 내에 포함되는 증폭기의 회로도를 나타낸다.
도 4a를 참조하면, LDO 레귤레이터 내에 포함되는 증폭기가 도시된다. 보다 구체적으로, 상기 증폭기는 LDO 레귤레이터 내의 동적 전류 소스부 내에 포함될 수 있다. 도 4a와 같이 증폭기의 출력 전압을 VO, 반전 입력 단자의 입력 전압을 VN, 비반전 입력 단자의 입력 전압을 VP라고 나타내자. 본 실시예에 따른 증폭기는 비반전 입력 단자에 의도적인 오프셋 전압(intentional offset voltage)가 추가될 수 있다. 오프셋 전압을 설정하기 위한 구체적인 회로 구현은 아래의 도 4b의 도면과 함께 이어서 설명한다.
도 4b에는 반전 입력 단자의 입력 전압 VN을 게이트 전압으로서 입력 받는 트랜지스터 MD3와 비반전 입력 단자의 입력 전압 VP를 게이트 전압으로서 입력 받는 트랜지스터 MD2가 도시된다. 본 실시예에 따른 증폭기의 내부에는 소정의 외형비(aspect ratio)를 갖는 두 개의 트랜지스터 MD2 및 MD3가 포함될 수 있다. 본 명세서 상에서 트랜지스터의 외형비는 소자의 설계 과정에 결정되는 특정 비율로, 구체적으로 MOSFET 채널의 너비(width)/길이(length) 값을 나타내는 의미로 이용될 수 있다.
일실시예로서, 제1 동적 전류 소스부에 포함되는 제1 증폭기는 K1 : 1의 외형비를 갖는 두 개의 트랜지스터를 포함할 수 있다. 그에 따라, 제1 증폭기의 비반전 입력 단자에는 제1 오프셋 전압 VOS1이 추가적으로 인가될 수 있다. 보다 구체적으로, 상기 제1 증폭기 내의 MD2 : MD3의 외형비가 K1 : 1로 정의 될 수 있다.
다른 일실시예로서, 제2 동적 전류 소스부에 포함되는 제2 증폭기는 K2 : 1의 외형비를 갖는 두 개의 트랜지스터를 포함할 수 있다. 그에 따라, 제2 증폭기의 비반전 입력 단자에는 제2 오프셋 전압 VOS2이 포함될 수 있다. 마찬가지로, 상기 제2 증폭기 내의 MD2 : MD3의 외형비가 K2 : 1로 정의 될 수 있다.
예시적으로, 위의 K1 및 K2는 2 이상 3 이하의 값을 가질 수 있다. 보다 구체적으로, K1 및 K2는 3을 중심으로 소정의 오차 범위를 갖는 값을 나타낼 수 있다.
앞서 기재한 도 2에서 도시된 LDO 레귤레이터는 적어도 두 개의 동적 전류 소스부를 포함할 수 있다. 구체적으로, LDO 레귤레이터는 풀 업 전류 소스부 및 풀 다운 전류 소스부를 포함할 수 있다. 본 실시예에 따를 때, 풀 업 전류 소스부 및 풀 다운 전류 소스부는 서로 상이한 오프셋 전압을 포함할 수 있다. 또한, 풀 업 전류 소스부 및 풀 다운 전류 소스부 내에 포함되는 트랜지스터 들의 외형비 또한 상이한 값을 갖도록 구현될 수 있다.
도 5a 및 도 5b는 일실시예에 따른 LDO 레귤레이터의 동적 전류 소스부의 동작을 보다 구체적으로 설명하는 그래프이다.
도 5a를 참조하면, 제1 증폭기 AMPH와 트랜지스터 M4를 포함하는 제1 동적 전류 소스부와 제2 증폭기 AMPL와 트랜지스터 M5, M6 및 M7를 포함하는 제2 동적 전류 소스부가 도시된다. 예시적으로, 제1 동적 전류 소스부는 풀 업 전류 IPU를 제공하고, 제1 증폭기 AMPH는 제1 오브셋 전압 VOS1을 포함할 수 있다. 더하여, 제2 동적 전류 소스부는 풀 다운 전류 IPD를 제공하고, 제2 증폭기 AMPL는 제2 오프셋 전압 VOS2를 포함할 수 있다.
도 5b는 도 5a에서 도시된 동적 전류 소스부의 구체적 동작을 설명하기 위한 그래프이다. 그래프의 X 축은 시간(second)을 나타내고, 각각의 Y 축은 전류 I(Ampere) 및 전압 V(Voltage)을 각각 나타낼 수 있다. LDO 레귤레이터의 출력 전압 VOUT 그래프를 참조하면, 기준 전압 VREF와의 차이가 제1 임계값인 VOS1이상으로 증가하는 오버 슈팅 상태가 존재한다. 그와 같은 경우에 출력 전압 VOUT과 기준 전압 VREF의 차이에 따라 제1 증폭기 AMPH의 출력 전압 VOH는 Low 값을 출력하게 될 것이다. 그에 따라, 트랜지스터 M4가 턴 온 되어 순간적으로 풀 업 전류 IPU를 흘려 보내게 될 것이다. 그에 따라, 출력 전압 VOUT의 오버 슈팅이 상쇄될 수 있다.
또한, 출력 전압 VOUT 그래프에는, 기준 전압 VREF와의 차이가 제2 임계값인 VOS2이하로 감소하는 언더 슈팅 상태가 존재한다. 그와 같은 경우에 출력 전압 VOUT과 기준 전압 VREF의 차이에 따라 제2 증폭기 AMPL의 출력 전압 VOL은 Low 값을 출력하게 될 것이다. 그에 따라, 트랜지스터 M7이 턴 온 되어 전류 미러 형태로 연결된 트랜지스터 M5로 풀 다운 전류 IPD가 흐르게 될 것이다. 그에 따라, 출력 전압 VOUT의 언더 슈팅이 상쇄될 수 있다.
본 실시예에 따른 LDO 레귤레이터는 증폭기 내부에 존재하는 트랜지스터들의 외형비를 이용하여 동적 전류 소스부의 턴 온 또는 턴 오프를 결정하는 오프셋 전압을 제공할 수 있다. 구현되는 회로 소자의 스펙에 대응하여 상기 외형비를 달리 설계하고, 다양한 오프셋 전압을 갖는 동적 전류 소스부를 구현할 수 있다. 그에 따라, 추가적인 커패시터나 저항 회로 없이도 다양한 전압 조건에서 풀 업 전류 또는 풀 다운 전류를 제공하는 LDO 레귤레이터를 구현하는 효과를 기대할 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

Claims (14)

  1. LDO(Low Drop Out) 레귤레이터의 출력 전압에 발생된 스파크를 상쇄시키기 위해 기준 전류를 증가 또는 감소시키는 메인 회로부;
    상기 출력 전압 및 기설정된 기준 전압의 제1 비교 결과에 따라 제1 증폭기가 제1 트랜지스터를 턴 온 하고, 상기 제1 트랜지스터의 제1 전류를 상기 메인 회로부로 제공하여 상기 기준 전류를 증가 시키는 제1 동적 전류 소스부; 및
    상기 출력 전압 및 상기 기준 전압의 제2 비교 결과에 따라 제2 증폭기가 제2 트랜지스터를 턴 온 하고, 상기 제2 트랜지스터는 상기 메인 회로부로부터 제2 전류를 공급 받아 상기 기준 전류를 감소시키는 제2 동적 전류 소스부
    를 포함하는 LDO 레귤레이터.
  2. 제1항에 있어서,
    상기 제1 동적 전류 소스부는 상기 출력 전압이 상기 기준 전압보다 제1 임계치 이상인 경우에, 상기 제1 증폭기가 상기 제1 트랜지스터를 턴 온 하고, 상기 제1 트랜지스터의 상기 제1 전류를 상기 메인 회로부로 제공하여 상기 기준 전류를 증가 시키는 LDO 레귤레이터.
  3. 제1항에 있어서,
    상기 제2 동적 전류 소스부는 상기 출력 전압이 상기 기준 전압보다 제2 임계치 이하인 경우에, 상기 제2 증폭기가 상기 제2 트랜지스터를 턴 온 하고, 상기 제2 트랜지스터는 상기 메인 회로부로부터 상기 제2 전류를 공급 받아 상기 기준 전류를 감소시키는 LDO 레귤레이터.
  4. 제1항에 있어서,
    상기 제1 동적 전류 소스부는 상기 제1 증폭기를 포함하고, 상기 제1 증폭기는 비반전 단자에 상기 기준 전압이 입력되고, 반전 단자에 상기 출력 전압이 입력되는 LDO 레귤레이터.
  5. 제4항에 있어서,
    상기 제1 증폭기는 직렬로 연결된 상기 기준 전압 및 오프셋 전압이 상기 비반전 단자에 입력되는 LDO 레귤레이터.
  6. 제1항에 있어서,
    상기 제2 동적 전류 소스부는 상기 제2 증폭기를 포함하고, 상기 제2 증폭기는 비반전 단자에 상기 출력 전압이 입력되고, 반전 단자에 상기 기준 전압이 입력되는 LDO 레귤레이터.
  7. 제6항에 있어서,
    상기 제2 증폭기는 직렬로 연결된 상기 출력 전압 및 오프셋 전압이 상기 비반전 단자에 입력되는 LDO 레귤레이터.
  8. 제6항에 있어서,
    상기 제2 동적 전류 소스부는 상기 제2 증폭기의 출력단에 연결되는 전류 미러 회로를 포함하고, 상기 제2 트랜지스터는 상기 전류 미러 회로 내의 제3 트랜지스터를 턴 온하고, 상기 제3 트랜지스터는 상기 메인 회로부로부터 제2 전류를 공급 받아 상기 기준 전류를 감소시키는 LDO 레귤레이터.
  9. LDO 레귤레이터의 동작을 제어하는 동적 전류원에 있어서,
    상기 LDO 레귤레이터의 출력 전압 및 소정의 기준 전압의 차이에 따라 턴 온 되는 증폭기; 및
    상기 증폭기의 출력 전압에 따라 턴 온 되어 출력 전류를 제공하는 트랜지스터
    를 포함하고,
    상기 증폭기는 비반전 단자의 입력 전압을 입력 받는 제1 트랜지스터와 반전 단자의 입력 전압을 입력 받는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 소정의 외형비(aspect ratio)를 갖는 것을 특징으로 하는 동적 전류원.
  10. 제9항에 있어서,
    상기 증폭기는 상기 소정의 외형비에 기초하여 크기 결정된 오프셋 전압을 상기 비반전 단자에 직렬로 연결하는 동적 전류원.
  11. 제9항에 있어서,
    상기 제1 트랜지스터의 드레인 단자 및 상기 제2 트랜지스터의 드레인 단자 각각은 적어도 두 개의 트랜지스터를 포함하는 전류 미러 회로의 출력 단자 각각에 연결되는 동적 전류원.
  12. 제11항에 있어서,
    상기 제1 트랜지스터의 드레인 단자는 제3 PMOS 트랜지스터의 드레인 단자와 연결되고, 상기 제2 트랜지스터의 드레인 단자는 제4 PMOS 트랜지스터의 드레인 단자와 연결되고, 상기 제3 PMOS 트랜지스터 및 상기 제4 PMOS 트랜지스터는 상기 전류 미러 회로에 포함되는 동적 전류원.
  13. 제11항에 있어서,
    상기 증폭기는 상기 제2 트랜지스터의 드레인 단자와 연결되는 출력 단자를 포함하는 동적 전류원.
  14. 제9항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 1 : 3 또는 3: 1로부터 소정 범위 이내의 외형비를 갖는 것을 특징으로 하는 동적 전류원.
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