WO2020090551A1

WO2020090551A1 - リニア電源回路

Info

Publication number: WO2020090551A1
Application number: PCT/JP2019/041354
Authority: WO
Inventors: 勲田古部; 雄平山口; 幸啓渡邊; 慎吾橋口
Original assignee: ローム株式会社
Priority date: 2018-10-31
Filing date: 2019-10-21
Publication date: 2020-05-07
Also published as: DE112019005412T5; CN112912814B; KR20210083271A; US11550349B2; JP7295881B2; JPWO2020090551A1; CN112912814A; US20210382510A1

Abstract

リニア電源回路は、入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、前記出力トランジスタを駆動するドライバと、前記出力端から出力される出力電流に関する情報を前記ドライバにフィードバックするフィードバック部と、を備える。前記ドライバは、前記出力電圧に基づく電圧と基準電圧との差、及び、前記情報に基づいて前記出力トランジスタを駆動する。

Description

リニア電源回路

　本発明は、リニア電源回路に関する。

　ＬＤＯ［low　drop　out］などのリニア電源回路は様々なデバイスの電源手段として用いられている。

　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００３－８４８４３号公報

　特許文献１で提案されているリニアレギュレータでは、調整出力電圧（リニアレギュレータの出力電圧）に関する情報を増幅器にフィードバックするため、当該増幅器の各所で位相遅れが発生する。そのため、特許文献１で提案されているリニアレギュレータでは、所望の周波数特性を得ることが困難であり、出力コンデンサによる位相補償を補完する位相補償回路の追加、出力コンデンサの大型化等の対策が必要になる。

　本発明は、上記の状況に鑑み、所望の周波数特性を容易に得ることができるリニア電源回路を提供することを目的とする。

　上記目的を達成するために、本発明に係るリニア電源回路は、入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、前記出力トランジスタを駆動するドライバと、前記出力端から出力される出力電流に関する情報を前記ドライバにフィードバックするフィードバック部と、を備え、前記ドライバは、前記出力電圧に基づく電圧と基準電圧との差、及び、前記情報に基づいて前記出力トランジスタを駆動する構成（第１の構成）とする。

　また、上記第１の構成であるリニア電源回路において、前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器を備え、前記フィードバック部は、前記差動増幅器の出力から前記出力端までの第１経路の第１所定位置に前記情報をフィードバックする構成（第２の構成）であってもよい。

　また、上記第２の構成であるリニア電源回路において、前記ドライバは、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、をさらに備え、前記フィードバック部は、前記電流増幅器に前記情報をフィードバックする構成（第３の構成）であってもよい。

　また、上記第３の構成であるリニア電源回路において、前記フィードバック部は、前記電流増幅器の入力から前記出力端までの第２経路の第２所定位置から前記情報を取得し、前記第２所定位置は前記第１所定位置よりも前記出力端側に位置する構成（第４の構成）であってもよい。

　また、上記第４の構成であるリニア電源回路において、前記電流増幅器は、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とをそれぞれ複数備え、いずれかの前記電流シンク型カレントミラー回路の入力側が前記第１所定位置であり、前記フィードバック部は、前記情報に応じた電流を前記第１所定位置から引き抜き、前記フィードバック部によって前記第１所定位置から引き抜かれる電流と、入力側が前記第１所定位置である前記電流シンク型カレントミラー回路によって前記第１所定位置から引き抜かれる電流との合成電流の最大値は、前記変換器の出力に依存しない構成（第５の構成）であってもよい。

　また、上記第５の構成であるリニア電源回路において、位相補償を行う位相補償部をさらに備え、前記位相補償部は、前記第１所定位置から前記第２所定位置までの間以外に位置する構成（第６の構成）であってもよい。

　また、上記第２～第６いずれかの構成であるリニア電源回路において、前記ドライバは、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される容量をさらに備え、前記差動増幅器の電源電圧が前記出力電圧に基づく電圧である構成（第７の構成）であってもよい。

　また、上記第３～第６いずれかの構成であるリニア電源回路において、前記ドライバは、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される容量をさらに備え、前記差動増幅器の電源電圧が前記出力電圧に基づく電圧であり、前記変換器の電源電圧が前記出力電圧に基づく電圧であり、前記電流増幅器の電源電圧が定電圧である構成（第８の構成）であってもよい。

　また、上記第３～第６いずれかの構成であるリニア電源回路において、前記ドライバは、前記差動増幅器の出力が一端に印加され前記出力電圧に基づく電圧が他端に印加される容量をさらに備え、前記差動増幅器の電源電圧が第１定電圧であり、前記電流増幅器の電源電圧が第２定電圧である、又は、前記差動増幅器の電源電圧及び前記電流増幅器の電源電圧が前記入力電圧である、のいずれかである構成（第９の構成）であってもよい。

　また、上記第８又は第９の構成であるリニア電源回路において、前記差動増幅器の耐圧は、前記電流増幅器の耐圧より低い構成（第１０の構成）であってもよい。

　また、上記第８～第１０いずれかの構成であるリニア電源回路において、前記差動増幅器のゲインは、前記電流増幅器のゲインより小さい構成（第１１の構成）であってもよい。

　また、上記第１の構成であるリニア電源回路において、前記ドライバの出力段がプッシュプル形式である構成（第１２の構成）であってもよい。

　また、上記第１～第１２いずれかの構成であるリニア電源回路において、前記フィードバック部は、前記情報を前記ドライバに電流の負帰還させる構成（第１３の構成）であってもよい。

　また、本発明に係る車両は、上記第１～第１３いずれかの構成であるリニア電源回路を備える構成（第１４の構成）とする。

　本発明によれば、リニア電源回路において所望の周波数特性を容易に得ることができる。

一実施形態に係るリニア電源回路の構成を示す図図１に示すリニア電源回路の第１構成例を示す図電流増幅器及びフィードバック部の一構成例を示す図フィードバック部の他の配置例を示す図フィードバック部のさらに他の配置例を示す図図１に示すリニア電源回路の第２構成例を示す図電流増幅器の他の構成例を示す図車両の外観図電源ＩＣとマイクロコンピュータとの接続状態を示す図リニア電源回路の変形例を示す図リニア電源回路の他の変形例を示す図

＜１．一実施形態＞
　図１は、一実施形態に係るリニア電源回路の構成を示す図である。図１に示すリニア電源回路は、入力端Ｔ１と、出力端Ｔ２と、出力トランジスタ１と、ドライバ２と、フィードバック部３と、基準電圧生成部４と、抵抗５及び６と、を備える。

　図１に示すリニア電源回路には出力コンデンサ７及び負荷８が外付けされる。具体的には、出力コンデンサ７及び負荷８が外付けで出力端Ｔ２に並列接続される。図１に示すリニア電源回路は、入力電圧ＶＩＮを降圧して出力電圧ＶＯＵＴを生成し、出力電圧ＶＯＵＴを負荷８に供給する。

　出力トランジスタ１は、入力電圧ＶＩＮが印加される入力端Ｔ１と出力電圧ＶＯＵＴが印加される出力端Ｔ２との間に設けられる。

　ドライバ２は、出力トランジスタ１を駆動する。具体的には、ドライバ２は、出力トランジスタ１のゲートにゲート信号Ｇ１を供給して出力トランジスタ１を駆動する。出力トランジスタ１の導通度（裏を返せばオン抵抗値）はゲート信号Ｇ１によって制御される。なお、図１に示す構成では、出力トランジスタ１として、ＰＭＯＳＦＥＴ［P-channel　type　MOSFET］が用いられている。従って、ゲート信号Ｇ１が低いほど、出力トランジスタ１の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。逆に、ゲート信号Ｇ１が高いほど、出力トランジスタ１の導通度が低くなり、出力電圧ＶＯＵＴが低下する。ただし、出力トランジスタ１としては、ＰＭＯＳＦＥＴに代えて、ＮＭＯＳＦＥＴを用いてもよいし、バイポーラトランジスタを用いてもよい。

　フィードバック部３は、出力端Ｔ２から出力される出力電流ＩＯＵＴに関する情報ＩＮＦ１をドライバ２に電流の負帰還する。

　基準電圧生成部４は基準電圧ＶＲＥＦを生成する。抵抗５及び６は、出力電圧ＶＯＵＴの分圧である帰還電圧ＶＦＢを生成する。ただし、出力電圧ＶＯＵＴがドライバ２の入力ダイナミックレンジに収まっていれば、抵抗５及び６を設けずに出力電圧ＶＯＵＴそのものを帰還電圧ＶＦＢとして用い、出力電圧ＶＯＵＴをドライバ２に直接入力しても構わない。

　ドライバ２の非反転入力端（＋）に帰還電圧ＶＦＢが印加され、ドライバ２の反転入力端（－）に基準電圧ＶＲＥＦが印加される。ドライバ２は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分値ΔＶ（＝ＶＦＢ－ＶＲＥＦ）、及び、情報ＩＮＦ１に基づいて出力トランジスタ１を駆動する。ドライバ２は、差分値ΔＶが大きいほどゲート信号Ｇ１を高くし、逆に、差分値ΔＶが小さいほどゲート信号Ｇ１を低くする。さらに、ドライバ２は、情報ＩＮＦ１に基づき、出力電流ＩＯＵＴが大きいほどゲート信号Ｇ１を高くし、逆に、出力電流ＩＯＵＴが小さいほどゲート信号Ｇ１を低くする。

　図１に示すリニア電源回路によると、フィードバック部３が情報ＩＮＦ１を取得した箇所からフィードバック部３が情報ＩＮＦ１をフィードバックした箇所までの位相特性が周波数特性に及ぼす影響をフィードバック量によって調整できるので、所望の周波数特性を容易に得ることができる。

＜２．第１構成例＞
　図２は、図１に示すリニア電源回路の第１構成例を示す図である。図２において図１と同一の部分には同一の符号を付し詳細な説明を省略する。

　本構成例では、ドライバ２は、差動増幅器２１と、容量２２と、ＰＭＯＳＦＥＴ２３と、電流増幅器２４と、ＰＭＯＳＦＥＴ２５と、を備える。

　差動増幅器２１は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差に応じた電圧を出力する。差動増幅器２１の電源電圧は出力電圧ＶＯＵＴである。すなわち、差動増幅器２１は、出力電圧ＶＯＵＴとグランド電位との間の電圧で駆動する。なお、差動増幅器２１の電源電圧として、出力電圧ＶＯＵＴの代わりに、出力電圧ＶＯＵＴより低い電圧であって出力電圧ＶＯＵＴに依存する電圧を用いてもよい。

　差動増幅器２１の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１の小型化を図ることができる。

　容量２２の一端に差動増幅器２１の出力が印加され、容量２２の他端にグランド電位が印加される。

　ＰＭＯＳＦＥＴ２３のソースに出力電圧ＶＯＵＴが印加され、ＰＭＯＳＦＥＴ２３のゲートに差動増幅器２１の出力に基づく電圧（差動増幅器２１と容量２２との接続ノード電圧）が印加される。ＰＭＯＳＦＥＴ２３は、差動増幅器２１の出力に基づく電圧を電流に変換してドレインから出力する。差動増幅器２１と容量２２との接続ノードが高周波帯域でグランド接地になるため、ドライバ２の高速応答を実現することができる。

　電流増幅器２４は、ＰＭＯＳＦＥＴ２３のドレインから出力される電流Ｉａを電流増幅する。電流増幅器２４の電源電圧は定電圧ＶＲＥＧである。すなわち、電流増幅器２４は、定電圧ＶＲＥＧとグランド電位との間の電圧で駆動する。

　フィードバック部３は、差動増幅器２１の出力から出力端Ｔ２までの第１経路の第１所定位置に情報ＩＮＦ１をフィードバックする。図２に示す構成例では、フィードバック部３は、電流増幅器２４に情報ＩＮＦ１をフィードバックする。したがって、電流増幅器２４は、ＰＭＯＳＦＥＴ２３のドレインから出力される電流Ｉａ、及び、情報ＩＮＦ１に基づく電流Ｉｂを出力する。

　ＰＭＯＳＦＥＴ２５は、出力トランジスタ１とともにカレントミラー回路を構成している。ＰＭＯＳＦＥＴ２５は、電流増幅器２４から出力される電流Ｉｂを電圧に変換して出力トランジスタ１のゲートに供給する。

　図３は、電流増幅器２４及びフィードバック部３の一構成例を示す図である。電流増幅器２４は、電流シンク型カレントミラー回路ＣＭ＿１、ＣＭ＿２、・・・、及びＣＭ＿ｎと、電流ソース型カレントミラー回路ＣＭ＿３、・・・、及びＣＭ＿ｎ－１（ただしＣＭ＿ｎ－１は図３において不図示）と、を備える。電流シンク型カレントミラー回路ＣＭ＿１及び定電流Ｉ１を流す定電流源ＣＳ１と電流シンク型カレントミラー回路ＣＭ＿ｎとの間において電流増幅器２４の入力から出力に向かって、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とが交互に配置される。各カレントミラー回路で発生するポールをできるだけ低帯域に寄らないようにするために、各カレントミラー回路のミラー比（入力側トランジスタのサイズに対する出力側トランジスタのサイズ）は５以下であることが好ましい。

　フィードバック部３として機能するＮＭＯＳＦＥＴ３１は、差動増幅器２１の入力から出力端Ｔ２までの第２経路の第２所定位置から情報ＩＮＦ１を取得する。なお、第２所定位置は上記の第１所定位置よりも出力端Ｔ２側に位置する。図３に示す構成例では、ＮＭＯＳＦＥＴ３１はカレントミラー回路ＣＭ＿ｎから情報ＩＮＦ１を取得する。本例では、情報ＩＮＦ１は、電流Ｉｂに関する情報である。ＰＭＯＳＦＥＴ２５及び出力トランジスタ１によって構成されるカレントミラー回路は、電流Ｉｂに応じた出力電流ＩＯＵＴを生成しているので、情報ＩＮＦ１は、出力電流ＩＯＵＴに関する情報である。ＮＭＯＳＦＥＴ３１は、情報ＩＮＦ１を電流シンク型カレントミラー回路ＣＭ＿１と定電流源ＣＳ１との接続ノードにフィードバックする。

　図２及び図３の構成例において、差動増幅器２１及びＰＭＯＳＦＥＴ２３によって構成されるトランスコンダクタンスアンプのトランスコンダクタンスをｇｍとし、電流増幅器２４のゲインをＡとし、フィードバック部３による電流帰還率をＫとする。ＰＭＯＳＦＥＴ２５及び出力トランジスタ１によって構成されるカレントミラー回路のミラー比は１としている。なお、電流帰還率Ｋはカレントミラー回路ＣＭ＿ｎの出力側トランジスタとＮＭＯＳＦＥＴ３１とのサイズ比によって定まる。さらに、帰還電圧ＶＦＢの変動をΔＶＦＢとし、出力電流ＩＯＵＴの変動をΔＩＯＵＴとすると、上記トランスコンダクタンスアンプと電流増幅器２４との接続ノードにおいて下記（１）式が成り立つ。
　Ａ（ｇｍΔＶＦＢ－ＫΔＩＯＵＴ）＝ＩＯＵＴ　　・・・（１）

　上記（１）式を変形すると、次のようになる。

　すなわち、ゲインＡが電流帰還率Ｋに対して十分大きければ、帰還電圧ＶＦＢの変動ΔＶＦＢが電流増幅器２４及び出力トランジスタ１の位相特性に影響されずに、リニア電源回路の出力に伝わる。出力電流ＩＯＵＴの変動ΔＩＯＵＴと、出力コンデンサ７及び負荷８によって構成される並列回路のインピーダンスとの積が出力電圧ＶＯＵＴの変動ΔＶＯＵＴになるため、出力コンデンサ７及び負荷８によって構成される並列回路のポールのみで位相補償を完結することができ、出力コンデンサ７の小型化を図ることができる。

　上記の説明では、ゲインＡを電流帰還率Ｋに対して十分大きくすることで、カレントミラー回路ＣＭ＿１の位相特性を除く電流増幅器２４の位相特性がリニア電源回路の周波数特性に及ぼす影響を完全に無くしている。しかしながら、上記の説明とは異なり、電流増幅器２４のゲインＡをある程度小さくすることで、カレントミラー回路ＣＭ＿１の位相特性を除く電流増幅器２４の位相特性がリニア電源回路の周波数特性に影響を及ぼすことを不完全に抑制するようにしてもよい。

　図３に示す電流増幅器２４及びフィードバック部３は、リニア電源回路の過電流保護回路としても機能する。

　図３では、電流シンク型カレントミラー回路ＣＭ＿２の入力側が上記の第１所定位置である。以下、上記の第１所定位置を接続ノードｎ１と称す。

　フィードバック部３は、情報ＩＮＦ１に応じた電流Ｉｘを接続ノードｎ１から引き抜く。電流シンク型カレントミラー回路ＣＭ＿２は、電流シンク型カレントミラー回路ＣＭ＿２の入力側トランジスタのドレイン電流である電流Ｉｙを接続ノードｎ１から引き抜く。

　電流Ｉａが零であるとき、電流Ｉｘと電流Ｉｙとの合成電流は最大となる。電流Ｉｘと電流Ｉｙとの合成電流の最大値は電流Ｉ１と等しい。つまり、下記（２）式が成り立つ。
　Ｉｘ＋Ｉｙ≦Ｉ１　・・・（２）

　そして、電流Ｉｘ及び電流Ｉｙのいずれも電流Ｉｂに略比例するので、　上記（２）式、次のようになる。
　Ｉｂ≦Ｉ１／Ｃ　　（Ｃは定数）

　したがって、負荷の状態によって電流Ｉｂが増大しようとしても、電流Ｉｂの増大には制限がかかる。すなわち、電流Ｉｂに対して過電流保護がかかる。

　上記の第１所定位置は図３に示す位置よりも出力端Ｔ２側に位置してもよい。例えば、図４に示す構成例のようにＮＭＯＳＦＥＴ３１が情報ＩＮＦ１をカレントミラー回路ＣＭ＿３とカレントミラー回路ＣＭ＿４（図４において不図示）との接続ノードにフィードバックしてもよい。なお、図４に示す構成例では、カレントミラー回路ＣＭ＿２及びＣＭ＿３の位相特性がリニア電源回路の周波数特性に及ぼす影響を電流帰還によって抑制することはできない点に留意して、リニア電源回路の周波数特性を設計するとよい。図４に示す構成例も図３に示す構成例と同様にリニア電源回路の過電流保護回路としても機能する。

　上記の第２所定位置は図３に示す位置よりも電流増幅器２４の入力側に位置してもよい。例えば、図５に示す構成例のようにＮＭＯＳＦＥＴ３１が情報ＩＮＦ１をカレントミラー回路ＣＭ＿ｎ－２から取得してもよい。なお、図５に示す構成例では、カレントミラー回路ＣＭ＿ｎ－１及びＣＭ＿ｎの位相特性がリニア電源回路の周波数特性に及ぼす影響を電流帰還によって抑制することはできない点に留意して、リニア電源回路の周波数特性を設計するとよい。図５に示す構成例も図３に示す構成例と同様にリニア電源回路の過電流保護回路としても機能する。

　なお、位相補償を行う位相補償部をリニア電源回路が備える場合、上記の第１所定位置から上記の第２所定位置までの間以外に位相補償部を設けるとよい。このような配置により、位相補償部は電流帰還の影響を受けずに所望の位相補償を行うことができる。

＜３．第２構成例＞
　図６Ａは、図１に示すリニア電源回路の第２構成例を示す図である。図６Ａにおいて図１及び図２と同一の部分には同一の符号を付し詳細な説明を省略する。

　本構成例では、ドライバ２は、差動増幅器２１’と、容量２２’と、ＮＭＯＳＦＥＴ２３’と、電流増幅器２４と、ＰＭＯＳＦＥＴ２５と、を備える。

　差動増幅器２１’は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差に応じた電圧を出力する。差動増幅器２１’の電源電圧は第１定電圧ＶＲＥＧ１である。すなわち、差動増幅器２１’は、第１定電圧ＶＲＥＧ１とグランド電位との間の電圧で駆動する。

　差動増幅器２１’の耐圧は、電流増幅器２４の耐圧より低い。また差動増幅器２１’のゲインは、電流増幅器２４のゲインより小さい。これにより、差動増幅器２１’の小型化を図ることができる。

　容量２２’の一端に差動増幅器２１’の出力が印加され、容量２２’の他端に出力電圧ＶＯＵＴが印加される。なお、出力電圧ＶＯＵＴの代わりに、出力電圧ＶＯＵＴに依存する電圧を容量２２の他端に印加してもよい。

　ＮＭＯＳＦＥＴ２３’のソースにグランド電位が印加され、ＮＭＯＳＦＥＴ２３’のゲートに差動増幅器２１’の出力に基づく電圧（差動増幅器２１’と容量２２’との接続ノード電圧）が印加される。ＮＭＯＳＦＥＴ２３’は、差動増幅器２１’の出力に基づく電圧を電流に変換してドレインから出力する。差動増幅器２１’と容量２２’との接続ノードが高周波帯域で出力電圧ＶＯＵＴ接地になるため、ドライバ２の高速応答を実現することができる。

　電流増幅器２４は、ＮＭＯＳＦＥＴ２３’のドレインから出力される電流Ｉａを電流増幅する。電流増幅器２４の電源電圧は第２定電圧ＶＲＥＧ２である。すなわち、電流増幅器２４は、第２定電圧ＶＲＥＧ２とグランド電位との間の電圧で駆動する。第１定電圧ＶＲＥＧ１と第２定電圧ＶＲＥＧ２とは同一の値であってもよく、互いに異なる値であってもよい。本構成例では、電流増幅器２４からＮＭＯＳＦＥＴ２３’に向かって電流Ｉａが流れるので、電流増幅器２４を例えば図６Ｂに示す回路構成にすればよい。

　図１に示すリニア電源回路の第２構成例は、図１に示すリニア電源回路の第１構成例と同様の効果を奏する。また、図１に示すリニア電源回路の第２構成例は、出力電圧ＶＯＵＴの設定値が低い場合でも差動増幅器２１’の動作を確保することができる。なお、低電圧を入力電圧ＶＩＮとして用いる場合は、第１定電圧ＶＲＥＧ１の代わりに入力電圧ＶＩＮを差動増幅器２１’の電源電圧として用い、第２定電圧ＶＲＥＧ２の代わりに入力電圧ＶＩＮを電流増幅器２４の電源電圧として用いてもよい。

＜４．用途＞
　図７Ａは、車両Ｘの外観図である。本構成例の車両Ｘは、不図示のバッテリから出力される電圧の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置は、図示の便宜上、実際とは異なる場合がある。

　電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

　電子機器Ｘ１２は、ＨＩＤ［high　intensity　discharged　lamp］やＤＲＬ［daytime　running　lamp］などの点消灯制御を行うランプコントロールユニットである。

　電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

　電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock　brake　system］制御、ＥＰＳ［electric　power　steering］制御、電子サスペンション制御など）を行う制動ユニットである。

　電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

　電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

　電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic　toll　collection　system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

　電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

　なお、先に説明したリニア電源回路は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

　図７Ｂは、電源ＩＣ（半導体集積回路装置）９とマイクロコンピュータ（負荷）８との接続状態を示す図である。電源ＩＣ（半導体集積回路装置）９の外部ピンＰ１とマイクロコンピュータ（負荷）８の外部ピンＰ２とが互いに接続されている。外部ピンＰ１は出力電圧ＶＯＵＴを外部出力するためのピンであり、外部ピンＰ２は電源電圧を外部から入力するためのピンである。

　外部ピンＰ１及び外部ピンＰ２には、電源ＩＣ（半導体集積回路装置）９及びマイクロコンピュータ（負荷）８の外付け部品である出力コンデンサ７が接続される。電源ＩＣ（半導体集積回路装置）９が先に説明したリニア電源回路を備える半導体集積回路装置である場合、出力コンデンサ７の静電容量を例えば１００ｎＦ程度まで小さくすることができる。

　一方、電源ＩＣ（半導体集積回路装置）９が従来のリニア電源回路を備える半導体集積回路装置である場合、出力コンデンサ７の静電容量を例えば１μＦ程度にする必要があり、その上マイクロコンピュータ（負荷）８の外付け部品として、出力コンデンサ７とは別に１００ｎＦ程度のコンデンサを外部ピンＰ１及び外部ピンＰ２に接続する必要がある。

　したがって、電源ＩＣ（半導体集積回路装置）９を先に説明したリニア電源回路を備える半導体集積回路装置にすることで、マイクロコンピュータ（負荷）８の電源に関する設計が容易になる。

＜変形例＞
　上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

　上述した第１構成例及び第２構成例は、出力トランジスタ１がカレントミラー回路の一部である構成であったが、例えば図８～図９に示すようにドライバ２の出力段がプッシュプル形式であってもよい。図８に示す構成では、フィードバック部３が出力電流ＩＯＵＴに応じた電圧Ｖ３をドライバ２の出力Ｖ２にフィードバックする。これにより、出力トランジスタ１の寄生容量に起因する低帯域のポールの発生を抑制することができる。図９に示す構成では、ＰＭＯＳＦＥＴ３Ａと抵抗３ＢとＮＭＯＳＦＥＴ３Ｃとによってフィードバック部３が構成され、出力トランジスタ１とともにカレントミラー回路を構成するＰＭＯＳＦＥＴ３Ａから出力される電流に比例する電圧によってＮＭＯＳＦＥＴ３Ｃのドレイン電流が定まる。そして、ドライバ２の出力段の第２トランジスタ（ドライバ２の出力端子とグランド電位との間に設けられるトランジスタ）のゲートからＮＭＯＳＦＥＴ３Ｃのドレイン電流が引き抜かれる。これにより、出力トランジスタ１の寄生容量に起因する低帯域のポールの発生を抑制することができる。図９に示す構成では、フィードバック部３が出力電流ＩＯＵＴに関する情報をドライバ２の出力段にフィードバックしたが、ドライバ２の入力端子から出力段までの間に出力電流ＩＯＵＴに関する情報をフィードバックしてもよい。

　　１　出力トランジスタ
　　２　ドライバ
　　３　フィードバック部
　　２１、２１’　差動増幅器
　　２２、２２’　容量
　　２３　ＰＭＯＳＦＥＴ（変換器の一例）
　　２３’　ＮＭＯＳＦＥＴ（変換器の他の例）
　　２４　電流増幅器
　　Ｘ　車両

Claims

　入力電圧が印加される入力端と出力電圧が印加される出力端との間に設けられた出力トランジスタと、
　前記出力トランジスタを駆動するドライバと、
　前記出力端から出力される出力電流に関する情報を前記ドライバにフィードバックするフィードバック部と、
　を備え、
　前記ドライバは、前記出力電圧に基づく電圧と基準電圧との差、及び、前記情報に基づいて前記出力トランジスタを駆動する、リニア電源回路。
　前記ドライバは、前記出力電圧に基づく電圧と前記基準電圧との差に応じた電圧を出力する差動増幅器を備え、
　前記フィードバック部は、前記差動増幅器の出力から前記出力端までの第１経路の第１所定位置に前記情報をフィードバックする、請求項１に記載のリニア電源回路。
　前記ドライバは、前記差動増幅器の出力に基づく電圧を電流に変換して出力する変換器と、前記変換器の出力を電流増幅する電流増幅器と、をさらに備え、
　前記フィードバック部は、前記電流増幅器に前記情報をフィードバックする、請求項２に記載のリニア電源回路。
　前記フィードバック部は、前記電流増幅器の入力から前記出力端までの第２経路の第２所定位置から前記情報を取得し、
　前記第２所定位置は前記第１所定位置よりも前記出力端側に位置する、請求項３に記載のリニア電源回路。
　前記電流増幅器は、電流シンク型カレントミラー回路と電流ソース型カレントミラー回路とをそれぞれ複数備え、
　いずれかの前記電流シンク型カレントミラー回路の入力側が前記第１所定位置であり、
　前記フィードバック部は、前記情報に応じた電流を前記第１所定位置から引き抜き、
　前記フィードバック部によって前記第１所定位置から引き抜かれる電流と、入力側が前記第１所定位置である前記電流シンク型カレントミラー回路によって前記第１所定位置から引き抜かれる電流との合成電流の最大値は、前記変換器の出力に依存しない、請求項４に記載のリニア電源回路。
　位相補償を行う位相補償部をさらに備え、
　前記位相補償部は、前記第１所定位置から前記第２所定位置までの間以外に位置する、請求項４又は請求項５に記載のリニア電源回路。
　前記ドライバは、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される容量をさらに備え、
　前記差動増幅器の電源電圧が前記出力電圧に基づく電圧である、請求項２～６のいずれか一項に記載のリニア電源回路。
　前記ドライバは、前記差動増幅器の出力が一端に印加されグランド電位が他端に印加される容量をさらに備え、
　前記差動増幅器の電源電圧が前記出力電圧に基づく電圧であり、
　前記変換器の電源電圧が前記出力電圧に基づく電圧であり、
　前記電流増幅器の電源電圧が定電圧である、請求項３～６のいずれか一項に記載のリニア電源回路。
　前記ドライバは、前記差動増幅器の出力が一端に印加され前記出力電圧に基づく電圧が他端に印加される容量をさらに備え、
　前記差動増幅器の電源電圧が第１定電圧であり、前記電流増幅器の電源電圧が第２定電圧である、又は、前記差動増幅器の電源電圧及び前記電流増幅器の電源電圧が前記入力電圧である、のいずれかである、請求項３～６のいずれか一項に記載のリニア電源回路。
　前記差動増幅器の耐圧は、前記電流増幅器の耐圧より低い、請求項８又は請求項９に記載のリニア電源回路。
　前記差動増幅器のゲインは、前記電流増幅器のゲインより小さい、請求項８～１０のいずれか一項に記載のリニア電源回路。
　前記ドライバの出力段がプッシュプル形式である、請求項１に記載のリニア電源回路。
　前記フィードバック部は、前記情報を前記ドライバに電流の負帰還させる、請求項１～１２のいずれか一項に記載のリニア電源回路。
　請求項１～１３のいずれか一項に記載のリニア電源回路を備える、車両。