CN1135681A - 半导体装置 - Google Patents

Abstract

在一个包括具有放大电路的信号输入部分的半导体装置中(该放大电路含有一个、两个或两个以上的绝缘栅晶体管(MIS，Tr))，信号输入部分的一个MIS Tr或者两个或两个以上的MIS Tr中的至少一个(M₁)是具有一种传导性沟道型的MIS Tr。具有一种传导性沟道型的MIS Tr(M₁)形成于一个半导体区域中，该区域和形成于非信号输入部分的电路部分的其他的MIS Tr(M₃)之间电气绝缘，使得信号放大电路的输入阈值电平与输入信号的DC电平相一致，以此来防止误动作。

Description

半导体装置

本发明涉及一种半导体装置，特别是涉及这样一种半导体装置(半导体集成电路装置)。在这种半导体装置中，信号输入部分有放大电路，该放大电路包含一个或两个或更多的绝缘栅型的晶体管诸如MOS晶体管，而且特别要说明的是这种装置可以处理微信号(mi-cro signal)。

作为简单的放大电路的一个结构性例子，在图1的电路图中示出了用互补型MOS(以下称之为CMOS)晶体管构成的倒相电路。即在图1中，P沟MOS晶体管(以下，称之为PMOS Tr)M1的源极被连接到V_DD电源端子100上。PMOS Tr M₁的漏极通常被连接到N沟MOS晶体管(以下称之为NMOS Tr)M₂的漏极上。NMOS Tr M2的源极被连到接地端子101上。PMOS TrM₁和NMOS Tr M₂的栅极通常被连接到输入端子1上。PMOSTr M₁的背栅(back gate)被连接到V_DD电源端子100上。NMOS Tr M₂的背栅被连到接地端子101上。这样就构成了一个CMOS倒相器。由PMOS Tr M₁和NMOS Tr M₂构成的CMOS倒相器的输出被连到内部电路的输入上。该内部电路是以与由图1中的PMOS Tr M₁和NMOS Tr M₂构成的CMOS倒相器相同的形式，由PMOS Tr M₃和NMOS TrM₄构成的CMOS倒相器。在这种情况下，输入倒相器的PMOSTr M₁和内部电路中的PMOS Tr M₃，如图2所示形成于同一N阱12上，而输入倒相器的NMOS Tr M₂和内部电路的NMOS Tr M₄形成于同一P型基板15上。

在图2中，参考数字2001表示形成于P型基板15中的一个n^-区域。参考数字2002，2003，2004和2005分别表示形成于n^-区域2001中的P⁺区。在图2中，P⁺区2003将变成PMOS Tr M₁的源区，P⁺区2005将变成PMOS Tr M₃的源区，P⁺区2002将变成PMOS Tr M₁的一个漏区，P⁺区2004将变成PMOS TrM₃的一个漏区。参考数字2007，2008，2009和2010分别表示MOS晶体管们的栅极电极。2006和2015表示背栅。2011，2012，2013和2014表示n⁺区。在图2中，n⁺区2011将变成NMPS TrM₂的一个源区，n⁺区2013将成为NMOS Tr M₄的一个源区，n⁺区2012将成为NMOS Tr M₂的一个漏区，n⁺区2014将成为NMOS Tr M₄的一个漏区。背栅2006被设置于n⁺区上以获得n^-区2001的电势。背栅2015被设置于P⁺区上以获得P型基板的电势。

但是，在上述CMOS倒相器中，当处理微小幅度的信号时，重要的是CMOS倒相器的阈值电平和输入信号的直流电平相一致。在CMOS的阈值电平稍微偏离开来的情况下，就表明存在有电路误动作或者类似的事项。

本发明是有鉴于上述问题而形成的，而且目的是提供一种半导体装置，它可以防止因信号放大电路的阈值电平和微输入信号的直流电平之间的不同而引起的误动作或类似的事项。

本发明的另外一个目的是提供一种即使对于更小的微信号也能进行正确动作的半导体装置。

本发明的再一个目的是提供一种半导体装置，在这种半导体装置中，信号输入部分由包括一个或两个或更多的绝缘栅式晶体管的放大电路构成。其中信号输入电路的一个绝缘栅型晶体管或者两个或两个以上的绝缘栅型晶体管中的至少一个是具有第一种传导性沟道型的绝缘栅型晶体管，而且，第一种传导性沟道型的绝缘栅型晶体管形成于这样一个半导体区域中，这个区域与形成于非信号输入部分的电路部分中的第一种传导性沟道型的其他的绝缘栅型晶体管电气绝缘。

本发明的再一个目的是提供一种半导体装置，在这种装置中，信号输入部分由包括具有第一种传导性沟道型的绝缘栅型晶体管和具有第二种传导性沟道型的绝缘栅型晶体管的放大电路构成。其中第一种传导性沟道型绝缘栅型晶体管形成于这样的一个半导体区域中；该区域与形成于非信号输入部分的电路部分中的别的第一种传导性沟道型绝缘栅型晶体管之间电气绝缘。

图1的电路图用于说明CMOS倒相器电路的一个例子。

图2的垂直剖面图示出了图1的倒相器电路的一个构成情况的例子。

图3，5和7是电路图，每一电路图用于说明本发明的CMOS倒相器的一个例子。

图4，6和8分别是用于说明示于图3，5和7中的CMOS倒相器电路的构造的例子的垂直剖视图。

图9的电路图用于说明本发明应用到V—MOS电路中去时的构成情况的例子。

图10的电路图用于说明采用本发明的8位A/D转换器的一个例子。

图11是一个电路图，用于说明图10中高位两位的运作的例子。

图12是一时序图，用于说明示于图11的电路图中的两位的运作的例子。

图13的电路图示出的是把本发明应用于差分放大电路中去的情况。

依据本发明，从电路构成上说，具有在其中已形成了绝缘栅型晶体管的信号输入部分的半导体区域被独立地形成为和形成于非信号输入部分中的具有相同的传导性沟道型的绝缘栅型晶体管之间电气绝缘。采用这样一种构造，半导体区域的电位就可以独立地进行控制，而且信号输入部分的绝缘栅型晶体管的Vth(阈值电压)也可受控，因而可以使具有信号放大电路的输入部分的阈值与输入微信号的直流电平相符合。

下边将参照附图对本发明的一个实施例进行详细说明。

图3和图4分别示出了本发明第一个实施例的电路图和垂直剖视图，而且画的是把本发明应用于示于图1的电路构成时的情况。那些与图1相同的部件标以相同的参考数字。

在图3和图4中，参考数字100表示电源端子；101表示接地端子；1是信号输入端子；200表示输出端子；M₁和M₃是PMOS晶体管；M₂和M₄是NMOS晶体管。输入CMOS倒相器电路由PMOSTr_M1和NMOS Tr M₂构成，而内部CMOS倒相器电路则由PMOS Tr M₃和NMOS Tr M₄构成。PMOS Tr M₁形成于N阱10中，PMOS Tr M₃形成于N阱12中，而NMOS TrsM₂和M₄形成于P型基板15上。N阱10通过背栅2006—1被连到阱电位控制端子20上作为一个N⁺值。N阱12则通过背栅2006连到电源端子100上。P型基板15通过背栅2015连到接地端子101上作为一个P⁺值。

在上边的构成中，当具有微幅度的信号被加到输入端子1上的时候，则每当信号穿过输入CMOS倒相器的阈值电压时，信号就被传送到下一级的内部电路(内部倒相器电路)上去。

在输入到输入CMOS倒相器上去的输入电压值接近于阈值值时，PMOS Tr和NMOS Tr都将工作在饱和区。它们的漏极电充分别可由下列等式求得。

I_Dp＝K_p(V_DD－V_in＋V_Tp)²           …(1)

I_Dn＝K_n(V_in－V_Tn)²                …(2)其中，V_DD表示电源电压；Vin为CMOS倒相器的阈值电压；I_Dp为PMOS Tr的漏极电流；I_Dn表示NMOS Tr的漏极电流；K为常数；V_T为MOS晶体管的阈值电压。这些参数分别由下列等式给出。 $K_p=\frac{{\mathrm{\μ}}_p{C}_{\mathrm{ox}}}{2}\frac{W_p}{L_p}----\left(3\right)$ $K_n=\frac{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}}{2}\frac{W_n}{L_n}---\left(4\right)$

其中μ表示载流子的迁移率；Cox表示氧化膜电容；(Wp/Lp)或(Wn/Ln)为PMOS Tr或NMOS Tr的尺寸；Wp和Wn为晶体管的宽度；Lp和Ln为晶体管的和长度。 $V_{\mathrm{Tp}}=T_{\mathrm{TOp}}+\mathrm{\γ}(\sqrt{2{\mathrm{\φ}}_f+V_{\mathrm{SBp}}}-\sqrt{2{\mathrm{\φ}}_f})---\left(5\right)$ $V_{\mathrm{Tn}}=T_{\mathrm{TOn}}+\mathrm{\γ}(\sqrt{2{\mathrm{\φ}}_f+V_{\mathrm{SBn}}}-\sqrt{2{\mathrm{\φ}}_f})---\left(6\right)$ 其中，T_TO为V_SB＝0时的阈值电压(V_TOp和V_TOn分别表示PMOSTr NMOS Tr的阈值)。

φ_f为费米能级电位。

V_SB为源和基板之间的电位(V_SBn表示NMOS Tr的源—基极电位，V_SBp表示PMOS Tr的源—基极电位)。

γ为一个参数。

假定在等式(1)和(2)中I_Dp＝I_Dn，则CMOS倒相器的阈值电压可求得如下： $V_{\mathrm{in}}=\frac{V_{\mathrm{DD}}+V_{\mathrm{Tp}}+\sqrt{\frac{K_n}{K_p}{V}_{\mathrm{Tn}}}}{1+\sqrt{\frac{K_n}{K_p}}}----\left(7\right)$

在第1个实施例中的阱电位端子20在方程式(5)中是用于控制V_SBp的手段，它控制CMOS倒相器的阈值电压以使之和微输入信号的DC电平相一致，从而可以实现精确动作。用等式(7)所表述的CMOS倒相器的阈值电压由于MOS Tr的尺寸的改变，工艺参数的改变等等原因将会产生变化。但是阱电位控制端子20可以修正这些化。

图5和图6示出了把本发明应用于其电路构成示于图1的第2个实施例的情况。在图5和图6中，和图1相同的部件都标上了相同的参考数字(同样的规定也可以同样地应用于后边将要讲述的那些实施例)。

在第2种实施例中，用n⁺埋层2060—1到2060—4形成了在其中形成有构成输入CMOS倒相器NMOS Tr M₂的P阱11和在其中形成有内部电路中NMOS Tr M₄的P阱13，以进行电气绝缘。P阱11通过P⁺区2015—1被连接到阱电位控制端子21上。P阱13通过P⁺区2015被连接到接地端子101上。因此，当和在其中只有构成输入CMOS倒相器的PMOS TrM₁的阱电位受控的第1个实施例相比时，第2个实施例是以这样的形式构成的：NMOS Tr M₂的阱电位也可以同时受控。应用这么一种构造。输入CMOS倒相器的阈值电压可在一个广阔的范围内受控。在图6中，参考数字2061—1和2061—2分别表示P⁺区。

图7和图8示出了把本发明应用于示于图1的电路构成的第3个实施例时的情况。在第3个实施例中，分别进行了电绝缘的N阱10和12及P阱11和13形成于SOI基板上。该SOI基板具有形成于诸如半导体基板之类的基板8001上的一种绝缘层16，构成输入CMOS倒相器的PMOS Tr M₁形成于N阱10上，构成内部电路的PMOS Tr M₃形成于N阱12上，构成输入CMOS倒相器的NMOS Tr M₂形成于P阱11上，构成内部电路的NMOSTr M₄形成于P阱13上。N阱10和12分别被连接到阱电位控制端子20和电源端子100上。P阱11和13分别被连接到阱电位控制端子21和接地端子101上。应用这样一种结构，输入CMOS倒相器的阈值电压可以以和第2个实施例相同的形式在一个广阔的范围内进行控制。

图9示出了把本发明应用于第4个实施例的电路。这一实施例示出了把本发明用于V—MOS电路时的情况。在图9中，参考数字9001，9002，9003，…，900n表示信号输入端子，C₁，C₂，C₃，…，C_n表示电容器。与电容的信号输入端子相对的一侧的端子通常被连接到分别由PMOS Tr M₁和NMOS Tr M₂构成的CMOS倒相器的一个输入上。

当信号加到信号输入端子9001到900n上时，分别用信号输入把相应于信号输入的电荷积累于电容器C₁到C_n上。相当于所积累的电荷总量的一个信号被加到CMOS倒相器上。

参考数字500表示连接到CMOS倒相器的输出上的一个内部电路；200是一个输出端子；20和21是在其中分别形成了PMOSTr M₁和NMOS Tr M₂的阱的电位控制端子。

在上边的结构中，由PMOS Tr M₁和NMOS Tr M₂构成的CMOS倒相器的输入电压幅度，在假定加到输入端子1，2，3，…，n上的电压被设置为V₁，V₂，V₃，…V_n的情况下，将变成为如下式所示： $\frac{V_1{C}_1+V_2{C}_2+V_3{C}_3+\·\·\·+V_n{C}_n}{C_1+C_2+C_3+\·\·\·+C_n}$ 例如，当C₁＝C₂＝C₃＝…＝C_n＝C时，就变为 $\frac{1}{n}(V_1+V_2+V_3+\·\·\·V_n)$

当 $C_1=\frac{1}{2}{C}_2=\frac{1}{4}{C}_3=\·\·\·=\frac{1}{2^{n-1}}{C}_n$ 时，上式就变为 $\frac{1}{2^n-1}(V_1+2V_2+4V_3+\·\·\·+2^{n-1}{V}_n)$ 在V₁＝V，V₂＝V₃＝…＝V_n＝0的情况下，倒相器的输入幅度极大地减小为如下所示： $\frac{1}{n}V,\frac{1}{2^n-1}V$

根据本发明，甚至在上述情况下，借助于合适地控制阱电位控制端子20和21上的电压，使CMOS倒相器的阈值电压与输入DC电压相一致，以使得允许精确地完成动作。

图10是一个电路图，它示出本发明的第5个实施例并示出了一个用上述V—MOS构成的多步式8位A/D(模拟—数字)转换器的例子。

在图10中，参考数字50到54表示本发明的CMOS倒相器；55到63是CMOS倒相器；200到204为数字输出端子；C₁到C₁₇为电容器；1为模拟输入端子。模拟输入端子1被连到倒相器50的一个输入上，同时还通过电容器C₂，C₅，C₉和C₇连接到倒相器51，52，53和54的输入上。倒相器50的一个输出通过倒相器55被连至数字输出端(MSB)200，同时通过电容器C₁，C₄，C₈和C₁₆连至倒相器51，52，53和54的输入上。倒相器51的一个输出通过倒相器57被连至数字输出端201，同时通过电容器C₃，C₇和C₁₅连至倒相器52，53和54。在下文中，通过倒相器和电容器高位位依次地被连至低位倒相器的所有输入上。于是从数字输出端子200输入进来的模拟信号就被变换成数字信号并被输出出去。

为了简化起见，现在将对示于图11的高两位在上述构造中的动作进行讲述。当把一个比倒相器50的阈值电压足够低的电压V₁加到输入端子1上的时候，数字输出端子200通过倒相器50和55被指定为低电平。作为结果而产生的信号由倒相器56进行倒相。电容器C₁的一个端点的电压等于电源电压。因此，在倒相器51的一个输入点(a)上的电压被设定为(设V₁为参考电压)电源电压与V₁之间的电位差除以电容器C₁和C₂的容量比所得到的如下所述的值。 $V_a=V_1+\frac{C_1}{C_1+C_2}(V_{\mathrm{DD}}-V_1)$ 在这一时刻，由于电压V₁是足够地低，所以电压Va小于倒相器51的阈值电压。以致于输出端子201被指定为低电平。随着V₁的增加，Va也将增加。但是，由于V₁＜Va，Va将首先超过倒相器51的阈值值。因此，输出201首先被倒相并被设定为高电平。此外，当V₁增加并超过了倒相器51的阈值值时，输出200被倒相并被设定为高电平。在电容C₁的一个端点的电压就等于地电位。在这一时刻，(a)点的电位被设定为用C₁和C₂的电容比除V₁所得到的下述值Va。 $V_a=\frac{C_2}{C_1+C_2}{V}_1$

因为值Va小于倒相器51的阈值值，故倒相器51的信被倒相，致使输出201被设定为低电平。当V₁进一步增加时，Va将比例于值V₁而增加。当Va超过了倒相器51的阈值值时，输出201被倒相并被设定为高电平(参阅图12)。

就如从实施例4将会清楚地弄明白的那样，至于在上述结构中倒相器50到54的输入电压，随着位的变低，电容分压比减小了而且幅度减小了。因为在构成倒相器50到54的每一MOS Trs M₁至M₁₀都存在着寄生门电容，故加到每一倒相器上的电压，如在图12中用Va′所示的那样，都会偏离DC电平一个偏移电压V_OS。在这种情况下，就如在图12中用虚线V₂₀₁所表示的那样，在数字输出的时刻存在着一个偏差，以致于会引起误动作。

由于依据本发明在其中阈值值可被控制的CMOS到相器被用作倒相器50到54，故每一倒相器的阈值值都是可控的以便在每一级都和DC电平相一致，以此使得可以防止误动作。

图13的电路图示出了本发明的第6个实施例并示出了本发明被应用于差分式放大电路时的情况。参考符号M₁₁和M₁₂表示NMOS Tr。NMOS Tr M₁₁的一个栅极被连至信号输入端子1上，一个漏极通过电阻R₁被连至电源100，一个源极通过一个电流源501与N MOS Tr M₁₂的一个源极一起被连至接地端子101上。NMOS Tr M₁₂的一个栅极被连到信号输入端子2上，而通过一个电阻R₂把一个漏极连到电源100上。NMOS Tr M₁₁和M₁₂的漏极分别被连到内部电路500上。NMOS Tr M₁₁和M₁₂形成于阱内，该阱与包含于内部电路中的NMOS Trs电气绝缘。这些阱被分别连接到阱电位控制端子20和21上。

在具有上述构成的差分放大电路中，输入MOS Tr M₁₁和M₁₂的特性被设计为使之相同。但是当在生产时特性偏离开一个偏差量的情况下。阈值值可用控制端子20和21进行调节以使得可以防止误动作。

一个在其中CMOS倒相器被用作信号放大手段的例子已示于第1到第5个实施例中，而一个在其中应用了差分放大电路的例子已示于第6个实施例中。但是，本发明还可以用于其他形式，只要放大电路是用于放大信号的手段。

作为被连到本发明的阱电位控制端子上的电源，可以是任意的构成，只要阱电位可以被控制为所希望的电位就行，但是，理想的是电压幅度不大。因而一般地说来，理想的是用一个恒压源。即便是应用了恒压源时，显然，电压值的设定本身还可以是不同的以给出一个必需的电位。

此外，本发明不限上边的实施例，而且在本发明的附属的权利要求的宗旨和范围之内可能有许多修改和变化。

如上所述，根据本发明，一种半导体集成电路装置。在这种半导体集成电路装置中，通过控制构成信号输入手段的放大器的绝级栅型晶体管的阈值电压，就可使之与输入信号的DC电平相一致。

因而，可以防止电路的误动作且即便是对更小的微信号也可进行精确的动作。

Claims (5)

1.一种包括具有放大电路的信号输入部分的半导体装置，该放大电路包含一个、两个或多个的绝缘栅型晶体管。在这种装置中：

所述信号输入部分的所述一个绝缘栅型的晶体管或者上述两个或两个以上的绝缘栅型晶体管中的至少一个绝缘栅型晶体管是具有第一种传导性沟道型的绝缘栅型晶体管，和

所述第一种传导性沟道型的绝缘栅型晶体管形成于一个半导体区域中，这个半导体区域和形成于非上述信号输入部分的电路部分中的其他的第一种传导性沟道型的绝缘栅型晶体管之间电气绝缘。

2.如权利要求1的装置，其中所述信号输入部分有一放大电路，它含有具有第一种传导性沟道型的所述绝缘栅型晶体管和具有不同于上述第一种传导性沟道型的第二种传导性沟道型的绝缘栅型晶体管。

3.如权利要求2的装置，其中所述具有第二种传导性沟道型的绝缘栅型晶体管形成于一个半导体区域中，该半导体区域与形成于非所述信号输入部分的电路部分的、具有第二种传导性沟道型的绝缘栅型晶体管之间电气绝缘。

4.如权利要求2的半导体装置，其中所述信号输入部分的所述具有第一种传导性沟道型的绝缘栅型晶体管与所述具有第二种传导性沟道型的绝缘栅型晶体管构成一个互补型晶体管。

5.如权利要求3的半导体装置，其中所述信号输入部分的所述具有第一种传导性沟道型的绝缘栅型晶体管与所述具有第二种传导性沟道型的绝缘栅型晶体管构成一个互补型晶体管。

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