CN107408940A - 具有降低的栅致漏极泄漏电流的模拟开关 - Google Patents

具有降低的栅致漏极泄漏电流的模拟开关 Download PDF

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Abstract

公开了一种在一个实施例中的包括模拟开关的装置，该模拟开关具有在开关输入和开关输出之间与PMOS电路(204)并联的NMOS电路(202)。模拟开关(102)响应确定开关状态的使能信号。NMOS电路(202)包括耦接到缓冲N沟道晶体管的开关N沟道晶体管，开关N沟道晶体管的栅极耦接到使能信号且缓冲N沟道晶体管的栅极耦接到调制N沟道晶体管栅极电压。PMOS电路(204)包括耦接到缓冲P沟道晶体管的开关P沟道晶体管，开关P沟道晶体管的栅极耦接到使能信号的反相且缓冲P沟道晶体管的栅极耦接到调制P沟道栅极电压。控制电路(208)耦接到模拟开关(102)以提供调制N沟道和P沟道栅极电压，每个都可基于开关状态在相应的电源电压和GIDL降低电压之间变化。

Description

具有降低的栅致漏极泄漏电流的模拟开关
技术领域
本公开中的实施例主要涉及电子电路，特别涉及具有减小的栅致漏极泄漏电流的模拟开关。
背景技术
基本的互补金属氧化物半导体(CMOS)开关包括与P沟道晶体管并联的N沟道晶体管。N沟道和P沟道晶体管的源极包括开关的输入，N沟道和P沟道晶体管的漏极包括开关的输出。N沟道和P沟道晶体管的栅极被耦接到控制CMOS开关状态的互相反相的使能信号。使能信号被耦接到N沟道晶体管的栅极，而使能信号的反相信号被耦接到P沟道晶体管的栅极。当使能信号为逻辑高电平时，开关处于闭合(on)状态，并采样输入电压。当使能信号为逻辑低电平时，开关处于关断(off)状态。
关断状态时泄漏电流的主要来源是亚阈值泄漏电流和栅致漏极泄漏(gate-induced drain leakage,GIDL)电流。GIDL电流由金属氧化物半导体(MOS)晶体管中的漏结中的高场效应(high field effect)造成。GIDL取决于漏体电压和漏栅电压。在一些应用中，GIDL电流决定了系统性能。例如，电路可以包括若干个被耦接到共用端子(例如多路复用器或多路分配器)的CMOS开关，使得在操作过程中，只有一个CMOS开关处于闭合状态，而其它CMOS开关处于关断状态。在这种情况下，基于处于关断状态的CMOS开关的数量，GIDL电流合并并增大。合并后的GIDL电流能够显著地影响系统的性能，特别是在CMOS开关被用作为模拟开关的情况下。
发明内容
描述了用于模拟开关的技术，该模拟开关具有显著降低的栅致漏极泄漏(GIDL)电流。在一个实施例中，一种装置包括模拟开关，该模拟开关具有在开关输入和开关输出之间与PMOS电路并联的NMOS电路。该模拟开关响应确定开关状态的使能信号。NMOS电路包括被耦接到缓冲N沟道晶体管的开关N沟道晶体管，开关N沟道晶体管的栅极被耦接到使能信号并且缓冲N沟道晶体管的栅极被耦接到调制N沟道栅极电压。PMOS电路包括被耦接到缓冲P沟道晶体管的开关P沟道晶体管，开关P沟道晶体管的栅极被耦接到使能信号的反相信号并且缓冲P沟道晶体管的栅极被耦接到调制P沟道栅极电压。控制电路被耦接到模拟开关以提供调制N沟道和P沟道栅极电压，每个栅极电压都可基于开关状态在相应的电源电压和相应的GIDL降低电压之间交替变化。
在另一个实施例中，一种装置包括多个被耦接到共用端子的模拟开关。多个模拟开关中的每个都响应确定开关状态的相应使能信号。多个模拟开关中的每个都具有在开关输入和开关输出之间与PMOS电路并联的NMOS电路。NMOS电路包括被耦接到缓冲N沟道晶体管的开关N沟道晶体管，开关N沟道晶体管的栅极被耦接到相应的使能信号并且缓冲N沟道晶体管的栅极被耦接到调制N沟道栅极电压。PMOS电路包括被耦接到缓冲P沟道晶体管的开关P沟道晶体管，开关P沟道晶体管的栅极被耦接到相应使能信号的反相信号并且缓冲P沟道晶体管的栅极被耦接到调制P沟道栅极电压。控制电路被耦接到NMOS和PMOS电路以提供调制N沟道和P沟道栅极电压，每个都可基于开关状态在相应的电源电压和相应的GIDL降低电压之间交替变化。
在另一个实施例中，操作在开关输入和开关输出之间具有与PMOS电路并联的NMOS电路的模拟开关的方法包括：将互相反相的使能信号耦接到NMOS和PMOS电路的开关晶体管的栅极，以控制模拟开关的开关状态；以及将调制栅极电压施加到NMOS和PMOS电路的缓冲晶体管的栅极，其中每个调制栅极电压都基于开关状态在相应的电源电压和相应的GIDL降低电压之间交替变化。
这些和其它方面可以通过参考以下具体实施方式而理解。
附图说明
为了使上述特征能够被更详细地理解，对上面总结的内容，参考示例性实施例给出了更具体的描述，其中一些实施例在附图中示出。然而，应当注意，附图仅仅示出了典型的示例性实施例，而不能被理解为对范围的限制。
图1A是根据此处实施例的具有模拟开关的多路复用器的框图；
图1B是根据此处实施例的具有模拟开关的多路分配器的框图；
图2是示出了具有减小的栅致漏极泄漏电流(GIDL)的示例性模拟开关的原理图；
图3是示出了当图2中模拟开关处于关断状态时NMOS泄漏电流相对于栅极电压的变化关系的图表；
图4是示出了使用图2中模拟开关和传统CMOS开关的情况下NMOS泄漏电流相对于栅极电压的变化关系的图表，其中两个开关都处于关断状态；
图5是示出了操作图2中模拟开关的方法的实施例；
图6说明了FPGA示例性架构，该架构能够采用文中描述的模拟开关。
为了帮助理解，在可能的情况下，使用了相同的参考数字标记来指示附图中共同的相同的元件。可以设想，一个实施例中的元件可以被有效地包含在其他实施例中。
具体实施方式
描述了用于提供模拟开关的技术，该模拟开关具有显著减小的栅致漏极泄漏(GIDL)电流。在一个实施例中，模拟开关具有在开关输入和开关输出之间与PMOS电路并联的NMOS电路。该模拟开关响应确定开关状态的使能信号。NMOS和PMOS电路中的每个都具有被耦接到缓冲晶体管的开关晶体管。NMOS电路中的晶体管是N沟道晶体管，PMOS电路中的晶体管是P沟道晶体管。在一些实施例中，缓冲晶体管被耦接在开关输出和开关晶体管之间。在其它实施例中，缓冲晶体管被耦接在开关输入和开关晶体管之间。在另外一些实施例中，NMOS和PMOS电路中的每个都具有被耦接在输入和输出缓冲晶体管之间的开关晶体管。
一般而言，NMOS电路中的开关晶体管的栅极被耦接到使能信号，PMOS电路中的开关晶体管的栅极被耦接到使能信号的反相信号。当使能信号为逻辑高电平时(例如开关处于闭合状态)，开关晶体管响应于源极电压(例如开关输入端的电压)而导通和截止，这种行为与传统CMOS开关类似。当使能信号为逻辑低电平时(例如开关处于关断状态)，开关晶体管截止。
缓冲晶体管用于减小由开关晶体管引起的GIDL电流。模拟开关包括被耦接到缓冲晶体管栅极以向栅极提供调制栅极电压的控制电路。每个调制栅极电压基于开关状态在相应的电源电压和相应的GIDL降低电压之间交替变化。当开关闭合时，控制电路将相应的电源电压施加到缓冲晶体管的栅极以导通缓冲晶体管。当开关关断时，控制电路将相应的GIDL降低电压施加到缓冲晶体管的栅极。该GIDL降低电压被设置使得缓冲晶体管处于截止或弱导通状态的高阻态。当开关关断时，开关输入端的缓冲晶体管具有降低的源栅电压，从而具有降低的源致GIDL电流。同样地，开关输出端的缓冲晶体管具有降低的漏栅电压，从而具有降低的漏致GIDL电流。缓冲晶体管能够被提供以降低源致GIDL电流，漏致GIDL电流或是同时降低这两者。
此处描述的模拟开关能够被使用在不同类型的电路中。例如，模拟开关能够被使用在任何被泄漏电流影响性能的电路中。虽然下文描述的是示例性电路，但需要被理解的是，该模拟开关可以被使用在许多其他不同的需要减小GIDL影响的应用中。
图1A是多路复用器100A的框图。多路复用器100A包括输入端(In1)到(Ink)(其中k是大于1的整数)和输出端(Out)。从1021到102k的每个模拟开关的输入被耦接到的相应的输入端(In1)到(Ink)。每个模拟开关102的输出被耦接到共用端，例如输出端(Out)。开关控制器104被耦接以控制模拟开关102的输入，进而控制其状态。例如，开关控制器104能够闭合模拟开关102中的一个，并同时关断模拟开关102中其它每个开关。在没有补偿的情况下，从输出端(Out)流过那些处于关断状态的模拟开关102的泄漏电流会很大。如此处描述的，每个模拟开关102能够被配置为在开关晶体管和输出端(Out)之间设置有缓冲晶体管，以减小开关晶体管内引起的GIDL。
图1B是多路分配器100B的框图。多路分配器100B包括输入端(In)、模拟开关1021到102m(其中m是大于1的整数)和输出端(Out1)到(Outm)。每个模拟开关102的输入被耦接到共用端，例如，输入端(In)。每个模拟开关102的输出被分别耦接到输出端(Out1)到(Outm)。开关控制器104被耦接以控制模拟开关102的输入，进而控制其状态。例如，开关控制器104能够闭合模拟开关102中的一个，并同时关断模拟开关102中其它每个开关。在没有补偿的情况下，从输入端(In)流过那些处于关断状态的模拟开关102的泄漏电流会很大。如此处描述的，每个模拟开关102能够被配置为在开关晶体管和输入端(In)之间设置缓冲晶体管，以降低开关晶体管内引起的GIDL。
图2是示出了示例性模拟开关102的原理图。模拟开关102包括在开关输入(IN)和开关输出(OUT)之间与P型氧化物半导体(PMOS)电路204并联的N型氧化物半导体(NMOS)电路202。一般而言，NMOS电路202和PMOS电路204中的每个都包括开关晶体管和至少一个缓冲晶体管。在本实施例中，NMOS电路202和PMOS电路204中的每个都同时包括被耦接到相应开关晶体管的源极和漏极的输入和输出缓冲晶体管。在其它实施例中，NMOS电路202和PMOS电路204中的每个可以只包括输入缓冲晶体管或只包括输出缓冲晶体管。
如该实施例中所示，NMOS电路202包括缓冲晶体管(MNin)、开关晶体管(MN)和缓冲晶体管(MNout)。NMOS电路202中的晶体管包括N沟道晶体管，每个N沟道晶体管都具有与电源电压(Gnd)接触耦接的衬底。电源电压(Gnd)可以是参考电压，例如接地电压。PMOS电路204包括缓冲晶体管(MPin)、开关晶体管(MP)和缓冲晶体管(MPout)。PMOS电路204中的晶体管包括P沟道晶体管，每个P沟道晶体管都具有与电源电压(Vdd)耦接的衬底接触。模拟开关102能够通过采用本技术领域所公知的互补金属氧化物半导体(CMOS)工艺来制造。
缓冲晶体管(MNin)和(MPin)被耦接到开关输入(IN)。缓冲晶体管(MNin)的漏极被耦接到开关晶体管(MN)的源极(称为节点B)，缓冲晶体管(MPin)的漏极被耦接到开关晶体管(MP)的源极(称为节点A)。开关晶体管(MN)的漏极被耦接到缓冲晶体管(MNout)的源极(称为节点D)，开关晶体管(MP)的漏极被耦接到缓冲晶体管(MPout)的源极(称为节点C)。缓冲晶体管(MNout)和(MPout)的漏极被耦接到开关输出(OUT)。
开关晶体管(MN)的栅极被耦接以接收使能信号(EN)。开关晶体管(MP)的栅极被耦接以接收使能信号的反相信号(EN_B)。使能信号是两态信号，其控制模拟开关102的状态。如果所述使能信号处于逻辑高电平，模拟开关102会闭合。相反地，如果所述使能信号处于逻辑低电平，模拟开关102会关断。缓冲晶体管(MNin)和(MNout)的栅极被耦接以接收调制N沟道栅极电压(NGATE)。缓冲晶体管(MPin)和(MPout)的栅极被耦接以接收调制P沟道栅极电压(PGATE)。
模拟开关102同样包括被配置以提供调制栅极电压(NGATE)和(PGATE)的控制电路208。控制电路208可以包括第一电路210和第二电路212。第一电路210被配置以向NMOS电路202中的缓冲晶体管提供调制N沟道栅极电压(NGATE)。第二电路212被配置以向PMOS电路204中的缓冲晶体管提供调制P沟道栅极电压。
控制电路208的第一电路210包括N沟道晶体管(MNn_off)和P沟道晶体管(MPn_on)。晶体管(MNn_off)和(MPn_on)的漏极被耦接在一起以提供调制N沟道栅极电压(NGATE)。晶体管(MNn_off)的源极接收GIDL降低电压(Vgidl)。晶体管(MPn_on)的源极接收电源电压(Vdd)。晶体管(MNn_off)和(MPn_on)的栅极接收使能信号的反相信号(EN_B)。在图2中，NGATE是共用端，使得晶体管(MNn_off)和(MPn_on)的漏极被耦接到晶体管(MNin)和(MNout)的栅极。
控制电路208的第二电路212包括N沟道晶体管(MNp_off)和N沟道晶体管(MNp_on)。晶体管(MNp_off)和(MNp_on)的漏极被耦接在一起以提供调制P沟道栅极电压(PGATE)。在图2中，PGATE是共用端，使得晶体管(MNp_off)和(MNp_on)的漏极被耦接到晶体管(MPin)和(MPout)的栅极。晶体管(MNp_off)的源极接收GIDL降低电压(V’gidl)。晶体管(MNp_on)的源极接收电源电压(Gnd)。晶体管(MNp_off)和(MNp_on)的栅极分别接收使能信号的反相信号(EN_B)和使能信号(EN)。在该实施例中，晶体管(MNn_off)、(MPn_on)、(MNp_off)和(MNp_on)的衬底端被耦接到相应的源极。一般而言，NMOS器件的的衬底接触可以被耦接到电源电压(Gnd)，PMOS器件的的衬底接触可以被耦接到电源电压(Vdd)。
通过参考以下示例能够理解对模拟开关102的操作。假设电源电压(Gnd)等于0V，电源电压(Vdd)等于1.8V，GIDL降低电压(Vgidl)和(V’gidl)都等于0.9V。假设逻辑低电平等于电源电压(Gnd)，逻辑高电压等于电源电压(Vdd)。假设开关输入(IN)接收在电源电压(Gnd)和电源电压(Vdd)之间变化的模拟信号。
当模拟开关102处于闭合状态时，使能信号(EN)等于1.8V，使能信号的反相信号(EN_B)等于0V。在这种情况下，晶体管(MPn_on)被导通，并将调制N沟道栅极电压(NGATE)拉到1.8V(Vdd)。同样地，晶体管(MNp_on)被导通，并将调制P沟道栅极电压(PGATE)拉到0V(Gnd)。在这种情况下，模拟开关102采样开关，并且开关输出跟随开关输入。
当模拟开关102处于关断状态时，使能信号(EN)等于0V，使能信号的反相信号(EN_B)等于1.8V。在这种情况下，晶体管(MNn_off)被导通，并将调制N沟道栅极电压(NGATE)拉到0.9V(Vgidl)。缓冲晶体管(MNin)和(MNout)处于截止或弱(weakly)导通状态，在任意一种情况下，源极和漏极之间都具有高电阻。同样地，晶体管(MNp_off)被导通，并将调制P沟道栅极电压(PGATE)拉到0.9V(V’gidl)。缓冲晶体管(MPin)和(MPout)处于截止或弱导通状态，在任意一种情况下，源极和漏极之间都具有高电阻。开关晶体管(MN)和(MP)被关断。
图3是图表300，示出了当开关102处于关断状态时，NMOS泄漏电流相对于栅极电压的变化关系。图表300包括轴302，其表示NMOS电路202中的缓冲晶体管的栅极电压。图表300还包括轴304，其表示NMOS泄漏电流。作为参考，曲线306表示当传统CMOS开关处于关断状态(例如栅极电压永远接地(为Gnd))时的NMOS漏电流。如图所示，传统CMOS开关中的NMOS泄漏电流大体上保持恒定值Ileak。曲线308表示当模拟开关102的栅极电压在0V到2V之间变化时，NMOS泄漏电流相对于栅极电压的变化关系。如图所示，NMOS泄漏电流在0V处近似为Ileak的2倍。这是假设NMOS电路202中的缓冲晶体管和开关晶体管的尺寸是传统CMOS开关中的开关晶体管的尺寸的2倍，这样两个电路的导通电阻是相等。然而，随着栅极电压增加，模拟开关102中的NMOS泄漏电流不断降低并达到0.1xlleak(比传统CMOS开关小10倍)(例如在900mV时)。随着栅极电压向着2V增大，模拟开关102中的NMOS泄漏电流开始增大并达到Ileak。然而，如曲线308所示，相比较于传统CMOS开关，模拟开关102中的NMOS泄漏电流在相当大的栅极电压范围内被显著降低了。类似的关系也存在于模拟开关102和传统CMOS开关中的PMOS泄漏电流相对于栅极电压的变化关系。
图4是图表400，示出了当模拟开关102和传统CMOS开关都处于关断状态时，NMOS泄漏电流相对于漏极电压的变化关系。图表400包括轴402，其表示漏极电压。对于模拟开关102，“漏极电压”对应于NMOS电路202中缓冲晶体管的漏极电压。对于传统CMOS开关，“漏极电压”对应于N沟道开关晶体管的漏极电压。图表400包括轴404，其表示NMOS泄漏电流。如图所示，曲线406表示当传统CMOS开关处于关断状态(例如栅极电压接地(为Gnd))时，随着漏极电压在0V到2V之间变化时的NMOS泄漏电流。随着漏极电压向2V增大，GIDL电流起主导作用且总的泄漏电流的增大。曲线408表示随着漏极电压在0V到2V之间变化时，模拟开关102的NMOS泄漏电流。如上文所描述的，GIDL电流大大降低，从而曲线408在整个漏极电压范围内大体上保持恒定。对于模拟开关102，NMOS泄漏电流主要包括亚阈值泄漏电流(sub-threshold leakage current)。类似的关系存在于模拟开关102和传统CMOS开关中PMOS泄漏电流相对于漏极电压的变化关系。
图5是流程图，示出了操作模拟开关102的方法的实施例。在步骤502中，开关控制器(例如开关控制器104)将互相反相的使能信号耦接到NMOS电路202和PMOS电路204的开关晶体管的栅极以控制模拟开关102的开关状态。在步骤504中，控制电路208将调制栅极电压施加到NMOS电路202和PMOS电路204的缓冲晶体管的栅极。每个调制栅极电压都在相应的电源电压和相应的GIDL降低电压之间交替变化。调制N沟道和调制P沟道栅极电压当开关状态为闭合时，是相应的电源电压，当开光状态为关断时，是相应的GIDL电压。
模拟开关102能够被使用在不同的应用中，包括被使用在不同的集成电路应用上。举例而言，模拟开关102能够被使用在可编程集成电路上，例如现场可编程门阵列(FPGA)。图6示出了FPGA 600的示例性架构，其包括大量不同的可编程片，其中包括千兆位收发器(“MGT”)601、可配置逻辑块(“CLB”)602、随机存取存储器(“BRAM”)603、输入/输出块(“IOB”)604、配置和时钟逻辑(“CONFIG/CLOCKS”)605、数字信号处理块(“DSP”)606、专用输入/输出块(“I/O”)607(例如配置端口和时钟端口)以及其他可编程逻辑608，例如数字时钟管理器、模数转换器、系统监控逻辑等。一些FPGA还包括专用处理器块(“PROC”)610。
在一些FGPA中，每个可编程片可包括至少一个可编程互连元件(“INT”)611，其连接到同一个片内的可编程逻辑元件的输入和输出端620，正如图6上部的示例所显示的那样。每个可编程互连元件611还可以连接到同一个片内或其他片内的相邻的可编程互连元件的互连片段(segment)622。每个可编程互连元件611还可以连接到逻辑块(未示出)之间的通用路由资源的互连片段624。通用路由资源可以在逻辑块(未示出)之间包括路由通道，其包括互连片段(例如互连片段624)的路径和用于连接互连片段的开关块(未示出)。通用路由资源的互连片段(例如互连片段624)能够跨越一个或多个逻辑块。可编程互连元件611与通用路由资源一起为图示的FPGA实施了可编程互连结构(“可编程互连”)。
在一个示例性实施例中，CLB 602可以包括可被编程以实施用户逻辑的可配置逻辑元件(“CLE”)612和单独的可编程互连元件(“INT”)611。BRAM 603除了一个或多个可编程互连元件外，还可以包括BRAM逻辑元件(“BRL”)613。一般来说，一个片内包括的互连单元的数量依赖于片的高度。在图示实施例中，一个BRAM片的高度相当于五个CLB，不过同样也可以相当于其他数量(例如4)的CLB的高度。DSP片606除了合适数量的的可编程互连单元以外还可以包括DSP逻辑元件(“DSPL”)614。举例而言，IOB 604除了可编程逻辑元件611的一个实例外还可以包括输入/输出逻辑单元(“IOL”)615的两个实例。正如本领域技术人员所清楚理解的，例如实际上被连接到I/O逻辑单元615的I/O焊盘通常不会被限制在输入/输出逻辑元件615的区域内。
在图示实施例中，靠近裸片中央的水平区域(图6中所示)被用于配置、时钟和其它控制逻辑。从该水平区域或柱延伸的垂直柱609被用于跨越FPGA的宽度分配时钟和配置信号。
一些采用了图6所示架构的FPGA包括额外的逻辑块，这些逻辑块打乱了组成FPGA的大部分的柱状结构。额外逻辑块可以是可编程块和/或专用逻辑。例如，处理器块610跨越了好几个CLB柱和BRAM柱。处理器块610可以具有不同的组件，从单个微处理器到包括微处理器、存储器控制器、外围设备等的完整的可编程处理系统。
需要注意的是，图6仅仅旨在说明示例性的FPGA架构。例如，图6中的行内的逻辑块的个数、行的相对宽度、行的数量和顺序、行内包括的逻辑块的类型，逻辑块的相对尺寸和图6顶部的互连/逻辑实施例都仅仅是示例性的。举例而言，在实际的FPGA中，CLB出现的地方通常都包括超过一行相邻的CLB，以帮助更有效的实施用户逻辑，不过相邻CLB的行数随着FPGA整体尺寸的变化而变化。不仅如此，图6中的FPGA说明了一个采用了此处描述的互连电路的示例的可编程IC的示例。此处描述的互连电路可以被用于其他类型的可编程IC中，例如复杂可编程逻辑器件(CPLD)或者具有用于选择性耦接逻辑元件的可编程互连结构的任意类型的可编程IC。
FPGA 600可包括模拟电路650。模拟电路650可包括一个或多个具有不同电路配置的模拟开关102。例如，模拟电路650可包括多路复用器、多路分配器等，其中漏电流对电路工作有显著影响。如上文所述，可以使用模拟开关102以减小泄漏电流。
一些其他实施例如下。
在一个实施例中，装置具有模拟开关。该模拟开关可包括：在开关输入和开关输出之间与P型金属氧化物半导体(PMOS)电路并联的N型金属氧化物半导体(NMOS)电路的模拟开关，该模拟开关响应确定开关状态的使能信号；NMOS电路包括被耦接到缓冲N沟道晶体管的开关N沟道晶体管，开关N沟道晶体管的栅极被耦接到使能信号并且缓冲N沟道晶体管的栅极被耦接到调制N沟道栅极电压；PMOS电路包括被耦接到缓冲P沟道晶体管的开关P沟道晶体管，开关P沟道晶体管的栅极被耦接到使能信号的反相信号并且缓冲P沟道晶体管的栅极被耦接到调制P沟道栅极电压；以及控制电路，其被耦接到模拟开关以提供调制N沟道和调制P沟道栅极电压，每个栅极电压都可基于开关状态在相应的电源电压和相应的栅致漏极泄漏(GIDL)降低电压之间交替变化。
在一些这样的装置中，调制N沟道和调制P沟道栅极电压中的每个当开关状态为闭合时是相应的电源电压，当开关状态为关断时是相应的GIDL降低电压。
在一些这样的装置中，调制N沟道栅极电压可以在作为第一电源电压的相应的电源电压和作为第一GIDL降低电压的相应的GIDL降低电压之间交替变化；调制P沟道栅极电压可以在作为第二电源电压的相应的电源电压和作为第二GIDL降低电压的相应的GIDL降低电压之间交替变化。
在一些这样的装置中，第一电源电压可以包括正电压，第二电源电压可以包括参考电压，并且第一和第二GIDL降低电压可以介于正电压和参考电压之间。
在一些这样的装置中，第一和第二GIDL降低电压中的每个都近似等于正电压和参考电压之间的差值的一半。
在一些这样的装置中，控制电路可以包括：被耦接以将调制N沟道栅极电压施加到缓冲N沟道晶体管的栅极的第一电路；被耦接以将调制P沟道栅极电压施加到缓冲P沟道晶体管的栅极的第二电路。
在一些这样的装置中，第一电路可以包括：N沟道晶体管，其源极被耦接到第一GIDL降低电压，漏极被耦接到缓冲N沟道晶体管的栅极，栅极被耦接到使能信号的反相信号；以及P沟道晶体管，其源极被耦接到第一电源电压，漏极被耦接到缓冲N沟道晶体管的栅极，栅极被耦接到使能信号的反相信号。
在一些这样的装置中，第二电路可以包括：第一N沟道晶体管，其源极被耦接到第二GIDL降低电压，漏极被耦接到缓冲P沟道晶体管的栅极，栅极被耦接到使能信号的反相信号；以及第二N沟道晶体管，其源极被耦接到第二电源电压，漏极被耦接到缓冲P沟道晶体管的栅极，栅极被耦接到使能信号。
在一些这样的装置中，缓冲N沟道晶体管和缓冲P沟道晶体管可以被耦接在开关输出和开关N沟道晶体管和开关P沟道晶体管的相应的漏极之间。
在一些这样的装置中，缓冲N沟道晶体管和缓冲P沟道晶体管可以被耦接在开关输入和开关N沟道晶体管和开关P沟道晶体管的相应的源极之间。
在一些这样的装置中，缓冲N沟道晶体管可以包括输入缓冲N沟道晶体管，缓冲P沟道晶体管可以包括输入缓冲P沟道晶体管；NMOS电路可以包括被耦接在开关输出和开关N沟道晶体管的漏极之间的输出缓冲N沟道晶体管，输出缓冲N沟道晶体管的栅极被耦接到调制N沟道栅极电压；PMOS电路可以包括被耦接在开关输出和开关P沟道晶体管的漏极之间的输出缓冲P沟道晶体管，输出缓冲P沟道晶体管的栅极被耦接到调制P沟道栅极电压。
在另一个实施例中，装置可以包括：被耦接到共用端子的多个模拟开关，多个模拟开关中的每个都响应于确定开关状态的相应的使能信号，多个模拟开关中的每个都可以包括：在开关输入和开关输出之间与P型金属氧化物半导体(PMOS)电路并联的N型金属氧化物半导体(NMOS)电路；NMOS电路包括被耦接到缓冲N沟道晶体管的开关N沟道晶体管，开关N沟道晶体管的栅极被耦接到相应的使能信号并且缓冲N沟道晶体管的栅极被耦接到调制N沟道栅极电压；PMOS电路包括被耦接到缓冲P沟道晶体管的开关P沟道晶体管，开关P沟道晶体管的栅极被耦接到相应的使能信号的反相信号并且缓冲P沟道晶体管的栅极被耦接到调制P沟道栅极电压；以及控制电路，其被耦接到NMOS和PMOS电路以提供调制N沟道和调制P沟道栅极电压，每个都可基于开关状态在相应的电源电压和相应的栅致漏极泄漏(GIDL)降低电压之间交替变化。
在一些这样的装置中，调制N沟道和调制P沟道栅极电压中的每个当开关状态为闭合时是相应的电源电压，当开关状态为关断时是相应的GIDL降低电压。
在一些这样的装置中，调制N沟道栅极电压可以在作为第一电源电压的相应的电源电压和作为第一GIDL降低电压的相应的GIDL降低电压之间交替变化；调制P沟道栅极电压可以在作为第二电源电压的相应的电源电压和作为第二GIDL降低电压的相应的GIDL降低电压之间交替变化。
在一些这样的装置中，第一电源电压可以包括正电压，第二电源电压可以包括参考电压，并且其中第一和第二GIDL降低电压可以介于正电压和参考电压之间。
在一些这样的装置中，控制电路可以包括：被耦接以将调制N沟道栅极电压施加到缓冲N沟道晶体管的栅极的第一电路，第一电路包括：N沟道晶体管，其源极被耦接到第一GIDL降低电压，漏极被耦接到缓冲N沟道晶体管的栅极，栅极被耦接到使能信号的反相信号；以及P沟道晶体管，其源极被耦接到第一电源电压，漏极被耦接到缓冲N沟道晶体管的栅极，栅极被耦接到使能信号的反相信号；被耦接以将调制P沟道栅极电压施加到缓冲P沟道晶体管的栅极的第二电路，第二电路包括：第一N沟道晶体管，其源极被耦接到第二GIDL降低电压，漏极被耦接到缓冲P沟道晶体管的栅极，栅极被耦接到使能信号的反相信号；以及第二N沟道晶体管，其源极被耦接到第二电源电压，漏极被耦接到缓冲P沟道晶体管的栅极，栅极被耦接到使能信号。
在另一个实施例中，可以提供一种操作模拟开关的方法。在这个实施例中，该方法可以包括在开关输入和开关输出之间设置与P型金属氧化物半导体(PMOS)电路并联的N型金属氧化物半导体(NMOS)电路，该方法可以包括：将互相反相的使能信号耦接到NMOS和PMOS电路的开关晶体管的栅极，以控制模拟开关的开关状态；将调制栅极电压施加到NMOS和PMOS电路的缓冲晶体管的栅极，其中每个调制栅极电压基于开关状态在相应的电源电压和相应的栅致源极泄漏(GIDL)降低电压之间交替变化。
在一些这样的方法中，模拟开关是多个被耦接到共用端子的模拟开关中的一个，缓冲晶体管被耦接在开关晶体管和共用端子之间。
在一些这样的方法中，每个调制电压当开关状态为闭合时是相应的电源电压，当开关状态为关断时是相应的GIDL降低电压。
尽管前述针对的是特定的实施例，其余进一步的实施例可以在不偏离基本范围的情况下被设计，该范围由所附权利要求所确定。

Claims (14)

1.一种装置，其特征在于，所述装置包括：
模拟开关，所述模拟开关包括在开关输入和开关输出之间与P型金属氧化物半导体PMOS电路并联的N型金属氧化物半导体NMOS电路，所述模拟开关根据确定所述模拟开关的开关状态的使能信号而作出响应；
所述NMOS电路包括被耦接到缓冲N沟道晶体管的开关N沟道晶体管，所述开关N沟道晶体管的栅极被耦接到所述使能信号并且所述缓冲N沟道晶体管的栅极被耦接到调制N沟道栅极电压；
所述PMOS电路包括被耦接到缓冲P沟道晶体管的开关P沟道晶体管，所述开关P沟道晶体管的栅极被耦接到使能信号的反相信号并且所述缓冲P沟道晶体管的栅极被耦接到调制P-沟道栅极电压；以及
控制电路，其被耦接到所述模拟开关以提供调制N沟道和调制P沟道栅极电压，其中这些调制栅极电压中的每一个基于所述开关状态在相应的电源电压和相应的栅致漏极泄漏电流GIDL降低电压之间交替变化。
2.根据权利要求1所述的装置，其特征在于，所述调制N沟道和所述调制P沟道栅极电压中的每个电压，当所述开关状态是闭合时是相应的电源电压，当所述开关状态是关断时是相应的GIDL降低电压。
3.根据权利要求2所述的装置，其特征在于，
所述调制N沟道栅极电压在作为第一电源电压的相应的电源电压和作为第一GIDL降低电压的相应的GIDL降低电压之间交替变化；
所述调制P沟道栅极电压在作为第二电源电压的相应的电源电压和作为第二GIDL降低电压的相应的GIDL降低电压之间交替变化。
4.根据权利要求3所述的装置，其特征在于，所述第一电源电压包括一正电压，所述第二电源电压包括一参考电压，所述第一和第二GIDL降低电压处于所述正电压和所述参考电压之间。
5.根据权利要求4所述的装置，其特征在于，所述第一和第二GIDL降低电压中的每个电压都近似等于所述正电压和所述参考电压之间的电压差的一半。
6.根据权利要求1-5中任意一项所述的装置，其特征在于，所述控制电路包括：
第一电路，其被耦接以将所述调制N沟道栅极电压施加到所述缓冲N沟道晶体管的栅极；以及
第二电路，其被耦接以将所述调制P沟道栅极电压施加到所述缓冲P沟道晶体管的栅极。
7.根据权利要求6所述的装置，其特征在于，所述第一电路包括：
N沟道晶体管，其具有被耦接到所述第一GIDL降低电压的源极，被耦接到所述缓冲N沟道晶体管的栅极的漏极和被耦接到所述使能信号的反相信号的栅极；以及
P沟道晶体管，其具有被耦接到所述第一电源电压的源极，被耦接到所述缓冲N沟道晶体管的栅极的漏极和被耦接到所述使能信号的反相信号的栅极。
8.根据权利要求6所述的装置，其特征在于，所述第二电路包括：
第一N沟道晶体管，其具有被耦接到所述第二GIDL降低电压的源极，被耦接到所述缓冲P沟道晶体管的栅极的漏极和被耦接到所述使能信号的反相信号的栅极；以及
第二N沟道晶体管，其具有被耦接到所述第二电源电压的源极，被耦接到所述缓冲P沟道晶体管的栅极的漏极和被耦接到所述使能信号的栅极。
9.根据权利要求1-8中任意一项所述的装置，其特征在于，所述缓冲N沟道晶体管和所述缓冲P沟道晶体管被耦接在所述开关输出和所述开关N沟道晶体管和所述开关P沟道晶体管的相应的漏极之间。
10.根据权利要求1-8中任意一项所述的装置，其特征在于，所述缓冲N沟道晶体管和所述缓冲P沟道晶体管被耦接在所述开关输入和所述开关N沟道晶体管和所述开关P沟道晶体管的相应的源极之间。
11.根据权利要求10所述的装置，其特征在于，
所述缓冲N沟道晶体管包括输入缓冲N沟道晶体管，所述缓冲P沟道晶体管包括输入缓冲P沟道晶体管；
所述NMOS电路包括输出缓冲N沟道晶体管，所述输出缓冲N沟道晶体管被耦接在所述开关输出和所述开关N沟道晶体管的漏极之间，所述输出缓冲N沟道晶体管的栅极被耦接到所述调制N沟道栅电压；以及
所述PMOS电路包括输出缓冲P沟道晶体管，所述输出缓冲P沟道晶体管被耦接在所述开关输出和所述开关P沟道晶体管的漏极之间，所述输出缓冲P沟道晶体管的栅极被耦接到所述调制P沟道栅电压。
12.一种操作模拟开关的方法，其特征在于，所述模拟开关包括在开关输入和开关输出之间与P型金属氧化物半导体PMOS电路并联的N型金属氧化物半导体NMOS电路，所述方法包括：
将反相的使能信号耦接到所述NMOS和PMOS电路的开关晶体管的栅极以控制所述模拟开关的开关状态；以及
将调制栅极电压施加到所述NMOS和PMOS电路的缓冲晶体管的栅极，其中每个所述调制电压基于所述开关状态在相应的电源电压和相应的栅致漏极泄漏电流GIDL降低电压之间交替变化。
13.根据权利要求12所述的方法，其特征在于，所述模拟开关是被耦接到共用端子的多个模拟开关中的一个，所述缓冲晶体管被耦接在所述开关晶体管和所述共用端子之间。
14.根据权利要求13所述的方法，其特征在于，这些调制栅极电压中的每一个在所述开关状态为闭合时是相应的电源电压，在所述开关状态为关断时是相应的GIDL降低电压。
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