JPS6179258A - 薄膜２端子素子 - Google Patents
薄膜２端子素子Info
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- JPS6179258A JPS6179258A JP20088384A JP20088384A JPS6179258A JP S6179258 A JPS6179258 A JP S6179258A JP 20088384 A JP20088384 A JP 20088384A JP 20088384 A JP20088384 A JP 20088384A JP S6179258 A JPS6179258 A JP S6179258A
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- JP
- Japan
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- film
- electrode
- thin
- main electrode
- insulating film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
- H01L21/707—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thin-film circuits or parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜トランジスタ（ＴＰＴ）を搭載した装置
の静電気保膜等に有効な薄膜２端子素子構造に関するも
のである。
の静電気保膜等に有効な薄膜２端子素子構造に関するも
のである。
Ｔ Ｉｔ’ Ｔは通常ガラス基板等絶縁基板上に設けら
れるため、製造プロセス中や実装工程中の静電気で破壊
しやすい欠点がある。例えば８ｉ基板上のＭＯＳ）ラン
ジスタ等のゲート保護には、第２図に１例を示す様に、
保護ダイオード１００を挿入していた、ＭＯＳ）ランジ
スタ２００のゲート電極と共通接地端子（基板）との間
に、ツェナーダイードの如（ＭＯｓ）ランジスタのＶＴ
Ｒより高い電圧でしかも破壊電圧より低い電圧で降伏す
る素子を入れ、ゲート電極に静電気の如く高電圧が印加
してもダイオード１００全通して電荷を逃がしてしまう
ものである。しかしながら、 Ｔ１１’Ｔの場合にはＰ
Ｎダイオードを作ること、が困難であったり、そのため
に製造工程が増えたりしてしまう。
れるため、製造プロセス中や実装工程中の静電気で破壊
しやすい欠点がある。例えば８ｉ基板上のＭＯＳ）ラン
ジスタ等のゲート保護には、第２図に１例を示す様に、
保護ダイオード１００を挿入していた、ＭＯＳ）ランジ
スタ２００のゲート電極と共通接地端子（基板）との間
に、ツェナーダイードの如（ＭＯｓ）ランジスタのＶＴ
Ｒより高い電圧でしかも破壊電圧より低い電圧で降伏す
る素子を入れ、ゲート電極に静電気の如く高電圧が印加
してもダイオード１００全通して電荷を逃がしてしまう
ものである。しかしながら、 Ｔ１１’Ｔの場合にはＰ
Ｎダイオードを作ること、が困難であったり、そのため
に製造工程が増えたりしてしまう。
また、基板が絶縁物であるため、ｓ７基板の様な静電気
対策はとりにくい難点があった。
対策はとりにくい難点があった。
上述の如く、静電気対策としてＰＭ接合またはショット
キー接合ダイオード會ＴＰＴと同一基板上に作るのは工
程が増える問題点があった。
キー接合ダイオード會ＴＰＴと同一基板上に作るのは工
程が増える問題点があった。
本発明は、ＴＰＴ製作工程と同時に製造可能な２端子累
子を提供することで上記の問題を解決しようとするもの
である。
子を提供することで上記の問題を解決しようとするもの
である。
本発明の薄膜２端子素子は、ＴＰＴとほぼ同様な構造を
有する。半導体薄膜と、ゲート絶縁膜と、ゲート電極と
、第】及び第２主電極とより成り、象、１主電極が半導
体薄膜に関しゲート電極の反対側に位置してフィールド
絶縁膜を介して半導体薄薄上のほとんどに延在し、かつ
第２主電極とゲート電極とが短絡した構造を有している
。いわゆるＴＰＴのゲート電極と第２主電極とを短絡し
、かつ遮光膜と第１主電極とを短絡したものである。
有する。半導体薄膜と、ゲート絶縁膜と、ゲート電極と
、第】及び第２主電極とより成り、象、１主電極が半導
体薄膜に関しゲート電極の反対側に位置してフィールド
絶縁膜を介して半導体薄薄上のほとんどに延在し、かつ
第２主電極とゲート電極とが短絡した構造を有している
。いわゆるＴＰＴのゲート電極と第２主電極とを短絡し
、かつ遮光膜と第１主電極とを短絡したものである。
さらに、本発明の応用例として、ゲート電極と第１主電
極の間にオフセラ）ｋ生じさせるもの、またはフィール
ド絶縁膜上を半導体薄膜表面に沿って延在する第１主電
極と第２主電極との間にオフ゛セットを有するもの、有
しないもの等がある１本発明による２端子素子は、使用
目的に応じチャンネル長やＶＴＲを適宜選ばれる。
極の間にオフセラ）ｋ生じさせるもの、またはフィール
ド絶縁膜上を半導体薄膜表面に沿って延在する第１主電
極と第２主電極との間にオフ゛セットを有するもの、有
しないもの等がある１本発明による２端子素子は、使用
目的に応じチャンネル長やＶＴＲを適宜選ばれる。
本発明による２端子累子は、ゲートとドレインを短絡し
たＴＰＴ’ｉ２つ逆方向に組み合わせたことに相当する
特性金有する。即ち、１つのＴＰＴのゲートとドレイン
は、前記ゲート電極と第２主電極に相当し、前記ゲート
絶縁膜に接した半導体薄膜表面近くにチャンネルを生じ
る。他方のＴＰＴのゲートとドレインは延在する第１主
電極の１部と第１主電極に相当し、前記フィールド絶縁
膜に接した半導体薄膜表面近傍にチャンネルを生じる。
たＴＰＴ’ｉ２つ逆方向に組み合わせたことに相当する
特性金有する。即ち、１つのＴＰＴのゲートとドレイン
は、前記ゲート電極と第２主電極に相当し、前記ゲート
絶縁膜に接した半導体薄膜表面近くにチャンネルを生じ
る。他方のＴＰＴのゲートとドレインは延在する第１主
電極の１部と第１主電極に相当し、前記フィールド絶縁
膜に接した半導体薄膜表面近傍にチャンネルを生じる。
それ故、第１主電極または第２主電極に電圧を加えれば
、ある電圧（しきい値電圧ＶＴＲ）から急激に電流が流
れる２端子素子である。
、ある電圧（しきい値電圧ＶＴＲ）から急激に電流が流
れる２端子素子である。
以下に図面に浴って本発明を詳述する。第１図（α）と
（６）は、それぞれ本発明による２端子素子の断面図と
特性図である。第１図（α）において、ガラス、石英、
セラミックス、絶縁物コートされたＳＺや金属などのい
わゆる絶縁基板１上に、ゲート電極２、その上にゲート
絶縁膜４が形成されている。
（６）は、それぞれ本発明による２端子素子の断面図と
特性図である。第１図（α）において、ガラス、石英、
セラミックス、絶縁物コートされたＳＺや金属などのい
わゆる絶縁基板１上に、ゲート電極２、その上にゲート
絶縁膜４が形成されている。
さらにα−８ＣＨ（Ｄ如き半導体薄膜４が設けられ、そ
の両端に鮪１主電極５（例えばソース）、ｍ２主電極６
（例えばドレイン）が配されている。第１主電極５は、
絶縁膜７の開孔を通して半導体薄膜４に接し、しかも絶
ｉ膜７を介して半導体薄膜４上に延在し、第２主電極６
と平面的に重なっている。配線電極１６は必要に応じ、
第１主電極５と同時に設けられたものである。また、第
２主電極６は、ゲート絶縁膜８の開孔を通し、ゲート電
極１と短絡されている。以上の様に、本発明は側１主電
極５．第２主電極６ｔ一端子とする２端子累子全形成し
ている。本例の構造は、ゲート電極２が半導体薄膜４の
下＆Ｃ６るいわゆる逆スタガー構造を有し、逆スタガー
ＴＦ’Ｔと同時に製作できる。
の両端に鮪１主電極５（例えばソース）、ｍ２主電極６
（例えばドレイン）が配されている。第１主電極５は、
絶縁膜７の開孔を通して半導体薄膜４に接し、しかも絶
ｉ膜７を介して半導体薄膜４上に延在し、第２主電極６
と平面的に重なっている。配線電極１６は必要に応じ、
第１主電極５と同時に設けられたものである。また、第
２主電極６は、ゲート絶縁膜８の開孔を通し、ゲート電
極１と短絡されている。以上の様に、本発明は側１主電
極５．第２主電極６ｔ一端子とする２端子累子全形成し
ている。本例の構造は、ゲート電極２が半導体薄膜４の
下＆Ｃ６るいわゆる逆スタガー構造を有し、逆スタガー
ＴＦ’Ｔと同時に製作できる。
ここで、ゲート電極２には、Ａｉ、Ｃデ、Ｍ６ 。
Ｔα、Ｗ等の不透明金属やその硅化物もしくはそれらの
多層膜が用いられ、場合によれば多結晶町や低抵抗α−
８１膜尋の低抵抗半導体薄も用いられる。ゲート絶縁Ｍ
８には、酸化硅素（昭Ｏｇ ）膜や窒化硅素（ＢｉＮＺ
）膜等が主に用いられ、通常プラズマＣＶ Ｄ等でＢ
ｉＨａ＋’Ｈ＊ＯやＢｉ’Ｈ４−）Ｎｕ、 等の混合
ガスから堆積される。その他、光ＣＶＤ。
多層膜が用いられ、場合によれば多結晶町や低抵抗α−
８１膜尋の低抵抗半導体薄も用いられる。ゲート絶縁Ｍ
８には、酸化硅素（昭Ｏｇ ）膜や窒化硅素（ＢｉＮＺ
）膜等が主に用いられ、通常プラズマＣＶ Ｄ等でＢ
ｉＨａ＋’Ｈ＊ＯやＢｉ’Ｈ４−）Ｎｕ、 等の混合
ガスから堆積される。その他、光ＣＶＤ。
分子線堆積、イオンビーム堆積、熱ＣＶＤ等によっても
堆積されるし、場合によれば、ゲート電極２の材料の醒
化膜も用いることができる。牛導体６一 薄膜４は、本例ではα−ｓｚ ：Ｈ膜を用いた例を示し
たが、これもプラズマＣＶＤや光ＣＶＤ法などにより、
ＳｚＨ，または５ｚＨ４−）Ｈ，等のガスから堆積され
る。半導体薄膜４は、ａ−Ｓ仁ＨＫ限らずα−ＳＺ：Ｆ
やα−Ｂｉ：Ｈ十Ｆも適用され、堆積方法は上記に限ら
ないし、非晶質膜に限らず多結晶膜や単結晶膜も用いら
れる。第１及び第２主電極５．６は、ＡＡ、 Ｍ ｇ
、 Ｃｒ、 Ｗ 、 Ｔ ａ 、 Ｍ ｏ等金属やその
硅化物が用いられ、必要に応じ半導体薄膜４との接触部
にＢ −ａ−ｓｚＨｔ＋の如き低抵抗半導体膜が挿入さ
れる。絶縁膜７は、フィールド絶縁膜としても用いられ
、上記の８ｉ０ｚ 、 ＥｉＮｘ等やポリイミド樹脂や
塗布的Ｏｘ 等の如き塗布絶縁膜も用いられる。
堆積されるし、場合によれば、ゲート電極２の材料の醒
化膜も用いることができる。牛導体６一 薄膜４は、本例ではα−ｓｚ ：Ｈ膜を用いた例を示し
たが、これもプラズマＣＶＤや光ＣＶＤ法などにより、
ＳｚＨ，または５ｚＨ４−）Ｈ，等のガスから堆積され
る。半導体薄膜４は、ａ−Ｓ仁ＨＫ限らずα−ＳＺ：Ｆ
やα−Ｂｉ：Ｈ十Ｆも適用され、堆積方法は上記に限ら
ないし、非晶質膜に限らず多結晶膜や単結晶膜も用いら
れる。第１及び第２主電極５．６は、ＡＡ、 Ｍ ｇ
、 Ｃｒ、 Ｗ 、 Ｔ ａ 、 Ｍ ｏ等金属やその
硅化物が用いられ、必要に応じ半導体薄膜４との接触部
にＢ −ａ−ｓｚＨｔ＋の如き低抵抗半導体膜が挿入さ
れる。絶縁膜７は、フィールド絶縁膜としても用いられ
、上記の８ｉ０ｚ 、 ＥｉＮｘ等やポリイミド樹脂や
塗布的Ｏｘ 等の如き塗布絶縁膜も用いられる。
本発明による２端子累子の特性例を第１図（ｂ）に示す
、横軸は、落２主電極６に印加する電圧、縦軸ｉｌｔ第
１．第２主電極５．６間の電流である。第１図（ｂ）中
の曲線人及びＡＩは、基板１としてガラス基板、ゲート
電極２に０．１μ厚ＯＣｒ、ゲート絶縁膜８にプラダ−
ｒ ＣＶ Ｄ ＥＩ７Ｎｚ 膜（０，８μ？７Ｌ）、半
導体薄膜４ Ｆｉ、ａ−８仁Ｈ膜（０，４ｎｍ ） 、
第１．ｒｓ２主電極５，６は１′からｎ ａ−８ｉ：Ｈ
膜＃ （： １８ｍ Ａ、＃膜から成り、絶縁膜７はＳ
ｉＯ＄ 膜０．４Ａｍから構成されたチャンネル長１０
μｍ＃チャンネル幅５０μｍである第１図（ａ）の２端
子素子について得た特性例である。第２主電極が負電圧
（第１主電極が正電圧）側で、電流立上がり電圧が高い
のは、絶縁膜７が５７ｏｚ で、ゲート絶縁膜８に対
しく誘電率／厚み）の値が小さいためである。
、横軸は、落２主電極６に印加する電圧、縦軸ｉｌｔ第
１．第２主電極５．６間の電流である。第１図（ｂ）中
の曲線人及びＡＩは、基板１としてガラス基板、ゲート
電極２に０．１μ厚ＯＣｒ、ゲート絶縁膜８にプラダ−
ｒ ＣＶ Ｄ ＥＩ７Ｎｚ 膜（０，８μ？７Ｌ）、半
導体薄膜４ Ｆｉ、ａ−８仁Ｈ膜（０，４ｎｍ ） 、
第１．ｒｓ２主電極５，６は１′からｎ ａ−８ｉ：Ｈ
膜＃ （： １８ｍ Ａ、＃膜から成り、絶縁膜７はＳ
ｉＯ＄ 膜０．４Ａｍから構成されたチャンネル長１０
μｍ＃チャンネル幅５０μｍである第１図（ａ）の２端
子素子について得た特性例である。第２主電極が負電圧
（第１主電極が正電圧）側で、電流立上がり電圧が高い
のは、絶縁膜７が５７ｏｚ で、ゲート絶縁膜８に対
しく誘電率／厚み）の値が小さいためである。
第８図には、本発明による２端子素子の他の例を示す。
本例においては、第１主電極５０半導体薄膜４に接する
部分とゲート電極２の間に平面的に重ならない部分いわ
ゆるオフセット△Ｌを設けている。オフセット部分によ
って、第１主を極５とチャネル領域間に抵抗が挿入され
、第２主電極６が正電圧のとき′１１１ｒ、極が流れに
くくなる。その特性例１として第１図（ｂ）の曲線Ｂ
、 ＢＩ［示した。△Ｌ−２μｍ 、 Ｌ−川μｍで他
は泥１図（ｂ）Ａ、ＡＩの特性例と同様な構造である。
部分とゲート電極２の間に平面的に重ならない部分いわ
ゆるオフセット△Ｌを設けている。オフセット部分によ
って、第１主を極５とチャネル領域間に抵抗が挿入され
、第２主電極６が正電圧のとき′１１１ｒ、極が流れに
くくなる。その特性例１として第１図（ｂ）の曲線Ｂ
、 ＢＩ［示した。△Ｌ−２μｍ 、 Ｌ−川μｍで他
は泥１図（ｂ）Ａ、ＡＩの特性例と同様な構造である。
泥１主寛極５と第２主電極６０間にオフセットを設けれ
ば、第１図（ｂ）の曲線Ｂ”ｔｂ ’ｔｈ流の低い方ヘ
シントすることもできる。
ば、第１図（ｂ）の曲線Ｂ”ｔｂ ’ｔｈ流の低い方ヘ
シントすることもできる。
第４図は、本発明の他の構造断面例である。基板１上に
は、第１主電極５．絶縁膜７を介して第２主電極６が設
けられている。第１及び第２主電極５．６に接して半導
体薄膜４が形成され、その上にゲート絶縁膜８．ゲート
電極２が配されている゛。配線電極１５−６は必要に応
じ、絶縁膜７′またはゲート絶縁膜８の開孔を通し、ゲ
ート電極と同時に形成され為。本例は、ゲート電極が半
導体薄膜の上に設けられるいわゆるスタガー構造Ｔ１１
’Ｔと同時に製作しやすい構造である。本例も同様、第
１主電極５とゲート電極２．または第２主電極６と第１
主電極５間に必要に応じオフセットを設けることができ
る。また、ｎチャンネル的に用いるには第１．第２主電
極５，６と半導体薄膜４との間にｎ半導体薄膜を挿入す
ればよいが、Ｐ半導体薄膜を挿入しＰチャンネル的にも
使える。
は、第１主電極５．絶縁膜７を介して第２主電極６が設
けられている。第１及び第２主電極５．６に接して半導
体薄膜４が形成され、その上にゲート絶縁膜８．ゲート
電極２が配されている゛。配線電極１５−６は必要に応
じ、絶縁膜７′またはゲート絶縁膜８の開孔を通し、ゲ
ート電極と同時に形成され為。本例は、ゲート電極が半
導体薄膜の上に設けられるいわゆるスタガー構造Ｔ１１
’Ｔと同時に製作しやすい構造である。本例も同様、第
１主電極５とゲート電極２．または第２主電極６と第１
主電極５間に必要に応じオフセットを設けることができ
る。また、ｎチャンネル的に用いるには第１．第２主電
極５，６と半導体薄膜４との間にｎ半導体薄膜を挿入す
ればよいが、Ｐ半導体薄膜を挿入しＰチャンネル的にも
使える。
上述の如く、本発明による２端子素子はＴＮＴと同時搭
載が容易である第１の利点をもつ、第２の利点は、半導
体薄膜をゲート電極及び第１主電極の延在部で遮光でき
ることである。逆をいえば従来の遮光膜を第１主電極に
ショートすればよいことになる。
載が容易である第１の利点をもつ、第２の利点は、半導
体薄膜をゲート電極及び第１主電極の延在部で遮光でき
ることである。逆をいえば従来の遮光膜を第１主電極に
ショートすればよいことになる。
本発明による２端子素子は両方向共にある電圧から急激
に電流が流れる特性をもつので、ＴＰＴ搭載装置の静電
気保膿素子として最適である。そのためＴＰＴの動作電
圧より本２端子素子の動作電圧を上げ、かつＴＰＴの破
壊電圧より動作電圧を下げるには、（１）チャンネル長
、チャンネル嘱の選択、（２）絶縁膜７の膜の一類と膜
厚、（３）第１主電極とゲート電極間のオフセット量、
（４）第２主電極と第１主電極延在部のオフセット量１
等により制御できる。ゲート絶縁膜として、ＴＮＴ部の
ゲート＆ｌ！縁膜と同じものが使えるが、ＶＴＨに差を
つける他の方法として、ＴＮＴ部のゲート絶縁膜の他に
さらに他の絶縁膜を挿入することも可能である。
に電流が流れる特性をもつので、ＴＰＴ搭載装置の静電
気保膿素子として最適である。そのためＴＰＴの動作電
圧より本２端子素子の動作電圧を上げ、かつＴＰＴの破
壊電圧より動作電圧を下げるには、（１）チャンネル長
、チャンネル嘱の選択、（２）絶縁膜７の膜の一類と膜
厚、（３）第１主電極とゲート電極間のオフセット量、
（４）第２主電極と第１主電極延在部のオフセット量１
等により制御できる。ゲート絶縁膜として、ＴＮＴ部の
ゲート＆ｌ！縁膜と同じものが使えるが、ＶＴＨに差を
つける他の方法として、ＴＮＴ部のゲート絶縁膜の他に
さらに他の絶縁膜を挿入することも可能である。
また、本発明による２端子累子を靜電気保論素子として
用いる場合には、ＴＦ’Ｔ装置の外部取り出し電極間ま
たは共通端子を設け、共通端子と外部取り出し電極間に
押入することが望ましい、他−１〇− の応用としては、本発明の２端子累子が非線形特性を有
するので、液晶表示用２端子素子や論理回路等の非線形
集子としても用いることができる。
用いる場合には、ＴＦ’Ｔ装置の外部取り出し電極間ま
たは共通端子を設け、共通端子と外部取り出し電極間に
押入することが望ましい、他−１〇− の応用としては、本発明の２端子累子が非線形特性を有
するので、液晶表示用２端子素子や論理回路等の非線形
集子としても用いることができる。
主に、α−８ｉ を用いた例を述べてきたが、多結晶
半導体薄膜、単結晶半導体薄膜にも本発明は適用され、
またＳＺに限らず他の半導体材料についても同様であり
、工業的意義は大きいものである。
半導体薄膜、単結晶半導体薄膜にも本発明は適用され、
またＳＺに限らず他の半導体材料についても同様であり
、工業的意義は大きいものである。
第１図（α）は本発明による２端子素子の構造例の断面
図。 第１図（ｂ）はその特性図、第２図は従来の静電気対策
のための回路図。 第８図及び第４図はそれぞれ本発明による他の構造例の
断面図である。
図。 第１図（ｂ）はその特性図、第２図は従来の静電気対策
のための回路図。 第８図及び第４図はそれぞれ本発明による他の構造例の
断面図である。
Claims (4)
- （１）絶縁基板と、半導体薄膜と、前記半導体薄膜とゲ
ート絶縁膜を介して平面的に接するゲート電極と、ゲー
ト電極に対し半導体薄膜の両側に設けられた第１主電極
と第２主電極とから成り、前記第１主電極が前記半導体
薄膜のゲート電極に対し反対側の表面に絶縁膜を介して
延在し、かつ前記第２主電極とゲート電極とを短絡し、
第１主電極と第２主電極を２端子としたことを特徴とす
る薄膜２端子素子。 - （２）前記ゲート電極と前記第２主電極とが少なくとも
ゲート絶縁膜を介して平面的に重なる部分を有し、前記
ゲート電極と前記第１主電極は少なく共ゲート絶縁膜を
介して平面的に重なる部分を有さないことを特徴とする
特許請求の範囲第１項記載の薄膜２端子素子。 - （３）前記ゲート絶縁膜の（誘電率／厚み）の値が前記
絶縁膜の（誘電率／厚み）の値より大きく選ばれること
を特徴とする特許請求の範囲第１項または第２項記載の
薄膜２端子素子。 - （４）前記第１主電極の延在する部分が、前記第２主電
極と前記絶縁膜を介して平面的に重なる部分を有するこ
とを特徴とする特許請求の範囲第１項乃至第３項いずれ
か記載の薄膜２端子素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20088384A JPS6179258A (ja) | 1984-09-26 | 1984-09-26 | 薄膜２端子素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20088384A JPS6179258A (ja) | 1984-09-26 | 1984-09-26 | 薄膜２端子素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6179258A true JPS6179258A (ja) | 1986-04-22 |
Family
ID=16431822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20088384A Pending JPS6179258A (ja) | 1984-09-26 | 1984-09-26 | 薄膜２端子素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6179258A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010032386A1 (ja) * | 2008-09-17 | 2010-03-25 | シャープ株式会社 | 半導体装置 |
| WO2010143557A1 (ja) * | 2009-06-09 | 2010-12-16 | シャープ株式会社 | 半導体装置 |
-
1984
- 1984-09-26 JP JP20088384A patent/JPS6179258A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010032386A1 (ja) * | 2008-09-17 | 2010-03-25 | シャープ株式会社 | 半導体装置 |
| CN102160183A (zh) * | 2008-09-17 | 2011-08-17 | 夏普株式会社 | 半导体装置 |
| US8575615B2 (en) | 2008-09-17 | 2013-11-05 | Sharp Kabushiki Kaisha | Semiconductor device |
| WO2010143557A1 (ja) * | 2009-06-09 | 2010-12-16 | シャープ株式会社 | 半導体装置 |
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