JPS6179257A - 薄膜トランジスタ装置 - Google Patents
薄膜トランジスタ装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非晶質シリコン（α−５７）の如き遮光を必
要とする薄膜トランジスタ（ＴＰＴ）に関するものであ
る。
要とする薄膜トランジスタ（ＴＰＴ）に関するものであ
る。
α−ｓ７や多結晶ＳＺを用いたＴＰＴは、液晶表示装置
をはじめ広く応用されつつある。しかしながら、中でも
α−８ｉは光に対し高感度なため光があたるとＴＮＴ特
性が変化する問題があり、遮光を必要とする。第２図は
、従来のα−５ｚＴＦＴの断面構造例である。ガラス等
の絶縁基板１の上に設けられ、金属等のゲート電極２．
ゲート電極を被うゲート絶縁膜８．その上の高抵抗α−
８１膜４．α−８ｉ膜４に接しゲート電極２０両側に配
された第１主電極５（例えばソース）第２主電極（例え
ばドレイン）よりα−８１ＴＰＴが形成される。下方か
らの光に対してはゲート電極２で遮光できるが、上方か
らの光については遮光膜８を必要とする。遮光膜８は通
常金属等の不透明導電膜を用いるので、第１及び第２主
電極５゜６との絶縁のため遮光膜８ｆ１′には絶縁膜７
が配される。絶縁膜７には、５ｉＯｃ 、 ８１Ｎ＄
、ポリイミド等が用いられ、遮光膜８にはＡ７ 、 Ｃ
ｆ等の金属や、α−Ｂ ＺＺＧＪＴ−Ｚ等の半導体薄膜
が用いられ、堆積工程、マスク工程が必要であった１以
上、いわゆる逆スタガー構造のＴＰＴについて説明した
が、ゲート電極が表面側にあるスタガー構造も同様で基
板側に遮光膜を必要としていた。
をはじめ広く応用されつつある。しかしながら、中でも
α−８ｉは光に対し高感度なため光があたるとＴＮＴ特
性が変化する問題があり、遮光を必要とする。第２図は
、従来のα−５ｚＴＦＴの断面構造例である。ガラス等
の絶縁基板１の上に設けられ、金属等のゲート電極２．
ゲート電極を被うゲート絶縁膜８．その上の高抵抗α−
８１膜４．α−８ｉ膜４に接しゲート電極２０両側に配
された第１主電極５（例えばソース）第２主電極（例え
ばドレイン）よりα−８１ＴＰＴが形成される。下方か
らの光に対してはゲート電極２で遮光できるが、上方か
らの光については遮光膜８を必要とする。遮光膜８は通
常金属等の不透明導電膜を用いるので、第１及び第２主
電極５゜６との絶縁のため遮光膜８ｆ１′には絶縁膜７
が配される。絶縁膜７には、５ｉＯｃ 、 ８１Ｎ＄
、ポリイミド等が用いられ、遮光膜８にはＡ７ 、 Ｃ
ｆ等の金属や、α−Ｂ ＺＺＧＪＴ−Ｚ等の半導体薄膜
が用いられ、堆積工程、マスク工程が必要であった１以
上、いわゆる逆スタガー構造のＴＰＴについて説明した
が、ゲート電極が表面側にあるスタガー構造も同様で基
板側に遮光膜を必要としていた。
従来構造では第２図の様に遮光膜８が電気的に浮いた形
になり、いわゆる浮遊ゲートとして働く。
になり、いわゆる浮遊ゲートとして働く。
そのため、遮光膜８側の半導体薄膜４０表面は、ソース
・ドレイン電圧の影譬を受けた遮光膜８の電位でチャン
ネルが誘起し、たとえゲート電圧が０■でもリーク電流
が多くなってしまう問題があ−８〜 った、ｉた、堆積する膜の層数やマスク工程数も多いと
いう問題がある。
・ドレイン電圧の影譬を受けた遮光膜８の電位でチャン
ネルが誘起し、たとえゲート電圧が０■でもリーク電流
が多くなってしまう問題があ−８〜 った、ｉた、堆積する膜の層数やマスク工程数も多いと
いう問題がある。
本発明は、上記の遮光膜の浮遊ゲート効果をなくすこと
を第１の目的とし、製造工程数を減少できるＴＰＴ構造
を提供することを第２の目的とする。さらに、リーク電
流の少ないＴＰＴの提供を第８の目的とする。
を第１の目的とし、製造工程数を減少できるＴＰＴ構造
を提供することを第２の目的とする。さらに、リーク電
流の少ないＴＰＴの提供を第８の目的とする。
本発明では、半導体薄膜と、ゲート電極及びゲート絶縁
膜、半導体薄膜に接しゲート電極の両側に設けられた第
１及び第２主電極からなる横型単位ＴＰＴで、第１主電
極に半導体薄膜上及び第２主電極上に絶縁膜を介して延
在する第１主電極延在部を設けたものを、２つ用いる。
膜、半導体薄膜に接しゲート電極の両側に設けられた第
１及び第２主電極からなる横型単位ＴＰＴで、第１主電
極に半導体薄膜上及び第２主電極上に絶縁膜を介して延
在する第１主電極延在部を設けたものを、２つ用いる。
そして、各単位ＴＰＴのゲート電極同志、第２主電極同
志を短絡し、１つの単位Ｔ］ｌｌ’ＴＯ第１主電極をソ
ース、他の単位ＴＰＴの第１主電＆をドレイン、２つの
短絡したゲート電極をゲートとして、１つのＴＰＴとし
て動作せしめるものである。
志を短絡し、１つの単位Ｔ］ｌｌ’ＴＯ第１主電極をソ
ース、他の単位ＴＰＴの第１主電＆をドレイン、２つの
短絡したゲート電極をゲートとして、１つのＴＰＴとし
て動作せしめるものである。
第１主電極延在部が、遮光膜の働きを兼ねるため、ＴＰ
Ｔは特に遮光膜を必要としない、１つの単位ＴＰＴの第
１主電極延在部が第１主電極と同電位になるため、第１
主電極をソースとして動作するとき、半導体薄膜表面に
チャンネルが誘起されることはない。
Ｔは特に遮光膜を必要としない、１つの単位ＴＰＴの第
１主電極延在部が第１主電極と同電位になるため、第１
主電極をソースとして動作するとき、半導体薄膜表面に
チャンネルが誘起されることはない。
しかし、第２主電極をソースとして働かせたときには、
第１主電極及びその延在部にドレイン電圧がかかり、リ
ーク電流を増加させてしまう１本発明では、この１つの
単位ＴＰＴの特性を利用し、２つの単位ＴＦＴｔ−組み
合わせることにより、双方向性をもった１つのＴＰＴと
して動作せしめている。それ故、リーク電流は、２つの
うちの１つの単位ＴＰＴの第１主電極接地特性からきま
り。
第１主電極及びその延在部にドレイン電圧がかかり、リ
ーク電流を増加させてしまう１本発明では、この１つの
単位ＴＰＴの特性を利用し、２つの単位ＴＦＴｔ−組み
合わせることにより、双方向性をもった１つのＴＰＴと
して動作せしめている。それ故、リーク電流は、２つの
うちの１つの単位ＴＰＴの第１主電極接地特性からきま
り。
これは上述の様に遮光膜の浮遊ゲート効果をもたないた
め、リーク電流は少ない。
め、リーク電流は少ない。
以下に図面を用いて本発明を詳述する。
縞１図は、本発明によるＴＰＴの断面栴造例である。１
つの単位Ｔ Ｐ Ｔ Ｔｌは、ガラス、石英、セラミッ
クス、絶縁物コートされたＳＺや金属等の絶縁基板１上
に選択的に形成されたゲート電極１２ 、その上のゲー
ト絶縁膜１３ 、さらにその上のα−ｓ４Ｈｍ 等の半
導体薄膜１４．半導体薄膜１４に接しゲート電極１２と
平面的に一部重なる第１主電極１５、第２主電極１６か
ら成り、第１主電極１５は延在部１１５を有し半導体薄
膜１４及び第２主電極１６の一部と絶縁膜１７を介して
平面的に重なっている。他の単位ＴＰＴＴ１も同様な構
造を有し、絶縁基板１、ゲート電極２２．ゲート絶縁１
Ｌ半導体薄膜２４、第１主電極５．第２主電極あ、絶縁
膜２７．第１主電極延在部１２５から成る。本発明は単
位ＴＦＴＴ１とＴ８の組み合せより成り、それぞれの第
２主電極１６ 、２６を短絡、ゲート電極１２ 、２２
の短絡している。第１図の例では、ゲート電極１２ 、
２２は共通に設けている。ゲート電極１２ 、２２は、
不透明導電膜よりなりＡ、＃、Ｃｒ、ＭＯ，Ｔα、Ｗ。
つの単位Ｔ Ｐ Ｔ Ｔｌは、ガラス、石英、セラミッ
クス、絶縁物コートされたＳＺや金属等の絶縁基板１上
に選択的に形成されたゲート電極１２ 、その上のゲー
ト絶縁膜１３ 、さらにその上のα−ｓ４Ｈｍ 等の半
導体薄膜１４．半導体薄膜１４に接しゲート電極１２と
平面的に一部重なる第１主電極１５、第２主電極１６か
ら成り、第１主電極１５は延在部１１５を有し半導体薄
膜１４及び第２主電極１６の一部と絶縁膜１７を介して
平面的に重なっている。他の単位ＴＰＴＴ１も同様な構
造を有し、絶縁基板１、ゲート電極２２．ゲート絶縁１
Ｌ半導体薄膜２４、第１主電極５．第２主電極あ、絶縁
膜２７．第１主電極延在部１２５から成る。本発明は単
位ＴＦＴＴ１とＴ８の組み合せより成り、それぞれの第
２主電極１６ 、２６を短絡、ゲート電極１２ 、２２
の短絡している。第１図の例では、ゲート電極１２ 、
２２は共通に設けている。ゲート電極１２ 、２２は、
不透明導電膜よりなりＡ、＃、Ｃｒ、ＭＯ，Ｔα、Ｗ。
等の金属や硅化物、それらの多層膜、場合によれば低抵
抗半導体膜が使用される。ゲート絶縁膜１３．２３は、
プラズマＣＶＤや光ＣＶＤ等で堆積した酸化硅素（８ｚ
Ｏ＄）膜や窒化硅素（５ｉＮ２Ｈ）膜等が用いられる。
抗半導体膜が使用される。ゲート絶縁膜１３．２３は、
プラズマＣＶＤや光ＣＶＤ等で堆積した酸化硅素（８ｚ
Ｏ＄）膜や窒化硅素（５ｉＮ２Ｈ）膜等が用いられる。
必要に応じては、ゲート電極１２ 、２２材料の酸化膜
も用いることができる。半導体薄膜１４．２４ハ、ブ７
ズーｑｃＶＤＪｐ光ＣＶＤ、、Ｘバッター、イオンビー
ム堆積等によるａ−ｓｉＨｍ −？） ａ−ｓｉ：ｉｒ
またはその混合物が用いられる。場合によれば、多結晶
Ｓｉ膜や単結晶ｅｚ膜も用いることができる。
も用いることができる。半導体薄膜１４．２４ハ、ブ７
ズーｑｃＶＤＪｐ光ＣＶＤ、、Ｘバッター、イオンビー
ム堆積等によるａ−ｓｉＨｍ −？） ａ−ｓｉ：ｉｒ
またはその混合物が用いられる。場合によれば、多結晶
Ｓｉ膜や単結晶ｅｚ膜も用いることができる。
第１及び第２主電極１５ 、１６ 、２．’５ 、あは
導電膜から成り、ＩＬ Ａ 、 Ｃｒ 、 Ｍ ｏ 、
Ｔ ａ 、 Ｗ等の金属やその硅化物、ＩＴＯ＠；の
透明専ＭＬ膜、それらの多層膜が用いられ、半導体薄膜
１４ 、２４との接触部には＋ ｎα−Ｂｉ ：Ｈの如き低抵抗半導体薄膜が挿入される
ことがある。低抵抗半導体温゛膜はＰα−ｓｉ：Ｈも勿
論用いられるし、ｎまたはＰα−８ｉ：Ｉ！′、ｎまた
は＋ Ｐ多結晶ＳＺ等も適用できる。絶縁膜１７，２７は上述
の８ｉ０７や５ｉＮ２Ｈの他に、ポリイミドや塗布Ｓｚ
Ｏ＄等も用いられる。第１主電極延在部１１５，１２５
は第１主電極と同様な材料で不透明導電膜が使われる。
導電膜から成り、ＩＬ Ａ 、 Ｃｒ 、 Ｍ ｏ 、
Ｔ ａ 、 Ｗ等の金属やその硅化物、ＩＴＯ＠；の
透明専ＭＬ膜、それらの多層膜が用いられ、半導体薄膜
１４ 、２４との接触部には＋ ｎα−Ｂｉ ：Ｈの如き低抵抗半導体薄膜が挿入される
ことがある。低抵抗半導体温゛膜はＰα−ｓｉ：Ｈも勿
論用いられるし、ｎまたはＰα−８ｉ：Ｉ！′、ｎまた
は＋ Ｐ多結晶ＳＺ等も適用できる。絶縁膜１７，２７は上述
の８ｉ０７や５ｉＮ２Ｈの他に、ポリイミドや塗布Ｓｚ
Ｏ＄等も用いられる。第１主電極延在部１１５，１２５
は第１主電極と同様な材料で不透明導電膜が使われる。
第１図のＴＰＴでは、単位ＴＰＴＴ、の第１主電極及び
単位ＴＥ’ＴＴ、の第１主電極がソ一ス及びドレインと
して、各単位ＴＰＴのゲート電極１２ 、２２が共通ゲ
ートとして動作させられる。
単位ＴＥ’ＴＴ、の第１主電極がソ一ス及びドレインと
して、各単位ＴＰＴのゲート電極１２ 、２２が共通ゲ
ートとして動作させられる。
第８図は、本発明を液晶表示装置用ＴＰＴ基板に適用し
た例を示す。単位ＴＰＴはそれぞれ分割されたゲート電
極１２．２２を有し、他の部分で短絡している（図示せ
ず）例を示した。また、半導体薄膜１４ 、２４は２つ
の単位ＴＦ’Ｔにつき共通薄膜４とし、画素電極９と同
時に２つの単位ＴＰＴの共通第２主電極１０６を必要に
より単位Ｔ Ｆ Ｔ Ｔｌの第１主電極１５の補助電極
１０５を形成した構造を示した。画素電極９は工ＴＯや
ＳｎＯ２などの透明導電膜より形成される。本例では単
位Ｔ Ｐ Ｔ Ｔ。
た例を示す。単位ＴＰＴはそれぞれ分割されたゲート電
極１２．２２を有し、他の部分で短絡している（図示せ
ず）例を示した。また、半導体薄膜１４ 、２４は２つ
の単位ＴＦ’Ｔにつき共通薄膜４とし、画素電極９と同
時に２つの単位ＴＰＴの共通第２主電極１０６を必要に
より単位Ｔ Ｆ Ｔ Ｔｌの第１主電極１５の補助電極
１０５を形成した構造を示した。画素電極９は工ＴＯや
ＳｎＯ２などの透明導電膜より形成される。本例では単
位Ｔ Ｐ Ｔ Ｔ。
の第１主電ｉ１５がデータ（またはドレイン）ラインと
して、ゲート電極１２ 、２２がアドレス（またはゲー
ト）ラインとしてマトリックス状に配置することができ
る単位画素構造例を示した。
して、ゲート電極１２ 、２２がアドレス（またはゲー
ト）ラインとしてマトリックス状に配置することができ
る単位画素構造例を示した。
第４図には、本発明をやはりアクティブマトリクス液晶
表示装置に適用したときの単位画素構造例を示す。本例
においては、単位ＴＰＴＴ１ 、Ｔ２に対し分割された
ゲート電極１２ 、２２を有し、ゲ一ト絶縁膜８ （Ｉ
（、２３） 、半導体薄膜４は共通領域として形成して
いる。第１主電極１．５ 、２５と半導体薄膜４との接
触は、ｎ半導体薄膜３５ 、４５ 、 Ｉ Ｔ Ｏ等の
透明導電膜１０５．９ｆｃ介して形成され、単位ＴＰＴ
Ｔ！の透明導電膜９は、画素電極９としても働く。第２
主電極１０６は、透明導電膜から成り、半導体薄膜４と
の接触部はｎ半導体薄Ｍ３６を介している。本例におい
ても、単位ＴＰＴＴ１の第１主電極１５がドレインライ
ンとして、単位ＴＦＴＴ、の第１主電極５が各画素のソ
ースとして短絡されたゲート電極１２ 、２２がゲート
ラインとして働く。
表示装置に適用したときの単位画素構造例を示す。本例
においては、単位ＴＰＴＴ１ 、Ｔ２に対し分割された
ゲート電極１２ 、２２を有し、ゲ一ト絶縁膜８ （Ｉ
（、２３） 、半導体薄膜４は共通領域として形成して
いる。第１主電極１．５ 、２５と半導体薄膜４との接
触は、ｎ半導体薄膜３５ 、４５ 、 Ｉ Ｔ Ｏ等の
透明導電膜１０５．９ｆｃ介して形成され、単位ＴＰＴ
Ｔ！の透明導電膜９は、画素電極９としても働く。第２
主電極１０６は、透明導電膜から成り、半導体薄膜４と
の接触部はｎ半導体薄Ｍ３６を介している。本例におい
ても、単位ＴＰＴＴ１の第１主電極１５がドレインライ
ンとして、単位ＴＦＴＴ、の第１主電極５が各画素のソ
ースとして短絡されたゲート電極１２ 、２２がゲート
ラインとして働く。
以上、いわゆる逆スタガー構造のＴＦ’Ｔについて説明
してきたが、第５図にはスタガー構造ＴＰＴに本発明を
適用し、単位画素について説明する。
してきたが、第５図にはスタガー構造ＴＰＴに本発明を
適用し、単位画素について説明する。
絶縁基板１上に、単位ＴＰＴＴｌ 、Ｔ２の第１主電極
１５ 、１６及び第１主電極延在部１１５，１２５が、
絶縁膜７を介して共通第２主電極１０６が形成される。
１５ 、１６及び第１主電極延在部１１５，１２５が、
絶縁膜７を介して共通第２主電極１０６が形成される。
共通第２主電極１０６と同時に絶縁膜７の開孔全通して
単位Ｔ Ｐ Ｔ Ｔｌの紀１主電極５に接する画素電極
９を形成できるので、共通第２主電極１０６の少なく共
一部は透明導電膜が好ましい、第１主電極１５，５上の
絶縁膜７に開孔を設はて、半導体薄膜４を選択的に設け
、さらにゲート絶縁Ｍ８Ｉ共通ゲート電極２を形成する
。必要、に応じ同時に単位ＴＦＴＴ、の第１主電極１５
に接するドレインライン５′ｆ：設けることもできる。
単位Ｔ Ｐ Ｔ Ｔｌの紀１主電極５に接する画素電極
９を形成できるので、共通第２主電極１０６の少なく共
一部は透明導電膜が好ましい、第１主電極１５，５上の
絶縁膜７に開孔を設はて、半導体薄膜４を選択的に設け
、さらにゲート絶縁Ｍ８Ｉ共通ゲート電極２を形成する
。必要、に応じ同時に単位ＴＦＴＴ、の第１主電極１５
に接するドレインライン５′ｆ：設けることもできる。
第１主電極１５ 、２５及び第１主電極延在部１１５，
１２５は、金属等の不透明導電膜から成り、必要に応じ
その上に低抵抗半導体膜を積める。また共通第２主電極
１０６や画素電極９も低抵抗半導体膜と透明導電膜の２
層構造も適用でき、画素電極９の低抵抗半導体膜は半導
体薄膜４の選択エッチ時に同時に除去できる。
１２５は、金属等の不透明導電膜から成り、必要に応じ
その上に低抵抗半導体膜を積める。また共通第２主電極
１０６や画素電極９も低抵抗半導体膜と透明導電膜の２
層構造も適用でき、画素電極９の低抵抗半導体膜は半導
体薄膜４の選択エッチ時に同時に除去できる。
以上の様に、本発明によるＴＩＦＴは、（１）遮光膜を
特に堆積する必要がない、（２）２つの単位ＴＩｒＴか
ら成っているのでリーク電流が少ない、という利点ｔ−
もつ、特にアクティブマトリクス表示装置に本発明のＴ
ＰＴを適用したときには、（８）画累電ｌＯ− 極と第２主電極を同時に形成でき、工程を簡単化できる
特徴をも有する。本発明のＴＰＴは、第２主電極に接す
る部分の半導体薄膜については充分な遮光は行なわれな
いが、この部分の半導体薄膜の低抵抗化はむしろ特性上
望ましい。そのため場合によれば、第２主電極は特に設
ける必要のないこともある。
特に堆積する必要がない、（２）２つの単位ＴＩｒＴか
ら成っているのでリーク電流が少ない、という利点ｔ−
もつ、特にアクティブマトリクス表示装置に本発明のＴ
ＰＴを適用したときには、（８）画累電ｌＯ− 極と第２主電極を同時に形成でき、工程を簡単化できる
特徴をも有する。本発明のＴＰＴは、第２主電極に接す
る部分の半導体薄膜については充分な遮光は行なわれな
いが、この部分の半導体薄膜の低抵抗化はむしろ特性上
望ましい。そのため場合によれば、第２主電極は特に設
ける必要のないこともある。
以上主に半導体薄膜としてα−Ｂｉ：Ｒｆ用いた例を述
べてきたが、多結晶８１や単結晶ｓ４薄膜についても、
さらにｓ７に限らず他の半導体薄膜についても本発明は
適用できる。
べてきたが、多結晶８１や単結晶ｓ４薄膜についても、
さらにｓ７に限らず他の半導体薄膜についても本発明は
適用できる。
本発明によりＴＰＴ装置のコストが低減され、リーク電
流性能が向上するので、その工業的意義は大きい。
流性能が向上するので、その工業的意義は大きい。
【図面の簡単な説明】
第１図は本発明によるＴＰＴの断面図、第２図は従来の
１“ＦＴの断面図、第８図乃至第５図はそれぞれ本発明
を了クチイブマトリクス液晶表示装置用基板の単位画素
に適用したときの断面図である。 １・・絶縁基板 ２ 、１２ 、２２・・ゲート電極８
、１３ 、２３・・ゲート絶縁膜 ４ 、１４ 、２
４・・半導体薄膜 ５，１５，２５＠・第１主電極 ６
、１６ 。 ２６．１０６・・あ２主電極 ’１，１７，２７・・絶
縁膜 １１５，１２５・・第１主電極延在部以 上
１“ＦＴの断面図、第８図乃至第５図はそれぞれ本発明
を了クチイブマトリクス液晶表示装置用基板の単位画素
に適用したときの断面図である。 １・・絶縁基板 ２ 、１２ 、２２・・ゲート電極８
、１３ 、２３・・ゲート絶縁膜 ４ 、１４ 、２
４・・半導体薄膜 ５，１５，２５＠・第１主電極 ６
、１６ 。 ２６．１０６・・あ２主電極 ’１，１７，２７・・絶
縁膜 １１５，１２５・・第１主電極延在部以 上
Claims (2)
- （１）絶縁基板と、半導体薄膜と、前記半導体薄膜とゲ
ート絶縁膜を介して平面的に接するゲート電極と、前記
ゲート電極と少なく共ゲート絶縁膜を介して平面的に重
なる部分を有し前記半導体薄膜に接する第１主電極及び
第２主電極とから成り、前記第１主電極が前記半導体薄
膜のゲート電極に対し反対側表面に絶縁膜を介して延在
し、かつ前記第２主電極の一部と前記絶縁膜を介して平
面的に重なる第１主電極延在部を有する構造をそれぞれ
有する第１及び第２の単位薄膜トランジスタから成り、
前記第１及び第２の単位トランジスタの第２主電極同志
を短絡し、かつゲート電極同志を短絡して１つのトラン
ジスタとして動作せしめることを特徴とする薄膜トラン
ジスタ装置。 - （２）前記第２主電極の少なく共一部が透明導電膜より
成り、前記第１主電極の少なく共一部が不透明導電膜よ
り成ることを特徴とした特許請求の範囲第１項記載の薄
膜トランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20088284A JPH0620137B2 (ja) | 1984-09-26 | 1984-09-26 | 薄膜トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20088284A JPH0620137B2 (ja) | 1984-09-26 | 1984-09-26 | 薄膜トランジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6179257A true JPS6179257A (ja) | 1986-04-22 |
| JPH0620137B2 JPH0620137B2 (ja) | 1994-03-16 |
Family
ID=16431806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20088284A Expired - Lifetime JPH0620137B2 (ja) | 1984-09-26 | 1984-09-26 | 薄膜トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620137B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111261A (en) * | 1988-07-13 | 1992-05-05 | Seikosha Co., Ltd. | Silicon thin film transistor with an intrinsic silicon active layer formed within the boundary defined by the edges of the gate electrode and the impurity containing silicon layer |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
-
1984
- 1984-09-26 JP JP20088284A patent/JPH0620137B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111261A (en) * | 1988-07-13 | 1992-05-05 | Seikosha Co., Ltd. | Silicon thin film transistor with an intrinsic silicon active layer formed within the boundary defined by the edges of the gate electrode and the impurity containing silicon layer |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620137B2 (ja) | 1994-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| EXPY | Cancellation because of completion of term | ||
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