JP2546982B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JP2546982B2 JP2546982B2 JP58120073A JP12007383A JP2546982B2 JP 2546982 B2 JP2546982 B2 JP 2546982B2 JP 58120073 A JP58120073 A JP 58120073A JP 12007383 A JP12007383 A JP 12007383A JP 2546982 B2 JP2546982 B2 JP 2546982B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- region
- main electrode
- resistance semiconductor
- film region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims description 68
- 239000004065 semiconductor Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 13
- 239000010408 film Substances 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000007737 ion beam deposition Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000012780 transparent material Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、非晶質や多結晶もしくはビームアニールな
どで結晶化された半導体薄膜を用いた薄膜トランジスタ
（TFT）に関するものである。
どで結晶化された半導体薄膜を用いた薄膜トランジスタ
（TFT）に関するものである。
従来、薄膜トランジスタとしては、第３図に示される
ような構成のものが知られている（特公43-26823号公報
参照）。
ような構成のものが知られている（特公43-26823号公報
参照）。
これは、基板11上にマスクを用いてソース電極12、半
導体15、ドレイン電極13を順次蒸着して多層蒸着薄膜を
形成し、次に、ソース電極12、半導体15、ドレイン電極
13よりなる該多層蒸着薄膜の周辺断面の一部にマスクを
用いて絶縁体16、および、制御電極であるゲート電極14
を蒸着して形成している。
導体15、ドレイン電極13を順次蒸着して多層蒸着薄膜を
形成し、次に、ソース電極12、半導体15、ドレイン電極
13よりなる該多層蒸着薄膜の周辺断面の一部にマスクを
用いて絶縁体16、および、制御電極であるゲート電極14
を蒸着して形成している。
この構成により、ソースおよびドレイン電極間の距離
が半導体の厚みによって一義的に定まり、従来のマスク
製作技術によっては全く不可能な100Å〜1000Å程度の
薄さにすることを実現したものである。
が半導体の厚みによって一義的に定まり、従来のマスク
製作技術によっては全く不可能な100Å〜1000Å程度の
薄さにすることを実現したものである。
〔発明が解決しようとする課題〕 しかし、上記薄膜トランジスタは、ソースおよびドレ
イン電極間の距離（チャネル長）を任意に設定すること
は困難である。すなわち、チャネル長を長くするために
は、半導体４の厚みを長くすること、結局、蒸着工程の
時間を長くするとともに、その際、厚みを均一にする必
要があるが、これは技術的に難しい。
イン電極間の距離（チャネル長）を任意に設定すること
は困難である。すなわち、チャネル長を長くするために
は、半導体４の厚みを長くすること、結局、蒸着工程の
時間を長くするとともに、その際、厚みを均一にする必
要があるが、これは技術的に難しい。
また、上記薄膜トランジスタは、半導体４のチャネル
部分に対する遮光が考慮されていない。この種、トラン
ジスタは、半導体４にａ−Siを用いる場合が多いが、ａ
−Siは、光に対して伝導率が大きく変化する欠点を持っ
ているため、これの主用途である液晶表示装置に用いる
ときに誤動作などの欠点を有している。
部分に対する遮光が考慮されていない。この種、トラン
ジスタは、半導体４にａ−Siを用いる場合が多いが、ａ
−Siは、光に対して伝導率が大きく変化する欠点を持っ
ているため、これの主用途である液晶表示装置に用いる
ときに誤動作などの欠点を有している。
本発明は、上記欠点を解消して液晶表示装置など光学
機器に対しても有効に動作する薄膜半導体を提供するこ
とを目的とする。
機器に対しても有効に動作する薄膜半導体を提供するこ
とを目的とする。
課題を解決するための手段 上記問題を解決するために、本発明は、下記の手段を
採用した。
採用した。
第一および第二主電極薄膜領域の間に高抵抗半導体薄
膜を挟持した薄膜トランジスタにおいて、高抵抗半導体
薄膜の端部より内側に端部を持ち、かつ、前記第一主電
極薄膜領域と前記高抵抗半導体薄膜を介して重なる部分
を有する第二主電極薄膜領域と、前記第一および第二主
電極薄膜領域の間に露出する前記高抵抗半導体薄膜の表
面および側面上に設けられたゲート絶縁膜とゲート電極
とよりなる構成としたこと、および、 上記の構成に加えて、高抵抗半導体薄膜が、高抵抗半
導体薄膜と一部重なって設けられた構成としたことであ
る。
膜を挟持した薄膜トランジスタにおいて、高抵抗半導体
薄膜の端部より内側に端部を持ち、かつ、前記第一主電
極薄膜領域と前記高抵抗半導体薄膜を介して重なる部分
を有する第二主電極薄膜領域と、前記第一および第二主
電極薄膜領域の間に露出する前記高抵抗半導体薄膜の表
面および側面上に設けられたゲート絶縁膜とゲート電極
とよりなる構成としたこと、および、 上記の構成に加えて、高抵抗半導体薄膜が、高抵抗半
導体薄膜と一部重なって設けられた構成としたことであ
る。
作用 上記の構成であるので、高抵抗半導体薄膜の端部と第
二主電極薄膜領域の端部との距離を所望の長さに選ぶこ
とによりチャネル長を自由に調整できるうえ、第一およ
び第二主電極薄膜領域の間の対向面積が小さくなるの
で、その分、容量が小さくなるので、リーク電流の低減
にも役立つものである。
二主電極薄膜領域の端部との距離を所望の長さに選ぶこ
とによりチャネル長を自由に調整できるうえ、第一およ
び第二主電極薄膜領域の間の対向面積が小さくなるの
で、その分、容量が小さくなるので、リーク電流の低減
にも役立つものである。
また、第一、第二主電極薄膜領域およびゲート電極を
光に対して不透明な材料、例えば、Al、Mg、Cr、Pt、M
o、Ｗなどの金属またはその珪素化物、不純物を添加し
たａ−Siや多結晶Si、単結晶Siを用いれば高抵抗半導体
領域は光から完全に遮断され、特に別途に遮光膜を設け
る必要がない。さらに、基板としてガラス板や石英基板
など透明材料を使用した際にも本発明によるTFTは遮光
が容易である。
光に対して不透明な材料、例えば、Al、Mg、Cr、Pt、M
o、Ｗなどの金属またはその珪素化物、不純物を添加し
たａ−Siや多結晶Si、単結晶Siを用いれば高抵抗半導体
領域は光から完全に遮断され、特に別途に遮光膜を設け
る必要がない。さらに、基板としてガラス板や石英基板
など透明材料を使用した際にも本発明によるTFTは遮光
が容易である。
以下、本発明の実施例を図面に基づいて説明する。
第１図は、本発明の第一の実施例に係る薄膜トランジ
スタの要部断面図である。
スタの要部断面図である。
第１図において、１は少なくとも表面が絶縁物からな
る基板、２は第一主電極薄膜領域、３は第二主電極薄膜
領域、４はゲート電極、５は高抵抗半導体薄膜領域、６
はゲート絶縁膜、７はソース配線である。
る基板、２は第一主電極薄膜領域、３は第二主電極薄膜
領域、４はゲート電極、５は高抵抗半導体薄膜領域、６
はゲート絶縁膜、７はソース配線である。
基板１の表面には、第一主電極薄膜領域（ドレイン領
域）２、高抵抗半導体薄膜領域５が順次島状に堆積され
ている。この高抵抗半導体薄膜領域５の上に第二主電極
薄膜領域（ソース領域）３が高抵抗半導体薄膜領域５の
端部より内側に設けられている。そして、第一と第二主
電極薄膜領域間のチャネルがこの高抵抗半導体薄膜領域
５の露出する表面及び側面に生じる様に、この高抵抗半
導体薄膜領域５の露出する表面および側面を覆ってゲー
ト絶縁膜６とゲート電極４が配されている。
域）２、高抵抗半導体薄膜領域５が順次島状に堆積され
ている。この高抵抗半導体薄膜領域５の上に第二主電極
薄膜領域（ソース領域）３が高抵抗半導体薄膜領域５の
端部より内側に設けられている。そして、第一と第二主
電極薄膜領域間のチャネルがこの高抵抗半導体薄膜領域
５の露出する表面及び側面に生じる様に、この高抵抗半
導体薄膜領域５の露出する表面および側面を覆ってゲー
ト絶縁膜６とゲート電極４が配されている。
ここで基板１としては、例えば、SiO2や窒化膜コート
されたSiやセラミックス基板など不透明な材料が使用で
き、さらに、ガラス基板や石英基板など透明な材料でも
本発明では、薄膜トランジスタの遮光が容易であるため
使用することが可能である。
されたSiやセラミックス基板など不透明な材料が使用で
き、さらに、ガラス基板や石英基板など透明な材料でも
本発明では、薄膜トランジスタの遮光が容易であるため
使用することが可能である。
ここで、第一、第二主電極薄膜領域およびゲート電極
を光に対して不透明な材料、例えば、Al、Mg、Cr、Pt、
Mo、Ｗなどの金属またはその珪素化物、不純物を添加し
たａ−Siや多結晶Si、単結晶Siを用いれば高抵抗半導体
領域は光から完全に遮断され、特に別途に遮光膜を設け
る必要がないことはすでに述べた。
を光に対して不透明な材料、例えば、Al、Mg、Cr、Pt、
Mo、Ｗなどの金属またはその珪素化物、不純物を添加し
たａ−Siや多結晶Si、単結晶Siを用いれば高抵抗半導体
領域は光から完全に遮断され、特に別途に遮光膜を設け
る必要がないことはすでに述べた。
ドレイン・ソース領域２、３をａ−Siや多結晶で高抵
抗半導体領域５を同材料で形成するときには、連続的に
堆積でき、一回のマスク工程で３層を島状にすることが
できる。高抵抗半導体領域５として例えばａ−Siを用い
る場合には、プラズマCVD（PCVD）光CVD、分子線蒸着
（MBE）、イオンビーム堆積（IBD）などで400℃以下の
低温で形成され、欠陥減少のため水素やフッ素が添加さ
れる。
抗半導体領域５を同材料で形成するときには、連続的に
堆積でき、一回のマスク工程で３層を島状にすることが
できる。高抵抗半導体領域５として例えばａ−Siを用い
る場合には、プラズマCVD（PCVD）光CVD、分子線蒸着
（MBE）、イオンビーム堆積（IBD）などで400℃以下の
低温で形成され、欠陥減少のため水素やフッ素が添加さ
れる。
また、高抵抗半導体領域５には、必要により不純物が
添加されることがある。ａ−Siのように低温堆積が可能
な場合には、ドレイン・ソース領域２、３としてやはり
ａ−Siの他に金属が用いられる。ソース配線も同様であ
るが、他に透明材料例えばITO（インジウム・錫酸化
物）や酸化錫なども用いることができる。
添加されることがある。ａ−Siのように低温堆積が可能
な場合には、ドレイン・ソース領域２、３としてやはり
ａ−Siの他に金属が用いられる。ソース配線も同様であ
るが、他に透明材料例えばITO（インジウム・錫酸化
物）や酸化錫なども用いることができる。
本発明によるTFTでは動作部分が端部に設けられるの
で、ゲート絶縁膜６や電極４の堆積にはステップカバー
性のよいことが必要で光CVD、斜方MBE、IBDなどが特に
有効となる。さらに、高抵抗半導体領域５は、多結晶が
用いられるが、製造工程もほぼ同様であるので説明を省
略する。
で、ゲート絶縁膜６や電極４の堆積にはステップカバー
性のよいことが必要で光CVD、斜方MBE、IBDなどが特に
有効となる。さらに、高抵抗半導体領域５は、多結晶が
用いられるが、製造工程もほぼ同様であるので説明を省
略する。
この構造は、遮光が容易で、かつ、チャネル長が自由
に選択できる利点をもつ。さらに、この例の構造は、主
電極間の対向面積が小さいので容量が小さくできるとと
もに、リーク電流の低減も可能となる利点がある。
に選択できる利点をもつ。さらに、この例の構造は、主
電極間の対向面積が小さいので容量が小さくできるとと
もに、リーク電流の低減も可能となる利点がある。
第２図は、本発明の別の実施例にかかる要部断面図で
ある。
ある。
図において、８はドレイン配線で、他は、第１図と同
様であるので、符号の説明は省略する。
様であるので、符号の説明は省略する。
基板１の表面には、第一主電極薄膜領域（ドレイン領
域）２が形成されている。この第一主電極薄膜領域２の
上に一部分が重なるように高抵抗半導体薄膜領域５が順
次島状に堆積されている。この高抵抗半導体薄膜領域５
の上に第二主電極薄膜領域（ソース領域）３が高抵抗半
導体薄膜領域５の端部より内側に設けられている。そし
て、第一と第二主電極薄膜領域間のチャネルがこの高抵
抗半導体薄膜領域５の露出する表面及び側面に生じる様
に、この高抵抗半導体薄膜領域５の露出する表面および
側面を覆ってゲートを絶縁膜６とゲート電極４が配され
ている。
域）２が形成されている。この第一主電極薄膜領域２の
上に一部分が重なるように高抵抗半導体薄膜領域５が順
次島状に堆積されている。この高抵抗半導体薄膜領域５
の上に第二主電極薄膜領域（ソース領域）３が高抵抗半
導体薄膜領域５の端部より内側に設けられている。そし
て、第一と第二主電極薄膜領域間のチャネルがこの高抵
抗半導体薄膜領域５の露出する表面及び側面に生じる様
に、この高抵抗半導体薄膜領域５の露出する表面および
側面を覆ってゲートを絶縁膜６とゲート電極４が配され
ている。
この構造によれば、上記第１図の実施例と同様に遮光
が容易で、かつ、チャネル長が自由に選択できる利点を
有する。そして、第１図との違いは、第一主電極薄膜領
域（ドレイン領域）２が高抵抗半導体薄膜領域５の底面
を全部覆ってはおらず、TFTの動作部分のみを遮光して
いる。このため、主電極間の対向面積が小さいので容量
が小さくなるとともに、リーク電流の低減にも役立って
いる。
が容易で、かつ、チャネル長が自由に選択できる利点を
有する。そして、第１図との違いは、第一主電極薄膜領
域（ドレイン領域）２が高抵抗半導体薄膜領域５の底面
を全部覆ってはおらず、TFTの動作部分のみを遮光して
いる。このため、主電極間の対向面積が小さいので容量
が小さくなるとともに、リーク電流の低減にも役立って
いる。
以上は、主としてａ−Siを用いる例を挙げて説明して
きたが、多結晶や単結晶にも適用でき、その際、レーザ
やランプなどのビームアニール技術が特に有効である。
材料にしても、Siに限らずGaAsなど他の半導体薄膜に適
用できることはいうまでもない。
きたが、多結晶や単結晶にも適用でき、その際、レーザ
やランプなどのビームアニール技術が特に有効である。
材料にしても、Siに限らずGaAsなど他の半導体薄膜に適
用できることはいうまでもない。
以上のように、本発明による薄膜トランジスタは、特
に微細加工を行わなくてもチャネル長を自由に選択で
き、遮光機能も構造自体が備えている。すなわち、チャ
ネル長は高抵抗半導体薄膜領域の厚みだけで定められる
のではなく、その表面をも利用するので、チャネル長の
長いものも同時に形成できるので、薄膜トランジスタの
集積回路の機能向上、設計の容易化に大いに役だつもの
である。さらに、本発明の構造によれば、主電極の対向
面積が小さいので、容量が小さくできるとともに、リー
ク電流の低減も可能になるなど顕著な効果を奏するもの
である。
に微細加工を行わなくてもチャネル長を自由に選択で
き、遮光機能も構造自体が備えている。すなわち、チャ
ネル長は高抵抗半導体薄膜領域の厚みだけで定められる
のではなく、その表面をも利用するので、チャネル長の
長いものも同時に形成できるので、薄膜トランジスタの
集積回路の機能向上、設計の容易化に大いに役だつもの
である。さらに、本発明の構造によれば、主電極の対向
面積が小さいので、容量が小さくできるとともに、リー
ク電流の低減も可能になるなど顕著な効果を奏するもの
である。
さらに、本発明による薄膜トランジスタは、縦型構造
を有しているため、マルチチャネル化にも有利である。
他の利点として、駆動能力が大きいために液晶表示パネ
ルに使用したとき各画素スイッチトランジスタを小さく
でき、開口率を大きくできるとともに、周辺回路もａ−
SiTFTで実現できることにある。
を有しているため、マルチチャネル化にも有利である。
他の利点として、駆動能力が大きいために液晶表示パネ
ルに使用したとき各画素スイッチトランジスタを小さく
でき、開口率を大きくできるとともに、周辺回路もａ−
SiTFTで実現できることにある。
このように、本発明は、TFTの応用範囲を広げ、工業
的に極めて有用である。
的に極めて有用である。
第１図は、本発明の実施例を示す薄膜トランジスタの要
部断面図である。 第２図は、本発明の他の実施例を示す薄膜トランジスタ
の要部断面図である。 第３図は、従来の薄膜トランジスタの要部断面図であ
る。 １……基板 ２……第一主電極薄膜領域 ３……第二主電極薄膜領域 ４……ゲート電極 ５……高抵抗半導体薄膜領域 ６……ゲート絶縁膜 ７……ソース配線 ８……ドレイン配線
部断面図である。 第２図は、本発明の他の実施例を示す薄膜トランジスタ
の要部断面図である。 第３図は、従来の薄膜トランジスタの要部断面図であ
る。 １……基板 ２……第一主電極薄膜領域 ３……第二主電極薄膜領域 ４……ゲート電極 ５……高抵抗半導体薄膜領域 ６……ゲート絶縁膜 ７……ソース配線 ８……ドレイン配線
Claims (1)
- 【請求項１】少なくとも表面が絶縁物よりなる基板と、
該基板上に設けられた第１主電極薄膜領域と、前記第１
主電極薄膜領域と一部重なって設けられた高抵抗半導体
薄膜領域の端部より内側に端部を持ち、かつ、前記第１
主電極薄膜領域と前記高抵抗半導体薄膜領域を介して重
なる部分を有する第２主電極薄膜領域と、前記第１及び
第２主電極薄膜領域の間に露出する前記高抵抗半導体薄
膜領域の上面及び端面上に設けられたゲート絶縁膜とゲ
ート電極とよりなる薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120073A JP2546982B2 (ja) | 1983-07-01 | 1983-07-01 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120073A JP2546982B2 (ja) | 1983-07-01 | 1983-07-01 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6012769A JPS6012769A (ja) | 1985-01-23 |
| JP2546982B2 true JP2546982B2 (ja) | 1996-10-23 |
Family
ID=14777227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120073A Expired - Lifetime JP2546982B2 (ja) | 1983-07-01 | 1983-07-01 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546982B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231176A (ja) * | 1985-08-02 | 1987-02-10 | Sharp Corp | 積層型半導体装置 |
| JPS6398153A (ja) * | 1986-10-15 | 1988-04-28 | Fuji Photo Film Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH01283879A (ja) * | 1988-05-11 | 1989-11-15 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜形半導体装置とその製造方法 |
| JP3788021B2 (ja) * | 1998-03-30 | 2006-06-21 | セイコーエプソン株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5514447B2 (ja) * | 2009-01-29 | 2014-06-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2011062057A1 (en) * | 2009-11-20 | 2011-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101800854B1 (ko) * | 2009-11-20 | 2017-11-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 트랜지스터 |
| KR101824124B1 (ko) | 2009-11-28 | 2018-02-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| JP5719949B2 (ja) * | 2014-03-31 | 2015-05-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124980A (en) * | 1978-03-22 | 1979-09-28 | Cho Lsi Gijutsu Kenkyu Kumiai | Insulated fet transistor |
| JPS5863173A (ja) * | 1981-10-12 | 1983-04-14 | Canon Inc | 多結晶薄膜トランジスタ |
-
1983
- 1983-07-01 JP JP58120073A patent/JP2546982B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6012769A (ja) | 1985-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4601097A (en) | Method of producing thin-film transistor array | |
| US6246453B1 (en) | Electro-optical device | |
| JPH05251705A (ja) | 薄膜トランジスタ | |
| JPH1031235A (ja) | 液晶表示装置 | |
| WO2018043472A1 (ja) | アクティブマトリクス基板およびその製造方法 | |
| JPH01241862A (ja) | 表示装置の製造方法 | |
| JP2546982B2 (ja) | 薄膜トランジスタ | |
| JP3425851B2 (ja) | 液晶表示装置用薄膜トランジスタ | |
| JPH04283729A (ja) | アクティブマトリクス表示装置 | |
| KR100343307B1 (ko) | 박막 트랜지스터의 제조방법 | |
| JPH08179355A (ja) | アクティブマトリクス基板 | |
| JP2906470B2 (ja) | アクティブマトリックス基板 | |
| JPH04360583A (ja) | 薄膜トランジスタ | |
| JP3121005B2 (ja) | 薄膜半導体装置とその製造方法及び製造装置並びに画像処理装置 | |
| JPH0570156B2 (ja) | ||
| JP2639980B2 (ja) | 液晶表示装置 | |
| JPS60117690A (ja) | 半導体装置 | |
| JPH06101478B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP3463005B2 (ja) | 液晶表示装置およびその製造方法 | |
| JPH0191468A (ja) | 薄膜トランジスタ | |
| JPH0685440B2 (ja) | 薄膜トランジスタ | |
| JPH09274202A (ja) | 薄膜トランジスタアレイ基板 | |
| JPH05341323A (ja) | 液晶表示装置 | |
| KR101054340B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| JP2656555B2 (ja) | 薄膜トランジスタならびにそれを用いたアクティブマトリクス回路基板と画像表示装置 |