JPH0191468A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0191468A JPH0191468A JP62247827A JP24782787A JPH0191468A JP H0191468 A JPH0191468 A JP H0191468A JP 62247827 A JP62247827 A JP 62247827A JP 24782787 A JP24782787 A JP 24782787A JP H0191468 A JPH0191468 A JP H0191468A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- gate electrode
- semiconductor
- film
- semiconductor film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000010408 film Substances 0.000 abstract description 45
- 230000006866 deterioration Effects 0.000 abstract description 12
- 239000000758 substrate Substances 0.000 abstract description 5
- 239000011521 glass Substances 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N iridium(IV) oxide Inorganic materials O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶表示素子に用いる薄膜１〜ランジスタ（Ｔ
ＰＴ）に係り、特にアクティブマトリクス形液晶表示素
子におけるバックライトによるトランジスタ特性の劣化
を防止するに好適な薄膜トランジスタに関する。
ＰＴ）に係り、特にアクティブマトリクス形液晶表示素
子におけるバックライトによるトランジスタ特性の劣化
を防止するに好適な薄膜トランジスタに関する。
非晶質簿膜トランジスタにおけるオフ特性が、外部光に
より劣化することを防止するための手法としては、従来
、例えば、特開昭５９−５４２７０号に記載されている
ごとく素子上部に遮光膜を設したものがある。
より劣化することを防止するための手法としては、従来
、例えば、特開昭５９−５４２７０号に記載されている
ごとく素子上部に遮光膜を設したものがある。
上期従来技術は、基板表面からの光、すなわちバックラ
イトのもれ込み等については考慮されておらず、したが
って、ゲート側からの光照射におる薄膜トランジスタの
特性の劣化防止には無効があった。
イトのもれ込み等については考慮されておらず、したが
って、ゲート側からの光照射におる薄膜トランジスタの
特性の劣化防止には無効があった。
本発明の目的は、ゲート電極側からの光によっても特性
劣化しない薄膜トランジスタの構造を提供すことにある
。
劣化しない薄膜トランジスタの構造を提供すことにある
。
上記目的は半導体チャンネル部に入射する光を遮断する
ことで達成される。ここでチャネル部への光の入射は、
ゲート電極エツジ近傍に入射した光が、屈折もしくは回
折して半導体膜に入射するために発生する。これを解決
するためには、半導体膜をゲート電極よりも小さくする
ことにより達成される。
ことで達成される。ここでチャネル部への光の入射は、
ゲート電極エツジ近傍に入射した光が、屈折もしくは回
折して半導体膜に入射するために発生する。これを解決
するためには、半導体膜をゲート電極よりも小さくする
ことにより達成される。
また、これによって付隋的に発生する配線抵抗の増加や
断線の増加による液晶デイスプレィ特性の劣化あるいは
歩留の低下を防止するため、信号線をソース・ドレイン
電極から分枝するとより好ましい。
断線の増加による液晶デイスプレィ特性の劣化あるいは
歩留の低下を防止するため、信号線をソース・ドレイン
電極から分枝するとより好ましい。
上記構成により手心体チャンネル部に入射する光を遮断
できるので、薄膜トランジスタの特性劣化を防止できる
。
できるので、薄膜トランジスタの特性劣化を防止できる
。
以下実施例を用いて本発明の詳細な説明する。
（実施例１）
第１図は、本発明の一実施例による薄膜トランジスタの
断面図である。ガラス基板１１上に、ゲート電極パター
ン３．ゲート絶縁膜２、半導体膜パターン１が積層され
、半導体膜パターンはゲート電極より小さく形成される
。実験によれば、絶縁膜の厚さ０．３μｍのとき、半導
体膜パターンとゲート電極パターンの両者のエツジ部同
応の間隔が１μｍ以上あるとより、効果的で望ましい。
断面図である。ガラス基板１１上に、ゲート電極パター
ン３．ゲート絶縁膜２、半導体膜パターン１が積層され
、半導体膜パターンはゲート電極より小さく形成される
。実験によれば、絶縁膜の厚さ０．３μｍのとき、半導
体膜パターンとゲート電極パターンの両者のエツジ部同
応の間隔が１μｍ以上あるとより、効果的で望ましい。
数μｍ幅の極めて細いソース４ならびにドレイン電極５
が半導体膜パターン上に、ｎ形に高ドープされた半導体
膜６を介在して堆積されている。この電極配置が極めて
重要であり、単に、半導体膜をゲート電極より小さくし
ただけでは遮光効果は不十分である。このことを第２図
により説明する。
が半導体膜パターン上に、ｎ形に高ドープされた半導体
膜６を介在して堆積されている。この電極配置が極めて
重要であり、単に、半導体膜をゲート電極より小さくし
ただけでは遮光効果は不十分である。このことを第２図
により説明する。
この構造では、ソース・ドレイン電極の幅を十分広くと
り、電極パターン形成上の欠陥の発生を低減でき、配線
抵抗を低下できるという利点がある。
り、電極パターン形成上の欠陥の発生を低減でき、配線
抵抗を低下できるという利点がある。
しかしながら、ゲート電極エツジから入射した光は、ソ
ース・ドレイン電極面で反射し、さらに。
ース・ドレイン電極面で反射し、さらに。
ゲート電極で反射することにより、最終的に半導体膜に
入射する。われわれの実験では、半導体膜をゲート電極
幅よりも広く形成した従来構造より、逆に光電流は数倍
以上増加し、さらに、半導体膜端面にはｎ層が存在しな
いため、暗時のオフ特性が著しく劣化してしまう０以上
の理由により第１図の構成が有る力なのである。
入射する。われわれの実験では、半導体膜をゲート電極
幅よりも広く形成した従来構造より、逆に光電流は数倍
以上増加し、さらに、半導体膜端面にはｎ層が存在しな
いため、暗時のオフ特性が著しく劣化してしまう０以上
の理由により第１図の構成が有る力なのである。
尚信号線として使用される電極（ここではソース電極側
として図示する）を細くすることによる配線抵抗の増加
、断線による歩留の低下は、第１図にＴＰＴの左側に示
した如く、比較的太い信号線１４を半導体膜にまったく
重さならない形で形成することにより解決できる。
として図示する）を細くすることによる配線抵抗の増加
、断線による歩留の低下は、第１図にＴＰＴの左側に示
した如く、比較的太い信号線１４を半導体膜にまったく
重さならない形で形成することにより解決できる。
次にこの薄膜トランジスタの製造方法を説明する。第３
図に示すように、ガラス基板（図示せず）上に、Ｃｒ等
の金属膜を厚さ０．１μｍに堆積し、ホトエツチング法
により、ゲート電極パターン３を形成した。次いで、Ｐ
−ＣＶＤ法により、ＳｉＮと非晶質水素化シリコン（ａ
−８ｉ）膜をそれぞれ保０．３μｍ堆積し、さらにａ−
８ｉにＰをドープしたｎ形の膜を０．０３μｍ堆積した
。このａ−Ｓｉ（１）、（ｎ）膜をプラズマエツチング
法により、パターン化１した後、Ｅ ｒ／ Ａ １２重
膜を堆積し、ソース・ドレイン電極４．５を形成し、ｎ
層をやはりプラズマエッチ法によりチャンネル部から除
去した。
図に示すように、ガラス基板（図示せず）上に、Ｃｒ等
の金属膜を厚さ０．１μｍに堆積し、ホトエツチング法
により、ゲート電極パターン３を形成した。次いで、Ｐ
−ＣＶＤ法により、ＳｉＮと非晶質水素化シリコン（ａ
−８ｉ）膜をそれぞれ保０．３μｍ堆積し、さらにａ−
８ｉにＰをドープしたｎ形の膜を０．０３μｍ堆積した
。このａ−Ｓｉ（１）、（ｎ）膜をプラズマエツチング
法により、パターン化１した後、Ｅ ｒ／ Ａ １２重
膜を堆積し、ソース・ドレイン電極４．５を形成し、ｎ
層をやはりプラズマエッチ法によりチャンネル部から除
去した。
これらのパターン形成の際、ソース・ドレイン電極は、
チャネルの長さ方向（図のＸ方向）では必ず、ａ−８Ｌ
上に存在する如く形成した。その後、透明電極としてＩ
ＴＯ膜パ膜パターン形成しさらに全面にＳｉＮ膜をパッ
シベーション膜図示せずどして形成した。その後、ＴＰ
Ｔのａ−８ｉパターンを少くとも覆うように」二部遮光
間パターン（図示せず）を形成した。
チャネルの長さ方向（図のＸ方向）では必ず、ａ−８Ｌ
上に存在する如く形成した。その後、透明電極としてＩ
ＴＯ膜パ膜パターン形成しさらに全面にＳｉＮ膜をパッ
シベーション膜図示せずどして形成した。その後、ＴＰ
Ｔのａ−８ｉパターンを少くとも覆うように」二部遮光
間パターン（図示せず）を形成した。
このようにして得た薄膜トランジスタを使用した液晶デ
イスプレィはゲート電極側から１０万１．ｘ以上の光照
射を行なっても特性の劣化は見られなかった。
イスプレィはゲート電極側から１０万１．ｘ以上の光照
射を行なっても特性の劣化は見られなかった。
なお、ここでは、ソース・ドレイン電極をａ−８ｉパタ
ーンと別のマスクで形成したが、第４図に示すごとくパ
ターン形成時にあらかじめソース・ドレイン電極用金属
膜の内Ｃｒ８のみを堆積し、両者を同時にエツチングし
た後、もう−度、ソース・ドレイン電極の内ＡＬ膜９を
堆積しａ −Ｓ ｉ膜パターンより内側になるようにパ
ターン化すれば、マスク合せ精度が少々悪くても必ずａ
−８ｉ上にソース・ドレイン電極を形成できろことはｎ
うまでもない。
ーンと別のマスクで形成したが、第４図に示すごとくパ
ターン形成時にあらかじめソース・ドレイン電極用金属
膜の内Ｃｒ８のみを堆積し、両者を同時にエツチングし
た後、もう−度、ソース・ドレイン電極の内ＡＬ膜９を
堆積しａ −Ｓ ｉ膜パターンより内側になるようにパ
ターン化すれば、マスク合せ精度が少々悪くても必ずａ
−８ｉ上にソース・ドレイン電極を形成できろことはｎ
うまでもない。
また、第３図に示した平面図では、ドレイン電極５がＸ
方向では完全にａ−８ｉのエツジ部から除外された構造
となっているが１本発明の原理からも明かなとうり、第
５図に示すごとく、ドレイン電極の一部１２（例えばＹ
方向の長さの１０〜２０％程度）がエツジを交叉しても
遮光効果の劣化はあまり大きくない。その場合、ドレイ
ン電極５とＩｒＯ７との接触をより確実に出来ることは
言うまでもない。
方向では完全にａ−８ｉのエツジ部から除外された構造
となっているが１本発明の原理からも明かなとうり、第
５図に示すごとく、ドレイン電極の一部１２（例えばＹ
方向の長さの１０〜２０％程度）がエツジを交叉しても
遮光効果の劣化はあまり大きくない。その場合、ドレイ
ン電極５とＩｒＯ７との接触をより確実に出来ることは
言うまでもない。
（実施例２）
本実施例は、電極を細くしたことによる配線抵抗の増加
や断線による歩留の低下を防止するために、比較的太い
信号線を半導体膜にまったく重さならない形で形成した
変形例である。第６図および第７図により説明する。ガ
ラス基板（＠示せず）上に、Ｃｒ等の金属膜を厚さ０．
１μｍに堆積し、ホトエツチング法により、ゲート電極
パターン３を形成した０次いで、Ｐ−Ｃ：ＶＤ法により
、ＳｉＮと非晶質水素化シリコン（ａ−８Ｌ）膜をそれ
ぞれ約０．３μｍ堆積し、さらにＰを２％程度ドープし
たｎ形のａ−８ｉをｏ、０３μｍ堆積した。このａ−３
ｉのｉとｎ膜をプラズマエツチング法によりパターン１
化した後、（そのｐａ−８ｉパターンをゲート電極から
２μｍ後退させて形成した）Ｃｒ／ＡＬの２重膜を形成
し、Ａｌ１をホトエツチング法で加工することにより、
信号線１４とａ−３ｊ工ツジ部１５にのみ形成した０次
いで、ホトエツチング法により、Ｃｒ膜８をソース４と
ドレイン５パターンとして形成した。ここで、信号線部
のＡｔパターンの幅は１０μ腸としソース・ドレイン電
極部のＣｒパターンは３μｍとした。その後、チャンネ
ル部のｎ層をプラズマエッチ法により除去した。ひらに
、透明電極パターン７を形成し、全面にＳｉＮ膜をパッ
シベーション膜（図示せず）として形成した。最後に、
ａ−８ｉパターンを少くとも覆うごとく上部遮光膜パタ
ーン（図示せず）を積層した。
や断線による歩留の低下を防止するために、比較的太い
信号線を半導体膜にまったく重さならない形で形成した
変形例である。第６図および第７図により説明する。ガ
ラス基板（＠示せず）上に、Ｃｒ等の金属膜を厚さ０．
１μｍに堆積し、ホトエツチング法により、ゲート電極
パターン３を形成した０次いで、Ｐ−Ｃ：ＶＤ法により
、ＳｉＮと非晶質水素化シリコン（ａ−８Ｌ）膜をそれ
ぞれ約０．３μｍ堆積し、さらにＰを２％程度ドープし
たｎ形のａ−８ｉをｏ、０３μｍ堆積した。このａ−３
ｉのｉとｎ膜をプラズマエツチング法によりパターン１
化した後、（そのｐａ−８ｉパターンをゲート電極から
２μｍ後退させて形成した）Ｃｒ／ＡＬの２重膜を形成
し、Ａｌ１をホトエツチング法で加工することにより、
信号線１４とａ−３ｊ工ツジ部１５にのみ形成した０次
いで、ホトエツチング法により、Ｃｒ膜８をソース４と
ドレイン５パターンとして形成した。ここで、信号線部
のＡｔパターンの幅は１０μ腸としソース・ドレイン電
極部のＣｒパターンは３μｍとした。その後、チャンネ
ル部のｎ層をプラズマエッチ法により除去した。ひらに
、透明電極パターン７を形成し、全面にＳｉＮ膜をパッ
シベーション膜（図示せず）として形成した。最後に、
ａ−８ｉパターンを少くとも覆うごとく上部遮光膜パタ
ーン（図示せず）を積層した。
このようにして得た薄膜トランジスタを使用した液晶デ
イスプレィはゲート電極側から１０万１ｘ以上の光照射
を行なっても特性の劣化はなく、信号線の断線による歩
留低下や抵抗の増加による画質の劣化も見られなかった
。
イスプレィはゲート電極側から１０万１ｘ以上の光照射
を行なっても特性の劣化はなく、信号線の断線による歩
留低下や抵抗の増加による画質の劣化も見られなかった
。
なお、ここでは、ａ−８Ｌパターンをゲート電極エツジ
から２μｍ後退させて形成したが、この幅を５μｍ程度
に増加させても特性上大きな差は見られなかった。また
、ソース・ドレイン電極の位置は、ａ−８ｉ上で数μｍ
８度移動してもゲート電極との間に生ずる静電８斌に変
化が生じないため（ソースもしくはドレイン電極の幅の
みで決まるため）、マスク合せ裕度も増加した。
から２μｍ後退させて形成したが、この幅を５μｍ程度
に増加させても特性上大きな差は見られなかった。また
、ソース・ドレイン電極の位置は、ａ−８ｉ上で数μｍ
８度移動してもゲート電極との間に生ずる静電８斌に変
化が生じないため（ソースもしくはドレイン電極の幅の
みで決まるため）、マスク合せ裕度も増加した。
また、第３図に示した平面図では、ドレイン電極５がＸ
方向では完全にａ−３ｉのエツジ部から除外された構造
となっているが１本発明の原理からも明かなとうり、ド
レイン電極の一部が、例えばＹ方向の長さの１０〜２０
％程度、エツジ部を交叉してもゲート電極の遮光効果の
劣化はあまり大きくない。その場合、ドレイン電極５と
ＩｒＯ２との接触をより確実に出来ることは言うまでも
ない。
方向では完全にａ−３ｉのエツジ部から除外された構造
となっているが１本発明の原理からも明かなとうり、ド
レイン電極の一部が、例えばＹ方向の長さの１０〜２０
％程度、エツジ部を交叉してもゲート電極の遮光効果の
劣化はあまり大きくない。その場合、ドレイン電極５と
ＩｒＯ２との接触をより確実に出来ることは言うまでも
ない。
本実施例によれば、比較的太い信号線が半導体膜にまっ
たく重さならない形で形成されているので、配線抵抗の
低減や断線による歩留の低下防止により効果的である。
たく重さならない形で形成されているので、配線抵抗の
低減や断線による歩留の低下防止により効果的である。
本発明によれば、光の遮断により、光照射による薄膜ト
ランジスタの特性劣化を防止でき、さらに、瞬時での特
性劣化も防止することが出来る。
ランジスタの特性劣化を防止でき、さらに、瞬時での特
性劣化も防止することが出来る。
そのため良好な特性の液晶デイスプレィを実現できる。
第１図は本発明の一実施例の薄膜トランジスタの断面図
、第２図は比較用の薄膜トランジスタの断面図、第３図
は本発明の一実施例の平面図、第４図および第５図は本
発明の一実施例の変形例を示す図、第６図は本発明の他
の実施例の薄膜トランジスタの平面図、第７図は本発明
の他の実施例の変形例を示す図である。 １・・・半導体膜、２・・・ソース・ドレインコンタク
ト用半導体膜、３・・・ゲート電極、４・・・ソース電
極、４・・・ドレイン電極。 第 ／ 国 第２ 図 駈遇ｔｒ 第３国 第５囚 １ 呂 第 ７ 匣
、第２図は比較用の薄膜トランジスタの断面図、第３図
は本発明の一実施例の平面図、第４図および第５図は本
発明の一実施例の変形例を示す図、第６図は本発明の他
の実施例の薄膜トランジスタの平面図、第７図は本発明
の他の実施例の変形例を示す図である。 １・・・半導体膜、２・・・ソース・ドレインコンタク
ト用半導体膜、３・・・ゲート電極、４・・・ソース電
極、４・・・ドレイン電極。 第 ／ 国 第２ 図 駈遇ｔｒ 第３国 第５囚 １ 呂 第 ７ 匣
Claims (1)
- 【特許請求の範囲】 １、ゲート電極パターンの幅を半導体パターンの幅より
広く形成し、ソース・ドレイン電極の大部分をチャネル
長方向では半導体パターン上のみに形成したことを特徴
とする薄膜トランジスタ。 ２、上記ソース・ドレイン電極パターンとは別の信号配
線を上記ゲート電極パターンと交叉しないように形成し
たことを特徴とする特許請求の範囲第１項記載の薄膜ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24782787A JP2672524B2 (ja) | 1987-10-02 | 1987-10-02 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24782787A JP2672524B2 (ja) | 1987-10-02 | 1987-10-02 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191468A true JPH0191468A (ja) | 1989-04-11 |
| JP2672524B2 JP2672524B2 (ja) | 1997-11-05 |
Family
ID=17169258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24782787A Expired - Lifetime JP2672524B2 (ja) | 1987-10-02 | 1987-10-02 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672524B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5105246A (en) * | 1990-08-10 | 1992-04-14 | Xerox Corporation | Leaky low voltage thin film transistor |
| US5311041A (en) * | 1991-03-08 | 1994-05-10 | Nippondenso Co., Ltd. | Thin film transistor having an inverted stagger type structure |
| JPH08116062A (ja) * | 1994-10-13 | 1996-05-07 | Furontetsuku:Kk | 薄膜トランジスタ |
| JP2005062889A (ja) * | 2003-08-19 | 2005-03-10 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| JP2011118252A (ja) * | 2009-12-07 | 2011-06-16 | Hitachi Displays Ltd | 液晶表示装置 |
| JP2015213182A (ja) * | 2010-07-01 | 2015-11-26 | 株式会社半導体エネルギー研究所 | 撮像装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014473A (ja) * | 1983-07-05 | 1985-01-25 | Asahi Glass Co Ltd | 薄膜トランジスタの電極構造 |
| JPS6017962A (ja) * | 1983-07-11 | 1985-01-29 | Canon Inc | 薄膜トランジスタ |
| JPS60224228A (ja) * | 1984-04-20 | 1985-11-08 | Fujitsu Ltd | アモルフアスシリコン薄膜トランジスタの製造方法 |
| JPS62120080A (ja) * | 1985-11-20 | 1987-06-01 | Sanyo Electric Co Ltd | 表示装置 |
-
1987
- 1987-10-02 JP JP24782787A patent/JP2672524B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014473A (ja) * | 1983-07-05 | 1985-01-25 | Asahi Glass Co Ltd | 薄膜トランジスタの電極構造 |
| JPS6017962A (ja) * | 1983-07-11 | 1985-01-29 | Canon Inc | 薄膜トランジスタ |
| JPS60224228A (ja) * | 1984-04-20 | 1985-11-08 | Fujitsu Ltd | アモルフアスシリコン薄膜トランジスタの製造方法 |
| JPS62120080A (ja) * | 1985-11-20 | 1987-06-01 | Sanyo Electric Co Ltd | 表示装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5105246A (en) * | 1990-08-10 | 1992-04-14 | Xerox Corporation | Leaky low voltage thin film transistor |
| US5311041A (en) * | 1991-03-08 | 1994-05-10 | Nippondenso Co., Ltd. | Thin film transistor having an inverted stagger type structure |
| JPH08116062A (ja) * | 1994-10-13 | 1996-05-07 | Furontetsuku:Kk | 薄膜トランジスタ |
| JP2005062889A (ja) * | 2003-08-19 | 2005-03-10 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| JP4732722B2 (ja) * | 2003-08-19 | 2011-07-27 | 三星電子株式会社 | 薄膜トランジスタ表示板及びその製造方法 |
| JP2011118252A (ja) * | 2009-12-07 | 2011-06-16 | Hitachi Displays Ltd | 液晶表示装置 |
| JP2015213182A (ja) * | 2010-07-01 | 2015-11-26 | 株式会社半導体エネルギー研究所 | 撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2672524B2 (ja) | 1997-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6833883B2 (en) | Array substrate for reflective and transflective liquid crystal display devices and manufacturing method for the same | |
| US4821092A (en) | Thin film transistor array for liquid crystal display panel | |
| JP2776376B2 (ja) | アクティブマトリクス液晶表示パネル | |
| US6246453B1 (en) | Electro-optical device | |
| US6493048B1 (en) | Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same | |
| US5121178A (en) | Silicon thin film transistor | |
| JPH05251705A (ja) | 薄膜トランジスタ | |
| US5614731A (en) | Thin-film transistor element having a structure promoting reduction of light-induced leakage current | |
| JP4238960B2 (ja) | 薄膜トランジスタの製造方法 | |
| US20010005597A1 (en) | Method for manufacturing fringe field switching mode liquid crystal display device | |
| KR100343307B1 (ko) | 박막 트랜지스터의 제조방법 | |
| US5109260A (en) | Silicon thin film transistor and method for producing the same | |
| KR100272266B1 (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| JPH0191468A (ja) | 薄膜トランジスタ | |
| JPH1079514A (ja) | アクティブマトリクス基板の製造方法 | |
| JP2004518173A (ja) | アクティブマトリクス液晶ディスプレイのようなピクセル化されたデバイスおよびその製作方法 | |
| JP2000206560A (ja) | アクティブマトリクス型液晶表示装置 | |
| KR101097675B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| JPH0933944A (ja) | 液晶表示装置 | |
| JPH09274202A (ja) | 薄膜トランジスタアレイ基板 | |
| JP2656555B2 (ja) | 薄膜トランジスタならびにそれを用いたアクティブマトリクス回路基板と画像表示装置 | |
| JPH05265039A (ja) | 液晶表示装置 | |
| KR100679519B1 (ko) | 액정 표시 장치 | |
| JPH06130416A (ja) | 液晶表示装置 | |
| KR19980026562A (ko) | 액정표시장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080711 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080711 Year of fee payment: 11 |