JPS6012769A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- 239000010409 thin film Substances 0.000 title claims abstract description 27
- 239000010408 film Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims 1
- 239000011521 glass Substances 0.000 abstract description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 3
- 238000003475 lamination Methods 0.000 abstract 2
- 239000004065 semiconductor Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 241000862969 Stella Species 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000007737 ion beam deposition Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005459 micromachining Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、非晶質や多結晶もしくはビームアニール等で
結晶化された半導体薄膜を用いた薄膜トランジスタ（Ｔ
ＥＩ’Ｔ）に関するものである。
結晶化された半導体薄膜を用いた薄膜トランジスタ（Ｔ
ＥＩ’Ｔ）に関するものである。
〈従来技術〉
非晶質シリコン（ａ−８ｉ）薄膜を例にとれば、従来の
Ｔ’Ｆ Ｔは横型であり主に第１図（ａ）または第１図
（２）に示す断面構造を有していた。第１図（ａ）の例
では、絶縁物を表面に有する基板例えばガラス基数１０
上ｔＣゲート′４極４、ゲート絶縁膜６があり、その上
に高抵抗ａ−８ｉｉ呉域５が形成されている。ａ−８ｉ
領域５の両端にはソース電極６、ドレイン市極２といっ
た主′市極が配されている。表面医瞳のため酸化換等の
絶縁膜７が・−８ｉ晶域５上に堆積されることもある。
Ｔ’Ｆ Ｔは横型であり主に第１図（ａ）または第１図
（２）に示す断面構造を有していた。第１図（ａ）の例
では、絶縁物を表面に有する基板例えばガラス基数１０
上ｔＣゲート′４極４、ゲート絶縁膜６があり、その上
に高抵抗ａ−８ｉｉ呉域５が形成されている。ａ−８ｉ
領域５の両端にはソース電極６、ドレイン市極２といっ
た主′市極が配されている。表面医瞳のため酸化換等の
絶縁膜７が・−８ｉ晶域５上に堆積されることもある。
ドレインやソース主電極２．６やゲート鴫極は、ＡＱ、
、Ｍｇ、 Ｐｔ、 Ｍｏ。
、Ｍｇ、 Ｐｔ、 Ｍｏ。
Ｏｒ、’Ｗ等の金属やでの硅素化物で形成ちれたり、不
純物を添加しｆｃａ −Ｂ ｉで形成されることがある
。
純物を添加しｆｃａ −Ｂ ｉで形成されることがある
。
第１図（１））の例では、ゲート電極４が最上の表面に
設けられた例で、ゲート絶縁膜６を介して高抵抗ａ−８
１領域５の上にある。ドレインソース配線１２．１５は
金属や半導体薄膜から成るドレイン・ソース１を極饋域
２．５にそれぞれ結合されている。
設けられた例で、ゲート絶縁膜６を介して高抵抗ａ−８
１領域５の上にある。ドレインソース配線１２．１５は
金属や半導体薄膜から成るドレイン・ソース１を極饋域
２．５にそれぞれ結合されている。
この場合、ドレイン舎ソース電極領域はａ−８１領域５
の下に設けられることが多い。
の下に設けられることが多い。
上述の如く、従来の’ｉ’ＦＴは簡単な構造で、基板と
して安価なガラス等を用いることができ、かつ製造工程
の温厩も最高数１００℃なので安価な集ｍ回路、大面積
のＴ、ＦＴアレイ（例えば液晶表示パネル）等に応用で
れつつある。しかし、一般的にａ−８ｉの千ヤリア移動
度は低く、例えば単結晶の１／１００以下であるので、
高速動作には向かず応用か限られていた。高速動作を可
能にする一方法としてチャンネル長りを短くすることが
あるが、単結晶ＭＯ８ではイオン注入を利用したセル７
アライメント技術を用いている。これ（ｉ−ＴＰＴに応
用するのは一般的に困難で、短チャンネル化は容易では
ない。また、ａ−８ｉ は元に対し電番率が大きく変化
するので、例えば液晶挾示パネルへの適用にあたっては
Ｔ Ｐ Ｔ ＶＣ赳元嗅全設ける必要があり、製造工程
が増加するという間聰があった。
して安価なガラス等を用いることができ、かつ製造工程
の温厩も最高数１００℃なので安価な集ｍ回路、大面積
のＴ、ＦＴアレイ（例えば液晶表示パネル）等に応用で
れつつある。しかし、一般的にａ−８ｉの千ヤリア移動
度は低く、例えば単結晶の１／１００以下であるので、
高速動作には向かず応用か限られていた。高速動作を可
能にする一方法としてチャンネル長りを短くすることが
あるが、単結晶ＭＯ８ではイオン注入を利用したセル７
アライメント技術を用いている。これ（ｉ−ＴＰＴに応
用するのは一般的に困難で、短チャンネル化は容易では
ない。また、ａ−８ｉ は元に対し電番率が大きく変化
するので、例えば液晶挾示パネルへの適用にあたっては
Ｔ Ｐ Ｔ ＶＣ赳元嗅全設ける必要があり、製造工程
が増加するという間聰があった。
〈発明の目的〉
本発明は紙上の従来のＴＰＴの問題点に鑑みてなされた
ものである。本発明の目的の一つは、チャンネル長りの
短いＴＰＴ’ｉ％現しやすい構造で提供することである
。他の目的、は、特に遮光膜を必要としないＴＦ’ｒ４
ＪＩｔ造を提供することである。
ものである。本発明の目的の一つは、チャンネル長りの
短いＴＰＴ’ｉ％現しやすい構造で提供することである
。他の目的、は、特に遮光膜を必要としないＴＦ’ｒ４
ＪＩｔ造を提供することである。
総じて、製作が容易で高速動作が可能なＴ ＰＴ’ｉ提
供するものである。本発明ＶＣおいては、ＴＰＴの一実
施例としては基板表面に対しほぼ垂直方向に電流が流れ
る縦型構造を有し、ドレイン久びソース等の主電極領域
の間に尚抵抗半導体薄１！＆がはさまれた多層構造の側
面に、ゲート絶縁膜、ゲート電極が１１１１次形成され
、チャンネル長りが前記高抵抗薄膜の厚みではほきめら
れる構造を有している。本発明のＴＰＴの他の実施例と
しては、チャンネルが高抵抗領域の表面に形成されるチ
ャンネル長りのより艮−構４を有している。いずれの構
造においても高抵抗薄膜はソース及びドレイン主電極領
域、ゲート電極によって上下からの光が遮光され、特に
遮光膜を形成する必要がない利点をＭしている。
供するものである。本発明ＶＣおいては、ＴＰＴの一実
施例としては基板表面に対しほぼ垂直方向に電流が流れ
る縦型構造を有し、ドレイン久びソース等の主電極領域
の間に尚抵抗半導体薄１！＆がはさまれた多層構造の側
面に、ゲート絶縁膜、ゲート電極が１１１１次形成され
、チャンネル長りが前記高抵抗薄膜の厚みではほきめら
れる構造を有している。本発明のＴＰＴの他の実施例と
しては、チャンネルが高抵抗領域の表面に形成されるチ
ャンネル長りのより艮−構４を有している。いずれの構
造においても高抵抗薄膜はソース及びドレイン主電極領
域、ゲート電極によって上下からの光が遮光され、特に
遮光膜を形成する必要がない利点をＭしている。
以下に図面を用いて本発明について詳述する。
〈発明の構成〉
鵠２図には、本発明によるＴＰＴの一部拡大断面図が示
されている。少なくとも表面が絶縁物から成る基板１の
・表面に、第１主電極薄膜領域（例えばドレイン領域２
）、高抵抗半導体薄膜領域５、第２主電極薄膜領域（例
えばソース領域５）が順次島状に堆積され、その側面に
ゲート絶縁膜６、ゲート電極４が設けられている。島状
であるソース領域５と高抵抗領域５の端部が一致した場
合、このＴＰＴのチャンネル、１％Ｌは高抵抗領域５の
厚みでほぼきめられ、短いが任意の値を選ぶことができ
る。高抵抗領域５の厚みは、通常０．１〜２１ｒｒＦ程
度に選ばれるので、この６１度のチャンネル長り全Ｍし
たＴＬＦＴが容易に実現できる利点を有す。
されている。少なくとも表面が絶縁物から成る基板１の
・表面に、第１主電極薄膜領域（例えばドレイン領域２
）、高抵抗半導体薄膜領域５、第２主電極薄膜領域（例
えばソース領域５）が順次島状に堆積され、その側面に
ゲート絶縁膜６、ゲート電極４が設けられている。島状
であるソース領域５と高抵抗領域５の端部が一致した場
合、このＴＰＴのチャンネル、１％Ｌは高抵抗領域５の
厚みでほぼきめられ、短いが任意の値を選ぶことができ
る。高抵抗領域５の厚みは、通常０．１〜２１ｒｒＦ程
度に選ばれるので、この６１度のチャンネル長り全Ｍし
たＴＬＦＴが容易に実現できる利点を有す。
また、第１．第２主電極領域２．５及びゲート電極４ｔ
−ｆｆｉに対して不透明な材料、例えばＡｌ、Ｍｇ。
−ｆｆｉに対して不透明な材料、例えばＡｌ、Ｍｇ。
Ｏｒ、Ｐｔ、Ｍｏ、Ｗ等の金属またはその硅素化物、不
純物を添加したａ−８ｉや多結晶Ｓｉ、単結晶Ｓｉ ’
ｉｊ用いれば高抵抗領域５は光から容易に連断され特に
遮光膜を設ける必要がない。基板１としては、例えば５
１０２や窒化膜コートされたＳｌや金属基板やセラミッ
クス基板など不透明な材料が使えるが、ガラス基板や石
英基板など透明な材料の場合、本発明によるＴＰＴは遮
光が容易である利点を発揮する。高抵抗領域５としては
、ａ−８ｉやｐｏｌｇＢｉ、ｆ利用できるがそれらのキ
ャリア移動勧度の低さを充分短いチャンネル化すること
でカバーできて高速高周波動作が可能となるし、単結晶
の場合にはさらに＾速特注全回上することができる。
純物を添加したａ−８ｉや多結晶Ｓｉ、単結晶Ｓｉ ’
ｉｊ用いれば高抵抗領域５は光から容易に連断され特に
遮光膜を設ける必要がない。基板１としては、例えば５
１０２や窒化膜コートされたＳｌや金属基板やセラミッ
クス基板など不透明な材料が使えるが、ガラス基板や石
英基板など透明な材料の場合、本発明によるＴＰＴは遮
光が容易である利点を発揮する。高抵抗領域５としては
、ａ−８ｉやｐｏｌｇＢｉ、ｆ利用できるがそれらのキ
ャリア移動勧度の低さを充分短いチャンネル化すること
でカバーできて高速高周波動作が可能となるし、単結晶
の場合にはさらに＾速特注全回上することができる。
第６図（ａ）と第６図（ｂ）には本発明の他の一実施例
が示されている。第６図（ｂ）のＢ −Ｂ’線断面は、
第６図（ａ）のＡ −Ａ’巌断面に電文している。本例
においては、例えばガラス基板１の上に第１主電極領域
（例えばソース領域６）、それと一部重なって高抵抗半
導体領域５、第２主電極領域（例えばドレイン電極２）
が設けられている。トランジスタ動作部分子Ｒは、高抵
抗領域５とドレイン電極２の島状領域の端部に形成され
、ゲート絶縁膜６、ゲート電極４が設けられている。ド
レイン及びソース領域２．６の延在部分からドレイン及
びソース配ＷＡ１２．１５がと９出される。本例の様に
、本発明によるＴＰＴは動作部分子Ｒが島状領域の端部
に形成できるので、チャンネル幅Ｗを広くとれる利点を
も有する。
が示されている。第６図（ｂ）のＢ −Ｂ’線断面は、
第６図（ａ）のＡ −Ａ’巌断面に電文している。本例
においては、例えばガラス基板１の上に第１主電極領域
（例えばソース領域６）、それと一部重なって高抵抗半
導体領域５、第２主電極領域（例えばドレイン電極２）
が設けられている。トランジスタ動作部分子Ｒは、高抵
抗領域５とドレイン電極２の島状領域の端部に形成され
、ゲート絶縁膜６、ゲート電極４が設けられている。ド
レイン及びソース領域２．６の延在部分からドレイン及
びソース配ＷＡ１２．１５がと９出される。本例の様に
、本発明によるＴＰＴは動作部分子Ｒが島状領域の端部
に形成できるので、チャンネル幅Ｗを広くとれる利点を
も有する。
第４図（ａ）〜（切は、本発明によるＴＰＴの製造工程
例を説明するための断面図である。第４図（ａ）にには
、例えばガラス基板１の上に主電極引き出し領域２２を
設けた断面を示す。第４図（功は、さらに下から第１主
電極領域（例えばドレイン領域２）高抵抗半導体薄膜領
域５、第２主電極偵域（例えばソース領域６）ｋ島状に
設けた断面でるる。ドレイン・ソース領域２．５（ｚａ
−８ｉや多結晶Ｓ１で高抵抗領域５を岡材料で形成する
ときには、連続的に堆積でき、−回のマスク工程で５層
を島状にすることができる。高抵抗領域５として例えば
ａ−８ｉｋ用いる場合には、プラズマＯＶ Ｄ （ＰＣ
ＶＤ）光ＯＶＤ、分子線蒸１（ｎＢｌ、イオンビーム堆
積（よりＤ）等で４００Ａ以下の低温で形成され、欠陥
減少のため水素やフッ素が添加される。
例を説明するための断面図である。第４図（ａ）にには
、例えばガラス基板１の上に主電極引き出し領域２２を
設けた断面を示す。第４図（功は、さらに下から第１主
電極領域（例えばドレイン領域２）高抵抗半導体薄膜領
域５、第２主電極偵域（例えばソース領域６）ｋ島状に
設けた断面でるる。ドレイン・ソース領域２．５（ｚａ
−８ｉや多結晶Ｓ１で高抵抗領域５を岡材料で形成する
ときには、連続的に堆積でき、−回のマスク工程で５層
を島状にすることができる。高抵抗領域５として例えば
ａ−８ｉｋ用いる場合には、プラズマＯＶ Ｄ （ＰＣ
ＶＤ）光ＯＶＤ、分子線蒸１（ｎＢｌ、イオンビーム堆
積（よりＤ）等で４００Ａ以下の低温で形成され、欠陥
減少のため水素やフッ素が添加される。
また、高抵抗領域５には、必要により不純物が添加され
ることがある。ａ−８ｉ の様に低温堆積が可能な場合
ＶＣは、ドレイン・ソース領域２．５としてやはｖａ−
８ｉの他に金属が用いられる。ドレイン引出′し領域２
２も同様であるが、他に透明導電拐料例えば工Ｔｏ（イ
ンジクム・錫酸化物）や酸化錫等も用いることができる
。第４図（０）では、ゲート絶縁膜６′ｔ−堆積した断
面を示す。ゲート絶縁膜６として酸化換や窒化膜等がや
はりＰＣＶＤ。
ることがある。ａ−８ｉ の様に低温堆積が可能な場合
ＶＣは、ドレイン・ソース領域２．５としてやはｖａ−
８ｉの他に金属が用いられる。ドレイン引出′し領域２
２も同様であるが、他に透明導電拐料例えば工Ｔｏ（イ
ンジクム・錫酸化物）や酸化錫等も用いることができる
。第４図（０）では、ゲート絶縁膜６′ｔ−堆積した断
面を示す。ゲート絶縁膜６として酸化換や窒化膜等がや
はりＰＣＶＤ。
元ＯＶＤ等で堆積できる。第４図（ｄ）には、ゲート絶
縁膜等にコンタクト開孔した後、主に金属によってドレ
イン配ＩＩＩ！１２、ソース配？ｆＭ１５．ゲート電′
ＪｉＩＡ４″ｆｔ設けた完成断面図を示す。本発明によ
るＴＰＴでＵ！ｌ！ＩＪ作部分が端部に設けられるので
、ゲート絶縁膜５６や″４極４の堆積にはステラ１カツ
クー注の良９ことが必要で光ＣｖＤ、斜方ＭＢＥ。
縁膜等にコンタクト開孔した後、主に金属によってドレ
イン配ＩＩＩ！１２、ソース配？ｆＭ１５．ゲート電′
ＪｉＩＡ４″ｆｔ設けた完成断面図を示す。本発明によ
るＴＰＴでＵ！ｌ！ＩＪ作部分が端部に設けられるので
、ゲート絶縁膜５６や″４極４の堆積にはステラ１カツ
クー注の良９ことが必要で光ＣｖＤ、斜方ＭＢＥ。
よりＤなどが特に肩°効となる。芒らに、高抵抗領域５
は、多結晶が用いられるが、製造工程もはぼ同様である
ので説明を省略する。
は、多結晶が用いられるが、製造工程もはぼ同様である
ので説明を省略する。
第５図（ａ）と＆４５図（ｂ） Ｉｃは、本発明による
ＴＰＴの他の実施例を一部拡大断面図で示す。第５図（
ａ）は、チャくネル氏りを第２図の例エフ長くした例で
あシ、第２主電極領域（例えばソース領域５）が高抵抗
半導体領域５の端部より内側に設けられている。この例
でチャンネルが高抵抗領域５の露出する表面及び側面に
生じる様に、ゲート絶縁膜６、ゲート電極４が配されて
いる。この構造は、第２図の例と同様離党が容易で、か
つチャンネル長が自由に選択できる利点をもつ。第５図
（ｂ）の例も、第５図（ω同様であるが、第１主電極領
域（この例ではドレイン領域２）が高抵抗領域５の底面
全部を被ってはいす、ＴＰＴの動作部分のみを遮光して
いる。この例の構造は、主室１１ｊの対向面積が小さい
ので容量が小さくでさると共に、リーク電流の低減も可
能となる利点をもっている。
ＴＰＴの他の実施例を一部拡大断面図で示す。第５図（
ａ）は、チャくネル氏りを第２図の例エフ長くした例で
あシ、第２主電極領域（例えばソース領域５）が高抵抗
半導体領域５の端部より内側に設けられている。この例
でチャンネルが高抵抗領域５の露出する表面及び側面に
生じる様に、ゲート絶縁膜６、ゲート電極４が配されて
いる。この構造は、第２図の例と同様離党が容易で、か
つチャンネル長が自由に選択できる利点をもつ。第５図
（ｂ）の例も、第５図（ω同様であるが、第１主電極領
域（この例ではドレイン領域２）が高抵抗領域５の底面
全部を被ってはいす、ＴＰＴの動作部分のみを遮光して
いる。この例の構造は、主室１１ｊの対向面積が小さい
ので容量が小さくでさると共に、リーク電流の低減も可
能となる利点をもっている。
〈発明の効果〉
以上の様に本発明ＶＣよる’ｉ’ ＥＴ’ Ｔは、符に
微細加工を行なわなくてもチャンネル長りを短くでき、
過充も構造上行なわれている。第２図、第６図の如くチ
ャンネル長りが高抵抗半導体領域厚できめられた構造だ
けでなく、第５図の様にチャンネル長りの長いものも同
時に形成できるので、ＴＩｌ’Ｔ集積回路の機能向上、
設計容易化に役立つ。主に、ａ−８ｉを用いる例を挙げ
てきたが、多結晶や単結晶にも適用でき、その際レーザ
やランプ等のビームアニール技術が特に有効である。材
料にしても。
微細加工を行なわなくてもチャンネル長りを短くでき、
過充も構造上行なわれている。第２図、第６図の如くチ
ャンネル長りが高抵抗半導体領域厚できめられた構造だ
けでなく、第５図の様にチャンネル長りの長いものも同
時に形成できるので、ＴＩｌ’Ｔ集積回路の機能向上、
設計容易化に役立つ。主に、ａ−８ｉを用いる例を挙げ
てきたが、多結晶や単結晶にも適用でき、その際レーザ
やランプ等のビームアニール技術が特に有効である。材
料にしても。
Ｓｌに限′らずＧａＡｓ等他の半導体薄膜に適用される
ことはい９までもない。さらに、本発明によるＴＰＴは
縦型構造を有しているため、マルチチャンネル化にも有
利である。本発明のＴＰＴ−の他の利点としては、駆動
能力が大きいため液晶表示パネルに１史用したとき各画
素スイッチトランジスタ會小さくでき、し１１口４を大
きくできると共に、周辺回路もａ−８ｉＴＦＴ で実現
できることにある。
ことはい９までもない。さらに、本発明によるＴＰＴは
縦型構造を有しているため、マルチチャンネル化にも有
利である。本発明のＴＰＴ−の他の利点としては、駆動
能力が大きいため液晶表示パネルに１史用したとき各画
素スイッチトランジスタ會小さくでき、し１１口４を大
きくできると共に、周辺回路もａ−８ｉＴＦＴ で実現
できることにある。
この様Ｋ、本発明はＴドＴの応用範囲を広げ、工業的に
極めて重要である。
極めて重要である。
第１図（ａ）及び第１図（Ｃ）は、それぞれ従来のＴＦ
’Ｔの構造断面図、第２図は、本発明によるＴＰＴの一
部拡大断面図１ｗ、６図（り及び第６図（ｂ）は、本発
明によるＴＥ＋’Ｔの互いに直交する断面を有する構造
断面図、第４図（ａ）乃至（ｄ）は本発明によるＴＰＴ
の製造工程を説明するための図、第５図（ａ）及び第５
図（ｂ）は、本発明によるＴＰＴの他の実施例の断面図
である。 １・・・基 板 ２・・・ドレイン電極薄膜領域５・・
・ソース−極薄膜領域 ４・・・ゲート峨極５・・・高
抵抗牛導体薄膜領域 ６・・・ゲート絶縁膜以 上 出願人 株式会社 第二精工台 代理人 弁理士 最 上 務・ 第１図（α） 第１図＜ｂ） 第２図 一ゝ−ｌ 第３図（α〕 第４図（ａ） ２２ と−−ｌ 第４図Ｃｂ） へｌ 第４図（Ｃ） 、−へ−Ｉ 第４図（ｄ） 第５図Ｃ（１） 一−ヘーｌ 第Ｓ図（Ｆ）） 一−ｌ −【
’Ｔの構造断面図、第２図は、本発明によるＴＰＴの一
部拡大断面図１ｗ、６図（り及び第６図（ｂ）は、本発
明によるＴＥ＋’Ｔの互いに直交する断面を有する構造
断面図、第４図（ａ）乃至（ｄ）は本発明によるＴＰＴ
の製造工程を説明するための図、第５図（ａ）及び第５
図（ｂ）は、本発明によるＴＰＴの他の実施例の断面図
である。 １・・・基 板 ２・・・ドレイン電極薄膜領域５・・
・ソース−極薄膜領域 ４・・・ゲート峨極５・・・高
抵抗牛導体薄膜領域 ６・・・ゲート絶縁膜以 上 出願人 株式会社 第二精工台 代理人 弁理士 最 上 務・ 第１図（α） 第１図＜ｂ） 第２図 一ゝ−ｌ 第３図（α〕 第４図（ａ） ２２ と−−ｌ 第４図Ｃｂ） へｌ 第４図（Ｃ） 、−へ−Ｉ 第４図（ｄ） 第５図Ｃ（１） 一−ヘーｌ 第Ｓ図（Ｆ）） 一−ｌ −【
Claims (2)
- （１） 少なくとも表面が絶縁物より成る基板と、該基
板上に設けられた第１主電極薄膜禎域と、前記第１主電
極薄膜領域上に盛けられた高抵抗牛導体薄膜と、前記高
抵抗薄膜上に設けられた第２主電極薄膜領域と、前記第
１及び第２主電極領域の間に露出する前記高抵抗薄膜の
表面及び側面上に設けられたゲート絶縁膜とケート電極
とエフ成る薄膜トランジスタ。 - （２）前記第１及び第２主′セ極領域の間に露出する前
記高抵抗薄１摸は側面のみでめシ、チャンネル長が前記
高抵抗薄膜の厚みとほぼ尋しいことを特徴とする特許請
求の範囲第１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120073A JP2546982B2 (ja) | 1983-07-01 | 1983-07-01 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120073A JP2546982B2 (ja) | 1983-07-01 | 1983-07-01 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6012769A true JPS6012769A (ja) | 1985-01-23 |
| JP2546982B2 JP2546982B2 (ja) | 1996-10-23 |
Family
ID=14777227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120073A Expired - Lifetime JP2546982B2 (ja) | 1983-07-01 | 1983-07-01 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546982B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231176A (ja) * | 1985-08-02 | 1987-02-10 | Sharp Corp | 積層型半導体装置 |
| JPS6398153A (ja) * | 1986-10-15 | 1988-04-28 | Fuji Photo Film Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH01283879A (ja) * | 1988-05-11 | 1989-11-15 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜形半導体装置とその製造方法 |
| JPH11284191A (ja) * | 1998-03-30 | 1999-10-15 | Seiko Epson Corp | 縦型薄膜トランジスタおよびその製造方法 |
| JP2010177450A (ja) * | 2009-01-29 | 2010-08-12 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| WO2011062057A1 (en) * | 2009-11-20 | 2011-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011135067A (ja) * | 2009-11-28 | 2011-07-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2014195077A (ja) * | 2014-03-31 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016184767A (ja) * | 2009-11-20 | 2016-10-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (2)
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| JPS54124980A (en) * | 1978-03-22 | 1979-09-28 | Cho Lsi Gijutsu Kenkyu Kumiai | Insulated fet transistor |
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-
1983
- 1983-07-01 JP JP58120073A patent/JP2546982B2/ja not_active Expired - Lifetime
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| JP2015092603A (ja) * | 2009-11-20 | 2015-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016184767A (ja) * | 2009-11-20 | 2016-10-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016201562A (ja) * | 2009-11-20 | 2016-12-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2011135067A (ja) * | 2009-11-28 | 2011-07-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US9368640B2 (en) | 2009-11-28 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Transistor with stacked oxide semiconductor films |
| JP2014195077A (ja) * | 2014-03-31 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546982B2 (ja) | 1996-10-23 |
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