JPH0218524A - Ｔｆｔ基板の製造方法 - Google Patents
Ｔｆｔ基板の製造方法Info
- Publication number
- JPH0218524A JPH0218524A JP63169879A JP16987988A JPH0218524A JP H0218524 A JPH0218524 A JP H0218524A JP 63169879 A JP63169879 A JP 63169879A JP 16987988 A JP16987988 A JP 16987988A JP H0218524 A JPH0218524 A JP H0218524A
- Authority
- JP
- Japan
- Prior art keywords
- tft
- electrode
- short
- picture element
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 title claims description 13
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 10
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims abstract description 13
- 239000010408 film Substances 0.000 claims description 29
- 230000001681 protective effect Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 12
- 239000010409 thin film Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 1
- 238000001947 vapour-phase growth Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 32
- 229910004205 SiNX Inorganic materials 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 210000002858 crystal cell Anatomy 0.000 description 2
- 239000010407 anodic oxide Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は液晶表示パネルの製造方法に関し、特に、液晶
表示パネル用ＴＦＴ基板の製造方法の改善に関するもの
である。
表示パネル用ＴＦＴ基板の製造方法の改善に関するもの
である。
し従来の技術］
第２Ａ図は従来の製造方法における液晶表示パネル用Ｔ
ＦＴ基板の一部を概略的に示す平面図であり、第２Ｂ図
は第２Ａ図の線２Ｂ−２Ｂに沿った断面図である。
ＦＴ基板の一部を概略的に示す平面図であり、第２Ｂ図
は第２Ａ図の線２Ｂ−２Ｂに沿った断面図である。
これらの図を参照して、まずガラス基板１１上にスパッ
タリングによってＴａ層を堆積させ、これをパターニン
グしてゲート電極線１を形成する。
タリングによってＴａ層を堆積させ、これをパターニン
グしてゲート電極線１を形成する。
このゲート電極線１の表面層は陽極酸化され、Ｔａ２０
５からなる第１のゲート絶縁膜２にされる。
５からなる第１のゲート絶縁膜２にされる。
次に、第２のゲート絶縁膜となるべきＳｉＮｘ層３．Ｔ
ＦＴのチャンネル層となるべきａ−８ｉ半導体層４．お
よびエッチストッパ膜となるべきＳｉＮｘ層５を順次プ
ラズマＣＶＤ法によって全面に堆積させる。このＳｉＮ
ｘ層５はゲート電極線１の幅より小さい幅を有するよう
にパターニングされ、エッチストッパ膜５となる。
ＦＴのチャンネル層となるべきａ−８ｉ半導体層４．お
よびエッチストッパ膜となるべきＳｉＮｘ層５を順次プ
ラズマＣＶＤ法によって全面に堆積させる。このＳｉＮ
ｘ層５はゲート電極線１の幅より小さい幅を有するよう
にパターニングされ、エッチストッパ膜５となる。
その後、ａ−８ｉ層４とのオーミックコンタクトを可能
にさせるためのｎ＋−ａ−３ｉ層を全面に堆積させ、こ
れをａ−３ｉ層４と同時にパターニングして、ＴＦＴの
チャンネル層４．ソースコンタクト層６ａ、およびドレ
インコンタクト層６ｂを形成する。このとき、エッチス
トッパ膜５はａ−３ｉ層４のチャンネル部がエツチング
されるのを防止する役目を果たす。
にさせるためのｎ＋−ａ−３ｉ層を全面に堆積させ、こ
れをａ−３ｉ層４と同時にパターニングして、ＴＦＴの
チャンネル層４．ソースコンタクト層６ａ、およびドレ
インコンタクト層６ｂを形成する。このとき、エッチス
トッパ膜５はａ−３ｉ層４のチャンネル部がエツチング
されるのを防止する役目を果たす。
次に、スパッタリングによってＴｉ層を全面に堆積させ
、これをパターニングしてソース電極線７ａおよびドレ
イン電極７ｂを形成する。
、これをパターニングしてソース電極線７ａおよびドレ
イン電極７ｂを形成する。
さらに、スパッタリングによって透明なＩＴＯ（インジ
ウム錫酸化物）層を全面に堆積させ、これをパターニン
グして絵素電極８を形成する。なお、図において、ＴＦ
Ｔなどは、明瞭化のために絵素電極８に比べて拡大され
て示されている。
ウム錫酸化物）層を全面に堆積させ、これをパターニン
グして絵素電極８を形成する。なお、図において、ＴＦ
Ｔなどは、明瞭化のために絵素電極８に比べて拡大され
て示されている。
最後に、プラズマＣＶＤ法によって全面にＳｉＮｘの保
護膜１２が形成される。このとき、全ソース電極線７ａ
と全ゲート電極線１は短絡リングによって電気的に短絡
されており、プラズマＣＶＤ中のチャージアップを防止
している。そして、液晶セルを貼り合わせた後に、この
短絡リングは開放される。
護膜１２が形成される。このとき、全ソース電極線７ａ
と全ゲート電極線１は短絡リングによって電気的に短絡
されており、プラズマＣＶＤ中のチャージアップを防止
している。そして、液晶セルを貼り合わせた後に、この
短絡リングは開放される。
［発明が解決しようとする課題］
上述のような従来の製造方法においては、プラズマＣＶ
Ｄ法によるＳｉＮｘ保護膜１２の形成向に全ソース電極
線７ａと全ゲート電極線１は短、絡リングによって短絡
されているが、各絵素電極８はこれらの電極線７ａ、１
から電気的に分離されている。したがって、各絵素電極
は、プラズマＣＶＤ中にイオンやラジカルの影響によっ
てチャージされやすい。成る絵素電極が際立ってチャー
ジアップされた場合、それに接続されているＴＦＴの特
性はしきい値電圧ＶＴｉｌの変動を来たす。
Ｄ法によるＳｉＮｘ保護膜１２の形成向に全ソース電極
線７ａと全ゲート電極線１は短、絡リングによって短絡
されているが、各絵素電極８はこれらの電極線７ａ、１
から電気的に分離されている。したがって、各絵素電極
は、プラズマＣＶＤ中にイオンやラジカルの影響によっ
てチャージされやすい。成る絵素電極が際立ってチャー
ジアップされた場合、それに接続されているＴＦＴの特
性はしきい値電圧ＶＴｉｌの変動を来たす。
第３図は、このようなしきい値電圧の変動を示すグラフ
である。ここで、ＶＧはゲート電圧を表わし、ＩＯはド
レイン電流を表わしている。すなわち、正常なＴＦＴは
破線の曲線で示されたようなＪＩｏ−ＶＧ特性を有して
いるが、チャージアップされた絵素電極に接続されてい
たＴＦＴの特性は、点線の曲線で示されているよ一５＋
＝’Ｖ（Ｈの負の方向にシフトする傾向にある。これは
、しきい値電圧ＶＴｌｔが低くなることを意味する。こ
のような低いしきい値電圧を有するＴＦＴは通常のゲー
ト電圧では十分なＯＦＦ状態とならず、デイスプレィ中
の表示における点欠陥の原因となる。
である。ここで、ＶＧはゲート電圧を表わし、ＩＯはド
レイン電流を表わしている。すなわち、正常なＴＦＴは
破線の曲線で示されたようなＪＩｏ−ＶＧ特性を有して
いるが、チャージアップされた絵素電極に接続されてい
たＴＦＴの特性は、点線の曲線で示されているよ一５＋
＝’Ｖ（Ｈの負の方向にシフトする傾向にある。これは
、しきい値電圧ＶＴｌｔが低くなることを意味する。こ
のような低いしきい値電圧を有するＴＦＴは通常のゲー
ト電圧では十分なＯＦＦ状態とならず、デイスプレィ中
の表示における点欠陥の原因となる。
以上のような先行技術の課題に鑑み、本発明は、プラズ
マＣＶＤによる保護膜形成中にＴＦＴのしきい電圧の変
動を生じさせることのないＴＦＴ基板の製造方法を提供
することを目的としている。
マＣＶＤによる保護膜形成中にＴＦＴのしきい電圧の変
動を生じさせることのないＴＦＴ基板の製造方法を提供
することを目的としている。
［課題を解決するための手段］
本発明によれば、ＴＦＴ、そのＴＦＴの一方導通端に接
続された第１の電極線、ＴＦＴの他方導通端に接続され
た絵素電極、およびＴＦＴを制御するゲート電極線を備
えかつそれらが保護膜によって覆われる液晶表示パネル
用ＴＦＴ基板の製造方法は、保護膜形成前に絵素電極を
第１の電極線に短絡させておき、プラズマＣＶＤ法で保
護膜を形成した後に絵素電極と第１の電極線との短絡を
開放するステップを含んでいる。
続された第１の電極線、ＴＦＴの他方導通端に接続され
た絵素電極、およびＴＦＴを制御するゲート電極線を備
えかつそれらが保護膜によって覆われる液晶表示パネル
用ＴＦＴ基板の製造方法は、保護膜形成前に絵素電極を
第１の電極線に短絡させておき、プラズマＣＶＤ法で保
護膜を形成した後に絵素電極と第１の電極線との短絡を
開放するステップを含んでいる。
［作用］
本発明の製造方法によれば、プラズマＣＶＤ法で保護膜
を形成するときに絵素電極が第１の電極線と短絡されて
いるので、絵素電極がチャージアップされることがなく
、したがってその保護膜形成中にＴＦＴのしきい値電圧
の変動を生じさせることがない。
を形成するときに絵素電極が第１の電極線と短絡されて
いるので、絵素電極がチャージアップされることがなく
、したがってその保護膜形成中にＴＦＴのしきい値電圧
の変動を生じさせることがない。
［実施例］
第１Ａ図は本発明の製造方法による液晶表示パネル用Ｔ
ＦＴ基板の一部を概略的に示す平面図であり、第１Ｂ図
は第１八図中の線Ｉ Ｂ −１、、Ｂに沿った断面図で
ある。
ＦＴ基板の一部を概略的に示す平面図であり、第１Ｂ図
は第１八図中の線Ｉ Ｂ −１、、Ｂに沿った断面図で
ある。
これらの図を参照して、まずガラス基板１１上にスパッ
タリングによってＴａ層を堆積させ、これをパターニン
グしてゲート電極線１を形成する。
タリングによってＴａ層を堆積させ、これをパターニン
グしてゲート電極線１を形成する。
このゲート電極線１の表面は陽極酸化され、Ｔａ２０Ｍ
からなる第１のゲート絶縁膜２にされる。
からなる第１のゲート絶縁膜２にされる。
次に、第２のゲート絶縁膜となるべきＳｉＮｘ層３．Ｔ
ＦＴのチャンネル層となるべきａ−Ｓｔ半導体層４．お
よびエッチストッパ膜となるべきＳｉＮｘ層５を順次プ
ラズマＣＶＤ法によって全面に堆積させる。このＳｉＮ
ｘ層５はゲート電極線１の幅より小さい幅を有するよう
にパターニングされ、エッチストッパ膜５となる。
ＦＴのチャンネル層となるべきａ−Ｓｔ半導体層４．お
よびエッチストッパ膜となるべきＳｉＮｘ層５を順次プ
ラズマＣＶＤ法によって全面に堆積させる。このＳｉＮ
ｘ層５はゲート電極線１の幅より小さい幅を有するよう
にパターニングされ、エッチストッパ膜５となる。
その後、ａ−８ｉ層４とのオーミックコンタクトを可能
にさせるためのｎ＋−ａ’−３ｉ層を全面に堆積させ、
これをａ−８ｉ層４と同時にパターニングして、ＴＦＴ
のチャンネル層４．ソースコンタクト層６ａ、およびド
レインコンタクト層６ｂを形成する。このとき、エッチ
ストッパ膜５はａ−３ｉ層４のチャンネル部がエツチン
グされるのを防止する役目を果たす。
にさせるためのｎ＋−ａ’−３ｉ層を全面に堆積させ、
これをａ−８ｉ層４と同時にパターニングして、ＴＦＴ
のチャンネル層４．ソースコンタクト層６ａ、およびド
レインコンタクト層６ｂを形成する。このとき、エッチ
ストッパ膜５はａ−３ｉ層４のチャンネル部がエツチン
グされるのを防止する役目を果たす。
次に、スパッタリングによってＴｉ層を全面に堆積させ
、これをパターニングしてソース電極線７ａおよびトレ
イン電極線７ｂを形成する。
、これをパターニングしてソース電極線７ａおよびトレ
イン電極線７ｂを形成する。
さらに、スパッタリングによって透明なＩＴＯ層を全面
に堆積させ、これをパターニングして絵素電極８を形成
する。この場合、絵素電極８は突起部９を有しており、
ソース電極線７ａと短絡されて形成される。
に堆積させ、これをパターニングして絵素電極８を形成
する。この場合、絵素電極８は突起部９を有しており、
ソース電極線７ａと短絡されて形成される。
その後に、プラズマＣＶＤ法によって全面に５ｉＮｙの
保護膜１２が形成される。このとき、全ソース電極線７
ａと全ゲート電極線１は短絡リングによって電気的に短
絡されており、プラズマＣＶＤ中のチャージアップを防
止している。ところで、絵素電極８も突起部９を介して
ソース電極線７ａに短絡されているので、絵素電極８の
チャージアップも防止される。
保護膜１２が形成される。このとき、全ソース電極線７
ａと全ゲート電極線１は短絡リングによって電気的に短
絡されており、プラズマＣＶＤ中のチャージアップを防
止している。ところで、絵素電極８も突起部９を介して
ソース電極線７ａに短絡されているので、絵素電極８の
チャージアップも防止される。
最後に、保護膜１２にスルーホール１０が開けられ、そ
のスルーホールを通して絵素電極８の突起部９がエツチ
ングされる。これによって、絵素電極８はソース電極線
７ａから電気的に分離される。また、全ソース電極線７
ａと全ゲート電極線１との間の短絡リングは、液晶セル
を貼り合わせた後に開放される。
のスルーホールを通して絵素電極８の突起部９がエツチ
ングされる。これによって、絵素電極８はソース電極線
７ａから電気的に分離される。また、全ソース電極線７
ａと全ゲート電極線１との間の短絡リングは、液晶セル
を貼り合わせた後に開放される。
以上のような本発明による製造プロセスにおいては、従
来のプロセスに比べて、薄膜形成工程やアライナ工程の
ステップの増加がなく、エツチング工程で１ステップ増
えるのみである。
来のプロセスに比べて、薄膜形成工程やアライナ工程の
ステップの増加がなく、エツチング工程で１ステップ増
えるのみである。
［発明の効果］
以上のように、本発明によれば、プラズマＣＶＤによる
保護膜形成中にＴＦＴのしきい値電圧の変動を生じさせ
ることないＴＦＴ基板の製造方法を提供することができ
る。
保護膜形成中にＴＦＴのしきい値電圧の変動を生じさせ
ることないＴＦＴ基板の製造方法を提供することができ
る。
第１Ａ図は本発明の製造方法による液晶表示パネル用Ｔ
ＦＴ基板の一部を概略的に示す平面図である。 第１Ｂ図は第１Ａ図中の線ＩＢ−ＩＢに沿った断面図で
ある。 第２Ａ図は従来の製造方法によるＴＦＴ基板の一部を概
略的に示す平面図である。 第２Ｂ図は第２八図中の線２Ｂ−２Ｂに沿った断面図で
ある。 第３図はＴＦＴの特性の変動を示すグラフである。 図において、１はＴａゲート電極線、２はＴａ２０５陽
極酸化膜、３はＳｉＮｘゲート絶縁膜、４はａ−３ｉ半
導体層、５は５ＩＮｘエツチストツパ膜、６ａおよび６
ｂはｎ”−ａ−８ｉ：］コンタクト層７ａおよび７ｂは
それぞれＴｉのソース電極線とドレイン電極、８はＩＴ
Ｏ絵素電極、９は絵素電極の突起部、１０は保護膜１２
のスルーホール部、１１はガラス基板、そして１２は保
護膜を示す。 なお、各図において同一符号は同一内容または相当部分
を示す。
ＦＴ基板の一部を概略的に示す平面図である。 第１Ｂ図は第１Ａ図中の線ＩＢ−ＩＢに沿った断面図で
ある。 第２Ａ図は従来の製造方法によるＴＦＴ基板の一部を概
略的に示す平面図である。 第２Ｂ図は第２八図中の線２Ｂ−２Ｂに沿った断面図で
ある。 第３図はＴＦＴの特性の変動を示すグラフである。 図において、１はＴａゲート電極線、２はＴａ２０５陽
極酸化膜、３はＳｉＮｘゲート絶縁膜、４はａ−３ｉ半
導体層、５は５ＩＮｘエツチストツパ膜、６ａおよび６
ｂはｎ”−ａ−８ｉ：］コンタクト層７ａおよび７ｂは
それぞれＴｉのソース電極線とドレイン電極、８はＩＴ
Ｏ絵素電極、９は絵素電極の突起部、１０は保護膜１２
のスルーホール部、１１はガラス基板、そして１２は保
護膜を示す。 なお、各図において同一符号は同一内容または相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 ＴＦＴ（薄膜トランジスタ）、前記ＴＦＴの一方導通端
に接続された第１の電極線、前記ＴＦＴの他方導通端に
接続された絵素電極、および前記ＴＦＴを制御するゲー
ト電極線を備え、かつそれらが保護膜によって覆われた
液晶表示パネル用ＴＦＴ基板の製造方法において、 前記保護膜形成前に前記絵素電極を前記第１の電極線に
短絡させておき、 プラズマＣＶＤ（化学気相析出）法で前記保護膜を形成
した後に、前記絵素電極と前記第１の電極線との短絡を
開放する ことを特徴とする液晶表示パネル用ＴＦＴ基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16987988A JPH0812357B2 (ja) | 1988-07-06 | 1988-07-06 | Ｔｆｔ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16987988A JPH0812357B2 (ja) | 1988-07-06 | 1988-07-06 | Ｔｆｔ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0218524A true JPH0218524A (ja) | 1990-01-22 |
| JPH0812357B2 JPH0812357B2 (ja) | 1996-02-07 |
Family
ID=15894650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16987988A Expired - Lifetime JPH0812357B2 (ja) | 1988-07-06 | 1988-07-06 | Ｔｆｔ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812357B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187551A (en) * | 1988-04-30 | 1993-02-16 | Sharp Kabushiki Kaisha | Thin film semiconductor device and liquid crystal display apparatus thereof for preventing irradiated light from reaching the semiconductor layers |
| JP2005093460A (ja) * | 2003-09-12 | 2005-04-07 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JP2013115098A (ja) * | 2011-11-25 | 2013-06-10 | Sony Corp | トランジスタ、トランジスタの製造方法、表示装置および電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448035A (en) * | 1987-08-18 | 1989-02-22 | Matsushita Electric Ind Co Ltd | Reproduction of active matrix array |
-
1988
- 1988-07-06 JP JP16987988A patent/JPH0812357B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448035A (en) * | 1987-08-18 | 1989-02-22 | Matsushita Electric Ind Co Ltd | Reproduction of active matrix array |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187551A (en) * | 1988-04-30 | 1993-02-16 | Sharp Kabushiki Kaisha | Thin film semiconductor device and liquid crystal display apparatus thereof for preventing irradiated light from reaching the semiconductor layers |
| JP2005093460A (ja) * | 2003-09-12 | 2005-04-07 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JP4507540B2 (ja) * | 2003-09-12 | 2010-07-21 | カシオ計算機株式会社 | 薄膜トランジスタ |
| JP2013115098A (ja) * | 2011-11-25 | 2013-06-10 | Sony Corp | トランジスタ、トランジスタの製造方法、表示装置および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812357B2 (ja) | 1996-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7542103B2 (en) | Electro-optical device | |
| US5757453A (en) | Liquid crystal display device having storage capacitors of increased capacitance and fabrication method therefor | |
| US7189998B2 (en) | Thin film transistor array panel for a liquid crystal display | |
| KR100299381B1 (ko) | 고개구율 및 고투과율을 갖는 액정표시장치 및 그 제조방법 | |
| US7583328B2 (en) | Control signal unit for a liquid crystal display and a method for fabricating the same | |
| US7022557B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| US5981972A (en) | Actived matrix substrate having a transistor with multi-layered ohmic contact | |
| US5231039A (en) | Method of fabricating a liquid crystal display device | |
| GB2197985A (en) | Liquid crystal display | |
| US6654074B1 (en) | Array substrate for liquid crystal display device with shorting bars external to a data pad and method of manufacturing the same | |
| JPH01219824A (ja) | 非晶質シリコン薄膜トランジスタアレイ基板 | |
| JP2776378B2 (ja) | 薄膜トランジスタアレイ基板およびその製造方法 | |
| JPH0618215B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0954342A (ja) | アクティブマトリクス液晶表示パネル及びその製造方法 | |
| JP2735070B2 (ja) | アクティブマトリクス液晶表示パネル | |
| JP3245527B2 (ja) | 液晶表示装置 | |
| JPH0218524A (ja) | Ｔｆｔ基板の製造方法 | |
| JP3011210B2 (ja) | アクティブマトリックス基板の製造方法 | |
| JP2656555B2 (ja) | 薄膜トランジスタならびにそれを用いたアクティブマトリクス回路基板と画像表示装置 | |
| KR100599958B1 (ko) | 고개구율 및 고투과율 액정표시장치의 제조방법 | |
| JPH08321621A (ja) | 薄膜トランジスタ | |
| JP2001005031A (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| JPS6179258A (ja) | 薄膜２端子素子 | |
| JPH01162375A (ja) | 薄膜トランジスタ | |
| JPS61136272A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080207 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090207 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090207 Year of fee payment: 13 |