CN102460711A - 半导体装置 - Google Patents

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Abstract

半导体装置具备：薄膜二极管(1)；和保护电路，其包括保护用二极管(20)，薄膜二极管(1)具备：半导体层，其具有第1区域、第2区域以及沟道区域；栅极电极；第1电极(S1)，其与第1区域和栅极电极连接；以及第2电极(D1)，其与第2区域连接，薄膜二极管(1)是N型，保护用二极管(20)的阳极侧的电极与配线(3)连接，所述配线(3)与薄膜二极管(1)的栅极电极或第1电极连接，或者，薄膜二极管是P型，保护用二极管的阴极侧的电极与如下配线连接：所述配线与薄膜二极管的栅极电极或第1电极连接，保护电路不具有使得电流的流动方向与保护用二极管(20)的电流的流动方向相反地与配线(3)连接的其它的二极管。由此，可以抑制电路规模的增大并抑制由ESD导致的薄膜二极管的劣化。

Description

半导体装置
技术领域
本发明涉及具备包括ESD(静电放电：Electro Static Discharge)保护电路的电路的半导体装置。
背景技术
在有源矩阵基板等具备电路的半导体装置中，通常装有用于保护电路内的半导体元件不受ESD的影响的电路。该电路被称为“ESD保护电路”。
边参照图35边说明一般的ESD保护电路。图35是示出设置在具有CMOS(Complementry Metal Oxide Semiconductor：互补金属氧化物半导体)的IC内部电路的ESD保护电路的一个例子的图。图示的ESD保护电路具有：形成在输入端子和CMOS之间的保护电阻R；和极性不同的2个保护用二极管D1、D2。保护用二极管D1、D2均与CMOS的输入信号线连接。
在ESD保护电路中，当静电进入输入端子时，输入端子的电位上升(+)或下降(-)。在上升(+)的情况下，保护用二极管D1成为导通状态，使正电荷向VCC线放出。在下降(-)的情况下，保护用二极管D2成为导通状态，使负电荷向VCC线放出。此外，流动的电流被保护电阻R限制。
另外，在显示装置的有源矩阵基板中，形成有电路，所述电路包括使用硅、金属氧化物半导体等半导体膜在各像素中作为开关元件设置的薄膜晶体管(TFT：Thin Film Transistor)，设有用于防止该TFT、配线因为静电而受到损伤的保护电路(例如专利文献1)。
图36是示出具有保护电路的现有的有源矩阵基板的图。在专利文献1中公开了其构成。
如图36所示，有源矩阵基板具有薄膜晶体管阵列240，所述薄膜晶体管阵列240包括：多个扫描线203，其形成在绝缘基板上；多个信号线204；多个薄膜晶体管205，其分别形成在多个扫描线203和多个信号线204的交叉部。各薄膜晶体管205的源极电极与信号线204连接，栅极电极与扫描线203连接，漏极电极与像素电极(未图示)连接。在该薄膜晶体管阵列240的外周，各扫描线203通过保护电路250与基准电位线231连接。保护电路250包括极性不同的2个薄膜二极管228、229。同样地，各信号线204通过保护电路251与基准电位线232连接。根据该构成，即使在向扫描线203或信号线204施加了正负任一种电荷的情况下，通过保护电路250、251，可以将该电荷向各自的基准电位线231、232放出。
此外，在图36示出的保护电路250、251中使用的薄膜二极管226～229具有使薄膜晶体管(例如，像素用薄膜晶体管205)的源极和栅极短路的结构。在本说明书中，将使薄膜晶体管的栅极和源极或漏极短路的结构的二极管称为“3端子型二极管”。
而且，近年来，在有源矩阵基板上不仅形成作为开关元件而设置的薄膜晶体管，有时驱动器等周边电路用TFT的一部分或全部也在有源矩阵基板上形成。周边电路在有源矩阵基板的包括多个像素的区域(称为“显示区域”)以外的区域(称为“边框区域”)内形成。在这种情况下，还需要对周边电路所包括的薄膜晶体管等元件形成保护电路(例如，专利文献2)。
图37是示出用于对形成在有源矩阵基板的边框区域的驱动电路输入时钟信号的绝缘栅型晶体管电路的图。在专利文献2中公开了图37示出的电路构成。
图37示出的电路具有：绝缘栅型晶体管电路1001，其配置在输入时钟信号的电极焊盘(OLB焊盘)1011和驱动电路部之间；和保护电路1013、1016。保护电路1013设置在电路1001的输入部，包括极性不同的二极管1014、1015。保护电路1016设置在电路1001的输出部，包括极性不同的二极管1017、1018。二极管1014、1017与VDD线连接，二极管1015、1018接地。根据该构成，可以将通过CLB焊盘1011从外部输入配线1019的静电通过保护电路1013放电，另外，可以将从驱动电路侧输入配线1019的静电通过保护电路1016放电。
从图35、图36以及图37示出的例子可知，现有的ESD保护电路主要为了保护3端子型薄膜晶体管而设置。另外，具有极性不同的至少2个二极管(正向偏压和反向偏压)，使得对要保护的配线无论充正电荷还是充负电荷，均可以使该电荷放出。而且，在包括要保护的薄膜晶体管的电路的输入端、输出端或其两方形成。因此，对于包括形成在绝缘基板上的3端子型薄膜晶体管的电路，可以防止静电从该电路的输入侧或输出侧进入。因此，例如在有源矩阵型显示装置中设置保护电路，由此对于形成在边框区域的驱动电路(单片化驱动器)，可以防止静电从与驱动电路连接的外部连接焊盘(驱动器电路的输入侧)或扫描配线、信号配线(驱动器电路的输出侧)流入。
现有技术文献
专利文献
专利文献1：特开平11-119256号公报
专利文献2：特开2000-98338号公报
发明内容
发明要解决的问题
图35～图37示出的现有的保护电路至少包括2个二极管。因此，存在电路规模因为设置保护电路而变大的问题。当在例如单片化驱动器中使用现有的保护电路时，显示装置的边框区域扩大，其结果是有可能减少显示区域。
另外，现有的保护电路配置为对3端子型薄膜晶体管进行保护。但是，本发明的发明者研究后发现：与3端子型晶体管相比，3端子型二极管更易于被静电破坏。后面详述其理由。因此，根据现有的构成，在将3端子型二极管作为电路内元件而包括的电路中，存在无法充分地防止静电造成的元件特性的劣化、电路的误动作的可能性。
本发明是鉴于上述问题而完成的，其目的在于在形成在绝缘基板上的电路中，不会大幅度地扩大电路规模地、有效地抑制包括在电路内的元件的静电破坏。
用于解决问题的方案
本发明的半导体装置具备电路，所述电路形成在基板上，包括：薄膜二极管；和保护电路，其包括保护用二极管，上述薄膜二极管具备：至少1个半导体层，其形成在上述基板上，具有第1区域、第2区域、位于上述第1区域和上述第2区域之间的沟道区域；栅极电极，其与上述沟道区域重叠地配置；栅极绝缘层，其形成在上述栅极电极和上述半导体层之间；第1电极，其设置在上述第1区域上，与上述第1区域和上述栅极电极电连接；以及第2电极，其设置在上述第2区域上，与上述第2区域电连接，(a)上述薄膜二极管的导电型是N型，上述保护用二极管的阳极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，或者(b)上述薄膜二极管的导电型是P型，上述保护用二极管的阴极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，上述保护用二极管不与上述薄膜二极管并联地连接，上述保护电路不具有与上述配线连接成电流的流动方向与上述保护用二极管的电流的流动方向相反的其它的二极管。
在某优选的实施方式中，上述保护用二极管具备：至少1个半导体层，其形成在上述基板上，具有第1区域、第2区域、位于上述第1区域和上述第2区域之间的沟道区域；栅极电极，其与上述沟道区域重叠地配置；栅极绝缘层，其形成在上述栅极电极和上述半导体层之间；第1电极，其设置在上述第1区域上，与上述第1区域和上述栅极电极电连接；以及第2电极，其设置在上述第2区域上，与上述第2区域电连接。
可以是，上述薄膜二极管的半导体层和上述保护用二极管的半导体层由同一半导体膜形成。
可以是，还包括多个薄膜晶体管，上述多个薄膜晶体管的导电型与上述薄膜二极管的导电型是相同的，上述多个薄膜晶体管的半导体层与上述薄膜二极管的半导体层由同一半导体膜形成。
在某优选的实施方式中，可以是，在与上述薄膜晶体管的栅极电极连接的配线上未设置保护电路。
在某优选的实施方式中，可以是，上述电路包括从外部向上述电路输入信号的输入部或从上述电路向外部输出信号的输出部，上述薄膜二极管和上述保护用二极管之间的配线长度比上述输入部或上述输出部和上述保护用二极管之间的配线长度短。
优选上述薄膜二极管和上述保护用二极管之间的配线长度是1mm以下。
在某优选的实施方式中，(a)上述薄膜二极管的导电型是N型，上述保护用二极管的阳极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，当上述保护用二极管的上述阳极侧的电极是高电平状态时，阴极侧的电极也成为高电平状态。
在某优选的实施方式中，(a)上述薄膜二极管的导电型是N型，上述保护用二极管的阳极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，上述保护用二极管的阴极侧的电极与VDD电源的配线连接。
在某优选的实施方式中，(b)上述薄膜二极管的导电型是P型，上述保护用二极管的阴极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，当上述保护用二极管的上述阴极侧的电极是低电平状态时，阳极侧的电极也成为低电平状态。
在某优选的实施方式中，(b)上述薄膜二极管的导电型是P型，上述保护用二极管的阴极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，上述保护用二极管的阳极侧的电极与VSS电源的配线连接。
上述电路可以包括移位寄存器。
发明效果
根据本发明，在形成在绝缘基板上的电路中，可以不会大幅度地扩大电路规模地抑制电路内所包括的3端子型二极管的静电破坏，因此，可以有效地防止由ESD导致的电路的误动作。
当在具备驱动电路的有源矩阵基板中使用本发明时，是特别有效的。
附图说明
图1是用于说明静电对电路内二极管(N沟道型)带来的影响的图。
图2是用于说明静电对电路内晶体管(N沟道型)带来的影响的图。
图3的(a)～(c)是用于说明本发明的实施方式的电路的图，(a)和(c)各自示出N沟道型电路内二极管和用于保护电路内二极管的保护电路，(b)是用于说明该电路的配线3和配线9的信号的波形的关系的一个例子的图。
图4的(a)～(c)是用于说明本发明的实施方式的电路的图，(a)和(c)各自示出P沟道型电路内二极管和用于保护电路内二极管的保护电路，(b)是用于说明该电路的配线3和配线8的信号的波形的关系的一个例子的图。
图5是示例实施例1的电路的一部分的图。
图6是示例实施例2的电路的一部分的图。
图7是示例实施例3的电路的一部分的图。
图8是示例实施例4的电路的一部分的图。
图9是示例实施例5的电路的一部分的图。
图10是示例实施例6的电路并且是电路内二极管的栅极电极与多个配线连接的情况下的电路的一部分的图。
图11是示例实施例7的电路并且是电路内二极管的栅极电极与多个配线连接的情况下的电路的一部分的图。
图12是示例实施例8的电路并且是电路内二极管的栅极电极与多个配线连接的情况下的电路的一部分的图。
图13是示例实施例9的电路并且是电路内二极管的栅极电极与多个配线连接的情况下的电路的一部分的图。
图14是示例实施例10的电路并且是电路内二极管的栅极电极与多个配线连接的情况下的电路的一部分的图。
图15是示例实施例11的电路并且是电路内二极管的栅极电极与多个配线连接的情况下的电路的一部分的图。
图16是示例实施例12的电路并且是电路内二极管的栅极电极与多个配线连接的情况下的电路的一部分的图。
图17是示例实施例13的电路并且是电路内二极管的第1电极(源极电极)与多个配线连接的情况下的电路的一部分的图。
图18是示例实施例14的电路并且是电路内二极管的第1电极(源极电极)与多个配线连接的情况下的电路的一部分的图。
图19是示例实施例15的电路并且是电路内二极管的导电型是P型的情况下的电路的一部分的图。
图20是示出本发明的第1实施方式的电路内二极管的示意性截面图。
图21的(a)是液晶显示面板的有源矩阵基板的示意性平面图，(b)是示出一个像素的示意性结构的平面图。
图22是本发明的第2实施方式的移位寄存器的构成图。
图23是本发明的第2实施方式的其它的移位寄存器的构成图。
图24是比较例的移位寄存器的构成图。
图25的(a)和(b)是示出比较例的移位寄存器的二极管MM和晶体管MN的电压电流特性的图。
图26是本发明的第2实施方式的另外其它的移位寄存器的构成图。
图27是本发明的第3实施方式的电路的构成图。
图28是本发明的第3实施方式的其它的电路的构成图。
图29是本发明的第3实施方式的另外其它的电路的构成图。
图30是本发明的第3实施方式的另外其它的电路的构成图。
图31是本发明的第3实施方式的另外其它的电路的构成图。
图32是本发明的第3实施方式的另外其它的电路的构成图。
图33的(a)和(b)是示出具有ESD保护电路的现有的电路的图，(b)是示出(a)所示电路的一部分的图。
图34是用于说明本发明的保护电路的图。
图35是示出设置在IC内部电路中的现有的ESD保护电路的一个例子的图。
图36是示出具有ESD保护电路的现有的有源矩阵基板的图。
图37是示出具有ESD保护电路的现有的电路的图。
具体实施方式
在绝缘基板上使用半导体膜形成包括薄膜晶体管和薄膜二极管的电路的情况下，为了用共用的工序来形成薄膜晶体管和薄膜二极管，作为薄膜二极管，有时形成上述3端子型的薄膜二极管。但是，本发明的发明者研究的结果是：电路内的3端子型薄膜二极管比3端子型薄膜晶体管易于受到静电的影响。下面，说明其理由。
此外，在本说明书中，将成为电路的主要构成要素的、该电路为了发挥规定的功能所必需的二极管称为“电路内二极管”，将在保护电路中包括的二极管称为“保护用二极管”来区别两者。
图1和图2是分别用于说明静电对电路内二极管和电路内晶体管带来的影响的图。在此，将N沟道型二极管和晶体管作为例子进行说明。
图1示出的电路内二极管1具有栅极电极G、源极电极S以及漏极电极D的3个端子。栅极电极G与配线3连接，漏极电极D与其它的配线(例如，VDD配线)5连接。源极电极S与栅极电极G短路。在该电路内二极管1中，当从配线3向栅极电极G输入例如正的静电时，也同时向与栅极电极G连接的源极电极S施加正电压。因此，源极电极S的电位比漏极电极D的电位高，因此，二极管1成为导通状态，大电流在源极电极S和漏极电极D之间流动。其结果是：二极管1的沟道层有可能劣化。
相比之下，在图2示出的电路内晶体管10中，源极电极S不与栅极电极G短路，而是连接于与配线3、5不同的配线7。这样，电极G、D、S分别与不同的配线连接，因此，即使对栅极电极G例如输入正的静电，源极电极S的电位和漏极电极D的电位仍然被保持为大致相等，因此，晶体管10不会成为导通状态的可能性较高。因此，电路内晶体管10难以受到静电的影响，静电使电路内晶体管10的沟道层劣化的可能性较低。
本发明的发明者根据上面的知识，想到对即使在电路内元件中也特别易于受到静电的影响的3端子型二极管设置保护电路，由此可以有效地防止静电造成的电路内元件的特性劣化、电路的误动作，完成了本发明。
图3的(a)和图4的(a)是分别用于说明本发明的实施方式的电路的构成的图。图3的(a)示例要保护的电路内二极管的导电型为N型的情况下(N沟道型)的电路，图4的(a)示例要保护的电路内二极管的导电型为P型的情况下(P沟道型)的电路。
图3的(a)示出的电路具备：N沟道型电路内二极管1；和保护电路，其包括用于保护电路内二极管1的保护用二极管20。电路内二极管1是3端子型二极管，其具有栅极电极G1、第1电极(源极电极)S1、第2电极(漏极电极)D1，该第1电极S1与栅极电极G1短路。
此外，根据本说明书，在3端子型二极管中，将与栅极电极短路的电极称为“第1电极”，将另一方称为“第2电极”。因此，当电流从源极向漏极流动时，在N沟道型二极管中，源极电极成为第1电极，在P沟道型二极管中，漏极电极成为第1电极。
保护用二极管20的阳极侧的电极与配线3连接，所述配线3与电路内二极管1的栅极电极G1电连接，阴极侧的电极与配线(在此是VDD配线)9连接。此外，配线9不限于VDD配线，可以是具有比VDD配线的电位高的电位的配线。另外，优选配线9不与晶体管连接，可以是悬浮式的线。另外，如图3的(b)所示，配线9的信号可以是与配线3的高电平波形同步地成为高电平波形的时钟信号等。即，配线9的信号电位是配线3的信号电位以上即可。由此，电流不会从配线3向配线9流动，不会产生波形圆钝、消耗电流的增加。
在图示的例子中，保护用二极管20是具有栅极电极、第1电极以及第2电极的3端子型二极管。保护用二极管20的导电型是与电路内二极管1相同的N型。保护用二极管20的栅极电极和第1电极与配线3连接，第2电极与VDD配线9连接。
在图3的(a)示出的电路中，当对配线3输入正的静电时，电流通过保护用二极管20从配线3向VDD配线9流动，因此，向要保护的电路内二极管1的栅极电极G1流动的电流量大幅度地减少。其结果是：在电路内二极管1的第1电极S1和第2电极D1之间流动的电流量也会减少，因此，可以抑制由静电导致的电路内二极管1的劣化，可以防止电路的误动作。
另一方面，在配线3中，未设置配置为电流的流动方向与保护用二极管20的电流的流动方向相反的其它的保护用二极管。因此，当对配线3输入负的静电时，负的静电进入电路内二极管1，电路内二极管1的第1电极S1的电位与第2电极D1的电位相比变低。但是，即使第1电极S1的电位与第2电极D1的电位相比变低，在该电极之间电流也不会流动，因此，电路内二极管1因为负的静电而劣化的可能性非常低。因此，即使不设置电流的流动方向与保护用二极管20的电流的流动方向不同的其它的保护用二极管，也可以适当地保护电路内二极管1不受ESD造成的劣化的影响。
在图3的(a)中，保护用二极管20是N沟道型，但是，取而代之，也可以如图3的(c)所示，使用P沟道型保护用二极管22。
图4的(a)示出的电路具备：P沟道型电路内二极管2；和保护电路，其包括用于保护电路内二极管2的保护用二极管22。电路内二极管2是具有栅极电极G2、第1电极(漏极电极)D2、第2电极(源极电极)S2的3端子型二极管，其第1电极D2与栅极电极G2短路。
保护用二极管22的阴极侧的电极与配线3连接，所述配线3与电路内二极管2的栅极电极G2电连接，阳极侧的电极与配线(在此是VSS配线)8连接。此外，配线8不限于VSS配线，可以是具有比VSS配线的电位低的电位的配线。另外，优选配线8不与晶体管连接，可以是悬浮式的线。另外，如图4的(b)所示，配线8的信号可以是与配线3的低电平波形同步地成为低电平波形的时钟信号等。即，配线8的信号电位是配线3的信号电位以下即可。由此，电流不会从配线3向配线8流动，不会产生波形圆钝、消耗电流的增加。
在图4的(a)示出的电路中，当对配线3上输入负的静电时，电流通过保护用二极管22从VSS配线8向配线3流动。因此，可以抑制向电路内二极管2的栅极电极G2流入负的静电、大电流从第2电极S2向第1电极D2流动。
在该例中，也是在配线3中未设置配置为电流的流动方向与保护用二极管22的电流的流动方向相反的其它的保护用二极管。但是，即使负的静电从配线3进入电路内二极管2的栅极电极G2，在电路内二极管2的第2电极S2和第1电极D2之间，电流也不会流动，因此，即使不设置这种其它的保护用二极管，也可以适当地保护电路内二极管2不受ESD造成的劣化的影响。
在图4的(a)中，保护用二极管20是P沟道型，但是，取而代之，也可以如图4的(c)所示，使用N沟道型的保护用二极管20。
这样，在要保护的电路内二极管1的导电型是N型的情况下(图3)，保护用二极管20、22以具有抑制向电路内二极管1的栅极电极G1和第1电极S1充正电荷的偏压方向的方式配置即可。即，配置为在与电路内二极管1的栅极电极G1或第1电极S1连接的配线3上充有正的电荷时，不会通过保护用二极管20从配线3向其它的配线9放出正的电荷即可。另外，在要保护的电路内二极管2的导电型是P型的情况下(图4)，保护用二极管20、22以具有抑制向电路内二极管2的栅极电极G2和第1电极D2充负电荷的偏压方向的方式配置即可。即，配置为在与电路内二极管2的栅极电极G2或第1电极D2连接的配线3上充有负的电荷时，不会通过保护用二极管22从配线3向其它的配线8放出正的电荷即可。
根据本实施方式，对电路内元件中的较大地受到静电的影响的3端子型二极管1、2形成保护电路，因此，可以不会超过所需地增大电路规模，可以有效地进行ESD对策。
另外，本实施方式的保护电路不包括配置为电流的流动方向与保护用二极管20、22的电流的流动方向相反的其它的保护用二极管。由此，例如与现有的保护电路(图35～图37)相比，可以将保护用二极管的数量减少到1/2，因此，可以适当地保护电路内二极管1、2不受ESD的影响并可以更有效地缩小电路规模。
本实施方式的保护用二极管20、22配置为在对电路内二极管1、2施加了规定值以上的电压的情况下，在电路内二极管1、2成为导通状态前，保护用二极管20、22成为导通状态并放电即可，其形成位置没有特别限定。另外，本实施方式的电路内二极管1、2的栅极电极G1、G2和第1电极S1、D2可以不通过配线3与输入输出部直接连接。例如可以在输入输出部和电路内二极管1、2之间设置晶体管等其它的电路内元件。
优选保护用二极管20、22设置在配线3上尽可能离电路内二极管1、2近的位置。现有的保护电路设置在电路的输入输出部，因此，从保护电路到电路内要保护的元件为止的配线长，该配线成为天线而诱发静电，其结果是：有可能静电会进入想保护的元件。相比之下，当在要保护的元件(电路内二极管1、2)的附近设置保护电路时，可以不仅当静电从电路的输入输出部进入电路内时，而且例如当在制造工序中在电路内部产生静电，静电从配线3被输入时，也可以防止静电造成的电路内二极管1、2的特性劣化。
本实施方式的保护用二极管20、22是配置为具有上述规定的偏压方向的二极管即可，不限于3端子型薄膜二极管。但是，如果保护用二极管20、22是3端子型薄膜二极管，则可以使用与电路内二极管1、2相同的半导体膜来形成，因此，从制造工序的观点来看是有利的。在这种情况下，优选电路内二极管1、2的导电型与保护用二极管20、22的导电型是相等的。
优选本实施方式的电路除了包括电路内二极管1、2以外，包括薄膜晶体管。由此，可以使用相同的半导体膜来制作薄膜晶体管、保护用二极管以及电路内二极管，因此是优选的。此时，如果该元件全部是3端子型，则可以使用共用的制造工序来制作，因此是更优选的。可以不在电路内薄膜晶体管(电路内晶体管)中形成保护电路。因为3端子型薄膜晶体管与薄膜二极管相比，难以因为ESD而发生劣化。另外，不形成对薄膜晶体管进行保护的保护电路，由此可以更有效地缩小电路规模。
(第1实施方式)
说明本发明的半导体装置的第1实施方式。本实施方式的半导体装置具备电路，所述电路包括：3端子型薄膜二极管(电路内二极管)；和ESD保护电路，其用于保护该薄膜二极管。此外，本实施方式的半导体装置具备上述那样的电路即可，广泛地包括移位寄存器等电路、包括该电路的有源矩阵基板、显示装置等。
下面，边参照附图边说明本实施方式的电路的实施例。
图5～图18是分别示出实施例1～14的电路的一部分的构成图。在该实施例中，电路内二极管1和保护用二极管20均是N沟道型的3端子型薄膜二极管。此外，为了简便，对该图中相同的构成要素附上同一参照附图标记并省略说明。
<实施例1～3>
图5示出的实施例1的电路具有电路内二极管1和包括保护用二极管20的保护电路。保护用二极管20的第1电极和栅极电极与配线3连接，所述配线3与电路内二极管1的栅极电极连接，保护用二极管20的第2电极与VDD配线连接。另外，将保护用二极管20的第1电极和栅极电极的相对于配线3的连接部设为3a、3b时，在连接部3a和连接部3b之间，电路内二极管1的第1电极与配线3连接。将电路内二极管1的第1电极的相对于配线3的连接部设为3c。
在实施例1中，当对配线3输入正电荷时，如图示那样，电流通过保护用二极管20从配线3向VDD配线流动。因此，可以大幅度地减少向电路内二极管1流入的电流的量。
此外，从配线3进入的正电荷进入电路内二极管1的栅极电极前，到达保护用二极管20的第1电极即可，不论配线3与保护用二极管20的第1电极、保护用二极管20的栅极电极以及电路内二极管1的第1电极的连接部3a、3b、3c的顺序如何。
在图6和图7中示出连接部3a、3b、3c的顺序不同的电路的例子。例如如图6示出的实施例2那样，在配线3与电路内二极管1的第1电极的连接部3c和电路内二极管1的栅极电极之间，保护用二极管20的栅极电极和第1电极可以与配线3连接(3a、3b)。另外，如图7示出的实施例3那样，可以在比配线3与保护用二极管20的连接部3a、3b靠近电路内二极管1的栅极电极侧，配置电路内二极管1的第1电极与配线3的连接部3c。
<实施例4、5>
在图8示出的实施例4中，电路内二极管1的第1电极与配线3通过配线4连接，对该配线4，连接有保护用二极管20的第1电极和栅极电极。这样，保护用二极管20的第1电极和栅极电极可以代替配线3而与配线4连接，所述配线4用于连接电路内二极管1的第1电极和配线3。在实施例4的电路中，当对配线3输入正电荷时，电流也从配线4通过保护用二极管20向VDD配线流动，因此，可以大幅度地减少向电路内二极管1流入的电流的量。
另外，在图9示出的实施例5中，保护用二极管20的栅极电极与配线4连接，保护用二极管20的第1电极与配线3连接。在这种情况下，如箭头所示，可以使进入配线3的正电荷从配线3向VDD配线流动。
从实施例4和5可知，如果保护用二极管20的第1电极和栅极电极与配线3或配线4的任一个连接，则与电路内二极管1的栅极电极电连接，因此，可以得到与实施例1～3相同的效果。
<实施例6～12>
图10所示实施例6的电路包括：电路内二极管1-g；和保护电路，其用于保护电路内二极管1-g。电路内二极管1-g的栅极电极与2个配线3、3′连接。这样，将具有与2个以上的配线连接的栅极电极的结构称为“栅极电极分支结构”。保护电路具有至少2个保护用二极管，所述至少2个保护用二极管包括：保护用二极管20a，其用于保护电路内二极管1-g不受从配线3′进入的静电的影响；和保护用二极管20b，其用于保护电路内二极管1-g不受从配线3进入的静电的影响。
在实施例6中，当对配线3′输入正电荷时，电流从配线3′经过配线3，通过保护用二极管20a向VDD配线流动。另一方面，当对配线3输入正电荷时，如边参照图5～图9边在前面所述的那样，电流通过保护用二极管20b向VDD配线流动。因此，无论静电从与电路内二极管1-g的栅极电极连接的哪一个配线3、3′进入，均可以保护电路内二极管1-g。
实施例7～11(图11～图15)是包括电路内二极管1-g的其它的电路，所述电路内二极管1-g具有栅极电极分支结构。在实施例7～11中，保护用二极管20a、20b的第1电极和栅极电极与配线3、配线3′、配线4(用于连接电路内二极管1的第1电极和配线3的配线)的任一个连接。在该实施例中，也可以得到与实施例6相同的效果。
此外，电路内二极管1-g的栅极电极可以与3个以上的配线连接。在这种情况下，优选为了更可靠地保护电路内二极管1-g，设置与所连接的配线的数量相同的数量的保护用二极管。
但是，如实施例12所示，有时还可以通过1个保护用二极管20来可靠地保护具有栅极电极分支结构的电路内二极管1-g。
在图16示出的实施例12的电路中，从配线3与配线4的连接部(称为“分支点”)到保护用二极管20为止的配线长度L33比从分支点到电路内二极管1-g的第1电极为止的配线长度L35短。在这种情况下，从分支点到保护用二极管20为止的电阻变得比从分支点到电路内二极管1-g的第1电极为止的电阻小，因此，即使从配线3′输入正的静电，也会在电流31到达电路内二极管1的第1电极前，通过保护用二极管20来放电。因此，可以不追加保护用二极管地防止电路内二极管1的静电所造成的破坏。
<实施例13、14>
图17所示实施例13的电路包括：电路内二极管1-s；和保护电路，其用于保护电路内二极管1-s。电路内二极管1-s的第1电极与2个配线4、4′连接。配线4与配线3连接，所述配线3与电路内二极管1-s的栅极电极连接。这样，将具有与2个以上的配线连接的第1电极的结构称为“第1电极分支结构”。保护电路具有至少2个保护用二极管，所述至少2个保护用二极管包括：保护用二极管20a，其用于保护电路内二极管1-s不受从配线4′进入的静电的影响；和保护用二极管20b，其用于保护电路内二极管1-s不受从配线3进入的静电的影响。在此，保护用二极管20a的第1电极和栅极电极与配线4′连接。另外，保护用二极管20b的第1电极和栅极电极与配线3或配线4连接。
在实施例13中，当对配线4′输入正电荷时，电流通过保护用二极管20a从配线4′向VDD配线流动。另一方面，当从配线3输入正电荷时，电流通过保护用二极管20b从配线4向VDD配线流动。因此，无论静电从与电路内二极管1-s的第1电极连接的哪一个配线3、4、4′进入，均可以保护电路内二极管1-s。
图18所示实施例14是包括电路内二极管1-s的其它的电路，所述电路内二极管1-s具有第1电极分支结构。实施例14在保护用二极管20a的第1电极与配线4′连接、栅极电极与配线4连接这一点上与实施例13不同。即使在这种情况下，也可以通过保护用二极管20a放出从配线4′输入的正电荷，因此，可以得到与实施例13相同的效果。
<实施例15>
实施例15的电路除了将电路内二极管和保护用二极管变为P沟道型以外，具有与图5示出的实施例1的电路相同的构成。
图19所示实施例15的电路具备：P沟道型电路内二极管2；和保护电路，其包括用于保护电路内二极管2的保护用二极管22。在此，保护用二极管22也是P沟道型的3端子型二极管。保护用二极管22的第1电极和栅极电极与配线3连接。当将保护用二极管22的第1电极和栅极电极的相对于配线3的连接部设为3a、3b时，在连接部3a和连接部3b之间，电路内二极管2的第1电极与配线3在连接部3c连接。保护用二极管22的第2电极与VSS配线连接。
在实施例15中，当对配线3输入负的静电时，如图示那样，电流通过保护用二极管22从VSS配线向配线3流动。因此，可以大幅度地减少在电路内二极管2的第1和第2电极之间流动的电流的量。
此外，虽未图示，但是在图6～图18示出的实施例2～14中，也可以将电路内二极管和保护用二极管的导电型变为P型。
<3端子型二极管的构成>
在此，将N沟道型二极管举为例子来说明用作电路内二极管或保护用二极管的3端子型二极管的构成。
图20是示例3端子型二极管的示意性截面图。二极管(N沟道型二极管)500具有：栅极电极530；半导体层534，其隔着栅极绝缘膜532在栅极电极530上形成；以及第1电极(源极电极)536和第2电极(漏极电极)538，其分别与半导体层534的两端电连接。在半导体层534和第1、第2电极536、538之间分别形成有接触层540。第1电极536与栅极电极530在接触孔542内连接。半导体层534中的被2个电极536、538夹着的部分(沟道部)544与栅极电极530重叠。在二极管500中，电流从第1电极536通过半导体层534的沟道部544向第2电极538流动。
半导体层534没有特别限定，但是也可以是非晶硅层、多晶硅层、微晶硅层、金属氧化物半导体层(例如，IGZO(Indium GalliumZinc Oxide：铟镓锌氧化物)层)等。微晶硅层是具有例如多个柱状的微晶粒子和包括非晶相的结晶晶界的层。非晶相在微晶硅层所占的体积率例如是5～40％。另外，由拉曼散射光谱分析的非晶相的峰值高度是微晶部分的峰值高度的1/3～1/10倍。另外，金属氧化物半导体层可以是包括例如Zn-O类半导体(ZnO)、In-Ga-Zn-O类半导体(IGZO)、In-Zn-O类半导体(IZO)、或Zn-Ti-O类半导体(ZTO)等的层。
在将二极管500用作图5示出的保护用二极管20的情况下，将二极管500的第1电极(阳极侧)536与配线3连接，将第2电极(阴极侧)538与VDD配线连接即可。
此外，本实施方式的电路所包括的保护用二极管是配置为具有规定的偏压方向的二极管即可，不限于3端子型二极管。另外，在上述实施例1～15中，保护用二极管20、22的导电型与电路内二极管1、2的导电型相同，但是它们的导电型也可以不同。
本实施方式在作为电路内元件而包括薄膜晶体管和薄膜二极管的电路中适当地使用。本实施方式的3端子型电路内二极管1、2利用与薄膜晶体管共用的工序来制作，因此，可以简化制作工序。特别是在即使作为保护用二极管20也形成3端子型二极管的情况下，可以进一步简化制造工序。
更优选本实施方式在单沟道构成的电路中使用。单沟道构成的电路是指在电路中包括的多个薄膜晶体管和薄膜二极管均是具有同一导电型的、即均是N型或均是P型的电路。
(第2实施方式)
下面，边参照附图边说明本发明的半导体装置的第2实施方式。本实施方式的半导体装置是移位寄存器。本实施方式的移位寄存器例如设置于显示装置的有源矩阵基板。
首先，说明有源矩阵基板的结构。图21的(a)是液晶显示面板的有源矩阵基板601的示意性平面图，图21的(b)示出1个像素的示意性结构。
在有源矩阵基板601中，栅极驱动器610和源极驱动器620一体地形成。在液晶显示面板600的显示区域中形成多个像素，用参照附图标记632示出与像素对应的有源矩阵基板601的区域。此外，源极驱动器620不是必须与有源矩阵基板601一体地形成。可以用公知的方法安装另外制作的源极驱动器IC等。
如图21的(b)所示，有源矩阵基板601具有与液晶显示面板600的1个像素对应的像素电极601P。像素电极601P通过像素用TFT601T与源极总线601S连接。TFT601T的栅极电极与栅极总线601G连接。另外，像素可以具有像素辅助电容(未图示)。
在栅极总线601G中连接有栅极驱动器610的输出，按照线的顺序扫描。在源极总线601S中连接有源极驱动器620的输出，提供显示信号电压(灰度级电压)。
虽未图示，但是栅极驱动器610包括移位寄存器。移位寄存器被构成有源矩阵基板601的玻璃基板等绝缘性基板支撑。本实施方式的移位寄存器包括TFT和TFD。该TFT和TFD是利用与形成在有源矩阵基板601的显示区域的像素用TFT601T相同的工序而形成的3端子型。
图22是示例本实施方式的移位寄存器的构成图。移位寄存器50具有多个级(stage)。在此，仅示意地示出第1级、n-1级以及n级这3个。该多个级实质上具有同一结构，被串联连接。来自移位寄存器50的各级的输出Gout向液晶显示面板的各栅极总线施加。
移位寄存器50的第1级通过S信号输入线52与外部连接焊盘51连接。由此，从外部连接焊盘51向第1级输入S信号。在第2级以后的级(例如第n级)中，前级的输出信号Gout(Gout(n-1))作为S信号(Gout(n-1)S)输入。
如图22所示，移位寄存器50的各级具有：3端子型二极管MM，其与S信号输入线52连接；第1晶体管MG，其输出输出信号Gout；以及多个第2晶体管(MN、MK、MH)，其各自的源极区域或漏极区域与第1晶体管MG的栅极电极电连接。第1晶体管MG是所谓的上拉晶体管，将与第1晶体管MG的栅极电极连接的配线称为netA。二极管MM的栅极电极和第1电极与S信号输入线52连接，第2电极与netA连接。在本实施方式中，该二极管和晶体管的导电型均是N型。
在S信号输入线52中，设有用于保护二极管MM的保护电路53。保护电路53配置在二极管MM的附近。保护电路53具有保护用二极管，所述保护用二极管的阳极侧的电极与S信号输入线52连接，阴极侧的电极与VDD配线连接。本实施方式的保护用二极管的构成是具有边参照图20边在前面所述的构成的N沟道型二极管。另外，如边参照图5～图9边在前面所述的那样，配置为电流从S信号输入线52向VDD配线流动。
仅在像素写入时间内从各级对栅极总线输出输出信号Gout。采用如下构成：当关注1个级时，在1帧期间(全部栅极总线被顺序选择，到该栅极总线被再次选择为止的期间)中的大部分时间内Gout的电位被固定为VSS。
S信号(来自外部连接焊盘51的信号S或来自前级的信号Gout(n-1)S)从S信号输入线52通过二极管MM向netA发送，对netA进行预充电。此时，源极或漏极与netA连接的晶体管MN、MK以及MH是截止的。
下面，当时钟信号CK是高电平时，将netA上拉。此时，输出信号Gout(n)向栅极总线输出，与该栅极总线连接的像素用TFT成为导通状态，从源极总线向像素电极提供显示信号电压。即，由像素电极和相对电极(未图示)以及它们之间的液晶层(未图示)构成的液晶电容被充电。
之后，通过重置信号R(下级的输出信号Gout(n+1))，将netA和Gout的电位下拉到VSS。
在此，电容CAP1保持netA的电位，辅助输出。晶体管MJ与重置信号R相应地，将输出信号Gout的电位变为低电平。晶体管ML与时钟信号CKB相应地将输出信号Gout的电位变为低电平。1帧(垂直扫描期间)1次地在垂直回扫期间(从移位寄存器的最终级的输出到最初级的输出为止的期间)内，向移位寄存器的全部级提供清除信号CLR，使全部级的netA变为低电平。此外，清除信号CLR还兼有移位寄存器的最终级的重置信号的作用。
本实施方式的移位寄存器还可以在输入部和各级的输出部具备保护电路。
图23是示出本实施方式的移位寄存器的其它的构成的图。为了简便，对与图22相同的构成要素附上相同的参照附图标记，省略说明。
移位寄存器60除了具有保护电路53以外，还具有设置在外部连接焊盘51的附近的保护电路61和设置在各级的栅极总线的保护电路63。其它的构成与图22示出的移位寄存器50是相同的。
保护电路61、63均包括偏压方向不同的2个保护用二极管D1、D2。因此，当从外部连接焊盘51向S信号输入线52输入正的电荷时，电流向保护电路61的二极管D1流动，使正的电荷向VDD配线放出。另一方面，当从外部连接焊盘51输入负的电荷时，电流向保护电路61的二极管D2流动，使负的电荷向VSS配线放出。同样地，当从像素区域侧向栅极总线输入正的电荷时，电流向保护电路63的二极管D1流动，当输入负的电荷时，电流向保护电路63的二极管D2流动，因此，可以使这些电荷向VDD配线或VSS配线放出。
图22和图23示出的移位寄存器50、60具备用于保护二极管MM不受ESD影响的保护电路53，因此，具有下面的优点。
为了比较，在图24中示出仅在输入输出部设置了保护电路61、63的移位寄存器70。移位寄存器70除了不具有用于保护二极管MM的保护电路53这一点以外，具有与图23示出的移位寄存器60相同的构成。
在移位寄存器70中，保护电路61可以保护移位寄存器70的第1级所包括的电路内元件不受从外部连接焊盘51向S信号输入线52输入的静电的影响。同样地，例如设置在第n-1级的栅极总线的保护电路63可以保护移位寄存器70的后级(第n级)所包括的电路内元件不受从外部(像素区域侧)向其栅极总线输入的静电的影响。但是，从保护电路61、63到要保护的电路内元件(例如二极管MM、晶体管MN)为止的配线长，因此，该配线成为天线而诱发静电的结果(箭头71、72)是：有可能大电流向要保护的电路内元件流动。此外，在产品完成后，来自外部输入输出端子的静电成为问题，而在制造工序中，当蚀刻等配线形成时等，如上所述，有可能在电路内的配线中产生静电。
特别是如边参照图1和图2边说明的那样，可以考虑即使在电路内元件中，3端子型二极管MM易于产生特性劣化、破坏。本发明的发明者对移位寄存器70的二极管MM和晶体管MN的特性的变化进行了调查，因此，在下面进行说明。
图25的(a)和(b)是示出图24所示移位寄存器70的第69～78级(LINE69～LINE78)的二极管MM和晶体管MH的电压(Vg)-电流(Id)特性的图。此外，为了将两者以TFT特性进行比较，对二极管在以可以进行3端子测定的方式将各个电极分离后，进行测定。将漏极电压Vd设为10V。
从图25的(a)可知，可以确认在测定的二极管MM中的3个二极管MM中，特性大幅度地劣化。此外，未发现特性劣化的二极管MM的阈值Vth的平均值是3.55V，阈值的变动幅度Vth(3σ)是0.32V。3个二极管MM的劣化可以考虑是因为在连接保护电路61、63和要保护的二极管MM的配线中产生静电，大电流向二极管MM流动。从该结果来看，可知通过保护电路61、63可靠地保护二极管MM是困难的。
相比之下，如图25的(b)所示，在测定的晶体管MN中未发现任何特性的劣化。晶体管MN的阈值Vth的平均值是3.78V，阈值的变动幅度Vth(3σ)是0.38V。从该结果可以确认：即使在静电从外部进入了用于输入CLR信号的线的情况下，晶体管MN也难以被破坏。
另一方面，根据本实施方式的移位寄存器50、60，用于保护二极管MM的保护电路53设置在比输入输出部的保护电路61、63离二极管MM近的位置。优选像这样保护电路53的保护用二极管和二极管MM之间的配线长度比外部连接焊盘51等的输入输出部和保护电路53的保护用二极管之间的配线长度(例如10mm)充分地小(例如1mm以下)。由此，静电进入保护电路53和二极管MM之间的配线的可能性极小，不仅在产品完成后，在制造工序中也可以更可靠地保护二极管MM不受静电的影响。此外，在图示的例子中，来自保护用二极管的第1电极和栅极电极的配线以夹着二极管MM的第1电极与S信号输入线52的连接部的方式与S信号输入线52连接，保护电路53和二极管MM之间的配线长度大致是零。
这样，优选本实施方式的保护电路53无需如现有那样配置在电路的输入输出部，而是形成在离要保护的二极管更近的位置。因此，可以不与来自输入输出部的配线直接连接，也可以在输入输出部和保护电路53之间设置其它的电路内元件。
本实施方式的移位寄存器的构成不限于图22、图23示出的构成。本实施方式可以在将薄膜二极管作为电路内元件而包括的各种移位寄存器中使用。
图26是用于说明本实施方式的其它的移位寄存器80的图。移位寄存器80包括多个级，各级具有图26所示的构成。
移位寄存器80的各级具有配置在S信号输入线84和配线NetA之间的二极管81；和用于保护二极管81的保护电路83。二极管81的栅极电极和第1电极与S信号输入线84连接，第2电极与配线NetA连接。保护电路83包括保护用二极管，所述保护用二极管的阳极侧的电极与S信号输入线84连接，阴极侧的电极与VDD配线连接。另外，第1晶体管M5和与CK信号输入线连接的晶体管M2分别与VDD配线连接。
根据该构成，除了边参照图22、图23边如在前面所述的效果以外，还具有如下的优点。
在图22和图23示出的构成中，为了设置保护电路53，需要布设不与移位寄存器的电路内元件连接的VDD配线，电路规模有可能变大。相比之下，根据图26的构成，在移位寄存器的各级内，至少1个电路内元件与VDD配线连接，因此，无需以设置保护电路83为目的来布设VDD配线，可以更有效地抑制电路规模的增大。
上述移位寄存器50、60、80的第2晶体管均具有单沟道结构，但是也可以取而代之地具有多沟道结构(例如，双重沟道结构)。特别是优选在使用微晶硅膜形成第2晶体管的情况下，该晶体管具有多沟道结构。下面说明其理由。
当将netA上拉时，在源极或漏极与netA连接的第2晶体管(处于截止状态)的源极、漏极之间施加大的电压(Vds)。此时被上拉的netA的电压在因为本来的时钟信号CK(低电平)而下降之前，因为源极或漏极与netA连接的第2晶体管的漏电电流而降低。netA的电压降低，由此输出信号Gout不会成为高电平，或输出信号Gout的波形变得圆钝，无法向像素电极提供充分的电压，显示质量降低。
当使用单沟道结构的微晶硅TFT来构成移位寄存器时，该TFT的漏电电流比较大，因此，因为漏电电流，发生上述不良的可能性变高。相比之下，多沟道结构的微晶硅TFT的子阈值区域的漏电电流比具有单沟道结构的微晶硅TFT小，因此，可以抑制netA和输出信号Gout的波形圆钝。此外，如果在多个第2晶体管内的至少1个的TFT中导入双重沟道结构，则对于该晶体管，可以减少漏电电流。
(第3实施方式)
下面，边参照附图边说明本发明的半导体装置的第3实施方式。在此，边参照图27～图32边说明将本发明的保护电路在移位寄存器以外的电路中使用的例子。本实施方式的保护电路的构成和配置(偏压方向)与在第1和第2实施方式中所述的构成和配置是相同的。此外，在一部分图中，仅示出形成保护电路的位置，省略保护电路的构成。
图27是示例栅极导通电压发生电路90的图。在该例中，在现有的栅极导通电压发生电路(例如在特开平8-262407号公报中公开。)中设有用于保护电路内二极管91的保护电路93。
图28是示例栅极截止电压发生电路100的图。在该例中，在现有的栅极截止电压发生电路(例如在特开平8-262407号公报中公开。)中设有用于保护电路内二极管101的保护电路103。
图29是示例画面取消电路110的图。在该例中，在现有的画面取消电路(例如在特开平9-127486号公报中公开。)中设有用于保护电路内二极管111的保护电路113。
图30是示例截止电压发生电路120的图。在该例中，在现有的截止电压发生电路(例如在特开平9-222591号公报中公开。)中设有用于保护电路内二极管121的保护电路123A、123B。在此，在电路内二极管121的输入侧和输出侧，分别配置有保护电路123A、123B，但是保护电路可以仅设置在电路内二极管121的输入侧和输出侧的任一方。
图31是示例输入信号校正电路130的图。在该例中，在现有的输入信号校正电路(例如在特开2007-822391号公报中公开。)中设有用于保护电路内二极管131的保护电路133。
图32是示例移位寄存器电路140的图。在该例中，在现有的移位寄存器电路(例如在特开2008-22539号公报中公开。)中设有用于保护电路内二极管141的保护电路143。
这样，本实施方式的保护电路可以在包括电路内二极管的各种电路中使用，可以得到与上述实施方式相同的效果。另外，如在图27～图32中所示的例子那样，不仅在包括电路内二极管的电路中，还在包括VDD配线的电路中适当地使用。无需为了形成保护电路的目的而布设VDD配线，因此，可以不扩大电路规模地形成保护电路。
此外，本发明的保护用二极管指对电路内二极管进行保护的保护电路所包括的二极管，不包括用于保护保护用二极管的二极管。例如在特开平3-206666号公报中公开了用于保护保护用二极管的二极管。
图33的(a)是示出在特开平3-206666号公报中公开的电路300的图，图32的(b)是放大了电路300的一部分的图。电路300具有用于保护薄膜晶体管10的寄生二极管304、305、306。另外，用于保护寄生二极管305、306的保护用二极管308、309分别与保护用二极管305、306并联地连接。
在电路300中，保护用二极管308、309不是电路内二极管(成为电路的主要构成要素的二极管)，而是对保护用二极管(寄生二极管)305、306进行保护的二极管。另外，保护用二极管308和寄生二极管305并联地连接，因此，例如当对寄生二极管305施加电压而成为导通状态时，保护用二极管308也成为导通状态而流过电流。这样，寄生二极管305和保护用二极管308同时成为导通状态，输出电流均向相同的配线(VCC配线)流动。在电路300中，寄生二极管305不是电路的主要构成要素，因此，即使寄生二极管305和保护用二极管308与共用的配线连接也没有问题。此外，当寄生二极管305被假定为电路内二极管时，有可能因为保护用二极管308而引起电路的误动作。这是因为，由于电路内二极管和保护用二极管并联地连接，因此，无法仅使电路内二极管成为导通状态，电路内二极管和保护用二极管的输出电流均向共用的输出线流动。
相比之下，在本发明中，要保护的二极管是电路内二极管。如图34所示，要保护的电路内二极管1和保护用二极管20分别与不同的输出线连接。因此，即使对电路内二极管1施加最佳电压而成为导通状态，保护用二极管20也不会成为导通状态。因此，保护用二极管20不会对电路内二极管1的输出线的电流值带来影响，因此，不会使电路误动作。
工业上的可利用性
本发明可以在具备了形成在绝缘基板上的电路的各种半导体装置中使用。例如，可以在有源矩阵基板等电路基板、液晶显示装置、有机电致发光(EL)显示装置和无机电致发光显示装置等显示装置、平板型X线图像传感装置等拍摄装置、图像输入装置、指纹读取装置等电子装置等具备了薄膜晶体管的装置中广泛地使用。特别是在倍速驱动等情况下的显示质量优异的液晶显示装置、低功耗液晶显示装置、或更大型的液晶显示装置等中使用时是有利的。
附图标记说明
D1、D2保护用二极管
20保护用二极管(N沟道型)
22保护用二极管(P沟道型)
MM电路内二极管
1电路内二极管(N沟道型)
2电路内二极管(P沟道型)
3、8、9配线
MK、MH、MJ、ML、MN薄膜晶体管
50、60、70、80移位寄存器
52S信号输入线
53保护电路
61、63保护电路

Claims (12)

1.一种半导体装置，
具备电路，所述电路形成在基板上，包括薄膜二极管和保护电路，所述保护电路包括保护用二极管，
上述薄膜二极管具备：
至少1个半导体层，其形成在上述基板上，具有第1区域、第2区域、位于上述第1区域和上述第2区域之间的沟道区域；
栅极电极，其与上述沟道区域重叠地配置；
栅极绝缘层，其形成在上述栅极电极和上述半导体层之间；
第1电极，其设置在上述第1区域上，与上述第1区域和上述栅极电极电连接；以及
第2电极，其设置在上述第2区域上，与上述第2区域电连接，
(a)上述薄膜二极管的导电型是N型，上述保护用二极管的阳极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，或者(b)上述薄膜二极管的导电型是P型，上述保护用二极管的阴极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，
上述保护用二极管不与上述薄膜二极管并联地连接，
上述保护电路不具有与上述配线连接成电流的流动方向与上述保护用二极管的电流的流动方向相反的其它的二极管。
2.根据权利要求1所述的半导体装置，
上述保护用二极管具备：
至少1个半导体层，其形成在上述基板上，具有第1区域、第2区域、位于上述第1区域和上述第2区域之间的沟道区域；
栅极电极，其与上述沟道区域重叠地配置；
栅极绝缘层，其形成在上述栅极电极和上述半导体层之间；
第1电极，其设置在上述第1区域上，与上述第1区域和上述栅极电极电连接；以及
第2电极，其设置在上述第2区域上，与上述第2区域电连接。
3.根据权利要求2所述的半导体装置，
上述薄膜二极管的半导体层和上述保护用二极管的半导体层由同一半导体膜形成。
4.根据权利要求1至3中的任一项所述的半导体装置，
还包括多个薄膜晶体管，上述多个薄膜晶体管的导电型与上述薄膜二极管的导电型是相同的，上述多个薄膜晶体管的半导体层与上述薄膜二极管的半导体层由同一半导体膜形成。
5.根据权利要求4所述的半导体装置，
在与上述薄膜晶体管的栅极电极连接的配线上未设置保护电路。
6.根据权利要求1至5中的任一项所述的半导体装置，
上述电路包括从外部向上述电路输入信号的输入部或从上述电路向外部输出信号的输出部，
上述薄膜二极管和上述保护用二极管之间的配线长度比上述输入部或上述输出部和上述保护用二极管之间的配线长度短。
7.根据权利要求6所述的半导体装置，
上述薄膜二极管和上述保护用二极管之间的配线长度是1mm以下。
8.根据权利要求1所述的半导体装置，
(a)上述薄膜二极管的导电型是N型，上述保护用二极管的阳极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，
当上述保护用二极管的上述阳极侧的电极是高电平状态时，上述保护用二极管的阴极侧的电极也成为高电平状态。
9.根据权利要求1所述的半导体装置，
(a)上述薄膜二极管的导电型是N型，上述保护用二极管的阳极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，
上述保护用二极管的阴极侧的电极与VDD电源的配线连接。
10.根据权利要求1所述的半导体装置，
(b)上述薄膜二极管的导电型是P型，上述保护用二极管的阴极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，
当上述保护用二极管的上述阴极侧的电极是低电平状态时，上述保护用二极管的阳极侧的电极也成为低电平状态。
11.根据权利要求1所述的半导体装置，
(b)上述薄膜二极管的导电型是P型，上述保护用二极管的阴极侧的电极与如下配线连接：所述配线与上述薄膜二极管的上述栅极电极或上述第1电极连接，
上述保护用二极管的阳极侧的电极与VSS电源的配线连接。
12.根据权利要求1至11中的任一项所述的半导体装置，
上述电路包括移位寄存器。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9817032B2 (en) * 2012-05-23 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Measurement device
US20150022211A1 (en) * 2013-07-19 2015-01-22 Shenzhen China Star Optoelectronics Technology Co., Ltd. Detection circuit for display panel
CN103944154A (zh) 2013-12-11 2014-07-23 厦门天马微电子有限公司 一种静电保护电路及液晶显示器
CN105701440B (zh) * 2014-12-11 2019-01-15 义隆电子股份有限公司 具静电防护的指纹感测器
US9984275B2 (en) * 2016-03-30 2018-05-29 Elan Microelectronics Corporation Fingerprint sensor having electrostatic discharge protection
CN106950775A (zh) * 2017-05-16 2017-07-14 京东方科技集团股份有限公司 一种阵列基板和显示装置
US10578800B2 (en) * 2017-06-06 2020-03-03 Sifotonics Technologies Co., Ltd. Silicon photonic integrated circuit with electrostatic discharge protection mechanism for static electric shocks

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0651346A (ja) * 1992-07-30 1994-02-25 Sony Corp 保護回路
JP2616721B2 (ja) * 1994-11-22 1997-06-04 日本電気株式会社 半導体集積回路装置
US20060002045A1 (en) * 2004-07-05 2006-01-05 Seiko Epson Corporation Semiconductor device, display device, and electronic apparatus
CN101078848A (zh) * 2006-05-25 2007-11-28 三星电子株式会社 液晶显示器

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5916378A (ja) * 1982-07-19 1984-01-27 Matsushita Electric Ind Co Ltd 半導体装置
JPS6179258A (ja) * 1984-09-26 1986-04-22 Seiko Instr & Electronics Ltd 薄膜２端子素子
JPS62102566A (ja) * 1985-10-29 1987-05-13 Sharp Corp 化合物半導体装置
JP2780289B2 (ja) * 1988-11-17 1998-07-30 セイコーエプソン株式会社 半導体装置
JPH03206666A (ja) 1990-01-08 1991-09-10 Ricoh Co Ltd 一導電型ｍｏｓ型半導体装置の保護回路
JPH06204477A (ja) * 1993-01-07 1994-07-22 Seiko Epson Corp 半導体装置
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
KR0145615B1 (ko) 1995-03-13 1998-12-01 김광호 박막 트랜지스터 액정 표시장치의 구동장치
KR100206567B1 (ko) 1995-09-07 1999-07-01 윤종용 박막 트랜지스터 액정표시장치의 화면 지움 회로와 그 구동방법
KR100188109B1 (ko) 1995-12-13 1999-06-01 김광호 오프전압의 레벨이 조절되는 오프전압 발생회로
JP3111944B2 (ja) 1997-10-20 2000-11-27 日本電気株式会社 アクティブマトリクス液晶表示装置
JPH11174970A (ja) * 1997-12-16 1999-07-02 Hitachi Ltd 薄膜デバイス
JP4057716B2 (ja) 1998-09-25 2008-03-05 東芝松下ディスプレイテクノロジー株式会社 保護回路を具えた絶縁ゲート型トランジスタ回路装置
JP3729082B2 (ja) * 2001-04-25 2005-12-21 日本電信電話株式会社 半導体保護回路
JP4440244B2 (ja) 2002-12-25 2010-03-24 株式会社半導体エネルギー研究所 液晶表示装置
KR101114892B1 (ko) 2002-12-25 2012-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 보정 회로를 구비한 디지털 회로 및 그것을 갖는 전자기기
US6909149B2 (en) * 2003-04-16 2005-06-21 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
RU2003111439A (ru) * 2003-04-22 2004-11-20 Общество с ограниченной ответственностью "Юник Ай Сиз" (RU) Схема защиты кмоп-схем от электростатических разрядов
JP4574158B2 (ja) * 2003-10-28 2010-11-04 株式会社半導体エネルギー研究所 半導体表示装置及びその作製方法
US7405861B2 (en) * 2004-09-27 2008-07-29 Idc, Llc Method and device for protecting interferometric modulators from electrostatic discharge
KR20060082517A (ko) * 2005-01-12 2006-07-19 삼성전자주식회사 박막트랜지스터 기판 및 그 검사방법
TWI260094B (en) * 2005-06-13 2006-08-11 Au Optronics Corp Active device matrix substrate
JP4039446B2 (ja) * 2005-08-02 2008-01-30 エプソンイメージングデバイス株式会社 電気光学装置及び電子機器
JP2007042775A (ja) * 2005-08-02 2007-02-15 Sanyo Epson Imaging Devices Corp 保護ダイオード、保護ダイオードの製造方法、及び電気光学装置
RU2308146C2 (ru) * 2005-12-13 2007-10-10 Общество с ограниченной ответственностью "Юник Ай Сиз" Устройство защиты выводов интегральных схем со структурой мдп от электростатических разрядов
JP5108389B2 (ja) 2006-06-05 2012-12-26 三星電子株式会社 レベルシフト回路およびこれを搭載した表示装置
KR101196711B1 (ko) 2006-06-05 2012-11-07 삼성디스플레이 주식회사 레벨 쉬프트 회로 및 이를 탑재한 표시장치
JP4305486B2 (ja) * 2006-09-28 2009-07-29 エプソンイメージングデバイス株式会社 液晶表示パネル

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0651346A (ja) * 1992-07-30 1994-02-25 Sony Corp 保護回路
JP2616721B2 (ja) * 1994-11-22 1997-06-04 日本電気株式会社 半導体集積回路装置
US20060002045A1 (en) * 2004-07-05 2006-01-05 Seiko Epson Corporation Semiconductor device, display device, and electronic apparatus
CN101078848A (zh) * 2006-05-25 2007-11-28 三星电子株式会社 液晶显示器

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Publication number Publication date
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BRPI1011202A2 (pt) 2016-03-15
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US8598667B2 (en) 2013-12-03
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