JPH0651346A - 保護回路 - Google Patents
保護回路Info
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- JPH0651346A JPH0651346A JP22329592A JP22329592A JPH0651346A JP H0651346 A JPH0651346 A JP H0651346A JP 22329592 A JP22329592 A JP 22329592A JP 22329592 A JP22329592 A JP 22329592A JP H0651346 A JPH0651346 A JP H0651346A
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Abstract
(57)【要約】
【目的】 薄膜半導体集積回路装置に組み込まれる保護
回路の放電特性を改善する。 【構成】 薄膜半導体集積回路装置の内部回路１０と外
部接続用のパッド１１との間に保護回路９が介在してい
る。この保護回路９は夫々ダイオード接続された薄膜ト
ランジスタ１２，１３から構成されている。各薄膜トラ
ンジスタのゲート電極Ｇは蛇行状にパタニングされてい
る。この為、ゲート電極Ｇの角部８で電界集中が生じ易
くなり、パンチスルーやブレークダウンにより外部静電
ストレスが速やかに開放される。
回路の放電特性を改善する。 【構成】 薄膜半導体集積回路装置の内部回路１０と外
部接続用のパッド１１との間に保護回路９が介在してい
る。この保護回路９は夫々ダイオード接続された薄膜ト
ランジスタ１２，１３から構成されている。各薄膜トラ
ンジスタのゲート電極Ｇは蛇行状にパタニングされてい
る。この為、ゲート電極Ｇの角部８で電界集中が生じ易
くなり、パンチスルーやブレークダウンにより外部静電
ストレスが速やかに開放される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の内
部回路を外部静電ストレスから保護する為の周辺保護回
路に関する。より詳しくは、絶縁基板の上に成膜された
半導体薄膜に集積形成された回路の保護構造に関する。
部回路を外部静電ストレスから保護する為の周辺保護回
路に関する。より詳しくは、絶縁基板の上に成膜された
半導体薄膜に集積形成された回路の保護構造に関する。
【０００２】
【従来の技術】図５はバルクのシリコンウェハを利用し
て作成された通常の半導体集積回路装置に用いられる保
護回路構成を示す。図示する様に、半導体集積回路装置
（以下ＩＣデバイスと呼ぶ）の内部回路１０１と電極取
り出し用のパッド１０２との間に保護回路１０３が形成
されている。この保護回路１０３は電源ラインと接地ラ
インとの間に直列接続された２個のダイオード１０４，
１０５から構成されている。各ダイオードは大電流を導
く事ができる様に大きなＰＮ接合面積を有しており、一
般に基板表面に設けられた拡散領域で形成されている。
て作成された通常の半導体集積回路装置に用いられる保
護回路構成を示す。図示する様に、半導体集積回路装置
（以下ＩＣデバイスと呼ぶ）の内部回路１０１と電極取
り出し用のパッド１０２との間に保護回路１０３が形成
されている。この保護回路１０３は電源ラインと接地ラ
インとの間に直列接続された２個のダイオード１０４，
１０５から構成されている。各ダイオードは大電流を導
く事ができる様に大きなＰＮ接合面積を有しており、一
般に基板表面に設けられた拡散領域で形成されている。
【０００３】近年、通常のバルクシリコンウェハに代え
て、絶縁基板上に半導体薄膜を設けた薄膜ウェハを用い
て作成されたＩＣデバイスが盛んに開発されている。こ
の種のＩＣデバイスは例えばアクティブマトリクス型液
晶表示装置の駆動基板等に利用されている。薄膜ＩＣデ
バイスは絶縁ゲート電界効果型の薄膜トランジスタ（Ｔ
ＦＴ）を集積形成したものであり、特に外部の静電スト
レス等により絶縁破壊を起す可能性がある。この為、保
護回路は必須のものとなっている。しかしながら、半導
体薄膜は極めて薄い膜厚を有しており、バルクシリコン
ウェハの様に拡散領域を利用して保護ダイオードを形成
する事が困難である。この為、図６に示す様に、薄膜ト
ランジスタをダイオード接続して保護素子に利用してい
る。このダイオード接続は薄膜トランジスタ１０６のゲ
ート電極Ｇとソース領域Ｓとを結線したものであり、ソ
ース領域Ｓからドレイン領域Ｄに向って順方向電流が流
れる様になっている。
て、絶縁基板上に半導体薄膜を設けた薄膜ウェハを用い
て作成されたＩＣデバイスが盛んに開発されている。こ
の種のＩＣデバイスは例えばアクティブマトリクス型液
晶表示装置の駆動基板等に利用されている。薄膜ＩＣデ
バイスは絶縁ゲート電界効果型の薄膜トランジスタ（Ｔ
ＦＴ）を集積形成したものであり、特に外部の静電スト
レス等により絶縁破壊を起す可能性がある。この為、保
護回路は必須のものとなっている。しかしながら、半導
体薄膜は極めて薄い膜厚を有しており、バルクシリコン
ウェハの様に拡散領域を利用して保護ダイオードを形成
する事が困難である。この為、図６に示す様に、薄膜ト
ランジスタをダイオード接続して保護素子に利用してい
る。このダイオード接続は薄膜トランジスタ１０６のゲ
ート電極Ｇとソース領域Ｓとを結線したものであり、ソ
ース領域Ｓからドレイン領域Ｄに向って順方向電流が流
れる様になっている。
【０００４】
【発明が解決しようとする課題】図７は薄膜トランジス
タの一般的な構成を示すチャネル長手方向に沿った断面
図である。図示する様に、石英基板１０７等の絶縁基材
表面に島状にパタニングされた半導体薄膜１０８が形成
されている。この半導体薄膜１０８は、例えばポリシリ
コンあるいはアモルファスシリコンからなる。図示の例
ではＴＦＴはＮチャネル型であり、半導体薄膜１０８に
はＮ型の不純物が高濃度にドーピングされたソース領域
Ｓ及びドレイン領域Ｄが形成されている。両領域の間に
は比較的低濃度のＰ型不純物領域であるチャネル領域Ｃ
ｈが設けられている。このチャネル領域Ｃｈの上にはゲ
ート絶縁膜１０９を介してポリシリコン等からなるゲー
ト電極Ｇがパタニング形成されている。例えば、半導体
薄膜１０８は層厚４０nmのポリシリコンからなり、ゲー
ト絶縁膜１０９は層厚６０nmの二酸化シリコンからな
り、ゲート電極Ｇは層厚３００nmのポリシリコンからな
る。チャネル領域Ｃｈとドレイン領域Ｄとの境界にＰＮ
接合１１０が形成される。一般に、保護ダイオードは静
電気を速やかに逃がす為に、大電流容量を必要とする。
しかしながら、薄膜トランジスタのＰＮ接合１１０は半
導体薄膜の断面に沿って形成される為十分な接合面積を
確保する事ができない。所望の電流容量を得る為にはチ
ャネル領域Ｃｈの幅寸法を極端に大きくせざるを得ず、
ＩＣデバイスとしての集積密度の観点から実用的ではな
いという課題あるいは問題点がある。加えて、半導体薄
膜におけるキャリアの移動度は６０cm2 ／Vsec程度であ
り、バルクのシリコンウェハにおけるキャリア移動度６
００cm2 ／Vsec程度に比べて遥かに小さい。この為、静
電対策として十分な電流を流す為には極めてチャネル幅
の大きな薄膜トランジスタを作成しなければならないと
いう課題あるいは問題点がある。
タの一般的な構成を示すチャネル長手方向に沿った断面
図である。図示する様に、石英基板１０７等の絶縁基材
表面に島状にパタニングされた半導体薄膜１０８が形成
されている。この半導体薄膜１０８は、例えばポリシリ
コンあるいはアモルファスシリコンからなる。図示の例
ではＴＦＴはＮチャネル型であり、半導体薄膜１０８に
はＮ型の不純物が高濃度にドーピングされたソース領域
Ｓ及びドレイン領域Ｄが形成されている。両領域の間に
は比較的低濃度のＰ型不純物領域であるチャネル領域Ｃ
ｈが設けられている。このチャネル領域Ｃｈの上にはゲ
ート絶縁膜１０９を介してポリシリコン等からなるゲー
ト電極Ｇがパタニング形成されている。例えば、半導体
薄膜１０８は層厚４０nmのポリシリコンからなり、ゲー
ト絶縁膜１０９は層厚６０nmの二酸化シリコンからな
り、ゲート電極Ｇは層厚３００nmのポリシリコンからな
る。チャネル領域Ｃｈとドレイン領域Ｄとの境界にＰＮ
接合１１０が形成される。一般に、保護ダイオードは静
電気を速やかに逃がす為に、大電流容量を必要とする。
しかしながら、薄膜トランジスタのＰＮ接合１１０は半
導体薄膜の断面に沿って形成される為十分な接合面積を
確保する事ができない。所望の電流容量を得る為にはチ
ャネル領域Ｃｈの幅寸法を極端に大きくせざるを得ず、
ＩＣデバイスとしての集積密度の観点から実用的ではな
いという課題あるいは問題点がある。加えて、半導体薄
膜におけるキャリアの移動度は６０cm2 ／Vsec程度であ
り、バルクのシリコンウェハにおけるキャリア移動度６
００cm2 ／Vsec程度に比べて遥かに小さい。この為、静
電対策として十分な電流を流す為には極めてチャネル幅
の大きな薄膜トランジスタを作成しなければならないと
いう課題あるいは問題点がある。
【０００５】
【課題を解決するための手段】上述した従来の技術の課
題あるいは問題点に鑑み、本発明は薄膜半導体集積回路
装置において実用的なサイズを有する保護回路用の薄膜
トランジスタ構造を提供する事を目的とする。かかる目
的を達成する為に、以下の手段を講じた。即ち、薄膜半
導体集積回路装置の内部回路を外部静電ストレスから保
護する為にダイオード接続された薄膜トランジスタで構
成された保護回路において、該薄膜トランジスタのゲー
ト電極を蛇行状にパタニングするという手段を講じた。
好ましくは、該薄膜トランジスタのダイオード接続にお
いて該ゲート電極に抵抗を付加する様にした。
題あるいは問題点に鑑み、本発明は薄膜半導体集積回路
装置において実用的なサイズを有する保護回路用の薄膜
トランジスタ構造を提供する事を目的とする。かかる目
的を達成する為に、以下の手段を講じた。即ち、薄膜半
導体集積回路装置の内部回路を外部静電ストレスから保
護する為にダイオード接続された薄膜トランジスタで構
成された保護回路において、該薄膜トランジスタのゲー
ト電極を蛇行状にパタニングするという手段を講じた。
好ましくは、該薄膜トランジスタのダイオード接続にお
いて該ゲート電極に抵抗を付加する様にした。
【０００６】薄膜半導体集積回路装置は例えばアクティ
ブマトリクス型液晶表示装置の駆動基板として利用でき
る。この場合には、薄膜半導体集積回路装置は、マトリ
クス状に配列された画素電極と、個々の画素電極を駆動
する画素トランジスタと、各画素トランジスタのゲート
電極に順次ゲートパルスを印加し選択動作を行なう垂直
走査回路と、選択された画素トランジスタを介して画像
信号を各画素電極に書き込む水平走査回路等の内部回路
を含んでいる。この内部回路を保護する為に、蛇行状の
ゲート電極を有する薄膜トランジスタをダイオード接続
した保護回路が用いられる。
ブマトリクス型液晶表示装置の駆動基板として利用でき
る。この場合には、薄膜半導体集積回路装置は、マトリ
クス状に配列された画素電極と、個々の画素電極を駆動
する画素トランジスタと、各画素トランジスタのゲート
電極に順次ゲートパルスを印加し選択動作を行なう垂直
走査回路と、選択された画素トランジスタを介して画像
信号を各画素電極に書き込む水平走査回路等の内部回路
を含んでいる。この内部回路を保護する為に、蛇行状の
ゲート電極を有する薄膜トランジスタをダイオード接続
した保護回路が用いられる。
【０００７】
【作用】本発明では保護ダイオードを構成する薄膜トラ
ンジスタのゲート電極を蛇行状にパタニングしている。
従って、チャネル領域とドレイン領域との間に形成され
るＰＮ接合もパタニングされたゲート電極の端部に沿っ
て蛇行状に延設される為、実効的なＰＮ接合面積を大き
くとる事ができる。従って、保護ダイオード用薄膜トラ
ンジスタのチャネル幅寸法を極端に大きく設定する必要
がない。又、蛇行するゲート電極に沿って、電界集中の
比較的発生し易い個所が設けられ、ブレークダウンある
いはパンチスルーが起り易くなり外部から印加された静
電気を速やかに放電する事が可能になる。従って薄膜ト
ランジスタのサイズを大きくしなくても十分に内部回路
を静電ストレスから保護する事ができる。
ンジスタのゲート電極を蛇行状にパタニングしている。
従って、チャネル領域とドレイン領域との間に形成され
るＰＮ接合もパタニングされたゲート電極の端部に沿っ
て蛇行状に延設される為、実効的なＰＮ接合面積を大き
くとる事ができる。従って、保護ダイオード用薄膜トラ
ンジスタのチャネル幅寸法を極端に大きく設定する必要
がない。又、蛇行するゲート電極に沿って、電界集中の
比較的発生し易い個所が設けられ、ブレークダウンある
いはパンチスルーが起り易くなり外部から印加された静
電気を速やかに放電する事が可能になる。従って薄膜ト
ランジスタのサイズを大きくしなくても十分に内部回路
を静電ストレスから保護する事ができる。
【０００８】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる保護回路の一実
施例を示す模式図である。（Ａ）は保護ダイオード用薄
膜トランジスタの平面形状を示す。図示する様に、薄膜
トランジスタは島状にパタニングされた半導体薄膜１の
上に形成される。この半導体薄膜１はポリシリコンある
いはアモルファスシリコン等からなる。島状にパタニン
グされた半導体薄膜１の表面には二酸化シリコン等から
なる絶縁膜が形成されている。その上に、ポリシリコン
等からなるゲート電極Ｇが蛇行状にパタニング形成され
ている。このゲート電極Ｇは全体として島状にパタニン
グされた半導体薄膜１の幅方向に沿って延設される。本
例ではゲート電極Ｇは直角に折れ曲がった蛇行パタンを
有している。このゲート電極Ｇによって分割された上下
両側には不純物が高濃度で自己整合的にドーピングされ
たソース領域Ｓとドレイン領域Ｄが夫々形成されてい
る。ソース領域Ｓに連通するコンタクトホール２に沿っ
てアルミニウム等からなる配線パタン３が形成されてお
り、コンタクトホール４を介してゲート電極Ｇに導通
し、所謂ダイオード接続を構成する。一方、ドレイン領
域Ｄと連通する様に設けられたコンタクトホール５に沿
って他の配線パタン６が形成されている。この配線パタ
ン６の一端は外部電極引き出し用のパッドに接続され、
他端は内部回路に接続される。
詳細に説明する。図１は本発明にかかる保護回路の一実
施例を示す模式図である。（Ａ）は保護ダイオード用薄
膜トランジスタの平面形状を示す。図示する様に、薄膜
トランジスタは島状にパタニングされた半導体薄膜１の
上に形成される。この半導体薄膜１はポリシリコンある
いはアモルファスシリコン等からなる。島状にパタニン
グされた半導体薄膜１の表面には二酸化シリコン等から
なる絶縁膜が形成されている。その上に、ポリシリコン
等からなるゲート電極Ｇが蛇行状にパタニング形成され
ている。このゲート電極Ｇは全体として島状にパタニン
グされた半導体薄膜１の幅方向に沿って延設される。本
例ではゲート電極Ｇは直角に折れ曲がった蛇行パタンを
有している。このゲート電極Ｇによって分割された上下
両側には不純物が高濃度で自己整合的にドーピングされ
たソース領域Ｓとドレイン領域Ｄが夫々形成されてい
る。ソース領域Ｓに連通するコンタクトホール２に沿っ
てアルミニウム等からなる配線パタン３が形成されてお
り、コンタクトホール４を介してゲート電極Ｇに導通
し、所謂ダイオード接続を構成する。一方、ドレイン領
域Ｄと連通する様に設けられたコンタクトホール５に沿
って他の配線パタン６が形成されている。この配線パタ
ン６の一端は外部電極引き出し用のパッドに接続され、
他端は内部回路に接続される。
【０００９】かかる構成においては、ゲート電極Ｇの直
下に設けられたチャネル領域とドレイン領域Ｄの間のＰ
Ｎ接合７は、蛇行するゲート電極Ｇの端部に沿って位置
する事になる。この為、チャネル領域の幅寸法に比べ、
ＰＮ接合７の実効的な面積が増加する。加えて、蛇行す
るゲート電極Ｇの角部８には電界集中が生じ易くなり、
パンチスルーやブレークダウン等により速やかに外部か
ら印加された静電気を放電できる。
下に設けられたチャネル領域とドレイン領域Ｄの間のＰ
Ｎ接合７は、蛇行するゲート電極Ｇの端部に沿って位置
する事になる。この為、チャネル領域の幅寸法に比べ、
ＰＮ接合７の実効的な面積が増加する。加えて、蛇行す
るゲート電極Ｇの角部８には電界集中が生じ易くなり、
パンチスルーやブレークダウン等により速やかに外部か
ら印加された静電気を放電できる。
【００１０】（Ｂ）は、（Ａ）に示したダイオード接続
された薄膜トランジスタを利用して構成された保護回路
を示す。図示する様に、保護回路９は薄膜ＩＣデバイス
の内部回路１０と外部接続用のパッド１１との間に挿入
される。保護回路９は電源ラインと接地ラインとの間に
直列接続された２個の薄膜トランジスタ（ＴＦＴ）１
２，１３からなる。前述した様に、各ＴＦＴはダイオー
ド接続されている。
された薄膜トランジスタを利用して構成された保護回路
を示す。図示する様に、保護回路９は薄膜ＩＣデバイス
の内部回路１０と外部接続用のパッド１１との間に挿入
される。保護回路９は電源ラインと接地ラインとの間に
直列接続された２個の薄膜トランジスタ（ＴＦＴ）１
２，１３からなる。前述した様に、各ＴＦＴはダイオー
ド接続されている。
【００１１】図２はダイオード接続された薄膜トランジ
スタの電流電圧特性を示すグラフである。図示する様
に、ダイオード接続を介してゲート電圧ＶＧが正方向に
大きくなると順方向のドレイン電流ＩＤが流れる。一
方、ゲート電圧ＶＧが負方向に変化するとパンチスルー
あるいはブレークダウンにより急激に逆方向のドレイン
電流ＩＤが流れる。本発明では、このパンチスルーある
いはブレークダウンを利用して静電気を逃がす様にして
いる。従って、図１の（Ｂ）に示す様にパッド１１に対
して正の電圧が加えられた場合には接地ライン側に接続
されたＴＦＴ１３を介して電荷がバイパスされる。逆
に、負の電圧がパッド１１に印加された場合には、電源
ライン側に接続されたＴＦＴ１２を介してパンチスルー
電流あるいはブレークダウン電流が流れる。例えば、電
源ラインが１３Ｖに設定されている場合には、薄膜トラ
ンジスタのブレークダウン電圧を−２０Ｖ程度に設定す
れば良い。この様にすると、異常に高い電圧が直接内部
回路１０側に印加される惧れがない。
スタの電流電圧特性を示すグラフである。図示する様
に、ダイオード接続を介してゲート電圧ＶＧが正方向に
大きくなると順方向のドレイン電流ＩＤが流れる。一
方、ゲート電圧ＶＧが負方向に変化するとパンチスルー
あるいはブレークダウンにより急激に逆方向のドレイン
電流ＩＤが流れる。本発明では、このパンチスルーある
いはブレークダウンを利用して静電気を逃がす様にして
いる。従って、図１の（Ｂ）に示す様にパッド１１に対
して正の電圧が加えられた場合には接地ライン側に接続
されたＴＦＴ１３を介して電荷がバイパスされる。逆
に、負の電圧がパッド１１に印加された場合には、電源
ライン側に接続されたＴＦＴ１２を介してパンチスルー
電流あるいはブレークダウン電流が流れる。例えば、電
源ラインが１３Ｖに設定されている場合には、薄膜トラ
ンジスタのブレークダウン電圧を−２０Ｖ程度に設定す
れば良い。この様にすると、異常に高い電圧が直接内部
回路１０側に印加される惧れがない。
【００１２】一方、図５に示した従来のダイオードを利
用した保護回路では、パッド１０２に印加された正電圧
は電源ライン側に接続されたダイオード１０４を介して
順方向に放電される。逆に、負電圧が印加された場合に
は接地ライン側に接続されたダイオード１０５を介して
同じく順方向に電流が流れる。図２のグラフから明らか
な様に、順方向電流の立ち上がりに比べてパンチスルー
電流あるいはブレークダウン電流の立ち下がりは極めて
急峻である。従って、本発明にかかる保護回路はパルス
状の静電ストレスに対しても迅速に応答動作し内部回路
の絶縁破壊を有効に防止できる。本発明の特徴事項とし
て、ゲート電極を蛇行状にパタニングし電界集中を発生
し易くしてブレークダウン電圧の絶対値が小さくなる様
にしている。従って、蛇行パタンは図１に示す直角に折
れ曲がった形状に限られるものではなく、電界集中の可
能なパタンエッジ形状を有していれば良い。なお、特開
昭６３−１７０９６７号公報には直角に折れ曲がったゲ
ート電極を有する薄膜トランジスタが開示されている。
しかしながら、この従来例に開示された薄膜トランジス
タは保護ダイオードに用いられるものではなく、単に電
流容量を確保する為に利用されているものであり、本発
明と何ら関係はない。
用した保護回路では、パッド１０２に印加された正電圧
は電源ライン側に接続されたダイオード１０４を介して
順方向に放電される。逆に、負電圧が印加された場合に
は接地ライン側に接続されたダイオード１０５を介して
同じく順方向に電流が流れる。図２のグラフから明らか
な様に、順方向電流の立ち上がりに比べてパンチスルー
電流あるいはブレークダウン電流の立ち下がりは極めて
急峻である。従って、本発明にかかる保護回路はパルス
状の静電ストレスに対しても迅速に応答動作し内部回路
の絶縁破壊を有効に防止できる。本発明の特徴事項とし
て、ゲート電極を蛇行状にパタニングし電界集中を発生
し易くしてブレークダウン電圧の絶対値が小さくなる様
にしている。従って、蛇行パタンは図１に示す直角に折
れ曲がった形状に限られるものではなく、電界集中の可
能なパタンエッジ形状を有していれば良い。なお、特開
昭６３−１７０９６７号公報には直角に折れ曲がったゲ
ート電極を有する薄膜トランジスタが開示されている。
しかしながら、この従来例に開示された薄膜トランジス
タは保護ダイオードに用いられるものではなく、単に電
流容量を確保する為に利用されているものであり、本発
明と何ら関係はない。
【００１３】図３は本発明にかかる保護回路の他の実施
例を示すブロック図である。基本的に、図１に示した保
護回路と同一の構成を有しており、対応する部分には対
応する参照番号を付して理解を容易にしている。異なる
点は、各薄膜トランジスタ１２，１３のダイオード接続
においてそのゲート電極に抵抗Ｒを付加した事である。
この抵抗Ｒは例えば基板上に形成された配線抵抗で構成
する事ができる。外部から加えられた大きな静電荷によ
ってパッド１１の電位が急激に上昇もしくは下降する
と、ダイオード接続された薄膜トランジスタ１２，１３
がその電荷を放電する前に、急激な電位変化により薄膜
トランジスタ自身のゲート絶縁膜が破壊されてしまう惧
れがある。これを防ぐ為に、保護ダイオード用薄膜トラ
ンジスタのゲート電極に抵抗Ｒを接続し、電位変化の時
間傾斜を緩慢にしている。これにより、保護用の薄膜ト
ランジスタ１２，１３を安定的に動作させる事ができ
る。
例を示すブロック図である。基本的に、図１に示した保
護回路と同一の構成を有しており、対応する部分には対
応する参照番号を付して理解を容易にしている。異なる
点は、各薄膜トランジスタ１２，１３のダイオード接続
においてそのゲート電極に抵抗Ｒを付加した事である。
この抵抗Ｒは例えば基板上に形成された配線抵抗で構成
する事ができる。外部から加えられた大きな静電荷によ
ってパッド１１の電位が急激に上昇もしくは下降する
と、ダイオード接続された薄膜トランジスタ１２，１３
がその電荷を放電する前に、急激な電位変化により薄膜
トランジスタ自身のゲート絶縁膜が破壊されてしまう惧
れがある。これを防ぐ為に、保護ダイオード用薄膜トラ
ンジスタのゲート電極に抵抗Ｒを接続し、電位変化の時
間傾斜を緩慢にしている。これにより、保護用の薄膜ト
ランジスタ１２，１３を安定的に動作させる事ができ
る。
【００１４】最後に図４を参照して、本発明にかかる保
護回路が組み込まれた薄膜半導体集積回路装置の例を説
明する。本例では、薄膜半導体集積回路装置はアクティ
ブマトリクス型液晶表示装置の駆動基板として利用され
ている。図示する様に、アクティブマトリクス薄膜半導
体集積回路は石英ガラス等からなる透明絶縁基板２１の
上に集積形成されている。基板２１の中央部にはマトリ
クス状に配列された画素電極２２と、個々の画素電極を
駆動する画素トランジスタ２３が形成されている。画素
トランジスタ２３はＴＦＴであり、そのドレイン電極は
対応する画素電極２２に接続されており、ソース電極は
信号線２４に接続されており、ゲート電極は選択線２５
に接続されている。基板２１の表面には同じくＴＦＴ等
から構成された垂直走査回路２６や水平走査回路２７等
の内部回路が形成されている。垂直走査回路２６は各選
択線２５を介して画素トランジスタ２３のゲート電極に
順次ゲートパルスを印加し選択動作を行なう。又、水平
回路２７は信号線２４を介して画素トランジスタにより
画像信号を各画素電極２２に書き込む。
護回路が組み込まれた薄膜半導体集積回路装置の例を説
明する。本例では、薄膜半導体集積回路装置はアクティ
ブマトリクス型液晶表示装置の駆動基板として利用され
ている。図示する様に、アクティブマトリクス薄膜半導
体集積回路は石英ガラス等からなる透明絶縁基板２１の
上に集積形成されている。基板２１の中央部にはマトリ
クス状に配列された画素電極２２と、個々の画素電極を
駆動する画素トランジスタ２３が形成されている。画素
トランジスタ２３はＴＦＴであり、そのドレイン電極は
対応する画素電極２２に接続されており、ソース電極は
信号線２４に接続されており、ゲート電極は選択線２５
に接続されている。基板２１の表面には同じくＴＦＴ等
から構成された垂直走査回路２６や水平走査回路２７等
の内部回路が形成されている。垂直走査回路２６は各選
択線２５を介して画素トランジスタ２３のゲート電極に
順次ゲートパルスを印加し選択動作を行なう。又、水平
回路２７は信号線２４を介して画素トランジスタにより
画像信号を各画素電極２２に書き込む。
【００１５】基板２１の周辺部には外部接続用のパッド
２８が形成されている。各パッド２８は垂直走査回路２
６及び水平走査回路２７に電気接続されており、これら
の回路の動作に必要な外部クロック信号や電源電圧等を
供給している。これら内部回路の入力段には前述した本
発明にかかる保護回路２９が組み込まれている。この保
護回路２９は蛇行状のゲート電極を有する薄膜トランジ
スタをダイオード接続したものである。
２８が形成されている。各パッド２８は垂直走査回路２
６及び水平走査回路２７に電気接続されており、これら
の回路の動作に必要な外部クロック信号や電源電圧等を
供給している。これら内部回路の入力段には前述した本
発明にかかる保護回路２９が組み込まれている。この保
護回路２９は蛇行状のゲート電極を有する薄膜トランジ
スタをダイオード接続したものである。
【００１６】
【発明の効果】以上説明した様に、本発明によれば、薄
膜半導体集積回路装置の内部回路を外部静電ストレスか
ら保護する為にダイオード接続された薄膜トランジスタ
で構成された保護回路において、該薄膜トランジスタの
ゲート電極を蛇行状にパタニングしている。これによ
り、薄膜トランジスタのＰＮ接合部で電界集中が発生し
易くなりパンチスルーやブレークダウン等により静電気
が速やかに放電され、内部回路を従来に比し安定的に保
護する事ができるという効果がある。又、放電電流が大
きくなるので保護用薄膜トランジスタのサイズを実用レ
ベルに収める事ができるという効果がある。加えて、ゲ
ート電極パタニング用のマスクを改良するだけで本発明
を実施できるので製造プロセスに負担が加わる惧れがな
いという効果がある。
膜半導体集積回路装置の内部回路を外部静電ストレスか
ら保護する為にダイオード接続された薄膜トランジスタ
で構成された保護回路において、該薄膜トランジスタの
ゲート電極を蛇行状にパタニングしている。これによ
り、薄膜トランジスタのＰＮ接合部で電界集中が発生し
易くなりパンチスルーやブレークダウン等により静電気
が速やかに放電され、内部回路を従来に比し安定的に保
護する事ができるという効果がある。又、放電電流が大
きくなるので保護用薄膜トランジスタのサイズを実用レ
ベルに収める事ができるという効果がある。加えて、ゲ
ート電極パタニング用のマスクを改良するだけで本発明
を実施できるので製造プロセスに負担が加わる惧れがな
いという効果がある。
【図１】本発明にかかる保護回路の一実施例を示す模式
図である。
図である。
【図２】図１に示す保護回路の動作を説明する為のグラ
フである。
フである。
【図３】本発明にかかる保護回路の他の実施例を示すブ
ロック図である。
ロック図である。
【図４】本発明にかかる保護回路が組み込まれた薄膜半
導体集積回路装置の一例を示す斜視図である。
導体集積回路装置の一例を示す斜視図である。
【図５】従来の保護回路を示すブロック図である。
【図６】従来のダイオード接続された薄膜トランジスタ
を示す説明図である。
を示す説明図である。
【図７】従来の薄膜トランジスタの構造を示す断面図で
ある。
ある。
１ 半導体薄膜 ２ コンタクトホール ３ 配線パタン ４ コンタクトホール ５ コンタクトホール ６ 配線パタン ７ ＰＮ接合 ８ 角部 ９ 保護回路 １０ 内部回路 １１ パッド １２ 薄膜トランジスタ １３ 薄膜トランジスタ Ｇ ゲート電極 Ｄ ドレイン領域 Ｓ ソース領域 Ｒ 抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ
Claims (3)
- 【請求項１】 薄膜半導体集積回路装置の内部回路を外
部静電ストレスから保護する為にダイオード接続された
薄膜トランジスタで構成された保護回路において、該薄
膜トランジスタのゲート電極を蛇行状にパタニングした
事を特徴とする保護回路。 - 【請求項２】 前記薄膜トランジスタのダイオード接続
において該ゲート電極に抵抗を付加した事を特徴とする
請求項１記載の保護回路。 - 【請求項３】 マトリクス状に配列された画素電極と、
個々の画素電極を駆動する画素トランジスタと、各画素
トランジスタのゲート電極に順次ゲートパルスを印加し
選択動作を行なう垂直走査回路と、選択された画素トラ
ンジスタを介して画像信号を各画素電極に書き込む水平
走査回路と、蛇行状のゲート電極を有する薄膜トランジ
スタをダイオード接続した保護回路とを備えた事を特徴
とするアクティブマトリクス薄膜半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22329592A JP3348734B2 (ja) | 1992-07-30 | 1992-07-30 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22329592A JP3348734B2 (ja) | 1992-07-30 | 1992-07-30 | 保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0651346A true JPH0651346A (ja) | 1994-02-25 |
| JP3348734B2 JP3348734B2 (ja) | 2002-11-20 |
Family
ID=16795906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22329592A Expired - Lifetime JP3348734B2 (ja) | 1992-07-30 | 1992-07-30 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3348734B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003072076A (ja) * | 2001-08-31 | 2003-03-12 | Canon Inc | 記録ヘッド及びその記録ヘッドを用いた記録装置 |
| JP2005135991A (ja) * | 2003-10-28 | 2005-05-26 | Semiconductor Energy Lab Co Ltd | 半導体表示装置 |
| JP2005322899A (ja) * | 2004-04-09 | 2005-11-17 | Semiconductor Energy Lab Co Ltd | リミッタ及び該リミッタを用いた半導体装置 |
| WO2007055047A1 (ja) * | 2005-11-10 | 2007-05-18 | Sharp Kabushiki Kaisha | 表示装置およびそれを備える電子機器 |
| JP2008171919A (ja) * | 2007-01-10 | 2008-07-24 | Seiko Epson Corp | 半導体装置、電気光学装置並びに電子機器 |
| JP2010186185A (ja) * | 2010-03-10 | 2010-08-26 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US7964870B2 (en) | 2007-06-04 | 2011-06-21 | Panasonic Liquid Crystal Display Co., Ltd. | Display device |
| US8054121B2 (en) | 2004-04-09 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Limiter and semiconductor device using the same |
| CN102460711A (zh) * | 2009-06-09 | 2012-05-16 | 夏普株式会社 | 半导体装置 |
| JP2014180203A (ja) * | 2006-10-06 | 2014-09-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| CN104124275A (zh) * | 2014-07-24 | 2014-10-29 | 北京大学 | 回形多叉指场效应晶体管及其制备方法 |
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-
1992
- 1992-07-30 JP JP22329592A patent/JP3348734B2/ja not_active Expired - Lifetime
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4574158B2 (ja) * | 2003-10-28 | 2010-11-04 | 株式会社半導体エネルギー研究所 | 半導体表示装置及びその作製方法 |
| JP2005135991A (ja) * | 2003-10-28 | 2005-05-26 | Semiconductor Energy Lab Co Ltd | 半導体表示装置 |
| JP2005322899A (ja) * | 2004-04-09 | 2005-11-17 | Semiconductor Energy Lab Co Ltd | リミッタ及び該リミッタを用いた半導体装置 |
| US8054121B2 (en) | 2004-04-09 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Limiter and semiconductor device using the same |
| WO2007055047A1 (ja) * | 2005-11-10 | 2007-05-18 | Sharp Kabushiki Kaisha | 表示装置およびそれを備える電子機器 |
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| JP2008171919A (ja) * | 2007-01-10 | 2008-07-24 | Seiko Epson Corp | 半導体装置、電気光学装置並びに電子機器 |
| US7964870B2 (en) | 2007-06-04 | 2011-06-21 | Panasonic Liquid Crystal Display Co., Ltd. | Display device |
| CN102460711A (zh) * | 2009-06-09 | 2012-05-16 | 夏普株式会社 | 半导体装置 |
| JP5269991B2 (ja) * | 2009-06-09 | 2013-08-21 | シャープ株式会社 | 半導体装置 |
| US8598667B2 (en) | 2009-06-09 | 2013-12-03 | Sharp Kabushiki Kaisha | Semiconductor device |
| JP2010186185A (ja) * | 2010-03-10 | 2010-08-26 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| CN104124275A (zh) * | 2014-07-24 | 2014-10-29 | 北京大学 | 回形多叉指场效应晶体管及其制备方法 |
| CN104124275B (zh) * | 2014-07-24 | 2017-12-29 | 北京大学 | 回形多叉指场效应晶体管及其制备方法 |
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| Publication number | Publication date |
|---|---|
| JP3348734B2 (ja) | 2002-11-20 |
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