JPS63204755A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63204755A JPS63204755A JP3819387A JP3819387A JPS63204755A JP S63204755 A JPS63204755 A JP S63204755A JP 3819387 A JP3819387 A JP 3819387A JP 3819387 A JP3819387 A JP 3819387A JP S63204755 A JPS63204755 A JP S63204755A
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- protective resistor
- bonding pad
- protective
- resistor
- bonding
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- 230000001681 protective effect Effects 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 239000012535 impurity Substances 0.000 abstract description 10
- 239000003990 capacitor Substances 0.000 abstract description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に入力保護回路を備えた
半導体集積回路に関する。
半導体集積回路に関する。
第６図は従来のＭＯ８型半導体装置の入力保護回路の１
例を示す半導体チップの平面図、第７図は第６図Ｂ部の
ｘ−ｘ’線拡大断面図、第８図は回路図である。図にお
いて、保護抵抗は拡散層抵抗で形成されているが、多結
晶シリコンで形成する方法もある。従来この種の入力保
護回路は、入力端子用のボンディングパッド３に外部か
ら静電気などの異常高電圧が印加された場合、節点Ａに
存在する寄生容Ｍ ｃ −を及び不純物拡散Ｎ １ ａ
からなる保護抵抗の抵抗値Ｒで決まる時定数τ＝Ｏ□Ｒ
により、ボンディングパッド３からの外部サージのピー
ク電圧を下げるとともに、ＭＯＳトランジスタＴＲ，の
パンチスルー及びフィールドの厚い酸化膜をゲート酸化
膜とするしきい値の高いトランジスタＴＲｏをオンさせ
ることによりサージの電荷を逃がし、節点Ａにおける電
圧を低下させ、入力初段のトランジスタのゲート−基板
間にかかる電界強度を小さくして、このトランジスタの
ゲート酸化膜の破壊を防止するものである。
例を示す半導体チップの平面図、第７図は第６図Ｂ部の
ｘ−ｘ’線拡大断面図、第８図は回路図である。図にお
いて、保護抵抗は拡散層抵抗で形成されているが、多結
晶シリコンで形成する方法もある。従来この種の入力保
護回路は、入力端子用のボンディングパッド３に外部か
ら静電気などの異常高電圧が印加された場合、節点Ａに
存在する寄生容Ｍ ｃ −を及び不純物拡散Ｎ １ ａ
からなる保護抵抗の抵抗値Ｒで決まる時定数τ＝Ｏ□Ｒ
により、ボンディングパッド３からの外部サージのピー
ク電圧を下げるとともに、ＭＯＳトランジスタＴＲ，の
パンチスルー及びフィールドの厚い酸化膜をゲート酸化
膜とするしきい値の高いトランジスタＴＲｏをオンさせ
ることによりサージの電荷を逃がし、節点Ａにおける電
圧を低下させ、入力初段のトランジスタのゲート−基板
間にかかる電界強度を小さくして、このトランジスタの
ゲート酸化膜の破壊を防止するものである。
上述した従来の半導体装置の入力保護回路は、実際には
マスクレイアウト上大きな面積を占めるという欠点があ
る。入力端子のボンディングパッドの大きさは一辺約１
５０μｍの正方形が普通であり、また入力端子につなが
る保護抵抗１ａは、例えば抵抗値を２にΩとし、拡散層
の幅を１０μｍ、１３抵抗を４０Ω／口とするとき、５
００μｍの長さを要する。
マスクレイアウト上大きな面積を占めるという欠点があ
る。入力端子のボンディングパッドの大きさは一辺約１
５０μｍの正方形が普通であり、また入力端子につなが
る保護抵抗１ａは、例えば抵抗値を２にΩとし、拡散層
の幅を１０μｍ、１３抵抗を４０Ω／口とするとき、５
００μｍの長さを要する。
また、保護抵抗は半導体基板上で上部に配線層などがな
く、周囲から電界などの影響を受けにくいため、抵抗体
中を流れる電流は、通常抵抗が一番小さくなる様に、コ
ーナーで角部に集中し、それによる発熱で特性変化をも
ならず欠点がある。
く、周囲から電界などの影響を受けにくいため、抵抗体
中を流れる電流は、通常抵抗が一番小さくなる様に、コ
ーナーで角部に集中し、それによる発熱で特性変化をも
ならず欠点がある。
本発明の目的は、従来大きなレイアウト面積を占めてい
た入力保護回路を改善し、占有面積が小さくかつ保護特
性が従来よりまさる入力保護回路を備えた半導体装置を
提供することにある。
た入力保護回路を改善し、占有面積が小さくかつ保護特
性が従来よりまさる入力保護回路を備えた半導体装置を
提供することにある。
本発明の半導体装置は、第１導電型半導体基板の主面上
に絶縁膜を介して設けられた入力端子用のボンディング
パッドと、前記ボンディングパッドと内部回路の間に挿
入された保護抵抗を含む入力保護回路を備えた半導体装
置において、前記保護抵抗は前記ボンディングパッド直
下に所定のコンタクト部を有する絶縁膜を介して設けら
れているというものである。
に絶縁膜を介して設けられた入力端子用のボンディング
パッドと、前記ボンディングパッドと内部回路の間に挿
入された保護抵抗を含む入力保護回路を備えた半導体装
置において、前記保護抵抗は前記ボンディングパッド直
下に所定のコンタクト部を有する絶縁膜を介して設けら
れているというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す半導体チップの平
面図、第２図は第１図のＢ部のＸ−Ｘ′線拡大断面図、
第３図は第１の実施例の回路図である。
面図、第２図は第１図のＢ部のＸ−Ｘ′線拡大断面図、
第３図は第１の実施例の回路図である。
この実施例はシリコンからなるｐ型半導体基板１３の主
面上に絶縁膜を介して設けられた入力端子用のボンディ
ングパッド３と、ボンディングパッド３と内部回路の間
に挿入された保護抵抗を含む入力保護回路を備えた半導
体装置において、前述の保護抵抗はｎ型不純物拡散層１
ａからなっていてボンディングパッド３直下にコンタク
ト部２ａを有する保護絶縁Ｍ１１を介して設けられてい
るというものである。
面上に絶縁膜を介して設けられた入力端子用のボンディ
ングパッド３と、ボンディングパッド３と内部回路の間
に挿入された保護抵抗を含む入力保護回路を備えた半導
体装置において、前述の保護抵抗はｎ型不純物拡散層１
ａからなっていてボンディングパッド３直下にコンタク
ト部２ａを有する保護絶縁Ｍ１１を介して設けられてい
るというものである。
なお、４はボンディング時にボンディング線とボンディ
ングパッド３とのコンタクトをとるためのカバー膜に設
けられるスルーホールである。保護抵抗は、ｎ型不純物
拡散層１ａで形成されていて、入力端子用のボンディン
グパッド３直下に形成されている。２ａはボンディング
パッド３と不純物拡散Ｒ１ａとのコンタクト部を示す。
ングパッド３とのコンタクトをとるためのカバー膜に設
けられるスルーホールである。保護抵抗は、ｎ型不純物
拡散層１ａで形成されていて、入力端子用のボンディン
グパッド３直下に形成されている。２ａはボンディング
パッド３と不純物拡散Ｒ１ａとのコンタクト部を示す。
フィールドの厚い酸化膜を利用したトランジスタＴＲ０
は、ボンディングパッド３をゲート、不純物拡散Ｆｅ１
ｔ １ ａをドレイン、接地電位となるアルミニウム配
線７とコンタクト部２ｂで接続された不純物拡散層１ｂ
をソース領域とした構造になっており、しきい値が高く
なっている。
は、ボンディングパッド３をゲート、不純物拡散Ｆｅ１
ｔ １ ａをドレイン、接地電位となるアルミニウム配
線７とコンタクト部２ｂで接続された不純物拡散層１ｂ
をソース領域とした構造になっており、しきい値が高く
なっている。
パンチスルートランジスタＴＲ１は、多結晶シリコンか
らなるゲート５．不純物拡散Ｒ１ａをドレイン、接地電
位となる不純物拡散１１ｂをソースとし、ゲート５はコ
ンタクト６により接地のアルミニウム配線７と接続され
た構造をもつ。通常動作時に保護抵抗を通る入力信号は
、コンタクト部２ｃを介し、アルミニウム配線８を通っ
て内部回路の初段につながる。入力端子に静電気などに
よる異常高電圧が印加されたときは、トランジスタＴＲ
，がオンし、その時のオン電流及びパンチスルートラン
ジスタＴＲ１のブレークダウン電流により信号線レベル
のアルミニウム配線８につながる初段回路は高バイアス
印加による破壊から保護される。
らなるゲート５．不純物拡散Ｒ１ａをドレイン、接地電
位となる不純物拡散１１ｂをソースとし、ゲート５はコ
ンタクト６により接地のアルミニウム配線７と接続され
た構造をもつ。通常動作時に保護抵抗を通る入力信号は
、コンタクト部２ｃを介し、アルミニウム配線８を通っ
て内部回路の初段につながる。入力端子に静電気などに
よる異常高電圧が印加されたときは、トランジスタＴＲ
，がオンし、その時のオン電流及びパンチスルートラン
ジスタＴＲ１のブレークダウン電流により信号線レベル
のアルミニウム配線８につながる初段回路は高バイアス
印加による破壊から保護される。
また、保護抵抗（１ａ）は、その上部にアルミニウムか
らなるボンディングパッド３が形成されているため、保
護抵抗（ｌａ＞とボンディングパッド３の間でキャパシ
タが形成さな構造になっている。入力端子に高電圧が印
加されたとき、このキャパシタの効果（誘電分極）によ
り、保護抵抗１ａの中の電子は一様に広がろうとするな
め、角部（Ｂ部）での電流集中が緩和され、そのため電
流集中による熱の発生が防止される。
らなるボンディングパッド３が形成されているため、保
護抵抗（ｌａ＞とボンディングパッド３の間でキャパシ
タが形成さな構造になっている。入力端子に高電圧が印
加されたとき、このキャパシタの効果（誘電分極）によ
り、保護抵抗１ａの中の電子は一様に広がろうとするな
め、角部（Ｂ部）での電流集中が緩和され、そのため電
流集中による熱の発生が防止される。
また、入力端子用のボンディングパッド３にボンディン
グするときに入力保護回路が受ける衝撃の緩和のため、
ボンディングパッド３下の保護絶縁膜１１はその他の領
域の保護絶縁膜より厚くしであるが、必ずしもその必要
はない。
グするときに入力保護回路が受ける衝撃の緩和のため、
ボンディングパッド３下の保護絶縁膜１１はその他の領
域の保護絶縁膜より厚くしであるが、必ずしもその必要
はない。
第４図は本発明の第２の実施例を示す半導体チップの平
面図、第５図は第２の実施例の回路図である。
面図、第５図は第２の実施例の回路図である。
この実施例は保護抵抗１ａのボンディングパッド３から
離れた方の端にＭＯＳ）ランジスタＴＲｏを設けるよう
にした以外は第１の実施例と同じである。ＭＯＳトラン
ジスタＴＲｏと、ボンディングパッド３と拡散層抵抗（
１ａ）のコンタクト部２ａの間の距離が長く、時定数が
大きくできるため、入力端子に高バイアスが印加される
とき、トランジスタＴＲｏのオン電流が少なくでき、Ｔ
Ｒｏにかかる負荷が、第１の実施例に比較して小さくな
る利点がある。
離れた方の端にＭＯＳ）ランジスタＴＲｏを設けるよう
にした以外は第１の実施例と同じである。ＭＯＳトラン
ジスタＴＲｏと、ボンディングパッド３と拡散層抵抗（
１ａ）のコンタクト部２ａの間の距離が長く、時定数が
大きくできるため、入力端子に高バイアスが印加される
とき、トランジスタＴＲｏのオン電流が少なくでき、Ｔ
Ｒｏにかかる負荷が、第１の実施例に比較して小さくな
る利点がある。
以上の実施例は、保護抵抗として拡散層抵抗を用いたが
、多結晶シリコン膜を用いてもよい。
、多結晶シリコン膜を用いてもよい。
以上説明したように本発明は、入力保護回路をボンディ
ングパッド直下に絶縁膜を介して設けることによりレイ
アウト上面積が縮小され、半導体装置の高集積化に役立
つとともに、入力保護回路を全体レイアウトの中で配置
する上で配こ場所の自由度が大きくなり、設計の効率化
を測ることができる効果がある。また、保護抵抗を流れ
る電流の抵抗体の曲折した角部での集中を、ボンディン
グパッドと保護抵抗の間に構成されるキャパシタの効果
により緩和でき、保護抵抗を電流集中による熱による破
壊から保護することができる効果もある。
ングパッド直下に絶縁膜を介して設けることによりレイ
アウト上面積が縮小され、半導体装置の高集積化に役立
つとともに、入力保護回路を全体レイアウトの中で配置
する上で配こ場所の自由度が大きくなり、設計の効率化
を測ることができる効果がある。また、保護抵抗を流れ
る電流の抵抗体の曲折した角部での集中を、ボンディン
グパッドと保護抵抗の間に構成されるキャパシタの効果
により緩和でき、保護抵抗を電流集中による熱による破
壊から保護することができる効果もある。
第１図は本発明の第１の実施例を示す半導体チップの平
面図、第２図は第１図のＢ部のＸ−Ｘ′線拡大断面図、
第３図は第１の実施例の回路図、第４図は本発明の第２
の実施例を示す半導体チップの平面図、第５図は第２の
実施例の回路図、第６図は従来例を示す半導体チップの
平面図、第７図は第６図のＢ部のｘ−ｘ’線拡大断面区
、第８図は従来例の回路図である。 ｌａ、ｌｂ、ｌｂ’−−−ｎ型不純物拡散層、２ａ、２
ｂ、２ｂ’ 、２ｃ・・・コンタクト部、３・・・入力
端子用のボンディングパッド、４・・・カバー膜のスル
ーホール、５・・・多結晶シリコン層、６・・・コンタ
クト部、７，８・・・アルミニウム配線、１１・・・保
護絶縁膜、１２・・・フィールド酸化膜、１３・・・ｐ
型半導体基板。 ガ２図 看ｑ目 箔す圀
面図、第２図は第１図のＢ部のＸ−Ｘ′線拡大断面図、
第３図は第１の実施例の回路図、第４図は本発明の第２
の実施例を示す半導体チップの平面図、第５図は第２の
実施例の回路図、第６図は従来例を示す半導体チップの
平面図、第７図は第６図のＢ部のｘ−ｘ’線拡大断面区
、第８図は従来例の回路図である。 ｌａ、ｌｂ、ｌｂ’−−−ｎ型不純物拡散層、２ａ、２
ｂ、２ｂ’ 、２ｃ・・・コンタクト部、３・・・入力
端子用のボンディングパッド、４・・・カバー膜のスル
ーホール、５・・・多結晶シリコン層、６・・・コンタ
クト部、７，８・・・アルミニウム配線、１１・・・保
護絶縁膜、１２・・・フィールド酸化膜、１３・・・ｐ
型半導体基板。 ガ２図 看ｑ目 箔す圀
Claims (1)
- 第１導電型半導体基板の主面上に絶縁膜を介して設け
られた入力端子用のボンディングパッドと、前記ボンデ
ィングパッドと内部回路の間に挿入された保護抵抗を含
む入力保護回路を備えた半導体装置において、前記保護
抵抗は前記ボンディングパッド直下に所定のコンタクト
部を有する絶縁膜を介して設けられていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3819387A JPS63204755A (ja) | 1987-02-20 | 1987-02-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3819387A JPS63204755A (ja) | 1987-02-20 | 1987-02-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204755A true JPS63204755A (ja) | 1988-08-24 |
Family
ID=12518523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3819387A Pending JPS63204755A (ja) | 1987-02-20 | 1987-02-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63204755A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0794570A1 (en) * | 1996-03-06 | 1997-09-10 | STMicroelectronics S.r.l. | Integrated device with pads |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54160186A (en) * | 1978-06-09 | 1979-12-18 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS58143561A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置 |
| JPS61129855A (ja) * | 1984-11-28 | 1986-06-17 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1987
- 1987-02-20 JP JP3819387A patent/JPS63204755A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54160186A (en) * | 1978-06-09 | 1979-12-18 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS58143561A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置 |
| JPS61129855A (ja) * | 1984-11-28 | 1986-06-17 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0794570A1 (en) * | 1996-03-06 | 1997-09-10 | STMicroelectronics S.r.l. | Integrated device with pads |
| US5923076A (en) * | 1996-03-06 | 1999-07-13 | Sgs-Thomas Microelectronics S.R.L. | Integrated device with pads |
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