CN115440744A - 栅极驱动电路及制作方法、显示装置 - Google Patents

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Abstract

本公开提供一种栅极驱动电路及制作方法显示装置，属于显示技术领域，其可解决现有的栅极驱动电路中的金属氧化物薄膜晶体管在NBTIS应力的作用下，阈值电压会产生较大的负向漂移，造成漏电的问题。本公开的栅极驱动电路包括：多个移位寄存器；移位寄存器包括：多个第一金属氧化物薄膜晶体管；第一金属氧化物薄膜晶体管在工作状态下的栅源电压差为负值；第一金属氧化物薄膜晶体管包括：基底、位于基底上的第一金属氧化物层。

Description

栅极驱动电路及制作方法、显示装置
技术领域
本公开属于显示技术领域，具体涉及一种栅极驱动电路及制作方法、显示装置。
背景技术
金属氧化物薄膜晶体管由于其更高的迁移率，在高端显示市场份额逐步提升，金属氧化物技术也被认为取代现有低温多晶硅技术最可能的实现方式。
然而，金属氧化物薄膜晶体管对光敏感，负偏压高温光照稳定性(Negative BiasTemperature Illumination Stress，NBTIS)特性非常差，尤其在栅极驱动电路中，金属氧化物薄膜晶体管在NBTIS应力的作用下，阈值电压会产生较大的负向漂移，造成漏电。并且随着迁移率的提高，NBTIS的影响越严重。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提供一种栅极驱动电路及显示装置。
第一方面，本公开实施例提供了一种栅极驱动电路，所述栅极驱动电路包括：级联的多个移位寄存器；所述移位寄存器包括：多个第一金属氧化物薄膜晶体管；所述第一金属氧化物薄膜晶体管在工作状态下的栅源电压差为负值；所述第一金属氧化物薄膜晶体管包括：基底、位于所述基底上的第一金属氧化物层。
可选地，所述移位寄存器还包括：多个第二金属氧化物薄膜晶体管；所述第二金属氧化物薄膜晶体管在工作状态下的栅源电压差为正值；
所述第二金属氧化物薄膜晶体管包括：基底、位于所述基底上的第二金属氧化物层、及位于所述第二金属氧化物层靠近所述基底一侧的第三金属氧化物层；所述第二金属氧化物层的迁移率小于预设值，所述第三金属氧化物层的迁移率大于预设值；
所述第一金属氧化物薄膜晶体管还包括：分别位于所述第一金属氧化物层靠近所述基底一侧和背离所述基底一侧的第一栅极和第二栅极；
所述第一栅极和所述第二栅极在所述基底上的正投影均与所述第一金属氧化物层在所述基底上的正投影至少部分交叠。
可选地，所述第二金属氧化物薄膜晶体管还包括：位于所述第三金属氧化物层靠近所述基底一侧的第三栅极、及位于所述第二金属氧化物层背离所述基底一侧的第四栅极；
所述第三栅极在所述基底上的正投影与所述第二金属氧化物层和所述第三金属氧化物层在所述基底上的正投影至少部分交叠；
所述第四栅极在所述基底上的正投影与所述第二金属氧化物层和所述第三金属氧化物层在所述基底上的正投影至少部分交叠。
可选地，所述第二金属氧化物薄膜晶体管还包括：位于所述第三金属氧化物层靠近所述基底一侧的第四金属氧化物层；所述第四金属氧化物层的迁移率为2cm2/V.s至10cm2/V.s。
可选地，所述第一金属氧化物层、所述第二金属氧化物层、所述第三金属氧化物层中的金属元素包括：铟、镓、锌、锡中的至少一种。
可选地，所述第三金属氧化物层中掺杂有稀土元素。
可选地，所述稀土元素包括：钽、铌、钕、锆中的至少一种。
可选地，所述第一金属氧化物层和所述第二金属氧化物层同层设置。
可选地，所述第一栅极与所述第三栅极同层设置；
所述第二栅极与所述第四栅极同层设置。
可选地，所述第一金属氧化物薄膜晶体管还包括：位于所述第二栅极背离所述基底一侧的第一源极和第一漏极；
所述第一源极和所述第一漏极分别与所述第一金属氧化物层的两端电连接。
可选地，所述第二金属氧化物薄膜晶体管还包括：位于所述第四栅极背离所述基底一侧的第二源极和第二漏极；
所述第二源极和所述第二漏极分别与所述第二金属氧化物层的两端电连接。
可选地，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极同层设置。
第二方面，本公开实施例提供了一种栅极驱动电路的制作方法，其特征在于，所述栅极驱动电路包括：形成有级联的多个移位寄存器；
形成所述移位寄存器包括：
提供一个基底；
在基底上形成第一金属氧化物薄膜晶体管，所述第一金属氧化物薄膜晶体管包括第一金属氧化物层；且所述第一金属氧化物薄膜晶体管在工作状态下的栅源电压差为负值。
可选地，所述移位寄存器还包括：形成多个第二金属氧化物薄膜晶体管；所述第二金属氧化物薄膜晶体管在工作状态下的栅源电压差为正值；
所述第二金属氧化物薄膜晶体管包括：基底、位于所述基底上的第二金属氧化物层、及位于所述第二金属氧化物层靠近所述基底一侧的第三金属氧化物层；所述第二金属氧化物层的迁移率小于预设值，所述第三金属氧化物层的迁移率大于预设值；
所述第一金属氧化物薄膜晶体管还包括：分别位于所述第一金属氧化物层靠近所述基底一侧和背离所述基底一侧的第一栅极和第二栅极；
所述第一栅极和所述第二栅极在所述基底上的正投影均与所述第一金属氧化物层在所述基底上的正投影至少部分交叠。
第三方面，本公开实施例提供了一种显示装置，包括如上述提供的栅极驱动电路。
附图说明
图1为一种示例性的栅极驱动电路的结构示意图。
图2为一种示例性的移位寄存器的电路结构示意图。
图3为图2所示的移位寄存器的时序示意图。
图4为本公开实施例提供的栅极驱动电路中的部分薄膜晶体管的截面结构示意图。
图5为本公开实施例提供的栅极驱动电路的版图示意图。
图6为本公开实施例提供的栅极驱动电路的部分薄膜晶体管的制作示意图。
具体实施方式
为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在此需要说明的是，本公开实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本公开实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型晶体管相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本公开实施例的保护范围内的。其中，在本公开实施例中以所采用晶体管为N型晶体管时，第一电平信号以为工作电平信号，即为高电平信号，第二电平信号可以为非工作电平信号，即为低电平信号；相应的第一电平信号端为高电平信号端，第二电平信号端为低电平信号端。第一电源信号为高电平电源信号，第二电源信号为低电平电源信号；相应的第一电源信号端为高电平电源信号端，第二电源信号端为低电平电源信号端。
通常显示面板包括多条栅线和多条数据线，栅线和数据线交叉设置限定出多个像素区，每个像素区均设置有像素单元。其中，以各栅线的延伸方向为行方向，各数据线的延伸方向为列方向为例对显示面板的结构进行说明。在驱动显示面板进行显示时，可以根据待显示画面，逐行给栅线写入栅极扫描信号，同时给各数据线写入数据电压信号，以使显示面板中的像素单元逐行被点亮。其中，栅极扫描信号由栅极驱动电路提供，数据电压信号由源极驱动电路提供；在相关技术中可以将栅极驱动电路集成在栅极驱动芯片中，将源极驱动电路集成在源极驱动芯片中；而目前为了较少芯片数量，以及实现窄边框或者无边框，提供了一种将栅极驱动电路集成在阵列基板上(Gate On Array；GOA)的技术；其中，栅极驱动电路包括集成在阵列基板上、级联的多个移位寄存器，每个移位寄存器与栅线一一对应连接，用于为与之连接的栅线提供栅极扫描信号。
图1为一种示例性的栅极驱动电路的结构示意图，如图1所示，该栅极驱动电路包括：级联的多个移位寄存器；各个移位寄存器可以分别标号GOA1、GOA2、GOA3…GOAn。其中，本级移位寄存器的输入信号可以为上一级移位寄存器的输出信号，并对栅极驱动信号进行寄存之后，按照一定的时序输出至与之对应的栅线，以提供栅极扫描信号。下面将结合具体地移位寄存器电路结构，进行详细说明。
图2为一种示例性的移位寄存器的电路结构示意图，如图2所示，该移位寄存器包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第一存储电容C1和第二存储电容C2。
第一晶体管T1的栅极连接第一时钟信号端CK，源极连接信号输入端GI，漏极连接第一节点N1；其中，第一节点N1为第一晶体管T1的漏极、第二晶体管T2的栅极、第七晶体管T7的漏极、第五晶体管T5的栅极、第二存储电容C2的一端的连接点。
第二晶体管T2的栅极连接第一节点，源极连接第一时钟信号端CK，漏极连接第二节点N2；第二节点N2为第二晶体管T2的漏极、第三晶体管T3的漏极、第六晶体管T6的栅极、第八晶体管T8的源极的连接点。
第三晶体管T3的栅极连接第一时钟信号端CK，源极连接第一电源信号端VH，漏极连接第二节点N2。
第六晶体管T6的栅极连接第二节点，源极连接低电平电源信号端VL，漏极连接第三节点N3；第三节点N3为第六晶体管T6的漏极与第七晶体管T7的源极的连接点。
第七晶体管T7的栅极连接第二时钟信号端CB，源极连接第三节点N3，漏极连接第一节点N1。
第八晶体管T8的栅极连接高电平信号端VGH，源极连接第二节点，漏极连接第四节点N4；第四节点N4为第四晶体管T4的栅极、第八晶体管T8的漏极、第一存储电容C1的一端的连接点。
第四晶体管T4的栅极连接第四节点N4，源极连接低电平信号端VGL，漏极连接信号输出端GOUT。
第五晶体管T5的栅极连接第一节点N1，源极连接第二时钟信号端CB，漏极连接信号输出端GOUT。
第一存储电容C1的一端连接第四节点N4，另一端连接低电平信号端VGL。
第二存储电容C2的一端连接第一节点N1，另一端连接第五晶体管T5的漏极。
图3为图2所示的移位寄存器的时序示意图，下面将结合时序图，对以为寄存的工作原理进行进一步详细描述。
在第一阶段，第一节点N1的电位为低电平，第二节点N2的电位为低电平，第三节点N3的电位为高电平，第四节点N4的电位为低电平。
在第二阶段，第一节点N1的电位为低电平，第二节点N2的电位为高电平，第三节点N3的电位为低电平，第四节点N4的电位为高电平。
在第三阶段，第一节点N1的电位为高电平，第二节点N2的电位为低电平，第三节点N3的电位为高电平，第四节点N4的电位为低电平。
在第二阶段，第一节点N1的电位为高电平，第二节点N2的电位为低电平，第三节点N3的电位为高电平，第四节点N4的电位为低电平。
本申请的发明人发现，各个晶体管在工作状态下的栅源电压差VGS不完全相同，例如：第二晶体管T2和第三晶体管T3的阈值电压会产生较大的负向漂移，容易造成漏电，进而栅极驱动电路输出的栅极驱动信号，进而影响显示装置的显示效果
为了至少解决上述的技术问题之一，本公开实施例提供了一种栅极驱动电路及显示装置，下面将结合附图及具体实施方式，对本公开实施例提供的栅极驱动电路及显示装置进行进一步详细描述。
第一方面，本公开实施例提供了一种栅极驱动电路，本公开实施例提供的栅极驱动电路的具体结构可以如图1和图2所示，该栅极驱动电路包括：级联的多个移位寄存器。图4为本公开实施例提供的栅极驱动电路中的部分薄膜晶体管的截面结构示意图，如图4所示，该栅极驱动电路中的移位寄存器包括：多个第一金属氧化物薄膜晶体管10；第一金属氧化物薄膜晶体管10在工作状态下的栅源电压差为负值；第一金属氧化物薄膜晶体管10包括：基底101、位于基底101上的第一金属氧化物层102；第一金属氧化物层102的迁移率为2cm2/V.s至10cm2/V.s；第一金属氧化物薄膜晶体管10还包括：分别位于第一金属氧化物层102靠近基底101一侧和背离基底101一侧的第一栅极103和第二栅极104；第一栅极103和第二栅极104在基底101上的正投影均与第一金属氧化物层102在基底101上的正投影至少部分交叠。
在栅极驱动电路中，为了提高各个晶体管的迁移率，各个晶体管均为金属氧化物，其中部分金属氧化晶体管在工作状态下的栅源电压差为正值，部分金属氧化物晶体管在工作状态下的栅源电压差为负值。例如，第一金属氧化物薄膜晶体管10在工作状态下的栅源电压差VGS为负值(可以为-20V至-30V)，第一金属氧化物薄膜晶体管10具体可以为图2所示的移位寄存器中的第二晶体管T2和第三晶体管T3的至少一个。
可选地，第二晶体管T2和第三晶体管T3的工作状态下的栅源电压差为负值，可以减小因阈值电压带来较大的负向漂移以及造成漏电，影响栅极驱动电路输出的栅极驱动信号，进而影响显示装置的显示效果。
可以理解的是，例如第三晶体管T3，其第一极接受固定电压高电位时，在栅极在不断重复变化时，容易导致较大的负向漂移。因此移位寄存器单元中有类似第二晶体管T2和第三晶体管T3的晶体管，也可以采用晶体管工作状态下的栅源电压差为负值的方式。基底101可以采用玻璃等刚性材料制成，可以提高基底101对其上的其他膜层的承载能力。当然，基底101还可以采用聚酰亚胺(polyimide，PI)等柔性材料制成，可以提高金属氧化物薄膜晶体管整体的抗弯折、抗拉伸性能，避免在弯折、拉伸、扭曲过程中产生的应力使得基底101发生断裂，造成断路不良。在实际应用中，可以根据实际需要，合理选择基底101的材料，以保证金属氧化物薄膜晶体管具有良好的性能。基底101上还可以形成有缓冲层、阻挡层等其他绝缘膜层，其可以采用相关技术中的工艺形成，在此不在进行详述。
第一金属氧化物层102可以采用具有金属氧化物半导体材料制成，其迁移率可以为7-8cm2/V.s，可以保证第一金属氧化物薄膜晶体管10具有良好的迁移率。在此需要说明的是，此处的迁移率预设值可以设置为10cm2/V.s。
第一栅极103和第二栅极104可以为采用金(Au)、银(Ag)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、铝(Al)、钼(Mo)或铬(Cr)等材料中的至少一种形成的单层结构，或者诸如铝(Al)钕(Nd)合金、钼(Mo)钨(W)合金等合金形成的多层结构。在第一栅极103与第一金属氧化物层102之间以及第二栅极与第一金属氧化物层102之间还可以设置有栅极绝缘层，以避免第一金属氧化物层102与第一栅极103及第二栅极104之间发生短路。具体地，栅极绝缘层的材料可以由氮化硅、氧化硅、氮氧化硅构成的单层或多层结构。
本公共实施例提供的栅极驱动电路中，处于负偏压(可以为-20V至-30V)环境的第一金属氧化物薄膜晶体管10采用双栅结构制成，其中，第一栅极103和第二栅极104在基底101上的正投影均与第一金属氧化物层102在基底101上的正投影至少部分交叠，这样，第一栅极103和第二栅极104可以对第一金属氧化物层102进行遮挡，避免光线直接照射至第一金属氧化物层102上，影响第一金属氧化物薄膜晶体管10的负偏压高温光照稳定性，从而避免发生漏电现象，进而提高栅极驱动电路提供的栅极驱动信号的稳定性，提高显示装置的显示效果。同时，第一金属氧化物半导体层102可以采用迁移率相对较低的金属氧化物材料制成，例如可以选择铟镓锌氧化物IGZO，可以降低第一金属氧化物层102受到外界环境的影响程度，提高第一金属氧化物薄膜晶体管10的负偏压高温光照稳定性，从而避免发生漏电现象，进而提高栅极驱动电路提供的栅极驱动信号的稳定性，提高显示装置的显示效果。
在一些实施例中，如图4所示，移位寄存器还包括：多个第二金属氧化物薄膜晶体管20；第二金属氧化物薄膜晶体管20在工作状态下的栅源电压差为正值；第二金属氧化物薄膜晶体管20包括：基底101、位于基底101上的第二金属氧化物层201、及位于第二金属氧化物层201靠近基底101一侧的第三金属氧化物层202；第二金属氧化物层201的迁移率为2cm2/V.s至10cm2/V.s，第三金属氧化物层202的迁移率为40cm2/V.s至60cm2/V.s。
第二金属氧化物薄膜晶体管20在工作状态下的栅源电压差VGS为正值(可以为0V至30V)，第二金属氧化物薄膜晶体管20具体可以为图2所示的移位寄存器中的除第二晶体管T2和第三晶体管T3之外的其他晶体管中的至少一个。例如：栅极驱动电路的信号输出端的第四晶体管T 4和第五晶体管T5。第二金属氧化物晶体管20采用第二金属氧化物层201和第三金属氧化物层202叠层设置的结构，其中，第二金属氧化物层201的迁移率为2cm2/V.s至10cm2/V.s，第三金属氧化物层202的迁移率为40cm2/V.s至60cm2/V.s，双层结构中的第二金属氧化物层201的迁移率较小，第三金属氧化物层202的迁移率较大，二者结合可以提高第二金属氧化物薄膜晶体管20整体的迁移率，保证整个栅极驱动电路的稳定性，从而提高显示装置的显示效果。同时，迁移率较小的第二金属氧化物层201可以对迁移率较大第三金属氧化物层202进行覆盖，防止光线直接照射至迁移率较大的第三金属氧化物层202，保证第二金属氧化物薄膜晶体管20具有较大的迁移率。
在一些实施例中，如图4所示，第二金属氧化物薄膜晶体管20还包括：位于第三金属氧化物层202靠近基底101一侧的第三栅极203、及位于第二金属氧化物层201背离基底101一侧的第四栅极204；第三栅极203在基底101上的正投影与第二金属氧化物层201和第三金属氧化物层202在基底101上的正投影至少部分交叠；第四栅极204在基底101上的正投影与第二金属氧化物层201和第三金属氧化物层202在基底101上的正投影至少部分交叠。
第三栅极203和第四栅极204可以对第二金属氧化物层201以及第三金属氧化物层202进行遮挡，避免光线直接照射至第二金属氧化物层201和第三金属氧化物层202上，影响第二金属氧化物薄膜晶体管20的稳定性，从而避免发生漏电现象，进而提高栅极驱动电路提供的栅极驱动信号的稳定性，提高显示装置的显示效果。
在一些实施例中，第二金属氧化物薄膜晶体管20还包括：位于第三金属氧化物层201靠近基底101一侧的第四金属氧化物层205；第四金属氧化物层205的迁移率为2cm2/V.s至10cm2/V.s。
第四金属氧化物层205的迁移率较小，具体可以为2cm2/V.s至10cm2/V.s，其可以与迁移率较小的第二金属氧化物201共同将迁移率较大的第三金属氧化物层202进行包覆，可以防止光线直接照射至迁移率较大的第三金属氧化物层202，保证第二金属氧化物薄膜晶体管20具有较大的迁移率。可以理解的是，在本公开实施例中仅示出了三层金属氧化物层构成第二金属氧化物薄膜晶体管20，当然其中的金属氧化物层的数量还可以为其他数量，在此不在进行一一列举。
在一些实施例中，栅极驱动电路中的晶体管均采用金属氧化物晶体管。
可以理解的是，栅极驱动电路，所述移位寄存器的信号输出端的晶体管的迁移率大于所述移位寄存器的信号输入端的晶体管的迁移率。例如：第四晶体管和五晶体管的迁移率均大于第二晶体管和第三晶体管的迁移率。当然，如果晶体管有多个不同迁移率的氧化物层时，第四晶体管和四五晶体管的整体迁移率均大于第二晶体管和第三晶体管的整体迁移率。当然，为了便于描述，可以指第四晶体管和四五晶体管中各自迁移率最大氧化物层的迁移率，均大于第二晶体管和第三晶体管各自迁移率最大氧化物层的迁移率。
在一些实施例中，第一金属氧化物层102、第二金属氧化物层201、第三金属氧化物层202金属元素包括：铟、镓、锌、锡中的至少一种。
第一金属氧化物层102、第二金属氧化物层201、第三金属氧化物层202中的金属氧化物具体可以为铟镓锌氧化物(IGZO)，铟镓锡氧化物(IGTO)，铟锌氧化物(IZO)，铟锡氧化物(ITO)以及铟锡锌氧化物(ITZO)中的至少一种，其均为具有较高迁移率的金属氧化物，以保证第一金属氧化物薄膜晶体管10和第二金属氧化物薄膜晶体管20整体具有较高的迁移率。
可以理解的是，实现各晶体管栅源电压差为正值或负值，或者各晶体管的迁移率进行控制可以采用做种方法，例如:各晶体管的有源层(例如氧化物)采用工艺方式不同，或金属元素含量不同，或掺杂元素等。
在一些实施例中，第一金属氧化物层102、第二金属氧化物层201、第三金属氧化物层202等的迁移率不同，可以采用多种方式，例如工艺方式不同，或金属元素含量不同，或掺杂等。例如：第一金属氧化物层102的结晶程度小于第二金属氧化物层201结晶程度，且小于第三金属氧化物层202的结晶程度。
在一些实施例中，第一金属氧化物层102、第二金属氧化物层201、第三金属氧化物层202等至少一个中掺杂有稀土元素。例如：第三金属氧化物层202中掺杂有稀土元素。如此有利于保证第三金属氧化物层202高迁移率。
稀土元素具体可以为钽(Ta)、铌(Nb)、钕(Nd)、锆(Zr)中的至少一种。以金属氧化物为铟镓锌氧化物(IGZO)，稀土元素为钽(Ta)为例，其中钽(Ta)元素的电负性为1.5，氧(O)元素的电负性为3.5，按照一般的电负性差1.7的界限，电负性差大于1.7的两种元素所形成的离子键的键能较强，因此钽(Ta)元素与氧(O)元素所形成的离子键的键能较强，这样可以使得第一金属氧化物的结构更加稳定，避免受到光照、制作工艺、外界水氧等因素的影响，从而可以保证第一金属氧化物半导体层102具有更高的迁移率，进而可以提高金属氧化物薄膜晶体管整体的迁移率。
第二方面，本公开实施例提供了栅极驱动电路的制作方法，其特征在于，所述栅极驱动电路包括：形成有级联的多个移位寄存器；
形成所述移位寄存器包括：
提供一个基底；
在基底上形成第一金属氧化物薄膜晶体管，所述第一金属氧化物薄膜晶体管包括第一金属氧化物层；且所述第一金属氧化物薄膜晶体管在工作状态下的栅源电压差为负值。
在一些实施例中，形成所述第一金属氧化物薄膜晶体管还包括：分别位于所述第一金属氧化物层靠近所述基底一侧和背离所述基底一侧的第一栅极和第二栅极；
所述第一栅极和所述第二栅极在所述基底上的正投影均与所述第一金属氧化物层在所述基底上的正投影至少部分交叠。
在一些实施例中，形成所述移位寄存器还包括：多个第二金属氧化物薄膜晶体管；所述第二金属氧化物薄膜晶体管在工作状态下的栅源电压差为正值；在一些实施例中，如图4和图5所示，第一金属氧化物层102和第二金属氧化物层201同层设置。
在制备过程中，第一金属氧化物层102和第二金属氧化物层201可以采用相同材料，同一工艺制成，可以减少工艺步骤，节约制备成本。
在一些实施例中，如图4所示，第一栅极103与第三栅极203同层设置；第二栅极104与第四栅极204同层设置。
在制备过程中，第一栅极103与第三栅极203可以采用相同材料，同一工艺制成，第二栅极104与第四栅极204可以采用相同材料，同一工艺制成，可以减少工艺步骤，节约制备成本。
在一些实施例中，如图4所示，第一金属氧化物薄膜晶体管10还包括：位于第二栅极104背离基底一侧的第一源极105和第一漏极106；第一源极105和第一漏极106分别与第一金属氧化物层102的两端电连接。
当第一栅极103和第二栅极104输入高电平信号时，第一金属氧化物层102处于导电状态，使得第一源极105和第一漏极106导通，以传输相应的电压信号。
在一些实施例中，第二金属氧化物薄膜晶体管20还包括：位于第四栅极204背离基底101一侧的第二源极206和第二漏极207；第二源极206和第二漏极207分别与第二金属氧化物层201的两端电连接。
当第三栅极203和第四栅极204输入高电平信号时，第二金属氧化物层201、第三金属氧化物层202、第三金属氧化物层205处于导电状态，使得第二源极206和第二漏极207导通，以传输相应的电压信号。
在一些实施例中，如图4和图5第一源极105、第一漏极106、第二源极206和第二漏极207同层设置。
在制备过程中，第一源极105、第一漏极106、第二源极206和第二漏极207可以采用相同材料，同一工艺制成，可以减少工艺步骤，节约制备成本。
在一些实施例中，如图4和图5，图6所示，栅极驱动电路的部分薄膜晶体管的制作可以参考图6，形成移位寄存器中的第一金属氧化物薄膜晶体管和/或第二金属氧化物薄膜晶体管中不同迁移率的金属氧化物层。例如：氧化物层Oxide(例如IGZO)高迁材料(简称Oxide-高迁)与氧化物层Oxide低迁材料(简称Oxide-低迁)分两层掩膜工艺Mask，这样可以实现部分区域双层氧化物层Oxide(例如IGZO)，部分区域单层氧化物层Oxide(例如IGZO)。可以理解的是，图6仅是示意栅极(Gate 1和Gate2)和氧化物层(Oxide-高迁Oxide-低迁)，其他层可以参考现有制作晶体管的工艺，不在赘述。
在一些实施例中，如图5，第一存储电容C1沿第一方向设置(例如栅线方向)，例如：垂直于高电平信号端VGH；第二存储电容C2沿第二方向(例如数据线方向)，例如：平行于第二时钟信号端CB。如此，有利于节省移位寄存器的布局空间，避免因第一存储电容C1和第二存储电容C2都平行于第二时钟信号端CB，占用较大空间。
在一些实施例中，如图5，第一存储电容C1沿第一方向设置，且位于第一方向上相邻的移位寄存器之间，如此有利于充分利用相邻移位寄存器级联信号线所占用空间，进而优化布局。
在一些实施例中，如图5，第二存储电容C2更靠近显示区一侧，第一存储电容C1更靠近第二时钟信号端CB一侧，且与高电平信号端VGH存在交叠；如此设计，有利于提高第一存储电容C1对第四节点N4的稳压作用。
第三方面，本公开实施例提供了一种显示面板，具有显示区和围绕显示区的非显示区，显示面板包括设置于非显示区的如上述任一实施例提供的栅极驱动电路。显示面板还包括：设置于显示区的多个像素单元；每一行像素单元与同一条栅线电连接；栅极驱动电路的每个移位寄存器的输出端与对应的一行像素单元所连接的栅线电连接。栅极驱动电路可以为与之连接的栅线提供栅极扫描信号。其实现原理及有益效果与上述的栅极驱动电路的实现原理及有益效果相同，在此不再进行赘述。
第四方面，本公开实施例提供了一种显示装置，该显示装置包括如上述任一实施例提供的显示面板，该显示装置也包括如上述任一实施例提供的栅极驱动电路。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，其实现原理及有益效果与上述的显示面板及栅极驱动电路的实现原理及有益效果相同，在此不再进行赘述。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (15)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：级联的多个移位寄存器；所述移位寄存器包括：多个第一金属氧化物薄膜晶体管；所述第一金属氧化物薄膜晶体管在工作状态下的栅源电压差为负值；所述第一金属氧化物薄膜晶体管包括：基底、位于所述基底上的第一金属氧化物层。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器还包括：多个第二金属氧化物薄膜晶体管；所述第二金属氧化物薄膜晶体管在工作状态下的栅源电压差为正值；
所述第二金属氧化物薄膜晶体管包括：基底、位于所述基底上的第二金属氧化物层、及位于所述第二金属氧化物层靠近所述基底一侧的第三金属氧化物层；所述第二金属氧化物层的迁移率小于预设值，所述第三金属氧化物层的迁移率大于预设值；
所述第一金属氧化物薄膜晶体管还包括：分别位于所述第一金属氧化物层靠近所述基底一侧和背离所述基底一侧的第一栅极和第二栅极；
所述第一栅极和所述第二栅极在所述基底上的正投影均与所述第一金属氧化物层在所述基底上的正投影至少部分交叠。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第二金属氧化物薄膜晶体管还包括：位于所述第三金属氧化物层靠近所述基底一侧的第三栅极、及位于所述第二金属氧化物层背离所述基底一侧的第四栅极；
所述第三栅极在所述基底上的正投影与所述第二金属氧化物层和所述第三金属氧化物层在所述基底上的正投影至少部分交叠；
所述第四栅极在所述基底上的正投影与所述第二金属氧化物层和所述第三金属氧化物层在所述基底上的正投影至少部分交叠。
4.根据权利要求2所述的栅极驱动电路，其特征在于，所述第二金属氧化物薄膜晶体管还包括：位于所述第三金属氧化物层靠近所述基底一侧的第四金属氧化物层；所述第四金属氧化物层的迁移率为2cm2/V.s至10cm2/V.s。
5.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一金属氧化物层、所述第二金属氧化物层、所述第三金属氧化物层中的金属元素包括：铟、镓、锌、锡中的至少一种。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述第三金属氧化物层中掺杂有稀土元素。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述稀土元素包括：所述稀土元素包括：钽、铌、钕、锆中的至少一种。
8.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一金属氧化物层和所述第二金属氧化物层同层设置。
9.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一栅极与所述第三栅极同层设置；
所述第二栅极与所述第四栅极同层设置。
10.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一金属氧化物薄膜晶体管还包括：位于所述第二栅极背离所述基底一侧的第一源极和第一漏极；
所述第一源极和所述第一漏极分别与所述第一金属氧化物层的两端电连接。
11.根据权利要求10所述的栅极驱动电路，其特征在于，所述第二金属氧化物薄膜晶体管还包括：位于所述第四栅极背离所述基底一侧的第二源极和第二漏极；
所述第二源极和所述第二漏极分别与所述第二金属氧化物层的两端电连接。
12.根据权利要求11所述的栅极驱动电路，其特征在于，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极同层设置。
13.一种栅极驱动电路的制作方法，其特征在于，所述栅极驱动电路包括：形成有级联的多个移位寄存器；
形成所述移位寄存器包括：
提供一个基底；
在基底上形成第一金属氧化物薄膜晶体管，所述第一金属氧化物薄膜晶体管包括第一金属氧化物层；且所述第一金属氧化物薄膜晶体管在工作状态下的栅源电压差为负值。
14.根据权利要求13所述的制作方法，其特征在于，
所述移位寄存器还包括：形成多个第二金属氧化物薄膜晶体管；所述第二金属氧化物薄膜晶体管在工作状态下的栅源电压差为正值；
所述第二金属氧化物薄膜晶体管包括：基底、位于所述基底上的第二金属氧化物层、及位于所述第二金属氧化物层靠近所述基底一侧的第三金属氧化物层；所述第二金属氧化物层的迁移率小于预设值，所述第三金属氧化物层的迁移率大于预设值；
所述第一金属氧化物薄膜晶体管还包括：分别位于所述第一金属氧化物层靠近所述基底一侧和背离所述基底一侧的第一栅极和第二栅极；
所述第一栅极和所述第二栅极在所述基底上的正投影均与所述第一金属氧化物层在所述基底上的正投影至少部分交叠。
15.一种显示装置，其特征在于，包括如权利要求1至12任一项所述的栅极驱动电路。
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