CN113711298B - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

一种移位寄存器单元，包括：输入电路(11)、第一控制电路(12)、第二控制电路(13)和输出电路(14)。输入电路(11)配置为在第一时钟信号端(CLK1)的控制下，向第一控制节点(P1)提供信号输入端(INPUT)的信号，以及在第一时钟信号端(CLK1)和第一控制节点(P1)的控制下，向第二控制节点(P2)提供第一电源端(VSS)或第一时钟信号端(CLK1)的信号(301)；第一控制电路(12)配置为在第一控制节点(P1)、第二控制节点(P2)和第一电源端(VSS)的控制下，向第一输出端(GP)提供第二电源端(VDD)或第二时钟信号端(CLK2)的信号(302)；第二控制电路(13)配置为在第一输出端(GP)、第三时钟信号端(CLK3)和第四时钟信号端(CLK4)的控制下，向第二输出端(GO)提供第一电源端(VSS)的信号；输出电路(14)配置为在第一输出端(GP)的控制下，向第二输出端(GO)提供第二电源端(VDD)的信号(303)，以及利用第一电源端(VSS)的信号抑制第二输出端(GO)的漏电(304)。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本公开涉及但不限于显示技术领域，尤指一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
在显示技术领域中，栅极驱动电路一般用于逐行向显示区的像素单元发送栅极驱动信号，从而实现像素单元逐行接收数据信号。栅极驱动电路一般包括多级连接的移位寄存器单元，每一个移位寄存器单元的输出端与一行像素单元连接，向像素单元发送上述栅极驱动信号。
由于控制像素亮度的电压会因为漏电而随时间变化，为了使显示装置的像素亮度的波动保持在合理的范围内，在显示静态画面时仍需要进行数据刷新。为了降低功耗，可以降低刷新频率。然而，常规的栅极驱动电路在超低刷新频率(比如，1赫兹(Hz))下由于漏电影响，输出会产生较大的噪声，从而影响显示效果。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
一方面，本公开提供一种移位寄存器单元，包括：输入电路、第一控制电路、第二控制电路和输出电路；所述输入电路，分别与信号输入端、第一电源端、第一时钟信号端、第一控制节点和第二控制节点耦接，配置为在第一时钟信号端的控制下，向第一控制节点提供信号输入端的信号，以及在第一时钟信号端和第一控制节点的控制下，向第二控制节点提供第一电源端或第一时钟信号端的信号；所述第一控制电路，分别与第一控制节点、第二控制节点、第二时钟信号端、第一电源端、第二电源端和第一输出端耦接，配置为在第一控制节点、第二控制节点和第一电源端的控制下，向第一输出端提供第二电源端或第二时钟信号端的信号；所述第二控制电路，分别与第一输出端、第三时钟信号端、第四时钟信号端、第一电源端和第二输出端耦接，配置为在第一输出端、第三时钟信号端和第四时钟信号端的控制下，向第二输出端提供第一电源端的信号；所述输出电路，分别与第一电源端、第二电源端、第一输出端和第二输出端耦接，配置为在第一输出端的控制下，向第二输出端提供第二电源端的信号，以及利用第一电源端的信号抑制第二输出端的漏电。
另一方面，本公开提供一种栅极驱动电路，包括多个级联的如上所述的移位寄存器单元；其中，第一级移位寄存器单元的信号输入端与初始信号端耦接，第N级移位寄存器单元的第一输出端与第N+1级移位寄存器单元的信号输入端耦接，N为大于0的整数。
另一方面，本公开提供一种显示装置，包括如上所述的栅极驱动电路。
另一方面，本公开提供一种移位寄存器单元的驱动方法，应用于如上所述的移位寄存器单元中，所述驱动方法包括：所述输入电路在第一时钟信号端的控制下，向第一控制节点提供信号输入端的信号，以及在第一时钟信号端和第一控制节点的控制下，向第二控制节点提供第一电源端或第一时钟信号端的信号；所述第一控制电路在第一控制节点、第二控制节点和第一电源端的控制下，向第一输出端提供第二电源端或第二时钟信号端的信号；所述输出电路在第一输出端的控制下，向第二输出端提供第二电源端的信号，或者，第二控制电路在第一输出端、第三时钟信号端和第四时钟信号端的控制下，向第二输出端提供第一电源端的信号；所述输出电路利用第一电源端的信号抑制第二输出端的漏电。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为本公开一实施例的移位寄存器单元的结构示意图；
图2为本公开一实施例的输出电路的结构示意图；
图3为本公开一实施例的输出子电路的等效电路图；
图4为本公开一实施例的漏电抑制子电路的等效电路图；
图5为本公开一实施例的输入电路的等效电路图；
图6为本公开一实施例的第一控制电路的等效电路图；
图7为本公开一实施例的第二控制电路的等效电路图；
图8为本公开一实施例的移位寄存器单元的等效电路图；
图9为本公开一实施例的移位寄存器单元的工作时序图；
图10为本公开一实施例的移位寄存器单元的防漏电效果的仿真示意图；
图11为本公开另一实施例的移位寄存器单元的等效电路图；
图12为本公开一实施例的双栅晶体管的连接示意图；
图13为本公开一实施例的双栅晶体管的剖面示意图；
图14为本公开一实施例的第一控制极和第二控制极耦接的双栅晶体管的IV特性示意图；
图15为本公开另一实施例的移位寄存器单元的等效电路图；
图16为本公开一实施例的移位寄存器单元的驱动方法的流程图；
图17为本公开一实施例的栅极驱动电路的示意图。
附图标记说明：
INPUT-信号输入端；CLK1-第一时钟信号端；CLK2-第二时钟信号端；CLK3-第三时钟信号端；CLK4-第四时钟信号端；VSS-第一电源端；VDD-第二电源端；GP-第一输出端；GO-第二输出端；P1-第一控制节点；P2-第二控制节点；P3-第三控制节点；P4-第四控制节点；P5-第五控制节点；P6-第六控制节点；T1至T14-晶体管；C1-第一电容；C2-第二电容；C3-第三电容；C4-第四电容；11-输入电路；12-第一控制电路；13-第二控制电路；14-输出电路；141-输出子电路；142-漏电抑制子电路；20-基底；21-阻挡层；22-第一控制极；23-第一绝缘层；24-有源层；25-第二绝缘层；26-第二控制极；27-第三绝缘层；281-第一极；282-第二极；283-连接电极；260，280-电容电极；29-第四绝缘层。
具体实施方式
本公开描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本公开所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本公开包括并设想了与本领域普通技术人员已知的特征和元件的组合。本公开已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的方案。任何实施例的任何特征或元件也可以与来自其它方案的特征或元件组合，以形成另一个由权利要求限定的独特的方案。因此，应当理解，在本公开中示出或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行一种或多种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本公开实施例的精神和范围内。
在附图中，有时为了明确起见，夸大表示了构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中每个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
除非另外定义，本公开使用的技术术语或科学术语为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。本公开中，“多个”可以表示两个或两个以上的数目。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”、“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的或是间接的。“电性的连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且可以包括晶体管等开关元件、电阻器、电感器、电容器、其它具有一种或多种功能的元件等。
为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。
在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。示例性地，本公开实施例中使用的薄膜晶体管可以是低温多晶硅薄膜晶体管或氧化物(Oxide)薄膜晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极称为控制极。而且，薄膜晶体管或场效应管可以为P型晶体管，或者可以为N型晶体管。
本公开实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，可以减少漏电对输出端的影响，以确保低频驱动下移位寄存器单元的输出稳定性，从而实现像素低频驱动所需的控制信号。
图1为本公开一实施例提供的移位寄存器单元的结构示意图。如图1所示，本公开实施例提供的移位寄存器单元，包括：输入电路11、第一控制电路12、第二控制电路13和输出电路14。
本实施例中，输入电路11，分别与信号输入端INPUT、第一电源端VSS、第一时钟信号端CLK1、第一控制节点P1和第二控制节点P2耦接，配置为在第一时钟信号端CLK1的控制下，向第一控制节点P1提供信号输入端INPUT的信号，以及在第一时钟信号端CLK1和第一控制节点P1的控制下，向第二控制节点P2提供第一电源端VSS或第一时钟信号端CLK1的信号；第一控制电路12，分别与第一控制节点P1、第二控制节点P2、第二时钟信号端CLK2、第一电源端VSS、第二电源端VDD和第一输出端GP耦接，配置为在第一控制节点P1、第二控制节点P2和第一电源端VSS的控制下，向第一输出端GP提供第二电源端VDD或第二时钟信号端CLK2的信号；第二控制电路13，分别与第一输出端GP、第三时钟信号端CLK3、第四时钟信号端CLK4、第一电源端VSS和第二输出端GO耦接，配置为在第一输出端GP、第三时钟信号端CLK3和第四时钟信号端CLK4的控制下，向第二输出端GO提供第一电源端VSS的信号；输出电路14，分别与第一电源端VSS、第二电源端VDD、第一输出端GP和第二输出端GO耦接，配置为在第一输出端GP的控制下，向第二输出端GO提供第二电源端VDD的信号，以及利用第一电源端VSS的信号抑制第二输出端GO的漏电。
在本实施例中，第一电源端VSS可以持续提供低电平信号，第二电源端VDD可以持续提供高电平信号。信号输入端INPUT、第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3和第四时钟信号端CLK4的输入信号可以为脉冲信号。
在本实施例中，第一输出端GP的输出信号和第二输出端GO的输出信号的相位相反。例如，第一输出端GP提供的栅极驱动信号可以提供给像素电路中的低温多晶硅薄膜晶体管，第二输出端GO提供的栅极驱动信号可以提供给像素电路中的氧化物薄膜晶体管。
本实施例中，通过输出电路利用第一电源端的信号抑制第二输出端的漏电，可以减小第二输出端的反向漏电，从而确保低频驱动下移位寄存器单元的输出稳定性，实现像素低频驱动所需的控制信号。
图2为本公开一实施例的输出电路的结构示意图。如图2所示，本实施例提供的移位寄存器单元中的输出电路，包括：输出子电路141和漏电抑制子电路142；其中，输出子电路141分别与第一输出端GP、第二电源端VDD、第三控制节点P3和第二输出端GO耦接，配置为在第一输出端GP的控制下，向第三控制节点P3提供第二电源端VDD的信号，以及在第一输出端GP的控制下，导通第三控制节点P3和第二输出端GO；漏电抑制子电路142分别与第一电源端VSS、第二输出端GO和第三控制节点P3耦接，配置为在第二输出端GO的控制下，向第三控制节点P3提供第一电源端VSS的信号，以抑制第二输出端GO的漏电。
本实施例通过漏电抑制子电路，可以减小第二输出端的漏电，确保低频驱动下移位寄存器单元的输出稳定性，从而实现像素低频驱动所需的开关控制信号。
图3为本公开一实施例的输出子电路的等效电路图。如图3所示，本实施例提供的移位寄存器单元中的输出子电路141，包括：第一晶体管T1和第二晶体管T2；其中，第一晶体管T1的控制极与第一输出端GP耦接，第一晶体管T1的第一极与第二电源端VDD耦接，第一晶体管T1的第二极与第三控制节点P3耦接；第二晶体管T2的控制极与第一输出端GP耦接，第二晶体管T2的第一极与第三控制节点P3耦接，第二晶体管T2的第二极与第二输出端GO耦接。
在本实施例中，图3中示出了输出子电路的一种示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其功能即可。
图4为本公开一实施例的漏电抑制子电路的等效电路图。如图4所示，本实施例提供的移位寄存器单元中的漏电抑制子电路142，包括：第三晶体管T3；其中，第三晶体管T3的控制极与第二输出端GO耦接，第三晶体管T3的第一极与第一电源端VSS耦接，第三晶体管T3的第二极与第三控制节点P3耦接。
在本实施例中，图4中示出了漏电抑制子电路的一种示例性结构。本领域技术人员容易理解是，漏电抑制子电路的实现方式不限于此，只要能够实现其功能即可。
图5为本公开一实施例的输入电路的等效电路图。如图5所示，本实施例提供的移位寄存器单元中的输入电路11，包括：第四晶体管T4、第五晶体管T5和第六晶体管T6。其中，第四晶体管T4的控制极与第一时钟信号端CLK1耦接，第四晶体管T4的第一极与信号输入端INPUT耦接，第四晶体管T4的第二极与第一控制节点P1耦接；第五晶体管T5的控制极与第一控制节点P1耦接，第五晶体管T5的第一极与第一时钟信号端CLK1耦接，第五晶体管T5的第二极与第二控制节点P2耦接；第六晶体管T6的控制极与第一时钟信号端CLK1耦接，第六晶体管T6的第一极与第一电源端VSS耦接，第六晶体管T6的第二极与第二控制节点P2耦接。
本实施例中，图5中示出了输入电路的示例性结构。本领域技术人员容易理解是，输入电路的实现方式不限于此，只要能够实现其功能即可。
图6为本公开一实施例的第一控制电路的等效电路图。如图6所示，本实施例提供的移位寄存器单元中的第一控制电路12，包括：第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第一电容C1和第二电容C2。其中，第七晶体管T7的控制极与第二控制节点P2耦接，第七晶体管T7的第一极与第二电源端VDD耦接，第七晶体管T7的第二极与第一输出端GP耦接；第八晶体管T8的控制极与第四控制节点P4耦接，第八晶体管T8的第一极与第二时钟信号端CLK2耦接，第八晶体管T8的第二极与第一输出端GP耦接；第九晶体管T9的控制极与第二控制节点P2耦接，第九晶体管T9的第一极与第二电源端VDD耦接，第九晶体管T9的第二极与第五控制节点P5耦接；第十晶体管T10的控制极与第二时钟信号端CLK2耦接，第十晶体管T10的第一极与第五控制节点P5耦接，第十晶体管T10的第二极与第一控制节点P1耦接；第十一晶体管T11的控制极与第一电源端VSS耦接，第十一晶体管T11的第一极与第一控制节点P1耦接，第十一晶体管T11的第二极与第四控制节点P4耦接；第一电容C1的第一电极与第一输出端GP耦接，第一电容C1的第二电极与第四控制节点P4耦接；第二电容C2的第一电极与第二电源端VDD耦接，第二电容C2的第二电极与第二控制节点P2耦接。
本实施例中，图6中示出了第一控制电路的示例性结构。本领域技术人员容易理解是，第一控制电路的实现方式不限于此，只要能够实现其功能即可。
图7为本公开一实施例的第二控制电路的等效电路图。如图7所示，本实施例提供的移位寄存器单元中的第二控制电路13，包括：第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第三电容C3和第四电容C4。其中，第十二晶体管T12的控制极与第一输出端GP耦接，第十二晶体管T12的第一极与第二电源端VDD耦接，第十二晶体管T12的第二极与第六控制节点P6耦接；第十三晶体管T13的控制极与第三时钟信号端CLK3耦接，第十三晶体管T13的第一极与第六控制节点P6耦接，第十三晶体管T13的第二极与第一电源端VSS耦接；第十四晶体管T14的控制极与第六控制节点P6耦接，第十四晶体管T14的第一极与第一电源端VSS耦接，第十四晶体管T14的第二极与第二输出端GO耦接；第三电容C3的第一电极与第四时钟信号端CLK4耦接，第三电容C3的第二电极与第六控制节点P6耦接；第四电容C4的第一电极与第六控制节点P6耦接，第四电容C4的第二电极与第二输出端GO耦接。
本实施例中，图7中示出了第二控制电路的示例性结构。本领域技术人员容易理解是，第二控制电路的实现方式不限于此，只要能够实现其功能即可。
图8为本公开一实施例的移位寄存器单元的等效电路图。如图8所示，本公开实施例提供的移位寄存器单元包括：输入电路、第一控制电路、第二控制电路和输出电路；其中，输出电路包括：第一晶体管T1、第二晶体管T2和第三晶体管T3；输入电路包括第四晶体管T4、第五晶体管T5和第六晶体管T6；第一控制电路包括：第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第一电容C1和第二电容C2；第二控制电路包括：第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第三电容C3和第四电容C4。
在本实施例中，第一晶体管T1的控制极与第一输出端GP耦接，第一晶体管T1的第一极与第二电源端VDD耦接，第一晶体管T1的第二极与第三控制节点P3耦接；第二晶体管T2的控制极与第一输出端GP耦接，第二晶体管T2的第一极与第三控制节点P3耦接，第二晶体管T2的第二极与第二输出端GO耦接；第三晶体管T3的控制极与第二输出端GO耦接，第三晶体管T3的第一极与第一电源端VSS耦接，第三晶体管T3的第二极与第三控制节点P3耦接。第四晶体管T4的控制极与第一时钟信号端CLK1耦接，第四晶体管T4的第一极与信号输入端INPUT耦接，第四晶体管T4的第二极与第一控制节点P1耦接；第五晶体管T5的控制极与第一控制节点P1耦接，第五晶体管T5的第一极与第一时钟信号端CLK1耦接，第五晶体管T5的第二极与第二控制节点P2耦接；第六晶体管T6的控制极与第一时钟信号端CLK1耦接，第六晶体管T6的第一极与第一电源端VSS耦接，第六晶体管T6的第二极与第二控制节点P2耦接。第七晶体管T7的控制极与第二控制节点P2耦接，第七晶体管T7的第一极与第二电源端VDD耦接，第七晶体管T7的第二极与第一输出端GP耦接；第八晶体管T8的控制极与第四控制节点P4耦接，第八晶体管T8的第一极与第二时钟信号端CLK2耦接，第八晶体管T8的第二极与第一输出端GP耦接；第九晶体管T9的控制极与第二控制节点P2耦接，第九晶体管T9的第一极与第二电源端VDD耦接，第九晶体管T9的第二极与第五控制节点P5耦接；第十晶体管T10的控制极与第二时钟信号端CLK2耦接，第十晶体管T10的第一极与第五控制节点P5耦接，第十晶体管T10的第二极与第一控制节点P1耦接；第十一晶体管T11的控制极与第一电源端VSS耦接，第十一晶体管T11的第一极与第一控制节点P1耦接，第十一晶体管T11的第二极与第四控制节点P4耦接。第十二晶体管T12的控制极与第一输出端GP耦接，第十二晶体管T12的第一极与第二电源端VDD耦接，第十二晶体管T12的第二极与第六控制节点P6耦接；第十三晶体管T13的控制极与第三时钟信号端CLK3耦接，第十三晶体管T13的第一极与第六控制节点P6耦接，第十三晶体管T13的第二极与第一电源端VSS耦接；第十四晶体管T14的控制极与第六控制节点P6耦接，第十四晶体管T14的第一极与第一电源端VSS耦接，第十四晶体管T14的第二极与第二输出端GO耦接。第一电容C1的第一电极与第一输出端GP耦接，第一电容C1的第二电极与第四控制节点P4耦接；第二电容C2的第一电极与第二电源端VDD耦接，第二电容C2的第二电极与第二控制节点P2耦接。第三电容C3的第一电极与第四时钟信号端CLK4耦接，第三电容C3的第二电极与第六控制节点P6耦接；第四电容C4的第一电极与第六控制节点P6耦接，第四电容C4的第二电极与第二输出端GO耦接。
在本实施例中，晶体管T1至T14均可以为P型薄膜晶体管或N型薄膜晶体管，可以统一工艺流程，能减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管和氧化物(Oxide)薄膜晶体管的漏电流较小，本公开实施例中的晶体管可以采用低温多晶硅薄膜晶体管，或者，氧化物薄膜晶体管。另外，本公开实施例可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
下面通过移位寄存器单元的工作过程进一步说明本公开实施例的技术方案。下面是以第一级移位寄存器单元的工作过程为例进行说明的。图9为本公开一实施例的移位寄存器单元的工作时序图。
如图8和图9所示，本公开实施例的移位寄存器单元包括14个晶体管单元(T1至T14)、4个电容单元(C1、C2、C3和C4)、5个输入端(INPUT、CLK1、CLK2、CLK3、CLK4)、2个输出端(GP、GO)和2个电源端(VSS、VDD)。其中，第一电源端VSS持续提供低电平信号，第二电源端VDD持续提供高电平信号。为了保证显示质量，可以采用低温多晶氧化物(LTPO，LowTemperature Polycrystalline Oxide)工艺制备像素电路中的薄膜晶体管，以保证像素充电速度和较小的寄生电容。本实施例中，第一输出端GP提供的栅极驱动信号可以提供给像素电路中的低温多晶硅薄膜晶体管，第二输出端GO提供的栅极驱动信号可以提供给像素电路中的氧化物薄膜晶体管。然而，本公开对此并不限定。
本实施例提供的移位寄存器单元的工作过程包括以下五个阶段。
第一阶段包括输入阶段S11和输入过渡阶段S12。
在输入阶段S11，第一时钟信号端CLK1的输入信号为低电平，第四晶体管T4导通和第六晶体管T6导通。第六晶体管T6导通，且第一电源端VSS的输入信号为低电平，则第二控制节点P2的电位被拉低；第四晶体管T4导通，且信号输入端INPUT的输入信号为低电平，则第一控制节点P1的电位被拉低，使得第五晶体管T5导通，可以进一步保证第二控制节点P2的电位被拉低。
在输入阶段S11，由于第二控制节点P2的电位被拉低，第七晶体管T7和第九晶体管T9导通。第七晶体管T7导通，且第二电压端VDD的输入信号为高电平，则第一输出端GP的电位被拉高。第九晶体管T9导通，且第二电压端VDD的输入信号为高电平，则第五控制节点P5的电位被拉高；第二时钟信号端CLK2的输入信号为高电平，则第十晶体管T10截止。第一电压端VSS的输入信号为低电平，则第十一晶体管T11导通，第四控制节点P4的电位被第一控制节点P1的电位拉低，使得第八晶体管T8导通，可以进一步保证第一输出端GP的电位被拉高。
在输入阶段S11，由于第一输出端GP的电位被拉高，第十二晶体管T12、第一晶体管T1和第二晶体管T2截止。第三时钟信号端CLK3的输入信号为低电平时，第十三晶体管T13导通，可以拉低第六控制节点P6的电位；当第三时钟信号端CLK3的输入信号由低电平变为高电平后，第十三晶体管T13截止。由于第四时钟信号端CLK4的输入信号为高电平，通过第三电容C3的作用，会对第六控制节点P6进行充电，但是第六控制节点P6的电位仍可以使得第十四晶体管T14导通，第二输出端GO的输出信号为低电平。而且，通过第四电容C4的作用，可以进一步降低第六控制节点P6的电位，从而避免第十四晶体管T14的阈值电压的影响。由于第二输出端GO输出低电平信号，第三晶体管T3导通，第三控制节点P3的电位被拉低，可以减小第一晶体管T1产生的反向漏电对第二输出端GO的输出信号的影响。
在输入过渡阶段S12，第一时钟信号端CLK1的输入信号为高电平，第四晶体管T4和第六晶体管T6截止，第一控制节点P1的电位保持为低电平，使得第五晶体管T5导通，第二控制节点P2的电位被第一时钟信号端CLK1的输入信号拉高。由于第二控制节点P2的电位被拉高，第七晶体管T7和第九晶体管T9截止；第二时钟信号端CLK2的输入信号为高电平，第十晶体管T10截止，第五控制节点P5的电位保持在高电平。第一电压端VSS的输入信号为低电平，则第十一晶体管T11导通，第四控制节点P4的电位保持在低电平，第八晶体管T8导通，可以使得第一输出端GP的电位保持在高电平。由于第一输出端GP的电位保持在高电平，第十二晶体管T12、第一晶体管T1和第二晶体管T2均截止。第三时钟信号端CLK3的输入信号为高电平，第十三晶体管T13截止；由于第十二晶体管T12和第十三晶体管T13均截止，且第四时钟信号端CLK4的输入信号为低电平，则第六控制节点P6的电位被拉低，第十四晶体管T14导通，第二输出端GO输出低电平信号。由于第二输出端GO输出低电平信号，第三晶体管T3导通，第三控制节点P3的电位被拉低，可以减小第一晶体管T1的反向漏电对第二输出端GO的影响。
第二阶段包括输出阶段S21和输出过渡阶段S22。
在输出阶段S21，第一时钟信号端CLK1的输入信号为高电平，第四晶体管T4和第六晶体管T6截止，第一控制节点P1的电位保持为低电平，第五晶体管T5导通，第二控制节点P2的电位保持在高电平。而且，在第二电容C2的作用下，可以进一步保证第二控制节点P2保持在高电平。
在输出阶段S21，由于第二控制节点P2的电位保持在高电平，第七晶体管T7和第九晶体管T9截止。第二时钟信号端CLK2的输入信号为低电平，第十晶体管T10导通，第五控制节点P5的电位被第一控制节点P1拉低。第一电压端VSS的输入信号为低电平，第十一晶体管T11导通，第四控制节点P4的电位进一步被第一控制节点P1和第五控制节点P5拉低，使得第八晶体管T8导通，第一输出端GP的电位被第二时钟信号端CLK2的输入信号拉低。
在输出阶段S21，第一输出端GP的电位被拉低，第十二晶体管T12、第一晶体管T1和第二晶体管T2导通。第一晶体管T1和第二晶体管T2导通，第三控制节点P3的电位被拉高，第二输出端GO输出高电平信号。第三时钟信号端CLK3的输入信号为高电平，第十三晶体管T13截止，第六控制节点P6的电位被第二电压端VDD的输入信号拉高，第十四晶体管T14截止。由于第二输出端GO输出高电平信号，第三晶体管T3截止，不会影响第二输出端GO的输出。
在输出过渡阶段S22，第一时钟信号端CLK1的输入信号为高电平，第四晶体管T4和第六晶体管T6截止，第一控制节点P1的电位保持为低电平，第五晶体管T5导通，第二控制节点P2的电位继续保持在高电平。而且，在第二电容C2的作用下，可以进一步保证第二控制节点P2保持在高电平。由于第二控制节点P2的电位保持在高电平，第七晶体管T7和第九晶体管T9截止。第二时钟信号端CLK2的输入信号为高电平，第十晶体管T10截止，第五控制节点P5的电位保持在低电平。第一电压端VSS的电位为低电平，第十一晶体管T11导通，第四控制节点P4的电位被第一控制节点P1拉低，使得第八晶体管T8导通，第一输出端GP的电位被第二时钟信号端CLK2的输入信号拉高。第一输出端GP的电位被拉高，第十二晶体管T12、第一晶体管T1和第二晶体管T2截止。第三时钟信号端CLK3的输入信号为低电平，第十三晶体管T13导通，第六控制节点P6的电位被第一电压端VSS的输入信号拉低。由于第四时钟信号端CLK4的输入信号为高电平，通过第三电容C3的作用，会对第六控制节点P6进行充电，但是第六控制节点P6的电位仍可以使得第十四晶体管T14导通，第二输出端GO输出低电平信号。而且，通过第四电容C4的作用，可以进一步降低第六控制节点P6的电位，从而避免第十四晶体管T14的阈值电压的影响。由于第二输出端GO输出低电平信号，第三晶体管T3导通，第三控制节点P3的电位被拉低，可以减小第一晶体管T1的反向漏电对第二输出端GO的影响。
第三阶段包括复位阶段S31和复位过渡阶段S32。
在复位阶段S31，第一时钟信号端CLK1的输入信号为低电平，第四晶体管T4和第六晶体管T6导通，第二控制节点P2的电位被第一电源端VSS的输入信号拉低；信号输入端INPUT的输入信号为高电平，第一控制节点P1的电位被拉高，使得第五晶体管T5截止。
在复位阶段S31，由于第二控制节点P2的电位被拉低，第七晶体管T7和第九晶体管T9导通。第七晶体管T7导通，且第二电压端VDD的输入信号为高电平，则第一输出端GP的电位可以保持在高电平。第九晶体管T9导通，第五控制节点P5的电位被拉高；第二时钟信号端CLK2的输入信号为高电平，第十晶体管T10截止。第一电压端VSS的输入信号为低电平，第十一晶体管T11导通，第四控制节点P4的电位被第一控制节点P1拉高，使得第八晶体管T8截止。
在复位阶段S31，第一输出端GP的电位保持在高电平，第十二晶体管T12、第一晶体管T1和第二晶体管T2截止。第三时钟信号端CLK3的输入信号为低电平，第十三晶体管T13导通，可以拉低第六控制节点P6的电位；当第三时钟信号端CLK3的输入信号由低电平变为高电平后，第十三晶体管T13截止。由于第四时钟信号端CLK4的输入信号为高电平，通过第三电容C3的作用，会对第六控制节点P6进行充电，而且通过第四电容C4的作用，可以进一步降低第六控制节点P6的电位，从而避免第十四晶体管T14的阈值电压的影响，使第十四晶体管T14导通，第二输出端GO输出低电平信号。由于第二输出端GO输出低电平信号，第三晶体管T3导通，第三控制节点P3的电位保持为低电平，可以减小第一晶体管T1的反向漏电对第二输出端GO的输出信号的影响。
在复位过渡阶段S32，第一时钟信号端CLK1的输入信号为高电平，第四晶体管T4和第六晶体管T6截止，第一控制节点P1的电位保持为高电平，第五晶体管T5截止，第二控制节点P2的电位保持为低电平。由于第二控制节点P2的电位保持在低电平，第七晶体管T7和第九晶体管T9导通，第一输出端GP的电位保持为高电平；第二时钟信号端CLK2的输入信号为高电平，第十晶体管T10截止，第五控制节点P5的电位保持在高电平；第一电压端VSS的电位为低电平，第十一晶体管T11导通，第四控制节点P4的电位保持在高电平，第八晶体管T8截止。第一输出端GP的电位保持在高电平，第十二晶体管T12、第一晶体管T1和第二晶体管T2截止。第三时钟信号端CLK3的输入信号为高电平，第十三晶体管T13截止；第四时钟信号端CLK4的输入信号为低电平，第六控制节点P6通过第三电容C3放电，第六控制节点P6的电位被拉低，第十四晶体管T14导通，第二输出端GO输出低电平信号。由于第二输出端GO输出低电平信号，第三晶体管T3导通，第三控制节点P3的电位保持为低电平，可以减小第一晶体管T1的反向漏电对第二输出端GO的输出信号的影响。
第四阶段包括第一保持阶段S41和第一保持过渡阶段S42。
在第一保持阶段S41，第一时钟信号端CLK1的输入信号为高电平，第四晶体管T4和第六晶体管T6截止，信号输入端INPUT的输入信号为高电平，第一控制节点P1的电位保持为高电平，第五晶体管T5截止，第二控制节点P2的电位保持在低电平。由于第二控制节点P2的电位保持在低电平，第七晶体管T7和第九晶体管T9导通，第一输出端GP的电位保持为高电平；第二时钟信号端CLK2的输入信号为低电平，第十晶体管T10导通，第五控制节点P5的电位保持在高电平；第一电压端VSS的电位为低电平，第十一晶体管T11导通，第四控制节点P4的电位保持在高电平，第八晶体管T8截止。在第一保持阶段S41，由于第一输出端GP的电位保持在高电平，第十二晶体管T12、第一晶体管T1和第二晶体管T2截止。第三时钟信号端CLK3的输入信号为高电平，第十三晶体管T13截止，由于第四时钟信号端CLK4的输入信号由低电平转为高电平，通过第三电容C3对第六控制节点P6充电，第六控制节点P6的电位仍可使得第十四晶体管T14导通，第二输出端GO输出低电平信号。而且，通过第四电容C4的作用，可以进一步降低第六控制节点P6的电位，从而避免第十四晶体管T14的阈值电压的影响。由于第二输出端GO输出低电平信号，第三晶体管T3导通，第三控制节点P3的电位保持为高电平，可以减小第一晶体管T1的反向漏电对第二输出端GO的影响。
在第一保持过渡阶段S42，第一时钟信号端CLK1的输入信号为高电平，第四晶体管T4和第六晶体管T6截止，第一控制节点P1的电位保持为高电平，第五晶体管T5截止，第二控制节点P2的电位保持在低电平。由于第二控制节点P2的电位保持在低电平，第七晶体管T7和第九晶体管T9导通，第一输出端GP的电位保持为高电平；第二时钟信号端CLK2的输入信号为高电平，第十晶体管T10截止，第五控制节点P5的电位保持在高电平；第一电压端VSS的电位为低电平，第十一晶体管T11导通，第四控制节点P4的电位保持在高电平，第八晶体管T8截止。由于第一输出端GP的电位保持在高电平，第十二晶体管T12、第一晶体管T1和第二晶体管T2截止。第三时钟信号端CLK3的输入信号为低电平，第十三晶体管T13导通，第六控制节点P6的电位被拉低，虽然第四时钟信号端CLK4的输入信号为高电平，可以通过第三电容C3对第六控制节点P6充电，但是第六控制节点P6的电位仍可使得第十四晶体管T14导通，第二输出端GO输出低电平信号。由于第二输出端GO输出低电平信号，第三晶体管T3导通，第三控制节点P3的电位保持为高电平，可以减小第一晶体管T1的反向漏电对第二输出端GO的影响。
第五阶段包括第二保持阶段S51和第二保持过渡阶段S52。
在第二保持阶段S51，第一时钟信号端CLK1的输入信号为低电平，第四晶体管T4和第六晶体管T6导通，信号输入端INPUT的输入信号为高电平，第一控制节点P1的电位保持为高电平，第五晶体管T5截止，第二控制节点P2的电位保持在低电平。由于第二控制节点P2的电位保持在低电平，第七晶体管T7和第九晶体管T9导通，第一输出端GP的电位保持为高电平；第二时钟信号端CLK2的输入信号为高电平，第十晶体管T10截止，第五控制节点P5的电位保持在高电平；第一电压端VSS的电位为低电平，第十一晶体管T11导通，第四控制节点P4的电位保持在高电平，第八晶体管T8截止。
在第二保持阶段S51，由于第一输出端GP的电位保持在高电平，第十二晶体管T12、第一晶体管T1和第二晶体管T2截止。第三时钟信号端CLK3的输入信号为低电平时，第十三晶体管T13导通，拉低第六控制节点P6的电位，虽然第四时钟信号端CLK4的输入信号为高电平，通过第三电容C3会对第六控制节点P6充电，但是第六控制节点P6的电位仍可使得第十四晶体管T14导通，第二输出端GO输出低电平信号。由于第二输出端GO输出低电平信号，第三晶体管T3导通，第三控制节点P3的电位保持为高电平，可以减小第一晶体管T1的反向漏电对第二输出端GO的影响。
在第二保持过渡阶段S52，第一时钟信号端CLK1的输入信号为高电平，第四晶体管T4和第六晶体管T6截止，第一控制节点P1的电位保持为高电平，第五晶体管T5截止，第二控制节点P2的电位保持在低电平。由于第二控制节点P2的电位保持在低电平，第七晶体管T7和第九晶体管T9导通，第一输出端GP的电位保持为高电平；第二时钟信号端CLK2的输入信号为高电平，第十晶体管T10截止，第五控制节点P5的电位保持在高电平；第一电压端VSS的电位为低电平，第十一晶体管T11导通，第四控制节点P4的电位保持在高电平，第八晶体管T8截止。由于第一输出端GP的电位保持在高电平，第十二晶体管T12、第一晶体管T1和第二晶体管T2截止。第三时钟信号端CLK3的输入信号为高电平，第十三晶体管T13截止，第四时钟信号端CLK4的输入信号为低电平，第六控制节点P6的电位被拉低，第十四晶体管T14导通，第二输出端GO输出低电平信号。由于第二输出端GO输出低电平信号，第三晶体管T3导通，第三控制节点P3的电位保持为高电平，可以减小第一晶体管T1的反向漏电对第二输出端GO的影响。
在第五阶段之后，可以重复第四阶段和第五阶段直至信号输入端INPUT的输入信号为低电平，再从第一阶段重新开始。
根据上述移位寄存器单元的工作过程可知，在第一阶段、第三阶段、第四阶段和第五阶段，在第二输出端GO的控制下，第三晶体管T3导通，向第三控制节点P3提供第一电源端VSS的信号，可以使得第三控制节点P3的电位保持在低电平，从而减小第一晶体管T1的反向漏电对第二输出端GO的影响，而在第二阶段，在第二输出端GO的控制下，第三晶体管T3截止，不会影响第二输出端GO输出高电平信号。如此一来，可以确保低频驱动下第二输出端的输出稳定性，从而实现像素低频驱动所需的开关控制信号。
在本实施例中，第一时钟信号端CLK1的信号的下降沿时刻晚于第二时钟信号端CLK2的信号的上升沿时刻，且早于第一时钟信号端CLK1的信号的上升沿时刻，第一时钟信号端CLK1的信号的上升沿时刻早于第二时钟信号端CLK2的信号的下降沿时刻。第三时钟信号端CLK3的信号的下降沿时刻与第二时钟信号端CLK2的信号的上升沿时刻相同，且第三时钟信号端CLK3的信号的上升沿时刻早于第一时钟信号端CLK1的信号的上升沿时刻；第四时钟信号端CLK4的信号的下降沿时刻与第一时钟信号端CLK1的信号的上升沿时刻相同，且第四时钟信号端CLK4的信号的上升沿时刻早于第二时钟信号端CLK2的信号的上升沿时刻。本实施例通过如此设置的时钟信号，可以控制第二输出端GO的复位时间(第二输出端GO在输出过渡阶段S22即可以复位)，确保第一输出端GP和第二输出端GO的输出一致性。如此一来，可以确保像素电路中的氧化物薄膜晶体管与低温多晶硅薄膜晶体管可以同时开启和关闭，不用因为差异而等待，从而增加像素充电时间，可以支持高分辨率或高刷新率驱动。
图10为本公开一实施例的移位寄存器单元的防漏电效果的仿真示意图。在图10中，实线表示本公开实施例提供的移位寄存器单元的输出仿真情况，虚线表示没有采用具有漏电抑制功能的输出电路的移位寄存器单元的输出仿真情况。由图10可见，没有采用具有漏电抑制功能的输出电路的移位寄存器单元在低频驱动下的输出噪声可能达到1.46V，而本公开实施例提供的移位寄存器单元在低频驱动下的输出噪声仅为0.21V，明显减小了输出噪声。
图11为本公开另一实施例的移位寄存器单元的等效电路图。如图11所示，本示例性实施例提供的移位寄存器单元包括：输入电路、第一控制电路、第二控制电路和输出电路；其中，输出电路包括：第一晶体管T1、第二晶体管T2和第三晶体管T3；输入电路包括第四晶体管T4、第五晶体管T5和第六晶体管T6；第一控制电路包括：第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第一电容C1和第二电容C2；第二控制电路包括：第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第三电容C3和第四电容C4。
本示例性实施例提供的移位寄存器单元与图8所示的移位寄存器单元的区别在于：在本示例性实施例中，第一晶体管T1、第三晶体管T3、第四晶体管T4、第八晶体管T8、第九晶体管T9和第十二晶体管T12均为双栅晶体管，且每个双栅晶体管的控制极包括第一控制极和第二控制极，其中，第一控制极与第二控制极耦接。
本示例性实施例提供的移位寄存器单元同样可以通过输出电路利用第一电源端的信号抑制第二输出端的漏电，从而确保低频驱动下移位寄存器单元的输出稳定性，实现像素低频驱动所需的控制信号。而且，本示例性实施例提供的移位寄存器单元可以确保控制节点(比如，第一输出端GP、第五控制节点P5、第四控制节点P4、第三控制节点P3)的稳定，并可以达到低漏电和快响应速度匹配的目的。
图12为本公开一实施例的双栅晶体管的连接示意图；图13为本公开一实施例的双栅晶体管的剖面示意图。如图12和图13所示，本公开实施例的双栅晶体管，包括：依次设置在基底20上的第一控制极22、有源层24、第二控制极26、第一极281和第二极282；第一控制极22位于有源层24的下方，第二控制极26位于有源层24的上方，有源层24包括沟道区域和掺杂区域，第一极281和第二极282分别与有源层24的沟道区域两端的掺杂区域耦接，且第一控制极22与第二控制极26耦接。
如图13所示，第一控制极22可以为底栅(BG，bottom-gate)，第二控制极26可以为顶栅(TG，top-gate)。第一控制极22和第二控制极26共用有源层24，而且，第一控制极22与第二控制极26可以耦接，其中，第一控制极22可以依次与第二控制极26和连接电极283耦接后实现与栅线(图未示意)耦接；第二控制极26可以直接与栅线耦接。
如图13所示，基底20与第一控制极22之间设置有阻挡层21；第一控制极22和有源层24之间设置有第一绝缘层23；有源层24与第二控制极26之间设置有第二绝缘层25；电容电极260与第二控制极26同层设置，可以通过同一次构图工艺同时形成；电容电极280与电容电极260之间设置有第三绝缘层27，且电容电极280与电容电极260相对设置；第一极281、第二极282和连接电极283同层设置，可以通过同一次构图工艺同时形成，且第一极281、第二极282和连接电极283与电容电极280之间设置有第四绝缘层29。第一极281和第二极282分别通过刻蚀掉第二绝缘层25、第三绝缘层27和第四绝缘层29的过孔与有源层24的沟道区域两端的掺杂区域耦接；第二控制极26通过刻蚀掉第一绝缘层23和第二绝缘层25的过孔与第一控制极22耦接；连接电极283通过刻蚀掉第三绝缘层27和第四绝缘层29的过孔与第二控制极26耦接。
其中，基底20可以采用玻璃等材料。阻挡(Barrier)层21可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料。有源层24可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩、聚噻吩等材料。第一控制极22、第二控制极26、第一极281、第二极282、连接电极283以及电容电极260和280可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)、钼(Mo)等，或上述金属的合金材料，如铝钕合金(AlNd)、钼铌合金(MoNb)等，可以是多层金属，如Mo/Cu/Mo等，或者可以是金属和透明导电材料形成的堆栈结构，如ITO/Ag/ITO等。第一绝缘层23、第二绝缘层25、第三绝缘层27和第四绝缘层29可以采用硅氧化物(SiOx)、硅氮化物(SiNx)、氮氧化硅(SiON)等，或者可以采用高介电常数(High k)材料，如氧化铝(AlOx)、氧化铪(HfOx)、氧化钽(TaOx)等，可以是单层、多层或复合层。通常第一绝缘层23称之为缓冲(Buffer)层，第二绝缘层25和第三绝缘层27称之为栅绝缘(GI)层，第四绝缘层29称之为层间绝缘(ILD)层。
本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是已知的成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做限定。
图14为本公开一实施例的第一控制极和第二控制极耦接的双栅晶体管的IV(伏安)特性示意图。在图14中，本实施例的双栅晶体管的漏极电压为Vd＝-10.1V；虚线为底栅电压为0V时的栅极电压Vg(单位为V)与导通电流IDS(单位为A)的关系曲线，实线为底栅电压与顶栅电压一致时的栅极电压Vg与导通电流IDS的关系曲线。由图14可见，当栅极电压Vg为0伏时，底栅电压与顶栅电压一致时的导通电流较小，可见本实施例采用第一控制极和第二控制极耦接的双栅晶体管有利于减少薄膜晶体管漏电，而且可以提高驱动能力。
图15为本公开另一实施例的移位寄存器单元的等效电路图。如图15所示，本示例性实施例提供的移位寄存器单元包括：输入电路、第一控制电路、第二控制电路和输出电路；其中，输出电路包括：第一晶体管T1、第二晶体管T2和第三晶体管T3；输入电路包括：第四晶体管T4、第五晶体管T5和第六晶体管T6；第一控制电路包括：第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第一电容C1和第二电容C2；第二控制电路包括：第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第三电容C3和第四电容C4。
本示例性实施例提供的移位寄存器单元与图8所示的移位寄存器单元的区别在于：在本示例性实施例中，第一晶体管T1至第十四晶体管T14均为双栅晶体管，且每个双栅晶体管的控制极包括第一控制极和第二控制极，其中，第一控制极与第二控制极耦接。
本示例性实施例提供的移位寄存器单元同样可以通过输出电路利用第一电源端的信号抑制第二输出端的漏电，从而确保低频驱动下移位寄存器单元的输出稳定性，实现像素低频驱动所需的控制信号。而且，本示例性实施例中可以确保每个控制节点的稳定，并可以达到低漏电和快响应速度匹配的目的。
关于图11和图15所示的移位寄存器单元的工作时序可以参照图9，故于此不再赘述。
本公开实施例还提供一种移位寄存器单元的驱动方法。图16为本公开一实施例的移位寄存器单元的驱动方法的流程图。如图16所示，本实施例提供的移位寄存器单元的驱动方法，应用于上述实施例提供的移位寄存器单元中，本实施例提供的驱动方法可以包括以下多个步骤。
步骤301、输入电路在第一时钟信号端的控制下，向第一控制节点提供信号输入端的信号，以及在第一时钟信号端和第一控制节点的控制下，向第二控制节点提供第一电源端或第一时钟信号端的信号；
步骤302、第一控制电路在第一控制节点、第二控制节点和第一电源端的控制下，向第一输出端提供第二电源端或第二时钟信号端的信号；
步骤303、输出电路在第一输出端的控制下，向第二输出端提供第二电源端的信号，或者，第二控制电路在第一输出端、第三时钟信号端和第四时钟信号端的控制下，向第二输出端提供第一电源端的信号；
步骤304、输出电路利用第一电源端的信号抑制第二输出端的漏电。
在一示例性实施方式中，第一晶体管至第十四晶体管均为P型晶体管；第一时钟信号端的信号的下降沿时刻晚于第二时钟信号端的信号的上升沿时刻，且早于第一时钟信号端的信号的上升沿时刻，第一时钟信号端的信号的上升沿时刻早于第二时钟信号端的信号的下降沿时刻；第三时钟信号端的信号的下降沿时刻与第二时钟信号端的信号的上升沿时刻相同，且第三时钟信号端的信号的上升沿时刻早于第一时钟信号端的信号的上升沿时刻；第四时钟信号端的信号的下降沿时刻与第一时钟信号端的信号的上升沿时刻相同，且第四时钟信号端的信号的上升沿时刻早于第二时钟信号端的信号的上升沿时刻。
本实施例提供的移位寄存器单元的驱动方法、移位寄存器单元的结构及其工作过程，已在上述实施例中说明，这里不再赘述。
本公开实施例还提供一种栅极驱动电路。图17为本公开一实施例的栅极驱动电路的示意图。如图17所示，本实施例提供的栅极驱动电路包括多个级联的移位寄存器单元，移位寄存器单元为上述实施例所提供的移位寄存器，其实现原理和实现效果类似，故在此不再赘述。
在本实施例中，第一级移位寄存器单元的信号输入端与初始信号端STV耦接，第N级移位寄存器单元的第一输出端与第N+1级移位寄存器单元的信号输入端耦接，其中，N为大于0的整数。
本公开实施例还提供了一种显示装置，该显示装置包括采用前述实施例所述的栅极驱动电路。本实施例的显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本公开实施例的描述中，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (15)

1.一种移位寄存器单元，包括：输入电路、第一控制电路、第二控制电路和输出电路；
所述输入电路，分别与信号输入端、第一电源端、第一时钟信号端、第一控制节点和第二控制节点耦接，配置为在第一时钟信号端的控制下，向第一控制节点提供信号输入端的信号，以及在第一时钟信号端和第一控制节点的控制下，向第二节点提供第一电源端或第一时钟信号端的信号；
所述第一控制电路，分别与第一控制节点、第二控制节点、第二时钟信号端、第一电源端、第二电源端和第一输出端耦接，配置为在第一控制节点、第二控制节点和第一电源端的控制下，向第一输出端提供第二电源端或第二时钟信号端的信号；
所述第二控制电路，分别与第一输出端、第三时钟信号端、第四时钟信号端、第一电源端和第二输出端耦接，配置为在第一输出端、第三时钟信号端和第四时钟信号端的控制下，向第二输出端提供第一电源端的信号；
所述输出电路，分别与第一电源端、第二电源端、第一输出端和第二输出端耦接，配置为在第一输出端的控制下，向第二输出端提供第二电源端的信号，以及利用第一电源端的信号抑制第二输出端的漏电；
所述输出电路包括：输出子电路和漏电抑制子电路；所述输出子电路分别与第一输出端、第二电源端、第三控制节点和第二输出端耦接，配置为在第一输出端的控制下，向第三控制节点提供第二电源端的信号，以及在第一输出端的控制下，导通第三控制节点和第二输出端；所述漏电抑制子电路分别与第一电源端、第二输出端和第三控制节点耦接，配置为在第二输出端的控制下，向第三控制节点提供第一电源端的信号。
2.根据权利要求1所述的移位寄存器单元，其中，所述第一输出端的输出信号与所述第二输出端的输出信号的相位相反。
3.根据权利要求1所述的移位寄存器单元，其中，所述输出子电路包括：第一晶体管和第二晶体管；
所述第一晶体管的控制极与第一输出端耦接，所述第一晶体管的第一极与第二电源端耦接，所述第一晶体管的第二极与第三控制节点耦接；
所述第二晶体管的控制极与第一输出端耦接，所述第二晶体管的第一极与第三控制节点耦接，所述第二晶体管的第二极与第二输出端耦接。
4.根据权利要求1所述的移位寄存器单元，其中，所述漏电抑制子电路包括：第三晶体管；
所述第三晶体管的控制极与第二输出端耦接，所述第三晶体管的第一极与第一电源端耦接，所述第三晶体管的第二极与第三控制节点耦接。
5.根据权利要求1所述的移位寄存器单元，其中，所述输入电路包括：第四晶体管、第五晶体管和第六晶体管；
所述第四晶体管的控制极与第一时钟信号端耦接，所述第四晶体管的第一极与信号输入端耦接，所述第四晶体管的第二极与第一控制节点耦接；
所述第五晶体管的控制极与第一控制节点耦接，所述第五晶体管的第一极与第一时钟信号端耦接，所述第五晶体管的第二极与第二控制节点耦接；
所述第六晶体管的控制极与第一时钟信号端耦接，所述第六晶体管的第一极与第一电源端耦接，所述第六晶体管的第二极与第二控制节点耦接。
6.根据权利要求1所述的移位寄存器单元，其中，所述第一控制电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第一电容和第二电容；
所述第七晶体管的控制极与第二控制节点耦接，所述第七晶体管的第一极与第二电源端耦接，所述第七晶体管的第二极与第一输出端耦接；
所述第八晶体管的控制极与第四控制节点耦接，所述第八晶体管的第一极与第二时钟信号端耦接，所述第八晶体管的第二极与第一输出端耦接；
所述第九晶体管的控制极与第二控制节点耦接，所述第九晶体管的第一极与第二电源端耦接，所述第九晶体管的第二极与第五控制节点耦接；
所述第十晶体管的控制极与第二时钟信号端耦接，所述第十晶体管的第一极与第五控制节点耦接，所述第十晶体管的第二极与第一控制节点耦接；
所述第十一晶体管的控制极与第一电源端耦接，所述第十一晶体管的第一极与第一控制节点耦接，所述第十一晶体管的第二极与第四控制节点耦接；
所述第一电容的第一电极与第一输出端耦接，所述第一电容的第二电极与第四控制节点耦接；
所述第二电容的第一电极与第二电源端耦接，所述第二电容的第二电极与第二控制节点耦接。
7.根据权利要求1所述的移位寄存器单元，其中，所述第二控制电路包括：第十二晶体管、第十三晶体管、第十四晶体管、第三电容和第四电容；
所述第十二晶体管的控制极与第一输出端耦接，所述第十二晶体管的第一极与第二电源端耦接，所述第十二晶体管的第二极与第六控制节点耦接；
所述第十三晶体管的控制极与第三时钟信号端耦接，所述第十三晶体管的第一极与第六控制节点耦接，所述第十三晶体管的第二极与第一电源端耦接；
所述第十四晶体管的控制极与第六控制节点耦接，所述第十四晶体管的第一极与第一电源端耦接，所述第十四晶体管的第二极与第二输出端耦接；
所述第三电容的第一电极与第四时钟信号端耦接，所述第三电容的第二电极与第六控制节点耦接；
所述第四电容的第一电极与第六控制节点耦接，所述第四电容的第二电极与第二输出端耦接。
8.根据权利要求1所述的移位寄存器单元，其中，所述输出电路包括：第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的控制极与第一输出端耦接，所述第一晶体管的第一极与第二电源端耦接，所述第一晶体管的第二极与第三控制节点耦接；所述第二晶体管的控制极与第一输出端耦接，所述第二晶体管的第一极与第三控制节点耦接，所述第二晶体管的第二极与第二输出端耦接；所述第三晶体管的控制极与第二输出端耦接，所述第三晶体管的第一极与第一电源端耦接，所述第三晶体管的第二极与第三控制节点耦接；
所述输入电路包括：第四晶体管、第五晶体管和第六晶体管；所述第四晶体管的控制极与第一时钟信号端耦接，所述第四晶体管的第一极与信号输入端耦接，所述第四晶体管的第二极与第一控制节点耦接；所述第五晶体管的控制极与第一控制节点耦接，所述第五晶体管的第一极与第一时钟信号端耦接，所述第五晶体管的第二极与第二控制节点耦接；所述第六晶体管的控制极与第一时钟信号端耦接，所述第六晶体管的第一极与第一电源端耦接，所述第六晶体管的第二极与第二控制节点耦接；
所述第一控制电路，包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第一电容和第二电容；所述第七晶体管的控制极与第二控制节点耦接，所述第七晶体管的第一极与第二电源端耦接，所述第七晶体管的第二极与第一输出端耦接；所述第八晶体管的控制极与第四控制节点耦接，所述第八晶体管的第一极与第二时钟信号端耦接，所述第八晶体管的第二极与第一输出端耦接；所述第九晶体管的控制极与第二控制节点耦接，所述第九晶体管的第一极与第二电源端耦接，所述第九晶体管的第二极与第五控制节点耦接；所述第十晶体管的控制极与第二时钟信号端耦接，所述第十晶体管的第一极与第五控制节点耦接，所述第十晶体管的第二极与第一控制节点耦接；所述第八晶体管的控制极与第一电源端耦接，所述第八晶体管的第一极与第一控制节点耦接，所述第八晶体管的第二极与第四控制节点耦接；所述第一电容的第一电极与第一输出端耦接，所述第一电容的第二电极与第四控制节点耦接；所述第二电容的第一电极与第二电源端耦接，所述第二电容的第二电极与第二控制节点耦接；
所述第二控制电路，包括：第十二晶体管、第十三晶体管、第十四晶体管、第三电容和第四电容；所述第十二晶体管的控制极与第一输出端耦接，所述第十二晶体管的第一极与第二电源端耦接，所述第十二晶体管的第二极与第六控制节点耦接；所述第十三晶体管的控制极与第三时钟信号端耦接，所述第十三晶体管的第一极与第六控制节点耦接，所述第十三晶体管的第二极与第一电源端耦接；所述第十四晶体管的控制极与第六控制节点耦接，所述第十四晶体管的第一极与第一电源端耦接，所述第十四晶体管的第二极与第二输出端耦接；所述第三电容的第一电极与第四时钟信号端耦接，所述第三电容的第二电极与第六控制节点耦接；所述第四电容的第一电极与第六控制节点耦接，所述第四电容的第二电极与第二输出端耦接。
9.根据权利要求8所述的移位寄存器单元，其中，所述第一晶体管、第三晶体管、第四晶体管、第八晶体管、第九晶体管和第十二晶体管均为双栅晶体管，且每个双栅晶体管的控制极包括第一控制极和第二控制极，其中，所述第一控制极与第二控制极耦接。
10.根据权利要求8所述的移位寄存器单元，其中，所述第一晶体管至所述第十四晶体管均为双栅晶体管，且每个双栅晶体管的控制极包括第一控制极和第二控制极，其中，所述第一控制极与第二控制极耦接。
11.根据权利要求9或10所述的移位寄存器单元，其中，所述双栅晶体管包括：设置在基底上的第一控制极、有源层、第二控制极、第一极和第二极；所述第一控制极位于所述有源层的下方，所述第二控制极位于所述有源层的上方，所述有源层包括沟道区域和掺杂区域，所述第一极和第二极分别与所述有源层的沟道区域两端的掺杂区域耦接，且所述第一控制极与所述第二控制极耦接。
12.一种栅极驱动电路，包括多个级联的如权利要求1至11中任一项所述的移位寄存器单元；
其中，第一级移位寄存器单元的信号输入端与初始信号端耦接，第N级移位寄存器单元的第一输出端与第N+1级移位寄存器单元的信号输入端耦接，N为大于0的整数。
13.一种显示装置，包括如权利要求12所述的栅极驱动电路。
14.一种移位寄存器单元的驱动方法，应用于如权利要求1至11中任一项所述的移位寄存器单元中，所述驱动方法包括：
所述输入电路在第一时钟信号端的控制下，向第一控制节点提供信号输入端的信号，以及在第一时钟信号端和第一控制节点的控制下，向第二控制节点提供第一电源端或第一时钟信号端的信号；
所述第一控制电路在第一控制节点、第二控制节点和第一电源端的控制下，向第一输出端提供第二电源端或第二时钟信号端的信号；
所述输出电路在第一输出端的控制下，向第二输出端提供第二电源端的信号，或者，所述第二控制电路在第一输出端、第三时钟信号端和第四时钟信号端的控制下，向第二输出端提供第一电源端的信号；
所述输出电路利用第一电源端的信号抑制第二输出端的漏电。
15.根据权利要求14所述的驱动方法，其中，第一晶体管至第十四晶体管均为P型晶体管；
所述第一时钟信号端的信号的下降沿时刻晚于所述第二时钟信号端的信号的上升沿时刻，且早于所述第一时钟信号端的信号的上升沿时刻，所述第一时钟信号端的信号的上升沿时刻早于所述第二时钟信号端的信号的下降沿时刻；
所述第三时钟信号端的信号的下降沿时刻与所述第二时钟信号端的信号的上升沿时刻相同，且所述第三时钟信号端的信号的上升沿时刻早于所述第一时钟信号端的信号的上升沿时刻；所述第四时钟信号端的信号的下降沿时刻与所述第一时钟信号端的信号的上升沿时刻相同，且所述第四时钟信号端的信号的上升沿时刻早于所述第二时钟信号端的信号的上升沿时刻。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115578965A (zh) * 2022-07-29 2023-01-06 武汉天马微电子有限公司 一种移位寄存电路、显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702295A (zh) * 2016-01-15 2016-06-22 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示面板及显示装置
CN108231034A (zh) * 2018-03-30 2018-06-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示面板及显示装置
CN108648702A (zh) * 2018-03-26 2018-10-12 上海天马微电子有限公司 像素驱动电路及其驱动方法、显示面板和显示装置
WO2019015267A1 (zh) * 2017-07-20 2019-01-24 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102012591B (zh) * 2009-09-04 2012-05-30 北京京东方光电科技有限公司 移位寄存器单元及液晶显示器栅极驱动装置
KR102072214B1 (ko) * 2013-07-09 2020-02-03 삼성디스플레이 주식회사 주사 구동 장치 및 이를 포함하는 표시 장치
KR102120070B1 (ko) * 2013-12-31 2020-06-08 엘지디스플레이 주식회사 표시장치 및 그 구동방법
CN104021750B (zh) * 2014-05-30 2016-06-08 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及驱动方法和显示装置
CN104318904B (zh) * 2014-11-20 2017-08-01 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、移位寄存器、显示装置
CN104900192B (zh) * 2015-07-01 2017-10-10 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
TWI568184B (zh) * 2015-12-24 2017-01-21 友達光電股份有限公司 移位暫存電路及其驅動方法
KR102426403B1 (ko) * 2016-01-19 2022-07-29 삼성디스플레이 주식회사 스캔 드라이버 및 이를 포함하는 표시 장치
KR102477012B1 (ko) * 2016-04-27 2022-12-14 삼성디스플레이 주식회사 스캔 드라이버 및 스캔 드라이버를 포함하는 표시 장치
CN105741808B (zh) * 2016-05-04 2018-02-16 京东方科技集团股份有限公司 栅极驱动电路、阵列基板、显示面板及其驱动方法
CN105788555B (zh) * 2016-05-19 2018-04-10 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN106710547B (zh) * 2016-12-27 2019-03-12 武汉华星光电技术有限公司 Goa电路
JP6754786B2 (ja) * 2018-01-10 2020-09-16 株式会社Ｊｏｌｅｄ 転送回路、シフトレジスタ、ゲートドライバ、表示パネル、およびフレキシブル基板
CN108281124B (zh) * 2018-03-30 2020-11-24 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN108564914B (zh) * 2018-04-24 2021-08-17 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN108682398B (zh) * 2018-08-08 2020-05-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN109935187B (zh) * 2019-01-18 2020-08-18 合肥京东方卓印科技有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702295A (zh) * 2016-01-15 2016-06-22 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示面板及显示装置
WO2019015267A1 (zh) * 2017-07-20 2019-01-24 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路
CN108648702A (zh) * 2018-03-26 2018-10-12 上海天马微电子有限公司 像素驱动电路及其驱动方法、显示面板和显示装置
CN108231034A (zh) * 2018-03-30 2018-06-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示面板及显示装置

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