CN220856079U - 一种显示面板及显示终端 - Google Patents

Abstract

本申请公开了一种显示面板及显示终端。显示面板包括栅极驱动电路，栅极驱动电路包括下拉维持模块，下拉维持模块用于维持第一节点的低电位；下拉维持模块至少包括一个双栅晶体管，双栅晶体管包括第一栅极及第二栅极，第一栅极用于接收第一控制信号，第二栅极用于接收第二控制信号，第二控制信号用于调节双栅晶体管的阈值电压，第二控制信号的电压的范围为‑24伏至‑8伏。双栅晶体管的第二栅极接收第二控制信号，双栅晶体管的电学特性偏移时，可以通过控制第二控制信号的电压调节双栅晶体管的电学特性，使双栅晶体管的阈值电压正偏，使双栅晶体管更好地关断，减小漏电流，从而提高双栅晶体管的电学特性稳定性，进而提升栅极驱动电路的稳定性。

Description

一种显示面板及显示终端

技术领域

本申请涉及显示技术领域，尤其涉及一种显示面板及显示终端。

背景技术

随着显示技术的不断迭代发展，从传统的液晶显示面板到最近的自发光显示面板，其驱动架构中皆需栅极驱动电路(gate on array，GOA)提供显示面板所需的栅极驱动信号，使显示面板可以正常工作。由于驱动架构中采用的薄膜晶体管的电学特性不稳定，易发生器件特性偏移，使GOA电路失效。

因此，需要解决上述技术问题。

发明内容

本申请提供一种显示面板及显示终端，以解决显示面板的驱动架构中薄膜晶体管的电学特性不稳定，易发生器件特性偏移，使GOA电路失效的技术问题。

为解决上述技术问题，本申请提供的技术方案如下：

本申请提供一种显示面板，显示面板包括衬底和栅极驱动电路，栅极驱动电路设置于衬底上，栅极驱动电路包括下拉维持模块，下拉维持模块用于维持第一节点的低电位；下拉维持模块至少包括一个双栅晶体管，双栅晶体管包括第一栅极及第二栅极，第一栅极用于接收第一控制信号，第二栅极用于接收第二控制信号，第二控制信号用于调节双栅晶体管的阈值电压，第二控制信号的电压的范围为-24伏至-8伏。

在本申请的显示面板中，栅极驱动电路包括：

上拉控制模块，连接于第一节点，用于根据第一级传信号将第一节点拉升至高电位；

上拉模块，用于根据第一节点的高电位输出本级的栅极驱动信号；

下拉模块，用于根据第二级传信号将第一节点的电位拉低至低电位；

其中，上拉控制模块、上拉模块中的至少一者包括双栅晶体管。

在本申请的显示面板中，上拉控制模块包括上拉控制晶体管，上拉控制晶体管的栅极和源极连接第一级传信号，上拉控制晶体管的漏极连接第一节点；

上拉模块包括上拉晶体管，上拉晶体管的栅极连接第一节点，上拉晶体管的源极连接时钟信号，上拉晶体管的漏极输出栅极驱动信号；

其中，上拉控制晶体管和/或上拉晶体管为双栅晶体管。

在本申请的显示面板中，上拉控制晶体管为双栅晶体管，上拉控制晶体管的第一栅极和上拉控制晶体管的第二栅极电连接；和/或

上拉晶体管为双栅晶体管，上拉晶体管的第一栅极和上拉晶体管的第二栅极电连接。

在本申请的显示面板中，下拉维持模块包括第一下拉维持晶体管和第二下拉维持晶体管，第一下拉维持晶体管和第二下拉维持晶体管的至少一者为双栅晶体管，第一下拉维持晶体管的栅极连接第二节点，第一下拉维持晶体管的漏极连接第一节点，第一下拉维持晶体管的源极连接于第一低电位信号；

第二下拉维持晶体管的栅极连接第二节点，第二下拉维持晶体管的漏极连接栅极驱动信号，第二下拉维持晶体管的源极连接于第二低电位信号。

在本申请的显示面板中，第一下拉维持晶体管为双栅晶体管，第一下拉维持晶体管的第一栅极连接于第二节点，所述第一下拉维持晶体管的第二栅极用于接收第二控制信号，第二控制信号为固定电压；和/或

第二下拉维持晶体管为双栅晶体管，第二下拉维持晶体管的第一栅极连接于第二节点，第二下拉维持晶体管的第二栅极用于接收第二控制信号，第二控制信号为固定电压。

在本申请的显示面板中，第一低电位信号的电压小于第二低电位信号的电压，第一低电位信号的电压的范围为-6伏至-16伏。

在本申请的显示面板中，下拉模块包括下拉晶体管，下拉晶体管的栅极连接第二级传信号，下拉晶体管的漏极连接第一节点，下拉晶体管的源极连接第一低电位信号。

在本申请的显示面板中，显示面板包括控制信号线，控制信号线与源漏极金属层同层设置，第一栅极位于有源部靠近衬底的一侧，第二栅极位于有源部背离衬底的一侧，第二栅极与透明导电层同层设置，第二栅极与控制信号线连接。

本申请提供一种显示终端，显示终端包括上述的显示面板。

有益效果：本申请公开了一种显示面板及显示终端。本申请提供一种显示面板，显示面板包括衬底和栅极驱动电路，栅极驱动电路设置于衬底上，栅极驱动电路包括下拉维持模块，下拉维持模块用于维持第一节点的低电位；下拉维持模块至少包括一个双栅晶体管，双栅晶体管包括第一栅极及第二栅极，第一栅极用于接收第一控制信号，第二栅极用于接收第二控制信号，第二控制信号用于调节双栅晶体管的阈值电压，第二控制信号的电压的范围为-24伏至-8伏。下拉维持模块中的双栅晶体管的第二栅极接收第二控制信号，双栅晶体管的电学特性偏移时，可以通过控制第二控制信号的电压调节双栅晶体管的电学特性，使双栅晶体管的阈值电压正偏，使双栅晶体管更好地关断，减小漏电流，从而提高双栅晶体管的电学特性稳定性，进而提升栅极驱动电路的稳定性。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为本申请的实施例提供的显示面板的驱动电路结构示意图；

图2为本申请的实施例提供的显示面板的第一种双栅晶体管的剖面结构示意图；

图3为本申请的实施例提供的显示面板的第二种双栅晶体管的剖面结构示意图；

图4为本申请的实施例提供的显示面板的一种栅极驱动电路原理图；

图5为本申请的实施例提供的第一种双栅晶体管的阈值电压与其第二栅极的电压大小的对应关系；

图6为本申请的实施例提供的一种第一种双栅晶体管的膜层结构及相关参数；

图7为本申请的实施例提供的一种第一种双栅晶体管的第二栅极连接不同电压的转移特性曲线；

图8为本申请的实施例提供的一种第二种双栅晶体管的第二栅极的电压与开态电流的关系曲线。

附图标记说明：

衬底10、源极驱动电路3、数据线DL、扫描线GL、子像素11、薄膜晶体管12、薄膜晶体管12的源极121、薄膜晶体管12的漏极122、薄膜晶体管12的栅极123、双栅晶体管20、双栅晶体管20的有源部23、双栅晶体管20的源极24、双栅晶体管20的漏极25、第一栅极21、第二栅极22、控制信号端30、栅极驱动电路4、第一节点Q、第二节点K、上拉模块50、上拉晶体管T21、上拉控制模块60、上拉控制晶体管T11、下拉模块70、下拉晶体管T41、下拉维持模块80、第一下拉维持晶体管T42、第二下拉维持晶体管T32。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。

本申请提供一种显示面板，如图1至图4所示，显示面板包括衬底10和栅极驱动电路4，栅极驱动电路4设置于衬底10上，栅极驱动电路4包括下拉维持模块80，下拉维持模块80用于维持第一节点Q的低电位；下拉维持模块80至少包括一个双栅晶体管20，双栅晶体管20包括第一栅极21及第二栅极22，第一栅极21用于接收第一控制信号，第二栅极22用于接收第二控制信号，第二控制信号用于调节双栅晶体管20的阈值电压，第二控制信号的电压的范围为-24伏至-8伏。

在本实施例中，显示面板可以为LCD面板、OLED面板、Mini-LED面板、Micro-LED面板等。

在本实施例中，衬底10可以为柔性基板或刚性基板。

栅极驱动电路4设置于衬底10上，栅极驱动电路4用于驱动显示面板的子像素11显示画面。

如图1所示，显示面板包括多条沿第一方向延伸的数据线DL和多条沿第二方向延伸的扫描线GL，数据线DL和扫描线GL限定出多个子像素11。第一方向和第二方向呈夹角设置，例如夹角可以为90度，但不限于此。

每个子像素11至少设置有一个薄膜晶体管12，薄膜晶体管12用于控制子像素11进行显示。薄膜晶体管12包括源极121、漏极122和栅极123。数据线DL与薄膜晶体管12的源极121电连接，扫描线GL与薄膜晶体管12的栅极123连接。扫描线GL用于控制薄膜晶体管12的打开或关闭，当薄膜晶体管12打开时，数据线DL提供数据信号给薄膜晶体管12的源极121，从而驱动子像素11进行显示。

显示面板包括栅极驱动电路4和源极驱动电路3，栅极驱动电路4可以输出栅极驱动信号Gn，栅极驱动信号Gn与扫描线GL连接，用于控制每一行子像素11的薄膜晶体管12逐行打开或关闭。源极驱动电路3与数据线DL连接，用于控制子像素11的薄膜晶体管12的源极121的信号。栅极驱动电路4和源极驱动电路3共同驱动显示面板进行显示。

在本实施例中，栅极驱动电路4至少包括一个双栅晶体管20，双栅晶体管20包括第一栅极21和第二栅极22。图2示出了第一种双栅晶体管20的剖面结构图。下拉维持模块80的双栅晶体管20为第一种双栅晶体管20。可选地，第一栅极21位于有源部23靠近衬底10的一侧，第二栅极22位于有源部23背离衬底10的一侧，第一栅极21和第二栅极22的位置也可以交换，本申请对此不作限制。

第一栅极21接收第一控制信号，第二栅极22接收第二控制信号，通过调整第二控制信号可以调节双栅晶体管20的阈值电压。第二控制信号可以由控制信号端30输入，也可以与栅极驱动电路4中的节点连接。

需要说明的是，双栅晶体管20可以为P型晶体管或者N型晶体管。第二控制信号的电压信号的大小可以根据需要设置，从而使双栅晶体管20的阈值电压正偏或负偏，以调节双栅晶体管20的电学特性，使下拉维持模块80的双栅晶体管20更好地关断。本申请的实施例中以双栅晶体管20为N型晶体管进行说明。

可选地，在一具体的实施例中，第二控制信号可以连接于固定低电压信号VSSC，VSSC的电压的范围为-24伏至-8伏。示例性的，VSSC的电压可以为-8伏、-9伏、-10伏、-11伏、-12伏、-13伏、-14伏、-15伏、-16伏、-17伏、-18伏、-19伏、-20伏、-21伏、-22伏、-23伏、-24伏等。第二控制信号可以使双栅晶体管20的阈值电压正偏，使双栅晶体管20更好地关断，减小漏电流，从而提高双栅晶体管20的电学特性稳定性，进而提升栅极驱动电路4的稳定性。

在本实施例中，双栅晶体管20的有源部23可以为金属氧化物材料、低温多晶硅等，但不限于此。例如，有源部23可以为掺杂镧系元素的氧化物材料，从而提升双栅晶体管20的稳定性。

在本申请的显示面板中，如图4所示，栅极驱动电路4包括上拉控制模块60、上拉模块50、下拉模块70，上拉控制模块60连接于第一节点Q，用于根据第一级传信号STn-2将第一节点Q拉升至高电位；上拉模块50用于根据第一节点Q的高电位输出本级的栅极驱动信号Gn；下拉模块70用于根据第二级传信号STn+3将第一节点Q的电位拉低至低电位；其中，上拉控制模块60、上拉模块50中的至少一者包括双栅晶体管20。

在本实施例中，栅极驱动电路4包括级联的n个栅极驱动单元，图4仅示出了其中的一个栅极驱动单元。每一个栅极驱动单元用于驱动一行子像素11显示。这也就是说，在一些实施例中，栅极驱动单元的个数可以与显示面板的子行数的行数对应，但不限于此。图4中示出了第n个栅极驱动单元，用于驱动第n行子像素11显示。应当理解的是，对第n个栅极驱动单元来说，第一级传信号为STn-2，即第n-2行子像素11的级传信号。同理，第二级传信号为STn+3，即第n+3行子像素11的级传信号。这也就是说，栅极驱动单元的相邻行的多级的级传信号STn-2、STn+3用于控制第n个栅极驱动单元。第一级传信号STn-2和第二级传信号STn+3也可以为其他行子像素11的级传信号，本申请对此不作限制。

在本实施例中，本级的栅极驱动信号Gn是指第n个栅极驱动单元输出的用于驱动第n行子像素11显示的栅极驱动信号Gn。

在本实施例中，高电位是指可以使与扫描线GL连接的子像素11的薄膜晶体管12打开的电位，低电位是指可以使与扫描线GL连接的子像素11的薄膜晶体管12关闭的电位。栅极驱动电路4逐行扫描，使扫描线GL在高电位下打开对应行的子像素11的薄膜晶体管12(以下简称扫描线GL打开)或在低电位下关闭对应行的子像素11的薄膜晶体管12(以下简称扫描线GL关闭)。高电位和低电位的电压大小可以根据薄膜晶体管12的特性对应设置，本申请对此不作限制。其中，第一节点Q经充电后，可以达到高电位，从而使扫描线GL打开。第一节点Q的电位被下拉至低电位后，可以使扫描线GL关闭。

在本实施例中，上拉模块50包括上拉晶体管T21，上拉晶体管T21的栅极连接第一节点Q，上拉晶体管T21的源极24连接时钟信号CKn，上拉晶体管T21的漏极25输出栅极驱动信号Gn。

在本实施例中，上拉控制模块60和上拉模块50用于控制第一节点Q充电，从而使第一节点Q达到高电位。

上拉晶体管T21为第二种双栅晶体管20。图3示出了第二种双栅晶体管20的剖面结构图。第二种双栅晶体管20与第一种双栅晶体管20的不同之处在于，第二种双栅晶体管20的第一栅极21和第二栅极22电连接。上拉晶体管T21的源极24用以接收时钟信号CKn，漏极25用以输出本级的栅极驱动信号Gn，上拉晶体管T21的第一栅极21连接第一节点Q，上拉晶体管T21的第二栅极22与第一栅极21电连接。通过将上拉晶体管T21第二栅极22和上拉晶体管T21第一栅极21电连接，可以使上拉晶体管T21的阈值电压减小，从而可以增大上拉晶体管T21的开态电流，从而更快将第一节点Q拉升至高电位。

在本实施例中，上拉控制模块60包括上拉控制晶体管T11，上拉控制晶体管T11的栅极和源极24连接第一级传信号STn-2，上拉控制晶体管T11的漏极25连接第一节点Q。

上拉控制晶体管T11为第二种双栅晶体管20。上拉控制晶体管T11的第一栅极21及和上拉控制晶体管T11的源极24用以接收第一级传信号STn-2，上拉控制晶体管T11的漏极25连接第一节点Q。上拉控制晶体管T11的第二栅极22和第一栅极21电连接。通过将上拉控制晶体管T11的第二栅极22和上拉控制晶体管T11的第一栅极21电连接，可以使上拉控制晶体管T11的阈值电压减小，从而增大上拉控制晶体管T11的开态电流，从而更快将第一节点Q拉升至高电位。

由于第一下拉维持晶体管T42负责将第一节点Q的电位下拉至低电位，当第一下拉维持晶体管T42的阈值电压负偏时，第一下拉维持晶体管T42无法完全关断，导致漏电流大，使第一节点Q的高电位无法维持，从而导致栅极驱动电路4失效。

针对上述技术问题，在本申请的显示面板中，下拉维持模块80包括第一下拉维持晶体管T42和第二下拉维持晶体管T32，第一下拉维持晶体管T42的栅极连接第二节点K，第一下拉维持晶体管T42的漏极25连接第一节点Q，第一下拉维持晶体管T42的源极24连接于第一低电位信号。

在本实施例中，第一下拉维持模块80用以维持第一节点Q的低电压，在此低电压下，对应的第n行扫描线GL关闭。

在本实施例中，第一下拉维持晶体管T42为第一种双栅晶体管20，第一下拉维持晶体管T42的第一栅极21连接至第二节点K，第一下拉维持晶体管T42的第二栅极22接收第二控制信号，第二控制信号可以提供-24伏至-8伏范围内的固定电压。第一下拉维持晶体管T42的源极24连接至第一低电位信号，第一下拉维持晶体管T42的漏极25连接至第一节点Q。

在本实施例中，第一低电位信号可以提供恒压低电位VSSQ，VSSQ的电压的范围为-6伏至-16伏。第一低电位信号的电压小于第二低电位信号的电压。示例性的，VSSQ的电压可以为-6伏、-7伏、-8伏、-9伏、-10伏、-11伏、-12伏、-13伏、-14伏、-15伏、-16伏等。

在本实施例中，VSSC的电压小于VSSQ的电压，例如，VSSC的电压可以比VSSQ的电压小2伏至8伏，示例性的，VSSC的电压可以比VSSQ的电压小3伏、小4伏、小5伏、小6伏、小7伏等。VSSC的电压的范围可以为-8伏至-24伏。示例性的，VSSC的电压可以为-8伏、-9伏、-10伏、-11伏、-12伏、-13伏、-14伏、-15伏、-16伏、-17伏、-18伏、-19伏、-20伏、-21伏、-22伏、-23伏、-24伏等。通过上述设置，可以使第一下拉维持晶体管T42的阈值电压正偏，从而使第一下拉维持晶体管T42可以更好地关断，减小漏电流，从而使第一节点Q的高电位得以维持，提高GOA电路的稳定性。

在部分实施例中，第二控制信号提供的固定电压大小可以根据第一下拉维持晶体管T42的特性进行调节，以降低其漏电流，本申请对第二控制信号的电压的大小不作限定。

在本实施例中，第二下拉维持晶体管T32的栅极连接第二节点K，第二下拉维持晶体管T32的漏极25连接栅极驱动信号Gn，第二下拉维持晶体管T32的源极24连接于第二低电位信号。

在本实施例中，第二下拉维持晶体管T32为第一种双栅晶体管20，第二下拉维持晶体管T32的第一栅极21连接至第二节点K，第二下拉维持晶体管T32的第二栅极22接收第二控制信号，第二控制信号可以提供-24伏至-8伏范围内的固定电压。第二下拉维持晶体管T32的源极24连接至第二低电位信号，第二低电位信号可以提供恒压低电位VSSG，第二下拉维持晶体管T32的漏极25连接至本级的栅极驱动信号Gn。

在本实施例中，VSSG的电压大于VSSQ的电压。VSSQ的电压的范围为-6伏至-16伏。示例性的，VSSQ的电压可以为-6伏、-7伏、-8伏、-9伏、-10伏、-11伏、-12伏、-13伏、-14伏、-15伏、-16伏等。通过上述设置，可以使第二下拉维持晶体管T32的阈值电压正偏，从而使第二下拉维持晶体管T32可以更好地关断，减小漏电流，从而使第一节点Q的高电位得以维持，提高GOA电路的稳定性。在部分实施例中，第二控制信号提供的固定电压大小可以根据第二下拉维持晶体管T32的特性进行调节，以降低其漏电流，本申请对第二控制信号的电压的大小不作限定。

在本申请的显示面板中，下拉模块70包括下拉晶体管T41，下拉晶体管T41的栅极连接第二级传信号STn+3，下拉晶体管T41的漏极25连接第一节点Q，下拉晶体管T41的源极24连接第一低电位信号。

在本实施例中，下拉模块70包括下拉晶体管T41，下拉晶体管T41用以接收下一级级传信号STn+3，下拉晶体管T41的源极24连接第一低电位信号，第一低电位信号可以提供恒压低电位VSSQ，下拉晶体管T41的漏极25连接第一节点Q。

在本实施例中，VSSQ的电压的范围为-6伏至-16伏。示例性的，VSSQ的电压可以为-6伏、-7伏、-8伏、-9伏、-10伏、-11伏、-12伏、-13伏、-14伏、-15伏、-16伏等。

请参阅图4，下面对本申请的栅极驱动电路4的原理进行说明。栅极驱动电路4的驱动过程包括五个阶段，分别为第一阶段至第五阶段。

在第一阶段，复位信号端Reset提供高电平使晶体管TrQ、下拉晶体管T41、第三一晶体管T31打开，第一低电位信号与第一节点Q连通，使第一节点Q的电位被拉低到第一低电位信号的电压。第二低电位信号与栅极驱动信号Gn连接，使栅极驱动信号Gn的电位被拉低至第二低电位信号的电压。从而实现第一节点Q和栅极驱动信号Gn的复位。

在第二阶段，复位信号端Reset提供低电平，使晶体管TrQ、下拉晶体管T41、第三一晶体管T31关闭。第一级传信号STn-2提供高电平使上拉控制晶体管T11打开，第一级传信号STn-2的高电平传输到第一节点Q对自举电容cb进行充电。第五二晶体管T52打开，第一低电位信号将第二节点K的电压拉低至低电位。

在第三阶段，第一节点Q的高电位使上拉晶体管T21打开，时钟信号CKn通过晶体管T21输出为第n级栅极驱动信号Gn；时钟信号CKn通过第二二晶体管T22输出第n级级传信号STn。

第四阶段，第二级传信号STn+3为高电平，使下拉晶体管T41打开，第一低电位信号将第一节点Q的电位拉低至低电平。

第五阶段，第三控制信号LC1提供高电平，第二节点K为高电位，第一下拉维持晶体管T42和第二下拉维持晶体管T32打开，第一低电位信号与第一节点Q连通，第二低电位信号与栅极驱动信号Gn导通，第一下拉维持晶体管T42将第一节点Q的电位拉低至低电压，第二下拉维持晶体管T32将栅极驱动信号Gn的电压拉低至低电位。

在本申请的显示面板中，如图2所示，图2示出了第一种双栅晶体管20的一种实施例，第一种双栅晶体管20的第一栅极21位于有源部23靠近衬底10的一侧，第一种双栅晶体管20的第二栅极22位于有源部23背离衬底10的一侧。双栅晶体管20包括源极24和漏极25。源极24和漏极25设置于有源部23背离第一栅极21的一侧，第二栅极22与控制信号端30连接。通过上述设置可以使双栅晶体管20的阈值电压正偏，使双栅晶体管20更好地关断，减小漏电流，从而提高双栅晶体管20的电学特性稳定性，进而提升栅极驱动电路4的稳定性。

在本申请的显示面板中，如图2所示，第二栅极22在衬底10上的正投影与第一栅极21在衬底10上的正投影重叠，控制信号端30与有源部23同层且间隔设置。

控制信号端30可以与源极24和漏极25为相同的材料制成，控制信号端30可以与源极24和漏极25采用同一张光罩制作，从而简化显示面板的制作工艺，节省光罩的数量。

在本实施例中，显示面板包括控制信号线，控制信号线与控制信号端30连接，控制信号线与源漏极金属层同层设置。源漏极金属层包括源极24和漏极25。通过上述设置，可以节省光罩，降低显示面板的生产成本。

第二栅极22可以采用与第一栅极21不同的材料制作。例如，第一栅极21可以采用钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任何一种或其合金形成。

第二栅极22可以采用透明导电材料，例如，第二栅极22可以为ITO(氧化铟锡)、IZO(氧化铟锌)、IZTO(氧化铟锌锡)、IAZO(氧化铟铝锌)、IGZO(氧化铟镓锌)、IGTO(氧化铟镓锡)、AZO(氧化铝锌)、ATO(氧化锑锡)、IGZTO(氧化铟镓锌锡)等中的一种或其合金形成。

需要说明的是，第二栅极22可以与显示面板的透明导电层例如公共电极层或者像素电极层同层设置，从而节省光罩，降低显示面板的生产成本。

在本申请的显示面板中，如图3所示，图3示出了第二种双栅晶体管20的一种实施例，第二种双栅晶体管20的第二栅极22与第二种双栅晶体管20的第一栅极21连接。通过将第二种双栅晶体管20的第二栅极22与第二种双栅晶体管20的第一栅极21连接，可以使第二种双栅晶体管20的阈值电压减小，从而可以增大第二种双栅晶体管20的开态电流。

在本申请的显示面板中，如图3所示，第二栅极22在衬底10上的正投影与第一栅极21在衬底10上的正投影重叠，第二栅极22通过过孔与第一栅极21电连接。具体地，在第二栅极22与第一栅极21之间形成过孔，过孔暴露出第一栅极21的表面，在制作第二栅极22时，第二栅极22的材料沉积于过孔中与第一栅极21接触，从而实现第二栅极22和第一栅极21的电连接。

下面结合实测数据对本申请的实施例的双栅晶体管20的效果进行说明。

如图5所示，图5示出了第一种双栅晶体管20的阈值电压与其第二栅极22的电压大小的对应关系。图5中以第一种双栅晶体管20为N型晶体管进行实验验证。横坐标Vtg是指第二栅极22上施加的电压的大小，纵坐标Vth是指双栅晶体管20的阈值电压的大小。S1为第二栅极22未连接控制信号端30时阈值电压随第二栅极22的电压的变化关系曲线，S2为第二栅极22连接到控制信号端30时阈值电压随控制信号端30的电压的变化关系曲线。由图5可知，当双栅晶体管20的第二栅极22连接控制信号端30时，其阈值电压随第二栅极22施加的电压的增大而减小。

这也就是说，随着N型双栅晶体管20的第二栅极22被施加的电压的增大，其阈值电压Vth减小，即对N型双栅晶体管20的顶栅施加正电压，其阈值电压负偏，对N型双栅晶体管20的顶栅施加负电压，其阈值电压往正偏。通过使第二栅极22施加的电压位于-24伏至-8伏的范围内，可以使第一下拉维持晶体管T42的阈值电压增大，减小漏电流。

P型双栅晶体管20则相反，即对P型双栅晶体管20的顶栅施加正电压，其阈值电压往正偏。也就是说，对双栅晶体管20的顶栅施加不同的电压，其阈值电压会不同。可以根据实际需要，选择P型晶体管或者N型晶体管，对应地，可以通过调整控制信号端30的电压，从而调整双栅晶体管20的电学特性。

在本实施例中，如图6所示，图6示出了一种第一种双栅晶体管20的膜层结构及相关参数的实测数据。其中，Gate为第一栅极21，GI为栅极绝缘层，oxide为有源部23，SD为源漏极金属层，PV1为第一钝化层，PV2为第二钝化层，PFA为有机绝缘层。其中，GI位于第一栅极21与有源部23的膜层之间，PV1位于第一栅极21与源漏极金属层之间，PV2位于第二栅极22背离有源部23的一侧。PFA可以选择性设置。例如，图2和图3中的实施例都省略了PFA。当设置有PFA时，PFA可以设置于透明导光层靠近有源部23的一侧。

在本实施例中，如图7所示，图7为一种第一种双栅晶体管20的第二栅极22连接不同电压的转移特性曲线的实测数据。第二栅极22作为顶栅，即第二栅极22位于有源部23背离衬底10的一侧。横坐标Vgs为双栅晶体管20的第二栅极22的电压与源极电压的差值，纵坐标Ids为开态电流。其中，(a)对应的是第二栅极22连接的电压VTG分别为-12伏、-8伏、-4伏、0伏、4伏、8伏、12伏时的双栅晶体管20的转移特性曲线。(b)对应的是第二栅极22连接的电压VTG分别为-4伏、-3伏、-4伏、-1伏、0伏、1伏、2伏、3伏、4伏时的双栅晶体管20的转移特性曲线。

由图7中的(a)、(b)可知，第二栅极22上施加的电压越小时，对应的阈值电压越大，负偏区间范围越大，因此，双栅晶体管20能够更好地关断，减小漏电流。

在本实施例中，如图8所示，图8示出了一种第二种双栅晶体管20的第二栅极22的电压与开态电流的关系曲线的实测数据。横坐标Vd为第二栅极22的电压，纵坐标Id为开态电流。其中，(a)为相关技术中的单栅晶体管的栅极与源极电连接时的栅极电压与开态电流的关系曲线，(b)为本申请的实施例的第二种双栅晶体管20的第二栅极22与第一栅极21电连接时的第二栅极22的电压与开态电流的关系曲线。

如图8的(a)所示，在相关技术中，当栅极的电压为12伏时，对应的A点的开态电流为8.00E-06安。如图8的(b)所示，在本申请的实施例中，当第二栅极22的电压为12伏时，对应的B点的开态电流为2.25E-05安。也即，本申请的实施例的开态电流大于相关技术中的开态电流，因此，本申请的实施例中的第二种双栅晶体管20可以有效增大开态电流，利于将第一节点Q更快拉升至高电位。

本申请提供一种显示终端，显示终端包括上述的显示面板。

在本实施例中，显示终端可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的一种显示面板及显示终端进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种显示面板，其特征在于，包括衬底和栅极驱动电路，所述栅极驱动电路设置于所述衬底上，所述栅极驱动电路包括下拉维持模块，所述下拉维持模块用于维持第一节点的低电位；所述下拉维持模块至少包括一个双栅晶体管，所述双栅晶体管包括第一栅极及第二栅极，所述第一栅极用于接收第一控制信号，所述第二栅极用于接收第二控制信号，所述第二控制信号用于调节所述双栅晶体管的阈值电压，所述第二控制信号的电压的范围为-24伏至-8伏。

2.根据权利要求1所述的显示面板，其特征在于，所述栅极驱动电路包括：

上拉控制模块，连接于所述第一节点，用于根据第一级传信号将所述第一节点拉升至高电位；

上拉模块，用于根据所述第一节点的高电位输出本级的栅极驱动信号；

下拉模块，用于根据第二级传信号将所述第一节点的电位拉低至低电位；

其中，所述上拉控制模块、所述上拉模块中的至少一者包括双栅晶体管。

3.根据权利要求2所述的显示面板，其特征在于，所述上拉控制模块包括上拉控制晶体管，所述上拉控制晶体管的栅极和源极连接所述第一级传信号，所述上拉控制晶体管的漏极连接所述第一节点；

所述上拉模块包括上拉晶体管，所述上拉晶体管的栅极连接所述第一节点，所述上拉晶体管的源极连接时钟信号，所述上拉晶体管的漏极输出所述栅极驱动信号；

其中，所述上拉控制晶体管和/或所述上拉晶体管为双栅晶体管。

4.根据权利要求3所述的显示面板，其特征在于，所述上拉控制晶体管为双栅晶体管，所述上拉控制晶体管的第一栅极和所述上拉控制晶体管的第二栅极电连接；和/或

所述上拉晶体管为双栅晶体管，所述上拉晶体管的第一栅极和所述上拉晶体管的第二栅极电连接。

5.根据权利要求2至4任一项所述的显示面板，其特征在于，所述下拉维持模块包括第一下拉维持晶体管和第二下拉维持晶体管，所述第一下拉维持晶体管和所述第二下拉维持晶体管的至少一者为双栅晶体管，所述第一下拉维持晶体管的栅极连接第二节点，所述第一下拉维持晶体管的漏极连接所述第一节点，所述第一下拉维持晶体管的源极连接于第一低电位信号；

所述第二下拉维持晶体管的栅极连接所述第二节点，所述第二下拉维持晶体管的漏极连接所述栅极驱动信号，所述第二下拉维持晶体管的源极连接于第二低电位信号。

6.根据权利要求5所述的显示面板，其特征在于，所述第一下拉维持晶体管为双栅晶体管，所述第一下拉维持晶体管的第一栅极连接于所述第二节点，所述第一下拉维持晶体管的第二栅极用于接收所述第二控制信号，所述第二控制信号为固定电压；和/或

所述第二下拉维持晶体管为所述双栅晶体管，所述第二下拉维持晶体管的第一栅极连接于所述第二节点，所述第二下拉维持晶体管的第二栅极用于接收所述第二控制信号，所述第二控制信号为固定电压。

7.根据权利要求6所述的显示面板，其特征在于，所述第一低电位信号的电压小于所述第二低电位信号的电压，所述第一低电位信号的电压的范围为-6伏至-16伏。

8.根据权利要求2所述的显示面板，其特征在于，所述下拉模块包括下拉晶体管，所述下拉晶体管的栅极连接第二级传信号，所述下拉晶体管的漏极连接所述第一节点，所述下拉晶体管的源极连接第一低电位信号。

9.根据权利要求1所述的显示面板，其特征在于，所述显示面板包括控制信号线，所述双栅晶体管包括有源部，所述控制信号线与源漏极金属层同层设置，所述第一栅极位于所述有源部靠近所述衬底的一侧，所述第二栅极位于所述有源部背离所述衬底的一侧，所述第二栅极与透明导电层同层设置，所述第二栅极与所述控制信号线连接。

10.一种显示终端，其特征在于，包括如权利要求1至9任一项所述的显示面板。