CN108231034A - 移位寄存器单元、栅极驱动电路、显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、栅极驱动电路、显示面板及显示装置，包括：输入电路、第一控制电路、第二控制电路、级联信号输出电路、第一扫描输出电路、第二扫描输出电路；通过上述六个电路相互配合，可以使级联信号输出端输出级联信号以实现级联移位触发，以及使第一扫描信号输出端输出第一扫描信号，第二扫描信号输出端输出第二扫描信号，其中，第一扫描信号与第二扫描信号具有一定相位差，从而使每个移位寄存器单元输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，从而可以使栅极驱动电路中移位寄存器单元的数量减半，从而降低栅极驱动电路的占用空间，进而实现超窄边框设计。

Description

移位寄存器单元、栅极驱动电路、显示面板及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、栅极驱动电路、显示面板及显示装置。

背景技术

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin FilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且还可以使显示面板做到两边对称和窄边框的美观设计。

一般的栅极驱动电路均是由多个级联的移位寄存器单元组成，各级移位寄存器单元的扫描信号输出端分别对应连接一条栅线，通过各级移位寄存器单元实现依次向显示面板上的各行栅线输入扫描信号。由于每行的栅线均对应连接一个移位寄存器单元，使得栅极驱动电路的结构设计复杂，并且所占显示面板的空间较大，不利于超窄边框设计。

发明内容

本发明实施例提供一种移位寄存器单元、栅极驱动电路、显示面板及显示装置，可以使栅极驱动电路中移位寄存器单元的数量减半，从而降低栅极驱动电路的占用空间，进而实现超窄边框设计。

因此，本发明实施例提供了一种移位寄存器单元，包括：输入电路、第一控制电路、第二控制电路、级联信号输出电路、第一扫描输出电路、第二扫描输出电路；

所述输入电路用于在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；

所述第一控制电路用于控制所述第一节点与第二节点的信号的电平相反；

所述级联信号输出电路用于在所述第一节点的信号的控制下将第二时钟信号端的信号提供给级联信号输出端，在所述第二节点的信号的控制下将第一参考信号端的信号提供给所述级联信号输出端；

所述第一扫描输出电路用于在所述第一节点的信号的控制下将第二参考信号端的信号提供给第一扫描信号输出端，在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述第一扫描信号输出端；

所述第二控制电路用于在所述第一节点的信号的控制下将所述第一扫描信号输出端的信号提供给第三节点，在第四时钟信号端的控制下将所述第一参考信号端的信号提供给所述第三节点；

所述第二扫描输出电路用于在所述第三节点与第三时钟信号端的控制下将所述第二参考信号端的信号提供给第二扫描信号输出端，在所述第四时钟信号端的控制下将所述第一参考信号端的信号提供给所述第二扫描信号输出端。

可选地，在本发明实施例提供的移位寄存器单元中，所述第二控制电路包括：第一开关晶体管、第二开关晶体管以及第一电容；

所述第一开关晶体管的栅极与所述第一节点耦接，所述第一开关晶体管的第一极与所述第一扫描信号输出端耦接，所述第一开关晶体管的第二极与所述第三节点耦接；

所述第二开关晶体管的栅极与所述第四时钟信号端耦接，所述第二开关晶体管的第一极与所述第一参考信号端耦接，所述第二开关晶体管的第二极与所述第三节点耦接；

所述第一电容连接于所述第三节点与所述第一参考信号端之间。

可选地，在本发明实施例提供的移位寄存器单元中，所述第二扫描输出电路包括：第三开关晶体管、第四开关晶体管、第五开关晶体管以及第二电容；

所述第三开关晶体管的栅极与所述第三时钟信号端耦接，所述第三开关晶体管的第一极与所述第三节点耦接，所述第三开关晶体管的第二极与所述第四开关晶体管的栅极耦接；

所述第四开关晶体管的第一极与所述第二参考信号端耦接，所述第四开关晶体管的第二极与所述第二扫描信号输出端耦接；

所述第五开关晶体管的栅极与所述第四时钟信号端耦接，所述第五开关晶体管的第一极与所述第一参考信号端耦接，所述第五开关晶体管的第二极与所述第二扫描信号输出端耦接；

所述第二电容连接于所述第三节点与所述第二扫描信号输出端之间。

可选地，在本发明实施例提供的移位寄存器单元中，所述第一扫描输出电路包括：第六开关晶体管与第七开关晶体管；

所述第六开关晶体管的栅极与所述第一节点耦接，所述第六开关晶体管的第一极与所述第二参考信号端耦接，所述第六开关晶体管的第二极与所述第一扫描信号输出端耦接；

所述第七开关晶体管的栅极与所述第二节点耦接，所述第七开关晶体管的第一极与所述第一参考信号端耦接，所述第七开关晶体管的第二极与所述第一扫描信号输出端耦接。

可选地，在本发明实施例提供的移位寄存器单元中，所述级联信号输出电路包括：第八开关晶体管、第九开关晶体管以及第三电容；其中，

所述第八开关晶体管的栅极与所述第一节点耦接，所述第八开关晶体管的第一极与所述第二时钟信号端耦接，所述第八开关晶体管的第二极与所述级联信号输出端耦接；

所述第九开关晶体管的栅极与所述第二节点耦接，所述第九开关晶体管的第一极与所述第一参考信号端耦接，所述第九开关晶体管的第二极与所述级联信号输出端耦接；

所述第三电容连接于所述第一节点与所述级联信号输出端之间；和/或，

所述输入电路包括：第十开关晶体管；其中，所述第十开关晶体管的栅极与所述第一时钟信号端耦接，所述第十开关晶体管的第一极与所述输入信号端耦接，所述第十开关晶体管的第二极与所述第一节点耦接。

可选地，在本发明实施例提供的移位寄存器单元中，所述第一控制电路包括：第十一开关晶体管、第十二开关晶体管、第十三开关晶体管；

所述第十一开关晶体管的栅极与所述第三时钟信号端耦接，所述第十一开关晶体管的第一极与第三参考信号端耦接，所述第十一开关晶体管的第二极与所述第二节点耦接；

所述第十二开关晶体管的栅极与所述第一节点耦接，所述第十二开关晶体管的第一极与第四参考信号端耦接，所述第十二开关晶体管的第二极与所述第二节点耦接；

所述第十三开关晶体管的栅极与所述第二节点耦接，所述第十三开关晶体管的第一极与所述第四参考信号端耦接，所述第十三开关晶体管的第二极与所述第一节点耦接。

可选地，在本发明实施例提供的移位寄存器单元中，所述第一控制电路还包括：第十四开关晶体管；

所述第十四开关晶体管的栅极与所述第三时钟信号端耦接，所述第十四开关晶体管的第一极与所述第一参考信号端耦接，所述第十四开关晶体管的第二极与所述第一节点耦接。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器单元；

第一级移位寄存器单元的输入信号端与帧触发信号端耦接；

除所述第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号端分别与其相邻的上一级移位寄存器单元的级联信号输出端耦接。

相应地，本发明实施例还提供了一种显示面板，包括2N条栅线，其中N为正整数；还包括本发明实施例提供的栅极驱动电路；

所述栅极驱动电路中的第n级移位寄存器单元的第一扫描信号输出端与第2n-1条栅线连接，第二扫描信号输出端与第2n条栅线连接；其中n取1至N的整数。

相应地，本发明实施例还提供了一种显示装置，包括：本发明实施例提供的显示面板。

本发明有益效果如下：

本发明实施例提供的移位寄存器单元、栅极驱动电路、显示面板及显示装置，包括：输入电路、第一控制电路、第二控制电路、级联信号输出电路、第一扫描输出电路、第二扫描输出电路；其中，通过输入电路在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；通过第一控制电路控制第一节点与第二节点的信号的电平相反；通过级联信号输出电路在第一节点的信号的控制下将第二时钟信号端的信号提供给级联信号输出端，在第二节点的信号的控制下将第一参考信号端的信号提供给级联信号输出端；通过第一扫描输出电路在第一节点的信号的控制下将第二参考信号端的信号提供给第一扫描信号输出端，在第二节点的信号的控制下将第一参考信号端的信号提供给第一扫描信号输出端；通过第二控制电路在第一节点的信号的控制下将第一扫描信号输出端的信号提供给第三节点，在第四时钟信号端的控制下将第一参考信号端的信号提供给第三节点；通过第二扫描输出电路在第三节点与第三时钟信号端的控制下将第二参考信号端的信号提供给第二扫描信号输出端，在第四时钟信号端的控制下将第一参考信号端的信号提供给第二扫描信号输出端。这样通过上述六个电路相互配合，可以使级联信号输出端输出级联信号以实现级联移位触发，使第一扫描信号输出端输出第一扫描信号，使第二扫描信号输出端输出第二扫描信号，其中，第一扫描信号与第二扫描信号具有一定相位差，从而可以使每个移位寄存器单元可以输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，而现有的移位寄存器单元仅能输出一个扫描信号，因此与现有的移位寄存器单元相比，可以使栅极驱动电路中移位寄存器单元的数量减半，从而降低栅极驱动电路的占用空间，进而实现超窄边框设计。

附图说明

图1为本发明实施例提供的移位寄存器单元的结构示意图；

图2a为本发明实施例提供的移位寄存器单元的具体结构示意图之一；

图2b为本发明实施例提供的移位寄存器单元的具体结构示意图之二；

图3a为本发明实施例提供的移位寄存器单元的电路时序图之一；

图3b为本发明实施例提供的移位寄存器单元的电路时序图之二；

图4为本发明实施例提供的栅极驱动电路的结构示意图；

图5a为本发明实施例提供的栅极驱动电路的输出信号的时序图之一；

图5b为本发明实施例提供的栅极驱动电路的输出信号的时序图之二；

图6为本发明实施例提供的显示面板的结构示意图。

具体实施方式

为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器单元、栅极驱动电路、显示面板及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本发明实施例提供的移位寄存器单元，如图1所示，包括：输入电路1、第一控制电路2、第二控制电路3、级联信号输出电路4、第一扫描输出电路5、第二扫描输出电路6；

输入电路1用于在第一时钟信号端CK1的控制下将输入信号端Input的信号提供给第一节点N1；

第一控制电路2用于控制第一节点N1与第二节点N2的信号的电平相反；

级联信号输出电路4用于在第一节点N1的信号的控制下将第二时钟信号端CK2的信号提供给级联信号输出端Output，在第二节点N2的信号的控制下将第一参考信号端V1的信号提供给级联信号输出端Output；

第一扫描输出电路5用于在第一节点N1的信号的控制下将第二参考信号端V2的信号提供给第一扫描信号输出端G1，在第二节点N2的信号的控制下将第一参考信号端V1的信号提供给第一扫描信号输出端G1；

第二控制电路3用于在第一节点N1的信号的控制下将第一扫描信号输出端G1的信号提供给第三节点N3，在第四时钟信号端CK4的控制下将第一参考信号端V1的信号提供给第三节点N3；

第二扫描输出电路6用于在第三节点N3与第三时钟信号端CK3的控制下将第二参考信号端V2的信号提供给第二扫描信号输出端G2，在第四时钟信号端CK4的控制下将第一参考信号端V1的信号提供给第二扫描信号输出端G2。

本发明实施例提供的移位寄存器单元，包括：输入电路、第一控制电路、第二控制电路、级联信号输出电路、第一扫描输出电路、第二扫描输出电路；其中，通过输入电路在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；通过第一控制电路控制第一节点与第二节点的信号的电平相反；通过级联信号输出电路在第一节点的信号的控制下将第二时钟信号端的信号提供给级联信号输出端，在第二节点的信号的控制下将第一参考信号端的信号提供给级联信号输出端；通过第一扫描输出电路在第一节点的信号的控制下将第二参考信号端的信号提供给第一扫描信号输出端，在第二节点的信号的控制下将第一参考信号端的信号提供给第一扫描信号输出端；通过第二控制电路在第一节点的信号的控制下将第一扫描信号输出端的信号提供给第三节点，在第四时钟信号端的控制下将第一参考信号端的信号提供给第三节点；通过第二扫描输出电路在第三节点与第三时钟信号端的控制下将第二参考信号端的信号提供给第二扫描信号输出端，在第四时钟信号端的控制下将第一参考信号端的信号提供给第二扫描信号输出端。这样通过上述六个电路相互配合，可以使级联信号输出端输出级联信号以实现级联移位触发，使第一扫描信号输出端输出第一扫描信号，使第二扫描信号输出端输出第二扫描信号，其中，第一扫描信号与第二扫描信号具有一定相位差，从而可以使每个移位寄存器单元可以输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，而现有的移位寄存器单元仅能输出一个扫描信号，因此与现有的移位寄存器单元相比，可以使栅极驱动电路中移位寄存器单元的数量减半，从而降低栅极驱动电路的占用空间，进而实现超窄边框设计。

在具体实施时，在本发明实施例中，当输入信号端的有效脉冲信号为高电平信号时，第一参考信号端的信号为低电平信号，第二参考信号端的信号为高电平信号。

或者，当输入信号端的有效脉冲信号为低电平信号时，第一参考信号端的信号为高电平信号，第二参考信号端的信号为低电平信号。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

在具体实施时，在本发明实施例中，如图2a与图2b所示，输入电路1具体可以包括：第十开关晶体管M10；其中，

第十开关晶体管M10的栅极与第一时钟信号端CK1耦接，第十开关晶体管M10的第一极与输入信号端Input耦接，第十开关晶体管M10的第二极与第一节点N1耦接。

在具体实施时，第十开关晶体管在第一时钟信号端输入的信号的控制下处于导通状态时，可以将输入信号端的信号提供给第一节点。

在具体实施时，如图2a与图2b所示，第十开关晶体管M10为N型晶体管。当然，第十开关晶体管也可以为P型晶体管，在此不作限定。

在具体实施时，在本发明实施例中，如图2a与图2b所示，第一控制电路2具体可以包括：第十一开关晶体管M11、第十二开关晶体管M12、第十三开关晶体管M13；其中，

第十一开关晶体管M11的栅极与第三时钟信号端CK3耦接，第十一开关晶体管M11的第一极与第三参考信号端V3耦接，第十一开关晶体管M11的第二极与第二节点N2耦接；

第十二开关晶体管M12的栅极与第一节点N1耦接，第十二开关晶体管M12的第一极与第四参考信号端V4耦接，第十二开关晶体管M12的第二极与第二节点N2耦接；

第十三开关晶体管M13的栅极与第二节点N2耦接，第十三开关晶体管M13的第一极与第四参考信号端V4耦接，第十三开关晶体管M13的第二极与第一节点N1耦接。

在具体实施时，第十一开关晶体管在第三时钟信号端输入的信号的控制下处于导通状态时，可以将第三参考信号端的信号提供给第二节点。第十二开关晶体管在第一节点的信号的控制下处于导通状态时，可以将第四参考信号端的信号提供给第二节点。第十三开关晶体管在第二节点的信号的控制下处于导通状态时，可以将第四参考信号端的信号提供给第一节点。

在具体实施时，为了减少信号线的设置，节省信号端口数量，节省布线空间，在本发明实施例中，第三参考信号端和第二参考信号端可以为同一信号端。

在具体实施时，为了降低第十三开关晶体管的漏电流，可以使第四参考信号端的信号的电压小于或等于第一参考信号端的信号的电压。其中，在第四参考信号端的信号的电压与第一参考信号端的信号的电压相等时，可以将第四参考信号端与第一参考信号端设置为同一信号端。

进一步地，为了降低第十三开关晶体管的漏电流，可以将第十三开关晶体管设置为双栅极结构。具体地，如图2b所示，第十三开关晶体管M13可以包括：第一子晶体管M131和第二子晶体管M132；其中，第一子晶体管M131的栅极和第二子晶体管M132的栅极均与第二节点N2耦接，第一子晶体管M131的第一极与第一节点N1耦接，第一子晶体管M131的第二极与第二子晶体管M132的第一极耦接，第二子晶体管M132的第二极与第四参考信号端V4耦接。

当然，如图2a所示，第十三开关晶体管M13也可以设置为单栅极结构，在此不作限定。

进一步地，为了使第一节点N1的电平稳定，在具体实施时，在本发明实施例中，如图2b所示，第一控制电路2还可以包括：第十四开关晶体管M14；

第十四开关晶体管M14的栅极与第三时钟信号端CK3耦接，第十四开关晶体管M14的第一极与第一参考信号端V1耦接，第十四开关晶体管M14的第二极与第一节点N1耦接。

在具体实施时，第十四开关晶体管在第三时钟信号端输入的信号的控制下处于导通状态时，可以将第一参考信号端的信号提供给第一节点。

在具体实施时，结合图2a与图2b所示，第十一开关晶体管M11、第十二开关晶体管M12、第十三开关晶体管M13、第十四开关晶体管M14可以为N型晶体管。当然，第十一开关晶体管、第十二开关晶体管、第十三开关晶体管、第十四开关晶体管也可以为P型晶体管，在此不作限定。

在具体实施时，在本发明实施例中，如图2a与图2b所示，级联信号输出电路4具体可以包括：第八开关晶体管M8、第九开关晶体管M9以及第三电容C3；其中，

第八开关晶体管M8的栅极与第一节点N1耦接，第八开关晶体管M8的第一极与第二时钟信号端CK2耦接，第八开关晶体管M8的第二极与级联信号输出端Output耦接；

第九开关晶体管M9的栅极与第二节点N2耦接，第九开关晶体管M9的第一极与第一参考信号端V1耦接，第九开关晶体管M9的第二极与级联信号输出端Output耦接；

第三电容C3连接于第一节点N1与级联信号输出端Output之间。

在具体实施时，第八开关晶体管在第一节点的信号的控制下处于导通状态时，可以将第二时钟信号端输入的信号提供给级联信号输出端。第九开关晶体管在第二节点的信号的控制下处于导通状态时，可以将第一参考信号端输入的信号提供给级联信号输出端。第三电容可以存储第一节点与级联信号输出端的电压，以及在第一节点处于浮接状态时，可以将第一节点与级联信号输出端直接的电压差保持稳定。

在具体实施时，如图2a与图2b所示，第八开关晶体管M8与第九开关晶体管M9可以为N型晶体管。当然，在第八开关晶体管与第九开关晶体管也可以为P型晶体管，在此不作限定。

在具体实施时，在本发明实施例中，如图2a与图2b所示，第一扫描输出电路5具体可以包括：第六开关晶体管M6与第七开关晶体管M7；

第六开关晶体管M6的栅极与第一节点N1耦接，第六开关晶体管M6的第一极与第二参考信号端V2耦接，第六开关晶体管M6的第二极与第一扫描信号输出端G1耦接；

第七开关晶体管M7的栅极与第二节点N2耦接，第七开关晶体管M7的第一极与第一参考信号端V1耦接，第七开关晶体管M7的第二极与第一扫描信号输出端G1耦接。

在具体实施时，第六开关晶体管在第一节点的信号的控制下处于导通状态时，可以将第二参考信号端输入的信号提供给第一扫描信号输出端。第七开关晶体管在第二节点的信号的控制下处于导通状态时，可以将第一参考信号端输入的信号提供给第一扫描信号输出端。

在具体实施时，如图2a与图2b所示，第六开关晶体管M6与第七开关晶体管M7可以为N型晶体管。当然，第六开关晶体管与第七开关晶体管也可以为P型晶体管，在此不作限定。

在具体实施时，在本发明实施例中，如图2a与图2b所示，第二控制电路3具体可以包括：第一开关晶体管M1、第二开关晶体管M2以及第一电容C1；

第一开关晶体管M1的栅极与第一节点N1耦接，第一开关晶体管M1的第一极与第一扫描信号输出端G1耦接，第一开关晶体管M1的第二极与第三节点N3耦接；

第二开关晶体管M2的栅极与第四时钟信号端CK4耦接，第二开关晶体管M2的第一极与第一参考信号端V1耦接，第二开关晶体管M2的第二极与第三节点N3耦接；

第一电容C1连接于第三节点N3与第一参考信号端V1之间。

在具体实施时，第一开关晶体管在第一节点的信号的控制下处于导通状态时，可以将第一扫描信号输出端输出的信号提供给第三节点。第二开关晶体管在第四时钟信号端输入的信号的控制下处于导通状态时，可以将第一参考信号端的信号提供给第三节点。第一电容可以存储第三节点与第一参考信号端的电压。

在具体实施时，如图2a与图2b所示，第一开关晶体管M1与第二开关晶体管M2可以为N型晶体管。当然，第一开关晶体管与第二开关晶体管也可以为P型晶体管，在此不作限定。

在具体实施时，在本发明实施例中，如图2a与图2b所示，第二扫描输出电路6具体可以包括：第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5以及第二电容C2；

第三开关晶体管M3的栅极与第三时钟信号端CK3耦接，第三开关晶体管M3的第一极与第三节点C耦接，第三开关晶体管M3的第二极与第四开关晶体管M4的栅极耦接；

第四开关晶体管M4的第一极与第二参考信号端V2耦接，第四开关晶体管M4的第二极与第二扫描信号输出端G2耦接；

第五开关晶体管M4的栅极与第四时钟信号端CK4耦接，第五开关晶体管M5的第一极与第一参考信号端V1耦接，第五开关晶体管M4的第二极与第二扫描信号输出端G2耦接；

第二电容C2连接于第三节点N3与第二扫描信号输出端G2之间。

在具体实施时，第三开关晶体管在第三时钟信号端输入的信号的控制下处于导通状态时，可以将第三节点的信号提供给第四开关晶体管栅极。第四开关晶体管在其栅极的信号的控制下处于导通状态时，可以将第二参考信号端输入的信号提供给第二扫描信号输出端。第五开关晶体管在第四时钟信号端输入的信号的控制下处于导通状态时，可以将第一参考信号端的信号提供给第二扫描信号输出端。

在具体实施时，如图2a与图2b所示，第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5可以为N型晶体管。当然，第三开关晶体管、第四开关晶体管、第五开关晶体管也可以为P型晶体管，在此不作限定。

以上仅是举例说明本发明实施例提供的移位寄存器单元中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

可选地，为了降低制备工艺，在具体实施时，在本发明实施例中，如图2a和图2b所示，所有开关晶体管均可以为N型开关晶体管。当然，所有开关晶体管也可以均为P型开关晶体管，在此不作限定。

进一步的，在具体实施时，在本发明实施例中，N型晶体管在高电平信号作用下导通，在低电平信号作用下截止；P型晶体管在高电平信号作用下截止，在低电平信号作用下导通。

需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。在具体实施中，可以根据开关晶体管的类型以及其栅极的信号，将开关晶体管的第一极作为其源极，第二极作为其漏极；或者，反之，将晶体管的第一极作为其漏极，第二极作为其源极，具体在此不做具体区分。

下面以图2b所示的移位寄存器单元的结构为例，结合图3a与图3b所示的电路时序图，对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。下述描述中以1表示高电平信号，0表示低电平信号；其中，1和0代表其逻辑电平，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电平。其中，第一参考信号端V1与第四参考信号端V4的信号为低电平信号，第二参考信号端V2与第三参考信号端V3的信号为高电平信号。

实施例一、

如图3a所示，具体选取图3a所示的电路时序图中的第一阶段T1、第二阶段T2、第三阶段T3以及第四阶段T4四个阶段。

在第一阶段T1，Input＝1，CK1＝1，CK2＝0，CK3＝0，CK4＝0。

由于CK1＝1，因此第十开关晶体管M10导通，以将输入信号端Input的高电平信号提供给第一节点N1，使第一节点N1的信号为高电平信号。由于第一节点N1的信号为高电平信号，因此第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12均导通。导通的第十二开关晶体管M12将第四参考信号端V4的低电平信号提供给第二节点N2，使第二节点N2的信号为低电平信号，从而控制第一子晶体管M131、第二子晶体管M132、第七开关晶体管M7以及第九开关晶体管M9均截止。导通的第八开关晶体管M8将第二时钟信号端CK2的低电平信号提供给级联信号输出端Output，使级联信号输出端Output输出低电平的级联信号，以及使第三电容C3充电。导通的第六开关晶体管M6将第二参考信号端V2的高电平信号提供给第一扫描信号输出端G1。由于第六开关晶体管M6未完全导通，因此第一扫描信号输出端G1的信号具有小于第二参考信号端V2且大于第一参考信号端V1的电压。由于CK4＝0，因此第二开关晶体管M2与第五开关晶体管M5均截止，因此第二扫描信号输出端G2保持低电平的第二扫描信号。由于CK3＝0，因此第三开关晶体管M3、第十一开关晶体管M11以及第十四开关晶体管M14均截止。

在第二阶段T2，Input＝0，CK1＝0，CK2＝1，CK3＝0，CK4＝0。

由于CK1＝0，因此第十开关晶体管M10均截止。由于CK4＝0，因此第二开关晶体管M2与第五开关晶体管M5均截止。由于CK3＝0，因此第三开关晶体管M3、第十一开关晶体管M11以及第十四开关晶体管M14均截止。因此，第一节点N1浮接，由于第三电容C3的作用可以保持第一节点N1的信号为高电平信号，从而使第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12均导通。导通的第八开关晶体管M8将第二时钟信号端CK2的高电平信号提供给级联信号输出端Output，由于第一节点N1浮接，由于第三电容C3的自举作用，将第一节点N1的信号的电平进一步拉高，从而使第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12完全导通。导通的第八开关晶体管M8将第二时钟信号端CK2的高电平信号可以无电压损失的提供给级联信号输出端Output，使级联信号输出端Output输出高电平的级联信号。导通的第十二开关晶体管M12将第四参考信号端V4的低电平信号提供给第二节点N2，以使第二节点N2的信号为低电平信号，从而控制第一子晶体管M131、第二子晶体管M132、第七开关晶体管M7以及第九开关晶体管M9均截止。导通的第六开关晶体管M6将第二参考信号端V2的高电平信号无电压损失的提供给第一扫描信号输出端G1，使第一扫描信号输出端G1输出高电平的第一扫描信号。导通的第一开关晶体管M1将第一扫描信号输出端G1输出的高电平信号提供给第三节点N3，使第三节点N3的信号为高电平信号，并通过第一电容C1存储。第二扫描信号输出端G2保持低电平信号。

在第三阶段T3，Input＝0，CK1＝0，CK2＝0，CK3＝1，CK4＝0。

由于CK1＝0，因此第十开关晶体管M10均截止。由于CK4＝0，因此第二开关晶体管M2与第五开关晶体管M5均截止。由于CK3＝1，因此第三开关晶体管M3、第十一开关晶体管M11以及第十四开关晶体管M14均导通。导通的第十一开关晶体管M11将第三参考信号端V3的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平信号。由于第二节点N2为高电平信号，因此第一子晶体管M131、第二子晶体管M132、第七开关晶体管M7以及第九开关晶体管M9均导通。导通的第一子晶体管M131与第二子晶体管M132可以将第四参考信号端V4的低电平信号提供给第一节点N1，以使第一节点N1的信号为低电平信号，从而控制第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12均截止。导通的第十四开关晶体管M14将第一参考信号端V1的低电平信号提供给第一节点N1，进一步使第一节点N1的信号为低电平信号。导通的第九开关晶体管M9将第一参考信号端V1的低电平信号提供给级联信号输出端Output，使级联信号输出端Output输出低电平的级联信号。导通的第七开关晶体管M7将第一参考信号端V1的低电平信号提供给第一扫描信号输出端G1，使第一扫描信号输出端G1输出低电平的第一扫描信号。由于第一开关晶体管M1与第二开关晶体管M2均截止，因此第三节点浮接并通过第一电容C1保持为高电平信号。由于第三开关晶体管M3导通，因此第四开关晶体管M4也导通，以将第二参考信号端V2的高电平信号提供给第二扫描信号输出端G2。由于第三节点N3浮接，由于第二电容C2的自举作用，使第三节点N3的电平进一步拉高，以使第四开关晶体管M4完全导通，以将第二参考信号端V2的高电平信号无电压损失的提供给第二扫描信号输出端G2，从而使第二扫描信号输出端G2输出高电平的第二扫描信号。

在第四阶段T4，Input＝0，CK1＝0，CK2＝0，CK3＝0，CK4＝1。

由于CK1＝1，因此第十开关晶体管M10截止。由于CK3＝0，因此第三开关晶体管M3、第十一开关晶体管M11以及第十四开关晶体管M14均截止。因此第一节点N1浮接并保持为低电平信号，第二节点N2浮接并保持为高电平信号。由于第一节点N1的信号为低电平信号，因此第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12均截止。由于第二节点N2浮接并保持为高电平信号，因此第九晶体管M9与第七晶体管M7均导通，因此级联信号输出端Output与第一扫描信号输出端G1保持低电平信号输出。由于CK4＝1，因此第二开关晶体管M2与第五开关晶体管M5均导通。导通的第二开关晶体管M2将第一参考信号端V1的低电平信号提供给第三节点N3，使第三节点N3的信号为低电平信号。导通的第五开关晶体管M5将第一参考信号端V1的低电平信号提供给第二扫描信号输出端G2，使第二扫描信号输出端G2输出低电平的第二扫描信号。

在第四阶段T4之后，在CK1＝1时，可以控制第十晶体管M10导通，以使第一节点N1的信号为低电平信号，以控制第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12均截止。以使第一扫描信号输出端G1、级联信号输出端Output以将第二扫描信号输出端G2保持输出低电平信号。

在CK3＝1时，可以控制第三开关晶体管M3、第十一开关晶体管M11以及第十四开关晶体管M14导通，分别使第四开关晶体管M4截止，使第二节点N2的信号为高电平信号以及使第一节点N1为低电平信号。其中，在第二节点N2的信号为高电平信号时，可以控制第一子晶体管M131、第二子晶体管M132、第七开关晶体管M7以及第九开关晶体管M9均导通，从而控制级联信号输出端Output输出低电平的级联信号，第一扫描信号输出端G1输出低电平的第一扫描信号。并且，使第二扫描信号输出端G2保持低电平信号。在CK4＝1时，重复第四阶段T4的工作过程，以使第一扫描信号输出端G1和级联信号输出端Output保持低电平信号。并且，使第二扫描信号输出端G2输出低电平信号。

本发明实施例提供的移位寄存器单元，通过上述开关晶体管与电容的相互配合可以使第一扫描信号输出端与第二扫描信号输出端输出具有一定相位差的扫描信号，从而可以使每个移位寄存器单元可以输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线。

实施例二、

第一时钟信号端CK1和第四时钟信号端CK4可以接收相同的信号。下面以第一时钟信号端CK1和第四时钟信号端CK4均接收第一时钟信号端CK1的信号为例进行说明。

如图3b所示，具体选取图3b所示的电路时序图中的第一阶段T1、第二阶段T2、第三阶段T3以及第四阶段T4四个阶段。

在第一阶段T1，Input＝1，CK1＝1，CK2＝0，CK3＝0。

由于CK1＝1，因此第二开关晶体管M2、第五开关晶体管M5以及第十开关晶体管M10均导通。导通的第十开关晶体管M10将输入信号端Input的高电平信号提供给第一节点N1，使第一节点N1的信号为高电平信号。由于第一节点N1的信号为高电平信号，因此第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12均导通。导通的第十二开关晶体管M12将第四参考信号端V4的低电平信号提供给第二节点N2，使第二节点N2的信号为低电平信号，从而控制第一子晶体管M131、第二子晶体管M132、第七开关晶体管M7以及第九开关晶体管M9均截止。导通的第八开关晶体管M8将第二时钟信号端CK2的低电平信号提供给级联信号输出端Output，使级联信号输出端Output输出低电平的级联信号，以及使第三电容C3充电。导通的第六开关晶体管M6将第二参考信号端V2的高电平信号提供给第一扫描信号输出端G1。由于第二开关晶体管M2导通，以将第一参考信号端V1的低电平信号提供给第三节点N3，因此第二参考信号端V2通过第六开关晶体管M6、第一开关晶体管M1以及第二开关晶体管M2与第一参考信号端V1导通，从而使第一扫描信号输出端G1的信号具有小于第二参考信号端V2且大于第一参考信号端V1的电压。导通的第五开关晶体管M5将第一参考信号端V1的低电平信号提供给第二扫描信号输出端G2，使第二扫描信号输出端G2输出低电平的第二扫描信号。由于CK3＝0，因此第三开关晶体管M3、第十一开关晶体管M11以及第十四开关晶体管M14均截止。

在第二阶段T2，Input＝0，CK1＝0，CK2＝0，CK3＝0。由于CK1＝0，因此第二开关晶体管M2、第五开关晶体管M5以及第十开关晶体管M10均截止。由于CK3＝0，因此第三开关晶体管M3、第十一开关晶体管M11以及第十四开关晶体管M14均截止。因此，第一节点N1浮接，由于第三电容C3的作用可以保持第一节点N1的信号为高电平信号，从而使第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12均导通。导通的第八开关晶体管M8将第二时钟信号端CK2的低电平信号提供给级联信号输出端Output，使级联信号输出端Output输出低电平的级联信号。导通的第十二开关晶体管M12将第四参考信号端V4的低电平信号提供给第二节点N2，以使第二节点N2的信号为低电平信号，从而控制第一子晶体管M131、第二子晶体管M132、第七开关晶体管M7以及第九开关晶体管M9均截止。由于第六开关晶体管M6未完全打通，从而使第一扫描信号输出端G1的信号具有小于第二参考信号端V2且大于第一参考信号端V1的电压。导通的第一开关晶体管M1将第一扫描信号输出端G1输出的信号提供给第三节点N3，并通过第一电容C1存储。第二扫描信号输出端G2保持低电平信号。

之后，Input＝0，CK1＝0，CK2＝1，CK3＝0。

由于CK1＝0，因此第二开关晶体管M2、第五开关晶体管M5以及第十开关晶体管M10均截止。由于CK3＝0，因此第三开关晶体管M3、第十一开关晶体管M11以及第十四开关晶体管M14均截止。因此，第一节点N1浮接，由于第三电容C3的作用可以保持第一节点N1的信号为高电平信号，从而使第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12均导通。导通的第八开关晶体管M8将第二时钟信号端CK2的高电平信号提供给级联信号输出端Output，由于第一节点N1浮接，由于第三电容C3的自举作用，将第一节点N1的信号的电平进一步拉高，从而使第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12完全导通。导通的第八开关晶体管M8将第二时钟信号端CK2的高电平信号可以无电压损失的提供给级联信号输出端Output，使级联信号输出端Output输出高电平的级联信号。导通的第十二开关晶体管M12将第四参考信号端V4的低电平信号提供给第二节点N2，以使第二节点N2的信号为低电平信号，从而控制第一子晶体管M131、第二子晶体管M132、第七开关晶体管M7以及第九开关晶体管M9均截止。导通的第六开关晶体管M6将第二参考信号端V2的高电平信号无电压损失的提供给第一扫描信号输出端G1，使第一扫描信号输出端G1输出高电平的第一扫描信号。导通的第一开关晶体管M1将第一扫描信号输出端G1输出的高电平信号提供给第三节点N3，使第三节点N3的信号为高电平信号，并通过第一电容C1存储。第二扫描信号输出端G2保持低电平信号。

在第三阶段T3，Input＝0，CK1＝0，CK2＝0，CK3＝1。

由于CK1＝0，因此第二开关晶体管M2、第五开关晶体管M5以及第十开关晶体管M10均截止。由于CK3＝1，因此第三开关晶体管M3、第十一开关晶体管M11以及第十四开关晶体管M14均导通。导通的第十一开关晶体管M11将第三参考信号端V3的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平信号。由于第二节点N2为高电平信号，因此第一子晶体管M131、第二子晶体管M132、第七开关晶体管M7以及第九开关晶体管M9均导通。导通的第一子晶体管M131与第二子晶体管M132可以将第四参考信号端V4的低电平信号提供给第一节点N1，以使第一节点N1的信号为低电平信号，从而控制第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12均截止。导通的第十四开关晶体管M14将第一参考信号端V1的低电平信号提供给第一节点N1，进一步使第一节点N1的信号为低电平信号。导通的第九开关晶体管M9将第一参考信号端V1的低电平信号提供给级联信号输出端Output，使级联信号输出端Output输出低电平的级联信号。导通的第七开关晶体管M7将第一参考信号端V1的低电平信号提供给第一扫描信号输出端G1，使第一扫描信号输出端G1输出低电平的第一扫描信号。由于第一开关晶体管M1与第二开关晶体管M2均截止，因此第三节点通过第一电容C1保持为高电平信号。由于第三开关晶体管M3导通，因此第四开关晶体管M4也导通，以将第二参考信号端V2的高电平信号提供给第二扫描信号输出端G2。由于第三节点N3浮接，由于第二电容C2的自举作用，使第三节点N3的电平进一步拉高，以使第四开关晶体管M4完全导通，以将第二参考信号端V2的高电平信号无电压损失的提供给第二扫描信号输出端G2，从而使第二扫描信号输出端G2输出高电平的第二扫描信号。

在第四阶段T4，Input＝0，CK1＝1，CK2＝0，CK3＝0。

由于CK1＝1，因此第二开关晶体管M2、第五开关晶体管M5以及第十开关晶体管M10均导通。导通的第十开关晶体管M10将输入信号端Input的低电平信号提供给第一节点N1，使第一节点N1的信号为低电平信号，因此第一开关晶体管M1、第六开关晶体管M6、第八开关晶体管M8以及第十二开关晶体管M12均截止。由于CK3＝0，因此第三开关晶体管M3、第十一开关晶体管M11以及第十四开关晶体管M14均截止。因此级联信号输出端Output与第一扫描信号输出端G1保持低电平信号输出。导通的第二开关晶体管M2将第一参考信号端V1的低电平信号提供给第三节点N3，使第三节点N3的信号为低电平信号。导通的第五开关晶体管M5将第一参考信号端V1的低电平信号提供给第二扫描信号输出端G2，使第二扫描信号输出端G2输出低电平的第二扫描信号。

在第四阶段T4之后，在CK3＝1时，可以控制第三开关晶体管M3、第十一开关晶体管M11以及第十四开关晶体管M14导通，分别使第四开关晶体管M4截止，使第二节点N2的信号为高电平信号以及使第一节点N1为低电平信号。其中，在第二节点N2的信号为高电平信号时，可以控制第一子晶体管M131、第二子晶体管M132、第七开关晶体管M7以及第九开关晶体管M9均导通，从而控制级联信号输出端Output输出低电平的级联信号，第一扫描信号输出端G1输出低电平的第一扫描信号。并且，使第二扫描信号输出端G2保持低电平信号。在CK1＝1时，重复第四阶段T4的工作过程，以使第一扫描信号输出端G1和级联信号输出端Output保持低电平信号。并且，使第二扫描信号输出端G2输出低电平信号。

本发明实施例提供的移位寄存器单元，通过上述开关晶体管与电容的相互配合可以使第一扫描信号输出端与第二扫描信号输出端输出具有一定相位差的扫描信号，从而可以使每个移位寄存器单元可以输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图4所示，包括：级联的多个本发明实施例提供的上述任一种移位寄存器单元：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器单元，N为正整数，n为整数且1≤n≤N)。

第一级移位寄存器单元SR(1)的输入信号端Input与帧触发信号端STV耦接；

除第一级移位寄存器单元SR(1)之外，其余各级移位寄存器单元SR(n)的输入信号端Input分别与其相邻的上一级移位寄存器单元SR(n-1)的级联信号输出端Output耦接。

具体地，上述栅极驱动电路中的每个移位寄存器单元的具体结构与本发明上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。

在具体实施时，在本发明实施例中，可以使第1级移位寄存器单元的第一时钟信号端CK1与第四时钟信号端CK4分别接收不同的时钟信号，而使第2级移位寄存器单元至第N级移位寄存器单元中的第一时钟信号端CK1与第四时钟信号端CK4接收相同的时钟信号。具体地，第1级移位寄存器单元的第一时钟信号端CK1与第一时钟端ckv1耦接，第1级移位寄存器单元的第二时钟信号端CK2与第二时钟端ckv2耦接，第1级移位寄存器单元的第三时钟信号端CK3与第三时钟端ckv3耦接，第1级移位寄存器单元的第四时钟信号端CK4与第四时钟端ckv4耦接。第2k级移位寄存器单元的第三时钟信号端CK3与第一时钟端ckv1耦接。第2k+1级移位寄存器单元的第三时钟信号端CK13与第三时钟端ckv3耦接，第2k级移位寄存器单元的第一时钟信号端CK1、第四时钟信号端CK4以及第2k+1级移位寄存器单元的第二时钟信号端CK2，均与同一时钟端，即第二时钟端ckv2耦接。第2k级移位寄存器单元的第二时钟信号端CK2以及第2k+1级移位寄存器单元的第一时钟信号端CK1、第四时钟信号端CK4均与同一时钟端，即第四时钟端ckv4耦接。其中，k为正整数。具体地，帧触发信号端STV以及各级移位寄存器单元的第一扫描信号输出端G1_n与第二扫描信号输出端G2_n的信号，如图5a所示。在具体实施时，通过控制输入第一时钟端ckv1、第二时钟端ckv2、第三时钟端ckv3以及第四时钟端ckv4的信号，可以使连接的移位寄存器单元实现上述实施例一和实施例二中的工作过程。

当然，在具体实施时，在本发明实施例中，也可以使每级移位寄存器单元的第一时钟信号端CK1与第四时钟信号端CK4接收相同的时钟信号。具体地，第2m-1级移位寄存器单元的第一时钟信号端CK1、与第四时钟信号端CK4和第2m级移位寄存器单元的第二时钟信号端CK2均与同一时钟端，即第一时钟端ckv1耦接。第2m-1级移位寄存器单元的第二时钟信号端CK2和第2m级移位寄存器单元的第一时钟信号端CK1与第四时钟信号端CK4均与同一时钟端，即第二时钟端ckv2耦接。第2m-1级移位寄存器单元的第三时钟信号端CK3均与同一时钟端，即第三时钟端ckv3耦接。第2m级移位寄存器单元的第三时钟信号端CK3均与同一时钟端，即第四时钟端ckv4耦接；其中，m为正整数。具体地，帧触发信号端STV以及各级移位寄存器单元的第一扫描信号输出端G1_n与第二扫描信号输出端G2_n的信号，如图5b所示。在具体实施时，通过控制输入第一时钟端ckv1、第二时钟端ckv2、第三时钟端ckv3以及第四时钟端ckv4的信号，可以使连接的移位寄存器单元实现上述实施例一和实施例二中的工作过程。

本发明实施例提供的上述栅极驱动电路，可以通过级联信号输出端输出的信号进行级联传输，并且可以使第一扫描信号输出端与第二扫描信号输出端输出具有一定相位差的扫描信号，从而可以使每个移位寄存器单元可以输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线。因此本发明实施例提供的栅极驱动电路占用空间可以降低，进而实现超窄边框设计。

基于同一发明构思，本发明实施例还提供了一种显示面板，如图6所示，可以包括2N条栅线，以及本发明实施例提供的上述栅极驱动电路；其中，N为正整数。

栅极驱动电路中的第n级移位寄存器单元SR(n)的第一扫描信号输出端G1与第2n-1条栅线Gate2n-1连接，第二扫描信号输出端G2与第2n条栅线Gate2n连接；其中n取1至N的整数。

本发明实施例提供的上述显示面板，包括上述栅极驱动电路，并通过该栅极驱动电路中各级移位寄存器单元的为显示面板中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述移位寄存器单元的描述，相同之处不再赘述。

在具体实施时，在本发明实施例中，栅极驱动电路可以为1个，这样该栅极驱动电路可以设置在显示面板的栅线的同一端。例如设置在栅线的左端，或者，设置在栅线的右端。在实际应用中，这需要根据实际应用环境来说设计确定，在此不作限定。

或者，栅极驱动电路可以为2个，这样这2个栅极驱动电路可以分别设置于栅线的两端。例如，1个栅极驱动电路设置在栅线的左端，另1个栅极驱动电路设置在栅线的右端。在实际应用中，这需要根据实际应用环境来说设计确定，在此不作限定。

在具体实施时，在本发明实施例中，本发明实施例提供的显示面板可以为液晶显示面板(Liquid Crystal Display，LCD)；或者，也可以为有机发光二极管(Organic Light-Emitting Diode,OLED)显示面板；或者，也可以为量子点发光二极管(Quantum Dot LightEmitting Diodes)显示面板。在实际应用中，显示面板的类型可以根据实际应用环境来设计确定，在此不作限定。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板。该显示装置的实施可以参见上述移位寄存器单元的实施例，重复之处不再赘述。

在具体实施时，本发明实施例提供的显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

本发明实施例提供的移位寄存器单元、栅极驱动电路、显示面板及显示装置，包括：输入电路、第一控制电路、第二控制电路、级联信号输出电路、第一扫描输出电路、第二扫描输出电路；其中，通过输入电路在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；通过第一控制电路控制第一节点与第二节点的信号的电平相反；通过级联信号输出电路在第一节点的信号的控制下将第二时钟信号端的信号提供给级联信号输出端，在第二节点的信号的控制下将第一参考信号端的信号提供给级联信号输出端；通过第一扫描输出电路在第一节点的信号的控制下将第二参考信号端的信号提供给第一扫描信号输出端，在第二节点的信号的控制下将第一参考信号端的信号提供给第一扫描信号输出端；通过第二控制电路在第一节点的信号的控制下将第一扫描信号输出端的信号提供给第三节点，在第四时钟信号端的控制下将第一参考信号端的信号提供给第三节点；通过第二扫描输出电路在第三节点与第三时钟信号端的控制下将第二参考信号端的信号提供给第二扫描信号输出端，在第四时钟信号端的控制下将第一参考信号端的信号提供给第二扫描信号输出端。这样通过上述六个电路相互配合，可以使级联信号输出端输出级联信号以实现级联移位触发，使第一扫描信号输出端输出第一扫描信号，使第二扫描信号输出端输出第二扫描信号，其中，第一扫描信号与第二扫描信号具有一定相位差，从而可以使每个移位寄存器单元可以输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，而现有的移位寄存器单元仅能输出一个扫描信号，因此与现有的移位寄存器单元相比，可以使栅极驱动电路中移位寄存器单元的数量减半，从而降低栅极驱动电路的占用空间，进而实现超窄边框设计。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：输入电路、第一控制电路、第二控制电路、级联信号输出电路、第一扫描输出电路、第二扫描输出电路；

所述输入电路用于在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；

所述第一控制电路用于控制所述第一节点与第二节点的信号的电平相反；

所述级联信号输出电路用于在所述第一节点的信号的控制下将第二时钟信号端的信号提供给级联信号输出端，在所述第二节点的信号的控制下将第一参考信号端的信号提供给所述级联信号输出端；

所述第一扫描输出电路用于在所述第一节点的信号的控制下将第二参考信号端的信号提供给第一扫描信号输出端，在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述第一扫描信号输出端；

所述第二控制电路用于在所述第一节点的信号的控制下将所述第一扫描信号输出端的信号提供给第三节点，在第四时钟信号端的控制下将所述第一参考信号端的信号提供给所述第三节点；

所述第二扫描输出电路用于在所述第三节点与第三时钟信号端的控制下将所述第二参考信号端的信号提供给第二扫描信号输出端，在所述第四时钟信号端的控制下将所述第一参考信号端的信号提供给所述第二扫描信号输出端。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述第二控制电路包括：第一开关晶体管、第二开关晶体管以及第一电容；

所述第一开关晶体管的栅极与所述第一节点耦接，所述第一开关晶体管的第一极与所述第一扫描信号输出端耦接，所述第一开关晶体管的第二极与所述第三节点耦接；

所述第二开关晶体管的栅极与所述第四时钟信号端耦接，所述第二开关晶体管的第一极与所述第一参考信号端耦接，所述第二开关晶体管的第二极与所述第三节点耦接；

所述第一电容连接于所述第三节点与所述第一参考信号端之间。

3.如权利要求1所述的移位寄存器单元，其特征在于，所述第二扫描输出电路包括：第三开关晶体管、第四开关晶体管、第五开关晶体管以及第二电容；

所述第三开关晶体管的栅极与所述第三时钟信号端耦接，所述第三开关晶体管的第一极与所述第三节点耦接，所述第三开关晶体管的第二极与所述第四开关晶体管的栅极耦接；

所述第四开关晶体管的第一极与所述第二参考信号端耦接，所述第四开关晶体管的第二极与所述第二扫描信号输出端耦接；

所述第五开关晶体管的栅极与所述第四时钟信号端耦接，所述第五开关晶体管的第一极与所述第一参考信号端耦接，所述第五开关晶体管的第二极与所述第二扫描信号输出端耦接；

所述第二电容连接于所述第三节点与所述第二扫描信号输出端之间。

4.如权利要求1所述的移位寄存器单元，其特征在于，所述第一扫描信号输出电路包括：第六开关晶体管与第七开关晶体管；

所述第六开关晶体管的栅极与所述第一节点耦接，所述第六开关晶体管的第一极与所述第二参考信号端耦接，所述第六开关晶体管的第二极与所述第一扫描信号输出端耦接；

所述第七开关晶体管的栅极与所述第二节点耦接，所述第七开关晶体管的第一极与所述第一参考信号端耦接，所述第七开关晶体管的第二极与所述第一扫描信号输出端耦接。

5.如权利要求1所述的移位寄存器单元，其特征在于，所述级联信号输出电路包括：第八开关晶体管、第九开关晶体管以及第三电容；其中，

所述第八开关晶体管的栅极与所述第一节点耦接，所述第八开关晶体管的第一极与所述第二时钟信号端耦接，所述第八开关晶体管的第二极与所述级联信号输出端耦接；

所述第九开关晶体管的栅极与所述第二节点耦接，所述第九开关晶体管的第一极与所述第一参考信号端耦接，所述第九开关晶体管的第二极与所述级联信号输出端耦接；

所述第三电容连接于所述第一节点与所述级联信号输出端之间；和/或，

所述输入电路包括：第十开关晶体管；其中，所述第十开关晶体管的栅极与所述第一时钟信号端耦接，所述第十开关晶体管的第一极与所述输入信号端耦接，所述第十开关晶体管的第二极与所述第一节点耦接。

6.如权利要求1所述的移位寄存器单元，其特征在于，所述第一控制电路包括：第十一开关晶体管、第十二开关晶体管、第十三开关晶体管；

所述第十一开关晶体管的栅极与所述第三时钟信号端耦接，所述第十一开关晶体管的第一极与第三参考信号端耦接，所述第十一开关晶体管的第二极与所述第二节点耦接；

所述第十二开关晶体管的栅极与所述第一节点耦接，所述第十二开关晶体管的第一极与第四参考信号端耦接，所述第十二开关晶体管的第二极与所述第二节点耦接；

所述第十三开关晶体管的栅极与所述第二节点耦接，所述第十三开关晶体管的第一极与所述第四参考信号端耦接，所述第十三开关晶体管的第二极与所述第一节点耦接。

7.如权利要求6所述的移位寄存器单元，其特征在于，所述第一控制电路还包括：第十四开关晶体管；

所述第十四开关晶体管的栅极与所述第三时钟信号端耦接，所述第十四开关晶体管的第一极与所述第一参考信号端耦接，所述第十四开关晶体管的第二极与所述第一节点耦接。

8.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-7任一项所述的移位寄存器单元；

第一级移位寄存器单元的输入信号端与帧触发信号端耦接；

除所述第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号端分别与其相邻的上一级移位寄存器单元的级联信号输出端耦接。

9.一种显示面板，包括2N条栅线，其中N为正整数；其特征在于，还包括如权利要求8所述的栅极驱动电路；

所述栅极驱动电路中的第n级移位寄存器单元的第一扫描信号输出端与第2n-1条栅线连接，第二扫描信号输出端与第2n条栅线连接；其中n取1至N的整数。

10.一种显示装置，其特征在于，包括如权利要求9所述的显示面板。