JP2000031386A - 半導体装置 - Google Patents
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Abstract
せることなく、さらに入力信号の遅延を大きくしない
で、所定の容量値に入力端子(ボンディングパッド)を
調整することができる半導体装置を提供する。 【解決手段】ボンディングパッド100に接続した静電
破壊防止用の第1の入力保護抵抗101と、第1の入力
保護抵抗を通してボンディングパッドに接続した入力回
路部102と、ボンディングパッドに接続した静電破壊
防止用の第2の入力保護抵抗107と、第1および第2
の入力保護抵抗のうち第2の入力保護抵抗のみを通して
ボンディングパッドに接続した入力端子容量調整用素子
104,105とを有して構成された半導体装置。
Description
特に入力端子容量調整用素子を有する半導体装置に関す
る。
AM等のメモリデバイスの入力端子容量は最大値のみな
らず最小値も規格上規定されるようになった。
めに容量素子を入力端子に付加する必要が生じてきた。
しては図5に示すような技術が、特開平3−13896
2号公報に開示されている。
08によってボンディングパッド500に接続してい
る。このボンディングパッド500に隣接して複数のM
OS型容量素子504,505,506を配置してい
る。これらのMOS型容量素子の下部電極は接地されて
いるシリコン基板であり、その上の酸化シリコン膜から
なる誘電体膜を介してそれぞれの上部電極がヒューズを
通してボンディングパッド500に接続している。そし
て、MOS型容量素子504,505のヒューズは切断
されていないからこれらの容量値はボンディングパッド
500に付加され、MOS型容量素子506のヒューズ
は切断されているからこの容量値はボンディングパッド
500に付加されない。このように、ヒューズにより付
加容量値の調整を可能にしている。
は一般に大きな面積を必要とし、且つこれを形成するた
めの工程を別途必要とする。
容量素子にした場合も同様であり、一般に大きな面積を
必要とし、これを形成するための工程を別途必要とす
る。
縁ゲート電界効果トランジスタ(以下、MOSトランジ
スタ、と称す)が形成されて入力回路を構成しているこ
とに着目し、本来の回路動作用MOSトランジスタとは
別に入力端子容量調整用素子としてのMOSトランジス
タをここに形成することを考えた。このようにすれば、
MOSトランジスタのデバイスプロセスをそのまま踏襲
することにより、容量絶縁膜となるゲート酸化膜を10
nm程度に薄くすることができ、これにより入力端子容
量調整用素子が占める面積を小さくすることができ、且
つ本来の回路動作用MOSトランジスタと同時に形成す
ることができるから、入力端子容量調整用素子形成のた
めの工程を別途必要としないからである。
イスプロセスを用いたMOSトランジスタで入力端子容
量調整用素子を形成した場合、同じ特性のPN接合型容
量素子の面積の1/6以下におさえることができる。
のMOSトランジスタも入力端子容量調整用素子として
のMOSトランジスタもゲート酸化膜の静電破壊防止の
ための入力保護抵抗をボンディングパッドとの間に設け
る必要がある。
入力信号が入力回路部に伝搬する遅延量は、その間の抵
抗値Rと容量値Cとの積により決定される。
分小なので、抵抗値Rは入力保護抵抗の抵抗値RP で決
定される。
路部間の接点に寄生する配線および素子の寄生容量CA
と入力端子容量調整用素子としてのMOSトランジスタ
の容量CB により構成される。
により遅延して入力回路部に伝搬する。
ディングパッドにおける信号波形で、620で示される
のが時定数RP ×(CA +CB )により遅延して伝搬し
た入力回路部における信号波形である。
フェースで示している。図中の遅延時間600で示すよ
うに、外部からの信号610はデバイス内部で大きな遅
延を有して入力回路部に伝搬する。
AMの場合でこの遅延量を具体的に見積もってみる。
限値が2.5pFとなっており、中央値が3.3pFで
ある。通常SDRAM等の高速DRAMでは入力保護抵
抗を含めてそれ以降のデバイス内部の信号遅延はデバイ
スのアクセス値の増加となり特性値を悪化させる。
入力回路部はできる限り近ずけ、入力保護抵抗と入力回
路部間の接点に寄生する配線および素子の寄生容量CA
は小さくなるようにレイアウトされる。64MSDRA
Mの場合CA は0.1pF程度である。
ディングパッド間の、パッド、入力保護素子、リードフ
レーム等に寄生する容量値は1.7pF程度である。
1.5pF程度の容量CB をさらに付加し合計で上記し
た中央値3.3pF程度に設定する必要がある。
である。
は時定数で、350オーム×(0.1pF+1.5p
F)=560pSと入力信号のセットアップ、ホールド
規格値2.0nS、1.0nSに対して無視できない程
度に大きくなる。
号に対する相対的なデバイス動作の遅延時間として発生
するためデバイス特性値の悪化と見なされる。
図5に示す従来技術では、入力端子容量調整用素子の形
成のために大きな面積を必要とするから集積度を犠牲に
し、またこの形成のための工程を別途必要とするから製
造工程が煩雑になり製造コストの低減に支障を生じる。
セスをそのまま踏襲しようとすると入力信号の遅延が大
きくなりデバイス特性が悪化してしまう。
必要とせずに、製造工程を増加させることなく、さらに
入力信号の遅延を大きくしないで、所定の容量値に入力
端子(ボンディングパッド)を調整することができる半
導体装置を提供することである。
ィングパッドと、前記ボンディングパッドに接続した静
電破壊防止用の、例えば多結晶シリコン膜からなる、第
1の入力保護抵抗と、前記第1の入力保護抵抗を通して
前記ボンディングパッドに接続した入力回路部と、前記
ボンディングパッドに接続した静電破壊防止用の、例え
ば多結晶シリコン膜からなる、第2の入力保護抵抗と、
前記第1および第2の入力保護抵抗のうち前記第2の入
力保護抵抗のみを通して前記ボンディングパッドに接続
した入力端子容量調整用素子とを有する半導体装置にあ
る。
数のMOSトランジスタもしくは複数のMOS型容量素
子から構成されていることが好ましい。この場合、前記
入力回路部に形成されているMOSトランジスタのゲー
ト絶縁膜と前記入力端子容量調整用素子としての前記M
OSトランジスタのゲート絶縁膜もしくは前記MOS型
容量素子の誘電体膜とは材質及び膜厚が同じ構成になっ
ていることがさらに好ましい。
の前記MOSトランジスタのソース、ドレイン及びチャ
ンネル領域が接地電位になっており、ゲート電極が前記
第2の入力保護抵抗を通して前記ボンディングパッドに
接続していることができる。あるいは、前記入力端子容
量調整用素子としての前記MOS型容量素子の下部電極
となる基板は接地電位になっており、上部電極が前記第
2の入力保護抵抗を通して前記ボンディングパッドに接
続していることができる。
記複数のMOSトランジスタもしくは前記複数のMOS
型容量素子のうち、選ばれた一群のトランジスタのゲー
ト電極もしくはMOS型容量素子の上部電極が前記第2
の入力保護抵抗を通して前記ボンディングパッドに接続
しており、残りの群のトランジスタのゲート電極もしく
はMOS型素子の上部電極が接地されていることができ
る。
複数のMOSトランジスタのゲート電極と基板間の容量
値もしくは前記複数のMOS型容量素子の上部電極と下
部電極間の容量値はたがいに同一の値になっていること
ができる。あるいは、前記入力端子容量調整用素子の前
記複数のMOSトランジスタもしくは前記複数のMOS
型容量素子は一方向に、例えば等差級数もしくは等比級
数的に順次増減していることができる。
にするためにMOSデバイスプロセスを踏襲して薄いゲ
ート絶縁膜を誘電体膜としたMOSトランジスタ、ある
いはソース、ドレイン領域を省略して同様に薄い誘電体
膜を用いたMOS型容量素子を入力端子容量調整用素子
として用い、その静電破壊防止のために入力保護抵抗が
必要な場合でも、この入力保護抵抗はボンディングパッ
ドと入力回路部との間に付加される静電破壊防止用の入
力保護抵抗とは別のものであるから、入力信号の不所望
な遅延を回避することができる。
る。
である。
ての動作を行うNチャネルMOSトランジスタ110が
設けられている。このMOSトランジスタ110はP型
シリコン基板上にすなわちP型のチャネル領域CK 上に
熱酸化により形成された膜厚10nmのシリコン酸化膜
からなるゲート絶縁膜EK と、その上の多結晶シリコン
ゲート電極GK と、ゲート電極GK に対して自己整合的
に形成されたN型ソース領域SK およびN型ドレイン領
域DK から構成されている。
膜から成り、抵抗値が350オームの第1の入力保護抵
抗101を通して配線108によりボンディングパッド
100に接続している。ボンディングパッド100にサ
ージ電圧が発生した場合に、第1の入力保護抵抗101
によってMOSトランジスタ110のゲート絶縁膜EK
の静電破壊が防止される。
は、多数のMOSトランジスタが入力端子容量調整用素
子として一方向(図で横方向)に配列しているが、図で
は3個のMOSトランジスタ104,105,106を
例示している。
のトランジスタは、P型シリコン基板上にすなわちP型
のチャネル領域C上に熱酸化により形成された膜厚10
nmのシリコン酸化膜からなるゲート絶縁膜Eと、その
上の多結晶シリコンゲート電極Gと、ゲート電極Gに対
して自己整合的に形成されたN型ソース領域SおよびN
型ドレイン領域Dから構成されている。
MOSトランジスタ104,105,106は入力回路
部102におけるMOSトランジスタ110と同一の製
造工程で作りこんでいくから、MOSトランジスタ10
4,105,106のゲート酸化膜EはMOSトランジ
スタ110のゲート酸化膜EK と同じ膜厚、同じ材質構
成、すなわち微細なMOSトランジスタのデバイスプロ
セスを用いた薄い膜厚構成になっている。
のMOSトランジスタ104,105,106の基板に
形成されたソース領域S、ドレイン領域Dおよびチャネ
ル領域Cは接地されており、これにより接地された基板
がMOS容量素子の下部電極となっており、その上の膜
厚10nmの薄いゲート絶縁膜EがMOS容量素子の誘
電体膜となり、その上のゲート電極GがMOS容量素子
の上部電極となっている。
ランジスタ104,105,106のうち、MOSトラ
ンジスタ104,105のゲート電極はクロムやアルミ
等の金属膜から成る配線109の第1の部分109Aに
よって、多結晶シリコン膜から成り、抵抗値が350オ
ームの第2の入力保護抵抗107の一方に端に接続さ
れ、この第2の入力保護抵抗107の他方の端が配線1
09によりボンディングパッド100に接続している。
05のMOS容量値がボンディングパッド100に付加
される。そして、ボンディングパッド100にサージ電
圧が発生した場合に、第2の入力保護抵抗107によっ
てMOSトランジスタ104,105のゲート絶縁膜E
の静電破壊が防止される。
電極は配線109の第2の部分109Bによって接地さ
れるから、このトランジスタのMOS容量値はボンディ
ングパッド100に付加されない。
タクトホールを通してそれぞれの多結晶シリコンゲート
電極Gに接続されており、このうちにどのトランジスタ
のゲート電極Gを配線の第1の部分109Aにより第2
の入力保護抵抗107を通してボンディングパッド10
0に接続するか、どのトランジスタのゲート電極Gを配
線の第2の部分109Bにより接地するかは、配線10
9のパターンで決定されるから、所定の付加容量が得ら
れるように配線109のパターンを設計する。
104のMOS容量値をC104 、トランジスタ105の
MOS容量値C105 、トランジスタ106のMOS容量
値をC106 とすると、C104 =C105 =C106 である。
すなわち同様の誘電体膜Eを用いている入力端子容量調
整用素子としてのMOSトランジスタは互いに同じ面積
(ゲート電極Gが重畳しているゲート絶縁膜Eの面積)
を有しているから、互いに同じMOS容量値となってい
る。
量調整用素子としてのMOSトランジスタの配列の一方
に側(図で左側)からゲート電極がボンディングパッド
100に接続するMOSトランジスタを選択し、他方の
側(図で右側)からゲート電極が接地されるMOSトラ
ンジスタを選択している。このようにすることにより、
配線109(109A,109B)のパターン構成が容
易となる。
ジスタ110と同様の構成で入力端子容量調整用素子と
してのMOSトランジスタを形成しているから、目的の
容量を得るための面積を減少させることができ、かつ製
造工程を簡素化することができる。
MOSトランジスタの静電破壊防止用の入力保護抵抗
を、入力回路部の本来の動作を行うMOSトランジスタ
の静電破壊防止用の入力保護抵抗とは別に設けている。
に関係なく、ボンディングパッド100に入力された入
力信号が短い遅延時間で入力回路部102に伝搬するこ
とができる。
ない場合の時定数は、入力保護抵抗と入力回路部間の接
点に寄生する配線および素子の寄生容量CA とし、入力
端子容量調整用素子の容量CB とし、入力保護抵抗の抵
抗値をRP とした場合に、RP ×(CA +CB )とな
り、350オーム×(0.1pF+1.5pF)=56
0pSと大きな値となる。
整用素子の容量CB が信号の伝搬遅延には関係が無くな
るから時定数はRP ×CA となり、入力保護抵抗を含む
これ以降のデバイス内部の信号遅延時間は時定数で35
0オーム×0.1pF=35pSと十分小さな遅延量と
なる。すなわち、図6の波形630に示すように、外部
からの信号610からの遅延時間が小となる。
2,第3及び第4の実施の形態を示す図である。尚、図
2乃至図4において図1と同一もしくは類似の箇所は同
じ符号を付してあるから、重複する説明は省略する。
力端子容量調整用素子用のMOSトランジスタ204,
205,206のMOS容量値は順次増加している。す
なわち、トランジスタ204のMOS容量値をC204 、
トランジスタ205のMOS容量値C205 、トランジス
タ206のMOS容量値をC206 とすると、C204 <C
205 <C206 となっている。
−C204 )と等差級数的に増減することができる。ある
いは、C206 /C205 =C205 /C204 と等比級数的に
増減することもできる。
ジスタ204,205,206のゲート絶縁膜(誘電体
膜)Eはいずれも回路素子としてのMOSトランジスタ
110のゲート絶縁膜EK と同じ膜厚であり、同じ材質
である。
を得るには、面積(ゲート電極Gが重畳しているゲート
絶縁膜Eの面積)をたがいに異ならしている。
量値を用意しているから、ボンディングパッド100を
微細に制御するのに適している。
子容量調整用素子はソース領域Sおよびドレイン領域D
も形成しているから、回路素子としてのMOSトランジ
スタ110と素子形成まで同じように製造することがで
きる。
よびドレイン領域Dの存在が好ましくない場合は、回路
素子としてのMOSトランジスタ110のソース領域S
K およびドレイン領域DK を形成する際に、入力端子容
量調整用素子部103をマスクしておいて、図3の第3
の実施の形態や図4の第4の実施の形態のように、ソー
ス領域Sおよびドレイン領域Dの形成を省略することも
できる。
板を下部電極Lとし、その上に熱酸化により10nmの
シリコン酸化膜からなる誘電体膜EをNチャネルMOS
トランジスタ110のゲート絶縁膜EK の形成と同時に
形成し、その上の多結晶シリコンから成る上部電極Uを
NチャネルMOSトランジスタ110の多結晶シリコン
ゲート電極GK の形成と同時に形成する。
304,305,305(図3),404,405,4
06(図4)でも、先の実施の形態のMOSトランジス
タのゲート絶縁膜Eと同様に省面積のために薄い誘電体
膜Eを用いておりその静電破壊防止のために入力保護抵
抗を必要とするが、先の実施の形態と同様にここで用い
る第2の入力保護抵抗107やこれらのMOS型容量素
子は入力信号の伝搬に関係ないから、入力信号の遅延の
増大にはならない。
MOS型容量素子304,305,305はたがいに同
様の誘電体膜Eを有し、かつたがいに同じ面積(上部電
極Uが重なる薄い誘電体膜Eの面積)であるから、たが
いに同じMOS容量値になっている。
S型容量素子404,405,406は同じ膜厚、同じ
材質の誘電体膜Eを有しているが、図で左から右に、面
積(上部電極Uが重なる薄い誘電体膜Eの面積)を順次
大きくすることにより、等差級数的もしくは等比級数的
にMOS容量値を増加させている。
を小にするためにMOSデバイスプロセスを踏襲して薄
いゲート絶縁膜を誘電体膜としたMOSトランジスタ、
あるいはソース、ドレイン領域を省略して同様に薄い誘
電体膜を用いたMOS型容量素子を入力端子容量調整用
素子として用い、その静電破壊防止のために入力保護抵
抗が必要な場合でも、この入力保護抵抗はボンディング
パッドと入力回路部との間に付加される静電破壊防止用
の入力保護抵抗とは別のものであるから、入力信号の不
所望な遅延を回避することができる。
を示す図である。
入力端子容量調整用素子としてのMOSトランジスタ 107 第2の入力保護抵抗 108 配線 109 配線 109A 配線109の第1の部分 109B 配線109の第2の部分 110 入力回路を構成するMOSトランジスタ 304,305,306,404,405,406
入力端子容量調整用素子としてのMOS型容量素子 500 ボンディングパッド 502 入力回路部 504,505,506 MOS型容量素子 508 配線 600 デバイス内部信号遅延 610 ボンディングパッドにおける信号波形 620 本発明を用いない場合の入力回路部における
信号波形 630 本発明を用いた場合の入力回路部における信
号波形
Claims (10)
- 【請求項1】 ボンディングパッドと、前記ボンディン
グパッドに接続した静電破壊防止用の第1の入力保護抵
抗と、前記第1の入力保護抵抗を通して前記ボンディン
グパッドに接続した入力回路部と、前記ボンディングパ
ッドに接続した静電破壊防止用の第2の入力保護抵抗
と、前記第1および第2の入力保護抵抗のうち前記第2
の入力保護抵抗のみを通して前記ボンディングパッド
に接続した入力端子容量調整用素子とを有することを特
徴とする半導体装置。 - 【請求項2】 前記入力端子容量調整用素子は複数の絶
縁ゲート電界効果トランジスタもしくは複数のMOS型
容量素子から構成されていることを特徴とする請求項1
記載の半導体装置。 - 【請求項3】 前記入力回路部に形成されている絶縁ゲ
ート電界効果トランジスタのゲート絶縁膜と前記入力端
子容量調整用素子としての前記絶縁ゲート電界効果トラ
ンジスタのゲート絶縁膜もしくは前記MOS型容量素子
の誘電体膜とは材質及び膜厚が同じ構成になっているこ
とを特徴とする請求項2記載の半導体装置。 - 【請求項4】 前記入力端子容量調整用素子としての前
記絶縁ゲート電界効果トランジスタのソース、ドレイン
及びチャンネル領域が接地電位になっており、ゲート電
極が前記第2の入力保護抵抗を通して前記ボンディング
パッドに接続していることを特徴とする請求項2記載の
半導体装置。 - 【請求項5】 前記入力端子容量調整用素子としてのM
OS型容量素子の下部電極となる基板は接地電位になっ
ており、上部電極が前記第2の入力保護抵抗を通して前
記ボンディングパッドに接続していることを特徴とする
請求項2記載の半導体装置。 - 【請求項6】 前記入力端子容量調整用素子の前記複数
の絶縁ゲート電界効果トランジスタもしくは前記複数の
MOS型容量素子のうち、選ばれた一群のトランジスタ
のゲート電極もしくはMOS型容量素子の上部電極が前
記第2の入力保護抵抗を通して前記ボンディングパッド
に接続しており、残りの群のトランジスタのゲート電極
もしくはMOS型素子の上部電極が接地されていること
を特徴とする請求項2記載の半導体装置。 - 【請求項7】 前記入力端子容量調整用素子の前記複数
の絶縁ゲート電界効果トランジスタのゲート電極と基板
間の容量値もしくは前記複数のMOS型容量素子の上部
電極と下部電極間の容量値はたがいに同一の値になって
いることを特徴とする請求項2記載の半導体装置。 - 【請求項8】 前記入力端子容量調整用素子の前記複数
の絶縁ゲート電界効果トランジスタもしくは前記MOS
型容量素子は一方向に配列されており、それらの容量値
は配列方向に順次増減していることを特徴とする請求項
2記載の半導体装置。 - 【請求項9】 前記容量値は配列方向に等差級数もしく
は等比級数で順次増減していることを特徴とする請求項
8記載の半導体装置。 - 【請求項10】 前記第1および第2の入力保護抵抗は
多結晶シリコン膜から構成されていることを特徴とする
請求項1又は請求項2記載の半導体装置。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100401507B1 (ko) * | 2001-05-10 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 캐패시턴스의 미세조정 회로및 그 제조방법 |
KR100495901B1 (ko) * | 2002-11-21 | 2005-06-16 | 에이디반도체(주) | 정전용량 스위치 |
US6940148B2 (en) | 2003-02-17 | 2005-09-06 | Elpida Memory, Inc. | Semiconductor device capable of adjusting input resistance without changing input terminal capacitance |
JP2020035773A (ja) * | 2018-08-27 | 2020-03-05 | 株式会社東海理化電機製作所 | 半導体集積回路 |
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---|---|---|---|---|
US20050098798A1 (en) * | 2002-07-26 | 2005-05-12 | Makoto Miyazawa | Semiconductor integrated circuit device in which terminal capacitance is adjustable |
US7333310B2 (en) * | 2003-12-18 | 2008-02-19 | Stmicroelectronics, Inc. | ESD bonding pad |
US7061296B2 (en) * | 2003-12-19 | 2006-06-13 | Infineon Technologies Ag | Circuit arrangement for generating a digital clock signal |
US9083325B2 (en) * | 2013-06-14 | 2015-07-14 | Qualcomm Incorporated | Low overhead hold-violation fixing solution using metal-programable cells |
JP6495145B2 (ja) * | 2015-09-11 | 2019-04-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (26)
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---|---|---|---|---|
US3433937A (en) * | 1964-10-28 | 1969-03-18 | Beckman Instruments Inc | Time shared integration circuit |
US3889133A (en) * | 1972-03-16 | 1975-06-10 | Matsushita Electric Ind Co Ltd | Output-voltage variable device |
JPS61119060A (ja) * | 1984-11-14 | 1986-06-06 | Toshiba Corp | 半導体集積回路の信号伝送路 |
US4894791A (en) * | 1986-02-10 | 1990-01-16 | Dallas Semiconductor Corporation | Delay circuit for a monolithic integrated circuit and method for adjusting delay of same |
JP2840239B2 (ja) | 1987-09-17 | 1998-12-24 | 三洋電機株式会社 | マスタースライス型半導体装置 |
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JPH01319308A (ja) | 1988-06-20 | 1989-12-25 | Nec Ic Microcomput Syst Ltd | 容量調整回路 |
GB8828828D0 (en) | 1988-12-09 | 1989-01-18 | Pilkington Micro Electronics | Semiconductor integrated circuit |
JPH02183622A (ja) | 1989-01-09 | 1990-07-18 | Sharp Corp | 半導体集積回路 |
JPH0318109A (ja) | 1989-06-15 | 1991-01-25 | Mitsubishi Electric Corp | 集積回路用振幅抑圧器 |
JPH03138962A (ja) | 1989-10-23 | 1991-06-13 | Nec Corp | 半導体集積回路 |
JPH03219719A (ja) * | 1990-01-24 | 1991-09-27 | Mitsubishi Electric Corp | 遅延回路及びそれを用いた半導体装置 |
US5041741A (en) * | 1990-09-14 | 1991-08-20 | Ncr Corporation | Transient immune input buffer |
JPH04147674A (ja) | 1990-10-09 | 1992-05-21 | Nec Ic Microcomput Syst Ltd | ゲートアレイ方式のcmos半導体集積回路装置 |
JP2618103B2 (ja) | 1991-03-20 | 1997-06-11 | 富士通株式会社 | 半導体集積回路 |
JPH05268013A (ja) | 1992-03-19 | 1993-10-15 | Oki Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の遅延時間調整方法 |
US5329174A (en) * | 1992-10-23 | 1994-07-12 | Xilinx, Inc. | Circuit for forcing known voltage on unconnected pads of an integrated circuit |
EP0596637A1 (en) * | 1992-11-02 | 1994-05-11 | STMicroelectronics, Inc. | Input buffer circuit |
JPH06151716A (ja) | 1992-11-11 | 1994-05-31 | Hitachi Ltd | 半導体集積回路装置 |
JPH06260636A (ja) | 1993-03-03 | 1994-09-16 | Casio Comput Co Ltd | 入力保護回路 |
EP0639003A1 (en) | 1993-08-11 | 1995-02-15 | Advanced Micro Devices, Inc. | Digitally adjustable and calibrated delay line and method |
JP3342636B2 (ja) | 1996-07-30 | 2002-11-11 | 株式会社日立製作所 | 半導体集積回路装置 |
US5905398A (en) * | 1997-04-08 | 1999-05-18 | Burr-Brown Corporation | Capacitor array having user-adjustable, manufacturer-trimmable capacitance and method |
US6072351A (en) * | 1997-08-18 | 2000-06-06 | Advanced Micro Devices, Inc. | Output buffer for making a 5.0 volt compatible input/output in a 2.5 volt semiconductor process |
JPH11163714A (ja) * | 1997-11-27 | 1999-06-18 | Oki Electric Ind Co Ltd | 半導体装置の入力回路 |
US5999042A (en) * | 1998-03-30 | 1999-12-07 | Plasmon Lms, Inc. | Switchable response active filter |
-
1998
- 1998-07-09 JP JP19418498A patent/JP3164066B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-24 US US09/339,233 patent/US6507232B2/en not_active Expired - Lifetime
- 1999-07-03 KR KR1019990026760A patent/KR100304676B1/ko not_active IP Right Cessation
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100401507B1 (ko) * | 2001-05-10 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 캐패시턴스의 미세조정 회로및 그 제조방법 |
US6741114B2 (en) | 2001-05-10 | 2004-05-25 | Hynix Semiconductor Inc. | Apparatus for adjusting input capacitance of semiconductor device and fabricating method |
US6908821B2 (en) | 2001-05-10 | 2005-06-21 | Hynix Semiconductor Inc. | Apparatus for adjusting input capacitance of semiconductor device and fabricating method |
KR100495901B1 (ko) * | 2002-11-21 | 2005-06-16 | 에이디반도체(주) | 정전용량 스위치 |
US6940148B2 (en) | 2003-02-17 | 2005-09-06 | Elpida Memory, Inc. | Semiconductor device capable of adjusting input resistance without changing input terminal capacitance |
JP2020035773A (ja) * | 2018-08-27 | 2020-03-05 | 株式会社東海理化電機製作所 | 半導体集積回路 |
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