JP4015276B2 - D/aコンバータ - Google Patents
D/aコンバータ Download PDFInfo
- Publication number
- JP4015276B2 JP4015276B2 JP14294398A JP14294398A JP4015276B2 JP 4015276 B2 JP4015276 B2 JP 4015276B2 JP 14294398 A JP14294398 A JP 14294398A JP 14294398 A JP14294398 A JP 14294398A JP 4015276 B2 JP4015276 B2 JP 4015276B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- main electrode
- transistors
- power supply
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Electronic Switches (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の属する技術分野】
本発明はD/Aコンバータに関し、特に出力のリンギングを防止した電流発生回路を有するD/Aコンバータに関する。
【0002】
【従来の技術】
ディジタル信号をアナログ信号に変換する変換器(以下、「D/Aコンバータ」と呼称)において、電流出力型のD/Aコンバータは、入力ディジタルビット数量Nに対し、2N-1個の定電流源を有し、入力ディジタル量に対応した電流を出力する電流発生回路の集合体である。以下では、一般的なD/Aコンバータの構成を示すとともに、D/Aコンバータの問題点について説明する。
【0003】
まず、図30を用いて一般的なD/Aコンバータ90の構成について説明する。D/Aコンバータ90は、複数の電流源セルCLを主たる構成として備え、その他に電流源セルCLに接続されるデコーダ・クロックバッファ部DB、バイアス回路BCなどを有している。複数の電流源セルCLは2つの出力ノードI1とI2とをそれぞれ有し、出力ノードI1は出力端子ITに接続され、出力ノードI2は出力端子バーITに接続されている。そして、出力端子ITは外部抵抗R2を介して接地され、出力端子バーITは直接に接地される構成となっている。
【0004】
次に、電流源セルCLの構成について説明する。電流源セルCLは電流発生回路CGとドライバ回路DCとで構成されている。
【0005】
電流発生回路CGは、PチャネルMOSFETで構成され、ソース電極が電源VDDに接続され、バイアス回路BCから与えられるバイアス信号BSを受けて定電流を発生させる定電流源トランジスタM1と、PチャネルMOSFETで構成され、トランジスタM1のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタM2およびM3とで構成されている。なお、トランジスタM2およびM3のドレイン電極がそれぞれ、出力ノードI1およびI2となる。トランジスタM2およびM3は相補的に動作するようにドライバ回路DCから制御信号が与えられ、電流スイッチ(第1および第2のスイッチ手段)として機能する。
【0006】
ドライバ回路DCは、トランジスタM2およびM3のゲート電極にその出力が接続されたインバータ回路IV2およびIV3で構成されている。インバータ回路IV2は電源VDDと接地との間に直列に接続されたPチャネルトランジスタM6およびNチャネルトランジスタM7を備え、それぞれのゲート電極には選択信号SLが与えられる。インバータ回路IV3は電源VDDと接地との間に直列に接続されたPチャネルトランジスタM8およびNチャネルトランジスタM9を備え、それぞれのゲート電極には選択信号バーSLが与えられる。なお、選択信号SLおよびバーSLはデコーダ・クロックバッファ部DBのデーコダから与えられる。
【0007】
【発明が解決しようとする課題】
電流出力型のD/Aコンバータ90はこのように構成されているが、近年のD/A変換速度の高速化に伴って出力電流の時間当たりの変化量が増大し、出力波形にリンギングが発生するという問題があった。
【0008】
図31にリンギングを有した出力波形を示す。図31において横軸に時間を、縦軸に出力電圧を示す。図31に示すようにリンギングは、本来は平坦となる頂上部と、出力波形の立ち下がり部分で主に発生する。リンギングは出力波形の変動であるため、アナログ出力の品質を保証するためには何としても低減させなければならないものである。
【0009】
ここで、図32を用いてリンギングの発生原因について説明する。図32は図30を用いて説明したD/Aコンバータ90に寄生するインダクタンス成分および容量成分をインダクタンスおよび容量として示した図である。
【0010】
図32に示すように、電源VDDと、トランジスタM1のソース電極(電源端子PTに接続)との間には寄生インダクタンスL1が存在し、トランジスタM1のソース電極とトランジスタM2およびM3のドレイン電極との間には、それぞれ寄生容量C3およびC4が存在し、トランジスタM2およびM3のドレイン電極と基板SSとの間には、それぞれ寄生容量C5およびC6が存在している。
【0011】
そして、出力端子ITと外部抵抗R2との間には寄生インダクタンスL2が存在し、出力端子バーITと接地GNDとの間には寄生インダクタンスL3が存在している。また、外部抵抗R2に平行して寄生容量C2が存在している。
【0012】
リンギングはこれらの寄生インダクタンスおよび寄生容量が共振を起こすことが原因であり、特に、電源VDDから接地GNDまでの経路に寄生インダクタンスと寄生容量のみの回路が存在したり、寄生インダクタンスと寄生容量のみで構成されるループ回路が存在する場合にはリンギングは非常に大きなものとなる。
【0013】
電源VDDから接地GNDまでの経路に寄生インダクタンスと寄生容量のみの回路が存在する第1の例としては、図33に太線で示す第1のLC回路PS1である。すなわち、電源VDD−寄生インダクタンスL1−寄生容量C4−寄生インダクタンスL3−接地GNDで構成される回路が存在する。なお、図33は上記回路を説明するための図であり基本的に図32と同じである。
【0014】
また、電源VDDから接地GNDまでの経路に寄生インダクタンスと寄生容量のみの回路が存在する第2の例としては、図34に太線で示す第2のLC回路PS2である。すなわち、電源VDD−寄生インダクタンスL1−寄生容量C3−寄生インダクタンスL2−寄生容量C2−接地GNDで構成される回路が存在する。なお、図34は上記回路を説明するための図であり基本的に図32と同じである。
【0015】
また、寄生インダクタンスと寄生容量のみで構成されるループ回路が存在する例としては、図35に太線で示す回路である。すなわち、基板SS−寄生容量C5−寄生インダクタンスL2−寄生容量C2−接地GNDで構成される第3の回路PS3、基板SS−寄生容量C6−寄生インダクタンスL3−接地GNDで構成される第4の回路PS4である。ここで、P型半導体基板を使用した場合、基板電位は接地電位となるので、上記2つの回路はループ回路となる。なお、図35は上記回路を説明するための図であり基本的に図32と同じである。
【0016】
このようなリンギングの問題は、D/Aコンバータの電流発生回路に固有の問題ではなく、同様の構成を有する半導体集積回路装置において共通の問題であった。
【0017】
本発明は上記のような問題点を解消するためになされたもので、出力のリンギングを低減するとともに、リンギング低減の構成を採用することによる不具合の発生を抑制したD/Aコンバータを提供することを目的とする。
【0018】
【課題を解決するための手段】
本発明に係る請求項1記載のD/Aコンバータは、第1の電源に電源端子を介して接続された第1導電型の第1のトランジスタと、前記第1のトランジスタの出力に接続され、駆動手段から相補的に与えられる第1および第2の制御信号に基づいて、前記第1のトランジスタの出力を第1および第2出力として相補的に出力する第1導電型の第2および第3のトランジスタと、前記第1および第2の出力が与えられる第1および第2の端子と、前記第2のトランジスタと前記第1の端子とを接続する第1の経路および、前記第3のトランジスタと前記第2の端子とを接続する第2の経路の各々に配設された第1の抵抗素子および第2の抵抗素子と、前記第2の端子に接続される第2の電源と、一方を前記第1の端子に接続され、他方を前記第2の電源に接続される第1の抵抗とを備えている。
【0019】
本発明に係る請求項2記載のD/Aコンバータは、前記第1のトランジスタ乃至第3のトランジスタと、前記第1および第2の抵抗素子と、前記第1および第2の端子と、前記電源端子は同一半導体集積回路装置内に設けられる。
【0020】
本発明に係る請求項3記載のD/Aコンバータは、前記第1の抵抗が、前記半導体集積回路装置外に設けられている。
【0021】
本発明に係る請求項4記載のD/Aコンバータは、前記第1のトランジスタの第1の主電極は前記電源端子に、第2の主電極は前記第2および第3のトランジスタの第1の主電極に接続され、前記第2および第3のトランジスタの第2の主電極は、前記第1および第2の経路に接続され、前記駆動手段は、前記第1の電源に第1の主電極が接続された第1導電型の第4のトランジスタと、前記第2の電源に第1の主電極が接続され、前記第4のトランジスタの第2の主電極に、第2の主電極が接続された第2導電型の第5のトランジスタとを有し、前記第4および第5のトランジスタの制御電極に入力された第1の信号を反転し、出力端となる前記第4および第5のトランジスタの前記第2の主電極の接続部から前記第1の制御信号として出力する第1のインバータ回路と、前記第1の電源に第1の主電極が接続された第1導電型の第6のトランジスタと、前記第2の電源に第1の主電極が接続され、前記第6のトランジスタの第2の主電極に、第2の主電極が接続された第2導電型の第7のトランジスタとを有し、前記第6および第7のトランジスタの制御電極に入力された第2の信号を反転し、出力端となる前記第6および第7のトランジスタの前記第2の主電極の接続部から前記第2の制御信号として出力する第2のインバータ回路と、第1および第2のインバータ回路の出力端の間に電気的に接続された第3の抵抗素子とを備えている。
【0022】
本発明に係る請求項5記載のD/Aコンバータは、前記駆動手段が前記半導体集積回路装置内に設けられる。
【0023】
本発明に係る請求項6記載のD/Aコンバータは、前記第3の抵抗素子が、前記第1および第2のインバータ回路側に第1および第2の主電極を接続され、制御電極がダイオード接続された第8のトランジスタと、前記第2および第1のインバータ回路側に第1および第2の主電極を接続され、制御電極がダイオード接続された第9のトランジスタである。
【0024】
本発明に係る請求項7記載のD/Aコンバータは、前記駆動手段が、前記第8のトランジスタの前記第2の主電極と、前記第2のインバータ回路の出力端との間に設けられ、遮断信号を受けて、前記第2の主電極と前記第2のインバータ回路の出力端とを電気的に接続する経路を遮断する第1の遮断手段と、前記第9のトランジスタの前記第2の主電極と、前記第1のインバータ回路の出力端との間に設けられ、前記遮断信号を受けて、前記第2の主電極と前記第1のインバータ回路の出力端とを電気的に接続する経路を遮断する第2の遮断手段とをさらに備えている。
【0025】
本発明に係る請求項8記載のD/Aコンバータは、前記第1および第2の遮断手段は、第10および第11のトランジスタであって、前記遮断信号は、前記第10および第11のトランジスタの制御電極に与えられる。
【0026】
本発明に係る請求項9記載のD/Aコンバータは、前記第1のトランジスタの第1の主電極は前記電源端子に、第2の主電極は前記第2および第3のトランジスタの第1の主電極に接続され、前記第2および第3のトランジスタの第2の主電極は、前記第1および第2の経路に接続され、前記駆動手段は、前記第1の電源に第1の主電極が接続された第1導電型の第4のトランジスタと、前記第2の電源に第1の主電極が接続され、前記第4のトランジスタの第2の主電極に、第2の主電極が接続された第2導電型の第5のトランジスタと、前記第4のトランジスタの前記第1の主電極と前記第2の主電極との間に配設された第2の抵抗を有し、前記第4および第5のトランジスタの制御電極に入力された信号を反転し、出力端となる前記第4および第5のトランジスタの前記第2の主電極の接続部から前記第1あるいは第2の制御信号として出力するインバータ回路を含んでいる。
【0027】
本発明に係る請求項10記載のD/Aコンバータは、前記第1のトランジスタの第1の主電極は前記電源端子に、第2の主電極は前記第2および第3のトランジスタの第1の主電極に接続され、前記第2および第3のトランジスタの第2の主電極は、前記第1および第2の経路に接続され、前記駆動手段は、前記第1の電源に第1の主電極が接続された第1導電型の第4のトランジスタと、前記第2の電源に第1の主電極が接続され、前記第4のトランジスタの第2の主電極に、第2の主電極が接続された第2導電型の第5のトランジスタと、前記第4のトランジスタの前記第1の主電極と前記第2の主電極との間に配設された第2の抵抗と、前記第5のトランジスタの前記第1の主電極と前記第2の主電極との間に配設された第3の抵抗とを有し、前記第4および第5のトランジスタの制御電極に入力された信号を反転し、出力端となる前記第4および第5のトランジスタの前記第2の主電極の接続部から前記第1あるいは第2の制御信号として出力するインバータ回路を含んでいる。
【0028】
本発明に係る請求項11記載のD/Aコンバータは、前記電源端子、前記第1のトランジスタと前記電源端子とを接続する電源経路、前記第1の端子、前記第1の経路、前記第2の端子、前記第2経路および第1、第2の抵抗素子は、第1導電型の半導体基板の表面内に形成され前記第1の電源に電気的に接続された第2導電型のウエル領域の上部に配設されている。
【0029】
本発明に係る請求項12記載のD/Aコンバータは、前記ウエル領域が、第3の抵抗素子を介して前記第1の電源に電気的に接続されている。
【0030】
本発明に係る請求項13記載のD/Aコンバータは、前記第1および第2の経路が、前記電源経路の両側に並列に配設されている。
【0034】
【発明の実施の形態】
まず、本発明に係る実施の形態1および2において、電源から接地までの経路に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減した構成について説明する。
【0035】
<A.実施の形態1>
<A−1.装置構成>
図1に本発明に係る半導体集積回路装置の実施の形態1として、ディジタル信号をアナログ信号に変換する変換器(以下、「D/Aコンバータ」と呼称)100の部分構成を示す。
【0036】
D/Aコンバータ、特に電流出力型のD/Aコンバータは、入力ディジタル量に対応した電流を出力する電流発生回路の集合体であり、図1に示す電流発生回路CGを複数備えている。
【0037】
図1に示すように、電流発生回路CGは、PチャネルMOSFETで構成され、ソース電極が電源端子PTを介して電源VDDに接続され、図示しないバイアス回路から与えられるバイアス信号BSを受けて定電流を発生させる定電流源トランジスタM1と、PチャネルMOSFETで構成され、トランジスタM1のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタM2およびM3とで構成されている。トランジスタM2およびM3は相補的に動作するように、図示しないドライバ回路から制御信号VG2およびVG3がそれぞれ与えられ、電流スイッチ(第1および第2の電流スイッチ)として機能する。
【0038】
そして、トランジスタM3のドレイン電極と出力端子バーITとの間の経路(第2の経路)にはダンピング抵抗R3が配設され、出力端子バーITは接地GNDに接続されている。また、出力端子ITは外部抵抗R2を介して接地されている。
【0039】
なお、電流発生回路CGの出力ノードI1およびI2、すなわちトランジスタM2およびM3のドレイン電極は図示しない他の電流発生回路CGの出力ノードI1およびI2にそれぞれ共通に接続されている。なお、D/Aコンバータ100の全体構成については後に図を用いて説明する。
【0040】
<A−2.特徴的作用効果>
このように、トランジスタM3のドレイン電極と、出力端子バーITとの間にダンピング抵抗R3を配設することで、図33を用いて説明した第1のLC回路PS1に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減することができる。
【0041】
以下に、リンギング低減の仕組みについて図33および図1を参照して説明する。図33に太線で示す第1のLC回路PS1、すなわち、電源VDD−寄生インダクタンスL1−寄生容量C4−寄生インダクタンスL3−接地GNDで構成される回路中にダンピング抵抗R3を配設すると、実質的にこれらの素子が直列に接続され、接地を通じてループになった回路が形成される。そして、当該回路はキルヒホフの電圧則により得られる以下の数式(1)を満たすことになる。
【0042】
【数1】
【0043】
数式(1)において、Eは電源VDDを表し、Rはダンピング抵抗R3を、Lは寄生インダクタンスL1とL3の合計を、Cは寄生容量C4を表す。
【0044】
そして数式(1)を時間tで微分すると、以下の数式(2)が得られる。
【0045】
【数2】
【0046】
そして数式(2)を電流iについて解くと、以下の数式(3)が得られる。
【0047】
【数3】
【0048】
数式(3)に示されるように、e-Rt/2LでCおよびLの共振による発振が減衰するのでR、すなわちダンピング抵抗R3の存在によりリンギングが減衰することになる。
【0049】
<B.実施の形態2>
<B−1.装置構成>
図2に本発明に係る半導体集積回路装置の実施の形態2として、D/Aコンバータ200の部分構成を示す。なお、図1を用いて説明したD/Aコンバータ100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0050】
図2に示すように、電流発生回路CGのトランジスタM3およびM2のドレイン電極と、出力端子バーITおよびITとの間の経路(第2および第1の経路)には、それぞれダンピング抵抗R3およびR4が配設されている。また、出力端子バーITは接地GNDに接続され、出力端子ITは外部抵抗R2を介して接地されている。
【0051】
<B−2.特徴的作用効果>
このように、トランジスタM3およびM2のドレイン電極と、出力端子バーITおよびITとの間に、それぞれダンピング抵抗R3およびR4を配設することで、図33を用いて説明した第1のLC回路PS1に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減することができるだけでなく、図34を用いて説明した第2のLC回路PS2に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減することができる。
【0052】
図34に太線で示す第2のLC回路PS2、すなわち、電源VDD−寄生インダクタンスL1−寄生容量C3−寄生インダクタンスL2−寄生容量C2−接地GNDで構成される回路中にダンピング抵抗R4を配設すると、実質的にこれらの素子が直列に接続され、接地を通じてループになった回路が形成されるが、数式(1)〜(3)を用いて説明したのと同様に、ダンピング抵抗R4の存在により寄生容量および寄生インダクタンスの共振による発振が減衰するのでリンギングが減衰することになる。
【0053】
なお、図34に示す第2のLC回路PS2においては、寄生容量C2に並列に抵抗R2が配設され、電流の多くが抵抗R2に流れるので、ダンピング抵抗R4の存在によるリンギング減衰の効果は、トランジスタM3のドレイン電極と、出力端子バーITとの間の経路に配設したダンピング抵抗R3によるリンギング減衰の効果ほど顕著ではないが、出力端子ITにおける出力波形で観測できるほどの減衰の効果は有している。従って、ダンピング抵抗R3を設けず、ダンピング抵抗R4を設けただけの構成であっても、出力のリンギングを防止できる。
【0054】
<B−3.変形例1>
以上説明した実施の形態1および2においては、PチャネルMOSFETで構成された電流発生回路CGに本発明を適用した構成を示したが、本発明の適用はこれに限定されるものではなく、NチャネルMOSFETで構成された電流発生回路を有するD/Aコンバータに適用しても良い。
【0055】
図3に、NチャネルMOSFETで構成された電流発生回路CG1を有するD/Aコンバータ200Aを示す。図3に示すように、電流発生回路CG1は、NチャネルMOSFETで構成され、ソース電極が電源端子PTを介して接地GNDに接続され、図示しないバイアス回路から与えられるバイアス信号BSを受けて定電流を発生させる定電流源トランジスタM10と、NチャネルMOSFETで構成され、トランジスタM10のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタM20およびM30とで構成されている。トランジスタM20およびM30は相補的に動作するように、図示しないドライバ回路から制御信号VG20およびVG30がそれぞれ与えられ、電流スイッチ(第1および第2の電流スイッチ)として機能する。
【0056】
そして、トランジスタM30およびM20のドレイン電極と、出力端子バーITおよびITとの間の経路(第2および第1の経路)には、それぞれダンピング抵抗R30およびR40が配設されている。また、出力端子バーITは電源VDDに接続され、出力端子ITは外部抵抗R20を介して電源VDDに接続されている。このような構成を有するD/Aコンバータ200Aにおいても出力のリンギングを防止できる。
【0057】
<B−4.変形例2>
また、以上説明した実施の形態1、2および変形例1においては、電流発生回路の定電流源トランジスタは1つで構成されていたが、本発明の適用はこれに限定されるものではなく、複数の定電流源トランジスタを含む電流発生回路を有するD/Aコンバータに適用しても良い。
【0058】
図4に、複数の定電流源トランジスタを含む電流発生回路を有するD/Aコンバータ200Bを示す。図4に示すように電流発生回路CG2は、PチャネルMOSFETで構成され、ソース電極が電源端子PTを介して電源VDDに接続され、図示しないバイアス回路から与えられるバイアス信号BS1を受けて定電流を発生させる定電流源トランジスタM1と、PチャネルMOSFETで構成され、ソース電極がトランジスタM11のドレイン電極に接続され、図示しないバイアス回路から与えられるバイアス信号BS2を受けて定電流を発生させる定電流源トランジスタM2と、PチャネルMOSFETで構成され、トランジスタM2のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタM21およびM31(第1および第2の電流スイッチ)とで構成されている。トランジスタM21およびM31は相補的に動作するように、図示しないドライバ回路から制御信号VG21およびVG31がそれぞれ与えられ、電流スイッチ(第1および第2の電流スイッチ)として機能する。
【0059】
そして、トランジスタM31およびM21のドレイン電極と、出力端子バーITおよびITとの間には、それぞれダンピング抵抗R31およびR41が配設されている。また、出力端子バーITはGNDに接続され、出力端子ITは外部抵抗R21を介してGNDに接続されている。
【0060】
このような構成を有するD/Aコンバータ200Bにおいても出力のリンギングを防止できる。
【0061】
以上説明した実施の形態1および2においては、電源から接地までの経路に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減するためにダンピング抵抗を配設した構成を示したが、ダンピング抵抗の存在により電流スイッチとして機能するトランジスタの動作に不具合が生じる可能性がある。以下、実施の形態3〜7においては、この不具合を防止する構成について説明する。
【0062】
<C.実施の形態3>
<C−1.装置構成>
図5は、実施の形態2において説明したD/Aコンバータ200のトランジスタM2およびM3に制御信号VG2およびVG3を与えるドライバ回路のうち、制御信号VG2を出力するインバータ回路IV20である。
【0063】
インバータ回路IV20は、電源VDDと接地との間に直列に接続されたPチャネルトランジスタM6およびNチャネルトランジスタM7を備え、それぞれのゲート電極には選択信号SLが与えられる。そして、トランジスタM6のソース・ドレイン間に抵抗R6が配設されている。なお、トランジスタM6とM7のドレイン電極の接続ノードから制御信号VG2が出力される。
【0064】
<C−2.特徴的作用効果>
実施の形態2において説明したD/Aコンバータ200においては、ダンピング抵抗R4に定電流源トランジスタM1からの出力電流が流れるため、トランジスタM2のドレイン電位が、出力端子ITに比べて上昇してしまう。出力端子ITにおいて大きな電圧出力を取り出そうとしたとき、トランジスタM2のドレイン電位の上昇とともに、トランジスタM2のドレイン・ソース間電圧VDSの減少が発生し、トランジスタM2の飽和領域での動作条件であるVDS>VGS−Vthを満たせなくなり、トランジスタM2は非飽和領域で動作することになってしまう。
【0065】
しかし、図5に示すインバータ回路IV20の構成を採用することにより、トランジスタM2がオンするときのインバータ回路IV20の出力、つまり制御信号VG2が0Vよりも高い電位を基準電位として与えられる。
【0066】
すなわち、インバータ回路IV20への選択信号SLがHighであり、トランジスタM7がオンしたとき、電源VDDから抵抗R6、トランジスタM7を通って接地GNDに電流が流れるため、制御信号VG2の基準電位は0Vよりも高くなる。
【0067】
この制御信号VG2の波形を図6に実線で示す。なお、図6に示す破線の波形は制御信号VG2に対して相補的に与えられる制御信号VG3の波形であり、インバータ回路IV20と同等の回路から与えられるものとする。
【0068】
図6に示すように、制御信号VG2は、0Vよりも高い電位V1からほぼ電源電位VDDの間で変化する波形として与えられる。これにより、トランジスタM2のゲート電位が上昇するため、ドレイン・ソース間電圧VDSが小さい場合でも飽和領域での動作を保証できる。
【0069】
なお、以上の説明においては、実施の形態2において説明したD/Aコンバータ200のトランジスタM2に制御信号VG2を与えるインバータ回路IV20ついて示したが、D/Aコンバータ200のトランジスタM3に制御信号VG3を与えるインバータ回路も同様の構成である。
【0070】
すなわち、D/Aコンバータ200においては、トランジスタM2とM3の動作の対称性を向上させるため、ダンピング抵抗R3の値は、抵抗R2とダンピング抵抗R4との合計値に設定されている。そのため、トランジスタM3に制御信号VG3を与えるインバータ回路もインバータ回路IV20と同様の構成とする必要が生じるからである。
【0071】
なお、例えばダンピング抵抗R3を備えない場合であっても、トランジスタM3に制御信号VG3を与えるインバータ回路もインバータ回路IV20と同様の構成としても良いし、トランジスタM3に制御信号VG3を与えるインバータ回路を一般的なインバータ回路とすることでトランジスタM2とM3の動作の対称性を崩し、制御信号VG2およびVG3の交点、すなわち、トランジスタM2およびM3が同時にオンする電圧を下げるようにしても良い。
【0072】
<D.実施の形態4>
<D−1.装置構成>
図7は、実施の形態2において説明したD/Aコンバータ200のトランジスタM2およびM3に制御信号VG2およびVG3を与えるドライバ回路のうち、制御信号VG2を出力するインバータ回路IV21である。
【0073】
インバータ回路IV21は、電源VDDと接地との間に直列に接続されたPチャネルトランジスタM6およびNチャネルトランジスタM7を備え、それぞれのゲート電極には選択信号SLが与えられる。そして、トランジスタM6のソース・ドレイン間に抵抗R6が、トランジスタM7のソース・ドレイン間に抵抗R7が配設されている。なお、トランジスタM6とM7のドレイン電極の接続ノードから制御信号VG2が出力される。
【0074】
<D−2.特徴的作用効果>
このような構成を採用することにより、トランジスタM2がオンするときのインバータ回路IV21の出力、つまり制御信号VG2が0Vよりも高い電位を基準電圧として与えられるとともに、トランジスタM2がオフするときのインバータ回路IV21の出力が電源電位VDDよりも低い電位となる。
【0075】
すなわち、インバータ回路IV21への選択信号SLがHighであり、トランジスタM7がオンしたとき、電源VDDから抵抗R6、トランジスタM7を通って接地GNDに電流が流れるため、制御信号VG2の基準電位は0Vよりも高くなる。一方、インバータ回路IV21への選択信号SLがLowであり、トランジスタM6がオンしたときは抵抗R7を通して電流が接地に流れるので、出力が電源電位VDDまで上昇できず電源電位VDDよりも低い電位となる。
【0076】
この制御信号VG2の波形を図8に実線で示す。なお、図8に示す破線の波形は制御信号VG2に対して相補的に与えられる制御信号VG3の波形であり、インバータ回路IV21と同等の回路から与えられるものとする。
【0077】
図8に示すように、制御信号VG2およびVG3は、0Vよりも高い電位V1から電源電位VDDよりも低い電位V2の間で変化する波形として与えられる。このようにすることで、制御信号VG2およびVG3の交点、すなわち、トランジスタM2およびM3が同時にオンする電圧を下げることができ、トランジスタM2およびM3が同時にオフする可能性よりもトランジスタM2およびM3が同時にオンする可能性を高めることができ、リンギングの発生の可能性を低減できる。
【0078】
すなわち、トランジスタM2およびM3のソース電極には、両者が同時にオフしている場合に電荷が蓄積されその電位が上昇することがある。そして、この電荷はトランジスタM2およびM3がオンしたときに瞬間的に放電され電流となるが、これがリンギングのトリガとなることが知られており、リンギングの低減には当該トリガの排除も必要である。トランジスタM2およびM3のソース電極に電荷を蓄積しないためには、どちらかが常にオンしていることが望ましく、トランジスタM2およびM3が同時にオンする可能性を高めることができる本実施の形態は有効である。
【0079】
また、制御信号VG2およびVG3は、0Vよりも高い電位V1を基準とするのでトランジスタM2およびM3のゲート電位が上昇し、ドレイン・ソース間電圧VDSが小さい場合でも飽和領域での動作を保証できる。
【0080】
なお、以上の説明においては、実施の形態2において説明したD/Aコンバータ200のトランジスタM2に制御信号VG2を与えるインバータ回路IV21について示したが、D/Aコンバータ200のトランジスタM3に制御信号VG3を与えるインバータ回路も同様の構成である。
【0081】
<E.実施の形態5>
<E−1.装置構成>
図9に本発明に係る半導体集積回路装置の実施の形態5として、D/Aコンバータ300の部分構成を示す。なお、図2を用いて説明したD/Aコンバータ200と同一の構成については同一の符号を付し、重複する説明は省略する。
【0082】
図9においては、トランジスタM2およびM3に制御信号VG2およびVG3を与えるドライバ回路DC1と、電流発生回路CGとを併せて示している。
【0083】
ドライバ回路DC1は、トランジスタM2およびM3のゲート電極にその出力が接続されたインバータ回路IV2およびIV3と、インバータ回路IV2およびIV3の出力間に接続された抵抗R10とで構成されている。インバータ回路IV2は電源VDDと接地との間に直列に接続されたPチャネルトランジスタM6およびNチャネルトランジスタM7を備え、それぞれのゲート電極には選択信号SLが与えられる。インバータ回路IV3は電源VDDと接地との間に直列に接続されたPチャネルトランジスタM8およびNチャネルトランジスタM9を備え、それぞれのゲート電極には選択信号バーSLが与えられる。なお、D/Aコンバータ300の出力は図中においてIoutとして示す。
【0084】
<E−2.特徴的作用効果>
インバータ回路IV2およびIV3は相補的に動作するので、例えばインバータ回路IV2の出力がHighのとき、インバータ回路IV3の出力はLowであるが、インバータ回路IV2およびIV3の出力間は抵抗R10で接続されているので、電源VDD−トランジスタM6−抵抗R10−トランジスタM9−接地GNDという経路で電流が流れる。この結果、トランジスタM3のゲート電極には0Vよりも高い電位を基準電位とする制御信号VG3が与えられ、トランジスタM3のゲート電位が上昇するため、ドレイン・ソース間電圧VDSが小さい場合でも飽和領域での動作を保証できる。
【0085】
なお、この場合、トランジスタM2のゲート電極には最大電位が電源電位VDDよりも低い電位の制御信号VG2が与えられることになり、結果的には、実施の形態4において示した図8のような波形図となる。
【0086】
従って、トランジスタM2およびM3が同時にオンする可能性を高めるとともに、ドレイン・ソース間電圧が小さい場合でも飽和領域での動作を保証できるという効果を得ることができる。
【0087】
また、実施の形態3および4において説明したインバータ回路IV20およびIV21においては、それぞれが抵抗を有しているのでドライバ回路としては複数の抵抗を有することになるが、本実施の形態のドライバ回路DC1においては抵抗R10だけで済むので、抵抗を設けるために必要な基板上の領域を削減でき、装置の小型化を図ることができる。また、抵抗の個数が1つになるので消費電流を低減できる。
【0088】
<F.実施の形態6>
<F−1.装置構成>
図10に本発明に係る半導体集積回路装置の実施の形態6として、D/Aコンバータ400の部分構成を示す。なお、図9を用いて説明したD/Aコンバータ300と同一の構成については同一の符号を付し、重複する説明は省略する。
【0089】
図10においては、トランジスタM2およびM3に制御信号VG2およびVG3を与えるドライバ回路DC2と、電流発生回路CGとを併せて示している。
【0090】
ドライバ回路DC2は、トランジスタM2およびM3のゲート電極にその出力が接続されたインバータ回路IV2およびIV3と、インバータ回路IV2およびIV3の出力間に配設された、ダイオード接続された2つのPチャネルMOSFETであるトランジスタM12およびM13とで構成されている。
【0091】
トランジスタM12はソース電極をインバータ回路IV2の出力に、ドレイン電極をインバータ回路IV3の出力に接続され、ゲート電極はソース電極に接続され、トランジスタM13はソース電極をインバータ回路IV3の出力に、ドレイン電極をインバータ回路IV2の出力に接続され、ゲート電極はソース電極に接続されている。なお、D/Aコンバータ400の出力は図中においてIoutとして示す。
【0092】
<F−2.特徴的作用効果>
インバータ回路IV2およびIV3は相補的に動作するので、例えばインバータ回路IV2の出力がHighのとき、インバータ回路IV3の出力はLowであり、トランジスタM12はオフしているがトランジスタM13はオンしている。この結果、トランジスタM13は抵抗素子として動作し、電源VDD−トランジスタM6−トランジスタM13(すなわち抵抗)−トランジスタM9−接地GNDという経路で電流が流れる。この結果、トランジスタM3のゲート電極には0Vよりも高い電位を基準電位とする制御信号VG3が与えられ、トランジスタM2のゲート電極には最大電位が電源電位VDDよりも低い電位の制御信号VG2が与えられることになる。
【0093】
逆に、インバータ回路IV2の出力がLowのときは、インバータ回路IV3の出力がHighであり、トランジスタM12がオンしトランジスタM13がオフして、トランジスタM12が抵抗素子として動作し、上記と同様の作用をもたらす。
【0094】
従って、インバータ回路IV2およびIV3の出力間に抵抗成分が配設されているという点では実施の形態5において説明したD/Aコンバータ300と同様であるが、MOSトランジスタはオン抵抗が非常に大きいため、トランジスタサイズが小さくても大きな抵抗値を得ることができ、抵抗を作る場合に比べて必要な基板上の領域が少なくて済むので、装置を小型化できる。
【0095】
また、ダイオード接続のトランジスタは、抵抗に比べ非直線的な電流電圧特性を有するので、D/Aコンバータの出力電位の変位の低速化を実現することができ、時間当たりの電流変化量が低減し、リンギングを低減することができる。なお、トランジスタM12およびM13はPチャネルMOSFETで構成した例を示したが、NチャネルMOSFETで構成しても良い。
【0096】
<G.実施の形態7>
<G−1.装置構成>
図11に本発明に係る半導体集積回路装置の実施の形態7として、D/Aコンバータ500の部分構成を示す。なお、図9を用いて説明したD/Aコンバータ300と同一の構成については同一の符号を付し、重複する説明は省略する。
【0097】
図11においては、トランジスタM2およびM3に制御信号VG2およびVG3を与えるドライバ回路DC3と、電流発生回路CGとを併せて示している。
【0098】
ドライバ回路DC3は、トランジスタM2およびM3のゲート電極にその出力が接続されたインバータ回路IV2およびIV3と、インバータ回路IV2およびIV3の出力間に配設された、ダイオード接続された2つのPチャネルMOSFETであるトランジスタM12およびM13と、トランジスタM12およびM13にそれぞれ直列に接続されたNチャネルMOSFETであるトランジスタM14(第1の遮断手段)およびM15(第2の遮断手段)で構成されている。
【0099】
トランジスタM12はソース電極をインバータ回路IV2の出力に、ドレイン電極をトランジスタM14のソース電極に接続され、ゲート電極はソース電極に接続され、トランジスタM13はソース電極をインバータ回路IV3の出力に、ドレイン電極をトランジスタM15のソース電極に接続されゲート電極はソース電極に接続されている。
【0100】
トランジスタM14およびM15のドレイン電極はそれぞれインバータ回路IV3の出力およびインバータ回路IV2の出力に接続され、それぞれのゲート電極にはパワーセーブ(低消費電力)モード時に非活性となる制御信号PWS(遮断信号)が与えられる構成となっている。なお、制御信号PWSはD/Aコンバータ500の外部から与えられる。なお、D/Aコンバータ500の出力は図中においてIoutとして示す。
【0101】
<G−2.特徴的作用効果>
D/Aコンバータ500の通常動作時においては制御信号PWSが活性状態であるので、トランジスタM14およびM15はオンしており、インバータ回路IV2およびIV3の出力に合わせてトランジスタM12およびM13がオン、オフすることで実施の形態6において説明したドライバ回路DC2と同様の作用効果を奏することになるが、D/Aコンバータ500をパワーセーブモードに設定した場合には、トランジスタM14およびM15がオフしてインバータ回路IV2およびIV3に流れる電流を遮断することになる。
【0102】
従って、パワーセーブモードが設定される場合、例えばD/Aコンバータの未使用時にはトランジスタM12およびM13に電流が流れることがなく、消費電流を低減できる。また、通常の動作モードにおいてはトランジスタM14およびM15はオンしているので、オン抵抗としても寄与することになる。なお、トランジスタM12〜M15はPチャネルMOSFETで構成した例を示したが、NチャネルMOSFETで構成しても良い。
【0103】
次に、電流発生回路内に寄生インダクタンスと寄生容量のみで構成されるループ回路が存在する場合に、当該寄生インダクタンスと寄生容量に起因するリンギングを低減した構成について、実施の形態8および9を用いて説明する。
【0104】
<H.実施の形態8>
<H−1.装置構成>
図12に本発明に係る半導体集積回路装置の実施の形態8として、D/Aコンバータ600の部分構成を示す。なお、図2を用いて説明したD/Aコンバータ200と同一の構成については同一の符号を付し、重複する説明は省略する。なお、図12においては、D/Aコンバータ600に寄生するインダクタンス成分および容量成分をインダクタンスおよび容量として示した図である。
【0105】
図12において、トランジスタM2およびM3のドレイン電極と電源VDDに接続される電源端子PTとの間には、それぞれ寄生容量C51およびC61が存在している。また、寄生容量C51およびC61に直列に寄生容量C7が存在している。
【0106】
このように、寄生容量C51およびC61に直列に寄生容量C7が存在しているので、合成容量としては図32を用いて説明した寄生容量C5およびC6より小さくなり、基板SS−寄生容量C5−寄生インダクタンスL2−寄生容量C2−接地GNDで構成される第3の回路PS3、基板SS−寄生容量C6−寄生インダクタンスL3−接地GNDで構成される第4の回路PS4の存在によるリンギングを小さくできる。
【0107】
<H−2.D/Aコンバータのレイアウト構成>
以上説明したように、寄生容量C51およびC61に直列に寄生容量C7を形成してリンギングを低減するには、回路パターンのレイアウト構成に変更を加える必要がある。
【0108】
ここで、D/Aコンバータの全体構成について図13を用いて説明する。図13は図9を用いて説明したD/Aコンバータ300の全体図である。図13に示すように、D/Aコンバータ300は、複数の電流源セルCLを主たる構成として備え、その他に電流源セルCL1に接続されるデコーダ・クロックバッファ部DB、バイアス回路BCなどを有している。
【0109】
複数の電流源セルCL1は2つの出力ノードI1とI2とをそれぞれ有し、出力ノードI1は共通して出力端子ITに接続され、出力ノードI2は共通して出力端子バーITに接続されている。そして、出力端子ITは外部抵抗R2を介して接地され、出力端子バーITは直接に接地される構成となっている。
【0110】
電流源セルCL1の構成は、図9を用いて説明した電流発生回路CGとドライバ回路DC1とで構成されており、同一の構成には同一の符号を付し、重複する説明は省略する。なお、選択信号SLおよび後に説明する選択信号バーSLはデコーダ・クロックバッファ部DBのデーコダから与えられる。
【0111】
次に、図13に示したD/Aコンバータ300に本実施の形態を適用したD/Aコンバータ600のレイアウト構成を図14に示す。図14において、図13に示す複数の電流源セルCL1に含まれる電流発生回路CGが配列された電流源アレイ1、複数の電流源セルCL1に含まれるドライバ回路DC1が配列されたドライバアレイ2、そして、図13に示すデコーダ・クロックバッファ部DBおよびバイアス回路BCなどが配設された周辺回路部3が素子形成領域ERに形成され、ダンピング抵抗R3、R4、出力端子IT、バーIT、電源端子PTは素子形成領域ERの外部においてNウエル領域NWの上部に形成されている。
【0112】
このような構成とすることで、寄生容量C51およびC61に直列に寄生容量C7を形成することができる。この仕組みについて出力端子ITの構成を例に採って説明する。
【0113】
図15は出力端子ITと出力端子ITに接続される部分を示すレイアウト図である。図15において、素子形成領域ERからは第2配線層ML2、第1配線層ML1、抵抗R4、出力端子ITの順で配線経路が構成されている。第2配線層ML2と第1配線層ML1とはコンタクトホールCH1で接続され、第1配線層ML1と抵抗R4とはコンタクトホールCH2で接続され、抵抗R4と出力端子ITとはコンタクトホールCH3で接続される構成となっている。
【0114】
この構成のA−B断面を図16に示す。図16に示すように、第2配線層ML2は第1配線層ML1よりも上部に形成され、出力端子ITは第2配線層ML2よりも上部に形成されている。そしてこれらの構成はP型半導体基板PSBの表面内に形成されたNウエル領域NWの上部に形成されている。従って、第1配線層ML1、抵抗R4、出力端子ITとNウエル領域NWとの間には寄生容量C51が形成されても、Nウエル領域NWとP型半導体基板PSBとの間には寄生容量C7が形成されるので、寄生容量C51およびC7が直列となり、両者の合成容量は寄生容量C5よりも小さくなる。
【0115】
これは、図14に示す出力端子バーITと、出力端子バーITに接続される抵抗R3、第2配線層ML2、第3配線層ML3においても同様であり、この場合は寄生容量C61が寄生容量C7と直列になる。なお、第3配線層ML3は第2配線層ML2よりも上部に形成される配線層であり、出力端子IT、出力端子バーIT、電源端子PTは第3配線層ML3と同じ層に形成される。
【0116】
また、図12に示すように、Nウエル領域NWの電位を固定するため電源端子PTとNウエル領域NWとを電気的に接続する必要があるが、そのためには図12に示す電源端子PTとNウエル領域NWとを接続するコンタクトホールを設けるようにすれば良い。
【0117】
なお、素子形成領域ER内にNウエル領域NWが設けられることは言うまでもないが、上述したように外部接続端子部分もNウエル領域NW上に設けるという技術思想は発明者等の独自のものである。なお、上記説明においてはP型半導体基板PSBを使用する例を示したが、これはN型半導体基板でも良く、その場合はNウエル領域NWの代わりにP型不純物が導入されたPウエル領域を使用することになる。
【0118】
なお、図14においては電源端子PTにつながる配線が、出力端子ITにつながる配線の上部で交差した構成となっているが、これは一例であって、このような構成である必要はなく、電源端子PTにつながる配線と出力端子ITにつながる配線とが並列しているような構成であっても良いことは言うまでもない。
【0119】
<I.実施の形態9>
<I−1.装置構成>
図17に本発明に係る半導体集積回路装置の実施の形態9として、D/Aコンバータ700の部分構成を示す。なお、図2を用いて説明したD/Aコンバータ200と同一の構成については同一の符号を付し、重複する説明は省略する。なお、図17においては、D/Aコンバータ700に寄生するインダクタンス成分および容量成分をインダクタンスおよび容量として示した図である。
【0120】
図17において、電源VDDに接続される電源端子PTにはダンピング抵抗R8が接続され、ダンピング抵抗R8の一方端とトランジスタM2およびM3のドレイン電極との間には、それぞれ寄生容量C51およびC61が存在している。そして、寄生容量C51およびC61に直列に寄生容量C7が接続している。
【0121】
図12を用いて説明した、D/Aコンバータ600においては、寄生容量C51およびC61に直列に寄生容量C7を接続することで寄生容量C51およびC61の値を小さくし、第3および第4の回路PS3およびPS4の存在によるリンギングを小さくする構成を示したが、値は小さくなっても寄生容量C51およびC61は存在するので、電源VDDから寄生インダクタンスL1を介して第3および第4の回路PS3およびPS4に達する経路が形成されることになり、さらなるリンギングの低減ができなかった。
【0122】
しかし、図17に示すようにダンピング抵抗R8を配設することで、寄生容量と寄生インダクタンスだけで構成される回路がなくなり、リンギングを低減することができる。なお、ダンピング抵抗R8によるリンギング低減の仕組みは、実施の形態1において数式(1)〜(3)を用いて説明したのと同様である。
【0123】
なお、ダンピング抵抗R8を配設したD/Aコンバータ700のレイアウト構成は、D/Aコンバータ600のレイアウト構成を示した図14を兼用して説明する。図14において、素子形成領域ERからは第3配線層ML3、第2配線層ML2、電源端子PTの順で配線経路が構成されており、平面的にはダンピング抵抗R8の存在は判らないが、図14において示すA−B線における断面図によりダンピング抵抗R8の配設状態を示す。図18に当該断面構成の一例を示す。
【0124】
図18に示すように、第3配線層ML3と第2配線層ML2とはコンタクトホールCH4で接続され、第2配線層ML2と電源端子PTとはコンタクトホールCH5で接続されている。ダンピング抵抗R8は第2配線層ML2および電源端子PTの下部に配設されている。そして、フィールド酸化膜FOの上に形成されたダンピング抵抗R8の両端は、それぞれコンタクトホールCH7およびCH8により配線層ML11およびML12に接続され、配線層ML11はコンタクトホールCH6により電源端子PTに電気的に接続され、配線層ML12はコンタクトホールCH9によりウエルコンタクトWCに電気的に接続されている。なお、ウエルコンタクトWCはフィールド酸化膜FOを貫通してNウエル領域に達するように設けられ、接触抵抗を低減するためN型不純物濃度がNウエル領域よりも高く設定されたN+層で形成されている。また、ダンピング抵抗R8はポリシリコン層等で構成されている。
【0125】
次に、図19に、図14において示すA−B線における断面構成の他の例を示す。図19に示すように、第3配線層ML3と第2配線層ML2とはコンタクトホールCH4で接続され、第2配線層ML2と電源端子PTとはコンタクトホールCH5で接続されている。ダンピング抵抗R8は第2配線層ML2および電源端子PTの下部に配設されている。なお、ダンピング抵抗R8はNウエル層NWの表面内にP型不純物の拡散により形成されている。そして、ダンピング抵抗R8の両端は、それぞれコンタクトホールCH7およびCH8により配線層ML11およびML12に接続され、配線層ML11はコンタクトホールCH6により電源端子PTに電気的に接続され、配線層ML12はコンタクトホールCH9によりウエルコンタクトWCに電気的に接続されている。
【0126】
<I−2.ダンピング抵抗の平面形状について>
以上の説明においてはダンピング抵抗R8の平面形状については言及しなかったが、ダンピング抵抗R8の平面形状としては、抵抗値を高めるために蛇行形状を採用しても良い。
【0127】
図20にダンピング抵抗R8としてポリシリコン層を用いる場合の平面形状を、また図21には、図20におけるA−B線での断面形状を示す。図20および図21に示すようにダンピング抵抗R8はフィールド酸化膜FO上に平行に配列された複数の抵抗体RMで構成され、抵抗体RMが直列に電気的に接続されるように複数の配線層ML10とコンタクトホールCH10が配設されている。従って、配線層ML10のうちダンピング抵抗R8の両端に対応する配線層E1およびE2を、電源端子PTおよびウエルコンタクトWCに電気的に接続するようにすれば良い。
【0128】
また、図22にダンピング抵抗R8を不純物拡散層で形成する場合の平面形状を、また図23には、図22におけるA−B線での断面形状を示す。図22および図23に示すようにダンピング抵抗R8は、Nウエル領域の表面内に平行に配列された複数の抵抗体RMで構成され、抵抗体RMが直列に電気的に接続されるように複数の配線層ML10とコンタクトホールCH10が配設されている。従って、配線層ML10のうちダンピング抵抗R8の両端に対応する配線層E1およびE2を、電源端子PTおよびウエルコンタクトWCに電気的に接続するようにすれば良い。
【0129】
なお、ダンピング抵抗R8を蛇行形状にする場合、図20および図22に示すように、並列に配置した複数の抵抗体RMを複数の配線層ML10とコンタクトホールCH10とで接続して蛇行形状にせずとも、蛇行形状の抵抗体を形成するようにしても良いことは言うまでもない。
【0130】
<I−3.変形例>
以上説明した実施の形態9においては、D/Aコンバータ700を単独で示し、D/Aコンバータ700の素子形成領域ERの外部には独立したNウエル領域NWが配設された例を示した。これは、実施の形態8で説明したD/Aコンバータ600においても同様であった。
【0131】
このような構成では、D/Aコンバータ700を複数配列する場合に、Nウエル領域NW間での寄生容量のカップリングが存在せず、D/Aコンバータ700間で信号のクロストークが発生することが防止できるという特徴を有している。
【0132】
しかし、クロストークの発生が許容範囲内にあるならば、複数のD/Aコンバータ700間でNウエル領域NWを共通化することでNウエル領域NWの面積を広げることができ、Nウエル領域NWと基板間の寄生容量を大きくすることができる。その結果電源VDDとNウエル領域NW間に存在する抵抗と寄生容量とで構成されるローパスフィルタの寄生容量が大きくなり、Nウエル領域NWの電位を安定化することができる。
【0133】
図24に複数のD/Aコンバータ700間でNウエル領域NWを共通化した場合のレイアウト構成を示す。
【0134】
<I−4.D/Aコンバータ以外の適用例>
以上説明した実施の形態8および9においては、D/Aコンバータを例に採って説明したが、本発明の適用はD/Aコンバータに限定されるものではなく、例えば、電流出力の大きな増幅器の出力部や、バッファの出力部に適用しても良い。
【0135】
図25に増幅器の出力部への適用例を、また図26にはバッファの出力部への適用例を示す。
【0136】
図25において増幅器APの出力にサージ保護回路PCが配設され、サージ保護回路PCの出力に端子PDが接続されている。サージ保護回路PCは電源VDDと接地GNDとの間に直列に接続されたトランジスタM50(PチャネルMOSFET)と、トランジスタM60(NチャネルMOSFET)とで構成されている。トランジスタM50およびM60はそれぞれダイオード接続されており、両者の接続ノードND1に端子PDが接続されている。
【0137】
このような構成において、増幅器APの出力とサージ保護回路PCの接続ノードND1とを接続する配線PL1、およびサージ保護回路PCの接続ノードND1と端子PDとを接続する配線PL2を、Nウエル領域上NWに形成するようにすれば良い。
【0138】
図26においてバッファBFの出力にサージ保護回路PCが配設され、サージ保護回路PCの出力に端子PDが接続されている。なお、図26においてはバッファBFの一例として電源VDDと接地GNDとの間に直列に接続されたトランジスタM70(PチャネルMOSFET)と、トランジスタM80(NチャネルMOSFET)とで構成されるインバータ回路を示している。また、サージ保護回路PCの構成は図25において説明したものと同様である。
【0139】
このような構成において、バッファBFの出力、すなわちトランジスタM70とM80との接続ノードND2とサージ保護回路PCの接続ノードND1とを接続する配線PL1、およびサージ保護回路PCの接続ノードND1と端子PDとを接続する配線PL2を、Nウエル領域上に形成するようにすれば良い。
【0140】
なお、Nウエル領域NWの電位を固定するため電源とNウエル領域NWとは接続する必要があるが、その接続方法は電源端子とNウエル領域NWとをコンタクトホールを介して接続するなどの一般的な方法で良い。
【0141】
このように、電流出力が多く、寄生容量、寄生インダクタンスの存在により出力にリンギングが発生する可能性がある半導体集積回路装置であって、半導体集積回路装置の動作を規定する素子が形成される素子形成領域以外の領域に配設された電流経路を有する場合、当該電流経路を、半導体基板の表面内に形成され、半導体集積回路装置の動作電源に電気的に接続されたウエル領域の上部に配設することで、電流経路を構成する導体層に寄生する寄生容量を低減することができる。
【0142】
<I−5.出力端子配置について>
実施の形態9において示したD/Aコンバータ700においては、図14に示すように電源入力端子となる電源端子PTを中央に配設し、その両隣に出力端子ITおよびバーITを配設する構成としていた。これは実施の形態8において示したD/Aコンバータ600においても同様であるが、このような構成とする理由について図27を用いて説明する。
【0143】
図32を用いて説明したように電源端子PT、出力端子IT、バーITにはそれぞれ寄生インダクタンスL1、L2、L3が寄生している。この寄生インダクタンスにおいては、D/Aコンバータの出力で電流出力が変位するのに伴って瞬間的に電位が発生する。その結果、隣接する端子間における相互インダクタンスが、各端子に影響を及ぼすことになる。
【0144】
図27は図14に示す端子配置を模式的に示した図であり、それぞれの端子に流れる電流の向きを矢印で示している。図27に示すように、出力端子ITおよびバーITとは逆の方向に電流が流れる電源端子PTを中央に配置することで、隣合う端子では逆方向に電流が流れることになり、各端子で発生する自己インダクタンスの影響を、隣合う端子間における相互インダクタンスで低減することができる。
【0145】
なお、以上説明した実施の形態1〜9においてはトランジスタとしてMOSFETを使用した例を示したが、これに限定されるものではなくバイポーラトランジスタを用いる場合にも本発明は適用可能である。
【0146】
<J.実施の形態10>
以上説明した本発明に係る実施の形態1〜9においては、主としてD/Aコンバータの出力のリンギングの低減について説明したが、本発明はD/Aコンバータに限らず、電流源トランジスタとスイッチング用トランジスタとで構成される電流発生回路を有する種々の半導体集積回路装置に適用可能である。
【0147】
このような電流発生回路を有する半導体集積回路装置においては、出力のリンギングの低減も課題の1つであるが、電流源トランジスタにバイアス信号線を介してサージ電圧が与えられることを防止することも課題の1つである。
【0148】
<J−1.装置構成>
従来はサージ電圧の印加を防止するため、以下に説明するような構成を採っていた。図28に、サージ電圧の印加を防止するための従来の構成を示す。図28においては複数の電流発生回路101にそれぞれ含まれる電流源トランジスタM101(PチャネルMOSFET)と、当該複数の電流源トランジスタM101にバイアス信号を与える構成とが示されている。
【0149】
図28に示すように、各電流源トランジスタM101のゲート電極にはクロストーク防止抵抗RCを介してバイアス信号線BLが接続されている。バイアス信号線BLはバイアス用増幅器BAに接続されるとともに、サージ保護抵抗SRおよびサージ保護回路PCを介して端子PDに接続されている。そして端子PDには外付けのレギュレーション用容量CXが接続されている。レギュレーション用容量CXは、バイアス信号線BLの信号の変動を抑制するためのものである。
【0150】
サージ保護回路PCは電源VDDと接地GNDとの間に直列に接続されたトランジスタM50(PチャネルMOSFET)と、トランジスタM60(NチャネルMOSFET)とで構成されている。トランジスタM50およびM60はそれぞれダイオード接続されており、両者の接続ノードNDに端子PDおよびサージ保護抵抗SRが接続されている。
【0151】
このように、従来はバイアス信号線BLにサージ保護抵抗SRおよびサージ保護回路PCを配設することでサージ電圧の印加を防止していた。しかし、このような構成では、サージ保護抵抗SRが各電流源トランジスタM101に対して共通インピーダンスとなりサージ保護抵抗SRにおける電圧振動が全ての電流源トランジスタM101に伝搬してしまう。また、逆に1つの電流源トランジスタM101で発生した電圧振動がサージ保護抵抗SRに伝搬した場合、それが他の電流源トランジスタM101に伝搬する場合もある。
【0152】
発明者等は、このような問題を解決するため、サージ保護抵抗を電流発生回路101ごとに設けた。そして、サージ保護抵抗の形成による装置の大型化を避けるため、クロストーク防止抵抗と兼用するようにした。図29にこの構成を示す。なお、図29において図28と同一の構成には同一の符号を付し、説明は省略する。
【0153】
図29に示すように、各電流源トランジスタM101のゲート電極にはサージ・クロストーク防止抵抗SCRを介してバイアス信号線BLが接続されている。
【0154】
なお、サージ保護抵抗は大きな電圧に耐えられるようにクロストーク防止抵抗よりも線幅が太くなっている。従って両者を兼用するサージ・クロストーク防止抵抗SCRはその線幅がサージ保護抵抗と同程度に設定される。
【0155】
なお、サージ・クロストーク防止抵抗SCRの平面形状としては、一定幅の細長形状でも良いが、線幅が太いので、そのままでは所定の抵抗値を得るためには大面積となってしまい装置の小型化の観点で問題がある場合には、サージの印加側では線幅を太くし、電流源トランジスタM101側では線幅を従来のクロストーク防止抵抗程度にしたような形状でも良い。
【0156】
また、上記説明では電流源トランジスタM101をPチャネルMOSFETとして説明したが、NチャネルMOSFETでも良いことは言うまでもない。
【0157】
<J−2.特徴的作用効果>
このような構成とすることで、サージ電圧の印加による電流源トランジスタM101の破壊の防止および、電流発生回路101間のクロストークを防止できるとともに、1つの電流発生回路101の電流源トランジスタM101のゲート電位の変動が他の電流発生回路101の電流源トランジスタM101に伝搬することを防止できる。
【0158】
【発明の効果】
本発明に係る請求項1記載のD/Aコンバータによれば、第1の経路および、第2の経路の各々に配設された第1の抵抗素子および第2の抵抗素子を備えるので、第1の電源から第1のトランジスタ、第2のトランジスタ、第1の端子に至る電流経路に寄生する寄生インダクタンスおよび寄生容量のみで構成される経路が解消され、第1の電源から第1のトランジスタ、第3のトランジスタ、第2の端子を通って第2の電源に至る電流経路に寄生する寄生インダクタンスおよび寄生容量のみで構成される経路が解消されるので、これらの経路の寄生インダクタンスおよび寄生容量の共振による発振を減衰させることができる。
【0161】
本発明に係る請求項4記載のD/Aコンバータによれば、例えば、第4のトランジスタがオンするように第1の信号が与えられる場合、第1の電源から第4のトランジスタ、第3の抵抗素子、第7のトランジスタを通って第2の電源に至る電流経路が形成され、第3のトランジスタには第2の電源の電位よりも第1の電源の電位に近づいた電位を基準電位とする第2の制御信号が与えられるので、第2の抵抗素子が第2の経路に配設された場合に、第3のトランジスタの第2の主電極電位と第2の制御信号の電位との差が小さくなって、第3のトランジスタが飽和領域で動作しなくなるという問題を解消できる。また、第1の抵抗素子が第1の経路に配設された場合にも、第2のトランジスタの動作の不具合を同様に解消できる。
【0163】
本発明に係る請求項6記載のD/Aコンバータによれば、ダイオード接続された第8および第9のトランジスタのオン抵抗を得ることができ、第3の抵抗素子を抵抗で構成する場合より少ない面積で同等の抵抗値を得ることができ、装置を小型化できる。
【0164】
本発明に係る請求項7記載のD/Aコンバータによれば、第1および第2の遮断手段を備えることで、第3の抵抗素子を通じて流れる電流を遮断信号に基づいて任意に遮断できるので、第3の抵抗素子に常時電流が流れることを防止でき、無用な消費電流を低減できる。
【0165】
本発明に係る請求項8記載のD/Aコンバータによれば、第1および第2のの遮断手段を第10および第11のトランジスタで構成するので、電流を遮断しない場合は、第8および第9のトランジスタのオン抵抗に加えてさらなるオン抵抗を得ることができる。
【0166】
本発明に係る請求項9記載のD/Aコンバータによれば、例えば、第5のトランジスタがオンするように第1の信号が与えられる場合、第1の電源から第2の抵抗を通って電流が流れるので、インバータ回路の出力端からは第2の電源の電位よりも第1の電源の電位に近づいた電位を基準電位とする第1あるいは第2の制御信号が与えられるので、第2の抵抗素子が第2の経路に配設された場合にインバータ回路を第3のトランジスタの制御電極に接続すれば、第3のトランジスタの第2の主電極電位と第2の制御信号の電位との差が小さくなって、第3のトランジスタが飽和領域で動作しなくなるという問題を解消できる。また、第1の抵抗素子が第1の経路に配設された場合には、インバータ回路を第2のトランジスタの制御電極に接続すれば、第2のトランジスタの動作の不具合を同様に解消できる。
【0167】
本発明に係る請求項10記載のD/Aコンバータによれば、例えば、第5のトランジスタがオンするように第1の信号が与えられる場合、第1の電源から第2の抵抗を通って電流が流れるので、インバータ回路の出力端からは第2の電源の電位よりも第1の電源の電位に近づいた電位を基準電位とする第1あるいは第2の制御信号が与えられ、また第5のトランジスタがオフするように第1の信号が与えられる場合、第2の電源から第3の抵抗を通って電流が流れるので、インバータ回路の出力端からは第1の電源の電位よりも第2の電源の電位に近づいた電位を基準電位とする第1あるいは第2の制御信号が与えられるので、第1あるいは第2の制御信号の変化の幅が小さくなり、第2および第3のトランジスタの出力変動を低減できる。
【0168】
本発明に係る請求項11記載のD/Aコンバータによれば、電源端子、第1のトランジスタと電源端子とを接続する電源経路、第1の端子、第1の経路、第2の端子、第2の経路および第1、第2の抵抗素子を第1の電源に電気的に接続された第2導電型のウエル領域の上部に配設することで、これらとウエル領域との間に形成される寄生容量と、ウエル領域と半導体基板との間に形成される寄生容量とが直列に接続されることになり、寄生容量を低減して寄生インダクタンスおよび寄生容量の共振による発振を減衰させることができる。
【0169】
本発明に係る請求項12記載のD/Aコンバータによれば、ウエル領域が第3の抵抗素子を介して第1の電源に電気的に接続されるので、寄生インダクタンスおよび寄生容量の共振による発振をさらに減衰させることができる。
【0170】
本発明に係る請求項13記載のD/Aコンバータによれば、第1および第2の経路を電源経路の両側に並列に配設することで、隣合う端子では逆方向に電流が流れることになり、各端子で発生する自己インダクタンスの影響を、隣合う端子間における相互インダクタンスで低減することができる。
【図面の簡単な説明】
【図1】 本発明に係る実施の形態1のD/Aコンバータの部分構成を示す図である。
【図2】 本発明に係る実施の形態2のD/Aコンバータの部分構成を示す図である。
【図3】 本発明に係る実施の形態2の適用例を示す図である。
【図4】 本発明に係る実施の形態2の適用例を示す図である。
【図5】 本発明に係る実施の形態3のD/Aコンバータの部分構成を示す図である。
【図6】 本発明に係る実施の形態3のD/Aコンバータのドライバ回路の出力波形を示す図である。
【図7】 本発明に係る実施の形態4のD/Aコンバータの部分構成を示す図である。
【図8】 本発明に係る実施の形態4のD/Aコンバータのドライバ回路の出力波形を示す図である。
【図9】 本発明に係る実施の形態5のD/Aコンバータの部分構成を示す図である。
【図10】 本発明に係る実施の形態6のD/Aコンバータの部分構成を示す図である。
【図11】 本発明に係る実施の形態7のD/Aコンバータの部分構成を示す図である。
【図12】 本発明に係る実施の形態8のD/Aコンバータの部分構成を示す図である。
【図13】 本発明を適用したD/Aコンバータの全体構成を示す図である。
【図14】 本発明に係る実施の形態8のD/Aコンバータのレイアウト構成を示す図である。
【図15】 本発明に係る実施の形態8のD/Aコンバータのレイアウト構成を示す部分図である。
【図16】 本発明に係る実施の形態8のD/Aコンバータのレイアウト構成の部分断面図である。
【図17】 本発明に係る実施の形態9のD/Aコンバータの部分構成を示す図である。
【図18】 本発明に係る実施の形態9のD/Aコンバータのレイアウト構成の部分断面図である。
【図19】 本発明に係る実施の形態9のD/Aコンバータのレイアウト構成の部分断面図である。
【図20】 本発明に係る実施の形態9のD/Aコンバータに適用される抵抗の平面形状を示す図である。
【図21】 本発明に係る実施の形態9のD/Aコンバータに適用される抵抗の断面形状を示す図である。
【図22】 本発明に係る実施の形態9のD/Aコンバータに適用される抵抗の平面形状を示す図である。
【図23】 本発明に係る実施の形態9のD/Aコンバータに適用される抵抗の断面形状を示す図である。
【図24】 本発明に係る実施の形態9の変形例を説明するD/Aコンバータのレイアウト構成図である。
【図25】 本発明に係る実施の形態9のD/Aコンバータ以外への適用例を示す図である。
【図26】 本発明に係る実施の形態9のD/Aコンバータ以外への適用例を示す図である。
【図27】 D/Aコンバータの端子配置による効果を説明する図である。
【図28】 電流源へのサージ電圧の印加を防止するための従来の構成を示す図である。
【図29】 本発明に係る実施の形態10の構成を示す図である。
【図30】 従来のD/Aコンバータの全体構成を示す図である。
【図31】 従来のD/Aコンバータの出力波形を示す図である。
【図32】 従来のD/Aコンバータの部分構成を示す図である。
【図33】 従来のD/Aコンバータの部分構成を示す図である。
【図34】 従来のD/Aコンバータの部分構成を示す図である。
【図35】 従来のD/Aコンバータの部分構成を示す図である。
【符号の説明】
IT,バーIT 出力端子、PT 電源端子、VG2,VG3 制御端子、IV2,IV3 インバータ回路、DC1,DC2,DC3 ドライバ回路、ER素子形成領域、NW Nウエル領域、101 電流発生回路、SCR サージ・クロストーク防止抵抗。
Claims (13)
- 第1の電源に電源端子を介して接続された第1導電型の第1のトランジスタと、
前記第1のトランジスタの出力に接続され、駆動手段から相補的に与えられる第1および第2の制御信号に基づいて、前記第1のトランジスタの出力を第1および第2出力として相補的に出力する第1導電型の第2および第3のトランジスタと、
前記第1および第2の出力が与えられる第1および第2の端子と、
前記第2のトランジスタと前記第1の端子とを接続する第1の経路および、前記第3のトランジスタと前記第2の端子とを接続する第2の経路の各々に配設された第1の抵抗素子および第2の抵抗素子と、
前記第2の端子に接続される第2の電源と、
一方を前記第1の端子に接続され、他方を前記第2の電源に接続される第1の抵抗とを備える、D/Aコンバータ。 - 前記第1のトランジスタ乃至第3のトランジスタと、前記第1および第2の抵抗素子と、前記第1および第2の端子と、前記電源端子は同一半導体集積回路装置内に設けられたことを特徴とする請求項1記載のD/Aコンバータ。
- 前記第1の抵抗は、前記半導体集積回路装置外に設けられたことを特徴とする請求項2記載のD/Aコンバータ。
- 前記第1のトランジスタの第1の主電極は前記電源端子に、第2の主電極は前記第2および第3のトランジスタの第1の主電極に接続され、
前記第2および第3のトランジスタの第2の主電極は、前記第1および第2の経路に接続され、
前記駆動手段は、
前記第1の電源に第1の主電極が接続された第1導電型の第4のトランジスタと、前記第2の電源に第1の主電極が接続され、前記第4のトランジスタの第2の主電極に、第2の主電極が接続された第2導電型の第5のトランジスタとを有し、前記第4および第5のトランジスタの制御電極に入力された第1の信号を反転し、出力端となる前記第4および第5のトランジスタの前記第2の主電極の接続部から前記第1の制御信号として出力する第1のインバータ回路と、
前記第1の電源に第1の主電極が接続された第1導電型の第6のトランジスタと、前記第2の電源に第1の主電極が接続され、前記第6のトランジスタの第2の主電極に、第2の主電極が接続された第2導電型の第7のトランジスタとを有し、前記第6および第7のトランジスタの制御電極に入力された第2の信号を反転し、出力端となる前記第6および第7のトランジスタの前記第2の主電極の接続部から前記第2の制御信号として出力する第2のインバータ回路と、
第1および第2のインバータ回路の出力端の間に電気的に接続された第3の抵抗素子とを備える、請求項1乃至3のいずれかに記載のD/Aコンバータ。 - 前記駆動手段は前記半導体集積回路装置内に設けられることを特徴とする、請求項1乃至4のいずれかに記載のD/Aコンバータ。
- 前記第3の抵抗素子は、
前記第1および第2のインバータ回路側に第1および第2の主電極を接続され、制御電極がダイオード接続された第8のトランジスタと、
前記第2および第1のインバータ回路側に第1および第2の主電極を接続され、制御電極がダイオード接続された第9のトランジスタである、請求項4または請求項5に記載のD/Aコンバータ。 - 前記駆動手段は、
前記第8のトランジスタの前記第2の主電極と、前記第2のインバータ回路の出力端との間に設けられ、遮断信号を受けて、前記第2の主電極と前記第2のインバータ回路の出力端とを電気的に接続する経路を遮断する第1の遮断手段と、 前記第9のトランジスタの前記第2の主電極と、前記第1のインバータ回路の出力端との間に設けられ、前記遮断信号を受けて、前記第2の主電極と前記第1のインバータ回路の出力端とを電気的に接続する経路を遮断する第2の遮断手段とをさらに備える、請求項6記載のD/Aコンバータ。 - 前記第1および第2の遮断手段は、第10および第11のトランジスタであって、
前記遮断信号は、前記第10および第11のトランジスタの制御電極に与えられる、請求項7記載のD/Aコンバータ。 - 前記第1のトランジスタの第1の主電極は前記電源端子に、第2の主電極は前記第2および第3のトランジスタの第1の主電極に接続され、
前記第2および第3のトランジスタの第2の主電極は、前記第1および第2の経路に接続され、
前記駆動手段は、
前記第1の電源に第1の主電極が接続された第1導電型の第4のトランジスタと、前記第2の電源に第1の主電極が接続され、前記第4のトランジスタの第2の主電極に、第2の主電極が接続された第2導電型の第5のトランジスタと、前記第4のトランジスタの前記第1の主電極と前記第2の主電極との間に配設された第2の抵抗を有し、前記第4および第5のトランジスタの制御電極に入力された信号を反転し、出力端となる前記第4および第5のトランジスタの前記第2の主電極の接続部から前記第1あるいは第2の制御信号として出力するインバータ回路を含む請求項1記載のD/Aコンバータ。 - 前記第1のトランジスタの第1の主電極は前記電源端子に、第2の主電極は前記第2および第3のトランジスタの第1の主電極に接続され、
前記第2および第3のトランジスタの第2の主電極は、前記第1および第2の経路に接続され、
前記駆動手段は、
前記第1の電源に第1の主電極が接続された第1導電型の第4のトランジスタと、前記第2の電源に第1の主電極が接続され、前記第4のトランジスタの第2の主電極に、第2の主電極が接続された第2導電型の第5のトランジスタと、前記第4のトランジスタの前記第1の主電極と前記第2の主電極との間に配設された第2の抵抗と、前記第5のトランジスタの前記第1の主電極と前記第2の主電極との間に配設された第3の抵抗とを有し、前記第4および第5のトランジスタの制御電極に入力された信号を反転し、出力端となる前記第4および第5のトランジスタの前記第2の主電極の接続部から前記第1あるいは第2の制御信号として出力するインバータ回路を含む請求項1記載のD/Aコンバータ。 - 前記電源端子、前記第1のトランジスタと前記電源端子とを接続する電源経路、前記第1の端子、前記第1の経路、前記第2の端子、前記第2経路および第1、第2の抵抗素子は、第1導電型の半導体基板の表面内に形成され前記第1の電源に電気的に接続された第2導電型のウエル領域の上部に配設される、請求項1記載のD/Aコンバータ。
- 前記ウエル領域は、第3の抵抗素子を介して前記第1の電源に電気的に接続される、請求項11記載のD/Aコンバータ。
- 前記第1および第2の経路は、前記電源経路の両側に並列に配設される、請求項12記載のD/Aコンバータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14294398A JP4015276B2 (ja) | 1998-05-25 | 1998-05-25 | D/aコンバータ |
US09/177,503 US6472930B1 (en) | 1998-05-25 | 1998-10-23 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14294398A JP4015276B2 (ja) | 1998-05-25 | 1998-05-25 | D/aコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11340804A JPH11340804A (ja) | 1999-12-10 |
JP4015276B2 true JP4015276B2 (ja) | 2007-11-28 |
Family
ID=15327264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14294398A Expired - Fee Related JP4015276B2 (ja) | 1998-05-25 | 1998-05-25 | D/aコンバータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6472930B1 (ja) |
JP (1) | JP4015276B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7026848B2 (en) * | 2004-05-18 | 2006-04-11 | Rambus Inc. | Pre-driver circuit |
JP4537840B2 (ja) * | 2004-12-13 | 2010-09-08 | 株式会社東芝 | 電流源セルおよびそれを用いたd/aコンバータ |
US7112937B1 (en) | 2005-10-31 | 2006-09-26 | Hewlett-Packard Development Company, Lp. | Device and method for driving a motor |
TWI354449B (en) * | 2008-02-12 | 2011-12-11 | Faraday Tech Corp | Current steering dac and voltage booster for curre |
US7994957B2 (en) * | 2009-06-30 | 2011-08-09 | Mediatek Singapore Pte. Ltd. | Current steering digital-to-analog converter |
JP6237607B2 (ja) * | 2014-12-23 | 2017-11-29 | 株式会社豊田自動織機 | 電動圧縮機 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4533842A (en) * | 1983-12-01 | 1985-08-06 | Advanced Micro Devices, Inc. | Temperature compensated TTL to ECL translator |
US5281873A (en) * | 1989-11-21 | 1994-01-25 | Fujitsu Limited | Sense amplifier control circuit |
US5233565A (en) * | 1990-12-26 | 1993-08-03 | Motorola, Inc. | Low power BICMOS memory using address transition detection and a method therefor |
US5381057A (en) * | 1993-05-03 | 1995-01-10 | Kabushiki Kaisha Toshiba | ECL gate having active pull-down transistor |
US5309036A (en) * | 1993-05-28 | 1994-05-03 | Myson Technology Inc. | Driver circuit for an attachment unit interface used in a network system |
US5552724A (en) * | 1993-09-17 | 1996-09-03 | Texas Instruments Incorporated | Power-down reference circuit for ECL gate circuitry |
US5428307A (en) * | 1993-10-20 | 1995-06-27 | Silicon Systems, Inc. | Closed-loop peak detector topology |
US5945851A (en) * | 1997-12-09 | 1999-08-31 | Industrial Technology Research Institute | Current source apparatus with bias switches |
-
1998
- 1998-05-25 JP JP14294398A patent/JP4015276B2/ja not_active Expired - Fee Related
- 1998-10-23 US US09/177,503 patent/US6472930B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11340804A (ja) | 1999-12-10 |
US6472930B1 (en) | 2002-10-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108702148A (zh) | 面积高效且稳健的静电放电电路 | |
JP2007103863A (ja) | 半導体デバイス | |
US9379707B2 (en) | Decoupling circuit and semiconductor integrated circuit | |
US6740937B1 (en) | Basic cells configurable into different types of semiconductor integrated circuits | |
WO2015083281A1 (ja) | 半導体装置 | |
JP4396075B2 (ja) | 半導体回路及び半導体集積回路装置 | |
JP4015276B2 (ja) | D/aコンバータ | |
JPH0897362A (ja) | 半導体集積回路の電源保護回路 | |
US20040120087A1 (en) | Semiconductor device including a plurality of power domains | |
CN103066071A (zh) | 半导体集成电路器件 | |
JPH10200051A (ja) | 半導体集積回路 | |
JP3267479B2 (ja) | 半導体集積回路装置 | |
KR100257641B1 (ko) | 차동회로를 구비한 반도체 집적회로 | |
JPH1065146A (ja) | 半導体集積回路装置 | |
JP2006313814A (ja) | 半導体装置 | |
JP2000031386A (ja) | 半導体装置 | |
JP4583725B2 (ja) | 半導体装置 | |
US7675355B2 (en) | Semiconductor device that degrades leak current of a transistor | |
JP5487616B2 (ja) | I/oセルの出力回路 | |
JP2000150796A (ja) | 半導体装置 | |
JP2005005333A (ja) | 半導体集積回路 | |
US20070164363A1 (en) | Semiconductor device including capacitive circuit and short-circuit preventing circuit connected in series | |
JP2003092350A (ja) | 半導体集積回路及びスタンダードセルライブラリ | |
JPH0410747B2 (ja) | ||
JPH11214621A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050509 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050509 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060928 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061211 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070911 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070913 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130921 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |